JPH0738091A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0738091A JPH0738091A JP18131093A JP18131093A JPH0738091A JP H0738091 A JPH0738091 A JP H0738091A JP 18131093 A JP18131093 A JP 18131093A JP 18131093 A JP18131093 A JP 18131093A JP H0738091 A JPH0738091 A JP H0738091A
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- Japan
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- inp
- gate
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- Recrystallisation Techniques (AREA)
- Junction Field-Effect Transistors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Abstract
(57)【要約】
【目的】 安定した特性を示す電界効果型の高電子移動
度トランジスタを提供する。 【構成】 １は半絶縁性ＩｎＰ基板、２はノンドープＩ
ｎ0.52Ａｌ0.48Ａｓ層、３はノンドープＩｎ0.53Ｇａ
0.47Ａｓ層、４は２×１０18ｃｍ-3にドープしたｎ形Ｉ
ｎ0.52Ａｌ0.48Ａｓ層、５はノンドープＩｎＰ層、６は
２×１０18ｃｍ-3にドープしたｎ形Ｉｎ0.53Ｇａ0.47Ａ
ｓ層、７はチタンからなるゲート電極、８，９はＡｕ−
Ｇｅ／Ｎｉ／Ａｕからなるソース、ドレイン電極であ
る。
度トランジスタを提供する。 【構成】 １は半絶縁性ＩｎＰ基板、２はノンドープＩ
ｎ0.52Ａｌ0.48Ａｓ層、３はノンドープＩｎ0.53Ｇａ
0.47Ａｓ層、４は２×１０18ｃｍ-3にドープしたｎ形Ｉ
ｎ0.52Ａｌ0.48Ａｓ層、５はノンドープＩｎＰ層、６は
２×１０18ｃｍ-3にドープしたｎ形Ｉｎ0.53Ｇａ0.47Ａ
ｓ層、７はチタンからなるゲート電極、８，９はＡｕ−
Ｇｅ／Ｎｉ／Ａｕからなるソース、ドレイン電極であ
る。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果型の高電子移
動トランジスタ（ＨＥＭＴ）に関し、特にＩｎＰ基板上
に形成したＩｎＧａＡｓ層をチャネル層としたＨＥＭＴ
に関する。
動トランジスタ（ＨＥＭＴ）に関し、特にＩｎＰ基板上
に形成したＩｎＧａＡｓ層をチャネル層としたＨＥＭＴ
に関する。
【０００２】
【従来の技術】従来、電界効果トランジスタの材料とし
てＳｉが一般的に用いられているが、Ｓｉより大きいキ
ャリア移動度を持ちトランジスタ性能を向上させる材料
に化合物半導体がある。なかでもＡｌＧａＡｓ／ＧａＡ
ｓヘテロ接合に形成される２次元電子ガス層を能動層と
するＨＥＭＴ素子は、高速性，低雑音性に優れ、１２Ｇ
Ｈz の衛星放送受信器に実用化されている。しかし、近
年、より高い周波数帯利用の要望が強く、ＧａＡｓに比
べてさらに高移動度を持ち、より高速動作を可能にする
材料としてＩｎＧａＡｓが注目されており、特に半絶縁
性ＩｎＰ基板上に成長させたＩｎＡｌＡｓ／ＩｎＧａＡ
ｓヘテロ接合を利用したＨＥＭＴ素子はＡｌＧａＡｓ／
ＧａＡｓヘテロ接合を用いたものより移動度，飽和電子
速度，シートキャリア濃度に優れ、高周波・ＯＥＩＣ材
料として注目されている。
てＳｉが一般的に用いられているが、Ｓｉより大きいキ
ャリア移動度を持ちトランジスタ性能を向上させる材料
に化合物半導体がある。なかでもＡｌＧａＡｓ／ＧａＡ
ｓヘテロ接合に形成される２次元電子ガス層を能動層と
するＨＥＭＴ素子は、高速性，低雑音性に優れ、１２Ｇ
Ｈz の衛星放送受信器に実用化されている。しかし、近
年、より高い周波数帯利用の要望が強く、ＧａＡｓに比
べてさらに高移動度を持ち、より高速動作を可能にする
材料としてＩｎＧａＡｓが注目されており、特に半絶縁
性ＩｎＰ基板上に成長させたＩｎＡｌＡｓ／ＩｎＧａＡ
ｓヘテロ接合を利用したＨＥＭＴ素子はＡｌＧａＡｓ／
ＧａＡｓヘテロ接合を用いたものより移動度，飽和電子
速度，シートキャリア濃度に優れ、高周波・ＯＥＩＣ材
料として注目されている。
【０００３】ここで、ＩｎＧａＡｓはＩｎＡｓとＧａＡ
ｓを混晶成長させた材料である。ＩｎＡｓとＧａＡｓの
格子定数を比較してみると、ＩｎＡｓは６．０６Å，Ｇ
ａＡｓは５．６５Åと異なるため、これらの中間の格子
定数５．８７Åを持つＩｎＰがＩｎＧａＡｓのエピタキ
シャル成長用の基板として用いられる。図２に従来のＨ
ＥＭＴの構造を示す。半絶縁性を有するＩｎＰ基板１上
にノンドープＩｎ0.52Ａｌ0.48Ａｓ２、同じくノンドー
プＩｎ0.53Ｇａ0.47Ａｓ３、ｎ形Ｉｎ0.52Ａｌ0.48Ａｓ
４、ノンドープＩｎ0.52Ａｌ0.48Ａｓ１５、その上にゲ
ート領域を除いてｎ形Ｉｎ0.53Ｇａ0.47Ａｓ６、その上
にソースドレイン電極８．９が形成され、露出したノン
ドープＩｎ0.52Ａｌ0.48Ａｓ１５のゲート領域上にはゲ
ート７が形成されている。
ｓを混晶成長させた材料である。ＩｎＡｓとＧａＡｓの
格子定数を比較してみると、ＩｎＡｓは６．０６Å，Ｇ
ａＡｓは５．６５Åと異なるため、これらの中間の格子
定数５．８７Åを持つＩｎＰがＩｎＧａＡｓのエピタキ
シャル成長用の基板として用いられる。図２に従来のＨ
ＥＭＴの構造を示す。半絶縁性を有するＩｎＰ基板１上
にノンドープＩｎ0.52Ａｌ0.48Ａｓ２、同じくノンドー
プＩｎ0.53Ｇａ0.47Ａｓ３、ｎ形Ｉｎ0.52Ａｌ0.48Ａｓ
４、ノンドープＩｎ0.52Ａｌ0.48Ａｓ１５、その上にゲ
ート領域を除いてｎ形Ｉｎ0.53Ｇａ0.47Ａｓ６、その上
にソースドレイン電極８．９が形成され、露出したノン
ドープＩｎ0.52Ａｌ0.48Ａｓ１５のゲート領域上にはゲ
ート７が形成されている。
【０００４】以下に上記構造を有するＨＥＭＴの作用を
簡単に説明する。ＩｎＰ基板１上に形成されるノンドー
プＩｎ0.52Ａｌ0.48Ａｓ２は、バッファ層と呼ばれＩｎ
Ｐ基板１の表面の影響をなくすためのものであり、図４
に示すようにこの組成比により、ＩｎＰ基板１と格子整
合している。その上のノンドープＩｎ0.53Ｇａ0.47Ａｓ
３は、いわゆる２次元電子ガス層の形成されるチャネル
層であり、その上のｎ形Ｉｎ0.52Ａｌ0.48Ａｓ層４はチ
ャネル層に電子を供給するためのキャリア供給層であ
る。このキャリア層で生成された電子はＩｎ0.52Ａｌ
0.48Ａｓ層よりもバンドギャップの小さいチャネル層と
なるＩｎ0.53Ｇａ0.47Ａｓ３に落ち込むことになる。そ
して、キャリア供給層の上のノンドープＩｎ0.52Ａｌ
0.48Ａｓ層５は、ゲート電極７と良好なショットキー接
触を得るためのものであり、図４に示すようにハンドギ
ャップが１．５４ｅＶと非常に高いものとなっている。
ただ、Ａｌ組成比は格子整合の点から０．４８と高くな
っている。また、その上のｎ形Ｉｎ0.53Ａｌ0.47Ａｓ層
６は、ソースドレイン電極と良好なオーミックコンタク
トをとるべく、バンドギャップの小さいものとなってお
り、さらにｎ形にドープされている。
簡単に説明する。ＩｎＰ基板１上に形成されるノンドー
プＩｎ0.52Ａｌ0.48Ａｓ２は、バッファ層と呼ばれＩｎ
Ｐ基板１の表面の影響をなくすためのものであり、図４
に示すようにこの組成比により、ＩｎＰ基板１と格子整
合している。その上のノンドープＩｎ0.53Ｇａ0.47Ａｓ
３は、いわゆる２次元電子ガス層の形成されるチャネル
層であり、その上のｎ形Ｉｎ0.52Ａｌ0.48Ａｓ層４はチ
ャネル層に電子を供給するためのキャリア供給層であ
る。このキャリア層で生成された電子はＩｎ0.52Ａｌ
0.48Ａｓ層よりもバンドギャップの小さいチャネル層と
なるＩｎ0.53Ｇａ0.47Ａｓ３に落ち込むことになる。そ
して、キャリア供給層の上のノンドープＩｎ0.52Ａｌ
0.48Ａｓ層５は、ゲート電極７と良好なショットキー接
触を得るためのものであり、図４に示すようにハンドギ
ャップが１．５４ｅＶと非常に高いものとなっている。
ただ、Ａｌ組成比は格子整合の点から０．４８と高くな
っている。また、その上のｎ形Ｉｎ0.53Ａｌ0.47Ａｓ層
６は、ソースドレイン電極と良好なオーミックコンタク
トをとるべく、バンドギャップの小さいものとなってお
り、さらにｎ形にドープされている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記Ｈ
ＥＭＴの構成においては、ゲート電極７の下に格子整合
およびショットキー特性の観点からＡｌ組成比の高いＩ
ｎ0.52Ａｌ0.48Ａｓ層を用いている。そのため、その製
造工程において、前記Ｉｎ0.52Ａｌ0.48Ａｓ層５はゲー
ト領域を成形し、ゲート電極を形成する間に必ず空気に
曝されることになり、反応性の高いＡｌによりその表面
が劣化してしまう。その結果、ゲート耐圧が低くなって
しまうといった問題が発生している。また、ゲート耐圧
低下は、空気に曝される時間に関係するため、その時間
ばらつきにより素子特性が変わってしまうといった問題
も発生している。
ＥＭＴの構成においては、ゲート電極７の下に格子整合
およびショットキー特性の観点からＡｌ組成比の高いＩ
ｎ0.52Ａｌ0.48Ａｓ層を用いている。そのため、その製
造工程において、前記Ｉｎ0.52Ａｌ0.48Ａｓ層５はゲー
ト領域を成形し、ゲート電極を形成する間に必ず空気に
曝されることになり、反応性の高いＡｌによりその表面
が劣化してしまう。その結果、ゲート耐圧が低くなって
しまうといった問題が発生している。また、ゲート耐圧
低下は、空気に曝される時間に関係するため、その時間
ばらつきにより素子特性が変わってしまうといった問題
も発生している。
【０００６】従って、本発明は上記問題点に鑑み、基板
上にヘテロ構造を形成し、該ヘテロ構造上にソース、ド
レイン、ゲートを形成するようにした半導体装置におい
て、前記ヘテロ構造とゲートとの間にあって該ゲートに
接する層に、Ａｌを含まない材料を用い、かつ前記ゲー
トと前記ゲートに接する層とが良好なショットキー接触
となることを目的とする。
上にヘテロ構造を形成し、該ヘテロ構造上にソース、ド
レイン、ゲートを形成するようにした半導体装置におい
て、前記ヘテロ構造とゲートとの間にあって該ゲートに
接する層に、Ａｌを含まない材料を用い、かつ前記ゲー
トと前記ゲートに接する層とが良好なショットキー接触
となることを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に成された本発明による半導体装置は、ＩｎＰ基板上に
ＩｎＧａＡｓ層と、該ＩｎＧａＡｓ層よりもバンドギャ
ップの大きい層を積層するヘテロ構造体に、ソース，ド
レイン，ゲートを設けるようにした半導体装置であっ
て、前記ゲートに接する層がＩｎＰあるいはＧａＩｎＰ
からなることを特徴としている。
に成された本発明による半導体装置は、ＩｎＰ基板上に
ＩｎＧａＡｓ層と、該ＩｎＧａＡｓ層よりもバンドギャ
ップの大きい層を積層するヘテロ構造体に、ソース，ド
レイン，ゲートを設けるようにした半導体装置であっ
て、前記ゲートに接する層がＩｎＰあるいはＧａＩｎＰ
からなることを特徴としている。
【０００８】
【作用・効果】本発明によると、基板上にヘテロ構造を
形成し、該ヘテロ構造上にソース，ドレイン，ゲートを
形成するようにした半導体装置において、前記ヘテロ構
造およびゲートとの間にあって、該ゲートに接する層が
Ａｌを含まないＩｎＰあるいはＧａＩｎＰからなってい
るため、前記ゲートを形成する際に前記ゲートに接する
層が、空気雰囲気中に曝されても急激に劣化してしまう
ことはなく、かつ前記ゲートとのショットキー接合が可
能となる。これにより、その製造工程でのゲート耐圧低
下の問題あるいは、前記ゲートに接する層の空気雰囲気
中に曝される時間のばらつきによる素子特性のばらつき
の問題が発生することはない。
形成し、該ヘテロ構造上にソース，ドレイン，ゲートを
形成するようにした半導体装置において、前記ヘテロ構
造およびゲートとの間にあって、該ゲートに接する層が
Ａｌを含まないＩｎＰあるいはＧａＩｎＰからなってい
るため、前記ゲートを形成する際に前記ゲートに接する
層が、空気雰囲気中に曝されても急激に劣化してしまう
ことはなく、かつ前記ゲートとのショットキー接合が可
能となる。これにより、その製造工程でのゲート耐圧低
下の問題あるいは、前記ゲートに接する層の空気雰囲気
中に曝される時間のばらつきによる素子特性のばらつき
の問題が発生することはない。
【０００９】
【実施例】本発明の一実施例の構造を図１に示す。ここ
で１は半絶縁性ＩｎＰ基板、２はノンドープＩｎ0.52Ａ
ｌ0.48Ａｓで膜厚２００ｎｍ、３はノンドープＩｎ0.53
Ｇａ0.47Ａｓで膜厚１５ｎｍ、４は２ｘ１０18ｃｍ-3に
ドープしたｎ形Ｉｎ0.52Ａｌ0.48Ａｓで膜厚は３０ｎ
ｍ、５はノンドープＩｎＰで膜厚１０ｎｍ、６は２ｘ１
０18ｃｍ-3にドープしたｎ形Ｉｎ0.53Ｇａ0.47Ａｓで膜
厚２０ｎｍ、７はチタンからなるゲート電極、８，９は
金−ゲルマニウム合金／ニッケル／金からなるソース電
極及びドレイン電極である。
で１は半絶縁性ＩｎＰ基板、２はノンドープＩｎ0.52Ａ
ｌ0.48Ａｓで膜厚２００ｎｍ、３はノンドープＩｎ0.53
Ｇａ0.47Ａｓで膜厚１５ｎｍ、４は２ｘ１０18ｃｍ-3に
ドープしたｎ形Ｉｎ0.52Ａｌ0.48Ａｓで膜厚は３０ｎ
ｍ、５はノンドープＩｎＰで膜厚１０ｎｍ、６は２ｘ１
０18ｃｍ-3にドープしたｎ形Ｉｎ0.53Ｇａ0.47Ａｓで膜
厚２０ｎｍ、７はチタンからなるゲート電極、８，９は
金−ゲルマニウム合金／ニッケル／金からなるソース電
極及びドレイン電極である。
【００１０】本実施例の作用を簡単に説明する。ノンド
ープＩｎ0.53Ｇａ0.47Ａｓ層３はｎ形Ｉｎ0.52Ａｌ0.48
Ａｓ層４より禁制帯幅が小さいため、ｎ形Ｉｎ0.52Ａｌ
0.48Ａｓ層４で発生する電子はＩｎ0.53Ｇａ0.47Ａｓ層
３に落ち込んで２次元電子ガスと呼ばれる高移動度なキ
ャリアを形成することになりＩｎ0.53Ｇａ0.47Ａｓ層３
がチャネル層となる。
ープＩｎ0.53Ｇａ0.47Ａｓ層３はｎ形Ｉｎ0.52Ａｌ0.48
Ａｓ層４より禁制帯幅が小さいため、ｎ形Ｉｎ0.52Ａｌ
0.48Ａｓ層４で発生する電子はＩｎ0.53Ｇａ0.47Ａｓ層
３に落ち込んで２次元電子ガスと呼ばれる高移動度なキ
ャリアを形成することになりＩｎ0.53Ｇａ0.47Ａｓ層３
がチャネル層となる。
【００１１】以下に本実施例の製造工程を簡単に説明す
る。結晶成長法（ＭＢＥ法）にて行う。Ｖ族元素として
リン（Ｐ）を用いる結晶成長は通常のＭＢＥ装置では困
難とされてきたが、近年固体リンを材料としてＭＢＥ成
長する装置が開発され、リンを含んだ材料系の結晶成長
が報告され始めている。（例えば、Journal of Electro
nic Materials 21,195(1992)) また、２〜６の形成はＭ
ＢＥ法に限らず、ガスソース分子線結晶成長法（ＣＢＥ
法）あるいは有機金属化学気相析出法（ＭＯＣＶＤ法）
等を用いても可能である。ここで、Ｉｎ0.52Ａｌ0.48Ａ
ｓおよびＩｎ0.53Ｇａ0.47Ａｓは各々ＩｎＰ基板に格子
整合する組成である。ゲート電極７は、ｎ形Ｉｎ0.53Ｇ
ａ0.47Ａｓ層６をエッチング除去した露出したノンドー
プＩｎＰ層５上に、例えば真空蒸着法により形成されて
いる。また、ソース，ドレイン電極８，９はｎ形Ｉｎ
0.53Ｇａ0.47Ａｓ層６上に、例えば真空蒸着法により形
成されている。図１の構造には記載しなかったが、移動
度を向上させるためにＩｎ0.53Ｇａ0.47Ａｓ層３とｎ形
Ｉｎ0.52Ａｌ0.48Ａｓ層４の間にノンドープのＩｎ0.52
Ａｌ0.48Ａｓ層を５ｎｍ程度挿入することもある。な
お、ここで示した各層の膜厚は一つの例であって、この
値にとらわれるものではなく、望む特性が得られる膜厚
を適宜設計すればよい。
る。結晶成長法（ＭＢＥ法）にて行う。Ｖ族元素として
リン（Ｐ）を用いる結晶成長は通常のＭＢＥ装置では困
難とされてきたが、近年固体リンを材料としてＭＢＥ成
長する装置が開発され、リンを含んだ材料系の結晶成長
が報告され始めている。（例えば、Journal of Electro
nic Materials 21,195(1992)) また、２〜６の形成はＭ
ＢＥ法に限らず、ガスソース分子線結晶成長法（ＣＢＥ
法）あるいは有機金属化学気相析出法（ＭＯＣＶＤ法）
等を用いても可能である。ここで、Ｉｎ0.52Ａｌ0.48Ａ
ｓおよびＩｎ0.53Ｇａ0.47Ａｓは各々ＩｎＰ基板に格子
整合する組成である。ゲート電極７は、ｎ形Ｉｎ0.53Ｇ
ａ0.47Ａｓ層６をエッチング除去した露出したノンドー
プＩｎＰ層５上に、例えば真空蒸着法により形成されて
いる。また、ソース，ドレイン電極８，９はｎ形Ｉｎ
0.53Ｇａ0.47Ａｓ層６上に、例えば真空蒸着法により形
成されている。図１の構造には記載しなかったが、移動
度を向上させるためにＩｎ0.53Ｇａ0.47Ａｓ層３とｎ形
Ｉｎ0.52Ａｌ0.48Ａｓ層４の間にノンドープのＩｎ0.52
Ａｌ0.48Ａｓ層を５ｎｍ程度挿入することもある。な
お、ここで示した各層の膜厚は一つの例であって、この
値にとらわれるものではなく、望む特性が得られる膜厚
を適宜設計すればよい。
【００１２】さらに、半絶縁性ＩｎＰ基板１上に２〜６
の層の結晶成長をおこなった後、リソグラフィーおよび
リフトオフを用いてソース、ドレイン電極８，９を形成
する。その後にｎ形Ｉｎ0.53Ｇａ0.47Ａｓ層６上にレジ
ストを塗布する。このレジストに光、電子線、Ｘ線等に
よりゲート形状を焼き付け、現象をおこなうことにより
ゲート形状の開口部を形成する。これをマスクとしてレ
ジスト開口部分のみｎ形Ｉｎ0.53Ｇａ0.47Ａｓ層６をエ
ッチング除去する。デバイス特性を再現性良く得る為に
は、ノンドープＩｎＰ層５が露出した時点でエッチング
を正確に停止する必要がある。例えば硫酸系のエッチン
グ液を使用した場合には、Ｉｎ0.53Ｇａ 0.47Ａｓはエッ
チングされるが、ＩｎＰはエッチングされないので正確
なエッチング停止が可能となる。エッチング終了後にエ
ッチング用いたレジストパターンをマスクとしてゲート
金属を蒸着し、リフトオフ法によりゲート電極７を形成
する。
の層の結晶成長をおこなった後、リソグラフィーおよび
リフトオフを用いてソース、ドレイン電極８，９を形成
する。その後にｎ形Ｉｎ0.53Ｇａ0.47Ａｓ層６上にレジ
ストを塗布する。このレジストに光、電子線、Ｘ線等に
よりゲート形状を焼き付け、現象をおこなうことにより
ゲート形状の開口部を形成する。これをマスクとしてレ
ジスト開口部分のみｎ形Ｉｎ0.53Ｇａ0.47Ａｓ層６をエ
ッチング除去する。デバイス特性を再現性良く得る為に
は、ノンドープＩｎＰ層５が露出した時点でエッチング
を正確に停止する必要がある。例えば硫酸系のエッチン
グ液を使用した場合には、Ｉｎ0.53Ｇａ 0.47Ａｓはエッ
チングされるが、ＩｎＰはエッチングされないので正確
なエッチング停止が可能となる。エッチング終了後にエ
ッチング用いたレジストパターンをマスクとしてゲート
金属を蒸着し、リフトオフ法によりゲート電極７を形成
する。
【００１３】以上のように、本実施例ではゲート電極７
下にＩｎ0.52Ａｌ0.48Ａｓ１５の代わりに反応活性なＡ
ｌを含まないＩｎＰを用いるようにしている。従って、
そのため、形成プロセス中に空気に曝されてもＩｎＰで
は急激に変質し劣化することはない。形成プロセス中で
のゲート耐圧低下が発生せず、空気中に曝される時間の
ばらつきによる特性不安定が発生しないといった効果が
ある。
下にＩｎ0.52Ａｌ0.48Ａｓ１５の代わりに反応活性なＡ
ｌを含まないＩｎＰを用いるようにしている。従って、
そのため、形成プロセス中に空気に曝されてもＩｎＰで
は急激に変質し劣化することはない。形成プロセス中で
のゲート耐圧低下が発生せず、空気中に曝される時間の
ばらつきによる特性不安定が発生しないといった効果が
ある。
【００１４】次に、本発明の第２の実施例を図３に示
す。第１の実施例においては、チャネル層としてノンド
ープＩｎ0.53Ｇａ0.47Ａｓ層３を用いたが、本実施例で
はチャネル層として、膜厚を１５ｍｍとしたノンドープ
Ｉｎ0.8 Ｇａ0.2 Ａｓ層２３を用いる。他の層の組成比
や膜厚は第１の実施例と同一である。関連する材質の格
子定数と禁制帯幅を図４に示す。この図からもわかるよ
うに、Ｉｎ0.8 Ｇａ0.2Ａｓ層はＩｎＰ基板に格子整合
しないが、臨界膜厚と呼ばれる一定の膜厚を越えない場
合においては、格子不整合による結晶欠陥は発生しな
い。臨界膜厚は格子不整合率や材質により異なるが、こ
こで示した組み合わせの場合、２５ｎｍ程度である。よ
って、本実施例でのチャネル層２３の膜厚は、１５ｎｍ
なので臨界膜厚以下となっている。
す。第１の実施例においては、チャネル層としてノンド
ープＩｎ0.53Ｇａ0.47Ａｓ層３を用いたが、本実施例で
はチャネル層として、膜厚を１５ｍｍとしたノンドープ
Ｉｎ0.8 Ｇａ0.2 Ａｓ層２３を用いる。他の層の組成比
や膜厚は第１の実施例と同一である。関連する材質の格
子定数と禁制帯幅を図４に示す。この図からもわかるよ
うに、Ｉｎ0.8 Ｇａ0.2Ａｓ層はＩｎＰ基板に格子整合
しないが、臨界膜厚と呼ばれる一定の膜厚を越えない場
合においては、格子不整合による結晶欠陥は発生しな
い。臨界膜厚は格子不整合率や材質により異なるが、こ
こで示した組み合わせの場合、２５ｎｍ程度である。よ
って、本実施例でのチャネル層２３の膜厚は、１５ｎｍ
なので臨界膜厚以下となっている。
【００１５】以上のように、チャネル層のＩｎ組成比を
格子整合であるＩｎ0.53Ｇａ0.47Ａｓより高くすること
により、キャリア移動度を高くすることができる。本発
明者らの実験によれば、キャリア移動度は１４，０００
ｃｍ2 ／Ｖｓ〜１６，０００ｃｍ2 ／Ｖｓが得られてい
る。これは第１の実施例のようにチャネル層を格子整合
であるＩｎ0.53Ｇａ0.47Ａｓで形成した場合の約１１，
０００ｃｍ2 ／Ｖｓに較べて高い値であり、第１の実施
例と同じ効果を有しつつ、より高性能なデバイスを得る
ことができる。
格子整合であるＩｎ0.53Ｇａ0.47Ａｓより高くすること
により、キャリア移動度を高くすることができる。本発
明者らの実験によれば、キャリア移動度は１４，０００
ｃｍ2 ／Ｖｓ〜１６，０００ｃｍ2 ／Ｖｓが得られてい
る。これは第１の実施例のようにチャネル層を格子整合
であるＩｎ0.53Ｇａ0.47Ａｓで形成した場合の約１１，
０００ｃｍ2 ／Ｖｓに較べて高い値であり、第１の実施
例と同じ効果を有しつつ、より高性能なデバイスを得る
ことができる。
【００１６】次に、本発明の第３の実施例を図５に示
す。第１、第２の実施例ではゲート電極７が接触する層
としてノンドープＩｎＰ層５を用いたが、本実施例では
ＩｎＰの代わりに膜厚が１０ｎｍのＧａ0.25Ｉｎ0.75Ｐ
３５を用いている。ＩｎＰは禁制帯幅１．３５ｅＶであ
りＧａＡｓの１．４２ｅＶと同程度の値を有している
が、ｎ型の場合のショットキー障壁高さは約０．４５ｅ
ＶでありＧａＡｓの場合の約０．８ｅＶより小さい。
（実施例ではノンドープと表現しているが、ノンドープ
でも残留不純物の影響等により若干のｎ型やｐ型になっ
たりする。これは、成長方法や成長条件によって変化す
る。）このため、ゲートに逆バイアスを印加したときの
リーク電流（逆方向飽和電流）がやや大きくなる場合が
ある。しかしながら、ＩｎＰにＧａＰを少量添加するこ
とによりｎ型の場合のショットキー障壁高さが増大し、
リーク電流が大幅に低減できることが報告されている。
（S.Loualiche et.al.,Electronics Letters,26,487(19
90))本実施例で示した値はその一つの例であるが、この
場合にはショットキー障壁高さが０．７３ｅＶとＧａＡ
ｓと同程度まで向上する。また、ＩｎＰとＧａＰは図４
に示すように約７％の格子不整合を有しているが、Ｇａ
0.18Ｉｎ0.82Ｐでは１５ｎｍでも臨界膜厚以下であるこ
とも知られており、欠陥を発生させない結晶成長が可能
である。従って、要求されるリーク電流になる適当なＧ
ａ組成比を選び、これに基づいて膜厚を決定すればよ
い。ＧａＩｎＰもＡｌを含有しないので第１、第２の実
施例と同様の効果が得られると同時に、ゲート電極から
のリーク電流が問題となる場合のリーク低減効果があ
る。
す。第１、第２の実施例ではゲート電極７が接触する層
としてノンドープＩｎＰ層５を用いたが、本実施例では
ＩｎＰの代わりに膜厚が１０ｎｍのＧａ0.25Ｉｎ0.75Ｐ
３５を用いている。ＩｎＰは禁制帯幅１．３５ｅＶであ
りＧａＡｓの１．４２ｅＶと同程度の値を有している
が、ｎ型の場合のショットキー障壁高さは約０．４５ｅ
ＶでありＧａＡｓの場合の約０．８ｅＶより小さい。
（実施例ではノンドープと表現しているが、ノンドープ
でも残留不純物の影響等により若干のｎ型やｐ型になっ
たりする。これは、成長方法や成長条件によって変化す
る。）このため、ゲートに逆バイアスを印加したときの
リーク電流（逆方向飽和電流）がやや大きくなる場合が
ある。しかしながら、ＩｎＰにＧａＰを少量添加するこ
とによりｎ型の場合のショットキー障壁高さが増大し、
リーク電流が大幅に低減できることが報告されている。
（S.Loualiche et.al.,Electronics Letters,26,487(19
90))本実施例で示した値はその一つの例であるが、この
場合にはショットキー障壁高さが０．７３ｅＶとＧａＡ
ｓと同程度まで向上する。また、ＩｎＰとＧａＰは図４
に示すように約７％の格子不整合を有しているが、Ｇａ
0.18Ｉｎ0.82Ｐでは１５ｎｍでも臨界膜厚以下であるこ
とも知られており、欠陥を発生させない結晶成長が可能
である。従って、要求されるリーク電流になる適当なＧ
ａ組成比を選び、これに基づいて膜厚を決定すればよ
い。ＧａＩｎＰもＡｌを含有しないので第１、第２の実
施例と同様の効果が得られると同時に、ゲート電極から
のリーク電流が問題となる場合のリーク低減効果があ
る。
【００１７】次に、本発明の第４の実施例を図６に示
す。第１〜第３の実施例ではチャネル層であるＩｎ0.53
Ｇａ0.47Ａｓ３（あるいはＩｎ0.8 Ｇａ0.2 Ａｓ２３）
を挟む層としてノンドープＩｎ0.52Ａｌ0.48Ａｓバッフ
ァ層２とｎ型Ｉｎ0.52Ａｌ0.48Ａｓキャリア供給層４を
用いたが、本実施例ではノンドープＩｎ0.52Ａｌ0.48Ａ
ｓバッファ層２の代わりにノンドープＩｎＰバッファ層
６２およびｎ型Ｉｎ0.52Ａｌ0.48Ａｓキャリア供給層４
の代わりにｎ型ＩｎＰキャリア供給層６４を用いてい
る。
す。第１〜第３の実施例ではチャネル層であるＩｎ0.53
Ｇａ0.47Ａｓ３（あるいはＩｎ0.8 Ｇａ0.2 Ａｓ２３）
を挟む層としてノンドープＩｎ0.52Ａｌ0.48Ａｓバッフ
ァ層２とｎ型Ｉｎ0.52Ａｌ0.48Ａｓキャリア供給層４を
用いたが、本実施例ではノンドープＩｎ0.52Ａｌ0.48Ａ
ｓバッファ層２の代わりにノンドープＩｎＰバッファ層
６２およびｎ型Ｉｎ0.52Ａｌ0.48Ａｓキャリア供給層４
の代わりにｎ型ＩｎＰキャリア供給層６４を用いてい
る。
【００１８】ｎ型Ｉｎ0.52Ａｌ0.48Ａｓキャリア供給層
４の役割はチャネル層に電子を供給することであるの
で、これを別の物質に置き換えるための条件は、禁制帯
幅がほぼ同程度の物質である必要がある。またノンドー
プＩｎ0.52Ａｌ0.48Ａｓバッファ層２の役割は、ＩｎＧ
ａＡｓチャネル層を成長する結晶面の結晶性を向上させ
ることと同時に、キャリア供給層の反対側にもエネルギ
ー障壁を設けて電子の閉じ込めを良くすることである。
従って、これを別の物質に置き換えるための条件は、や
はり禁制帯幅がほぼ同程度の物質である必要がある。図
４からわかるようにＩｎＰの禁制帯幅は１．３５ｅＶで
あり、Ｉｎ0.52Ａｌ0.48Ａｓの１．５４ｅＶに較べると
若干小さいが、チャネル層の禁制帯幅（Ｉｎ0.53Ｇａ
0.47Ａｓでは０．７ｅＶ、Ｉｎ0.8 Ｇａ0.2 Ａｓでは
０．４８ｅＶ）との差を考えると、充分な禁制帯幅であ
るといえる。本実施例の構造をとることにより第１〜第
３の実施例の効果に加えて、格子整合をさせるための正
確な組成制御が不必要になるというメリットが発生す
る。即ち、比較的厚い膜厚を必要とする層（図１におけ
るノンドープＩｎ0.52Ａｌ0.48Ａｓバッファ層２とｎ型
Ｉｎ0.52Ａｌ0.48Ａｓキャリア供給層４）では良好な結
晶性を得るために組成制御を正確に行う必要があるが、
ＩｎＰは元々基板材質であるので組成制御の必要が無
く、生産歩留まりの点において有利である。
４の役割はチャネル層に電子を供給することであるの
で、これを別の物質に置き換えるための条件は、禁制帯
幅がほぼ同程度の物質である必要がある。またノンドー
プＩｎ0.52Ａｌ0.48Ａｓバッファ層２の役割は、ＩｎＧ
ａＡｓチャネル層を成長する結晶面の結晶性を向上させ
ることと同時に、キャリア供給層の反対側にもエネルギ
ー障壁を設けて電子の閉じ込めを良くすることである。
従って、これを別の物質に置き換えるための条件は、や
はり禁制帯幅がほぼ同程度の物質である必要がある。図
４からわかるようにＩｎＰの禁制帯幅は１．３５ｅＶで
あり、Ｉｎ0.52Ａｌ0.48Ａｓの１．５４ｅＶに較べると
若干小さいが、チャネル層の禁制帯幅（Ｉｎ0.53Ｇａ
0.47Ａｓでは０．７ｅＶ、Ｉｎ0.8 Ｇａ0.2 Ａｓでは
０．４８ｅＶ）との差を考えると、充分な禁制帯幅であ
るといえる。本実施例の構造をとることにより第１〜第
３の実施例の効果に加えて、格子整合をさせるための正
確な組成制御が不必要になるというメリットが発生す
る。即ち、比較的厚い膜厚を必要とする層（図１におけ
るノンドープＩｎ0.52Ａｌ0.48Ａｓバッファ層２とｎ型
Ｉｎ0.52Ａｌ0.48Ａｓキャリア供給層４）では良好な結
晶性を得るために組成制御を正確に行う必要があるが、
ＩｎＰは元々基板材質であるので組成制御の必要が無
く、生産歩留まりの点において有利である。
【００１９】なお、第２の実施例、第４の実施例におい
ては、ゲート電極７直下の層としてＩｎＰを用いたが、
それを第３実施例で示したＧａＩｎＰに置き換えても良
い。
ては、ゲート電極７直下の層としてＩｎＰを用いたが、
それを第３実施例で示したＧａＩｎＰに置き換えても良
い。
【図１】第１実施例を示す半導体装置の断面図である。
【図２】従来技術による半導体装置の断面図である。
【図３】第２実施例を示す半導体装置の断面図である。
【図４】ハンドギャップ格子定数との関係を示す図であ
る。
る。
【図５】第３実施例を示す半導体装置の断面図である。
【図６】第４実施例を示す半導体装置の断面図である。
１ 半絶縁性ＩｎＰ基板 ２ ノンドープＩｎ0.52Ａｌ0.48Ａｓ層 ３ ノンドープＩｎ0.53Ｇａ0.47Ａｓ層 ４ ｎ形Ｉｎ0.52Ａｌ0.48Ａｓ層 ５ ノンドープＩｎＰ層 ６ ｎ形Ｉｎ0.53Ｇａ0.47Ａｓ層 ７ ゲート電極 ８ ソース電極 ９ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/203 Ｍ 8122−4Ｍ
Claims (2)
- 【請求項１】 基板上にヘテロ構造を形成し、該ヘテロ
構造上にソース、ドレイン、ゲートを形成するようにし
た半導体装置において、 前記ヘテロ構造およびゲートとの間にあって、該ゲート
に接する層がＩｎＰあるいはＧａＩｎＰからなることを
特徴とした半導体装置。 - 【請求項２】 前記基板がＩｎＰからなると共に、前記
ヘテロ構造がＩｎＧａＡｓおよびＩｎＰからなることを
特徴とした請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18131093A JPH0738091A (ja) | 1993-07-22 | 1993-07-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18131093A JPH0738091A (ja) | 1993-07-22 | 1993-07-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0738091A true JPH0738091A (ja) | 1995-02-07 |
Family
ID=16098447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18131093A Withdrawn JPH0738091A (ja) | 1993-07-22 | 1993-07-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738091A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144049A (en) * | 1997-02-05 | 2000-11-07 | Nec Corporation | Field effect transistor |
| US6800878B2 (en) | 2001-11-27 | 2004-10-05 | Fujitsu Quantum Devices Limited | Field-effect type compound semiconductor device and method for fabricating the same |
| JP2009060043A (ja) * | 2007-09-03 | 2009-03-19 | Asahi Kasei Electronics Co Ltd | 電界効果トランジスタの製造方法及びその電界効果トランジスタ |
-
1993
- 1993-07-22 JP JP18131093A patent/JPH0738091A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144049A (en) * | 1997-02-05 | 2000-11-07 | Nec Corporation | Field effect transistor |
| US6184547B1 (en) | 1997-02-05 | 2001-02-06 | Nec Corporation | Field effect transistor and method of fabricating the same |
| US6448119B1 (en) | 1997-02-05 | 2002-09-10 | Nec Corporation | Field effect transistor and method of fabricating the same |
| US6800878B2 (en) | 2001-11-27 | 2004-10-05 | Fujitsu Quantum Devices Limited | Field-effect type compound semiconductor device and method for fabricating the same |
| JP2009060043A (ja) * | 2007-09-03 | 2009-03-19 | Asahi Kasei Electronics Co Ltd | 電界効果トランジスタの製造方法及びその電界効果トランジスタ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001003 |