KR100254005B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

III-V족 화합물반도체를 사용한 전계효과트랜지스터및 바이폴라트랜지스터에 적용한 반도체 장치 및 그 제조 방법으로서, FET 또는 바이폴라 트랜지스터에 있어서, 채널층 또는 베이스층과 콘택트층의 접촉 저항을 저감하기 위해, FET에 있어서 InGaAs채널층의 기판측에 InGaAs버퍼층을 마련하고, 이 층을 통과하는 캐리어 돌아 들어감의 효과에 의해 InGaAs채널층과 콘택트층을 저저항으로 접촉시킨다.
이러한 반도체 장치 및 그 제조 방법을 이용하는 것에 의해, InGaAs채널층과 콘택트층의 접촉 저항은 폭 10㎛당 10Ω까지 저감할 수 있고, 그 결과 FET가 상호 콘덕턴스 계수K의 값을 폭 10㎛당 14mA/V2까지 향상시킬 수 있다.

Description

반도체 장치 및 그 제조 방법
제1도는 본 발명의 실시예 1의 전계 효과 트랜지스터의 단면도.
제2도는 종래의 전계 효과 트랜지스터의 1예의 단면도.
제3도 a는 전계 효과 트랜지스터에 있어서 접촉 저항이 증대하는 원인을 설명하기 위한 도면으로서, GaAs 채널층의 경우의 콘택트부의 단면도.
제3도 b는 전계 효과 트랜지스터에 있어서 접촉 저항이 증대하는 원인을 설명하기 위한 도면으로서 InGaAs 채널층의 경우의 콘택트부의 단면도.
제4도는 본 발명의 실시예 1의 전계 효과 트랜지스터의 밴드 구조도.
제5도는 본 발명의 실시예 2의 전계 효과 트랜지스터의 단면도.
제6도는 본 발명의 실시예 3의 전계 효과 트랜지스터의 단면도.
제7도는 본 발명의 실시예 4의 전계 효과 트랜지스터의 단면도.
제8도는 본 발명의 실시예 5의 바이폴라 트랜지스터의 단면도.
제9도는 본 발명의 실시예 6의 전계 효과 트랜지스터의 단면도.
제10도는 본 발명의 실시예 7의 전계 효과 트랜지스터의 단면도.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, III-V족 화합물 반도체를 사용한 전계 효과 트랜지스터 및 바이폴라 트랜지스터에 적용하는데 적합한 기술에 관한 것이다.
예를들면, GaAs/AlGaAs 헤테로 접합 전계 효과 트랜지스터를 고성능화하기 위해서는 소스 저항의 저감이 필요하다. 그래서, 소스 전극과 반도체층의 콘택트부에 선택 성장 기술로 형성한 고농도 콘택트층을 사용하는 것에 의해 소스 저항을 저감하는 방법이 고안되어 있다.
예를들면, 일본국 특허 출원 평성2-268361호에는 다음과 같은 방법이 기재되어 있다.
제2도는 이 종래의 전계 효과 트랜지스터의 단면도이다. 반절연성 GaAs 기판(1) 상에 n형 GaAs 채널층(105)를 갖는 능동층을 에피텍셜 성장한후, 콘택트부의 능동층을 에칭 제거하고, 계속해서 콘택트부에 MOCVD법에 의해 고농도 n형 GaAs 콘택트층(8)을 선택 성장한다. 이 방법에서는 채널층(105)와 콘택트층(8)이 직접 접촉한 구조에 의해 소스 저항이 저감되어 있다.
또, GaAs/AlGaAs 헤테로 접합 바이폴라 트랜지스터를 고성능화하기 위해서는 베이스 저항의 저감이 필요하다. 여기에서도 선택 성장 기술로 형성한 고농도 콘택트층에 의한 저항 저감법이 고안되어 있다(예를들면, 신학기보ED90-136, 25페이지).
상기 종래 기술에서는 채널층 또는 베이스층의 재료에 GaAs를 사용하고 있지만, 그것 대신에 InGaAs를 사용하면, 전자 포화속도의 향상이나 도핑의 고농도화가 가능하게 되며 성능 향상을 기대할 수 있다.
그러나, InGaAs를 채널층 또는 베이스층에 사용하는 경우에는 채널층 또는 베이스층과 콘택트층의 접촉 저항이 증대해 버린다는 문제가 있다.
본 발명은 채널층 또는 베이스층등의 도전층과 이것과는 별도의 콘택트층의 접촉 저항이 작은 콘택트부를 갖는 반도체 장치의 제조 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적은 캐리어의 밴드 레벨이 도전층의 재료와 연속한 재료로 이루어지는 반도체층 (이하, 캐리어 돌아 들어감 경로 형성층이라 한다)을 도전층에 접촉하고, 또한 콘택트층과 도전층을 거쳐서, 또는 도전층을 거치지 않고 직접 접촉하도록 형성한 반도체 장치의 구조에 의해 달성할 수 있다. 여기에서, 밴드 레벨이 도전층의 재료와 연속한 재료라함은 도전층이 n형의 경우는 도전층의 재료와 전자 친화력이 동일한 반도체층을 가르키고, 도전층이 p형의 경우는 도전층의 재료와 전자 친화력 및 밴드갭의 합이 동일한 반도체층을 가르킨다.
또, 상기 목적은 기판상에 도전층, 캐리어 돌아 들어감 경로 형성층의 디바이스의 능동부로 되는 반도체층을 형성한후, 콘택트층을 형성하는 영역의 반도체층을 에칭 제거하고, 그후 에칭 제거부에 콘택트층을 선택 성장에 의해 형성하는 반도체 장치의 제조 방법에 의해 달성할 수 있다.
다음에 본 발명의 작용을 설명한다. 제3도a 및 제3도b는 전계 효과 트랜지스터에 있어서 접촉 저항이 증대하는 원인을 설명하기 위한 도면으로서, 각각 GaAs 채널층의 경우 및 InGaAs 채널층의 경우의 콘택트부의 단면도이다.
접촉 저항이 증대하는 제1의 원인은 언도프 AlGaAs층(6)과 n형 GaAs 콘택트층(8)의 접촉부에 고농도의 계면준위가 생성해서 채널층(105), (5)와 콘택트층(8)의 접촉부 부근을 공핍화하는 효과 때문이라고 고려된다.
제2의 원인은 다음과 같다. 공핍화의 효과는 GaAs 채널(105) 및 InGaAs 채널(5)의 양쪽 모두 존재한다. 그러나, 제3도a와 같이, n형 GaAs 채널(105)의 경우는 채널층(105)의 기판측이 마찬가지로 GaAs로 이루어지는 버퍼층(3)이므로, 공핍화한 영역(202)의 기판측을 캐리어가 용이하게 돌아 들어가고, 버퍼층(3)중에 형성되는 캐리어의 돌아 들어감 경로(203)을 통해서 채널층(105)에 도달한다. 따라서, 접촉부는 저저항이므로 문제없다. 이것에 의해서, 제3도b와 같이, 채널층(5)에 n형 InGaAs를 사용한 경우에는 n형 InGaAs채널층(5)의 기판측의 버퍼층(3)이 GaAs로 이루어지므로, 양자의 접합면은 헤테로 접합면(204)이며, 밴드도의 전도대는 불연속으로 된다. 그 결과, 기판측에서의 캐리어의 돌아 들어감은 InGaAs/GaAs 헤테로 계면(204)에서 저해되어 접촉부가 고저항화해 버린다(예를들면, 1k~100kΩ). 따라서, 접촉 저항 증대의 제2의 원인은 채널층에 접해서 존재하는 층이 채널층과 헤테로 접합(밴드 불연속)을 형성하는 것에 있다.
여기에서, 생성되는 계면준위의 농도는 재료에 따라서 달라진다. III-V족 화합물 반도체중에서도 Al를 포함하는 AlGaAs는 다른 것에 비해서 계면준위 농도가 높다.
또, CaAs/AlGaAs헤테로 접합 바이폴라 트랜지스터의 경우도 전계 효과 트랜지스터의 경우와 마찬가지의 원인으로 접촉 저항이 증대한다. 이 경우, 전계 효과 트랜지스터의 채널층과 버퍼층을 각각 바이폴라 트랜지스터의 베이스층과 콜렉터층으로 치환해서 고려하면 좋다.
또, 본 발명의 대상은 상기 콘택트 불량이 발생하는 반도체 장치이면 전계 효과 트랜지스터나 바이폴라 트랜지스터에 한정되지 않는다.
본 발명에서는 캐리어에 관한 밴드가 도전층과 연속한 캐리어 돌아 들어감 경로 형성층을 마련했으므로, 콘택트층중의 캐리어는 캐리어 돌아 들어감 경로 형성층을 거쳐서, 도전층중으로 유입한다. 또는 반대로 도전층중의 캐리어가 캐리어 돌아 들어감 경로 형성층을 거쳐서 콘택트층중으로 유출한다. 그 결과, 헤테로 접합면의 밴드 불연속에 의한 캐리어의 돌아 들어감 저해를 완화 할 수가 있어 저저항의 접촉부를 얻을 수가 있다. 제1도는 본 발명에 의한 전계 효과 트랜지스터의 1예의 단면도, 제4도는 제1도의 전계 효과 트랜지스터의 밴드 구조를 도시한 도면이다. 예를들면, InGaAs 채널층(5)의 기판측에 InGaAs(4) 또는 InGaAs에서 GaAs까지 In조성을 변화시킨 그레이디드(graded)층(4)를 삽입한다(제1도, 제4도 참조). 이것에 의해, InGaAs/GaAs 헤테로 접합면(부호(5)와 (3)의 층의 접합면)의 밴드 불연속에 의한 캐리어의 돌아 들어감 저해가 완화되고, 채널층으로서 GaAs를 사용한 경우와 마찬가지로 저저항의 접촉부로 된다.
또한, 캐리어 돌아 들어감 경로 형성층의 형성 장소는 제1도, 제4도에서는 도전층에 대해 기판측이지만, 기판과 반대측이라도 좋은 것은 본 발명의 기술 사상에서 명확하다.
또 본 발명의 기술 사상으로 하면, GaAs층(3)이 없어도 좋은 것 및 콘택트층과 도전층은 접촉하고 있지 않아도 좋은 것은 명확하다.
또, 언도프AlGaAs층(6)은 특히 계면준위의 발생이 많지만, InGaAs 채널층(5)에서도 계면 준위는 발생하고, 그것에 의해 생기는 공핍증이 존재한다. 따라서, 언도프AlGaAs층(6)을 갖고 있지 않은 구조의 반도체 장치에 대해서도 본 발명은 효과가 있다.
본 발명을 실시예에 의해 더욱 상세하게 설명한다.
[실시예 1]
본 실시예는 전계 효과 트랜지스터로의 적용예이고, 제1도는 본 발명의 제1의 실시예의 전계 효과 트랜지스터의 단면도이다. 그 제작 방법을 다음에 나타낸다.
MBE법에 의해, 반절연성GaAs기판(1)상에 언도프GaAs층(두께300nm)(2), p형 GaAs층(Be불순물 농도3×1016/cm3, 두께300nm)(3), p형 InGaAs층(In조성 0.2, Be불순물 농도3×1016/cm3, 두께15nm)(4), n형 InGaAs층(In조성0.2, Si불순물 농도1×1019/cm3, 두께5nm)(5), 언도프AlGaAs층(Al조성0.3, 두께10nm)(6), 언도프GaAs층(두께35nm)(7)를 순차 성장한다. 성장시의 기판 온도는 480도에서 540도로 하고, 캐리어의 보상과 In의 재증발 및 불순물의 확산을 억제하였다.
여기에서, p형 InGaAs층(4)와 n형 InGaAs층(5)는 그들의 하측의 GaAs와 격자 정수가 다르므로, 그들의 층이 너무 두꺼우면(임계막 두께를 초과하면, 그들의 층에 결정 결함이 들어간다. 따라서, 그들의 층의 두께의 총합을 임계막 두께 이하로 설정할 필요가 있다. 본 실시예에서는 그들의 층의 두께의 총합을 20nm로 설정해서 결정 결함이 들어가는 것을 방지하고 있다.
다음에 SiCl4가스를 사용한 ECR플라즈마 에칭법에 의해, 콘택트부의 반도체층을 표면에서 50 내지 150nm에칭하고, 계속해서, MOCVD법에 의해, 콘택트부에 n형 GaAs층(Si불순물 농도1×1019/cm3, 두께700nm)(8)를 선택 성장한다. 선택 성장시의 기판 온도는 540도로 하고, InGaAs채널층의 불순물의 확산을 억제하였다.
다음에 리프트 오프법에 의해, n형 GaAs층(8)상에 AuGe/Ni/Au적층막의 소스 전극(9), 드레인 전극(10)을 형성하고, 400도에서 합금화 처리한다. CCl2F2가스를 사용한 반응성 이온 에칭법에 의해, 게이트 전극 형성부의 언도프GaAs(7)를 에칭 제거하고, 계속해서 리프트 오프법에 의해, Ti/Pt/Au적층막의 게이트 전극(11)을 형성한다.
이상의 공정에서 제작한 전계 효과 트랜지스터에서는 n형 InGaAs 채널층(5)의 기판측에 캐리어 전도 보조층으로서 작용하는 p형 InGaAs층(4)를 삽입한 효과에 의해, n형 InGaAs층(5)와 n형 GaAs층(8)의 접촉 저항을 폭10㎛당 10Ω까지 저감할 수 있었다. 그 결과, 소스 저항이 폭10㎛당 25Ω으로 작으므로, K의 값이 폭10㎛당 14mA/V2로 크고, 상호 콘덕턱스가 큰 양호한 트랜지스터 특성을 실현할 수 있었다.
또, 본 실시예에서는 캐리어 전도 보조층을 채널층에 대해 기판측에 마련했지만, 기판과 반대측에 마련해도 본 발명의 효과가 있는 것은 물론이다. 단, 게이트에서 채널층까지의 거리가 길게 되어 전계 효과 트랜지스터로서 실용성이 저하한다.
[실시예 2]
본 발명의 제2의 실시예에 대해서 제5도의 단면도를 사용해서 설명한다. 본 실시예도 전계 효과 트랜지스터로의 적용예이다. 그 제작 방법을 다음에 나타낸다.
MBE법에 의해, 반절연성GaAs기판(1)상에 언도프GaAs층(두께 300nm)(2), p형 GaAs층(Be 불순물 농도3×1016/cm3, 두께300nm)(3), p형 InGaAs층(In조성0.2, Be불순물 농도3×1016/cm3, 두께15nm)(4), n형 InGaAs층(In조성0.2, Si 불순물 농도1×1019/cm3, 두께5nm)(5), 언도프AlGaAs층(Al조성0.3, 두께10nm)(6)을 순차 성장한다. 성장시의 기판 온도는 480도에서 540도로 하고, 캐리어의 보상과 In의 재증발 및 불순물의 확산을 억제하였다.
다음에, NF3가스를 사용한 드라이 에칭법에 의해, 언도프AlGaAs층(6)상에 WSi/W적층막의 게이트 전극(11)을 형성한다.
SiCl4가스를 사용한 ECR 플라즈마 에칭법에 의해, 콘택트부의 반도체층을 표면에서 15 내지 50nm에칭한다. 계속해서, CH3Br가스를 사용한 광드라이 에칭법에 의해, 언도프AlGaAs층(6)에 대해서 p형 GaAs층(3), p형 InGaAs층(4), n형 InGaAs층(5)를 선택적으로 100nm등방성 에칭하고, 언도프AlGaAs층(6)의 하측에 언더커트를 실시한다. 계속해서, MOCVD법에 의해, 콘택트부에 n형 InGaAs(Si불순물 농도 1×1019/cm3, 두께700nm)(8)를 선택 성장한다. 선택 성장시의 기판 온도는 540도로 하고, InGaAs채널층(5)의 불순물의 확산을 억제하였다.
리프트 오프법에 의해, n형 GaAs층(8)상에 AuGe/Ni/Au적층막의 소스 전극(9), 드레인 전극(10)을 형성하고, 400도에서 합금화 처리한다.
이상의 공정에서 제작한 전계 효과 트랜지스터에서는 n형 InGaAs층(5)의 기판측에 p형 InGaAs층(4)를 삽입한 효과에 의해, n형 InGaAs층(5)와 n형 GaAs층(8)의 접촉 저항을 폭10㎛당 10Ω까지 저감할 수 있었다. 또, 본 실시예에서는 언더커트를 실시하는 것에 의해 n형 GaAs층(8)를 게이트 전극(11)에 가깝게 했으므로, 언도프AlGaAs층(6)의 하측의 기생 저항을 2Ω까지 저감할 수 있었다. 그 결과, 소스저항은 폭10㎛당 17Ω까지 저감할 수 있었다.
[실시예 3]
본 발명의 제3의 실시예에 대해서, 제6도의 단면도를 사용해서 설명한다. 본 실시예도 전계 효과 트랜지스터로의 적용예이다.
본 실시예에서는 콘택트층으로서 제1의 실시예의 n형 GaAs층(8) 대신에 n형 InGaAs층 (In조성0.2, Si불순물 농도1×1019/cm3, 두께20nm)(13)과 n형 GaAs층 (Si불순물 농도1×1019/cm3, 두께680nm)(8)의 적층 구조를 사용한다. 그밖의 구조 및 제조 방법은 제1의 실시예와 마찬가지이다.
제1의 실시예에서는 접촉 면적이 작은 n형 InGaAs층(5)와 n형 GaAs층(8)의 접촉부가 헤테로 접합이며, 접합부의 밴드 구조에 생기는 노치가 접촉 저항에 악영향을 주고 있다. 본 실시예에서는 접촉 면적이 작은 n형 InGaAs층(5)와 n형 InGaAs층(13)의 접촉부는 호모 접합이며, 또, 헤테로 접합으로 되는 n형 InGaAs층(13)과 n형 GaAs층(8)의 접촉부는 접촉 면적이 크므로, 밴드 구조의 노치에 의한 접촉 저항의 증가는 무시할 수 있다.
본 실시예에서는 n형 InGaAs층(5)의 기판측에 p형 InGaAs층(4)를 삽입한 효과와 n형 GaAs층(8)의 기판측에 n형 InGaAs(13)을 삽입한 효과에 의해, n형 InGaAs층(5)와 n형 GaAs층(8)의 접촉 저항을 폭10㎛당 6Ω까지 저감할 수가 있었다. 그 결과, 소스 저항이 폭10㎛당 21Ω, K값이 폭10㎛당 15mA/V2으로 양호한 트랜지스터 특성을 실현할 수 있었다.
[실시예 4]
본 발명의 제4의 실시예에 대해서 제7도의 단면도를 사용해서 설명한다. 본 실시예도 전계 효과 트랜지스터로의 적용예이다. 그 제작 공정을 다음에 나타낸다.
MBE법에 의해, 반절연성InP기판(14)상에 언도프InAlAs층(In조성0.53, 두께 300nm)(15), p형 InAlAs층(In조성0.53, Be 불순물 농도3×1016/cm3, 두께300nm)(16), p형 InGaAs층(In조성0.53, Be불순물 농도3×1016/cm3, 두께50nm)(4), n형 InGaAs층(In조성0.53, Si 불순물 농도1×1019/cm3, 두께5nm)(5), 언도프InAlAs층(In조성0.53, 두께10nm)(17), 언도프InGaAs층(In조성0.53, 두께35nm)(18)를 순차 성장한다. 성장시의 기판 온도는 480도에서 540도로 하고, 캐리어의 보상과 In의 재증발 및 불순물의 확산을 억제하였다.
다음에, SiCl4가스를 사용한 ECR플라즈마 에칭법에 의해, 콘택트부의 반도체층을 표면에서 50 내지 150nm에칭하고, 계속해서, MOCVD법에 의해 콘택트부에 n형 InGaAs층(In조성0.53, Si불순물 농도1×1019/cm3, 두께700nm)(19)를 선택 성장한다. 선택 성장시의 기판 온도는 540도로 하고, InGaAs채널층(5)의 불순물의 확산을 억제하였다.
리프트 오프법에 의해, n형 InGaAs층(19)상에 AuGe/Ni/au적층막의 소스 전극(9), 드레인 전극(10)을 형성하고, 400도에서 합금화 처리한다.
CH3Br가스를 사용한 광드라이 에칭법에 의해, 게이트 전극 형성부의 언도프InGaAs층(18)을 에칭 제거하고, 계속해서, 리프트오프법에 의해, Ti/Pt/Au적층막의 게이트 적극(11)을 형성한다.
이상의 공정에서 제작한 전계 효과 트랜지스터에서는 n형 InGaAs층(5)의 기판측에 p형 InGaAs층(4)를 삽입한 효과에 의해, n형 InGaAs층(5)와 n형 InGaAs층(19)의 접촉 저항을 폭10㎛당 6Ω까지 감산할 수 있었다. 그 결과, 소스 저항이 폭10㎛당 21Ω까지 저감할 수 있었다.
[실시예 5]
본 발명의 제5의 실시예에 대해서, 제8도의 단면도를 사용해서 설명한다. 본 실시예에는 바이폴라 트랜지스터로의 적용예이다. 그 제작 공정을 다음에 나타낸다.
MBE법에 의해, 반절연성GaAs기판(1)상에 n형 GaAs층(두께 600nm, Si불순물 농도5×1018/cm3)(20), 언도프GaAs층 (두께400nm)(21), 언도프InGaAs층(In조성비0.2, 두께15nm)(22), p형InGaAs층(In조성비0.2, Be불순물 농도6×1019/cm3, 두께5nm)(23), n형 AlGaAs층(Al조성비0.3, Si 불순물 농도1×1018/cm3, 두께100nm)(24), n형GaAs층(Si 불순물 농도5×1018/cm3, 두께200nm)(25)를 순차 적층한다. 성장시의 기판 온도는 480도에서 540도로 하고, In의 재증발 및 불순물의 확산을 억제하였다.
웨트 에칭법에 의해, 이미터부 이외의 반도체층을 표면에서 250nm에칭한다. 다음에, SiCl4가스를 사용한 ECR플라즈마 에칭법에 의해 베이스 콘택트부의 반도체층을 100nm에칭하고, 계속해서, MOCVD법에 의해 베이스 콘택트부에 p형 GaAs층(Zn불순물 농도1×1020/cm3, 두께250nm)(26)을 선택 성장한다. 선택 성장시의 기판 온도는 540도로 하고, InGaAs 베이스층(23)의 불순물의 확산을 억제하였다. 다음에, 웨트 에칭법에 의해 콜렉터 전극 형성부의 반도체층을 800nm에칭한다.
리프트 오프법에 의해, AuGe/Ni/Au적층막의 콜렉터 전극(27), 이미터 전극(29)를 형성하고, 400도에서 합금화 처리한다. 마찬가지로 리프트 오프법에 의해, AuZn/Au적층막의 베이스 전극을 형성하고, 400도에서 합금화 처리한다.
이상의 공정에서 제작한 바이폴라 트랜지스터에서는 p형 InGaAs층(23)의 기판측에 언도프InGaAs층(22)를 삽입한 효과에 의해, p형 InGaAs층(23)과 p형 GaAs층(26)의 접촉 저항을 충분히 저저항할 수 있었다. 그때문에 본 실시예에 나타낸 바와 같이, 베이스층에 전자 주행 속도가 빠른 InGaAs를 사용하고, 또한 베이스층 두께를 5nm까지 얇게 할 수가 있었다. 이것에 의해 베이스 주행시간이 단축되고, 차단 주파수는 60GHz까지 향상하였다.
[실시예 6]
본 발명의 제6의 실시예에 대해서, 제9도의 단면도를 사용해서 설명한다. 본 실시예는 HEMT (high electron mobility transistor)로의 적용예이다. 그 제작 공정을 다음에 나타낸다.
MBE법에 의해, 반절연성 GaAs기판(1) 상에 언도프GaAs층(두께600nm)(2), 언도프InGaAs층(In조성0.2, 두께20nm)(30), n형 AlGaAs층(Al조성0.2, Si불순물 농도1×1018/cm3, 두께25nm)(31), 언도프GaAs층(두께35nm)(7)를 순차 성장한다. 성장시의 기판 온도는 480도에서 540도로 하고, 캐리어의 보상과 In의 재증발 및 불순물의 확산을 억제하였다.
다음에 SiCl4가스를 사용한 ECR플라즈마 에칭법에 의해, 콘택트부의 반도체층을 표면에서 60 내지 160nm에칭하고, 계속해서 MOCVD법에 의해, 콘택트부에 n형 GaAs층(Si불순물 농도1×1019/cm3, 두께700nm)(8)를 선택 성장한다.
다음에, 리프트 오프법에 의해, n형 GaAs층(8)상에 AuGe/Ni/Au적층막의 소스 전극(9), 드레인 전극(10)을 형성하고, 400도에서 합금화 처리한다. CCl2F2가스를 사용한 반응성 이온 에칭법에 의해, 게이트 전극형성부의 언도프GaAs층(7)를 에칭 제거하고, 계속해서 리프트 오프법에 의해, Ti/Pt/Au적층막의 게이트 전극(11)을 형성한다.
이상의 공정에서 제작한 전계 효과 트랜지스터에서는 언도프InGaAs층(30)중, 2차원 전자 가스가 발생하는 n형 AlGaAs층(31)과의 계면 근방이 채널층(32)로서, 그이외의 부분이 캐리어 돌아 들어감 경로 형성층(33)으로서 작용한다. 따라서, 언도프InGaAs층(30)의 두께를 충분하게 두껍게 해서 캐리어 돌아 들어감의 경로를 확보하는 것에 의해, 채널층(32)와 n형GaAs층(8)의 접촉 저항이 실질적으로 저감할 수 있다.
본 실시예에서는 언도프InGaAs층(30)및 (31)의 두께를 임계막 두께와 거의 동일한 20nm까지 두껍게 하는 것에 의해, 채널층(31)과 n형 GaAs층(8)의 접촉 저항을 폭10㎛당 10Ω까지 저감할 수 있었다. 그 결과, 소스 저항이 폭10㎛당 25Ω으로 작으므로 상호 콘덕턴스 계수K의 값이 폭10㎛A/V2로 크고, 상호 콘덕턴스가 큰 양호한 트랜지스터 특성을 실현할 수 있었다.
[실시예 7]
본 발명의 제7의 실시예에 대해서, 제10도의 단면도를 사용해서 설명한다. 본 실시예는 실시예1에 있어서의 채널층(5)상의 언도프AlGaAs층(6)이 없는 전계 효과 트랜지스터로의 적용예이다. 그 제작 방법을 다음에 나타낸다.
MBE법에 의해, 반절연성GaAs기판(1)상에 언도프GaAs층(두께300nm)(2), p형 GaAs층(Be불순물 농도3×1016/cm3, 두께300nm)(3), p형 InGaAs층(In조성0.2, Be불순물 농도3×1016/cm3, 두께15nm)(4), n형 InGaAs층(In조성0.2, Si불순물 농도1×1019/cm3, 두께5nm)(5), 언도프GaAs층(두께45nm)(7)를 순차 성장한다. 성장시의 기판 온도는 480도에서 540도로 하고, 캐리어의 보상과 In의 재증발 및 불순물의 확산을 억제하였다.
다음에, SiCl4가스를 사용한 ECR플라즈마 에칭법에 의해, 콘택트부의 반도체층을 표면에서 50 내지 150nm에칭하고, 계속해서, MOCVD법에 의해, 콘택트부에 n형 GaAs층(Si불순물 농도1×1019/cm3, 두께700nm)(8)를 선택 성장한다. 선택 성장시의 기판 온도는 540도로 하고, InGaAs채널층의 불순물의 확산을 억제하였다.
다음에 리프트 오프법에 의해, n형 GaAs층(8)상에 AuGe/Ni/Au적층막의 소스 전극(9), 드레인 전극(10)을 형성하고, 400도에서 합금화 처리한다. H3PO4와 H2O2의 수용액에 의해, 게이트 전극 형성부의 언도프GaAs층(7)를 35nm에칭 제거하고, 계속해서 리프트 오프법에 의해, Ti/Pt/Au적층막의 게이트 전극(11)을 형성한다.
본 실시예의 경우, 계면 준위의 발생이 많은 AlGa층을 갖고 있지 않으므로, 이 층을 갖고 있는 다른 실시예에 비해서 캐리어 전도의 저해의 효과는 작다. 그러나, 캐리어 돌아 들어감 경로 형성층을 마련하는 것에 의해, 캐리어 전도로의 단면적이 크게 되며, 그 결과로 해서 n형 InGaAs층(5)와 n형 GaAs층(8)의 접촉 저항을 작게 할 수 있다. 본 실시예에서는 접촉 저항을 폭10㎛당 10Ω까지 저감할 수 있었다. 그 결과, 소스 저항이 폭10㎛당 25Ω으로 작게 되므로 상호 콘덕턴스 계수K의 값이 폭10㎛당 14mA/V2으로 크고, 상호 콘덕턴스가 큰 양호한 트랜지스터 특성을 실현할 수 있었다.
본 발명에 의하면, 채널층 또는 베이스층의 기판측에 조성을 변화시킨 그레이디드층을 삽입한 것에 의해, 채널층 또는 베이스층과 콘택트층의 접촉 저항이 작은 콘택트부를 실현할 수 있다. 그 결과, 소스 저항이 작은 헤테로 접합 전계 효과 트랜지스터 또는 베이스 저항이 작은 베이스층의 헤테로 접합 바이폴라 트랜지스터를 실현할 수 있어 트랜지스터 성능을 향상할 수 있다.

Claims (26)

  1. n형 도전형의 제1의 반도체층,
    상기 제1의 반도체층의 한쪽면과 접해서 형성되고 불순물이 첨가되지 않거나 또는 p형 불순물이 첨가된 제2의 반도체층,
    상기 제2의 반도체층에 대해 상기 제1의 반도체층과는 반대측에 형성되고 불순물이 첨가되지 않거나 또는 p형 불순물이 첨가된 제3의 반도체층 및
    상기 제1의 반도체층과는 별체로 형성된 n형 도전형의 제4의 반도체층을 갖고,
    상기 제1의 반도체층과 제2의 반도체층은 전자친화력이 동일하고, 상기 제3의 반도체층은 상기 제2의 반도체층보다 전자친화력이 작고, 상기 제1 또는 제2의 반도체층과 상기 제4의 반도체층은 직접 접촉하고 있는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서,
    상기 제1의 반도체층에 대해 상기 제2의 반도체층과는 반대측에 형성되고 불순물이 첨가되지 않거나 또는 p형 불순물이 첨가된 제5의 반도체층을 더 갖는 것을 특징으로 하는 반도체장치.
  3. p형 도전형의 제1의 반도체층,
    상기 제1의 반도체층의 한쪽면과 접해서 형성되고 불순물이 첨가되지 않거나 또는 n형 불순물이 첨가된 제2의 반도체층,
    상기 제2의 반도체층에 대해 상기 제1의 반도체층과는 반대측에 형성되고 불순물이 첨가되지 않거나 또는 n형 불순물이 첨가된 제3의 반도체층 및
    상기 제1의 반도체층과는 별체로 형성된 p형 도전형의 제4의 반도체층을 갖고,
    상기 제1의 반도체층과 제2의 반도체층은 전자친화력과 밴드갭의 합의 동일하고, 상기 제3의 반도체층은 상기 제2의 반도체층보다 전자친화력과 밴드갭의 합이 작고, 상기 제1 또는 제2의 반도체층과 상기 제4의 반도체층은 직접 접촉하고 있는 것을 특징으로 하는 반도체장치.
  4. 제3항에 있어서,
    상기 제1의 반도체층에 대해 상기 제2의 반도체층과는 반대측에 형성되고, 불순물이 첨가되지 않거나 또는 n형 불순물이 첨가된 제5의 반도체층을 더 갖는 것을 특징으로 하는 반도체장치.
  5. 제1항 또는 제2항에 있어서,
    상기 제4의 반도체층은 상기 제1의 반도체층 및 상기 제2의 반도체층과 접촉해서 형성되어 있는 것을 특징으로 하는 반도체장치.
  6. 제3항 또는 제4항에 있어서,
    상기 제4의 반도체층은 상기 제1의 반도체층 및 상기 제2의 반도체층과 접촉해서 형성되어 있는 것을 특징으로 하는 반도체장치.
  7. 제1항에 있어서,
    상기 제2의 반도체층과 상기 제3의 반도체층 사이에 이들과 접해서 형성되고 불순물이 첨가되지 않거나 또는 p형 불순물이 첨가된 제6의 반도체층을 더 갖고,
    상기 제2의 반도체층과 상기 제6의 반도체층으로 그레이디드층을 구성하고 있고, 상기 그레이디드층의 조성은 상기 제1의 반도체층에서 상기 제3의 반도체까지의 사이에 있어서 상기 제1의 반도체층의 조성에서 상기 제3의 반도체층의 조성으로 변화하고 있는 것을 특징으로 하는 반도체장치.
  8. 제3항에 있어서,
    상기 제2의 반도체층과 상기 제3의 반도체층 사이에 이들과 접해서 형성되고 불순물이 첨가되지 않거나 또는 n형 불순물이 첨가된 제6의 반도체층을 더 갖고,
    상기 제2의 반도체층과 상기 제6의 반도체층으로 그레이디드층을 구성하고 있고, 상기 그레이디드층의 조성은 상기 제1의 반도체층에서 상기 제3의 반도체층까지의 사이에 있어서 상기 제1의 반도체층의 조성에서 상기 제3의 반도체층의 조성으로 변화하고 있는 것을 특징으로 하는 반도체장치.
  9. 제7항에 있어서,
    상기 제1의 반도체층은 바이폴라 트랜지스터의 베이스층이고, 상기 제3의 반도체층은 콜렉터층이고, 상기 제4의 반도체층은 베이스 콘택트층인 것을 특징으로 하는 반도체장치.
  10. 제8항에 있어서,
    상기 제1의 반도체층은 바이폴라 트랜지스터의 베이스층이고, 상기 제3의 반도체층은 콜렉터층이고, 상기 제4의 반도체층은 베이스 콘택트층인 것을 특징으로 하는 반도체장치.
  11. 제2항에 있어서,
    상기 제4의 반도체층은 상기 제1의 반도체층 및 제2의 반도체층과 접촉해서 형성되어 있고, 상기 제1의 반도체층은 InGaAs, 상기 제2의 반도체층은 InGaAs, 상기 제3의 반도체층은 GaAs, 상기 제5의 반도체층은 AlGaAs로 이루어 지고, 상기 제1 및 제2의 반도체층은 그의 격자정수가 이들 상기 제1 및 제2의 반도체층의 격자정수와 다른 반도체층상에 형성되어 있고, 또한 상기 제1과 제2의 반도체층의 두께의 합은 InGaAs의 임계막두께 이하인 것을 특징으로 하는 반도체장치.
  12. 제4항에 있어서,
    상기 제4의 반도체층은 상기 제1의 반도체층 및 상기 제2의 반도체층과 접촉해서 형성되어 있고, 상기 제1의 반도체층은 InGaAs, 상기 제2의 반도체층은 InGaAs, 상기 제3의 반도체층은 GaAs, 상기 제5의 반도체층은 AlGaAs로 이루어지고, 상기 제1 및 제2의 반도체층은 그의 격자정수가 이들 상기 제1 및 제2의 반도체층의 격자정수와 다른 반도체층상에 형성되어 있고, 또한 상기 제1과 제2의 반도체층의 두께의 합은 InGaAs의 임계막두께 이하인 것을 특징으로 하는 반도체장치.
  13. 제2항에 있어서,
    상기 제4의 반도체층은 상기 제1의 반도체층 및 상기 제2의 반도체층과 접촉해서 형성되어 있고, 상기 제1의 반도체층은 InGaAs, 상기 제2의 반도체층은 InGaAs, 상기 제3의 반도체층은 AlGaAs, 상기 제5의 반도체층은 GaAs로 이루어지고, 상기 제1 및 제2의 반도체층은 그의 격자정수가 이들 상기 제1 및 제2의 반도체층의 격자정수와 다른 반도체층상에 형성되어 있고, 또한 상기 제1과 제2의 반도체층의 두께의 합은 InGaAs의 임계막두께 이하인 것을 특징으로 하는 반도체장치.
  14. 제4항에 있어서,
    상기 제4의 반도체층은 상기 제1의 반도체층 및 상기 제2의 반도체층과 접촉해서 형성되어 있고, 상기 제1의 반도체층은 InGaAs, 상기 제2의 반도체층은 InGaAs, 상기 제3의 반도체층은 AlGaAs, 상기 제5의 반도체층은 GaAs로 이루어지고, 상기 제1 및 제2의 반도체층은 그의 격자정수가 이들 상기 제1 및 제2의 반도체층의 격자정수와 다른 반도체층상에 형성되어 있고, 또한 상기 제1과 제2의 반도체층의 두께의 합은 InGaAs의 임계막두께 이하인 것을 특징으로 하는 반도체장치.
  15. 제2항에 있어서,
    상기 제4의 반도체층은 상기 제1의 반도체층 및 상기 제2의 반도체층과 접촉해서 형성되어 있고, 상기 제1의 반도체층은 InGaAs, 상기 제2의 반도체층은 InGaAs, 상기 제3의 반도체층은 InAlAs, 상기 제5의 반도체층은 InAlAs로 이루어지고, 또한 이들 각층의 조성이 InP기판과 격자정합하도록 선택되어 있는 것을 특징으로 하는 반도체장치.
  16. 제4항에 있어서,
    상기 제4의 반도체층은 상기 제1의 반도체층 및 상기 제2의 반도체층과 접촉해서 형성되어 있고, 상기 제1의 반도체층은 InGaAs, 상기 제2의 반도체층은 InGaAs, 상기 제3의 반도체층은 InAlAs, 상기 제5의 반도체층은 InAlAs로 이루어지고, 또한 이들 각층의 조성이 InP기판과 격자정합하도록 선택되어 있는 것을 특징으로 하는 반도체장치.
  17. 제5항에 있어서,
    상기 제1의 반도체층은 전계효과 트랜지스터의 채널층이고, 상기 제4의 반도체층은 소스, 드레인, 콘택트층인 것을 특징으로 하는 반도체장치.
  18. 제6항에 있어서,
    상기 제1의 반도체층은 전계효과 트랜지스터의 채널층이고, 상기 제4의 반도체층은 소스, 드레인 콘택트층인 것을 특징으로 하는 반도체장치.
  19. 제5항에 있어서,
    상기 제1의 반도체층은 전계효과 트랜지스터의 채널층이고, 상기 제4의 반도체층은 소스, 드레인 콘택트층이며, 상기 제4의 반도체층의 상기 제1 및 제2의 반도체층과 접촉하는 부분은 InGaAs로 이루어지고, 상기 InGaAs층에 GaAs층이 적층되어 있는 것을 특징으로 하는 반도체장치.
  20. 제6항에 있어서,
    상기 제1의 반도체층은 전계효과 트랜지스터의 채널층이고, 상기 제4의 반도체층은 소스, 드레인, 콘택트층이며, 상기 제4의 반도체층의 상기 제1 및 제2의 반도체층과 접촉하는 부분은 InGaAs로 이루어지고, 상기 InGaAs층에 GaAs층이 적층되어 있는 것을 특징으로 하는 반도체장치.
  21. 제5항에 있어서,
    상기 제1의 반도체층과 제4의 반도체층의 접촉부에 있어서 상기 제1의 반도체층의 한쪽면과 대략 동일평면내에 상기 제4의 반도체층의 일부의 면이 있는 것을 특징으로하는 반도체장치.
  22. 제6항에 있어서,
    상기 제1의 반도체층과 제4의 반도체층의 접촉부에 있어서 상기 제1의 반도체층의 한쪽면과 대략 동일평면내에 상기 제4의 반도체층의 일부의 면이 있는 것을 특징으로 하는 반도체장치.
  23. 제5항에 있어서,
    상기 제1의 반도체층은 바이폴라 트랜지스터의 베이스층이고, 상기 제4의 반도체층은 베이스 콘택트층인 것을 특징으로 하는 반도체장치.
  24. 제6항에 있어서,
    상기 제1의 반도체층은 바이폴라 트랜지스터의 베이스층이고, 상기 제4의 반도체층은 베이스 콘택트층인 것을 특징으로 하는 반도체장치.
  25. n형 도전형의 제1의 InGaAs층,
    상기 제1의 InGaAs층의 한쪽면과 접해서 형성되고 불순물이 첨가되지 않거나 또는 p형 불순물이 첨가된 제2의 InGaAs층 및
    상기 제1의 InGaAs층과는 별체로 형성된 n형 도전형의 반도체층을 갖고,
    상기 별체의 n형 도전형의 반도체층은 상기 제1 및 제2의 InGaAs층과 접촉해서 형성되어 있는 것을 특징으로 하는 반도체장치.
  26. p형 도전형의 제1의 InGaAs층,
    상기 제1의 InGaAs층의 한쪽면과 접해서 형성되고 불순물이 첨가되지 않거나 또는 n형 불순물이 첨가된 제2의 InGaAs층 및
    상기 제1의 InGaAs층과는 별체로 형성된 p형 도전형의 반도체층을 갖고,
    상기 별체의 p형 도전형의 반도체층은 상기 제1 및 제2의 InGaAs층과 접촉해서 형성되어 있는 것을 특징으로 하는 반도체장치.
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