JP2771423B2 - バイポーラトランジスタ - Google Patents
バイポーラトランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
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Description
【０００１】
【産業上の利用分野】本発明はバイポーラトランジス
タ、特に化合物半導体を用いたヘテロ接合バイポーラト
ランジスタに関する。
タ、特に化合物半導体を用いたヘテロ接合バイポーラト
ランジスタに関する。
【０００２】
【従来の技術】バイポーラトランジスタは電界効果トラ
ンジスタに比べて電流駆動能力が大きいという優れた特
徴を有している。このため、近年、ＳｉのみならずＧａ
Ａｓなどの化合物半導体を用いたバイポーラトランジス
タの研究開発が盛んに行われている。特に、化合物半導
体を用いたバイポーラトランジスタは、エミッタ・ベー
ス接合をヘテロ接合に構成でき、ベースを高濃度にして
もエミッタ注入効率を大きく保てるなど利点は多く、単
体素子の高速化検討および各種回路への応用が精力的に
進められている。
ンジスタに比べて電流駆動能力が大きいという優れた特
徴を有している。このため、近年、ＳｉのみならずＧａ
Ａｓなどの化合物半導体を用いたバイポーラトランジス
タの研究開発が盛んに行われている。特に、化合物半導
体を用いたバイポーラトランジスタは、エミッタ・ベー
ス接合をヘテロ接合に構成でき、ベースを高濃度にして
もエミッタ注入効率を大きく保てるなど利点は多く、単
体素子の高速化検討および各種回路への応用が精力的に
進められている。
【０００３】このようなヘテロ接合バイポーラトランジ
スタ（ＨＢＴ）を用いた単体素子あるいは応用回路の高
性能化をはかる上で、ベース抵抗の低減とベース走行時
間の短縮は重要なポイントである。
スタ（ＨＢＴ）を用いた単体素子あるいは応用回路の高
性能化をはかる上で、ベース抵抗の低減とベース走行時
間の短縮は重要なポイントである。
【０００４】ベース抵抗を低減するためには電極部にお
けるコンタクト抵抗を低減するのが効果的である。その
ため、選択再成長により外部ベース領域に高濃度のカー
ボンドープ層を形成する方法が、特開平４−８３３４５
号公報、特開平４−８３３４６号公報、あるいは嶋脇
他，電子情報通信学会技術研究報告，９２巻，４１７
号，２３頁，１９９３年に記載されている。
けるコンタクト抵抗を低減するのが効果的である。その
ため、選択再成長により外部ベース領域に高濃度のカー
ボンドープ層を形成する方法が、特開平４−８３３４５
号公報、特開平４−８３３４６号公報、あるいは嶋脇
他，電子情報通信学会技術研究報告，９２巻，４１７
号，２３頁，１９９３年に記載されている。
【０００５】図７は上述の電子情報通信学会技術研究報
告に記載されているバイポーラトランジスタの模式的断
面図である。この半導体チップは、ＧａＡｓからなる半
絶縁性基板１と、ｎ−ＧａＡｓからなるコレクタコンタ
クト層（３×１０18ｃｍ-3，５００ｎｍ）２と、ｎ−Ｇ
ａＡｓからなるコレクタ層（５×１０16ｃｍ-3，４００
ｎｍ）３ａと、ｐ−ＧａＡｓからなる真性ベース層（４
×１０19ｃｍ-3，８０ｎｍ）５ｂと、ｎ−Ａｌx Ｇａ
1-x Ａｓ（ｘ：０→０．２５）からなるエミッタグレー
デッド層（３×１０17ｃｍ-3，２０ｎｍ）６と、ｎ−Ａ
ｌ0.25Ｇａ0.75Ａｓからなるエミッタ層（３×１０17ｃ
ｍ-3，１５０ｎｍ）７と、ｎ−Ａｌx Ｇａ1-x Ａｓ
（ｘ：０．２５→０）からなるグレーデッド層（３×１
０17→６×１０18ｃｍ-3，５０ｎｍ）８と、ｎ−ＧａＡ
ｓ層（６×１０18ｃｍ-3，８０ｎｍ）９と、ｎ−Ｉｎx
Ｇａ1-x Ａｓ（ｘ：０→０．５）からなるグレーデッド
層（２×１０19ｃｍ-3，５０ｎｍ）１０と、ｎ−Ｉｎ
0.5 Ｇａ0.5 Ａｓからなるエミッタコンタクト層（２×
１０19ｃｍ-3，５０ｎｍ）１１と、ｐ−ＧａＡｓからな
る外部ベース層（４×１０20ｃｍ-3）１２ａと、ＷＳｉ
からなるエミッタ電極１３と、Ｔｉ／Ｐｔ／Ａｕからな
るベース電極１４と、ＡｕＧｅＮｉ／Ａｕからなるコレ
クタ電極１５と、Ｔｉ／Ｐｔ／Ａｕからなるエミッタ取
り出し電極１６と、ＳｉＯ2 膜１７，１８および１９
と、絶縁領域２０とにより構成されている。
告に記載されているバイポーラトランジスタの模式的断
面図である。この半導体チップは、ＧａＡｓからなる半
絶縁性基板１と、ｎ−ＧａＡｓからなるコレクタコンタ
クト層（３×１０18ｃｍ-3，５００ｎｍ）２と、ｎ−Ｇ
ａＡｓからなるコレクタ層（５×１０16ｃｍ-3，４００
ｎｍ）３ａと、ｐ−ＧａＡｓからなる真性ベース層（４
×１０19ｃｍ-3，８０ｎｍ）５ｂと、ｎ−Ａｌx Ｇａ
1-x Ａｓ（ｘ：０→０．２５）からなるエミッタグレー
デッド層（３×１０17ｃｍ-3，２０ｎｍ）６と、ｎ−Ａ
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ｍ-3，１５０ｎｍ）７と、ｎ−Ａｌx Ｇａ1-x Ａｓ
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る外部ベース層（４×１０20ｃｍ-3）１２ａと、ＷＳｉ
からなるエミッタ電極１３と、Ｔｉ／Ｐｔ／Ａｕからな
るベース電極１４と、ＡｕＧｅＮｉ／Ａｕからなるコレ
クタ電極１５と、Ｔｉ／Ｐｔ／Ａｕからなるエミッタ取
り出し電極１６と、ＳｉＯ2 膜１７，１８および１９
と、絶縁領域２０とにより構成されている。
【０００６】図７において、ｐ−ＧａＡｓ層１２ａは有
機金属分子線エピタキシー法（以降、ＭＯＭＢＥ法と称
する）を用いた選択成長により形成され、ｐ型不純物で
あるＣ（カーボン）が高濃度にドーピングされている。
また、真性ベース層４は均一ベース構造となっている。
機金属分子線エピタキシー法（以降、ＭＯＭＢＥ法と称
する）を用いた選択成長により形成され、ｐ型不純物で
あるＣ（カーボン）が高濃度にドーピングされている。
また、真性ベース層４は均一ベース構造となっている。
【０００７】一方、外部ベース領域の形成に上述のよう
な再成長を用いないＡｌＧａＡｓ／ＧａＡｓ ＨＢＴに
おいて、ベース走行時間を短縮するための一般的方法と
して、ベース・コレクタ接合部からベース・エミッタ接
合部に向けてＡｌ組成を次第に増加させたｐ−ＡｌＧａ
Ａｓグレーデッド層をベース層に用い、傾斜ベース構造
を形成する方法が用いられている。この構造においては
ベース層を走行する少数キャリアである電子が擬電界に
より加速されるため、拡散によりベース層内を走行する
均一ベース構造に比較して、ベース走行時間の短縮や電
流利得の向上といった効果を得ることができる。
な再成長を用いないＡｌＧａＡｓ／ＧａＡｓ ＨＢＴに
おいて、ベース走行時間を短縮するための一般的方法と
して、ベース・コレクタ接合部からベース・エミッタ接
合部に向けてＡｌ組成を次第に増加させたｐ−ＡｌＧａ
Ａｓグレーデッド層をベース層に用い、傾斜ベース構造
を形成する方法が用いられている。この構造においては
ベース層を走行する少数キャリアである電子が擬電界に
より加速されるため、拡散によりベース層内を走行する
均一ベース構造に比較して、ベース走行時間の短縮や電
流利得の向上といった効果を得ることができる。
【０００８】
【発明が解決しようとする課題】上述の再成長により外
部ベース領域が形成されるＨＢＴにおいて効果的にベー
ス抵抗を低減するためには、真性ベース層５ｂと外部ベ
ース層１２ａの間の再成長界面にＡｌ酸化物が形成され
るのを防止することが重要である。それゆえ、素子真性
部にはＧａＡｓからなる均一ベース構造を採用すること
が望ましく、ＡｌＧａＡｓグレーデッド層を用いた傾斜
ベース構造は好ましくない。従って、従来、再成長を用
いてベース抵抗を低減すると同時にベース走行時間を充
分に短縮することは困難であった。
部ベース領域が形成されるＨＢＴにおいて効果的にベー
ス抵抗を低減するためには、真性ベース層５ｂと外部ベ
ース層１２ａの間の再成長界面にＡｌ酸化物が形成され
るのを防止することが重要である。それゆえ、素子真性
部にはＧａＡｓからなる均一ベース構造を採用すること
が望ましく、ＡｌＧａＡｓグレーデッド層を用いた傾斜
ベース構造は好ましくない。従って、従来、再成長を用
いてベース抵抗を低減すると同時にベース走行時間を充
分に短縮することは困難であった。
【０００９】本発明の目的は、このような問題点を解決
し、ベース抵抗が低減されるとともにベース走行時間が
短縮され、高周波特性の著しく向上された化合物半導体
のＨＢＴを提供することにある。
し、ベース抵抗が低減されるとともにベース走行時間が
短縮され、高周波特性の著しく向上された化合物半導体
のＨＢＴを提供することにある。
【００１０】
【課題を解決するための手段】本発明は、エミッタ層の
少なくとも一部がＡｌＧａＡｓ、コレクタ層の少なくと
も一部がＧａＡｓからなるバイポーラトランジスタにお
いて、ベース電極とベース層間の少なくとも一部に再成
長により形成されたベースコンタクト層を有するととも
に、ベース層の少なくとも一部が、エミッタ・ベース接
合部からベース・コレクタ接合部に向けて徐々にＩｎ組
成を増したＩｎＧａＡｓグレーデッド層からなることを
特徴とする。
少なくとも一部がＡｌＧａＡｓ、コレクタ層の少なくと
も一部がＧａＡｓからなるバイポーラトランジスタにお
いて、ベース電極とベース層間の少なくとも一部に再成
長により形成されたベースコンタクト層を有するととも
に、ベース層の少なくとも一部が、エミッタ・ベース接
合部からベース・コレクタ接合部に向けて徐々にＩｎ組
成を増したＩｎＧａＡｓグレーデッド層からなることを
特徴とする。
【００１１】また本発明は、エミッタ層の少なくとも一
部がＡｌＧａＡｓ、コレクタ層の少なくとも一部がＧａ
Ａｓからなるバイポーラトランジスタにおいて、外部ベ
ース領域の少なくとも一部に再成長により形成された外
部ベース層を有するとともに、真性領域におけるベース
層の少なくとも一部が、エミッタ・ベース接合部からベ
ース・コレクタ接合部に向けて徐々にＩｎ組成を増した
ＩｎＧａＡｓグレーデッド層からなることを特徴とす
る。さらに本発明は、ベース・コレコタ接合部における
コレクタ層の少なくとも一部が、ベース・コレクタ接合
部から基板に向けて徐々にＩｎ組成を減少させたＩｎＧ
ａＡｓグレーデッド層からなるものでもよい。
部がＡｌＧａＡｓ、コレクタ層の少なくとも一部がＧａ
Ａｓからなるバイポーラトランジスタにおいて、外部ベ
ース領域の少なくとも一部に再成長により形成された外
部ベース層を有するとともに、真性領域におけるベース
層の少なくとも一部が、エミッタ・ベース接合部からベ
ース・コレクタ接合部に向けて徐々にＩｎ組成を増した
ＩｎＧａＡｓグレーデッド層からなることを特徴とす
る。さらに本発明は、ベース・コレコタ接合部における
コレクタ層の少なくとも一部が、ベース・コレクタ接合
部から基板に向けて徐々にＩｎ組成を減少させたＩｎＧ
ａＡｓグレーデッド層からなるものでもよい。
【００１２】
【作用】ｐ−ＡｌＧａＡｓグレーデッド層の代わりにｐ
−ＩｎＧａＡｓグレーデッド層を用いることにより、傾
斜ベース構造を形成することができる。例えば、Ｉｎ
0.1 Ｇａ0.9 Ａｓの禁制帯幅はＧａＡｓに比べて０．１
５６ｅＶ小さいことから、ベース・コレクタ接合部から
エミッタ・ベース接合部に向かってＩｎ組成を０．１か
ら０まで徐々に変化させた厚さ４０ｎｍのｐ−ＩｎＧａ
Ａｓグレーデッド層をベース層に用いた場合、伝導帯側
に約４０ｋｅＶの擬電界を有する傾斜ベース構造を形成
することが可能である。これにより、少数キャリアであ
る電子のベース走行時間を短縮させることができる。ま
た、この場合、ベース層にＡｌを含んでいないことか
ら、外部ベース領域を再成長により形成する際、再成長
界面にＡｌ酸化物が形成されるのを防止することがで
き、電気的接触の良好な再成長界面を形成することがで
きる。
−ＩｎＧａＡｓグレーデッド層を用いることにより、傾
斜ベース構造を形成することができる。例えば、Ｉｎ
0.1 Ｇａ0.9 Ａｓの禁制帯幅はＧａＡｓに比べて０．１
５６ｅＶ小さいことから、ベース・コレクタ接合部から
エミッタ・ベース接合部に向かってＩｎ組成を０．１か
ら０まで徐々に変化させた厚さ４０ｎｍのｐ−ＩｎＧａ
Ａｓグレーデッド層をベース層に用いた場合、伝導帯側
に約４０ｋｅＶの擬電界を有する傾斜ベース構造を形成
することが可能である。これにより、少数キャリアであ
る電子のベース走行時間を短縮させることができる。ま
た、この場合、ベース層にＡｌを含んでいないことか
ら、外部ベース領域を再成長により形成する際、再成長
界面にＡｌ酸化物が形成されるのを防止することがで
き、電気的接触の良好な再成長界面を形成することがで
きる。
【００１３】すなわち、ＩｎＧａＡｓグレーデッド層を
真性部のベース層に用い、再成長によって高濃度に不純
物ドープされた半導体層を外部ベース層もしくはベース
コンタクト層として形成することにより、ベース抵抗の
低減とベース走行時間の短縮を同時に達成することが可
能である。
真性部のベース層に用い、再成長によって高濃度に不純
物ドープされた半導体層を外部ベース層もしくはベース
コンタクト層として形成することにより、ベース抵抗の
低減とベース走行時間の短縮を同時に達成することが可
能である。
【００１４】なお、エミッタをＡｌＧａＡｓ、コレクタ
をＧａＡｓとした場合、ＩｎＧａＡｓベース層は格子不
整合となる。しかしながら、ベース層に含有されるＩｎ
組成とベース層厚の関係に配慮することにより、ミスフ
ィット転位等の格子欠陥の発生を抑制することが可能で
ある。
をＧａＡｓとした場合、ＩｎＧａＡｓベース層は格子不
整合となる。しかしながら、ベース層に含有されるＩｎ
組成とベース層厚の関係に配慮することにより、ミスフ
ィット転位等の格子欠陥の発生を抑制することが可能で
ある。
【００１５】また、コレクタをＧａＡｓとした場合に
は、ベース・コレクタ接合部においてＩｎＧａＡｓベー
ス層との間にエネルギー障壁を生じることになる。この
エネルギー障壁が存在するとキャリアの流れが阻害さ
れ、素子特性上好ましくない。しかしながら、ベース・
コレクタ接合部においてコレクタ層側にベース層とは逆
に基板方向に向けてＩｎ組成を徐々に減少させたＩｎＧ
ａＡｓグレーデッド層を設けることにより、このエネル
ギー障壁をなくすことができる。また、コレクタ層側に
このＩｎＧａＡｓグレーデッド層を設けた場合には、コ
レクタ層内における電界強度が緩和されるために、キャ
リアの速度オーバーシュート効果をより引き出し易くな
り、それによってキャリアのコレクタ走行時間の短縮を
期待できる。 さらに、ベース・コレクタ接合はヘテロ接
合となるために、高電流密度動作状態におけるベース押
し出し効果が抑制され、より高電流密度までキャリアの
ベース走行時間の増大を生じることなく動作させること
が可能である。これにより、一層高周波特性を向上させ
ることが可能である。
は、ベース・コレクタ接合部においてＩｎＧａＡｓベー
ス層との間にエネルギー障壁を生じることになる。この
エネルギー障壁が存在するとキャリアの流れが阻害さ
れ、素子特性上好ましくない。しかしながら、ベース・
コレクタ接合部においてコレクタ層側にベース層とは逆
に基板方向に向けてＩｎ組成を徐々に減少させたＩｎＧ
ａＡｓグレーデッド層を設けることにより、このエネル
ギー障壁をなくすことができる。また、コレクタ層側に
このＩｎＧａＡｓグレーデッド層を設けた場合には、コ
レクタ層内における電界強度が緩和されるために、キャ
リアの速度オーバーシュート効果をより引き出し易くな
り、それによってキャリアのコレクタ走行時間の短縮を
期待できる。 さらに、ベース・コレクタ接合はヘテロ接
合となるために、高電流密度動作状態におけるベース押
し出し効果が抑制され、より高電流密度までキャリアの
ベース走行時間の増大を生じることなく動作させること
が可能である。これにより、一層高周波特性を向上させ
ることが可能である。
【００１６】
【実施例】以下に、本発明の実施例について図面を用い
て説明する。
て説明する。
【００１７】図１は本発明の第１の実施例を説明するた
めに示した半導体チップの断面図である。この半導体チ
ップは、ＧａＡｓからなる半絶縁性基板１と、ｎ−Ｇａ
Ａｓからなるコレクタコンタクト層（３×１０18ｃ
ｍ-3，４００ｎｍ）２と、ｎ−ＧａＡｓからなる第１の
コレクタ層（５×１０16ｃｍ-3，４６０ｎｍ）３と、ｎ
−Ｉｎx Ｇａ1-x Ａｓ（ｘ：０→０．１）グレーデッド
からなる第２のコレクタ層（５×１０16ｃｍ-3，４０ｎ
ｍ）４と、ｐ−Ｉｎx Ｇａ1-x Ａｓ（ｘ：０．１→０）
グレーデッド層からなるベース層（６×１０19ｃｍ-3，
４０ｎｍ）５と、ｎ−Ａｌx Ｇａ1-x Ａｓ（ｘ：０→
０．２５）からなるエミッタグレーデッド層（３×１０
17ｃｍ-3，２０ｎｍ）６と、ｎ−Ａｌ0.25Ｇａ0.75Ａｓ
からなるエミッタ層（３×１０17ｃｍ-3，１５０ｎｍ）
７と、ｎ−Ａｌx Ｇａ1-x Ａｓ（ｘ：０．２５→０）か
らなるグレーデッド層（３×１０17→６×１０18ｃ
ｍ-3，５０ｎｍ）８と、ｎ−ＧａＡｓ層（６×１０18ｃ
ｍ-3，１２０ｎｍ）９と、ｎ−ＩｎxＧａ1-x Ａｓ
（ｘ：０→０．５）からなるグレーデッド層（２×１０
19ｃｍ-3，５０ｎｍ）１０と、ｎ−Ｉｎ0.5 Ｇａ0.5 Ａ
ｓからなるエミッタコンタクト層（２×１０19ｃｍ-3，
５０ｎｍ）１１と、ｐ−ＧａＡｓからなるベースコンタ
クト層（４×１０20ｃｍ-3，３００ｎｍ）１２と、ＷＳ
ｉからなるエミッタ電極１３と、Ｔｉ／Ｐｔ／Ａｕから
なるベース電極１４と、ＡｕＧｅＮｉ／Ａｕからなるコ
レクタ電極１５と、Ｔｉ／Ｐｔ／Ａｕからなるエミッタ
取り出し電極１６と、ＳｉＯ2 膜１７，１８および１９
と、絶縁領域２０とにより構成されている。
めに示した半導体チップの断面図である。この半導体チ
ップは、ＧａＡｓからなる半絶縁性基板１と、ｎ−Ｇａ
Ａｓからなるコレクタコンタクト層（３×１０18ｃ
ｍ-3，４００ｎｍ）２と、ｎ−ＧａＡｓからなる第１の
コレクタ層（５×１０16ｃｍ-3，４６０ｎｍ）３と、ｎ
−Ｉｎx Ｇａ1-x Ａｓ（ｘ：０→０．１）グレーデッド
からなる第２のコレクタ層（５×１０16ｃｍ-3，４０ｎ
ｍ）４と、ｐ−Ｉｎx Ｇａ1-x Ａｓ（ｘ：０．１→０）
グレーデッド層からなるベース層（６×１０19ｃｍ-3，
４０ｎｍ）５と、ｎ−Ａｌx Ｇａ1-x Ａｓ（ｘ：０→
０．２５）からなるエミッタグレーデッド層（３×１０
17ｃｍ-3，２０ｎｍ）６と、ｎ−Ａｌ0.25Ｇａ0.75Ａｓ
からなるエミッタ層（３×１０17ｃｍ-3，１５０ｎｍ）
７と、ｎ−Ａｌx Ｇａ1-x Ａｓ（ｘ：０．２５→０）か
らなるグレーデッド層（３×１０17→６×１０18ｃ
ｍ-3，５０ｎｍ）８と、ｎ−ＧａＡｓ層（６×１０18ｃ
ｍ-3，１２０ｎｍ）９と、ｎ−ＩｎxＧａ1-x Ａｓ
（ｘ：０→０．５）からなるグレーデッド層（２×１０
19ｃｍ-3，５０ｎｍ）１０と、ｎ−Ｉｎ0.5 Ｇａ0.5 Ａ
ｓからなるエミッタコンタクト層（２×１０19ｃｍ-3，
５０ｎｍ）１１と、ｐ−ＧａＡｓからなるベースコンタ
クト層（４×１０20ｃｍ-3，３００ｎｍ）１２と、ＷＳ
ｉからなるエミッタ電極１３と、Ｔｉ／Ｐｔ／Ａｕから
なるベース電極１４と、ＡｕＧｅＮｉ／Ａｕからなるコ
レクタ電極１５と、Ｔｉ／Ｐｔ／Ａｕからなるエミッタ
取り出し電極１６と、ＳｉＯ2 膜１７，１８および１９
と、絶縁領域２０とにより構成されている。
【００１８】図１において、ｐ−ＧａＡｓ層１２はＭＯ
ＭＢＥ法を用いた選択成長により形成され、ｐ型不純物
であるＣが高濃度にドーピングされている。また、ベー
ス層５をＩｎＧａＡｓグレーデッド層により形成するこ
とによって、ベース層５とベースコンタクト層１２の間
の再成長界面にＡｌ酸化物を含むことなく、傾斜ベース
構造を形成している点が重要なポイントである。
ＭＢＥ法を用いた選択成長により形成され、ｐ型不純物
であるＣが高濃度にドーピングされている。また、ベー
ス層５をＩｎＧａＡｓグレーデッド層により形成するこ
とによって、ベース層５とベースコンタクト層１２の間
の再成長界面にＡｌ酸化物を含むことなく、傾斜ベース
構造を形成している点が重要なポイントである。
【００１９】以下に、上述のバイポーラトランジスタの
製造方法について図面を用いて説明する。
製造方法について図面を用いて説明する。
【００２０】図２〜図５は工程順に示した半導体チップ
の断面図である。
の断面図である。
【００２１】まず、図２に示すように、ＧａＡｓからな
る半絶縁性基板１上にｎ−ＧａＡｓ層２および３、ｎ−
Ｉｎx Ｇａ1-x Ａｓ（ｘ：０→０．１）グレーデッド層
４、ｐ−Ｉｎx Ｇａ1-x Ａｓ（ｘ：０．１→０）グレー
デッド層５、ｎ−Ａｌx Ｇａ1-x Ａｓ（ｘ：０→０．２
５）グレーデッド層６、ｎ−Ａｌ0.25Ｇａ0.75Ａｓ層
７、ｎ−Ａｌx Ｇａ1-x Ａｓ（ｘ：０．２５→０）グレ
ーデッド層８、ｎ−ＧａＡｓ層９、ｎ−Ｉｎx Ｇａ1-x
Ａｓ（ｘ：０→０．５）グレーデッド層１０、およびｎ
−Ｉｎ0.5 Ｇａ0.5 Ａｓ層１１を順次、分子線エピタキ
シー法（以降、ＭＢＥ法と称する）により形成する。こ
の際、ｎ型不純物としてＳｉ、ｐ型不純物としてＢｅを
用いた。
る半絶縁性基板１上にｎ−ＧａＡｓ層２および３、ｎ−
Ｉｎx Ｇａ1-x Ａｓ（ｘ：０→０．１）グレーデッド層
４、ｐ−Ｉｎx Ｇａ1-x Ａｓ（ｘ：０．１→０）グレー
デッド層５、ｎ−Ａｌx Ｇａ1-x Ａｓ（ｘ：０→０．２
５）グレーデッド層６、ｎ−Ａｌ0.25Ｇａ0.75Ａｓ層
７、ｎ−Ａｌx Ｇａ1-x Ａｓ（ｘ：０．２５→０）グレ
ーデッド層８、ｎ−ＧａＡｓ層９、ｎ−Ｉｎx Ｇａ1-x
Ａｓ（ｘ：０→０．５）グレーデッド層１０、およびｎ
−Ｉｎ0.5 Ｇａ0.5 Ａｓ層１１を順次、分子線エピタキ
シー法（以降、ＭＢＥ法と称する）により形成する。こ
の際、ｎ型不純物としてＳｉ、ｐ型不純物としてＢｅを
用いた。
【００２２】次に、図３に示すように、全面にＷＳｉ層
１３およびＳｉＯ2 層１７を堆積した後、所定のパター
ンのホトレジスト膜２１をマスクとしてＳｉＯ2 膜１７
およびＷＳｉ層１３を反応性イオンエッチングにより、
また、ｎ−Ｉｎ0.5 Ｇａ0.5Ａｓ層１１、ｎ−Ｉｎx Ｇ
ａ1-x Ａｓグレーデッド層１０、ｎ−ＧａＡｓ層９、ｎ
−Ａｌx Ｇａ1-x Ａｓグレーデッド層８、およびｎ−Ａ
ｌ0.25Ｇａ0.75Ａｓ層７の途中までを反応性イオンビー
ムエッチングによりエッチングしてエミッタメサを形成
する。
１３およびＳｉＯ2 層１７を堆積した後、所定のパター
ンのホトレジスト膜２１をマスクとしてＳｉＯ2 膜１７
およびＷＳｉ層１３を反応性イオンエッチングにより、
また、ｎ−Ｉｎ0.5 Ｇａ0.5Ａｓ層１１、ｎ−Ｉｎx Ｇ
ａ1-x Ａｓグレーデッド層１０、ｎ−ＧａＡｓ層９、ｎ
−Ａｌx Ｇａ1-x Ａｓグレーデッド層８、およびｎ−Ａ
ｌ0.25Ｇａ0.75Ａｓ層７の途中までを反応性イオンビー
ムエッチングによりエッチングしてエミッタメサを形成
する。
【００２３】次に、図４に示すように、ホトレジスト膜
２１を除去した後、所定のパターンのホトレジスト膜
（図示しない）をマスクとして、素子真性領域およびベ
ース電極形成のために必要な領域を除く他の領域のｎ−
Ａｌ0.25Ｇａ0.75Ａｓ層７、ｎ−Ａｌx Ｇａ1-x Ａｓグ
レーデッド層６およびｐ−Ｉｎx Ｇａ1-x Ａｓグレーデ
ッド層５を順次、ウエットエッチングにより除去する。
続いて、前記ホトレジスト膜を除去した後、全面にＳｉ
Ｏ2 膜を１８を堆積する。さらに、所定のパターンのホ
トレジスト膜２３を形成した後、これをマスクとして反
応性イオンエッチングによりＳｉＯ2 膜１８を除去する
ことにより、外部ベース領域を開口すると同時にエミッ
タメサ側面にＳｉＯ2 膜１８からなる側壁を形成する。
２１を除去した後、所定のパターンのホトレジスト膜
（図示しない）をマスクとして、素子真性領域およびベ
ース電極形成のために必要な領域を除く他の領域のｎ−
Ａｌ0.25Ｇａ0.75Ａｓ層７、ｎ−Ａｌx Ｇａ1-x Ａｓグ
レーデッド層６およびｐ−Ｉｎx Ｇａ1-x Ａｓグレーデ
ッド層５を順次、ウエットエッチングにより除去する。
続いて、前記ホトレジスト膜を除去した後、全面にＳｉ
Ｏ2 膜を１８を堆積する。さらに、所定のパターンのホ
トレジスト膜２３を形成した後、これをマスクとして反
応性イオンエッチングによりＳｉＯ2 膜１８を除去する
ことにより、外部ベース領域を開口すると同時にエミッ
タメサ側面にＳｉＯ2 膜１８からなる側壁を形成する。
【００２４】次に、図５に示すように、ホトレジスト膜
２３を除去した後、開口された領域のｎ−Ａｌ0.25Ｇａ
0.75Ａｓ層７、ｎ−Ａｌx Ｇａ1-x Ａｓグレーデッド層
６をウエットエッチングにより順次、除去してｐ−Ｉｎ
x Ｇａ1-x Ａｓグレーデッド層５表面を露出させるとと
もに、エミッタメサ端にＡｌＧａＡｓからなるヘテロガ
ードリングを形成する。続いて、ＭＯＭＢＥ法により開
口部のｐ−Ｉｎx Ｇａ1-x Ａｓグレーデッド層５の上に
ｐ−ＧａＡｓ層１２を選択成長してベースコンタクト層
を形成する。なお、この際、成長原料にはＴＭＧ（トリ
メチルガリウム）および固体Ａｓを用い、成長温度４５
０℃で行った。さらに、素子間分離のためのＨ+ イオン
注入を行って絶縁領域２０を形成した後、所定のパター
ンのホトレジスト膜２４（図示しない）を用いてＴｉ／
Ｐｔ／Ａｕからなるベース電極１４をリフトオフにより
形成する。
２３を除去した後、開口された領域のｎ−Ａｌ0.25Ｇａ
0.75Ａｓ層７、ｎ−Ａｌx Ｇａ1-x Ａｓグレーデッド層
６をウエットエッチングにより順次、除去してｐ−Ｉｎ
x Ｇａ1-x Ａｓグレーデッド層５表面を露出させるとと
もに、エミッタメサ端にＡｌＧａＡｓからなるヘテロガ
ードリングを形成する。続いて、ＭＯＭＢＥ法により開
口部のｐ−Ｉｎx Ｇａ1-x Ａｓグレーデッド層５の上に
ｐ−ＧａＡｓ層１２を選択成長してベースコンタクト層
を形成する。なお、この際、成長原料にはＴＭＧ（トリ
メチルガリウム）および固体Ａｓを用い、成長温度４５
０℃で行った。さらに、素子間分離のためのＨ+ イオン
注入を行って絶縁領域２０を形成した後、所定のパター
ンのホトレジスト膜２４（図示しない）を用いてＴｉ／
Ｐｔ／Ａｕからなるベース電極１４をリフトオフにより
形成する。
【００２５】次に、所定のパターンのホトレジスト膜
（図示しない）をマスクとしてＳｉＯ2 膜１８、ｎ−Ｉ
ｎx Ｇａ1-x Ａｓグレーデッド層４およびｎ−ＧａＡｓ
層３を順次ウエットエッチングにより除去してコレクタ
領域を開口し、ｎ−ＧａＡｓ層２表面を露出した後、Ａ
ｕＧｅＮｉ／Ａｕからなるコレクタ電極１５をリフトオ
フにより形成する。続いて、全面にＳｉＯ2 膜１９を堆
積した後、所定のパターンのホトレジスト膜（図示しな
い）をマスクとして反応性イオンエッチングによりエミ
ッタ電極上部のＳｉＯ2 膜１９および１７を除去し、Ｗ
Ｓｉ層１３を露出する。開口されたエミッタ領域にＴｉ
／Ｐｔ／Ａｕからなる所定のパターンのエミッタ取り出
し電極を形成することにより素子主要部の工程を完了
し、図１に示すような化合物半導体のバイポーラトラン
ジスタができる。
（図示しない）をマスクとしてＳｉＯ2 膜１８、ｎ−Ｉ
ｎx Ｇａ1-x Ａｓグレーデッド層４およびｎ−ＧａＡｓ
層３を順次ウエットエッチングにより除去してコレクタ
領域を開口し、ｎ−ＧａＡｓ層２表面を露出した後、Ａ
ｕＧｅＮｉ／Ａｕからなるコレクタ電極１５をリフトオ
フにより形成する。続いて、全面にＳｉＯ2 膜１９を堆
積した後、所定のパターンのホトレジスト膜（図示しな
い）をマスクとして反応性イオンエッチングによりエミ
ッタ電極上部のＳｉＯ2 膜１９および１７を除去し、Ｗ
Ｓｉ層１３を露出する。開口されたエミッタ領域にＴｉ
／Ｐｔ／Ａｕからなる所定のパターンのエミッタ取り出
し電極を形成することにより素子主要部の工程を完了
し、図１に示すような化合物半導体のバイポーラトラン
ジスタができる。
【００２６】以上により作製された本発明の第１の実施
例のバイポーラトランジスタについて、その素子特性を
評価したところ、電流利得は９０以上であった。また、
電流利得遮断周波数ｆT および最大発振周波数ｆmax の
最高値は、それぞれ１０２ＧＨｚおよび２２４ＧＨｚで
あり、従来素子に比較して静特性、高周波特性とも著し
い向上が見られた。さらに、エミッタ・ベース接合のみ
ならず、ベース・コレクタ接合がヘテロ接合となってい
るために、従来素子よりもベース押し出し効果が抑制さ
れ、より高電流密度で動作させることが可能となり、一
層の特性向上を果たすことができた。
例のバイポーラトランジスタについて、その素子特性を
評価したところ、電流利得は９０以上であった。また、
電流利得遮断周波数ｆT および最大発振周波数ｆmax の
最高値は、それぞれ１０２ＧＨｚおよび２２４ＧＨｚで
あり、従来素子に比較して静特性、高周波特性とも著し
い向上が見られた。さらに、エミッタ・ベース接合のみ
ならず、ベース・コレクタ接合がヘテロ接合となってい
るために、従来素子よりもベース押し出し効果が抑制さ
れ、より高電流密度で動作させることが可能となり、一
層の特性向上を果たすことができた。
【００２７】図６は本発明の第２の実施例を説明するた
めに示した半導体チップの断面図である。この実施例に
おいては、ｐ−ＧａＡｓ層（４×１０20ｃｍ-3，３５０
ｎｍ）１２ａが外部ベース層として機能しており、真性
ベース層であるｐ−Ｉｎx Ｇａ1-x Ａｓ（ｘ：０．１→
０）グレーデッド層５ａと横方向から電気的に接続され
ている。それ以外に関しては上述の第１の実施例と同様
の構造を有している。また、その製造方法については、
大部分が第１の実施例に準じて行っている。ただし、外
部ベース領域を開口した後、ｎ−Ａｌ0.25Ｇａ0.75Ａｓ
層７およびｎ−Ａｌx Ｇａ1-x Ａｓグレーデッド層６の
みならずｐ−Ｉｎx Ｇａ1-x Ａｓグレーデッド層５につ
いてもウエットエッチングにより除去し、ｎ−Ｉｎx Ｇ
ａ1-x Ａｓグレーデッド層４上にｐ−ＧａＡｓ外部ベー
ス層１２ａを形成している点が異なっている。
めに示した半導体チップの断面図である。この実施例に
おいては、ｐ−ＧａＡｓ層（４×１０20ｃｍ-3，３５０
ｎｍ）１２ａが外部ベース層として機能しており、真性
ベース層であるｐ−Ｉｎx Ｇａ1-x Ａｓ（ｘ：０．１→
０）グレーデッド層５ａと横方向から電気的に接続され
ている。それ以外に関しては上述の第１の実施例と同様
の構造を有している。また、その製造方法については、
大部分が第１の実施例に準じて行っている。ただし、外
部ベース領域を開口した後、ｎ−Ａｌ0.25Ｇａ0.75Ａｓ
層７およびｎ−Ａｌx Ｇａ1-x Ａｓグレーデッド層６の
みならずｐ−Ｉｎx Ｇａ1-x Ａｓグレーデッド層５につ
いてもウエットエッチングにより除去し、ｎ−Ｉｎx Ｇ
ａ1-x Ａｓグレーデッド層４上にｐ−ＧａＡｓ外部ベー
ス層１２ａを形成している点が異なっている。
【００２８】以上により作製された本発明の第２の実施
例のバイポーラトランジスタについて、その素子特性を
評価したところ、第１の実施例と同様、従来素子に比較
して静特性、高周波特性ともに著しい向上が見られた。
例のバイポーラトランジスタについて、その素子特性を
評価したところ、第１の実施例と同様、従来素子に比較
して静特性、高周波特性ともに著しい向上が見られた。
【００２９】なお、上述の第１および第２の実施例にお
いては、ベースコンタクト層もしくは外部ベース層がＭ
ＯＭＢＥ法を用いた選択成長により形成された場合につ
いて述べたが、本発明はこれに限定されず、ベースコン
タクト層もしくは外部ベース層を形成するにあたり、Ｍ
ＯＣＶＤ法をはじめとする他の選択成長法やＭＢＥ法等
の選択性のない結晶成長法を用いて再成長が行われた場
合についても適用可能であり、同様の効果が得られる。
いては、ベースコンタクト層もしくは外部ベース層がＭ
ＯＭＢＥ法を用いた選択成長により形成された場合につ
いて述べたが、本発明はこれに限定されず、ベースコン
タクト層もしくは外部ベース層を形成するにあたり、Ｍ
ＯＣＶＤ法をはじめとする他の選択成長法やＭＢＥ法等
の選択性のない結晶成長法を用いて再成長が行われた場
合についても適用可能であり、同様の効果が得られる。
【００３０】また、上述の第１および第２の実施例にお
いては、素子真性部を構成するベース層のｐ型不純物が
Ｂｅである場合について述べたが、本発明はこれに限定
されず、Ｃ，Ｚｎ等、他のｐ型不純物を用いた場合につ
いても適用可能であり、同様の効果を有することはいう
までもない。
いては、素子真性部を構成するベース層のｐ型不純物が
Ｂｅである場合について述べたが、本発明はこれに限定
されず、Ｃ，Ｚｎ等、他のｐ型不純物を用いた場合につ
いても適用可能であり、同様の効果を有することはいう
までもない。
【００３１】さらに、上述の第１および第２の実施例に
おいては、再成長されるベースコンタクト層もしくは外
部ベース層がＧａＡｓからなる場合について述べたが、
本発明はこれに限定されず、ＩｎＧａＡｓ等、他の半導
体材料により構成される場合についてもその不純物濃度
が充分高ければ同様の効果が得られる。
おいては、再成長されるベースコンタクト層もしくは外
部ベース層がＧａＡｓからなる場合について述べたが、
本発明はこれに限定されず、ＩｎＧａＡｓ等、他の半導
体材料により構成される場合についてもその不純物濃度
が充分高ければ同様の効果が得られる。
【００３２】
【発明の効果】以上説明したように本発明によれば、再
成長により高濃度に不純物ドープされたベースコンタク
ト層もしくは外部ベース層が形成された化合物半導体の
バイポーラトランジスタにおいて、ベース層とベースコ
ンタクト層間もしくは真性ベース層と外部ベース層間に
Ａｌ酸化物を含むことなく電気的接触の良好な再成長界
面を保持し、同時に、ベース層を走行する少数キャリア
に対して擬電界を有する傾斜ベース構造を形成すること
が可能である。これにより、ベース抵抗の低減とベース
走行時間の短縮を同時に達成することができ、素子の高
周波特性を著しく向上させることができる。
成長により高濃度に不純物ドープされたベースコンタク
ト層もしくは外部ベース層が形成された化合物半導体の
バイポーラトランジスタにおいて、ベース層とベースコ
ンタクト層間もしくは真性ベース層と外部ベース層間に
Ａｌ酸化物を含むことなく電気的接触の良好な再成長界
面を保持し、同時に、ベース層を走行する少数キャリア
に対して擬電界を有する傾斜ベース構造を形成すること
が可能である。これにより、ベース抵抗の低減とベース
走行時間の短縮を同時に達成することができ、素子の高
周波特性を著しく向上させることができる。
【図１】本発明にかかるバイポーラトランジスタの第１
の実施例を説明するために使用する半導体チップの断面
図である。
の実施例を説明するために使用する半導体チップの断面
図である。
【図２】本発明にかかるバイポーラトランジスタの第１
の実施例について、その製造方法を説明するために使用
する或る工程での半導体チップの断面図である。
の実施例について、その製造方法を説明するために使用
する或る工程での半導体チップの断面図である。
【図３】本発明にかかるバイポーラトランジスタの第１
の実施例について、その製造方法を説明するために使用
する或る工程での半導体チップの断面図である。
の実施例について、その製造方法を説明するために使用
する或る工程での半導体チップの断面図である。
【図４】本発明にかかるバイポーラトランジスタの第１
の実施例について、その製造方法を説明するために使用
する或る工程での半導体チップの断面図である。
の実施例について、その製造方法を説明するために使用
する或る工程での半導体チップの断面図である。
【図５】本発明にかかるバイポーラトランジスタの第１
の実施例について、その製造方法を説明するために使用
する或る工程での半導体チップの断面図である。
の実施例について、その製造方法を説明するために使用
する或る工程での半導体チップの断面図である。
【図６】本発明にかかるバイポーラトランジスタの第２
の実施例を説明するために使用する半導体チップの断面
図である。
の実施例を説明するために使用する半導体チップの断面
図である。
【図７】従来のバイポーラトランジスタを説明するため
に使用する半導体チップの断面図である。
に使用する半導体チップの断面図である。
１ 半絶縁性基板：ＧａＡｓ ２ コレクタコンタクト層：ｎ−ＧａＡｓ ３ 第１のコレクタ層：ｎ−ＧａＡｓ ３ａ コレクタ層：ｎ−ＧａＡｓ ４ 第２のコレクタ層：ｎ−Ｉｎx Ｇａ1-x Ａｓ層
（ｘ：０→０．１） ５ ベース層：ｐ−Ｉｎx Ｇａ1-x Ａｓ（ｘ：０．１→
０） ５ａ 真性ベース層：ｐ−Ｉｎx Ｇａ1-x Ａｓ（ｘ：
０．１→０） ５ｂ 真性ベース層：ｐ−ＧａＡｓ ６ エミッタグレーデッド層：ｎ−Ａｌx Ｇａ1-x Ａｓ
層（ｘ：０→０．２５） ７ エミッタ層：ｎ−Ａｌ0.25Ｇａ0.75Ａｓ ８ グレーデッド層：ｎ−Ａｌx Ｇａ1-x Ａｓ層（ｘ：
０．２５→０） ９ ｎ−ＧａＡｓ層 １０ グレーデッド層：ｎ−Ｉｎx Ｇａ1-x Ａｓ（ｘ：
０→０．５） １１ エミッタキャップ層：ｎ−Ｉｎ0.5 Ｇａ0.5 Ａｓ １２ ベースコンタクト層：ｐ−ＧａＡｓ １２ａ 外部ベース層：ｐ−ＧａＡｓ １３ エミッタ電極：ＷＳｉ １４ ベース電極：Ｔｉ／Ｐｔ／Ａｕ １５ コレクタ電極：ＡｕＧｅＮｉ／Ａｕ １６ エミッタ取り出し電極：Ｔｉ／Ｐｔ／Ａｕ １７，１８，１９ ＳｉＯ2 膜 ２０ 絶縁領域 ２１，２３，２４ ホトレジスト膜
（ｘ：０→０．１） ５ ベース層：ｐ−Ｉｎx Ｇａ1-x Ａｓ（ｘ：０．１→
０） ５ａ 真性ベース層：ｐ−Ｉｎx Ｇａ1-x Ａｓ（ｘ：
０．１→０） ５ｂ 真性ベース層：ｐ−ＧａＡｓ ６ エミッタグレーデッド層：ｎ−Ａｌx Ｇａ1-x Ａｓ
層（ｘ：０→０．２５） ７ エミッタ層：ｎ−Ａｌ0.25Ｇａ0.75Ａｓ ８ グレーデッド層：ｎ−Ａｌx Ｇａ1-x Ａｓ層（ｘ：
０．２５→０） ９ ｎ−ＧａＡｓ層 １０ グレーデッド層：ｎ−Ｉｎx Ｇａ1-x Ａｓ（ｘ：
０→０．５） １１ エミッタキャップ層：ｎ−Ｉｎ0.5 Ｇａ0.5 Ａｓ １２ ベースコンタクト層：ｐ−ＧａＡｓ １２ａ 外部ベース層：ｐ−ＧａＡｓ １３ エミッタ電極：ＷＳｉ １４ ベース電極：Ｔｉ／Ｐｔ／Ａｕ １５ コレクタ電極：ＡｕＧｅＮｉ／Ａｕ １６ エミッタ取り出し電極：Ｔｉ／Ｐｔ／Ａｕ １７，１８，１９ ＳｉＯ2 膜 ２０ 絶縁領域 ２１，２３，２４ ホトレジスト膜
Claims (3)
- 【請求項１】エミッタ層の少なくとも一部がＡｌＧａＡ
ｓ、コレクタ層の少なくとも一部がＧａＡｓからなるバ
イポーラトランジスタにおいて、 ベース電極とベース層間の少なくとも一部に再成長によ
り形成されたベースコンタクト層を有するとともに、ベ
ース層の少なくとも一部が、エミッタ・ベース接合部か
らベース・コレクタ接合部に向けて徐々にＩｎ組成を増
したＩｎＧａＡｓグレーデッド層からなることを特徴と
するバイポーラトランジスタ。 - 【請求項２】エミッタ層の少なくとも一部がＡｌＧａＡ
ｓ、コレクタ層の少なくとも一部がＧａＡｓからなるバ
イポーラトランジスタにおいて、 外部ベース領域の少なくとも一部に再成長により形成さ
れた外部ベース層を有するとともに、真性領域における
ベース層の少なくとも一部が、エミッタ・ベース接合部
からベース・コレクタ接合部に向けて徐々にＩｎ組成を
増したＩｎＧａＡｓグレーデッド層からなることを特徴
とするバイポーラトランジスタ。 - 【請求項３】 ベース・コレコタ接合部におけるコレクタ
層の少なくとも一部が、ベース・コレクタ接合部から基
板に向けて徐々にＩｎ組成を減少させたＩｎＧａＡｓグ
レーデッド層からなることを特徴とする請求項１または
２記載のバイポーラトランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5118020A JP2771423B2 (ja) | 1993-05-20 | 1993-05-20 | バイポーラトランジスタ |
| US08/703,685 US5903018A (en) | 1993-05-20 | 1996-08-27 | Bipolar transistor including a compound semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5118020A JP2771423B2 (ja) | 1993-05-20 | 1993-05-20 | バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06333937A JPH06333937A (ja) | 1994-12-02 |
| JP2771423B2 true JP2771423B2 (ja) | 1998-07-02 |
Family
ID=14726084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5118020A Expired - Fee Related JP2771423B2 (ja) | 1993-05-20 | 1993-05-20 | バイポーラトランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5903018A (ja) |
| JP (1) | JP2771423B2 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3628873B2 (ja) * | 1998-04-28 | 2005-03-16 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US6281042B1 (en) | 1998-08-31 | 2001-08-28 | Micron Technology, Inc. | Structure and method for a high performance electronic packaging assembly |
| US6392296B1 (en) | 1998-08-31 | 2002-05-21 | Micron Technology, Inc. | Silicon interposer with optical connections |
| US6368930B1 (en) * | 1998-10-02 | 2002-04-09 | Ziptronix | Self aligned symmetric process and device |
| US6255852B1 (en) | 1999-02-09 | 2001-07-03 | Micron Technology, Inc. | Current mode signal interconnects and CMOS amplifier |
| US7554829B2 (en) | 1999-07-30 | 2009-06-30 | Micron Technology, Inc. | Transmission lines for CMOS integrated circuits |
| US6984571B1 (en) | 1999-10-01 | 2006-01-10 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
| US6500694B1 (en) | 2000-03-22 | 2002-12-31 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
| US6902987B1 (en) | 2000-02-16 | 2005-06-07 | Ziptronix, Inc. | Method for low temperature bonding and bonded structure |
| JP3421306B2 (ja) * | 2000-07-19 | 2003-06-30 | 富士通カンタムデバイス株式会社 | 化合物半導体装置 |
| US6563133B1 (en) * | 2000-08-09 | 2003-05-13 | Ziptronix, Inc. | Method of epitaxial-like wafer bonding at low temperature and bonded structure |
| AU2002219895A1 (en) * | 2000-11-27 | 2002-06-03 | Kopin Corporation | Bipolar transistor with lattice matched base layer |
| US7345327B2 (en) | 2000-11-27 | 2008-03-18 | Kopin Corporation | Bipolar transistor |
| US6847060B2 (en) * | 2000-11-27 | 2005-01-25 | Kopin Corporation | Bipolar transistor with graded base layer |
| US6800879B2 (en) * | 2001-01-08 | 2004-10-05 | Kopin Corporation | Method of preparing indium phosphide heterojunction bipolar transistors |
| US6861324B2 (en) * | 2001-06-15 | 2005-03-01 | Maxim Integrated Products, Inc. | Method of forming a super self-aligned hetero-junction bipolar transistor |
| US6525349B2 (en) * | 2001-06-18 | 2003-02-25 | Epiworks, Inc. | Heterojunction bipolar transistor with tensile graded carbon-doped base layer grown by MOCVD |
| US7132701B1 (en) * | 2001-07-27 | 2006-11-07 | Fairchild Semiconductor Corporation | Contact method for thin silicon carbide epitaxial layer and semiconductor devices formed by those methods |
| US6927476B2 (en) * | 2001-09-25 | 2005-08-09 | Internal Business Machines Corporation | Bipolar device having shallow junction raised extrinsic base and method for making the same |
| US7101770B2 (en) * | 2002-01-30 | 2006-09-05 | Micron Technology, Inc. | Capacitive techniques to reduce noise in high speed interconnections |
| US7235457B2 (en) * | 2002-03-13 | 2007-06-26 | Micron Technology, Inc. | High permeability layered films to reduce noise in high speed interconnects |
| US7109092B2 (en) | 2003-05-19 | 2006-09-19 | Ziptronix, Inc. | Method of room temperature covalent bonding |
| JP2005039169A (ja) * | 2003-06-30 | 2005-02-10 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
| US7541624B2 (en) * | 2003-07-21 | 2009-06-02 | Alcatel-Lucent Usa Inc. | Flat profile structures for bipolar transistors |
| US7067898B1 (en) | 2004-05-25 | 2006-06-27 | Hrl Laboratories, Llc | Semiconductor device having a self-aligned base contact and narrow emitter |
| US7566948B2 (en) * | 2004-10-20 | 2009-07-28 | Kopin Corporation | Bipolar transistor with enhanced base transport |
| US7368764B1 (en) | 2005-04-18 | 2008-05-06 | Hrl Laboratories, Llc | Heterojunction bipolar transistor and method to make a heterojunction bipolar transistor |
| US8105911B2 (en) * | 2008-09-30 | 2012-01-31 | Northrop Grumman Systems Corporation | Bipolar junction transistor guard ring structures and method of fabricating thereof |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4518979A (en) * | 1982-06-30 | 1985-05-21 | International Business Machines Corporation | Semiconductor transistor with graded base and collector |
| JPH03124033A (ja) * | 1989-10-09 | 1991-05-27 | Fujitsu Ltd | ヘテロ接合バイポーラ・トランジスタ |
| JP2830409B2 (ja) * | 1990-07-25 | 1998-12-02 | 日本電気株式会社 | バイポーラトランジスタおよびその製造方法 |
| JP2890729B2 (ja) * | 1990-07-25 | 1999-05-17 | 日本電気株式会社 | バイポーラトランジスタおよびその製造方法 |
| JPH04280435A (ja) * | 1991-03-08 | 1992-10-06 | Nec Corp | バイポーラトランジスタおよびその製造方法 |
| JPH04332132A (ja) * | 1991-05-02 | 1992-11-19 | Sumitomo Electric Ind Ltd | ヘテロ接合バイポーラトランジスタ |
| US5571732A (en) * | 1993-08-19 | 1996-11-05 | Texas Instruments Incorporated | Method for fabricating a bipolar transistor |
-
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