JP2976664B2 - バイポーラトランジスタの製造方法 - Google Patents
バイポーラトランジスタの製造方法Info
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Description
【0001】
【産業上の利用分野】本発明はバイポーラトランジスタ
の製造方法に関する。
の製造方法に関する。
【0002】
【従来の技術】バイポーラトランジスタは電界効果トラ
ンジスタに比べて電流駆動能力が大きいという優れた特
徴を有している。このため、近年、SiのみならずGa
Asなどの化合物半導体を用いたバイポーラトランジス
タの研究開発が盛んに行われている。特に、化合物半導
体を用いたバイポーラトランジスタは、エミッタ・ベー
ス接合をヘテロ接合に構成でき、ベースを高濃度にして
もエミッタ注入効率を大きく保てるなど利点は大きい。
ンジスタに比べて電流駆動能力が大きいという優れた特
徴を有している。このため、近年、SiのみならずGa
Asなどの化合物半導体を用いたバイポーラトランジス
タの研究開発が盛んに行われている。特に、化合物半導
体を用いたバイポーラトランジスタは、エミッタ・ベー
ス接合をヘテロ接合に構成でき、ベースを高濃度にして
もエミッタ注入効率を大きく保てるなど利点は大きい。
【0003】図14(a),(b)は従来のバイポーラ
トランジスタの構造を説明するための半導体チップの平
面図および断面図である。
トランジスタの構造を説明するための半導体チップの平
面図および断面図である。
【0004】この半導体チップは、GaAsからなる半
絶縁性基板1と、n−GaAsからなるコレクタコンタ
クト層2およびコレクタ層3と、p−GaAsからなる
ベース層4と、アンドープGaAs層からなるスペーサ
層5と、n−Al0.25Ga0.75Asからなるエミッタ層
6と、n−Alx Ga1-x As層(x:0.25→0)
からなるグレーデッド層7と、n−GaAsからなるエ
ミッタコンタクト層8と、n−Inx Ga1-x Asグレ
ーデッド層(x:0→0.5)9と、n−In0.5 Ga
0.5 As層10と、AuGeNiからなるエミッタ電極
30aと、AuMnからなるベース電極23aと、Au
GeNiからなるコレクタ電極25と、絶縁領域21
と、SiO2 膜12および26aと、AuMn層23c
と、コンタクト孔32b,32cおよび32eから構成
されている。なお、図14(a)において、SiO2 膜
26aのみで覆われている部分は実線で描いてある。
絶縁性基板1と、n−GaAsからなるコレクタコンタ
クト層2およびコレクタ層3と、p−GaAsからなる
ベース層4と、アンドープGaAs層からなるスペーサ
層5と、n−Al0.25Ga0.75Asからなるエミッタ層
6と、n−Alx Ga1-x As層(x:0.25→0)
からなるグレーデッド層7と、n−GaAsからなるエ
ミッタコンタクト層8と、n−Inx Ga1-x Asグレ
ーデッド層(x:0→0.5)9と、n−In0.5 Ga
0.5 As層10と、AuGeNiからなるエミッタ電極
30aと、AuMnからなるベース電極23aと、Au
GeNiからなるコレクタ電極25と、絶縁領域21
と、SiO2 膜12および26aと、AuMn層23c
と、コンタクト孔32b,32cおよび32eから構成
されている。なお、図14(a)において、SiO2 膜
26aのみで覆われている部分は実線で描いてある。
【0005】通常、ベース層は、トランジスタを高速動
作させるために厚さを60〜100nm、p型不純物濃
度を1019cm-3台に設定することが多い。p型不純物
としては、例えば、分子線エピタキシー法(以降、ME
B法と称す)によりベース層を形成する場合にはBe、
有機金属気相成長法(以降、MOCVD法と称す)によ
りベース層を形成する場合にはCもしくはZnが用いら
れることが多い。図14(b)では、エミッタ・ベース
接合部が階段接合型となっているが、この他にエミッタ
・ベース接合部において、Alx Ga1-x Asエミッタ
層のAl組成xを徐々に変化させて傾斜接合型としたも
のもよく用いられる。また、エミッタコンタクト層とし
てn−GaAs層8上にn−InGaAs層9,10を
形成することにより、コンタクト抵抗の低減を図ること
ができる。
作させるために厚さを60〜100nm、p型不純物濃
度を1019cm-3台に設定することが多い。p型不純物
としては、例えば、分子線エピタキシー法(以降、ME
B法と称す)によりベース層を形成する場合にはBe、
有機金属気相成長法(以降、MOCVD法と称す)によ
りベース層を形成する場合にはCもしくはZnが用いら
れることが多い。図14(b)では、エミッタ・ベース
接合部が階段接合型となっているが、この他にエミッタ
・ベース接合部において、Alx Ga1-x Asエミッタ
層のAl組成xを徐々に変化させて傾斜接合型としたも
のもよく用いられる。また、エミッタコンタクト層とし
てn−GaAs層8上にn−InGaAs層9,10を
形成することにより、コンタクト抵抗の低減を図ること
ができる。
【0006】図14(a)において、長方形領域20の
外側に形成されるベース電極23aの引き出し部は絶縁
化されたGaAs層(ベース層)4上に形成されてい
る。同様に、エミッタ層6もまた引き出し部を有してお
り、その部分は真性ベース層および外部ベース層により
囲まれる領域から突出して絶縁化されたGaAs層(エ
ミッタコンタクト層)上に形成されている。
外側に形成されるベース電極23aの引き出し部は絶縁
化されたGaAs層(ベース層)4上に形成されてい
る。同様に、エミッタ層6もまた引き出し部を有してお
り、その部分は真性ベース層および外部ベース層により
囲まれる領域から突出して絶縁化されたGaAs層(エ
ミッタコンタクト層)上に形成されている。
【0007】図15〜図17は、上述の従来のバイポー
ラトランジスタの製造方法を説明するための工程順に示
した半導体チップの平面図および断面図である。
ラトランジスタの製造方法を説明するための工程順に示
した半導体チップの平面図および断面図である。
【0008】この従来例では、まず、図15(a),
(b)に示すように、GaAsからなる半絶縁性基板1
上にn−GaAs層2および3、p−GaAs層4、ア
ンドープGaAs層5、n−Al0.25Ga0.75As層
6、n−Alx Ga1-x As層(x:0.25→0)
7、n−GaAs層8、およびn−Inx Ga1-x As
層(x:0→0.5)9とn−In0.5 Ga0.5 As層
10を順次、MBE法により形成した後、バイポーラト
ランジスタを形成する長方形領域20を除いた他の部分
にH+ を注入して絶縁領域21を形成する。
(b)に示すように、GaAsからなる半絶縁性基板1
上にn−GaAs層2および3、p−GaAs層4、ア
ンドープGaAs層5、n−Al0.25Ga0.75As層
6、n−Alx Ga1-x As層(x:0.25→0)
7、n−GaAs層8、およびn−Inx Ga1-x As
層(x:0→0.5)9とn−In0.5 Ga0.5 As層
10を順次、MBE法により形成した後、バイポーラト
ランジスタを形成する長方形領域20を除いた他の部分
にH+ を注入して絶縁領域21を形成する。
【0009】次に図16(a),(b)に示すように、
全面にAuGeNi層およびSiO2 膜12を形成した
後、エミッタ領域およびエミッタ引きだし領域を規定す
るために、矩形領域13aを覆うホトレジスト膜(図示
しない)を形成し、これをマスクとしてSiO2 膜12
およびAuGeNi層をそれぞれ反応性イオンビームエ
ッチングおよびイオンミリング法によりエッチングして
除去することによりエミッタ電極30aを形成する。続
いて、前述のホトレジスト膜を除去した後、SiO2 膜
12をマスクとして、n−InGaAs層10,9、n
−GaAs層8、n−Alx Ga1-x As層(x:0.
25→0)7、n−Al0.25Ga0.75As層6およびア
ンドープGaAs層5をエッチングして除去し、p−G
aAs層4を露出すると同時にエミッタ層を形成する。
さらに、全面にH+ を注入することにより、外部ベース
直下のn−GaAs層3を絶縁化して外部ベース・コレ
クタ間の寄生容量を低減する。
全面にAuGeNi層およびSiO2 膜12を形成した
後、エミッタ領域およびエミッタ引きだし領域を規定す
るために、矩形領域13aを覆うホトレジスト膜(図示
しない)を形成し、これをマスクとしてSiO2 膜12
およびAuGeNi層をそれぞれ反応性イオンビームエ
ッチングおよびイオンミリング法によりエッチングして
除去することによりエミッタ電極30aを形成する。続
いて、前述のホトレジスト膜を除去した後、SiO2 膜
12をマスクとして、n−InGaAs層10,9、n
−GaAs層8、n−Alx Ga1-x As層(x:0.
25→0)7、n−Al0.25Ga0.75As層6およびア
ンドープGaAs層5をエッチングして除去し、p−G
aAs層4を露出すると同時にエミッタ層を形成する。
さらに、全面にH+ を注入することにより、外部ベース
直下のn−GaAs層3を絶縁化して外部ベース・コレ
クタ間の寄生容量を低減する。
【0010】次に図17(a),(b)に示すように、
所定の開口22を有するホトレジスト膜(図示しない)
を形成した後、これをマスクとして上方よりAuMn層
23cを蒸着し、リフトオフを行ってホトレジスト膜を
除去することにより、ベース電極23aを自己整合的に
形成する。続いて、U字形の開口24を有するホトレジ
スト膜(図示しない)を形成し、これをマスクとしてp
−GaAs層4およびn−GaAs層3をエッチングに
より除去してn−GaAs層2を露出する。さらに、こ
のホトレジスト膜をマスクとしてn−GaAs層2の表
面にオーミック金属のAuGeNi層を上方から蒸着し
た後、有機溶剤中でホトレジスト膜を溶かしリフトオフ
を行うことによりコレクタ電極25を形成する。
所定の開口22を有するホトレジスト膜(図示しない)
を形成した後、これをマスクとして上方よりAuMn層
23cを蒸着し、リフトオフを行ってホトレジスト膜を
除去することにより、ベース電極23aを自己整合的に
形成する。続いて、U字形の開口24を有するホトレジ
スト膜(図示しない)を形成し、これをマスクとしてp
−GaAs層4およびn−GaAs層3をエッチングに
より除去してn−GaAs層2を露出する。さらに、こ
のホトレジスト膜をマスクとしてn−GaAs層2の表
面にオーミック金属のAuGeNi層を上方から蒸着し
た後、有機溶剤中でホトレジスト膜を溶かしリフトオフ
を行うことによりコレクタ電極25を形成する。
【0011】次に全面にSiO2 膜26aを形成して平
坦化を行った後、所定箇所にコンタクト孔32b,32
cおよび32eを設け、これらコンタクト孔32b,3
2cおよび32eを介してそれぞれベース電極23a、
コレクタ電極25およびエミッタ電極30aに接続する
電極パッド(図示しない)をSiO2 膜26a上に形成
して、図14(a),(b)に示すような化合物半導体
のバイポーラトランジスタが完成する。
坦化を行った後、所定箇所にコンタクト孔32b,32
cおよび32eを設け、これらコンタクト孔32b,3
2cおよび32eを介してそれぞれベース電極23a、
コレクタ電極25およびエミッタ電極30aに接続する
電極パッド(図示しない)をSiO2 膜26a上に形成
して、図14(a),(b)に示すような化合物半導体
のバイポーラトランジスタが完成する。
【0012】
【発明が解決しようとする課題】バイポーラトランジス
タの遮断周波数fT および最大発振周波数fmax は
タの遮断周波数fT および最大発振周波数fmax は
【0013】
【数1】
【0014】と表せる。(1)式においてτE はエミッ
タ時定数、τB はベース走行時間、τC はコレクタ走行
時間、τCCはコレクタ時定数であり、(2)式において
γb はベース抵抗、CBCはベース・コレクタ間容量であ
る。
タ時定数、τB はベース走行時間、τC はコレクタ走行
時間、τCCはコレクタ時定数であり、(2)式において
γb はベース抵抗、CBCはベース・コレクタ間容量であ
る。
【0015】(1)式において、エミッタ時定数τE お
よびコレクタ時定数τCCは
よびコレクタ時定数τCCは
【0016】
【数2】
【0017】と表され、ここでkはボルツマン定数、T
は温度、nは理想定数、qは電子電荷の大きさ、IC は
コレクタ電流、CBEはベース・エミッタ間容量、REEは
エミッタ抵抗、RC はコレクタ抵抗である。
は温度、nは理想定数、qは電子電荷の大きさ、IC は
コレクタ電流、CBEはベース・エミッタ間容量、REEは
エミッタ抵抗、RC はコレクタ抵抗である。
【0018】(2)式より、ベース・コレクタ間容量C
BCの低減はfmax を増大させるために非常に有効である
ことがわかる。また、(1),(3)および(4)式よ
り、ベース・コレクタ間容量の低減はfT の増大にも有
効であることがわかる。
BCの低減はfmax を増大させるために非常に有効である
ことがわかる。また、(1),(3)および(4)式よ
り、ベース・コレクタ間容量の低減はfT の増大にも有
効であることがわかる。
【0019】ベース・コレクタ間容量には、バイポーラ
トランジスタの真性部分に付随する真性容量成分の他
に、外部ベース・コレクタ間に付随する容量成分や電極
間に付随する浮遊容量等の寄生容量が含まれる。従来の
バイポーラトランジスタにおいては、この寄生容量を充
分に低減することが困難であり、このことは素子の高速
化・高周波化を阻害する大きな要因の一つとなってい
た。
トランジスタの真性部分に付随する真性容量成分の他
に、外部ベース・コレクタ間に付随する容量成分や電極
間に付随する浮遊容量等の寄生容量が含まれる。従来の
バイポーラトランジスタにおいては、この寄生容量を充
分に低減することが困難であり、このことは素子の高速
化・高周波化を阻害する大きな要因の一つとなってい
た。
【0020】また、1019cm-3台のキャリア濃度を有
する高濃度ベース層や高濃度エミッタコンタクト層をイ
オン注入により充分に高抵抗化・絶縁化するのは困難で
あるとともに、素子製造工程の途中で行われる熱処理に
よりキャリアが回復して絶縁性が劣化してしまうという
問題を生じ易い。この場合、従来のバイポーラトランジ
スタにおいては、エミッタ電極引きだし部に寄生のエミ
ッタ・ベース容量が生じたり、上述のベース・コレクタ
間寄生容量が増加することによりfT およびfmax が低
下するといった問題を生じてしまう。
する高濃度ベース層や高濃度エミッタコンタクト層をイ
オン注入により充分に高抵抗化・絶縁化するのは困難で
あるとともに、素子製造工程の途中で行われる熱処理に
よりキャリアが回復して絶縁性が劣化してしまうという
問題を生じ易い。この場合、従来のバイポーラトランジ
スタにおいては、エミッタ電極引きだし部に寄生のエミ
ッタ・ベース容量が生じたり、上述のベース・コレクタ
間寄生容量が増加することによりfT およびfmax が低
下するといった問題を生じてしまう。
【0021】本発明の目的は、このような問題点を解決
して、ベース・コレクタ間およびベース・エミッタ間の
寄生容量を著しく低減し、それによりfT およびfmax
が向上されたバイポーラトランジスタの製造方法を提供
することにある。
して、ベース・コレクタ間およびベース・エミッタ間の
寄生容量を著しく低減し、それによりfT およびfmax
が向上されたバイポーラトランジスタの製造方法を提供
することにある。
【0022】
【課題を解決するための手段】本発明のバイポーラトラ
ンジスタは、半絶縁性基板上に少なくともコレクタ層,
ベース層およびエミッタ層からなる半導体積層構造が形
成されたバイポーラトランジスタにおいて、真性ベース
層が第1の領域に配置形成され、前記真性ベース層と電
気的に結合された外部ベース層が第2の領域に配置形成
され、前記第1および第2の領域を除く第3の領域にお
いてベース層が除去されるとともに、前記第3の領域に
引き出されたベース電極の少なくとも一部が絶縁体層上
に形成されてなるものである。
ンジスタは、半絶縁性基板上に少なくともコレクタ層,
ベース層およびエミッタ層からなる半導体積層構造が形
成されたバイポーラトランジスタにおいて、真性ベース
層が第1の領域に配置形成され、前記真性ベース層と電
気的に結合された外部ベース層が第2の領域に配置形成
され、前記第1および第2の領域を除く第3の領域にお
いてベース層が除去されるとともに、前記第3の領域に
引き出されたベース電極の少なくとも一部が絶縁体層上
に形成されてなるものである。
【0023】また、半絶縁性基板上に少なくともコレク
タ層,ベース層およびエミッタ層からなる半導体積層構
造が形成されたバイポーラトランジスタにおいて、真性
ベース層が第1の領域に配置形成され、前記真性ベース
層と電気的に結合された外部ベース層が第2の領域に配
置形成され、前記第1および第2の領域を除く第3の領
域においてベース層が絶縁化されるとともに、前記第3
の領域に引き出されたベース電極の少なくとも一部が絶
縁体層上に形成されてなるものでもよい。
タ層,ベース層およびエミッタ層からなる半導体積層構
造が形成されたバイポーラトランジスタにおいて、真性
ベース層が第1の領域に配置形成され、前記真性ベース
層と電気的に結合された外部ベース層が第2の領域に配
置形成され、前記第1および第2の領域を除く第3の領
域においてベース層が絶縁化されるとともに、前記第3
の領域に引き出されたベース電極の少なくとも一部が絶
縁体層上に形成されてなるものでもよい。
【0024】但し、第2の領域と第3の領域の境界部に
おける外部ベース層と絶縁体層の段差がベース電極の厚
さよりも小さいものであってもよい。
おける外部ベース層と絶縁体層の段差がベース電極の厚
さよりも小さいものであってもよい。
【0025】また、エミッタ層が第1の領域および第2
の領域により形成される第4の領域の内部に配置形成さ
れてなるものであってもよい。
の領域により形成される第4の領域の内部に配置形成さ
れてなるものであってもよい。
【0026】このような本発明のバイポーラトランジス
タを実現するための製造方法は、半絶縁性基板上に少な
くとも第1の半導体層からなるコレクタコンタクト層、
第2の半導体層からなるコレクタ層、第3の半導体層か
らなるベース層、第4の半導体層からなるエミッタ層お
よび第5の半導体層からなるエミッタコンタクト層を含
む半導体積層構造を形成する工程と、前記半導体積層構
造上に第1の導体層および第1の絶縁体層を順次形成し
た後、前記第1の絶縁体層上に所定のパターンの第1の
マスクを形成し、この第1のマスクを用いて前記第1の
絶縁体層、前記第1の導体層、前記第5の半導体層およ
び前記第4の半導体層の一部を所定の厚さになるまで順
次エッチングにより除去する工程と、前記第1のマスク
を除去した後、所定のパターンの第2のマスクを形成
し、この第2のマスクを用いて前記第4の半導体層およ
び前記第3の半導体層、もしくは前記第4の半導体層、
前記第3の半導体層および前記第2の半導体層の一部を
エッチングにより除去する工程と、前記第2のマスクを
除去して全面に第2の絶縁体層を形成した後、前記第2
の絶縁体層上に所定のパターンの第3のマスクを形成
し、この第3のマスクを用いて前記第2の絶縁体層をエ
ッチングにより除去することにより、前記第4の半導体
層、前記第5の半導体層、前記第1の導体層および前記
第1の絶縁体層の側面に第2の絶縁体層からなる側壁を
形成する工程と、前記第3のマスクを除去し、前記第1
および第2の絶縁体層をマスクとして前記第4の半導体
層、もしくは前記第4の半導体層および前記第3の半導
体層の一部をエッチングにより除去した後、前記第3の
半導体層上に所定の厚さの第6の半導体層を選択的に形
成する工程と、所定のパターンの第4のマスクを形成
し、この第4のマスクを用いて前記第2の半導体層およ
び前記第1の半導体層を絶縁化する工程と、前記第4の
マスクを除去し、前記第6の半導体層および前記第2の
絶縁体層上に所定のパターンの第2の導体層からなるベ
ース電極を形成する工程とを含むことを特徴とする。
タを実現するための製造方法は、半絶縁性基板上に少な
くとも第1の半導体層からなるコレクタコンタクト層、
第2の半導体層からなるコレクタ層、第3の半導体層か
らなるベース層、第4の半導体層からなるエミッタ層お
よび第5の半導体層からなるエミッタコンタクト層を含
む半導体積層構造を形成する工程と、前記半導体積層構
造上に第1の導体層および第1の絶縁体層を順次形成し
た後、前記第1の絶縁体層上に所定のパターンの第1の
マスクを形成し、この第1のマスクを用いて前記第1の
絶縁体層、前記第1の導体層、前記第5の半導体層およ
び前記第4の半導体層の一部を所定の厚さになるまで順
次エッチングにより除去する工程と、前記第1のマスク
を除去した後、所定のパターンの第2のマスクを形成
し、この第2のマスクを用いて前記第4の半導体層およ
び前記第3の半導体層、もしくは前記第4の半導体層、
前記第3の半導体層および前記第2の半導体層の一部を
エッチングにより除去する工程と、前記第2のマスクを
除去して全面に第2の絶縁体層を形成した後、前記第2
の絶縁体層上に所定のパターンの第3のマスクを形成
し、この第3のマスクを用いて前記第2の絶縁体層をエ
ッチングにより除去することにより、前記第4の半導体
層、前記第5の半導体層、前記第1の導体層および前記
第1の絶縁体層の側面に第2の絶縁体層からなる側壁を
形成する工程と、前記第3のマスクを除去し、前記第1
および第2の絶縁体層をマスクとして前記第4の半導体
層、もしくは前記第4の半導体層および前記第3の半導
体層の一部をエッチングにより除去した後、前記第3の
半導体層上に所定の厚さの第6の半導体層を選択的に形
成する工程と、所定のパターンの第4のマスクを形成
し、この第4のマスクを用いて前記第2の半導体層およ
び前記第1の半導体層を絶縁化する工程と、前記第4の
マスクを除去し、前記第6の半導体層および前記第2の
絶縁体層上に所定のパターンの第2の導体層からなるベ
ース電極を形成する工程とを含むことを特徴とする。
【0027】また、半絶縁性基板上に少なくとも第1の
半導体層からなるコレクタコンタクト層、第2の半導体
層からなるコレクタ層、第3の半導体層からなるベース
層、第4の半導体層からなるエミッタ層および第5の半
導体層からなるエミッタコンタクト層を含む半導体積層
構造を形成する工程と、前記半導体積層構造上に第1の
導体層および第1の絶縁体層を順次形成した後、前記第
1の絶縁体層上に所定のパターンの第1のマスクを形成
し、この第1のマスクを用いて前記第1の絶縁体層、前
記第1の導体層、前記第5の半導体層および前記第4の
半導体層の一部を所定の厚さになるまで順次エッチング
により除去する工程と、前記第1のマスクを除去した
後、所定のパターンの第2のマスクを形成し、この第2
のマスクを用いて前記第4の半導体層および前記第3の
半導体層、もしくは前記第4の半導体層、前記第3の半
導体層および前記第2の半導体層の一部をエッチングに
より除去する工程と、前記第2のマスクを除去して全面
に第2の絶縁体層を形成した後、前記第2の絶縁体層上
に所定のパターンの第3のマスクを形成し、この第3の
マスクを用いて前記第2の絶縁体層をエッチングにより
除去することにより、前記第4の半導体層、前記第5の
半導体層、前記第1の導体層および前記第1の絶縁体層
の側面に第2の絶縁体層からなる側壁を形成する工程
と、前記第3のマスクを除去し、前記第1および第2の
絶縁体層をマスクとして前記第4の半導体層および前記
第3の半導体層、もしくは前記第4の半導体層、前記第
3の半導体層および前記第2の半導体層の一部をエッチ
ングにより除去した後、前記第2の半導体層上に所定の
厚さの第6の半導体層を選択的に形成する工程と、所定
のパターンの第4のマスクを形成し、この第4のマスク
を用いて前記第2の半導体層および前記第1の半導体層
を絶縁化する工程と、前記第4のマスクを除去し、前記
第6の半導体層および前記第2の絶縁体層上に所定のパ
ターンの第2の導体層からなるベース電極を形成する工
程とを含むことを特徴とする。
半導体層からなるコレクタコンタクト層、第2の半導体
層からなるコレクタ層、第3の半導体層からなるベース
層、第4の半導体層からなるエミッタ層および第5の半
導体層からなるエミッタコンタクト層を含む半導体積層
構造を形成する工程と、前記半導体積層構造上に第1の
導体層および第1の絶縁体層を順次形成した後、前記第
1の絶縁体層上に所定のパターンの第1のマスクを形成
し、この第1のマスクを用いて前記第1の絶縁体層、前
記第1の導体層、前記第5の半導体層および前記第4の
半導体層の一部を所定の厚さになるまで順次エッチング
により除去する工程と、前記第1のマスクを除去した
後、所定のパターンの第2のマスクを形成し、この第2
のマスクを用いて前記第4の半導体層および前記第3の
半導体層、もしくは前記第4の半導体層、前記第3の半
導体層および前記第2の半導体層の一部をエッチングに
より除去する工程と、前記第2のマスクを除去して全面
に第2の絶縁体層を形成した後、前記第2の絶縁体層上
に所定のパターンの第3のマスクを形成し、この第3の
マスクを用いて前記第2の絶縁体層をエッチングにより
除去することにより、前記第4の半導体層、前記第5の
半導体層、前記第1の導体層および前記第1の絶縁体層
の側面に第2の絶縁体層からなる側壁を形成する工程
と、前記第3のマスクを除去し、前記第1および第2の
絶縁体層をマスクとして前記第4の半導体層および前記
第3の半導体層、もしくは前記第4の半導体層、前記第
3の半導体層および前記第2の半導体層の一部をエッチ
ングにより除去した後、前記第2の半導体層上に所定の
厚さの第6の半導体層を選択的に形成する工程と、所定
のパターンの第4のマスクを形成し、この第4のマスク
を用いて前記第2の半導体層および前記第1の半導体層
を絶縁化する工程と、前記第4のマスクを除去し、前記
第6の半導体層および前記第2の絶縁体層上に所定のパ
ターンの第2の導体層からなるベース電極を形成する工
程とを含むことを特徴とする。
【0028】
【作用】ベース・コレクタ間容量の内、外部ベース・コ
レクタ間容量を除く他の寄生容量が何に起因するのかは
あまり明らかではない。しかしながら、素子の高周波等
価回路解析等の検討に基づくと、特に微細素子において
はベース・コレクタ間容量の大半がこの寄生容量によっ
て占められているといえる。
レクタ間容量を除く他の寄生容量が何に起因するのかは
あまり明らかではない。しかしながら、素子の高周波等
価回路解析等の検討に基づくと、特に微細素子において
はベース・コレクタ間容量の大半がこの寄生容量によっ
て占められているといえる。
【0029】例えば、GaAsの比誘電率13.1に対
してSiO2 の比誘電率は1.5である。従って、従来
構造のバイポーラトランジスタにおいて絶縁化されたG
aAs層上に形成されるベース電極の引き出し部をSi
O2 膜上に形成してやれば、この電極引き出し部に付随
するベース・コレクタ間寄生容量は著しく低減されると
期待される。しかもこれにより、ベース電極引き出し部
直下の絶縁領域へ注入されるベースリーク電流を抑止す
ることができる。この場合、素子製造上の問題として、
外部ベース層上のベース電極と電極引き出し部に形成さ
れたSiO2 膜上のベース電極との間に段切れが生じて
しまうということが考えられるが、外部ベース層とSi
O2 膜の接続部における両者の表面の段差をベース電極
の厚さよりも小さく抑えることにより、この問題を解決
できる。なお、ベース電極引き出し部の下に形成される
絶縁体層としてはSiO2 膜に限らず、窒化シリコン膜
やポリイミド膜等を用いても同様の効果が得られる。
してSiO2 の比誘電率は1.5である。従って、従来
構造のバイポーラトランジスタにおいて絶縁化されたG
aAs層上に形成されるベース電極の引き出し部をSi
O2 膜上に形成してやれば、この電極引き出し部に付随
するベース・コレクタ間寄生容量は著しく低減されると
期待される。しかもこれにより、ベース電極引き出し部
直下の絶縁領域へ注入されるベースリーク電流を抑止す
ることができる。この場合、素子製造上の問題として、
外部ベース層上のベース電極と電極引き出し部に形成さ
れたSiO2 膜上のベース電極との間に段切れが生じて
しまうということが考えられるが、外部ベース層とSi
O2 膜の接続部における両者の表面の段差をベース電極
の厚さよりも小さく抑えることにより、この問題を解決
できる。なお、ベース電極引き出し部の下に形成される
絶縁体層としてはSiO2 膜に限らず、窒化シリコン膜
やポリイミド膜等を用いても同様の効果が得られる。
【0030】ベース電極引き出し部における正孔注入を
防止しても、真性ベース層および外部ベース層と接する
絶縁領域が充分に高抵抗化・絶縁化されていない場合
は、それらの領域から正孔注入が生じ、これが寄生容量
増大の要因となる。一般に、化合物半導体のバイポーラ
トランジスタにおいては絶縁化されるベース層が高濃度
にドーピングされているため、素子製造中の熱処理によ
り絶縁性が劣化し易い。真性ベース層および外部ベース
層を除く他の領域のベース層を除去することにより、こ
の問題は解決され、より一層、寄生容量を低減すること
ができる。
防止しても、真性ベース層および外部ベース層と接する
絶縁領域が充分に高抵抗化・絶縁化されていない場合
は、それらの領域から正孔注入が生じ、これが寄生容量
増大の要因となる。一般に、化合物半導体のバイポーラ
トランジスタにおいては絶縁化されるベース層が高濃度
にドーピングされているため、素子製造中の熱処理によ
り絶縁性が劣化し易い。真性ベース層および外部ベース
層を除く他の領域のベース層を除去することにより、こ
の問題は解決され、より一層、寄生容量を低減すること
ができる。
【0031】同様に、従来構造のバイポーラトランジス
タにおいて絶縁領域上に形成されるエミッタ引き出し部
もまた、ベース・エミッタ間容量およびベース・コレク
タ間容量の寄生成分を増大させる要因となっている。従
って、このエミッタ引き出し部は除去されることが、よ
り一層、寄生容量を低減する上で望ましい。
タにおいて絶縁領域上に形成されるエミッタ引き出し部
もまた、ベース・エミッタ間容量およびベース・コレク
タ間容量の寄生成分を増大させる要因となっている。従
って、このエミッタ引き出し部は除去されることが、よ
り一層、寄生容量を低減する上で望ましい。
【0032】
【実施例】以下に、本発明の実施例について図面を用い
て説明する。
て説明する。
【0033】図1(a),(b)は、本発明の第1の実
施例であるバイポーラトランジスタの平面図およびx−
x線断面図である。
施例であるバイポーラトランジスタの平面図およびx−
x線断面図である。
【0034】このバイポーラトランジスタの構造を、そ
の製造方法を説明しつつ明らかにする。図2〜図9は本
発明の第1の実施例であるバイポーラトランジスタの製
造方法を説明するための工程順に示した半導体チップの
断面図である。
の製造方法を説明しつつ明らかにする。図2〜図9は本
発明の第1の実施例であるバイポーラトランジスタの製
造方法を説明するための工程順に示した半導体チップの
断面図である。
【0035】まず、図2(a),(b)に示すように、
GaAsからなる半絶縁性基板1上に厚さ500nm,
不純物濃度3×1018cm-3のn−GaAs層2(コレ
クタコンタクト層)、厚さ500nm,不純物濃度5×
1016cm-3のn−GaAs層3(コレクタ層)、厚さ
80nm,不純物濃度4×1019cm-3のp−GaAs
層4(ベース層)、厚さ10nmのアンドープGaAs
層5(スペーサ層)、厚さ150nm,不純物濃度3×
1017cm-3のn−Al0.25Ga0.75As層6(エミッ
タ層)、厚さ50nm,不純物濃度を3×1017cm-3
から6×1018cm-3まで変化させたn−Alx Ga
1-x As層(x:0.25→0)7(第1のグレーデッ
ド層)、厚さ60nm,不純物濃度6×1018cm-3の
n−GaAs層8、厚さ50nm,不純物濃度を6×1
018cm-3から2×1019cm-3まで変化させたn−I
nx Ga1-x As層(x:0→0.5)9(第2のグレ
ーデッド層)、厚さ50nm,不純物濃度2×1019c
m-3のn−In0.5 Ga0.5As層10(エミッタコン
タクト層)をMBE法により順次形成する。この場合、
n型不純物としてはSiが、p型不純物としてはBeを
用いる。続いて、全面に厚さ300nmのWSi層11
および厚さ200nmのSiO2 膜12をそれぞれスパ
ッタ法およびCVD法により被着した後、矩形領域13
を覆うホトレジスト膜14を形成し、このホトレジスト
膜14をマスクとして、SiO2 膜12およびWSi層
11をそれぞれCF4 およびSF6 をエッチングガスに
用いた反応性イオンビームエッチングにより順次除去す
る。さらに、Cl2 をエッチングガスに用いた反応性イ
オンビームエッチングにより、n−In0.5 Ga0.5 A
s層10、n−Inx Ga1-x As層9、n−GaAs
層8、n−Alx Ga1-x As層7を順次除去し、厚さ
が約50nmになるまで同様にしてn−Al0.25Ga
0.75As層6をエッチングする。
GaAsからなる半絶縁性基板1上に厚さ500nm,
不純物濃度3×1018cm-3のn−GaAs層2(コレ
クタコンタクト層)、厚さ500nm,不純物濃度5×
1016cm-3のn−GaAs層3(コレクタ層)、厚さ
80nm,不純物濃度4×1019cm-3のp−GaAs
層4(ベース層)、厚さ10nmのアンドープGaAs
層5(スペーサ層)、厚さ150nm,不純物濃度3×
1017cm-3のn−Al0.25Ga0.75As層6(エミッ
タ層)、厚さ50nm,不純物濃度を3×1017cm-3
から6×1018cm-3まで変化させたn−Alx Ga
1-x As層(x:0.25→0)7(第1のグレーデッ
ド層)、厚さ60nm,不純物濃度6×1018cm-3の
n−GaAs層8、厚さ50nm,不純物濃度を6×1
018cm-3から2×1019cm-3まで変化させたn−I
nx Ga1-x As層(x:0→0.5)9(第2のグレ
ーデッド層)、厚さ50nm,不純物濃度2×1019c
m-3のn−In0.5 Ga0.5As層10(エミッタコン
タクト層)をMBE法により順次形成する。この場合、
n型不純物としてはSiが、p型不純物としてはBeを
用いる。続いて、全面に厚さ300nmのWSi層11
および厚さ200nmのSiO2 膜12をそれぞれスパ
ッタ法およびCVD法により被着した後、矩形領域13
を覆うホトレジスト膜14を形成し、このホトレジスト
膜14をマスクとして、SiO2 膜12およびWSi層
11をそれぞれCF4 およびSF6 をエッチングガスに
用いた反応性イオンビームエッチングにより順次除去す
る。さらに、Cl2 をエッチングガスに用いた反応性イ
オンビームエッチングにより、n−In0.5 Ga0.5 A
s層10、n−Inx Ga1-x As層9、n−GaAs
層8、n−Alx Ga1-x As層7を順次除去し、厚さ
が約50nmになるまで同様にしてn−Al0.25Ga
0.75As層6をエッチングする。
【0036】次に図3(a),(b)に示すように、有
機溶剤による洗浄を行いホトレジスト膜14を除去した
後、矩形領域13の上方を横断する長方形状のホトレジ
スト膜15を形成する。ホトレジスト膜15をマスクと
して、燐酸,過酸化水素および水の混合液によりn−A
l0.25Ga0.75As層6、アンドープGaAs層5およ
びp−GaAs層4をエッチングして除去する。
機溶剤による洗浄を行いホトレジスト膜14を除去した
後、矩形領域13の上方を横断する長方形状のホトレジ
スト膜15を形成する。ホトレジスト膜15をマスクと
して、燐酸,過酸化水素および水の混合液によりn−A
l0.25Ga0.75As層6、アンドープGaAs層5およ
びp−GaAs層4をエッチングして除去する。
【0037】次に図4(a),(b)に示すように、ホ
トレジスト膜15を有機溶剤中で溶かした後、全面に厚
さ200nmのSiO2 膜16を形成する。続いて、S
iO2 膜16上に所定の開口17を有するホトレジスト
膜18を形成し、異方性の反応性イオンビームエッチン
グにより、SiO2 膜16の不要部分を除去することに
より、SiO2 膜12、WSi層11、n−In0.5 G
a0.5 As層10、n−Inx Ga1-x As層9、n−
GaAs層8、n−Alx Ga1-x As層7からなる直
方体の側面にSiO2 膜16からなる側壁を形成する。
トレジスト膜15を有機溶剤中で溶かした後、全面に厚
さ200nmのSiO2 膜16を形成する。続いて、S
iO2 膜16上に所定の開口17を有するホトレジスト
膜18を形成し、異方性の反応性イオンビームエッチン
グにより、SiO2 膜16の不要部分を除去することに
より、SiO2 膜12、WSi層11、n−In0.5 G
a0.5 As層10、n−Inx Ga1-x As層9、n−
GaAs層8、n−Alx Ga1-x As層7からなる直
方体の側面にSiO2 膜16からなる側壁を形成する。
【0038】次に図5(a),(b)に示すように、有
機溶剤による洗浄を行いホトレジスト膜18を除去した
後、SiO2 膜12および16をマスクとして、燐酸,
過酸化水素および水の混合液によりn−Al0.25Ga
0.75As層6およびアンドープGaAs層5をエッチン
グして除去し、p−GaAs層4の表面を露出する。こ
の時、SiO2 膜16の下には厚さ約50nmのn−A
l0.25Ga0.75As層6からなる保護層が形成される。
続いて、トリメチルガリウム(Ga(CH3 )3 :以降
TMGと称す)および個体砒素を成長原料に用いた分子
線エピタキシー法により、SiO2 膜12および16を
マスクとして、p−GaAs層4上にp−GaAs層1
9を選択的に形成する。成長温度450℃、TMG流量
1cc/min、As4 分圧5×10-6Torrの条件
の下で不純物濃度4×1020cm-3のp−GaAs層1
9を厚さ約260nm形成し、SiO2 膜16と接する
長方形領域17の外周部においてp−GaAs層19の
表面がSiO2 膜16の表面とほぼ一致するようにす
る。
機溶剤による洗浄を行いホトレジスト膜18を除去した
後、SiO2 膜12および16をマスクとして、燐酸,
過酸化水素および水の混合液によりn−Al0.25Ga
0.75As層6およびアンドープGaAs層5をエッチン
グして除去し、p−GaAs層4の表面を露出する。こ
の時、SiO2 膜16の下には厚さ約50nmのn−A
l0.25Ga0.75As層6からなる保護層が形成される。
続いて、トリメチルガリウム(Ga(CH3 )3 :以降
TMGと称す)および個体砒素を成長原料に用いた分子
線エピタキシー法により、SiO2 膜12および16を
マスクとして、p−GaAs層4上にp−GaAs層1
9を選択的に形成する。成長温度450℃、TMG流量
1cc/min、As4 分圧5×10-6Torrの条件
の下で不純物濃度4×1020cm-3のp−GaAs層1
9を厚さ約260nm形成し、SiO2 膜16と接する
長方形領域17の外周部においてp−GaAs層19の
表面がSiO2 膜16の表面とほぼ一致するようにす
る。
【0039】次に図6(a),(b)に示すように、バ
イポーラトランジスタを形成する長方形領域20を覆う
ホトレジスト膜を形成し、このホトレジスト膜をマスク
として長方形領域20を除いた他の部分に加速電圧14
5keV,ドーズ量3×1015cm-2の条件でH+ を注
入し絶縁領域21を形成する。続いて、前述のホトレジ
スト膜を除去した後、加速電圧100keV,ドーズ量
5×1012cm-2の条件でH+ を注入し、これにより外
部ベース・コレクタ間の寄生容量を低減する。
イポーラトランジスタを形成する長方形領域20を覆う
ホトレジスト膜を形成し、このホトレジスト膜をマスク
として長方形領域20を除いた他の部分に加速電圧14
5keV,ドーズ量3×1015cm-2の条件でH+ を注
入し絶縁領域21を形成する。続いて、前述のホトレジ
スト膜を除去した後、加速電圧100keV,ドーズ量
5×1012cm-2の条件でH+ を注入し、これにより外
部ベース・コレクタ間の寄生容量を低減する。
【0040】次に図7(a),(b)に示すように、U
字形の開口22を有するホトレジスト膜(図示しない)
を形成した後、Ti50nm,Pt50nm,Au15
0nmからなるTi/Pt/Au層を上方からの蒸着に
より形成し、リフトオフを行ってベース電極23を形成
する。続いて、コレクタ開口用の所定のパターン24を
有するホトレジスト膜(図示しない)を形成し、これを
マスクとして緩衝フッ酸によりSiO2 膜16を、ま
た、燐酸,過酸化水素および水の混合液によりn−Ga
As層3を順次エッチングして除去することにより、n
−GaAs層2の表面を露出する。さらに、上方よりn
−GaAs層2のオーミック金属であるAuGe/Ni
/Au層を蒸着し、リフトオフを行ってコレクタ電極2
5を形成する。
字形の開口22を有するホトレジスト膜(図示しない)
を形成した後、Ti50nm,Pt50nm,Au15
0nmからなるTi/Pt/Au層を上方からの蒸着に
より形成し、リフトオフを行ってベース電極23を形成
する。続いて、コレクタ開口用の所定のパターン24を
有するホトレジスト膜(図示しない)を形成し、これを
マスクとして緩衝フッ酸によりSiO2 膜16を、ま
た、燐酸,過酸化水素および水の混合液によりn−Ga
As層3を順次エッチングして除去することにより、n
−GaAs層2の表面を露出する。さらに、上方よりn
−GaAs層2のオーミック金属であるAuGe/Ni
/Au層を蒸着し、リフトオフを行ってコレクタ電極2
5を形成する。
【0041】次に図8(a),(b)に示すように、全
面にSiO2 膜26を形成して平坦化を行った後、エミ
ッタ電極取り出し用の矩形の開口27を有するホトレジ
スト膜(図示しない)を形成する。このホトレジスト膜
をマスクとして、CF4 をエッチングガスに用いた反応
性イオンビームエッチングによりSiO2 膜26および
SiO2 膜12を順次エッチングにより除去してWSi
層11の表面を露出する。続いて、全面にTi/Pt/
Au層をスパッタ法により被着した後、エミッタ電極形
成のための矩形領域28を覆うホトレジスト膜29を形
成する。このホトレジスト膜29をマスクとして、不要
な部分のTi/Pt/Au層をイオンミリング法によっ
て除去することによりエミッタ電極30を形成する。
面にSiO2 膜26を形成して平坦化を行った後、エミ
ッタ電極取り出し用の矩形の開口27を有するホトレジ
スト膜(図示しない)を形成する。このホトレジスト膜
をマスクとして、CF4 をエッチングガスに用いた反応
性イオンビームエッチングによりSiO2 膜26および
SiO2 膜12を順次エッチングにより除去してWSi
層11の表面を露出する。続いて、全面にTi/Pt/
Au層をスパッタ法により被着した後、エミッタ電極形
成のための矩形領域28を覆うホトレジスト膜29を形
成する。このホトレジスト膜29をマスクとして、不要
な部分のTi/Pt/Au層をイオンミリング法によっ
て除去することによりエミッタ電極30を形成する。
【0042】次に図9に示すように、前述のホトレジス
ト膜29を除去し、全面に厚さ500nmのSiO2 膜
31を形成する。続いて、SiO2 膜31の所定箇所に
コンタクト孔32b,32cおよび32eを設ける。こ
れらコンタクト孔32b,32cおよび32eを介して
それぞれベース電極23,コレクタ電極25およびエミ
ッタ電極30に接続する電極パッド(図示しない)をS
iO2 膜31上に形成して、図1(a),(b)に示す
ような化合物半導体のバイポーラトランジスタが完成す
る。なお、図1(a)において、SiO2 膜31および
26のみで覆われている部分は実線で描いてある。
ト膜29を除去し、全面に厚さ500nmのSiO2 膜
31を形成する。続いて、SiO2 膜31の所定箇所に
コンタクト孔32b,32cおよび32eを設ける。こ
れらコンタクト孔32b,32cおよび32eを介して
それぞれベース電極23,コレクタ電極25およびエミ
ッタ電極30に接続する電極パッド(図示しない)をS
iO2 膜31上に形成して、図1(a),(b)に示す
ような化合物半導体のバイポーラトランジスタが完成す
る。なお、図1(a)において、SiO2 膜31および
26のみで覆われている部分は実線で描いてある。
【0043】このようにして得られた本発明のバイポー
ラトランジスタについて高周波等価回路解析を行ったと
ころ、従来構造に比べてベース・コレクタ間寄生容量は
約1/3、ベース・エミッタ間寄生容量は約3/4に低
減されており、本発明が素子の寄生容量低減とそれによ
る高速・高周波特性の向上に著しい効果を有することが
確認された。
ラトランジスタについて高周波等価回路解析を行ったと
ころ、従来構造に比べてベース・コレクタ間寄生容量は
約1/3、ベース・エミッタ間寄生容量は約3/4に低
減されており、本発明が素子の寄生容量低減とそれによ
る高速・高周波特性の向上に著しい効果を有することが
確認された。
【0044】上述した第1の実施例においては、p−G
aAs層19はベース・コンタクト層として形成した場
合について述べた。本発明の第2の実施例では、p−G
aAs層19を外部ベース領域全体に形成した場合につ
いて述べる。
aAs層19はベース・コンタクト層として形成した場
合について述べた。本発明の第2の実施例では、p−G
aAs層19を外部ベース領域全体に形成した場合につ
いて述べる。
【0045】この第2の実施例では、図5において、n
−Al0.25Ga0.75As層6、アンドープGaAs層5
およびp−GaAs層4をエッチングして除去し、n−
GaAs層3を露出した後、SiO2 膜12および16
をマスクとしてn−GaAs層3上に厚さ約340nm
のp−GaAs層19を選択的に形成し、SiO2 膜1
6と接する長方形領域17の外周部においてp−GaA
s層19の表面がSiO2 膜16の表面とほぼ一致する
ようにする。以降の工程は第1の実施例に準じて行えば
よい。これにより、図9(a),(b)に示すような化
合物半導体のバイポーラトランジスタができ、第1の実
施例と同様の効果が得られる。
−Al0.25Ga0.75As層6、アンドープGaAs層5
およびp−GaAs層4をエッチングして除去し、n−
GaAs層3を露出した後、SiO2 膜12および16
をマスクとしてn−GaAs層3上に厚さ約340nm
のp−GaAs層19を選択的に形成し、SiO2 膜1
6と接する長方形領域17の外周部においてp−GaA
s層19の表面がSiO2 膜16の表面とほぼ一致する
ようにする。以降の工程は第1の実施例に準じて行えば
よい。これにより、図9(a),(b)に示すような化
合物半導体のバイポーラトランジスタができ、第1の実
施例と同様の効果が得られる。
【0046】次に、本発明の第3の実施例について説明
する。
する。
【0047】図10(a),(b)は、本発明の第3の
実施例であるバイポーラトランジスタの平面図およびx
−x線断面図である。
実施例であるバイポーラトランジスタの平面図およびx
−x線断面図である。
【0048】このバイポーラトランジスタの構造を、そ
の製造方法を説明しつつ明らかにする。
の製造方法を説明しつつ明らかにする。
【0049】まず図11(a),(b)に示すように、
第1の実施例と同様、GaAsからなる半絶縁性基板1
上に、厚さ500nm,不純物濃度3×1018cm-3の
n−GaAs層2(コレクタコンタクト層)、厚さ50
0nm,不純物濃度5×1016cm-3のn−GaAs層
3(コレクタ層)て厚さ80nm,不純物濃度8×10
19cm-3のp−GaAs層4(ベース層)、厚さ150
nm,不純物濃度3×1017cm-3のn−Al0.25Ga
0.75As層6(エミッタ層)、厚さ50nm,不純物濃
度を3×1017cm-3から6×1018cm-3まで変化さ
せたn−Alx Ga1-x As層(x:0.25→0)7
(第1のグレーデッド層)、厚さ60nm,不純物濃度
6×1018cm-3のn−GaAs層8、厚さ50nm,
不純物濃度を6×1018cm-3から2×1019cm-3ま
で変化させたn−Inx Ga1-x As層(x:0→0.
5)9(第2のグレーデッド層)、厚さ50nm,不純
物濃度を2×1019cm-3のn−In0.5 Ga0.5 As
層10(エミッタコンタクト層)をMOCVD法により
順次形成する。この場合、n型不純物としてはSi、p
型不純物としてはCを用いる。続いて、全面に厚さ30
0nmのWSi層11および厚さ200nmのSiO2
膜12をそれぞれスパッタ法およびCVD法により被着
した後、矩形領域13を覆うホトレジスト膜14を形成
し、このホトレジスト膜14をマスクとして、SiO2
膜12およびWSi層11をそれぞれCV4 およびSF
6 をエッチングガスに用いた反応性イオンビームエッチ
ングにより順次除去する。
第1の実施例と同様、GaAsからなる半絶縁性基板1
上に、厚さ500nm,不純物濃度3×1018cm-3の
n−GaAs層2(コレクタコンタクト層)、厚さ50
0nm,不純物濃度5×1016cm-3のn−GaAs層
3(コレクタ層)て厚さ80nm,不純物濃度8×10
19cm-3のp−GaAs層4(ベース層)、厚さ150
nm,不純物濃度3×1017cm-3のn−Al0.25Ga
0.75As層6(エミッタ層)、厚さ50nm,不純物濃
度を3×1017cm-3から6×1018cm-3まで変化さ
せたn−Alx Ga1-x As層(x:0.25→0)7
(第1のグレーデッド層)、厚さ60nm,不純物濃度
6×1018cm-3のn−GaAs層8、厚さ50nm,
不純物濃度を6×1018cm-3から2×1019cm-3ま
で変化させたn−Inx Ga1-x As層(x:0→0.
5)9(第2のグレーデッド層)、厚さ50nm,不純
物濃度を2×1019cm-3のn−In0.5 Ga0.5 As
層10(エミッタコンタクト層)をMOCVD法により
順次形成する。この場合、n型不純物としてはSi、p
型不純物としてはCを用いる。続いて、全面に厚さ30
0nmのWSi層11および厚さ200nmのSiO2
膜12をそれぞれスパッタ法およびCVD法により被着
した後、矩形領域13を覆うホトレジスト膜14を形成
し、このホトレジスト膜14をマスクとして、SiO2
膜12およびWSi層11をそれぞれCV4 およびSF
6 をエッチングガスに用いた反応性イオンビームエッチ
ングにより順次除去する。
【0050】次に図12(a),(b)に示すように、
ホトレジスト膜14を除去した後、バイポーラトランジ
スタを形成する長方形領域20を覆うホトレジスト膜
(図示しない)を形成し、このホトレジスト膜をマスク
として長方形領域20を除いた他の部分に加速電圧20
0keV,ドーズ量3×1015cm-2および加速電圧5
0keV,ドーズ量5×1015cm-2の条件でH+ を二
重注入し絶縁領域21を形成する。最初の注入ではコレ
クタコンタクト層の絶縁化を、また、2回目のの注入で
はベース層の絶縁化を主要な目的としている。続いて、
前述のホトレジスト膜を除去した後、SiO2 膜12を
マスクとして、燐酸,過酸化水素および水の混合液によ
り、n−In0.5 Ga0.5 As層10、n−Inx Ga
1-x As層9、n−GaAs層8、n−Alx Ga1-x
As層7およびn−Al0.25Ga0.75As層6を順次エ
ッチングして除去し、p−GaAs層4表面を露出す
る。さらに、加速電圧70keV,ドーズ量5×1012
cm-2の条件でH+ を注入し、これにより外部ベース・
コレクタ間の寄生容量を低減する。
ホトレジスト膜14を除去した後、バイポーラトランジ
スタを形成する長方形領域20を覆うホトレジスト膜
(図示しない)を形成し、このホトレジスト膜をマスク
として長方形領域20を除いた他の部分に加速電圧20
0keV,ドーズ量3×1015cm-2および加速電圧5
0keV,ドーズ量5×1015cm-2の条件でH+ を二
重注入し絶縁領域21を形成する。最初の注入ではコレ
クタコンタクト層の絶縁化を、また、2回目のの注入で
はベース層の絶縁化を主要な目的としている。続いて、
前述のホトレジスト膜を除去した後、SiO2 膜12を
マスクとして、燐酸,過酸化水素および水の混合液によ
り、n−In0.5 Ga0.5 As層10、n−Inx Ga
1-x As層9、n−GaAs層8、n−Alx Ga1-x
As層7およびn−Al0.25Ga0.75As層6を順次エ
ッチングして除去し、p−GaAs層4表面を露出す
る。さらに、加速電圧70keV,ドーズ量5×1012
cm-2の条件でH+ を注入し、これにより外部ベース・
コレクタ間の寄生容量を低減する。
【0051】次に図13(a),(b)に示すように、
全面に厚さ100nmのSiO2 膜16を形成した後、
このSiO2 膜16上に所定の開口17を有するホトレ
ジスト膜(図示しない)を形成し、これをマスクとして
緩衝フッ酸によりSiO2 膜16および12をエッチン
グして除去する。続いて、前記ホトレジスト膜を除去し
て新たに矩形の開口22を有するホトレジスト膜(図示
しない)を形成した後、厚さ250nmのTi/Pt/
Au層23bを上方からの蒸着により形成し、リフトオ
フを行ってベース電極23を自己整合的に形成する。以
後の工程は第1の実施例に準じて行えばよい。
全面に厚さ100nmのSiO2 膜16を形成した後、
このSiO2 膜16上に所定の開口17を有するホトレ
ジスト膜(図示しない)を形成し、これをマスクとして
緩衝フッ酸によりSiO2 膜16および12をエッチン
グして除去する。続いて、前記ホトレジスト膜を除去し
て新たに矩形の開口22を有するホトレジスト膜(図示
しない)を形成した後、厚さ250nmのTi/Pt/
Au層23bを上方からの蒸着により形成し、リフトオ
フを行ってベース電極23を自己整合的に形成する。以
後の工程は第1の実施例に準じて行えばよい。
【0052】これにより、図10(a),(b)に示す
ような化合物半導体のバイポーラトランジスタができ、
第1および第2の実施例と同様の効果が得られる。
ような化合物半導体のバイポーラトランジスタができ、
第1および第2の実施例と同様の効果が得られる。
【0053】なお、上述の第1〜第3の実施例において
は、ベース層がp−GaAsからなるものについて述べ
たが、本発明はこれに限定されず、例えばp−AlGa
Asからなるベース層のAl組成を徐々に変化させてグ
レーデッドベース構造としたもの、あるいはベース層が
Inを含み、p−InGaAs等からなるものについて
も同様に適用でき、効果は同様である。
は、ベース層がp−GaAsからなるものについて述べ
たが、本発明はこれに限定されず、例えばp−AlGa
Asからなるベース層のAl組成を徐々に変化させてグ
レーデッドベース構造としたもの、あるいはベース層が
Inを含み、p−InGaAs等からなるものについて
も同様に適用でき、効果は同様である。
【0054】
【発明の効果】以上説明したように本発明によれば、ベ
ース・コレクタ間およびベース・エミッタ間の寄生容量
を著しく低減することによりfT およびfmax を向上さ
せることができる。その結果、高速・高周波特性の優れ
た化合物半導体のバイポーラトランジスタを実現できる
という効果がある。
ース・コレクタ間およびベース・エミッタ間の寄生容量
を著しく低減することによりfT およびfmax を向上さ
せることができる。その結果、高速・高周波特性の優れ
た化合物半導体のバイポーラトランジスタを実現できる
という効果がある。
【図1】本発明にかかるバイポーラトランジスタの第1
の実施例を説明するために使用する平面図(図1
(a))および断面図(図1(b))である。
の実施例を説明するために使用する平面図(図1
(a))および断面図(図1(b))である。
【図2】本発明にかかるバイポーラトランジスタの製造
方法の第1の実施例を説明するために使用する平面図
(図2(a))および断面図(図2(b))である。
方法の第1の実施例を説明するために使用する平面図
(図2(a))および断面図(図2(b))である。
【図3】本発明にかかるバイポーラトランジスタの製造
方法の第1の実施例を説明するために使用する平面図
(図3(a))および断面図(図3(b))である。
方法の第1の実施例を説明するために使用する平面図
(図3(a))および断面図(図3(b))である。
【図4】本発明にかかるバイポーラトランジスタの製造
方法の第1の実施例を説明するために使用する平面図
(図4(a))および断面図(図4(b))である。
方法の第1の実施例を説明するために使用する平面図
(図4(a))および断面図(図4(b))である。
【図5】本発明にかかるバイポーラトランジスタの製造
方法の第1の実施例を説明するために使用する平面図
(図5(a))および断面図(図5(b))である。
方法の第1の実施例を説明するために使用する平面図
(図5(a))および断面図(図5(b))である。
【図6】本発明にかかるバイポーラトランジスタの製造
方法の第1の実施例を説明するために使用する平面図
(図6(a))および断面図(図6(b))である。
方法の第1の実施例を説明するために使用する平面図
(図6(a))および断面図(図6(b))である。
【図7】本発明にかかるバイポーラトランジスタの製造
方法の第1の実施例を説明するために使用する平面図
(図7(a))および断面図(図7(b))である。
方法の第1の実施例を説明するために使用する平面図
(図7(a))および断面図(図7(b))である。
【図8】本発明にかかるバイポーラトランジスタの製造
方法の第1の実施例を説明するために使用する平面図
(図8(a))および断面図(図8(b))である。
方法の第1の実施例を説明するために使用する平面図
(図8(a))および断面図(図8(b))である。
【図9】本発明にかかるバイポーラトランジスタの製造
方法の第2の実施例を説明するために使用する平面図
(図9(a))および断面図(図9(b))である。
方法の第2の実施例を説明するために使用する平面図
(図9(a))および断面図(図9(b))である。
【図10】本発明にかかるバイポーラトランジスタの製
造方法の第3の実施例を説明するために使用する平面図
(図10(a))および断面図(図10(b))であ
る。
造方法の第3の実施例を説明するために使用する平面図
(図10(a))および断面図(図10(b))であ
る。
【図11】本発明にかかるバイポーラトランジスタの製
造方法の第3の実施例を説明するために使用する平面図
(図11(a))および断面図(図11(b))であ
る。
造方法の第3の実施例を説明するために使用する平面図
(図11(a))および断面図(図11(b))であ
る。
【図12】本発明にかかるバイポーラトランジスタの製
造方法の第3の実施例を説明するために使用する平面図
(図12(a))および断面図(図12(b))であ
る。
造方法の第3の実施例を説明するために使用する平面図
(図12(a))および断面図(図12(b))であ
る。
【図13】本発明にかかるバイポーラトランジスタの製
造方法の第3の実施例を説明するために使用する平面図
(図13(a))および断面図(図13(b))であ
る。
造方法の第3の実施例を説明するために使用する平面図
(図13(a))および断面図(図13(b))であ
る。
【図14】従来のバイポーラトランジスタの製造方法を
説明するために使用する平面図(図14(a))および
断面図(図14(b))である。
説明するために使用する平面図(図14(a))および
断面図(図14(b))である。
【図15】従来のバイポーラトランジスタの製造方法を
説明するために使用する平面図(図15(a))および
断面図(図15(b))である。
説明するために使用する平面図(図15(a))および
断面図(図15(b))である。
【図16】従来のバイポーラトランジスタの製造方法を
説明するために使用する平面図(図16(a))および
断面図(図16(b))である。
説明するために使用する平面図(図16(a))および
断面図(図16(b))である。
【図17】従来のバイポーラトランジスタの製造方法を
説明するために使用する平面図(図17(a))および
断面図(図17(b))である。
説明するために使用する平面図(図17(a))および
断面図(図17(b))である。
1 半絶縁性基板(GaAs) 2,3,8 n−GaAs層 4,19 p−GaAs層 5 アンドープGaAs層 6 n−Al0.25Ga0.75As層 7 n−Alx Ga1-x As層(x:0.25→0) 9 n−Inx Ga1-x As層(x:0.→0.5) 10 n−In0.5 Ga0.5 As層 11 WSi層 12,16,26,26a,31 SiO2 膜 13,13a,28 矩形領域 15,29 ホトレジスト膜 17,22,24,27 開口 20 長方形領域 21 絶縁領域 23,23a ベース電極 23b TiPtAu層 23c AuMn層 25 コレクタ電極 30,30a エミッタ電極 32b,32c,32e コンタクト孔
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 21/33 - 21/331 H01L 29/68 - 29/737
Claims (2)
- 【請求項1】半絶縁性基板上に少なくとも第1の半導体
層からなるコレクタコンタクト層、第2の半導体層から
なるコレクタ層、第3の半導体層からなるベース層、第
4の半導体層からなるエミッタ層および第5の半導体層
からなるエミッタコンタクト層を含む半導体積層構造を
形成する工程と、 前記半導体積層構造上に第1の導体層および第1の絶縁
体層を順次形成した後、前記第1の絶縁体層上に所定の
パターンの第1のマスクを形成し、この第1のマスクを
用いて前記第1の絶縁体層、前記第1の導体層、前記第
5の半導体層および前記第4の半導体層の一部を所定の
厚さになるまで順次エッチングにより除去する工程と、 前記第1のマスクを除去した後、所定のパターンの第2
のマスクを形成し、この第2のマスクを用いて前記第4
の半導体層および前記第3の半導体層、もしくは前記第
4の半導体層、前記第3の半導体層および前記第2の半
導体層の一部をエッチングにより除去する工程と、 前記第2のマスクを除去して全面に第2の絶縁体層を形
成した後、前記第2の絶縁体層上に所定のパターンの第
3のマスクを形成し、この第3のマスクを用いて前記第
2の絶縁体層をエッチングにより除去することにより、
前記第4の半導体層、前記第5の半導体層、前記第1の
導体層および前記第1の絶縁体層の側面に第2の絶縁体
層からなる側壁を形成する工程と、 前記第3のマスクを除去し、前記第1および第2の絶縁
体層をマスクとして前記第4の半導体層、もしくは前記
第4の半導体層および前記第3の半導体層の一部をエッ
チングにより除去した後、前記第3の半導体層上に所定
の厚さの第6の半導体層を選択的に形成する工程と、 所定のパターンの第4のマスクを形成し、この第4のマ
スクを用いて前記第2の半導体層および前記第1の半導
体層を絶縁化する工程と、 前記第4のマスクを除去し、前記第6の半導体層および
前記第2の絶縁体層上に所定のパターンの第2の導体層
からなるベース電極を形成する工程とを含むことを特徴
とするバイポーラトランジスタの製造方法。 - 【請求項2】半絶縁性基板上に少なくとも第1の半導体
層からなるコレクタコンタクト層、第2の半導体層から
なるコレクタ層、第3の半導体層からなるベース層、第
4の半導体層からなるエミッタ層および第5の半導体層
からなるエミッタコンタクト層を含む半導体積層構造を
形成する工程と、 前記半導体積層構造上に第1の導体層および第1の絶縁
体層を順次形成した後、前記第1の絶縁体層上に所定の
パターンの第1のマスクを形成し、この第1のマスクを
用いて前記第1の絶縁体層、前記第1の導体層、前記第
5の半導体層および前記第4の半導体層の一部を所定の
厚さになるまで順次エッチングにより除去する工程と、 前記第1のマスクを除去した後、所定のパターンの第2
のマスクを形成し、この第2のマスクを用いて前記第4
の半導体層および前記第3の半導体層、もしくは前記第
4の半導体層、前記第3の半導体層および前記第2の半
導体層の一部をエッチングにより除去する工程と、 前記第2のマスクを除去して全面に第2の絶縁体層を形
成した後、前記第2の絶縁体層上に所定のパターンの第
3のマスクを形成し、この第3のマスクを用いて前記第
2の絶縁体層をエッチングにより除去することにより、
前記第4の半導体層、前記第5の半導体層、前記第1の
導体層および前記第1の絶縁体層の側面に第2の絶縁体
層からなる側壁を形成する工程と、 前記第3のマスクを除去し、前記第1および第2の絶縁
体層をマスクとして前記第4の半導体層および前記第3
の半導体層、もしくは前記第4の半導体層、前記第3の
半導体層および前記第2の半導体層の一部をエッチング
により除去した後、前記第2の半導体層上に所定の厚さ
の第6の半導体層を選択的に形成する工程と、 所定のパターンの第4のマスクを形成し、この第4のマ
スクを用いて前記第2の半導体層および前記第1の半導
体層を絶縁化する工程と、 前記第4のマスクを除去し、前記第6の半導体層および
前記第2の絶縁体層上に所定のパターンの第2の導体層
からなるベース電極を形成する工程とを含むことを特徴
とするバイポーラトランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4008896A JP2976664B2 (ja) | 1992-01-22 | 1992-01-22 | バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4008896A JP2976664B2 (ja) | 1992-01-22 | 1992-01-22 | バイポーラトランジスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05198586A JPH05198586A (ja) | 1993-08-06 |
JP2976664B2 true JP2976664B2 (ja) | 1999-11-10 |
Family
ID=11705448
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4008896A Expired - Fee Related JP2976664B2 (ja) | 1992-01-22 | 1992-01-22 | バイポーラトランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2976664B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08236540A (ja) * | 1995-03-01 | 1996-09-13 | Mitsubishi Electric Corp | 半導体装置の製造方法、及び半導体装置 |
-
1992
- 1992-01-22 JP JP4008896A patent/JP2976664B2/ja not_active Expired - Fee Related
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---|---|
JPH05198586A (ja) | 1993-08-06 |
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---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |