JP2976664B2 - バイポーラトランジスタの製造方法 - Google Patents
バイポーラトランジスタの製造方法Info
- Publication number
- JP2976664B2 JP2976664B2 JP4008896A JP889692A JP2976664B2 JP 2976664 B2 JP2976664 B2 JP 2976664B2 JP 4008896 A JP4008896 A JP 4008896A JP 889692 A JP889692 A JP 889692A JP 2976664 B2 JP2976664 B2 JP 2976664B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor layer
- mask
- semiconductor
- insulator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bipolar Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明はバイポーラトランジスタ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】バイポーラトランジスタは電界効果トラ
ンジスタに比べて電流駆動能力が大きいという優れた特
徴を有している。このため、近年、ＳｉのみならずＧａ
Ａｓなどの化合物半導体を用いたバイポーラトランジス
タの研究開発が盛んに行われている。特に、化合物半導
体を用いたバイポーラトランジスタは、エミッタ・ベー
ス接合をヘテロ接合に構成でき、ベースを高濃度にして
もエミッタ注入効率を大きく保てるなど利点は大きい。
ンジスタに比べて電流駆動能力が大きいという優れた特
徴を有している。このため、近年、ＳｉのみならずＧａ
Ａｓなどの化合物半導体を用いたバイポーラトランジス
タの研究開発が盛んに行われている。特に、化合物半導
体を用いたバイポーラトランジスタは、エミッタ・ベー
ス接合をヘテロ接合に構成でき、ベースを高濃度にして
もエミッタ注入効率を大きく保てるなど利点は大きい。
【０００３】図１４（ａ），（ｂ）は従来のバイポーラ
トランジスタの構造を説明するための半導体チップの平
面図および断面図である。
トランジスタの構造を説明するための半導体チップの平
面図および断面図である。
【０００４】この半導体チップは、ＧａＡｓからなる半
絶縁性基板１と、ｎ−ＧａＡｓからなるコレクタコンタ
クト層２およびコレクタ層３と、ｐ−ＧａＡｓからなる
ベース層４と、アンドープＧａＡｓ層からなるスペーサ
層５と、ｎ−Ａｌ0.25Ｇａ0.75Ａｓからなるエミッタ層
６と、ｎ−Ａｌx Ｇａ1-x Ａｓ層（ｘ：０．２５→０）
からなるグレーデッド層７と、ｎ−ＧａＡｓからなるエ
ミッタコンタクト層８と、ｎ−Ｉｎx Ｇａ1-x Ａｓグレ
ーデッド層（ｘ：０→０．５）９と、ｎ−Ｉｎ0.5 Ｇａ
0.5 Ａｓ層１０と、ＡｕＧｅＮｉからなるエミッタ電極
３０ａと、ＡｕＭｎからなるベース電極２３ａと、Ａｕ
ＧｅＮｉからなるコレクタ電極２５と、絶縁領域２１
と、ＳｉＯ2 膜１２および２６ａと、ＡｕＭｎ層２３ｃ
と、コンタクト孔３２ｂ，３２ｃおよび３２ｅから構成
されている。なお、図１４（ａ）において、ＳｉＯ2 膜
２６ａのみで覆われている部分は実線で描いてある。
絶縁性基板１と、ｎ−ＧａＡｓからなるコレクタコンタ
クト層２およびコレクタ層３と、ｐ−ＧａＡｓからなる
ベース層４と、アンドープＧａＡｓ層からなるスペーサ
層５と、ｎ−Ａｌ0.25Ｇａ0.75Ａｓからなるエミッタ層
６と、ｎ−Ａｌx Ｇａ1-x Ａｓ層（ｘ：０．２５→０）
からなるグレーデッド層７と、ｎ−ＧａＡｓからなるエ
ミッタコンタクト層８と、ｎ−Ｉｎx Ｇａ1-x Ａｓグレ
ーデッド層（ｘ：０→０．５）９と、ｎ−Ｉｎ0.5 Ｇａ
0.5 Ａｓ層１０と、ＡｕＧｅＮｉからなるエミッタ電極
３０ａと、ＡｕＭｎからなるベース電極２３ａと、Ａｕ
ＧｅＮｉからなるコレクタ電極２５と、絶縁領域２１
と、ＳｉＯ2 膜１２および２６ａと、ＡｕＭｎ層２３ｃ
と、コンタクト孔３２ｂ，３２ｃおよび３２ｅから構成
されている。なお、図１４（ａ）において、ＳｉＯ2 膜
２６ａのみで覆われている部分は実線で描いてある。
【０００５】通常、ベース層は、トランジスタを高速動
作させるために厚さを６０〜１００ｎｍ、ｐ型不純物濃
度を１０19ｃｍ-3台に設定することが多い。ｐ型不純物
としては、例えば、分子線エピタキシー法（以降、ＭＥ
Ｂ法と称す）によりベース層を形成する場合にはＢｅ、
有機金属気相成長法（以降、ＭＯＣＶＤ法と称す）によ
りベース層を形成する場合にはＣもしくはＺｎが用いら
れることが多い。図１４（ｂ）では、エミッタ・ベース
接合部が階段接合型となっているが、この他にエミッタ
・ベース接合部において、Ａｌx Ｇａ1-x Ａｓエミッタ
層のＡｌ組成ｘを徐々に変化させて傾斜接合型としたも
のもよく用いられる。また、エミッタコンタクト層とし
てｎ−ＧａＡｓ層８上にｎ−ＩｎＧａＡｓ層９，１０を
形成することにより、コンタクト抵抗の低減を図ること
ができる。
作させるために厚さを６０〜１００ｎｍ、ｐ型不純物濃
度を１０19ｃｍ-3台に設定することが多い。ｐ型不純物
としては、例えば、分子線エピタキシー法（以降、ＭＥ
Ｂ法と称す）によりベース層を形成する場合にはＢｅ、
有機金属気相成長法（以降、ＭＯＣＶＤ法と称す）によ
りベース層を形成する場合にはＣもしくはＺｎが用いら
れることが多い。図１４（ｂ）では、エミッタ・ベース
接合部が階段接合型となっているが、この他にエミッタ
・ベース接合部において、Ａｌx Ｇａ1-x Ａｓエミッタ
層のＡｌ組成ｘを徐々に変化させて傾斜接合型としたも
のもよく用いられる。また、エミッタコンタクト層とし
てｎ−ＧａＡｓ層８上にｎ−ＩｎＧａＡｓ層９，１０を
形成することにより、コンタクト抵抗の低減を図ること
ができる。
【０００６】図１４（ａ）において、長方形領域２０の
外側に形成されるベース電極２３ａの引き出し部は絶縁
化されたＧａＡｓ層（ベース層）４上に形成されてい
る。同様に、エミッタ層６もまた引き出し部を有してお
り、その部分は真性ベース層および外部ベース層により
囲まれる領域から突出して絶縁化されたＧａＡｓ層（エ
ミッタコンタクト層）上に形成されている。
外側に形成されるベース電極２３ａの引き出し部は絶縁
化されたＧａＡｓ層（ベース層）４上に形成されてい
る。同様に、エミッタ層６もまた引き出し部を有してお
り、その部分は真性ベース層および外部ベース層により
囲まれる領域から突出して絶縁化されたＧａＡｓ層（エ
ミッタコンタクト層）上に形成されている。
【０００７】図１５〜図１７は、上述の従来のバイポー
ラトランジスタの製造方法を説明するための工程順に示
した半導体チップの平面図および断面図である。
ラトランジスタの製造方法を説明するための工程順に示
した半導体チップの平面図および断面図である。
【０００８】この従来例では、まず、図１５（ａ），
（ｂ）に示すように、ＧａＡｓからなる半絶縁性基板１
上にｎ−ＧａＡｓ層２および３、ｐ−ＧａＡｓ層４、ア
ンドープＧａＡｓ層５、ｎ−Ａｌ0.25Ｇａ0.75Ａｓ層
６、ｎ−Ａｌx Ｇａ1-x Ａｓ層（ｘ：０．２５→０）
７、ｎ−ＧａＡｓ層８、およびｎ−Ｉｎx Ｇａ1-x Ａｓ
層（ｘ：０→０．５）９とｎ−Ｉｎ0.5 Ｇａ0.5 Ａｓ層
１０を順次、ＭＢＥ法により形成した後、バイポーラト
ランジスタを形成する長方形領域２０を除いた他の部分
にＨ+ を注入して絶縁領域２１を形成する。
（ｂ）に示すように、ＧａＡｓからなる半絶縁性基板１
上にｎ−ＧａＡｓ層２および３、ｐ−ＧａＡｓ層４、ア
ンドープＧａＡｓ層５、ｎ−Ａｌ0.25Ｇａ0.75Ａｓ層
６、ｎ−Ａｌx Ｇａ1-x Ａｓ層（ｘ：０．２５→０）
７、ｎ−ＧａＡｓ層８、およびｎ−Ｉｎx Ｇａ1-x Ａｓ
層（ｘ：０→０．５）９とｎ−Ｉｎ0.5 Ｇａ0.5 Ａｓ層
１０を順次、ＭＢＥ法により形成した後、バイポーラト
ランジスタを形成する長方形領域２０を除いた他の部分
にＨ+ を注入して絶縁領域２１を形成する。
【０００９】次に図１６（ａ），（ｂ）に示すように、
全面にＡｕＧｅＮｉ層およびＳｉＯ2 膜１２を形成した
後、エミッタ領域およびエミッタ引きだし領域を規定す
るために、矩形領域１３ａを覆うホトレジスト膜（図示
しない）を形成し、これをマスクとしてＳｉＯ2 膜１２
およびＡｕＧｅＮｉ層をそれぞれ反応性イオンビームエ
ッチングおよびイオンミリング法によりエッチングして
除去することによりエミッタ電極３０ａを形成する。続
いて、前述のホトレジスト膜を除去した後、ＳｉＯ2 膜
１２をマスクとして、ｎ−ＩｎＧａＡｓ層１０，９、ｎ
−ＧａＡｓ層８、ｎ−Ａｌx Ｇａ1-x Ａｓ層（ｘ：０．
２５→０）７、ｎ−Ａｌ0.25Ｇａ0.75Ａｓ層６およびア
ンドープＧａＡｓ層５をエッチングして除去し、ｐ−Ｇ
ａＡｓ層４を露出すると同時にエミッタ層を形成する。
さらに、全面にＨ+ を注入することにより、外部ベース
直下のｎ−ＧａＡｓ層３を絶縁化して外部ベース・コレ
クタ間の寄生容量を低減する。
全面にＡｕＧｅＮｉ層およびＳｉＯ2 膜１２を形成した
後、エミッタ領域およびエミッタ引きだし領域を規定す
るために、矩形領域１３ａを覆うホトレジスト膜（図示
しない）を形成し、これをマスクとしてＳｉＯ2 膜１２
およびＡｕＧｅＮｉ層をそれぞれ反応性イオンビームエ
ッチングおよびイオンミリング法によりエッチングして
除去することによりエミッタ電極３０ａを形成する。続
いて、前述のホトレジスト膜を除去した後、ＳｉＯ2 膜
１２をマスクとして、ｎ−ＩｎＧａＡｓ層１０，９、ｎ
−ＧａＡｓ層８、ｎ−Ａｌx Ｇａ1-x Ａｓ層（ｘ：０．
２５→０）７、ｎ−Ａｌ0.25Ｇａ0.75Ａｓ層６およびア
ンドープＧａＡｓ層５をエッチングして除去し、ｐ−Ｇ
ａＡｓ層４を露出すると同時にエミッタ層を形成する。
さらに、全面にＨ+ を注入することにより、外部ベース
直下のｎ−ＧａＡｓ層３を絶縁化して外部ベース・コレ
クタ間の寄生容量を低減する。
【００１０】次に図１７（ａ），（ｂ）に示すように、
所定の開口２２を有するホトレジスト膜（図示しない）
を形成した後、これをマスクとして上方よりＡｕＭｎ層
２３ｃを蒸着し、リフトオフを行ってホトレジスト膜を
除去することにより、ベース電極２３ａを自己整合的に
形成する。続いて、Ｕ字形の開口２４を有するホトレジ
スト膜（図示しない）を形成し、これをマスクとしてｐ
−ＧａＡｓ層４およびｎ−ＧａＡｓ層３をエッチングに
より除去してｎ−ＧａＡｓ層２を露出する。さらに、こ
のホトレジスト膜をマスクとしてｎ−ＧａＡｓ層２の表
面にオーミック金属のＡｕＧｅＮｉ層を上方から蒸着し
た後、有機溶剤中でホトレジスト膜を溶かしリフトオフ
を行うことによりコレクタ電極２５を形成する。
所定の開口２２を有するホトレジスト膜（図示しない）
を形成した後、これをマスクとして上方よりＡｕＭｎ層
２３ｃを蒸着し、リフトオフを行ってホトレジスト膜を
除去することにより、ベース電極２３ａを自己整合的に
形成する。続いて、Ｕ字形の開口２４を有するホトレジ
スト膜（図示しない）を形成し、これをマスクとしてｐ
−ＧａＡｓ層４およびｎ−ＧａＡｓ層３をエッチングに
より除去してｎ−ＧａＡｓ層２を露出する。さらに、こ
のホトレジスト膜をマスクとしてｎ−ＧａＡｓ層２の表
面にオーミック金属のＡｕＧｅＮｉ層を上方から蒸着し
た後、有機溶剤中でホトレジスト膜を溶かしリフトオフ
を行うことによりコレクタ電極２５を形成する。
【００１１】次に全面にＳｉＯ2 膜２６ａを形成して平
坦化を行った後、所定箇所にコンタクト孔３２ｂ，３２
ｃおよび３２ｅを設け、これらコンタクト孔３２ｂ，３
２ｃおよび３２ｅを介してそれぞれベース電極２３ａ、
コレクタ電極２５およびエミッタ電極３０ａに接続する
電極パッド（図示しない）をＳｉＯ2 膜２６ａ上に形成
して、図１４（ａ），（ｂ）に示すような化合物半導体
のバイポーラトランジスタが完成する。
坦化を行った後、所定箇所にコンタクト孔３２ｂ，３２
ｃおよび３２ｅを設け、これらコンタクト孔３２ｂ，３
２ｃおよび３２ｅを介してそれぞれベース電極２３ａ、
コレクタ電極２５およびエミッタ電極３０ａに接続する
電極パッド（図示しない）をＳｉＯ2 膜２６ａ上に形成
して、図１４（ａ），（ｂ）に示すような化合物半導体
のバイポーラトランジスタが完成する。
【００１２】
【発明が解決しようとする課題】バイポーラトランジス
タの遮断周波数ｆT および最大発振周波数ｆmax は
タの遮断周波数ｆT および最大発振周波数ｆmax は
【００１３】
【数１】
【００１４】と表せる。（１）式においてτE はエミッ
タ時定数、τB はベース走行時間、τC はコレクタ走行
時間、τCCはコレクタ時定数であり、（２）式において
γb はベース抵抗、ＣBCはベース・コレクタ間容量であ
る。
タ時定数、τB はベース走行時間、τC はコレクタ走行
時間、τCCはコレクタ時定数であり、（２）式において
γb はベース抵抗、ＣBCはベース・コレクタ間容量であ
る。
【００１５】（１）式において、エミッタ時定数τE お
よびコレクタ時定数τCCは
よびコレクタ時定数τCCは
【００１６】
【数２】
【００１７】と表され、ここでｋはボルツマン定数、Ｔ
は温度、ｎは理想定数、ｑは電子電荷の大きさ、ＩC は
コレクタ電流、ＣBEはベース・エミッタ間容量、ＲEEは
エミッタ抵抗、ＲC はコレクタ抵抗である。
は温度、ｎは理想定数、ｑは電子電荷の大きさ、ＩC は
コレクタ電流、ＣBEはベース・エミッタ間容量、ＲEEは
エミッタ抵抗、ＲC はコレクタ抵抗である。
【００１８】（２）式より、ベース・コレクタ間容量Ｃ
BCの低減はｆmax を増大させるために非常に有効である
ことがわかる。また、（１），（３）および（４）式よ
り、ベース・コレクタ間容量の低減はｆT の増大にも有
効であることがわかる。
BCの低減はｆmax を増大させるために非常に有効である
ことがわかる。また、（１），（３）および（４）式よ
り、ベース・コレクタ間容量の低減はｆT の増大にも有
効であることがわかる。
【００１９】ベース・コレクタ間容量には、バイポーラ
トランジスタの真性部分に付随する真性容量成分の他
に、外部ベース・コレクタ間に付随する容量成分や電極
間に付随する浮遊容量等の寄生容量が含まれる。従来の
バイポーラトランジスタにおいては、この寄生容量を充
分に低減することが困難であり、このことは素子の高速
化・高周波化を阻害する大きな要因の一つとなってい
た。
トランジスタの真性部分に付随する真性容量成分の他
に、外部ベース・コレクタ間に付随する容量成分や電極
間に付随する浮遊容量等の寄生容量が含まれる。従来の
バイポーラトランジスタにおいては、この寄生容量を充
分に低減することが困難であり、このことは素子の高速
化・高周波化を阻害する大きな要因の一つとなってい
た。
【００２０】また、１０19ｃｍ-3台のキャリア濃度を有
する高濃度ベース層や高濃度エミッタコンタクト層をイ
オン注入により充分に高抵抗化・絶縁化するのは困難で
あるとともに、素子製造工程の途中で行われる熱処理に
よりキャリアが回復して絶縁性が劣化してしまうという
問題を生じ易い。この場合、従来のバイポーラトランジ
スタにおいては、エミッタ電極引きだし部に寄生のエミ
ッタ・ベース容量が生じたり、上述のベース・コレクタ
間寄生容量が増加することによりｆT およびｆmax が低
下するといった問題を生じてしまう。
する高濃度ベース層や高濃度エミッタコンタクト層をイ
オン注入により充分に高抵抗化・絶縁化するのは困難で
あるとともに、素子製造工程の途中で行われる熱処理に
よりキャリアが回復して絶縁性が劣化してしまうという
問題を生じ易い。この場合、従来のバイポーラトランジ
スタにおいては、エミッタ電極引きだし部に寄生のエミ
ッタ・ベース容量が生じたり、上述のベース・コレクタ
間寄生容量が増加することによりｆT およびｆmax が低
下するといった問題を生じてしまう。
【００２１】本発明の目的は、このような問題点を解決
して、ベース・コレクタ間およびベース・エミッタ間の
寄生容量を著しく低減し、それによりｆT およびｆmax
が向上されたバイポーラトランジスタの製造方法を提供
することにある。
して、ベース・コレクタ間およびベース・エミッタ間の
寄生容量を著しく低減し、それによりｆT およびｆmax
が向上されたバイポーラトランジスタの製造方法を提供
することにある。
【００２２】
【課題を解決するための手段】本発明のバイポーラトラ
ンジスタは、半絶縁性基板上に少なくともコレクタ層，
ベース層およびエミッタ層からなる半導体積層構造が形
成されたバイポーラトランジスタにおいて、真性ベース
層が第１の領域に配置形成され、前記真性ベース層と電
気的に結合された外部ベース層が第２の領域に配置形成
され、前記第１および第２の領域を除く第３の領域にお
いてベース層が除去されるとともに、前記第３の領域に
引き出されたベース電極の少なくとも一部が絶縁体層上
に形成されてなるものである。
ンジスタは、半絶縁性基板上に少なくともコレクタ層，
ベース層およびエミッタ層からなる半導体積層構造が形
成されたバイポーラトランジスタにおいて、真性ベース
層が第１の領域に配置形成され、前記真性ベース層と電
気的に結合された外部ベース層が第２の領域に配置形成
され、前記第１および第２の領域を除く第３の領域にお
いてベース層が除去されるとともに、前記第３の領域に
引き出されたベース電極の少なくとも一部が絶縁体層上
に形成されてなるものである。
【００２３】また、半絶縁性基板上に少なくともコレク
タ層，ベース層およびエミッタ層からなる半導体積層構
造が形成されたバイポーラトランジスタにおいて、真性
ベース層が第１の領域に配置形成され、前記真性ベース
層と電気的に結合された外部ベース層が第２の領域に配
置形成され、前記第１および第２の領域を除く第３の領
域においてベース層が絶縁化されるとともに、前記第３
の領域に引き出されたベース電極の少なくとも一部が絶
縁体層上に形成されてなるものでもよい。
タ層，ベース層およびエミッタ層からなる半導体積層構
造が形成されたバイポーラトランジスタにおいて、真性
ベース層が第１の領域に配置形成され、前記真性ベース
層と電気的に結合された外部ベース層が第２の領域に配
置形成され、前記第１および第２の領域を除く第３の領
域においてベース層が絶縁化されるとともに、前記第３
の領域に引き出されたベース電極の少なくとも一部が絶
縁体層上に形成されてなるものでもよい。
【００２４】但し、第２の領域と第３の領域の境界部に
おける外部ベース層と絶縁体層の段差がベース電極の厚
さよりも小さいものであってもよい。
おける外部ベース層と絶縁体層の段差がベース電極の厚
さよりも小さいものであってもよい。
【００２５】また、エミッタ層が第１の領域および第２
の領域により形成される第４の領域の内部に配置形成さ
れてなるものであってもよい。
の領域により形成される第４の領域の内部に配置形成さ
れてなるものであってもよい。
【００２６】このような本発明のバイポーラトランジス
タを実現するための製造方法は、半絶縁性基板上に少な
くとも第１の半導体層からなるコレクタコンタクト層、
第２の半導体層からなるコレクタ層、第３の半導体層か
らなるベース層、第４の半導体層からなるエミッタ層お
よび第５の半導体層からなるエミッタコンタクト層を含
む半導体積層構造を形成する工程と、前記半導体積層構
造上に第１の導体層および第１の絶縁体層を順次形成し
た後、前記第１の絶縁体層上に所定のパターンの第１の
マスクを形成し、この第１のマスクを用いて前記第１の
絶縁体層、前記第１の導体層、前記第５の半導体層およ
び前記第４の半導体層の一部を所定の厚さになるまで順
次エッチングにより除去する工程と、前記第１のマスク
を除去した後、所定のパターンの第２のマスクを形成
し、この第２のマスクを用いて前記第４の半導体層およ
び前記第３の半導体層、もしくは前記第４の半導体層、
前記第３の半導体層および前記第２の半導体層の一部を
エッチングにより除去する工程と、前記第２のマスクを
除去して全面に第２の絶縁体層を形成した後、前記第２
の絶縁体層上に所定のパターンの第３のマスクを形成
し、この第３のマスクを用いて前記第２の絶縁体層をエ
ッチングにより除去することにより、前記第４の半導体
層、前記第５の半導体層、前記第１の導体層および前記
第１の絶縁体層の側面に第２の絶縁体層からなる側壁を
形成する工程と、前記第３のマスクを除去し、前記第１
および第２の絶縁体層をマスクとして前記第４の半導体
層、もしくは前記第４の半導体層および前記第３の半導
体層の一部をエッチングにより除去した後、前記第３の
半導体層上に所定の厚さの第６の半導体層を選択的に形
成する工程と、所定のパターンの第４のマスクを形成
し、この第４のマスクを用いて前記第２の半導体層およ
び前記第１の半導体層を絶縁化する工程と、前記第４の
マスクを除去し、前記第６の半導体層および前記第２の
絶縁体層上に所定のパターンの第２の導体層からなるベ
ース電極を形成する工程とを含むことを特徴とする。
タを実現するための製造方法は、半絶縁性基板上に少な
くとも第１の半導体層からなるコレクタコンタクト層、
第２の半導体層からなるコレクタ層、第３の半導体層か
らなるベース層、第４の半導体層からなるエミッタ層お
よび第５の半導体層からなるエミッタコンタクト層を含
む半導体積層構造を形成する工程と、前記半導体積層構
造上に第１の導体層および第１の絶縁体層を順次形成し
た後、前記第１の絶縁体層上に所定のパターンの第１の
マスクを形成し、この第１のマスクを用いて前記第１の
絶縁体層、前記第１の導体層、前記第５の半導体層およ
び前記第４の半導体層の一部を所定の厚さになるまで順
次エッチングにより除去する工程と、前記第１のマスク
を除去した後、所定のパターンの第２のマスクを形成
し、この第２のマスクを用いて前記第４の半導体層およ
び前記第３の半導体層、もしくは前記第４の半導体層、
前記第３の半導体層および前記第２の半導体層の一部を
エッチングにより除去する工程と、前記第２のマスクを
除去して全面に第２の絶縁体層を形成した後、前記第２
の絶縁体層上に所定のパターンの第３のマスクを形成
し、この第３のマスクを用いて前記第２の絶縁体層をエ
ッチングにより除去することにより、前記第４の半導体
層、前記第５の半導体層、前記第１の導体層および前記
第１の絶縁体層の側面に第２の絶縁体層からなる側壁を
形成する工程と、前記第３のマスクを除去し、前記第１
および第２の絶縁体層をマスクとして前記第４の半導体
層、もしくは前記第４の半導体層および前記第３の半導
体層の一部をエッチングにより除去した後、前記第３の
半導体層上に所定の厚さの第６の半導体層を選択的に形
成する工程と、所定のパターンの第４のマスクを形成
し、この第４のマスクを用いて前記第２の半導体層およ
び前記第１の半導体層を絶縁化する工程と、前記第４の
マスクを除去し、前記第６の半導体層および前記第２の
絶縁体層上に所定のパターンの第２の導体層からなるベ
ース電極を形成する工程とを含むことを特徴とする。
【００２７】また、半絶縁性基板上に少なくとも第１の
半導体層からなるコレクタコンタクト層、第２の半導体
層からなるコレクタ層、第３の半導体層からなるベース
層、第４の半導体層からなるエミッタ層および第５の半
導体層からなるエミッタコンタクト層を含む半導体積層
構造を形成する工程と、前記半導体積層構造上に第１の
導体層および第１の絶縁体層を順次形成した後、前記第
１の絶縁体層上に所定のパターンの第１のマスクを形成
し、この第１のマスクを用いて前記第１の絶縁体層、前
記第１の導体層、前記第５の半導体層および前記第４の
半導体層の一部を所定の厚さになるまで順次エッチング
により除去する工程と、前記第１のマスクを除去した
後、所定のパターンの第２のマスクを形成し、この第２
のマスクを用いて前記第４の半導体層および前記第３の
半導体層、もしくは前記第４の半導体層、前記第３の半
導体層および前記第２の半導体層の一部をエッチングに
より除去する工程と、前記第２のマスクを除去して全面
に第２の絶縁体層を形成した後、前記第２の絶縁体層上
に所定のパターンの第３のマスクを形成し、この第３の
マスクを用いて前記第２の絶縁体層をエッチングにより
除去することにより、前記第４の半導体層、前記第５の
半導体層、前記第１の導体層および前記第１の絶縁体層
の側面に第２の絶縁体層からなる側壁を形成する工程
と、前記第３のマスクを除去し、前記第１および第２の
絶縁体層をマスクとして前記第４の半導体層および前記
第３の半導体層、もしくは前記第４の半導体層、前記第
３の半導体層および前記第２の半導体層の一部をエッチ
ングにより除去した後、前記第２の半導体層上に所定の
厚さの第６の半導体層を選択的に形成する工程と、所定
のパターンの第４のマスクを形成し、この第４のマスク
を用いて前記第２の半導体層および前記第１の半導体層
を絶縁化する工程と、前記第４のマスクを除去し、前記
第６の半導体層および前記第２の絶縁体層上に所定のパ
ターンの第２の導体層からなるベース電極を形成する工
程とを含むことを特徴とする。
半導体層からなるコレクタコンタクト層、第２の半導体
層からなるコレクタ層、第３の半導体層からなるベース
層、第４の半導体層からなるエミッタ層および第５の半
導体層からなるエミッタコンタクト層を含む半導体積層
構造を形成する工程と、前記半導体積層構造上に第１の
導体層および第１の絶縁体層を順次形成した後、前記第
１の絶縁体層上に所定のパターンの第１のマスクを形成
し、この第１のマスクを用いて前記第１の絶縁体層、前
記第１の導体層、前記第５の半導体層および前記第４の
半導体層の一部を所定の厚さになるまで順次エッチング
により除去する工程と、前記第１のマスクを除去した
後、所定のパターンの第２のマスクを形成し、この第２
のマスクを用いて前記第４の半導体層および前記第３の
半導体層、もしくは前記第４の半導体層、前記第３の半
導体層および前記第２の半導体層の一部をエッチングに
より除去する工程と、前記第２のマスクを除去して全面
に第２の絶縁体層を形成した後、前記第２の絶縁体層上
に所定のパターンの第３のマスクを形成し、この第３の
マスクを用いて前記第２の絶縁体層をエッチングにより
除去することにより、前記第４の半導体層、前記第５の
半導体層、前記第１の導体層および前記第１の絶縁体層
の側面に第２の絶縁体層からなる側壁を形成する工程
と、前記第３のマスクを除去し、前記第１および第２の
絶縁体層をマスクとして前記第４の半導体層および前記
第３の半導体層、もしくは前記第４の半導体層、前記第
３の半導体層および前記第２の半導体層の一部をエッチ
ングにより除去した後、前記第２の半導体層上に所定の
厚さの第６の半導体層を選択的に形成する工程と、所定
のパターンの第４のマスクを形成し、この第４のマスク
を用いて前記第２の半導体層および前記第１の半導体層
を絶縁化する工程と、前記第４のマスクを除去し、前記
第６の半導体層および前記第２の絶縁体層上に所定のパ
ターンの第２の導体層からなるベース電極を形成する工
程とを含むことを特徴とする。
【００２８】
【作用】ベース・コレクタ間容量の内、外部ベース・コ
レクタ間容量を除く他の寄生容量が何に起因するのかは
あまり明らかではない。しかしながら、素子の高周波等
価回路解析等の検討に基づくと、特に微細素子において
はベース・コレクタ間容量の大半がこの寄生容量によっ
て占められているといえる。
レクタ間容量を除く他の寄生容量が何に起因するのかは
あまり明らかではない。しかしながら、素子の高周波等
価回路解析等の検討に基づくと、特に微細素子において
はベース・コレクタ間容量の大半がこの寄生容量によっ
て占められているといえる。
【００２９】例えば、ＧａＡｓの比誘電率１３．１に対
してＳｉＯ2 の比誘電率は１．５である。従って、従来
構造のバイポーラトランジスタにおいて絶縁化されたＧ
ａＡｓ層上に形成されるベース電極の引き出し部をＳｉ
Ｏ2 膜上に形成してやれば、この電極引き出し部に付随
するベース・コレクタ間寄生容量は著しく低減されると
期待される。しかもこれにより、ベース電極引き出し部
直下の絶縁領域へ注入されるベースリーク電流を抑止す
ることができる。この場合、素子製造上の問題として、
外部ベース層上のベース電極と電極引き出し部に形成さ
れたＳｉＯ2 膜上のベース電極との間に段切れが生じて
しまうということが考えられるが、外部ベース層とＳｉ
Ｏ2 膜の接続部における両者の表面の段差をベース電極
の厚さよりも小さく抑えることにより、この問題を解決
できる。なお、ベース電極引き出し部の下に形成される
絶縁体層としてはＳｉＯ2 膜に限らず、窒化シリコン膜
やポリイミド膜等を用いても同様の効果が得られる。
してＳｉＯ2 の比誘電率は１．５である。従って、従来
構造のバイポーラトランジスタにおいて絶縁化されたＧ
ａＡｓ層上に形成されるベース電極の引き出し部をＳｉ
Ｏ2 膜上に形成してやれば、この電極引き出し部に付随
するベース・コレクタ間寄生容量は著しく低減されると
期待される。しかもこれにより、ベース電極引き出し部
直下の絶縁領域へ注入されるベースリーク電流を抑止す
ることができる。この場合、素子製造上の問題として、
外部ベース層上のベース電極と電極引き出し部に形成さ
れたＳｉＯ2 膜上のベース電極との間に段切れが生じて
しまうということが考えられるが、外部ベース層とＳｉ
Ｏ2 膜の接続部における両者の表面の段差をベース電極
の厚さよりも小さく抑えることにより、この問題を解決
できる。なお、ベース電極引き出し部の下に形成される
絶縁体層としてはＳｉＯ2 膜に限らず、窒化シリコン膜
やポリイミド膜等を用いても同様の効果が得られる。
【００３０】ベース電極引き出し部における正孔注入を
防止しても、真性ベース層および外部ベース層と接する
絶縁領域が充分に高抵抗化・絶縁化されていない場合
は、それらの領域から正孔注入が生じ、これが寄生容量
増大の要因となる。一般に、化合物半導体のバイポーラ
トランジスタにおいては絶縁化されるベース層が高濃度
にドーピングされているため、素子製造中の熱処理によ
り絶縁性が劣化し易い。真性ベース層および外部ベース
層を除く他の領域のベース層を除去することにより、こ
の問題は解決され、より一層、寄生容量を低減すること
ができる。
防止しても、真性ベース層および外部ベース層と接する
絶縁領域が充分に高抵抗化・絶縁化されていない場合
は、それらの領域から正孔注入が生じ、これが寄生容量
増大の要因となる。一般に、化合物半導体のバイポーラ
トランジスタにおいては絶縁化されるベース層が高濃度
にドーピングされているため、素子製造中の熱処理によ
り絶縁性が劣化し易い。真性ベース層および外部ベース
層を除く他の領域のベース層を除去することにより、こ
の問題は解決され、より一層、寄生容量を低減すること
ができる。
【００３１】同様に、従来構造のバイポーラトランジス
タにおいて絶縁領域上に形成されるエミッタ引き出し部
もまた、ベース・エミッタ間容量およびベース・コレク
タ間容量の寄生成分を増大させる要因となっている。従
って、このエミッタ引き出し部は除去されることが、よ
り一層、寄生容量を低減する上で望ましい。
タにおいて絶縁領域上に形成されるエミッタ引き出し部
もまた、ベース・エミッタ間容量およびベース・コレク
タ間容量の寄生成分を増大させる要因となっている。従
って、このエミッタ引き出し部は除去されることが、よ
り一層、寄生容量を低減する上で望ましい。
【００３２】
【実施例】以下に、本発明の実施例について図面を用い
て説明する。
て説明する。
【００３３】図１（ａ），（ｂ）は、本発明の第１の実
施例であるバイポーラトランジスタの平面図およびｘ−
ｘ線断面図である。
施例であるバイポーラトランジスタの平面図およびｘ−
ｘ線断面図である。
【００３４】このバイポーラトランジスタの構造を、そ
の製造方法を説明しつつ明らかにする。図２〜図９は本
発明の第１の実施例であるバイポーラトランジスタの製
造方法を説明するための工程順に示した半導体チップの
断面図である。
の製造方法を説明しつつ明らかにする。図２〜図９は本
発明の第１の実施例であるバイポーラトランジスタの製
造方法を説明するための工程順に示した半導体チップの
断面図である。
【００３５】まず、図２（ａ），（ｂ）に示すように、
ＧａＡｓからなる半絶縁性基板１上に厚さ５００ｎｍ，
不純物濃度３×１０18ｃｍ-3のｎ−ＧａＡｓ層２（コレ
クタコンタクト層）、厚さ５００ｎｍ，不純物濃度５×
１０16ｃｍ-3のｎ−ＧａＡｓ層３（コレクタ層）、厚さ
８０ｎｍ，不純物濃度４×１０19ｃｍ-3のｐ−ＧａＡｓ
層４（ベース層）、厚さ１０ｎｍのアンドープＧａＡｓ
層５（スペーサ層）、厚さ１５０ｎｍ，不純物濃度３×
１０17ｃｍ-3のｎ−Ａｌ0.25Ｇａ0.75Ａｓ層６（エミッ
タ層）、厚さ５０ｎｍ，不純物濃度を３×１０17ｃｍ-3
から６×１０18ｃｍ-3まで変化させたｎ−Ａｌx Ｇａ
1-x Ａｓ層（ｘ：０．２５→０）７（第１のグレーデッ
ド層）、厚さ６０ｎｍ，不純物濃度６×１０18ｃｍ-3の
ｎ−ＧａＡｓ層８、厚さ５０ｎｍ，不純物濃度を６×１
０18ｃｍ-3から２×１０19ｃｍ-3まで変化させたｎ−Ｉ
ｎx Ｇａ1-x Ａｓ層（ｘ：０→０．５）９（第２のグレ
ーデッド層）、厚さ５０ｎｍ，不純物濃度２×１０19ｃ
ｍ-3のｎ−Ｉｎ0.5 Ｇａ0.5Ａｓ層１０（エミッタコン
タクト層）をＭＢＥ法により順次形成する。この場合、
ｎ型不純物としてはＳｉが、ｐ型不純物としてはＢｅを
用いる。続いて、全面に厚さ３００ｎｍのＷＳｉ層１１
および厚さ２００ｎｍのＳｉＯ2 膜１２をそれぞれスパ
ッタ法およびＣＶＤ法により被着した後、矩形領域１３
を覆うホトレジスト膜１４を形成し、このホトレジスト
膜１４をマスクとして、ＳｉＯ2 膜１２およびＷＳｉ層
１１をそれぞれＣＦ4 およびＳＦ6 をエッチングガスに
用いた反応性イオンビームエッチングにより順次除去す
る。さらに、Ｃｌ2 をエッチングガスに用いた反応性イ
オンビームエッチングにより、ｎ−Ｉｎ0.5 Ｇａ0.5 Ａ
ｓ層１０、ｎ−Ｉｎx Ｇａ1-x Ａｓ層９、ｎ−ＧａＡｓ
層８、ｎ−Ａｌx Ｇａ1-x Ａｓ層７を順次除去し、厚さ
が約５０ｎｍになるまで同様にしてｎ−Ａｌ0.25Ｇａ
0.75Ａｓ層６をエッチングする。
ＧａＡｓからなる半絶縁性基板１上に厚さ５００ｎｍ，
不純物濃度３×１０18ｃｍ-3のｎ−ＧａＡｓ層２（コレ
クタコンタクト層）、厚さ５００ｎｍ，不純物濃度５×
１０16ｃｍ-3のｎ−ＧａＡｓ層３（コレクタ層）、厚さ
８０ｎｍ，不純物濃度４×１０19ｃｍ-3のｐ−ＧａＡｓ
層４（ベース層）、厚さ１０ｎｍのアンドープＧａＡｓ
層５（スペーサ層）、厚さ１５０ｎｍ，不純物濃度３×
１０17ｃｍ-3のｎ−Ａｌ0.25Ｇａ0.75Ａｓ層６（エミッ
タ層）、厚さ５０ｎｍ，不純物濃度を３×１０17ｃｍ-3
から６×１０18ｃｍ-3まで変化させたｎ−Ａｌx Ｇａ
1-x Ａｓ層（ｘ：０．２５→０）７（第１のグレーデッ
ド層）、厚さ６０ｎｍ，不純物濃度６×１０18ｃｍ-3の
ｎ−ＧａＡｓ層８、厚さ５０ｎｍ，不純物濃度を６×１
０18ｃｍ-3から２×１０19ｃｍ-3まで変化させたｎ−Ｉ
ｎx Ｇａ1-x Ａｓ層（ｘ：０→０．５）９（第２のグレ
ーデッド層）、厚さ５０ｎｍ，不純物濃度２×１０19ｃ
ｍ-3のｎ−Ｉｎ0.5 Ｇａ0.5Ａｓ層１０（エミッタコン
タクト層）をＭＢＥ法により順次形成する。この場合、
ｎ型不純物としてはＳｉが、ｐ型不純物としてはＢｅを
用いる。続いて、全面に厚さ３００ｎｍのＷＳｉ層１１
および厚さ２００ｎｍのＳｉＯ2 膜１２をそれぞれスパ
ッタ法およびＣＶＤ法により被着した後、矩形領域１３
を覆うホトレジスト膜１４を形成し、このホトレジスト
膜１４をマスクとして、ＳｉＯ2 膜１２およびＷＳｉ層
１１をそれぞれＣＦ4 およびＳＦ6 をエッチングガスに
用いた反応性イオンビームエッチングにより順次除去す
る。さらに、Ｃｌ2 をエッチングガスに用いた反応性イ
オンビームエッチングにより、ｎ−Ｉｎ0.5 Ｇａ0.5 Ａ
ｓ層１０、ｎ−Ｉｎx Ｇａ1-x Ａｓ層９、ｎ−ＧａＡｓ
層８、ｎ−Ａｌx Ｇａ1-x Ａｓ層７を順次除去し、厚さ
が約５０ｎｍになるまで同様にしてｎ−Ａｌ0.25Ｇａ
0.75Ａｓ層６をエッチングする。
【００３６】次に図３（ａ），（ｂ）に示すように、有
機溶剤による洗浄を行いホトレジスト膜１４を除去した
後、矩形領域１３の上方を横断する長方形状のホトレジ
スト膜１５を形成する。ホトレジスト膜１５をマスクと
して、燐酸，過酸化水素および水の混合液によりｎ−Ａ
ｌ0.25Ｇａ0.75Ａｓ層６、アンドープＧａＡｓ層５およ
びｐ−ＧａＡｓ層４をエッチングして除去する。
機溶剤による洗浄を行いホトレジスト膜１４を除去した
後、矩形領域１３の上方を横断する長方形状のホトレジ
スト膜１５を形成する。ホトレジスト膜１５をマスクと
して、燐酸，過酸化水素および水の混合液によりｎ−Ａ
ｌ0.25Ｇａ0.75Ａｓ層６、アンドープＧａＡｓ層５およ
びｐ−ＧａＡｓ層４をエッチングして除去する。
【００３７】次に図４（ａ），（ｂ）に示すように、ホ
トレジスト膜１５を有機溶剤中で溶かした後、全面に厚
さ２００ｎｍのＳｉＯ2 膜１６を形成する。続いて、Ｓ
ｉＯ2 膜１６上に所定の開口１７を有するホトレジスト
膜１８を形成し、異方性の反応性イオンビームエッチン
グにより、ＳｉＯ2 膜１６の不要部分を除去することに
より、ＳｉＯ2 膜１２、ＷＳｉ層１１、ｎ−Ｉｎ0.5 Ｇ
ａ0.5 Ａｓ層１０、ｎ−Ｉｎx Ｇａ1-x Ａｓ層９、ｎ−
ＧａＡｓ層８、ｎ−Ａｌx Ｇａ1-x Ａｓ層７からなる直
方体の側面にＳｉＯ2 膜１６からなる側壁を形成する。
トレジスト膜１５を有機溶剤中で溶かした後、全面に厚
さ２００ｎｍのＳｉＯ2 膜１６を形成する。続いて、Ｓ
ｉＯ2 膜１６上に所定の開口１７を有するホトレジスト
膜１８を形成し、異方性の反応性イオンビームエッチン
グにより、ＳｉＯ2 膜１６の不要部分を除去することに
より、ＳｉＯ2 膜１２、ＷＳｉ層１１、ｎ−Ｉｎ0.5 Ｇ
ａ0.5 Ａｓ層１０、ｎ−Ｉｎx Ｇａ1-x Ａｓ層９、ｎ−
ＧａＡｓ層８、ｎ−Ａｌx Ｇａ1-x Ａｓ層７からなる直
方体の側面にＳｉＯ2 膜１６からなる側壁を形成する。
【００３８】次に図５（ａ），（ｂ）に示すように、有
機溶剤による洗浄を行いホトレジスト膜１８を除去した
後、ＳｉＯ2 膜１２および１６をマスクとして、燐酸，
過酸化水素および水の混合液によりｎ−Ａｌ0.25Ｇａ
0.75Ａｓ層６およびアンドープＧａＡｓ層５をエッチン
グして除去し、ｐ−ＧａＡｓ層４の表面を露出する。こ
の時、ＳｉＯ2 膜１６の下には厚さ約５０ｎｍのｎ−Ａ
ｌ0.25Ｇａ0.75Ａｓ層６からなる保護層が形成される。
続いて、トリメチルガリウム（Ｇａ（ＣＨ3 ）3 ：以降
ＴＭＧと称す）および個体砒素を成長原料に用いた分子
線エピタキシー法により、ＳｉＯ2 膜１２および１６を
マスクとして、ｐ−ＧａＡｓ層４上にｐ−ＧａＡｓ層１
９を選択的に形成する。成長温度４５０℃、ＴＭＧ流量
１ｃｃ／ｍｉｎ、Ａｓ4 分圧５×１０-6Ｔｏｒｒの条件
の下で不純物濃度４×１０20ｃｍ-3のｐ−ＧａＡｓ層１
９を厚さ約２６０ｎｍ形成し、ＳｉＯ2 膜１６と接する
長方形領域１７の外周部においてｐ−ＧａＡｓ層１９の
表面がＳｉＯ2 膜１６の表面とほぼ一致するようにす
る。
機溶剤による洗浄を行いホトレジスト膜１８を除去した
後、ＳｉＯ2 膜１２および１６をマスクとして、燐酸，
過酸化水素および水の混合液によりｎ−Ａｌ0.25Ｇａ
0.75Ａｓ層６およびアンドープＧａＡｓ層５をエッチン
グして除去し、ｐ−ＧａＡｓ層４の表面を露出する。こ
の時、ＳｉＯ2 膜１６の下には厚さ約５０ｎｍのｎ−Ａ
ｌ0.25Ｇａ0.75Ａｓ層６からなる保護層が形成される。
続いて、トリメチルガリウム（Ｇａ（ＣＨ3 ）3 ：以降
ＴＭＧと称す）および個体砒素を成長原料に用いた分子
線エピタキシー法により、ＳｉＯ2 膜１２および１６を
マスクとして、ｐ−ＧａＡｓ層４上にｐ−ＧａＡｓ層１
９を選択的に形成する。成長温度４５０℃、ＴＭＧ流量
１ｃｃ／ｍｉｎ、Ａｓ4 分圧５×１０-6Ｔｏｒｒの条件
の下で不純物濃度４×１０20ｃｍ-3のｐ−ＧａＡｓ層１
９を厚さ約２６０ｎｍ形成し、ＳｉＯ2 膜１６と接する
長方形領域１７の外周部においてｐ−ＧａＡｓ層１９の
表面がＳｉＯ2 膜１６の表面とほぼ一致するようにす
る。
【００３９】次に図６（ａ），（ｂ）に示すように、バ
イポーラトランジスタを形成する長方形領域２０を覆う
ホトレジスト膜を形成し、このホトレジスト膜をマスク
として長方形領域２０を除いた他の部分に加速電圧１４
５ｋｅＶ，ドーズ量３×１０15ｃｍ-2の条件でＨ+ を注
入し絶縁領域２１を形成する。続いて、前述のホトレジ
スト膜を除去した後、加速電圧１００ｋｅＶ，ドーズ量
５×１０12ｃｍ-2の条件でＨ+ を注入し、これにより外
部ベース・コレクタ間の寄生容量を低減する。
イポーラトランジスタを形成する長方形領域２０を覆う
ホトレジスト膜を形成し、このホトレジスト膜をマスク
として長方形領域２０を除いた他の部分に加速電圧１４
５ｋｅＶ，ドーズ量３×１０15ｃｍ-2の条件でＨ+ を注
入し絶縁領域２１を形成する。続いて、前述のホトレジ
スト膜を除去した後、加速電圧１００ｋｅＶ，ドーズ量
５×１０12ｃｍ-2の条件でＨ+ を注入し、これにより外
部ベース・コレクタ間の寄生容量を低減する。
【００４０】次に図７（ａ），（ｂ）に示すように、Ｕ
字形の開口２２を有するホトレジスト膜（図示しない）
を形成した後、Ｔｉ５０ｎｍ，Ｐｔ５０ｎｍ，Ａｕ１５
０ｎｍからなるＴｉ／Ｐｔ／Ａｕ層を上方からの蒸着に
より形成し、リフトオフを行ってベース電極２３を形成
する。続いて、コレクタ開口用の所定のパターン２４を
有するホトレジスト膜（図示しない）を形成し、これを
マスクとして緩衝フッ酸によりＳｉＯ2 膜１６を、ま
た、燐酸，過酸化水素および水の混合液によりｎ−Ｇａ
Ａｓ層３を順次エッチングして除去することにより、ｎ
−ＧａＡｓ層２の表面を露出する。さらに、上方よりｎ
−ＧａＡｓ層２のオーミック金属であるＡｕＧｅ／Ｎｉ
／Ａｕ層を蒸着し、リフトオフを行ってコレクタ電極２
５を形成する。
字形の開口２２を有するホトレジスト膜（図示しない）
を形成した後、Ｔｉ５０ｎｍ，Ｐｔ５０ｎｍ，Ａｕ１５
０ｎｍからなるＴｉ／Ｐｔ／Ａｕ層を上方からの蒸着に
より形成し、リフトオフを行ってベース電極２３を形成
する。続いて、コレクタ開口用の所定のパターン２４を
有するホトレジスト膜（図示しない）を形成し、これを
マスクとして緩衝フッ酸によりＳｉＯ2 膜１６を、ま
た、燐酸，過酸化水素および水の混合液によりｎ−Ｇａ
Ａｓ層３を順次エッチングして除去することにより、ｎ
−ＧａＡｓ層２の表面を露出する。さらに、上方よりｎ
−ＧａＡｓ層２のオーミック金属であるＡｕＧｅ／Ｎｉ
／Ａｕ層を蒸着し、リフトオフを行ってコレクタ電極２
５を形成する。
【００４１】次に図８（ａ），（ｂ）に示すように、全
面にＳｉＯ2 膜２６を形成して平坦化を行った後、エミ
ッタ電極取り出し用の矩形の開口２７を有するホトレジ
スト膜（図示しない）を形成する。このホトレジスト膜
をマスクとして、ＣＦ4 をエッチングガスに用いた反応
性イオンビームエッチングによりＳｉＯ2 膜２６および
ＳｉＯ2 膜１２を順次エッチングにより除去してＷＳｉ
層１１の表面を露出する。続いて、全面にＴｉ／Ｐｔ／
Ａｕ層をスパッタ法により被着した後、エミッタ電極形
成のための矩形領域２８を覆うホトレジスト膜２９を形
成する。このホトレジスト膜２９をマスクとして、不要
な部分のＴｉ／Ｐｔ／Ａｕ層をイオンミリング法によっ
て除去することによりエミッタ電極３０を形成する。
面にＳｉＯ2 膜２６を形成して平坦化を行った後、エミ
ッタ電極取り出し用の矩形の開口２７を有するホトレジ
スト膜（図示しない）を形成する。このホトレジスト膜
をマスクとして、ＣＦ4 をエッチングガスに用いた反応
性イオンビームエッチングによりＳｉＯ2 膜２６および
ＳｉＯ2 膜１２を順次エッチングにより除去してＷＳｉ
層１１の表面を露出する。続いて、全面にＴｉ／Ｐｔ／
Ａｕ層をスパッタ法により被着した後、エミッタ電極形
成のための矩形領域２８を覆うホトレジスト膜２９を形
成する。このホトレジスト膜２９をマスクとして、不要
な部分のＴｉ／Ｐｔ／Ａｕ層をイオンミリング法によっ
て除去することによりエミッタ電極３０を形成する。
【００４２】次に図９に示すように、前述のホトレジス
ト膜２９を除去し、全面に厚さ５００ｎｍのＳｉＯ2 膜
３１を形成する。続いて、ＳｉＯ2 膜３１の所定箇所に
コンタクト孔３２ｂ，３２ｃおよび３２ｅを設ける。こ
れらコンタクト孔３２ｂ，３２ｃおよび３２ｅを介して
それぞれベース電極２３，コレクタ電極２５およびエミ
ッタ電極３０に接続する電極パッド（図示しない）をＳ
ｉＯ2 膜３１上に形成して、図１（ａ），（ｂ）に示す
ような化合物半導体のバイポーラトランジスタが完成す
る。なお、図１（ａ）において、ＳｉＯ2 膜３１および
２６のみで覆われている部分は実線で描いてある。
ト膜２９を除去し、全面に厚さ５００ｎｍのＳｉＯ2 膜
３１を形成する。続いて、ＳｉＯ2 膜３１の所定箇所に
コンタクト孔３２ｂ，３２ｃおよび３２ｅを設ける。こ
れらコンタクト孔３２ｂ，３２ｃおよび３２ｅを介して
それぞれベース電極２３，コレクタ電極２５およびエミ
ッタ電極３０に接続する電極パッド（図示しない）をＳ
ｉＯ2 膜３１上に形成して、図１（ａ），（ｂ）に示す
ような化合物半導体のバイポーラトランジスタが完成す
る。なお、図１（ａ）において、ＳｉＯ2 膜３１および
２６のみで覆われている部分は実線で描いてある。
【００４３】このようにして得られた本発明のバイポー
ラトランジスタについて高周波等価回路解析を行ったと
ころ、従来構造に比べてベース・コレクタ間寄生容量は
約１／３、ベース・エミッタ間寄生容量は約３／４に低
減されており、本発明が素子の寄生容量低減とそれによ
る高速・高周波特性の向上に著しい効果を有することが
確認された。
ラトランジスタについて高周波等価回路解析を行ったと
ころ、従来構造に比べてベース・コレクタ間寄生容量は
約１／３、ベース・エミッタ間寄生容量は約３／４に低
減されており、本発明が素子の寄生容量低減とそれによ
る高速・高周波特性の向上に著しい効果を有することが
確認された。
【００４４】上述した第１の実施例においては、ｐ−Ｇ
ａＡｓ層１９はベース・コンタクト層として形成した場
合について述べた。本発明の第２の実施例では、ｐ−Ｇ
ａＡｓ層１９を外部ベース領域全体に形成した場合につ
いて述べる。
ａＡｓ層１９はベース・コンタクト層として形成した場
合について述べた。本発明の第２の実施例では、ｐ−Ｇ
ａＡｓ層１９を外部ベース領域全体に形成した場合につ
いて述べる。
【００４５】この第２の実施例では、図５において、ｎ
−Ａｌ0.25Ｇａ0.75Ａｓ層６、アンドープＧａＡｓ層５
およびｐ−ＧａＡｓ層４をエッチングして除去し、ｎ−
ＧａＡｓ層３を露出した後、ＳｉＯ2 膜１２および１６
をマスクとしてｎ−ＧａＡｓ層３上に厚さ約３４０ｎｍ
のｐ−ＧａＡｓ層１９を選択的に形成し、ＳｉＯ2 膜１
６と接する長方形領域１７の外周部においてｐ−ＧａＡ
ｓ層１９の表面がＳｉＯ2 膜１６の表面とほぼ一致する
ようにする。以降の工程は第１の実施例に準じて行えば
よい。これにより、図９（ａ），（ｂ）に示すような化
合物半導体のバイポーラトランジスタができ、第１の実
施例と同様の効果が得られる。
−Ａｌ0.25Ｇａ0.75Ａｓ層６、アンドープＧａＡｓ層５
およびｐ−ＧａＡｓ層４をエッチングして除去し、ｎ−
ＧａＡｓ層３を露出した後、ＳｉＯ2 膜１２および１６
をマスクとしてｎ−ＧａＡｓ層３上に厚さ約３４０ｎｍ
のｐ−ＧａＡｓ層１９を選択的に形成し、ＳｉＯ2 膜１
６と接する長方形領域１７の外周部においてｐ−ＧａＡ
ｓ層１９の表面がＳｉＯ2 膜１６の表面とほぼ一致する
ようにする。以降の工程は第１の実施例に準じて行えば
よい。これにより、図９（ａ），（ｂ）に示すような化
合物半導体のバイポーラトランジスタができ、第１の実
施例と同様の効果が得られる。
【００４６】次に、本発明の第３の実施例について説明
する。
する。
【００４７】図１０（ａ），（ｂ）は、本発明の第３の
実施例であるバイポーラトランジスタの平面図およびｘ
−ｘ線断面図である。
実施例であるバイポーラトランジスタの平面図およびｘ
−ｘ線断面図である。
【００４８】このバイポーラトランジスタの構造を、そ
の製造方法を説明しつつ明らかにする。
の製造方法を説明しつつ明らかにする。
【００４９】まず図１１（ａ），（ｂ）に示すように、
第１の実施例と同様、ＧａＡｓからなる半絶縁性基板１
上に、厚さ５００ｎｍ，不純物濃度３×１０18ｃｍ-3の
ｎ−ＧａＡｓ層２（コレクタコンタクト層）、厚さ５０
０ｎｍ，不純物濃度５×１０16ｃｍ-3のｎ−ＧａＡｓ層
３（コレクタ層）て厚さ８０ｎｍ，不純物濃度８×１０
19ｃｍ-3のｐ−ＧａＡｓ層４（ベース層）、厚さ１５０
ｎｍ，不純物濃度３×１０17ｃｍ-3のｎ−Ａｌ0.25Ｇａ
0.75Ａｓ層６（エミッタ層）、厚さ５０ｎｍ，不純物濃
度を３×１０17ｃｍ-3から６×１０18ｃｍ-3まで変化さ
せたｎ−Ａｌx Ｇａ1-x Ａｓ層（ｘ：０．２５→０）７
（第１のグレーデッド層）、厚さ６０ｎｍ，不純物濃度
６×１０18ｃｍ-3のｎ−ＧａＡｓ層８、厚さ５０ｎｍ，
不純物濃度を６×１０18ｃｍ-3から２×１０19ｃｍ-3ま
で変化させたｎ−Ｉｎx Ｇａ1-x Ａｓ層（ｘ：０→０．
５）９（第２のグレーデッド層）、厚さ５０ｎｍ，不純
物濃度を２×１０19ｃｍ-3のｎ−Ｉｎ0.5 Ｇａ0.5 Ａｓ
層１０（エミッタコンタクト層）をＭＯＣＶＤ法により
順次形成する。この場合、ｎ型不純物としてはＳｉ、ｐ
型不純物としてはＣを用いる。続いて、全面に厚さ３０
０ｎｍのＷＳｉ層１１および厚さ２００ｎｍのＳｉＯ2
膜１２をそれぞれスパッタ法およびＣＶＤ法により被着
した後、矩形領域１３を覆うホトレジスト膜１４を形成
し、このホトレジスト膜１４をマスクとして、ＳｉＯ2
膜１２およびＷＳｉ層１１をそれぞれＣＶ4 およびＳＦ
6 をエッチングガスに用いた反応性イオンビームエッチ
ングにより順次除去する。
第１の実施例と同様、ＧａＡｓからなる半絶縁性基板１
上に、厚さ５００ｎｍ，不純物濃度３×１０18ｃｍ-3の
ｎ−ＧａＡｓ層２（コレクタコンタクト層）、厚さ５０
０ｎｍ，不純物濃度５×１０16ｃｍ-3のｎ−ＧａＡｓ層
３（コレクタ層）て厚さ８０ｎｍ，不純物濃度８×１０
19ｃｍ-3のｐ−ＧａＡｓ層４（ベース層）、厚さ１５０
ｎｍ，不純物濃度３×１０17ｃｍ-3のｎ−Ａｌ0.25Ｇａ
0.75Ａｓ層６（エミッタ層）、厚さ５０ｎｍ，不純物濃
度を３×１０17ｃｍ-3から６×１０18ｃｍ-3まで変化さ
せたｎ−Ａｌx Ｇａ1-x Ａｓ層（ｘ：０．２５→０）７
（第１のグレーデッド層）、厚さ６０ｎｍ，不純物濃度
６×１０18ｃｍ-3のｎ−ＧａＡｓ層８、厚さ５０ｎｍ，
不純物濃度を６×１０18ｃｍ-3から２×１０19ｃｍ-3ま
で変化させたｎ−Ｉｎx Ｇａ1-x Ａｓ層（ｘ：０→０．
５）９（第２のグレーデッド層）、厚さ５０ｎｍ，不純
物濃度を２×１０19ｃｍ-3のｎ−Ｉｎ0.5 Ｇａ0.5 Ａｓ
層１０（エミッタコンタクト層）をＭＯＣＶＤ法により
順次形成する。この場合、ｎ型不純物としてはＳｉ、ｐ
型不純物としてはＣを用いる。続いて、全面に厚さ３０
０ｎｍのＷＳｉ層１１および厚さ２００ｎｍのＳｉＯ2
膜１２をそれぞれスパッタ法およびＣＶＤ法により被着
した後、矩形領域１３を覆うホトレジスト膜１４を形成
し、このホトレジスト膜１４をマスクとして、ＳｉＯ2
膜１２およびＷＳｉ層１１をそれぞれＣＶ4 およびＳＦ
6 をエッチングガスに用いた反応性イオンビームエッチ
ングにより順次除去する。
【００５０】次に図１２（ａ），（ｂ）に示すように、
ホトレジスト膜１４を除去した後、バイポーラトランジ
スタを形成する長方形領域２０を覆うホトレジスト膜
（図示しない）を形成し、このホトレジスト膜をマスク
として長方形領域２０を除いた他の部分に加速電圧２０
０ｋｅＶ，ドーズ量３×１０15ｃｍ-2および加速電圧５
０ｋｅＶ，ドーズ量５×１０15ｃｍ-2の条件でＨ+ を二
重注入し絶縁領域２１を形成する。最初の注入ではコレ
クタコンタクト層の絶縁化を、また、２回目のの注入で
はベース層の絶縁化を主要な目的としている。続いて、
前述のホトレジスト膜を除去した後、ＳｉＯ2 膜１２を
マスクとして、燐酸，過酸化水素および水の混合液によ
り、ｎ−Ｉｎ0.5 Ｇａ0.5 Ａｓ層１０、ｎ−Ｉｎx Ｇａ
1-x Ａｓ層９、ｎ−ＧａＡｓ層８、ｎ−Ａｌx Ｇａ1-x
Ａｓ層７およびｎ−Ａｌ0.25Ｇａ0.75Ａｓ層６を順次エ
ッチングして除去し、ｐ−ＧａＡｓ層４表面を露出す
る。さらに、加速電圧７０ｋｅＶ，ドーズ量５×１０12
ｃｍ-2の条件でＨ+ を注入し、これにより外部ベース・
コレクタ間の寄生容量を低減する。
ホトレジスト膜１４を除去した後、バイポーラトランジ
スタを形成する長方形領域２０を覆うホトレジスト膜
（図示しない）を形成し、このホトレジスト膜をマスク
として長方形領域２０を除いた他の部分に加速電圧２０
０ｋｅＶ，ドーズ量３×１０15ｃｍ-2および加速電圧５
０ｋｅＶ，ドーズ量５×１０15ｃｍ-2の条件でＨ+ を二
重注入し絶縁領域２１を形成する。最初の注入ではコレ
クタコンタクト層の絶縁化を、また、２回目のの注入で
はベース層の絶縁化を主要な目的としている。続いて、
前述のホトレジスト膜を除去した後、ＳｉＯ2 膜１２を
マスクとして、燐酸，過酸化水素および水の混合液によ
り、ｎ−Ｉｎ0.5 Ｇａ0.5 Ａｓ層１０、ｎ−Ｉｎx Ｇａ
1-x Ａｓ層９、ｎ−ＧａＡｓ層８、ｎ−Ａｌx Ｇａ1-x
Ａｓ層７およびｎ−Ａｌ0.25Ｇａ0.75Ａｓ層６を順次エ
ッチングして除去し、ｐ−ＧａＡｓ層４表面を露出す
る。さらに、加速電圧７０ｋｅＶ，ドーズ量５×１０12
ｃｍ-2の条件でＨ+ を注入し、これにより外部ベース・
コレクタ間の寄生容量を低減する。
【００５１】次に図１３（ａ），（ｂ）に示すように、
全面に厚さ１００ｎｍのＳｉＯ2 膜１６を形成した後、
このＳｉＯ2 膜１６上に所定の開口１７を有するホトレ
ジスト膜（図示しない）を形成し、これをマスクとして
緩衝フッ酸によりＳｉＯ2 膜１６および１２をエッチン
グして除去する。続いて、前記ホトレジスト膜を除去し
て新たに矩形の開口２２を有するホトレジスト膜（図示
しない）を形成した後、厚さ２５０ｎｍのＴｉ／Ｐｔ／
Ａｕ層２３ｂを上方からの蒸着により形成し、リフトオ
フを行ってベース電極２３を自己整合的に形成する。以
後の工程は第１の実施例に準じて行えばよい。
全面に厚さ１００ｎｍのＳｉＯ2 膜１６を形成した後、
このＳｉＯ2 膜１６上に所定の開口１７を有するホトレ
ジスト膜（図示しない）を形成し、これをマスクとして
緩衝フッ酸によりＳｉＯ2 膜１６および１２をエッチン
グして除去する。続いて、前記ホトレジスト膜を除去し
て新たに矩形の開口２２を有するホトレジスト膜（図示
しない）を形成した後、厚さ２５０ｎｍのＴｉ／Ｐｔ／
Ａｕ層２３ｂを上方からの蒸着により形成し、リフトオ
フを行ってベース電極２３を自己整合的に形成する。以
後の工程は第１の実施例に準じて行えばよい。
【００５２】これにより、図１０（ａ），（ｂ）に示す
ような化合物半導体のバイポーラトランジスタができ、
第１および第２の実施例と同様の効果が得られる。
ような化合物半導体のバイポーラトランジスタができ、
第１および第２の実施例と同様の効果が得られる。
【００５３】なお、上述の第１〜第３の実施例において
は、ベース層がｐ−ＧａＡｓからなるものについて述べ
たが、本発明はこれに限定されず、例えばｐ−ＡｌＧａ
Ａｓからなるベース層のＡｌ組成を徐々に変化させてグ
レーデッドベース構造としたもの、あるいはベース層が
Ｉｎを含み、ｐ−ＩｎＧａＡｓ等からなるものについて
も同様に適用でき、効果は同様である。
は、ベース層がｐ−ＧａＡｓからなるものについて述べ
たが、本発明はこれに限定されず、例えばｐ−ＡｌＧａ
Ａｓからなるベース層のＡｌ組成を徐々に変化させてグ
レーデッドベース構造としたもの、あるいはベース層が
Ｉｎを含み、ｐ−ＩｎＧａＡｓ等からなるものについて
も同様に適用でき、効果は同様である。
【００５４】
【発明の効果】以上説明したように本発明によれば、ベ
ース・コレクタ間およびベース・エミッタ間の寄生容量
を著しく低減することによりｆT およびｆmax を向上さ
せることができる。その結果、高速・高周波特性の優れ
た化合物半導体のバイポーラトランジスタを実現できる
という効果がある。
ース・コレクタ間およびベース・エミッタ間の寄生容量
を著しく低減することによりｆT およびｆmax を向上さ
せることができる。その結果、高速・高周波特性の優れ
た化合物半導体のバイポーラトランジスタを実現できる
という効果がある。
【図１】本発明にかかるバイポーラトランジスタの第１
の実施例を説明するために使用する平面図（図１
（ａ））および断面図（図１（ｂ））である。
の実施例を説明するために使用する平面図（図１
（ａ））および断面図（図１（ｂ））である。
【図２】本発明にかかるバイポーラトランジスタの製造
方法の第１の実施例を説明するために使用する平面図
（図２（ａ））および断面図（図２（ｂ））である。
方法の第１の実施例を説明するために使用する平面図
（図２（ａ））および断面図（図２（ｂ））である。
【図３】本発明にかかるバイポーラトランジスタの製造
方法の第１の実施例を説明するために使用する平面図
（図３（ａ））および断面図（図３（ｂ））である。
方法の第１の実施例を説明するために使用する平面図
（図３（ａ））および断面図（図３（ｂ））である。
【図４】本発明にかかるバイポーラトランジスタの製造
方法の第１の実施例を説明するために使用する平面図
（図４（ａ））および断面図（図４（ｂ））である。
方法の第１の実施例を説明するために使用する平面図
（図４（ａ））および断面図（図４（ｂ））である。
【図５】本発明にかかるバイポーラトランジスタの製造
方法の第１の実施例を説明するために使用する平面図
（図５（ａ））および断面図（図５（ｂ））である。
方法の第１の実施例を説明するために使用する平面図
（図５（ａ））および断面図（図５（ｂ））である。
【図６】本発明にかかるバイポーラトランジスタの製造
方法の第１の実施例を説明するために使用する平面図
（図６（ａ））および断面図（図６（ｂ））である。
方法の第１の実施例を説明するために使用する平面図
（図６（ａ））および断面図（図６（ｂ））である。
【図７】本発明にかかるバイポーラトランジスタの製造
方法の第１の実施例を説明するために使用する平面図
（図７（ａ））および断面図（図７（ｂ））である。
方法の第１の実施例を説明するために使用する平面図
（図７（ａ））および断面図（図７（ｂ））である。
【図８】本発明にかかるバイポーラトランジスタの製造
方法の第１の実施例を説明するために使用する平面図
（図８（ａ））および断面図（図８（ｂ））である。
方法の第１の実施例を説明するために使用する平面図
（図８（ａ））および断面図（図８（ｂ））である。
【図９】本発明にかかるバイポーラトランジスタの製造
方法の第２の実施例を説明するために使用する平面図
（図９（ａ））および断面図（図９（ｂ））である。
方法の第２の実施例を説明するために使用する平面図
（図９（ａ））および断面図（図９（ｂ））である。
【図１０】本発明にかかるバイポーラトランジスタの製
造方法の第３の実施例を説明するために使用する平面図
（図１０（ａ））および断面図（図１０（ｂ））であ
る。
造方法の第３の実施例を説明するために使用する平面図
（図１０（ａ））および断面図（図１０（ｂ））であ
る。
【図１１】本発明にかかるバイポーラトランジスタの製
造方法の第３の実施例を説明するために使用する平面図
（図１１（ａ））および断面図（図１１（ｂ））であ
る。
造方法の第３の実施例を説明するために使用する平面図
（図１１（ａ））および断面図（図１１（ｂ））であ
る。
【図１２】本発明にかかるバイポーラトランジスタの製
造方法の第３の実施例を説明するために使用する平面図
（図１２（ａ））および断面図（図１２（ｂ））であ
る。
造方法の第３の実施例を説明するために使用する平面図
（図１２（ａ））および断面図（図１２（ｂ））であ
る。
【図１３】本発明にかかるバイポーラトランジスタの製
造方法の第３の実施例を説明するために使用する平面図
（図１３（ａ））および断面図（図１３（ｂ））であ
る。
造方法の第３の実施例を説明するために使用する平面図
（図１３（ａ））および断面図（図１３（ｂ））であ
る。
【図１４】従来のバイポーラトランジスタの製造方法を
説明するために使用する平面図（図１４（ａ））および
断面図（図１４（ｂ））である。
説明するために使用する平面図（図１４（ａ））および
断面図（図１４（ｂ））である。
【図１５】従来のバイポーラトランジスタの製造方法を
説明するために使用する平面図（図１５（ａ））および
断面図（図１５（ｂ））である。
説明するために使用する平面図（図１５（ａ））および
断面図（図１５（ｂ））である。
【図１６】従来のバイポーラトランジスタの製造方法を
説明するために使用する平面図（図１６（ａ））および
断面図（図１６（ｂ））である。
説明するために使用する平面図（図１６（ａ））および
断面図（図１６（ｂ））である。
【図１７】従来のバイポーラトランジスタの製造方法を
説明するために使用する平面図（図１７（ａ））および
断面図（図１７（ｂ））である。
説明するために使用する平面図（図１７（ａ））および
断面図（図１７（ｂ））である。
１ 半絶縁性基板（ＧａＡｓ） ２，３，８ ｎ−ＧａＡｓ層 ４，１９ ｐ−ＧａＡｓ層 ５ アンドープＧａＡｓ層 ６ ｎ−Ａｌ0.25Ｇａ0.75Ａｓ層 ７ ｎ−Ａｌx Ｇａ1-x Ａｓ層（ｘ：０．２５→０） ９ ｎ−Ｉｎx Ｇａ1-x Ａｓ層（ｘ：０．→０．５） １０ ｎ−Ｉｎ0.5 Ｇａ0.5 Ａｓ層 １１ ＷＳｉ層 １２，１６，２６，２６ａ，３１ ＳｉＯ2 膜 １３，１３ａ，２８ 矩形領域 １５，２９ ホトレジスト膜 １７，２２，２４，２７ 開口 ２０ 長方形領域 ２１ 絶縁領域 ２３，２３ａ ベース電極 ２３ｂ ＴｉＰｔＡｕ層 ２３ｃ ＡｕＭｎ層 ２５ コレクタ電極 ３０，３０ａ エミッタ電極 ３２ｂ，３２ｃ，３２ｅ コンタクト孔
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/33 - 21/331 H01L 29/68 - 29/737
Claims (2)
- 【請求項１】半絶縁性基板上に少なくとも第１の半導体
層からなるコレクタコンタクト層、第２の半導体層から
なるコレクタ層、第３の半導体層からなるベース層、第
４の半導体層からなるエミッタ層および第５の半導体層
からなるエミッタコンタクト層を含む半導体積層構造を
形成する工程と、 前記半導体積層構造上に第１の導体層および第１の絶縁
体層を順次形成した後、前記第１の絶縁体層上に所定の
パターンの第１のマスクを形成し、この第１のマスクを
用いて前記第１の絶縁体層、前記第１の導体層、前記第
５の半導体層および前記第４の半導体層の一部を所定の
厚さになるまで順次エッチングにより除去する工程と、 前記第１のマスクを除去した後、所定のパターンの第２
のマスクを形成し、この第２のマスクを用いて前記第４
の半導体層および前記第３の半導体層、もしくは前記第
４の半導体層、前記第３の半導体層および前記第２の半
導体層の一部をエッチングにより除去する工程と、 前記第２のマスクを除去して全面に第２の絶縁体層を形
成した後、前記第２の絶縁体層上に所定のパターンの第
３のマスクを形成し、この第３のマスクを用いて前記第
２の絶縁体層をエッチングにより除去することにより、
前記第４の半導体層、前記第５の半導体層、前記第１の
導体層および前記第１の絶縁体層の側面に第２の絶縁体
層からなる側壁を形成する工程と、 前記第３のマスクを除去し、前記第１および第２の絶縁
体層をマスクとして前記第４の半導体層、もしくは前記
第４の半導体層および前記第３の半導体層の一部をエッ
チングにより除去した後、前記第３の半導体層上に所定
の厚さの第６の半導体層を選択的に形成する工程と、 所定のパターンの第４のマスクを形成し、この第４のマ
スクを用いて前記第２の半導体層および前記第１の半導
体層を絶縁化する工程と、 前記第４のマスクを除去し、前記第６の半導体層および
前記第２の絶縁体層上に所定のパターンの第２の導体層
からなるベース電極を形成する工程とを含むことを特徴
とするバイポーラトランジスタの製造方法。 - 【請求項２】半絶縁性基板上に少なくとも第１の半導体
層からなるコレクタコンタクト層、第２の半導体層から
なるコレクタ層、第３の半導体層からなるベース層、第
４の半導体層からなるエミッタ層および第５の半導体層
からなるエミッタコンタクト層を含む半導体積層構造を
形成する工程と、 前記半導体積層構造上に第１の導体層および第１の絶縁
体層を順次形成した後、前記第１の絶縁体層上に所定の
パターンの第１のマスクを形成し、この第１のマスクを
用いて前記第１の絶縁体層、前記第１の導体層、前記第
５の半導体層および前記第４の半導体層の一部を所定の
厚さになるまで順次エッチングにより除去する工程と、 前記第１のマスクを除去した後、所定のパターンの第２
のマスクを形成し、この第２のマスクを用いて前記第４
の半導体層および前記第３の半導体層、もしくは前記第
４の半導体層、前記第３の半導体層および前記第２の半
導体層の一部をエッチングにより除去する工程と、 前記第２のマスクを除去して全面に第２の絶縁体層を形
成した後、前記第２の絶縁体層上に所定のパターンの第
３のマスクを形成し、この第３のマスクを用いて前記第
２の絶縁体層をエッチングにより除去することにより、
前記第４の半導体層、前記第５の半導体層、前記第１の
導体層および前記第１の絶縁体層の側面に第２の絶縁体
層からなる側壁を形成する工程と、 前記第３のマスクを除去し、前記第１および第２の絶縁
体層をマスクとして前記第４の半導体層および前記第３
の半導体層、もしくは前記第４の半導体層、前記第３の
半導体層および前記第２の半導体層の一部をエッチング
により除去した後、前記第２の半導体層上に所定の厚さ
の第６の半導体層を選択的に形成する工程と、 所定のパターンの第４のマスクを形成し、この第４のマ
スクを用いて前記第２の半導体層および前記第１の半導
体層を絶縁化する工程と、 前記第４のマスクを除去し、前記第６の半導体層および
前記第２の絶縁体層上に所定のパターンの第２の導体層
からなるベース電極を形成する工程とを含むことを特徴
とするバイポーラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008896A JP2976664B2 (ja) | 1992-01-22 | 1992-01-22 | バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008896A JP2976664B2 (ja) | 1992-01-22 | 1992-01-22 | バイポーラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05198586A JPH05198586A (ja) | 1993-08-06 |
| JP2976664B2 true JP2976664B2 (ja) | 1999-11-10 |
Family
ID=11705448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4008896A Expired - Fee Related JP2976664B2 (ja) | 1992-01-22 | 1992-01-22 | バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2976664B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08236540A (ja) * | 1995-03-01 | 1996-09-13 | Mitsubishi Electric Corp | 半導体装置の製造方法、及び半導体装置 |
-
1992
- 1992-01-22 JP JP4008896A patent/JP2976664B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05198586A (ja) | 1993-08-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4683487A (en) | Heterojunction bipolar transistor | |
| US5166081A (en) | Method of producing a bipolar transistor | |
| JP2771423B2 (ja) | バイポーラトランジスタ | |
| KR950011018B1 (ko) | 헤테로접합형 바이폴라트랜지스터의 제조방법 | |
| EP0177246B1 (en) | Heterojunction bipolar transistor and method of manufacturing the same | |
| JPH0622243B2 (ja) | ヘテロ接合バイポーラトランジスタ形の半導体デバイスの製造方法 | |
| US4837178A (en) | Method for producing a semiconductor integrated circuit having an improved isolation structure | |
| JP3507828B2 (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 | |
| JPH11186280A (ja) | バイポーラトランジスタとその製造方法 | |
| JP2851044B2 (ja) | 半導体装置の製造方法 | |
| JP3087671B2 (ja) | バイポーラトランジスタおよびその製造方法 | |
| JP2976664B2 (ja) | バイポーラトランジスタの製造方法 | |
| JP2623655B2 (ja) | バイポーラトランジスタおよびその製造方法 | |
| JPH06267992A (ja) | 半導体装置およびその製造方法 | |
| US5153692A (en) | Semiconductor device | |
| KR950011786B1 (ko) | 헤테로접합형 화합물 반도체장치 및 그 제조방법 | |
| JP2576165B2 (ja) | バイポーラトランジスタの製造方法 | |
| JP2636811B2 (ja) | バイポ−ラトランジスタ及びその製造方法 | |
| JP2000174031A (ja) | ヘテロ接合バイポーラトランジスタ | |
| CN209785942U (zh) | 异质接面双极性晶体管 | |
| JP2526627B2 (ja) | バイポ―ラトランジスタ | |
| JP2595780B2 (ja) | 半導体装置およびその製造方法 | |
| JP2841380B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| JPS6381977A (ja) | ヘテロ接合バイポ−ラトランジスタ | |
| JPH06209077A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |