JP3036600B2 - Ｊ―ｆｅｔ型トランジスタ装置 - Google Patents
Ｊ―ｆｅｔ型トランジスタ装置Info
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- JP3036600B2 JP3036600B2 JP2094323A JP9432390A JP3036600B2 JP 3036600 B2 JP3036600 B2 JP 3036600B2 JP 2094323 A JP2094323 A JP 2094323A JP 9432390 A JP9432390 A JP 9432390A JP 3036600 B2 JP3036600 B2 JP 3036600B2
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- transistor device
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- Semiconductor Lasers (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はトランジスタ装置に関し、更に詳しくは光電
子回路の集積に適したトランジスタ装置に関する。
子回路の集積に適したトランジスタ装置に関する。
（従来の技術） 従来より光電子回路の集積度を上げるため、半導体レ
ーザとしてもトランジスタとしても使用できる構造が考
案され、例えば図２に示したラテラル型ヘテロ接合バイ
ポーラトランジスタ型半導体レーザが考案されている。
この装置では、エミッタ１とベース２の間を順方向にバ
イアスし活性層６に電子と正孔を注入することにより、
レーザ発振器として使用でき、また同様にベース２とコ
レクタ３の間を逆バいアスすることにより、バイポーラ
トランジスタとしても使用できるような構造をしてい
た。
ーザとしてもトランジスタとしても使用できる構造が考
案され、例えば図２に示したラテラル型ヘテロ接合バイ
ポーラトランジスタ型半導体レーザが考案されている。
この装置では、エミッタ１とベース２の間を順方向にバ
イアスし活性層６に電子と正孔を注入することにより、
レーザ発振器として使用でき、また同様にベース２とコ
レクタ３の間を逆バいアスすることにより、バイポーラ
トランジスタとしても使用できるような構造をしてい
た。
（発明が解決しようとする課題） しかしながら上記従来のラテラル型ヘテロ接合バイポ
ーラトランジスタ型半導体装置を用いた場合、電流増幅
率βを大きくとろうとすると、ベース幅をサブミクロン
オーダーとすることが必要となるという課題があった。
ーラトランジスタ型半導体装置を用いた場合、電流増幅
率βを大きくとろうとすると、ベース幅をサブミクロン
オーダーとすることが必要となるという課題があった。
（課題を解決するための手段） そこで本発明者らは、鋭意検討の結果、電界効果トラ
ンジスタ構造をとることにより、従来製造上の難点とな
っていたベース幅をサブミクロンオーダーにする必要が
無くなることを見出し本発明に到達した。すなわち本発
明の目的は、トランジスタとして使用でき、かつ容易に
製造できるトランジスタ装置を提供することにあり、か
かる目的は、タブルヘテロ埋込み型トランジスタ装置に
おいて活性層をｎ型にドープし、活性層の両端に接する
クラッド層をｎ型にドープし、活性層の下のクラッド層
は、高抵抗層とし、活性層の上のクラッド層をＰ型にド
ープしたことを特徴とするトランジスタ装置により達成
される。
ンジスタ構造をとることにより、従来製造上の難点とな
っていたベース幅をサブミクロンオーダーにする必要が
無くなることを見出し本発明に到達した。すなわち本発
明の目的は、トランジスタとして使用でき、かつ容易に
製造できるトランジスタ装置を提供することにあり、か
かる目的は、タブルヘテロ埋込み型トランジスタ装置に
おいて活性層をｎ型にドープし、活性層の両端に接する
クラッド層をｎ型にドープし、活性層の下のクラッド層
は、高抵抗層とし、活性層の上のクラッド層をＰ型にド
ープしたことを特徴とするトランジスタ装置により達成
される。
以下に本発明のトランジスタ装置の構造の実施例を示
すこの図１を用いて本構造の作動原理を説明する。本構
造においてドレイン電極12にソース電極10に対して正の
電圧を印加すると、ｎ型GaAs層中に電流が流れ、ゲート
電極11にバイアス電圧を印加することにより、ソース電
極10とドレイン電極12間に流れる電流を制御でき電界効
果トランジスタとして動作する。バイアス電圧は通常は
ゲート接合の逆方向になるように印加する。
すこの図１を用いて本構造の作動原理を説明する。本構
造においてドレイン電極12にソース電極10に対して正の
電圧を印加すると、ｎ型GaAs層中に電流が流れ、ゲート
電極11にバイアス電圧を印加することにより、ソース電
極10とドレイン電極12間に流れる電流を制御でき電界効
果トランジスタとして動作する。バイアス電圧は通常は
ゲート接合の逆方向になるように印加する。
本装置は、以下のようにして製造することが出来る。
まず最初に半絶縁性GaAs基板19に高抵抗層AlxGa1-xAs
層（アンドープ）15を0.5μｍ〜5.0μｍ厚、好ましく
は、1.0μｍ〜4.0μｍにエピタキシャル成長させる。該
高抵抗層15のｘは、0.2〜0.85好ましくは0.3〜0.6であ
る。次にその上にｎ型GaAs活性層14を、厚さ.0005〜0.5
μｍ好ましくは0.05〜0.2μｍ、幅0.5から20μｍ好まし
くは１〜３μｍにエピタキシャル成長させる。該ｎ型Ga
As層はドープされた層であり、そのキャリア濃度は１×
1016〜２×1018、好ましくは、５×1016〜５×1017であ
る。さらにその上にＰ型AlyGa1-yAs層13（ｙは０〜0.85
好ましくは0.3〜0.6）を0.5μｍ〜3.0μｍ好ましくは1.
0μｍ〜1.5μｍをエピタキシャル成長させる。該Ｐ型Al
yGa1-yAs層13もドープ層であり、キャリア濃度は１×10
17〜５×1018、好ましくは、５×1017〜２×1018であ
る。その上にはＰ型GaAs層16を、0.01〜1.0μｍ好まし
くは0.05〜0.2μｍエピタキシャル成長させる。該Ｐ型G
aAs層16のキャリア濃度は１×1018〜５×1020、好まし
くは５×1018〜５×1019である。この上に窒化シリコン
膜を堆積させ、これをフォトリソグラフィー法によりパ
ターンニングを行った後、ソース部及びドレイン部とな
る部分の窒化シリコン膜を除去する。その後ソース部及
びドレイン部をウエットエッチング又は、ドライエッチ
ングにより取り除き取り除かれた部分にｎ型AlzGa1-zAs
層17（厚さ0.1〜２μｍ好ましくは0.5〜1.0μm,zは、０
〜0.6好ましくは0.2〜0.5,キャリア濃度は１×1017〜５
×1018、好ましくは、５×1017〜２×1018）とキャップ
層であるｎ型GaAs層18（キャリア濃度は５×1017〜５×
1018、好ましくは、１×1018〜３×1018）を選択エピタ
キシャル成長させ、最後にそれぞれソース電極10,ゲー
ト電極11,ドレイン電極12を取りつけ、またゲート部の
Ｐ型GaAsキャップ層を、ウェットエッチングにより一部
除去して製造する。
層（アンドープ）15を0.5μｍ〜5.0μｍ厚、好ましく
は、1.0μｍ〜4.0μｍにエピタキシャル成長させる。該
高抵抗層15のｘは、0.2〜0.85好ましくは0.3〜0.6であ
る。次にその上にｎ型GaAs活性層14を、厚さ.0005〜0.5
μｍ好ましくは0.05〜0.2μｍ、幅0.5から20μｍ好まし
くは１〜３μｍにエピタキシャル成長させる。該ｎ型Ga
As層はドープされた層であり、そのキャリア濃度は１×
1016〜２×1018、好ましくは、５×1016〜５×1017であ
る。さらにその上にＰ型AlyGa1-yAs層13（ｙは０〜0.85
好ましくは0.3〜0.6）を0.5μｍ〜3.0μｍ好ましくは1.
0μｍ〜1.5μｍをエピタキシャル成長させる。該Ｐ型Al
yGa1-yAs層13もドープ層であり、キャリア濃度は１×10
17〜５×1018、好ましくは、５×1017〜２×1018であ
る。その上にはＰ型GaAs層16を、0.01〜1.0μｍ好まし
くは0.05〜0.2μｍエピタキシャル成長させる。該Ｐ型G
aAs層16のキャリア濃度は１×1018〜５×1020、好まし
くは５×1018〜５×1019である。この上に窒化シリコン
膜を堆積させ、これをフォトリソグラフィー法によりパ
ターンニングを行った後、ソース部及びドレイン部とな
る部分の窒化シリコン膜を除去する。その後ソース部及
びドレイン部をウエットエッチング又は、ドライエッチ
ングにより取り除き取り除かれた部分にｎ型AlzGa1-zAs
層17（厚さ0.1〜２μｍ好ましくは0.5〜1.0μm,zは、０
〜0.6好ましくは0.2〜0.5,キャリア濃度は１×1017〜５
×1018、好ましくは、５×1017〜２×1018）とキャップ
層であるｎ型GaAs層18（キャリア濃度は５×1017〜５×
1018、好ましくは、１×1018〜３×1018）を選択エピタ
キシャル成長させ、最後にそれぞれソース電極10,ゲー
ト電極11,ドレイン電極12を取りつけ、またゲート部の
Ｐ型GaAsキャップ層を、ウェットエッチングにより一部
除去して製造する。
（発明の効果） 本発明によれば、電界効果トランジスターと半導体レ
ーザとを、同一の基板上で構成できるため高度集積化を
可能とするのみならず、従来の同種の装置の課題であっ
た製造上の困難さを大幅に減じ、実用性を増した。
ーザとを、同一の基板上で構成できるため高度集積化を
可能とするのみならず、従来の同種の装置の課題であっ
た製造上の困難さを大幅に減じ、実用性を増した。
図１は本発明のＪ−FET型半導体装置の実施例を模式的
に示した説明図であり、図２は、従来から提案されてい
たラテラル型ヘテロ接合バイポーラトランジスタ型半導
体装置の構造の説明図である。 1:エミッタ、2:ベース、3:コレクター 4:n型GaAs層、5:n型AlGaAs層 6:活性層、7:P型AlGaAs層 8:高抵抗AlGaAs層 9:半絶縁性GaAs基板、10:ソース電極 11:ゲート電極、12:ドレイン電極 13:P型AlyGa1-yAs層 14:n型GaAs層（活性層） 15:高抵抗AlxGa1-xAs層 16:P型GaAs層 17:n型AlzGa1-zAs層 18:n型GaAs層 19:半絶縁性GaAs基板
に示した説明図であり、図２は、従来から提案されてい
たラテラル型ヘテロ接合バイポーラトランジスタ型半導
体装置の構造の説明図である。 1:エミッタ、2:ベース、3:コレクター 4:n型GaAs層、5:n型AlGaAs層 6:活性層、7:P型AlGaAs層 8:高抵抗AlGaAs層 9:半絶縁性GaAs基板、10:ソース電極 11:ゲート電極、12:ドレイン電極 13:P型AlyGa1-yAs層 14:n型GaAs層（活性層） 15:高抵抗AlxGa1-xAs層 16:P型GaAs層 17:n型AlzGa1-zAs層 18:n型GaAs層 19:半絶縁性GaAs基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 嶋田 潤一 茨城県つくば市梅園１丁目１番４ 工業 技術院電子技術総合研究所内 (72)発明者 加藤 尚範 茨城県牛久市東猯穴町1000番地 三菱化 成株式会社総合研究所内 (72)発明者 下山 謙司 茨城県牛久市東猯穴町1000番地 三菱化 成株式会社総合研究所内 (72)発明者 後藤 秀樹 茨城県牛久市東猯穴町1000番地 三菱化 成株式会社総合研究所内 審査官 棚田 一也 (56)参考文献 特開 平３−283690（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/337 H01L 29/808 H01S 5/30 H01L 29/20
Claims (5)
- 【請求項１】ダブルヘテロ埋込み型トランジスタ装置に
おいて、活性層をｎ型にドープし、活性層の両端に接す
るクラッド層をｎ型にドープし、活性層の下のクラッド
層は高抵抗層とし、活性層の上のクラッド層をＰ型にド
ープしたことを特徴とするトランジスタ装置。 - 【請求項２】活性層の両端に接するクラッド層の上にｎ
型キャップ層を持ち、キャップ層の一方の上にソース電
極、他方の上にドレイン電極を設置し、さらに活性層の
上のＰ型にドープされた該活性層上にＰ型キャップ層
を、さらにその上にゲート電極を持つ請求項１記載のト
ランジスタ装置。 - 【請求項３】ｎ型キャップ層がｎ型GaAsキャップ層であ
ることを特徴とする請求項２記載のトランジスタ装置。 - 【請求項４】Ｐ型キャップ層がＰ型GaAsキャップ層であ
ることを特徴とする請求項２又は３に記載のトランジス
タ装置。 - 【請求項５】ドレイン電極にソース電極に対して正の電
圧を印加し、さらにゲート電極にバイアス電圧を印加す
ることにより電界効果トランジスタとして働く請求項２
〜４に記載のトランジスタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2094323A JP3036600B2 (ja) | 1990-04-10 | 1990-04-10 | Ｊ―ｆｅｔ型トランジスタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2094323A JP3036600B2 (ja) | 1990-04-10 | 1990-04-10 | Ｊ―ｆｅｔ型トランジスタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03292742A JPH03292742A (ja) | 1991-12-24 |
| JP3036600B2 true JP3036600B2 (ja) | 2000-04-24 |
Family
ID=14107076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2094323A Expired - Lifetime JP3036600B2 (ja) | 1990-04-10 | 1990-04-10 | Ｊ―ｆｅｔ型トランジスタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3036600B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4507285B2 (ja) * | 1998-09-18 | 2010-07-21 | ソニー株式会社 | 半導体装置及びその製造方法 |
-
1990
- 1990-04-10 JP JP2094323A patent/JP3036600B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03292742A (ja) | 1991-12-24 |
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Legal Events
| Date | Code | Title | Description |
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