JP4507285B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、化合物の半導体装置及びその製造方法に関し、更に詳しくは、化合物半導体の電極構造や、ＦＥＴ、ＨＥＭＴなどの半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、携帯電話などの移動体通信システムにおいて端末の小型化及び低消費電力化が強く求められている。勿論、その中で使用される高周波用トランジスター等のデバイスについても上述した小型化と低消費電力化を実現出来るような性能が要求されている。例えば、現在の移動体通信の柱ともいえるデジタルセルラー用の２ＧＨｚ帯の高周波用パワーアンプについては、単一正電源での動作が可能であり、より低電圧で駆動が可能で、より高効率動作が可能なデバイスが要求されている。
【０００３】
現在、マイクロ波帯の高周波用パワーアンプ用として実用化されているデバイスの１つにヘテロ接合型電界効果トランジスター（ＨＦＥＴ：Hetero Junction Field Effect Transistor ）があり、これは、ヘテロ接合を利用して電流変調を行うものである。
図５にＨＦＥＴの一構成例を示す。このＨＦＥＴは、半絶縁性単結晶ＧａＡｓで構成されたバッファー層３２を介して、ＡｌＧａＡｓ混晶の第１の障壁層３３とＩｎＧａＡｓ混晶よりなるチャンネル層３４とＡｌＧａＡｓ混晶の第２の障壁層３５とが順次積層されており、第２の障壁層３５の上部には、ゲート電極４０が形成されている。
【０００４】
第１と第２の各障壁層（３３，３５）は、ｎ型不純物を含むキャリア供給領域３３ａ、３５ａを、高抵抗領域３３ｂ、３５ｂの中にそれぞれ有しており、ゲート電極４０に電圧を印加すると、この印加電圧の変化に応じてソース電極３８とドレイン電極３９との間を流れるドレイン電流が変調される。またＨＦＥＴでは、一般には図５に示すように、第２の障壁層３５の厚さをゲート電極４０付近で薄くするリセス構造とすることが多く、その直下のチャンネル層の領域にはキャリアが空乏化、あるいは他のチャンネル領域に比べてキャリアが少ない領域が形成される。
【０００５】
このような構造を有するＨＦＥＴでは、ゲート電極４０に正電極を印加することでチャンネル層３４にキャリアが蓄積されるので、原理的に他のデバイス、例えば、接合型電界効果トランジスター（ＪＦＥＴ：Junction FET ）やショットキー接合型電界効果トランジスター（ＭＥＳ−ＦＥＴ：Metal Semiconductor FET ）に比べてゲート・ソース間容量Ｃｇｓおよび相互コンダクタンスＧｍのゲート電圧Ｖｇに対する線形性に優れるという特徴を有している。これは、パワーアンプの高効率化を目指す上で大きなアドバンテージとなっている。
【０００６】
更に最近では、図６のような構造のＨＦＥＴも提案されている。これは、ゲート電極（６０）直下の部分、図５に図示してあるリセス構造部分にあたる第２の障壁層５５の一部分に選択的にＰ型不純物を拡散し、Ｐ型低抵抗領域５５Ｃ（不純物濃度１×１０19以上）を形成したもので、そのＰ型低抵抗領域５５Ｃは、ゲート電極６０に接し、第２の障壁層５５に埋め込まれた形となっている。
【０００７】
このような構造にすると、図５の構造のようにゲート電極４０にショットキー接合を用いる場合に比べて、ＰＮ接合を用いているためにビルトイン電圧が大きくなり、ゲート電極６０に大きな正電圧を印加することができる。したがってＨＦＥＴの持つ相互コンダクタンスＧｍ、ゲート・ソース間容量Ｃｇｓの線形性という優位点をそのままに単一正電源動作が容易となる。
【０００８】
しかしながら、図６のようなＨＦＥＴ構造の場合、ゲート電極６０は、第２の障壁層５５の中に形成されたＰ型低抵抗領域５５Ｃと接合することになるが、一般的にバンドギャップの大きい半導体（ここでは例えばＡｌＧａＡｓ）では、通常用いられているゲート電極（６０）材料（例えば、接合面からＴｉ／Ｐｔ／Ａｕの多層構造）では、ＧａＡｓの場合と比べて良好なオーミック接合を得ることが難しい。その結果、ゲート抵抗が大きくなってしまい高周波特性の劣化をまねきやすい。
【０００９】
【発明が解決しようとする課題】
本発明は、かかる問題を回避するべく考案されたもので、その目的は単一正電源で容易に動作でき、相互コンダクタンスＧｍ及びソース・ゲート間容量Ｃｇｓのゲート電圧Ｖｇに対する線形性に優れた半導体装置を提供することである。
また、ＪＦＥＴやＨＥＭＴ等の高周波用化合物半導体装置において、ゲート電極とＰ型低抵抗領域の接合を良好なオーミック接合とすることで高周波特性の劣化を避ける半導体装置及びその半導体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】
本願の第１の発明は、キャリアを蓄積するチャンネル層上に形成され、当該チャンネル層を構成する材料よりも広いバンドギャップを有する材料からなる障壁層と、前記障壁層の一部に不純物を拡散して形成され、当該障壁層よりも低抵抗の不純物領域と、前記不純物領域上に形成され、当該不純物領域と同じ導電型の不純物を含みかつ前記障壁層を構成する材料よりも狭いンドギャップを有する材料で構成され、前記不純物領域よりも低抵抗の低抵抗領域と、前記低抵抗領域上に形成され、当該低抵抗領域とオーミック接合するゲート電極とを備え、前記低抵抗領域がｐ型のＧａＡｓで構成されたた半導体装置である。
【００１１】
また第２の本発明は、半導体基板と、前記半導体基板上に構成されたバッファー層と、前記バッファー層上に構成された第１の障壁層と、前記第１の障壁層上に構成されたチャンネル層と、前記チャンネル層上に構成され、当該チャンネル層を構成する材料よりも広いバンドギャップを有する材料からなる第２の障壁層と、前記第２の障壁層の一部に不純物を拡散して形成され、当該障壁層よりも低抵抗の不純物領域と、前記不純物領域上に形成され、当該不純物領域と同じ導電型の不純物を含みかつ前記障壁層を構成する材料よりも狭いバンドギャップを有する材料で構成され、前記不純物領域よりも低抵抗の低抵抗領域と、前記低抵抗領域上に形成され、当該低抵抗領域とオーミック接合するゲート電極とを備え、前記低抵抗領域がｐ型のＧａＡｓで構成されたたことを特徴とする半導体装置である。
【００１２】
また第３の本発明は、半導体装置の製造方法に於いて、半導体基板上にバッファー層を形成する工程と、前記バッファー層上に第１の障壁層を形成する工程と、前記第１の障壁層上にチャンネル層を形成する工程と、前記チャンネル層上に、当該チャンネル層を構成する材料よりも広いバンドギャップを有する材料からなる第２の障壁層を形成する工程と、前記第２の障壁層上に選択的に半導体層を形成する工程と、前記半導体層上及び当該半導体層が形成されていない前記第２の障壁層上に、絶縁膜を形成する工程と、前記第２の障壁層上の前記絶縁膜を開口し開口部を形成する工程と、前記開口部を介して前記第２の障壁層の一部に不純物を拡散し、当該第２の障壁層よりも低抵抗の不純物領域を形成する工程と、前記不純物領域上に、当該不純物領域と同じ導電型の不純物を含みかつ前記第２の障壁層を構成する材料よりも狭いバンドギャップを有する材料で構成され、前記不純物領域よりも低抵抗の低抵抗領域を形成する工程と、前記半導体層上にソース電極及びドレイン電極を形成すると共に、前記低抵抗領域にオーミック接合させたゲート電極を形成する工程とを備え、前記低抵抗領域がｐ型のＧａＡｓで構成されたことを特徴とする電界効果トランジスタの半導体装置の製造方法である。
【００１３】
したがって、本発明の半導体装置及びその製造方法は、半導体層に第１の低抵抗領域を形成し、この第１の低抵抗領域内に第２の低抵抗領域を形成し、第２の低抵抗領域のバンドギャップを第１の低抵抗領域より小さく設定し、さらに電極膜を堆積することにより良好なオーミック接合を形成することができる。
また、このようなオーミック接合をＪＦＥＴやＨＥＭＴ等に用いることによりゲート抵抗を大幅に減少させることができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態例について図面を参照しながら説明する。
実施の形態例１
本発明は、図１に示すように、不純物を含まない第１の半導体層のＡｌＧａＡｓ１と、この第１の半導体層内に構成された第１の導電型の第２の半導体層、例えば亜鉛Ｚｎのｐ型不純物を含むＡｌＧａＡｓ２と、この第２の半導体層上に構成された第１の導電型の第３の半導体層、例えば亜鉛Ｚｎを含んだ低抵抗のｐ型ＧａＡｓ３層またはｐ型ＡｌＧａＡｓ（３）層と、この第３の半導体層上に構成された電極膜４とを備えた電極を構成する半導体装置である。
【００１５】
さらに、上述した第３の半導体層（３）のバンドギャップを第２の半導体層（２）より小さく設定することにより、第３の半導体層（３）と電極膜４との接合を良好なオーミック特性にすることができる。
また第１の半導体層あるいはこれより下部の半導体層を第２と第３の半導体層と異なる導電型にすることにより、線形性が良く高周波における抵抗成分が小さい良好なＰＮ接合を構成することができる。
【００１６】
【実施例】
以下、本発明の実施例について図面を参照しながら説明する。
実施例１
本発明の実施例１について図面を参照しながら詳細に説明する。図２は、本発明の実施例に係る半導体装置の構造を示したものである。この半導体装置は、例えば半絶縁性の単結晶ＧａＡｓよりなる半導体基板１１の上に不純物が添加されていないundoped-ＧａＡＳよりなるバッファー層１２を介してIII−Ｖ族化合物半導体よりなる第１の障壁層１３、チャンネル層１４及び第２の障壁層１５が順次積層されている。
【００１７】
第２の障壁層１５の上には、ゲート長とチャンネル長を考慮した適当な間隔を開けて２つのキャップ層１６が積層されている。このキャップ層１６及び第２の障壁層１５の上には絶縁膜１７が厚さ３００ｎｍ程度堆積されている。この絶縁膜１７には、パターニングされた２つのキャップ層１６のそれぞれに対応して開口１７ａ、１７ｂが設けられ、この開口（部）を介してキャップ層１６の上にソース電極１８とドレイン電極１９とが形成されている。またｐ型低抵抗領域１５ｃ上に形成されたｐ型低抵抗領域１１１に接するようにゲート電極２０が形成されている。
【００１８】
ここで第１の障壁層１３は、チャンネル層１４を構成する半導体よりも広いバンドギャップを有する半導体により構成されている。例えばＡｌＧａＡｓ混晶が好ましく、通常アルミニウムＡｌの組成比（Ｘ）は、X＝０.２〜０.３である。またこの第１の障壁層１３は、高濃度のｎ型不純物を含むキャリア供給領域１３ａと不純物を含まない高抵抗領域１３ｂとを有している。ここで第１の障壁層１３は、厚さ２００ｎｍ程度の不純物を含まない高抵抗領域１３ｂと、厚さが４ｎｍでありｎ型不純物としてシリコンを１．０×１０12〜２.０×１０12／ｃｍ2程度添加したキャリア供給層１３ａと、厚さが２ｎｍの不純物を添加していない高抵抗領域１３ｂとが半導体基板１１側から順次積層された構造を有している。
【００１９】
チャネル層１４は、ソース電極１８とドレイン電極１９との間で電流経路であり第１と第２の障壁層１３，１５を構成する半導体よりも狭いバンドギャップを有する半導体により構成されている。例えば、ＩｎＧａＡｓ混晶が好ましく、通常インジウムＩｎの組成比（Ｘ）がX＝０.１〜０.２の不純物を添加していないundoped − ＩｎＧａＡｓ混晶により構成される。これにより、チャンネル層１４には、第１の障壁層１３のキャリア供給領域１３ａ及び後述する第２の障壁層１５のキャリア供給領域１５ａから供給されたキャリアが蓄積されるようになっている。
【００２０】
第２の障壁層１５は、チャンネル層１４を構成する半導体よりも広いバンドギャップを有する半導体により構成されている。例えばＡｌＧａＡｓ混晶が好ましく、アルミニウムＡｌ組成比（Ｘ）がX＝０.２〜０.３である。またこの第２の障壁層１５は、高濃度のｎ型不純物を含むキャリア供給領域１５ａと不純物を含まない高抵抗領域１５ｂと高濃度のｐ型不純物を含みゲート電極２０に対応して設けられたｐ型低抵抗領域１５ｃとを有している。
【００２１】
ここで第２の障壁層１５は、厚さ２ｎｍの不純物を添加していない高抵抗領域１５ｂと、厚さ４ｎｍでありｎ型不純物としてシリコンを1.０×１０12〜2.0×１０12／ｃｍ2程度添加したキャリア供給領域１５ａと、厚さが７５ｎｍの不純物を添加していない高抵抗領域１５ｂとがチャンネル層１４側から順次積層されると共に、ｐ型不純物濃度が１０19ｃｍ-3程度のｐ型低抵抗領域１５ｃが、高抵抗領域１５ｂに埋め込まれる形で形成される構造を有している。
【００２２】
このｐ型低抵抗領域１５ｃは、ｐ型不純物、例えば亜鉛Ｚｎが高抵抗領域１５ｂの一部に拡散することにより形成されたものである。更にｐ型低抵抗領域１５ｃの上には、ｐ型低抵抗領域１１１が積層されており、絶縁膜１７に設けられた開口１７ｃの中に埋め込まれる形でゲート電極２０と接している。厚さは５０〜３００ｎｍ程度に設定されている。
【００２３】
またこのｐ型低抵抗領域１１１は、ｐ型低抵抗領域１５ｃを構成する半導体よりも小さいバンドギャップを有する半導体で、かつより低抵抗化できる半導体により構成されており、例えばＧａＡｓが好ましく、ｐ型不純物濃度は2.0×１０19ｃｍ-3程度である。このｐ型低抵抗領域１１１は、ｐ型不純物を添加しながら選択的に開口１７ｃにエピタキシャル成長させることで形成される。このようにｐ型低抵抗領域１１１をｐ型低抵抗領域１５ｃの上に積層し、ｐ型低抵抗領域１１１にゲート電極２０を接合させる構造をとることにより、直接ｐ型低抵抗領域１５ｃにゲート電極２０を接合させるよりも良好なオーミック接合を得ることができゲート抵抗を大幅に減少させることができる。
【００２４】
キャップ層１６は、例えば、厚さ５０〜１００ｎｍであり、ｎ型不純物としてシリコンを４×１０18ｃｍ-3程度添加したＧａＡｓにより構成されている。絶縁膜１７は、例えば３００ｎｍの窒化ケイ素Ｓｉ3Ｎ4により構成されている。ソース電極１８及びドレイン電極１９は、基板側から金ゲルマニウム、ニッケルＮｉ及び金Ａｕを順次積層して合金化したものにより構成されており、キャップ層１６とオーミック接続している。ゲート電極２０は、基板側からチタンＴｉ、白金Ｐｔ及び金Ａｕを順次積層した構成となっている。
【００２５】
この半導体装置によれば、チャンネル層１４とゲート電極２０との間にチャンネル層１４を構成する半導体よりも広いバンドギャップを有する半導体よりなる第２の障壁層１５を備えるようにしたので、チャンネル層１４に効率的にキャリアを蓄えることができ、相互コンダクタンスＧｍおよびゲート・ソース間容量Ｃｇｓのゲート電圧Ｖｇに対する依存性が少なく、電力付加効率を高くすることができる。また第２の障壁層１５にｐ型低抵抗領域１５ｃが設けられているため、ショットキー障壁を用いる場合に比べてビルトイン電圧が大きくなり、ゲート電極２０に大きな正電圧を印加することができるようになっている。
【００２６】
更にゲート電極２０に正電圧を印加した場合に、チャンネル層１４において寄生抵抗成分が残ることなく、チャンネル層１４のオン抵抗Ｒｏｎを低くすることができ、高い電力付加効率を得ることができる。その結果、単一正電源により動作を容易とすることができる。また、ゲート電極２０と障壁層内のｐ型低抵抗領域１５ｃの間に第２の障壁層１５を構成する半導体よりも狭いバンドギャップを有する半導体で、かつより低抵抗化できるｐ型低抵抗領域１１１を備えるようにしたので、ゲート電極２０と良好なオーミック接合を得ることが出来、大幅にゲート抵抗を下げることが出来、高周波特性を向上させることができる。
【００２７】
実施例２
次に、本発明の実施例２である半導体装置の製造方法について図を参照しながら詳細に説明する。
まず、図３（ａ）に示すように、例えば、ＧａＡｓよりなる半導体基板１１の上に、例えば不純物を添加しないundoped -ＧａＡｓ層をエピタキシャル成長させてバッファー層１２を形成した後、その上に、例えば不純物を添加しないundoped−ＡｌＧａＡｓ層、ｎ型不純物としてシリコンを添加したｎ型ＡｌＧａＡｓおよび不純物を添加しないundoped−ＡｌＧａＡｓ層を順次エピタキシャル成長させて高抵抗領域１３ｂ、キャリア供給領域１３ａおよび高抵抗領域１３ｂを積層した第１の障壁層１３を形成する。
【００２８】
不純物を添加しないＧａＡｓをエピタキシャル成長させるための原料は、トリメチルガリウム（ＴＭＧａ）と、アルシン（ＡｓＨ3）を用い、一方不純物を添加するＧａＡｓの原料は例えば、トリメチルガリウム（ＴＭＧａ）と、Ｈ2で１０％希釈したアルシン（ＡｓＨ3）と、Ｈ2で１００ｐｐｍに希釈したシラン（ＳｉＨ4）である。
【００２９】
次に、第１の障壁層１３の上に、例えば不純物を添加しないundoped−ＩｎＧａＡｓ層をエピタキシャル成長させてチャンネル層１４を形成した後、その上に、例えば不純物を添加しないundoped−ＡｌＧａＡｓ層、ｎ型不純物としてシリコンを添加したｎ型ＡｌＧａＡｓ層および不純物を添加しないundoped−ＡｌＧａＡｓ層を順次エピタキシャル成長させて第２の障壁層１５の高抵抗領域１５ｂ、キャリヤ供給領域１５ａ及び高抵抗領域１５ｂを形成する。
【００３０】
ＩｎＧａＡｓ成長のIII族原料として、トリメチルインジウム（ＴＭＩｎ）、トリエチルガリウム（ＴＥＧ）の組み合わせの他、トリエチルインジウム（ＴＥＩｎ）とＴＥＧ、ＴＭＩｎとトリメチルガリウム（ＴＭＧａ）、ＴＥＩｎとＴＭＧａといった組み合わせもある。Ｖ族の原料としてアルシン（ＡｓＨ3）がある。
【００３１】
アルミニウムガリウム砒素（ＡｌＧａＡｓ）の成長原料として、ガリウム原料はトリメチルガリウム（ＴＭＧａ）またはトリエチルガリウム（ＴＥＧ）、砒素原料はアルシン（ＡｓＨ3）を用いる。
さらにアルミニウム原料はトリエチルアルミニウム（ＴＥＡｌ）があり、この他にもトリメチルアルミニウム（ＴＭＡｌ）、ジメチルアルミニウムハイドライド、トリイソブチルアルミニウム、ジイソブチルアルミニウム、トリメチルアミンアランなどがあり、ＭＢＥ法、ＧＳＭＢＥ法、ＭＯＭＢＥ法等を用いて各化合物層を形成する。
【００３２】
続いて、高抵抗領域１５ｂの上に例えばｎ型不純物としてシリコンを添加したキャップ層１６となるｎ型ＧａＡｓ層１１２をエピタキシャル成長させる。
このエピタキシャル成長の際、使用原料は例えばトリメチルガリウム（ＴＭＧａ）、アルシン（ＡｓＨ3）とＨ2で希釈したシラン（ＳｉＨ4）とである。
そののち、メサエッチングによりＦＥＴ以外のエピタキシャル層を除去することによって素子間分離を行う。
【００３３】
次に、図３（ｂ）に示すように、ｎ型ＧａＡｓ層１１２をエッチングにより選択的に除去してキャップ層１６を形成し、ゲート電極形成領域において第２の障壁層１５の高抵抗領域１５ｂを露出させる。
ここで、ＧａＡｓのエッチング液として、例えばクエン酸：過酸化水素水：アンモニア水：水、の混合液を用いることが出来る。
【００３４】
続いて、図４（ｃ）に示すように、キャップ層１６および第２の障壁層１５の高抵抗領域１５ｂの上に、例えばＣＶＤ（Chemical vapor deposition）法により窒化ケイ素膜を堆積し絶縁膜１７を形成する。その後、絶縁膜１７をエッチングにより選択的に除去してゲート電極形成領域に開口１７Ｃを開け、この開口１７Ｃを介して、例えば６００℃程度の温度でｐ型不純物である亜鉛Ｚｎを第２の障壁層１５の高抵抗領域１５ｂに拡散させてｐ型低抵抗領域１５ｃを形成する。
【００３５】
ここで行われている拡散方法は、気相拡散法で、例えばウエハーをセットした炉心管内に水素をキャリアガスとしてアルシンＡｓＨ3とジエチルジンクＤＥＺを導入することで行われる。ここで、アルシンＡｓＨ3は、高抵抗領域１５ｂの表面から蒸気圧の高い砒素Ａｓが抜けるのを防ぐためで、ジエチルジンクＤＥＺは、ｐ型不純物となる亜鉛Ｚｎの有機化合物であり、キャリアガスのバブリングによって炉心管に導入されるもので、化合物半導体の気相拡散における拡散源としては、一般的なものである。
【００３６】
ｐ型低抵抗領域１５ｃを形成した後、図４（ｄ）に示すように、絶縁膜１７に形成された開口１７ｃにｐ型低抵抗領域１１１を選択的にエピタキシャル成長させる。この場合、ｐ型低抵抗領域１５ｃを、ｐ型不純物となる亜鉛Ｚｎを拡散して形成した後、引き続きその炉心管内でｐ型低抵抗領域１１１をエピタキシャル成長させることができる。これは、拡散時に導入したガス系であるアルシンＡｓＨ3、ジエチルジンクＤＥＺ、水素に加えて、ガリウムＧａの原料となるトリメチルガリウムＴＭＧａを炉心管に導入すれば、ｐ型低抵抗のＧａＡｓを成長させることができる。ここで用いられるトリメチルガリウムＴＭＧａは、化合物半導体のエピタキシャル成長においてガリウムの原料としては一般的なものである。
【００３７】
ｐ型低抵抗領域１１１を形成したのち、その上に、例えばチタンＴｉ、白金Ｐｔおよび金Ａｕを順次蒸着してパターン形成を行いゲート電極２０を形成する。
次に、絶縁膜１７をエッチングにより選択的に除去してソース電極形成領域およびドレイン電極形成領域に開口１７ａ、１７ｂをそれぞれ開け、その上に、例えば金ゲルマニウム合金ＡｕＧｅおよびニッケルＮｉを順次蒸着してパターン形成を行う。
続いて、例えば４００℃程度の熱処理により合金化させソース電極１８およびドレイン電極１９を形成し、図２に示した半導体装置を完成させる。
【００３８】
このように、チャンネル層とゲート電極との間にチャンネルを構成する半導体よりも広いバンドギャップを有するｐ型低抵抗領域を有する障壁層を備えるようにしたので、チャンネル層に効率的にキャリアを蓄えることができ、相互コンダクタンスおよびゲート・ソース間容量のゲート電圧に対する線形性を向上させることができる。
ゲートにショットキー接合ではなくｐｎ接合を用いているため、ビルトイン電圧を高くすることができ、かつゲート電極に正電圧を印加する場合でも寄生抵抗成分が残ることがなく、いわゆるソース抵抗を低くすることができる。
【００３９】
【発明の効果】
チャンネル層とゲート電極との間にチャンネル層を構成する半導体よりも広いバンドギャップを有するｐ型低抵抗領域を有する障壁層を備えるようにしたので、チャンネル層に効率的にキャリアを蓄えることができ、相互コンダクタンスおよびゲート・ソース間容量のゲート電圧に対する線形性を向上させることができる。
またゲート電極のコンタクト抵抗が小さくなった為、最大発振周波数ｆｍａｘが大きくなり、外因性雑音の原因の一つであるゲート抵抗が減り雑音指数Ｆｍｉｎが小さくなる利点がある。
さらに、ゲートにショットキー接合ではなくｐｎ接合を用いているため、ビルトイン電圧を高くすることができ、かつゲート電極に正電圧を印加する場合でも寄生抵抗成分が残ることがなく、いわゆるソース抵抗を低くすることができる。
従って、電力付加効率を高めることが出来るとともに、単一正電源動作が容易にできるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態例１に係る半導体装置の概略断面構造図である。
【図２】本発明の実施例１の半導体装置に係る概略断面構造図である。
【図３】本発明の実施例２に係る半導体装置の製造方法に係るプロセス概略断面構造図である。
【図４】本発明の実施例２に係る半導体装置の製造方法に係るプロセス概略断面構造図である。
【図５】従来例の半導体装置の概略断面構造図である。
【図６】従来例の半導体装置の概略断面構造図である。
【符号の説明】
１…ＡｌＧａＡｓ、２…ｐ型ＡｌＧａＡｓ、３…ｐ型ＧａＡｓ、４…電極膜、５，１７，３７，５７…絶縁膜、１１，３１，５１…（化合物）半導体基板、１２，３２，５２…バッファー層、１３，３３，５３…第１の障壁層、１３ａ，１５ａ，３３ａ，３５ａ，５３ａ，５５ａ…キャリア供給領域（層）、１３ｂ，１５ｂ，３３ｂ，３５ｂ，５３ｂ，５５ｂ…高抵抗領域、１５，３５，５５…第２の障壁層、１５ｃ，５５ｃ，１１１…ｐ型低抵抗領域、１６，３６，５６…キャップ層、１７ａ，１７ｂ，１７ｃ…開口、１８，３８，５８…ソース電極、１９，３９，５９…ドレイン電極、２０，４０，６０…ゲート電極、１１２…ｎ型ＧａＡｓ層
【発明の属する技術分野】
本発明は、化合物の半導体装置及びその製造方法に関し、更に詳しくは、化合物半導体の電極構造や、ＦＥＴ、ＨＥＭＴなどの半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、携帯電話などの移動体通信システムにおいて端末の小型化及び低消費電力化が強く求められている。勿論、その中で使用される高周波用トランジスター等のデバイスについても上述した小型化と低消費電力化を実現出来るような性能が要求されている。例えば、現在の移動体通信の柱ともいえるデジタルセルラー用の２ＧＨｚ帯の高周波用パワーアンプについては、単一正電源での動作が可能であり、より低電圧で駆動が可能で、より高効率動作が可能なデバイスが要求されている。
【０００３】
現在、マイクロ波帯の高周波用パワーアンプ用として実用化されているデバイスの１つにヘテロ接合型電界効果トランジスター（ＨＦＥＴ：Hetero Junction Field Effect Transistor ）があり、これは、ヘテロ接合を利用して電流変調を行うものである。
図５にＨＦＥＴの一構成例を示す。このＨＦＥＴは、半絶縁性単結晶ＧａＡｓで構成されたバッファー層３２を介して、ＡｌＧａＡｓ混晶の第１の障壁層３３とＩｎＧａＡｓ混晶よりなるチャンネル層３４とＡｌＧａＡｓ混晶の第２の障壁層３５とが順次積層されており、第２の障壁層３５の上部には、ゲート電極４０が形成されている。
【０００４】
第１と第２の各障壁層（３３，３５）は、ｎ型不純物を含むキャリア供給領域３３ａ、３５ａを、高抵抗領域３３ｂ、３５ｂの中にそれぞれ有しており、ゲート電極４０に電圧を印加すると、この印加電圧の変化に応じてソース電極３８とドレイン電極３９との間を流れるドレイン電流が変調される。またＨＦＥＴでは、一般には図５に示すように、第２の障壁層３５の厚さをゲート電極４０付近で薄くするリセス構造とすることが多く、その直下のチャンネル層の領域にはキャリアが空乏化、あるいは他のチャンネル領域に比べてキャリアが少ない領域が形成される。
【０００５】
このような構造を有するＨＦＥＴでは、ゲート電極４０に正電極を印加することでチャンネル層３４にキャリアが蓄積されるので、原理的に他のデバイス、例えば、接合型電界効果トランジスター（ＪＦＥＴ：Junction FET ）やショットキー接合型電界効果トランジスター（ＭＥＳ−ＦＥＴ：Metal Semiconductor FET ）に比べてゲート・ソース間容量Ｃｇｓおよび相互コンダクタンスＧｍのゲート電圧Ｖｇに対する線形性に優れるという特徴を有している。これは、パワーアンプの高効率化を目指す上で大きなアドバンテージとなっている。
【０００６】
更に最近では、図６のような構造のＨＦＥＴも提案されている。これは、ゲート電極（６０）直下の部分、図５に図示してあるリセス構造部分にあたる第２の障壁層５５の一部分に選択的にＰ型不純物を拡散し、Ｐ型低抵抗領域５５Ｃ（不純物濃度１×１０19以上）を形成したもので、そのＰ型低抵抗領域５５Ｃは、ゲート電極６０に接し、第２の障壁層５５に埋め込まれた形となっている。
【０００７】
このような構造にすると、図５の構造のようにゲート電極４０にショットキー接合を用いる場合に比べて、ＰＮ接合を用いているためにビルトイン電圧が大きくなり、ゲート電極６０に大きな正電圧を印加することができる。したがってＨＦＥＴの持つ相互コンダクタンスＧｍ、ゲート・ソース間容量Ｃｇｓの線形性という優位点をそのままに単一正電源動作が容易となる。
【０００８】
しかしながら、図６のようなＨＦＥＴ構造の場合、ゲート電極６０は、第２の障壁層５５の中に形成されたＰ型低抵抗領域５５Ｃと接合することになるが、一般的にバンドギャップの大きい半導体（ここでは例えばＡｌＧａＡｓ）では、通常用いられているゲート電極（６０）材料（例えば、接合面からＴｉ／Ｐｔ／Ａｕの多層構造）では、ＧａＡｓの場合と比べて良好なオーミック接合を得ることが難しい。その結果、ゲート抵抗が大きくなってしまい高周波特性の劣化をまねきやすい。
【０００９】
【発明が解決しようとする課題】
本発明は、かかる問題を回避するべく考案されたもので、その目的は単一正電源で容易に動作でき、相互コンダクタンスＧｍ及びソース・ゲート間容量Ｃｇｓのゲート電圧Ｖｇに対する線形性に優れた半導体装置を提供することである。
また、ＪＦＥＴやＨＥＭＴ等の高周波用化合物半導体装置において、ゲート電極とＰ型低抵抗領域の接合を良好なオーミック接合とすることで高周波特性の劣化を避ける半導体装置及びその半導体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】
本願の第１の発明は、キャリアを蓄積するチャンネル層上に形成され、当該チャンネル層を構成する材料よりも広いバンドギャップを有する材料からなる障壁層と、前記障壁層の一部に不純物を拡散して形成され、当該障壁層よりも低抵抗の不純物領域と、前記不純物領域上に形成され、当該不純物領域と同じ導電型の不純物を含みかつ前記障壁層を構成する材料よりも狭いンドギャップを有する材料で構成され、前記不純物領域よりも低抵抗の低抵抗領域と、前記低抵抗領域上に形成され、当該低抵抗領域とオーミック接合するゲート電極とを備え、前記低抵抗領域がｐ型のＧａＡｓで構成されたた半導体装置である。
【００１１】
また第２の本発明は、半導体基板と、前記半導体基板上に構成されたバッファー層と、前記バッファー層上に構成された第１の障壁層と、前記第１の障壁層上に構成されたチャンネル層と、前記チャンネル層上に構成され、当該チャンネル層を構成する材料よりも広いバンドギャップを有する材料からなる第２の障壁層と、前記第２の障壁層の一部に不純物を拡散して形成され、当該障壁層よりも低抵抗の不純物領域と、前記不純物領域上に形成され、当該不純物領域と同じ導電型の不純物を含みかつ前記障壁層を構成する材料よりも狭いバンドギャップを有する材料で構成され、前記不純物領域よりも低抵抗の低抵抗領域と、前記低抵抗領域上に形成され、当該低抵抗領域とオーミック接合するゲート電極とを備え、前記低抵抗領域がｐ型のＧａＡｓで構成されたたことを特徴とする半導体装置である。
【００１２】
また第３の本発明は、半導体装置の製造方法に於いて、半導体基板上にバッファー層を形成する工程と、前記バッファー層上に第１の障壁層を形成する工程と、前記第１の障壁層上にチャンネル層を形成する工程と、前記チャンネル層上に、当該チャンネル層を構成する材料よりも広いバンドギャップを有する材料からなる第２の障壁層を形成する工程と、前記第２の障壁層上に選択的に半導体層を形成する工程と、前記半導体層上及び当該半導体層が形成されていない前記第２の障壁層上に、絶縁膜を形成する工程と、前記第２の障壁層上の前記絶縁膜を開口し開口部を形成する工程と、前記開口部を介して前記第２の障壁層の一部に不純物を拡散し、当該第２の障壁層よりも低抵抗の不純物領域を形成する工程と、前記不純物領域上に、当該不純物領域と同じ導電型の不純物を含みかつ前記第２の障壁層を構成する材料よりも狭いバンドギャップを有する材料で構成され、前記不純物領域よりも低抵抗の低抵抗領域を形成する工程と、前記半導体層上にソース電極及びドレイン電極を形成すると共に、前記低抵抗領域にオーミック接合させたゲート電極を形成する工程とを備え、前記低抵抗領域がｐ型のＧａＡｓで構成されたことを特徴とする電界効果トランジスタの半導体装置の製造方法である。
【００１３】
したがって、本発明の半導体装置及びその製造方法は、半導体層に第１の低抵抗領域を形成し、この第１の低抵抗領域内に第２の低抵抗領域を形成し、第２の低抵抗領域のバンドギャップを第１の低抵抗領域より小さく設定し、さらに電極膜を堆積することにより良好なオーミック接合を形成することができる。
また、このようなオーミック接合をＪＦＥＴやＨＥＭＴ等に用いることによりゲート抵抗を大幅に減少させることができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態例について図面を参照しながら説明する。
実施の形態例１
本発明は、図１に示すように、不純物を含まない第１の半導体層のＡｌＧａＡｓ１と、この第１の半導体層内に構成された第１の導電型の第２の半導体層、例えば亜鉛Ｚｎのｐ型不純物を含むＡｌＧａＡｓ２と、この第２の半導体層上に構成された第１の導電型の第３の半導体層、例えば亜鉛Ｚｎを含んだ低抵抗のｐ型ＧａＡｓ３層またはｐ型ＡｌＧａＡｓ（３）層と、この第３の半導体層上に構成された電極膜４とを備えた電極を構成する半導体装置である。
【００１５】
さらに、上述した第３の半導体層（３）のバンドギャップを第２の半導体層（２）より小さく設定することにより、第３の半導体層（３）と電極膜４との接合を良好なオーミック特性にすることができる。
また第１の半導体層あるいはこれより下部の半導体層を第２と第３の半導体層と異なる導電型にすることにより、線形性が良く高周波における抵抗成分が小さい良好なＰＮ接合を構成することができる。
【００１６】
【実施例】
以下、本発明の実施例について図面を参照しながら説明する。
実施例１
本発明の実施例１について図面を参照しながら詳細に説明する。図２は、本発明の実施例に係る半導体装置の構造を示したものである。この半導体装置は、例えば半絶縁性の単結晶ＧａＡｓよりなる半導体基板１１の上に不純物が添加されていないundoped-ＧａＡＳよりなるバッファー層１２を介してIII−Ｖ族化合物半導体よりなる第１の障壁層１３、チャンネル層１４及び第２の障壁層１５が順次積層されている。
【００１７】
第２の障壁層１５の上には、ゲート長とチャンネル長を考慮した適当な間隔を開けて２つのキャップ層１６が積層されている。このキャップ層１６及び第２の障壁層１５の上には絶縁膜１７が厚さ３００ｎｍ程度堆積されている。この絶縁膜１７には、パターニングされた２つのキャップ層１６のそれぞれに対応して開口１７ａ、１７ｂが設けられ、この開口（部）を介してキャップ層１６の上にソース電極１８とドレイン電極１９とが形成されている。またｐ型低抵抗領域１５ｃ上に形成されたｐ型低抵抗領域１１１に接するようにゲート電極２０が形成されている。
【００１８】
ここで第１の障壁層１３は、チャンネル層１４を構成する半導体よりも広いバンドギャップを有する半導体により構成されている。例えばＡｌＧａＡｓ混晶が好ましく、通常アルミニウムＡｌの組成比（Ｘ）は、X＝０.２〜０.３である。またこの第１の障壁層１３は、高濃度のｎ型不純物を含むキャリア供給領域１３ａと不純物を含まない高抵抗領域１３ｂとを有している。ここで第１の障壁層１３は、厚さ２００ｎｍ程度の不純物を含まない高抵抗領域１３ｂと、厚さが４ｎｍでありｎ型不純物としてシリコンを１．０×１０12〜２.０×１０12／ｃｍ2程度添加したキャリア供給層１３ａと、厚さが２ｎｍの不純物を添加していない高抵抗領域１３ｂとが半導体基板１１側から順次積層された構造を有している。
【００１９】
チャネル層１４は、ソース電極１８とドレイン電極１９との間で電流経路であり第１と第２の障壁層１３，１５を構成する半導体よりも狭いバンドギャップを有する半導体により構成されている。例えば、ＩｎＧａＡｓ混晶が好ましく、通常インジウムＩｎの組成比（Ｘ）がX＝０.１〜０.２の不純物を添加していないundoped − ＩｎＧａＡｓ混晶により構成される。これにより、チャンネル層１４には、第１の障壁層１３のキャリア供給領域１３ａ及び後述する第２の障壁層１５のキャリア供給領域１５ａから供給されたキャリアが蓄積されるようになっている。
【００２０】
第２の障壁層１５は、チャンネル層１４を構成する半導体よりも広いバンドギャップを有する半導体により構成されている。例えばＡｌＧａＡｓ混晶が好ましく、アルミニウムＡｌ組成比（Ｘ）がX＝０.２〜０.３である。またこの第２の障壁層１５は、高濃度のｎ型不純物を含むキャリア供給領域１５ａと不純物を含まない高抵抗領域１５ｂと高濃度のｐ型不純物を含みゲート電極２０に対応して設けられたｐ型低抵抗領域１５ｃとを有している。
【００２１】
ここで第２の障壁層１５は、厚さ２ｎｍの不純物を添加していない高抵抗領域１５ｂと、厚さ４ｎｍでありｎ型不純物としてシリコンを1.０×１０12〜2.0×１０12／ｃｍ2程度添加したキャリア供給領域１５ａと、厚さが７５ｎｍの不純物を添加していない高抵抗領域１５ｂとがチャンネル層１４側から順次積層されると共に、ｐ型不純物濃度が１０19ｃｍ-3程度のｐ型低抵抗領域１５ｃが、高抵抗領域１５ｂに埋め込まれる形で形成される構造を有している。
【００２２】
このｐ型低抵抗領域１５ｃは、ｐ型不純物、例えば亜鉛Ｚｎが高抵抗領域１５ｂの一部に拡散することにより形成されたものである。更にｐ型低抵抗領域１５ｃの上には、ｐ型低抵抗領域１１１が積層されており、絶縁膜１７に設けられた開口１７ｃの中に埋め込まれる形でゲート電極２０と接している。厚さは５０〜３００ｎｍ程度に設定されている。
【００２３】
またこのｐ型低抵抗領域１１１は、ｐ型低抵抗領域１５ｃを構成する半導体よりも小さいバンドギャップを有する半導体で、かつより低抵抗化できる半導体により構成されており、例えばＧａＡｓが好ましく、ｐ型不純物濃度は2.0×１０19ｃｍ-3程度である。このｐ型低抵抗領域１１１は、ｐ型不純物を添加しながら選択的に開口１７ｃにエピタキシャル成長させることで形成される。このようにｐ型低抵抗領域１１１をｐ型低抵抗領域１５ｃの上に積層し、ｐ型低抵抗領域１１１にゲート電極２０を接合させる構造をとることにより、直接ｐ型低抵抗領域１５ｃにゲート電極２０を接合させるよりも良好なオーミック接合を得ることができゲート抵抗を大幅に減少させることができる。
【００２４】
キャップ層１６は、例えば、厚さ５０〜１００ｎｍであり、ｎ型不純物としてシリコンを４×１０18ｃｍ-3程度添加したＧａＡｓにより構成されている。絶縁膜１７は、例えば３００ｎｍの窒化ケイ素Ｓｉ3Ｎ4により構成されている。ソース電極１８及びドレイン電極１９は、基板側から金ゲルマニウム、ニッケルＮｉ及び金Ａｕを順次積層して合金化したものにより構成されており、キャップ層１６とオーミック接続している。ゲート電極２０は、基板側からチタンＴｉ、白金Ｐｔ及び金Ａｕを順次積層した構成となっている。
【００２５】
この半導体装置によれば、チャンネル層１４とゲート電極２０との間にチャンネル層１４を構成する半導体よりも広いバンドギャップを有する半導体よりなる第２の障壁層１５を備えるようにしたので、チャンネル層１４に効率的にキャリアを蓄えることができ、相互コンダクタンスＧｍおよびゲート・ソース間容量Ｃｇｓのゲート電圧Ｖｇに対する依存性が少なく、電力付加効率を高くすることができる。また第２の障壁層１５にｐ型低抵抗領域１５ｃが設けられているため、ショットキー障壁を用いる場合に比べてビルトイン電圧が大きくなり、ゲート電極２０に大きな正電圧を印加することができるようになっている。
【００２６】
更にゲート電極２０に正電圧を印加した場合に、チャンネル層１４において寄生抵抗成分が残ることなく、チャンネル層１４のオン抵抗Ｒｏｎを低くすることができ、高い電力付加効率を得ることができる。その結果、単一正電源により動作を容易とすることができる。また、ゲート電極２０と障壁層内のｐ型低抵抗領域１５ｃの間に第２の障壁層１５を構成する半導体よりも狭いバンドギャップを有する半導体で、かつより低抵抗化できるｐ型低抵抗領域１１１を備えるようにしたので、ゲート電極２０と良好なオーミック接合を得ることが出来、大幅にゲート抵抗を下げることが出来、高周波特性を向上させることができる。
【００２７】
実施例２
次に、本発明の実施例２である半導体装置の製造方法について図を参照しながら詳細に説明する。
まず、図３（ａ）に示すように、例えば、ＧａＡｓよりなる半導体基板１１の上に、例えば不純物を添加しないundoped -ＧａＡｓ層をエピタキシャル成長させてバッファー層１２を形成した後、その上に、例えば不純物を添加しないundoped−ＡｌＧａＡｓ層、ｎ型不純物としてシリコンを添加したｎ型ＡｌＧａＡｓおよび不純物を添加しないundoped−ＡｌＧａＡｓ層を順次エピタキシャル成長させて高抵抗領域１３ｂ、キャリア供給領域１３ａおよび高抵抗領域１３ｂを積層した第１の障壁層１３を形成する。
【００２８】
不純物を添加しないＧａＡｓをエピタキシャル成長させるための原料は、トリメチルガリウム（ＴＭＧａ）と、アルシン（ＡｓＨ3）を用い、一方不純物を添加するＧａＡｓの原料は例えば、トリメチルガリウム（ＴＭＧａ）と、Ｈ2で１０％希釈したアルシン（ＡｓＨ3）と、Ｈ2で１００ｐｐｍに希釈したシラン（ＳｉＨ4）である。
【００２９】
次に、第１の障壁層１３の上に、例えば不純物を添加しないundoped−ＩｎＧａＡｓ層をエピタキシャル成長させてチャンネル層１４を形成した後、その上に、例えば不純物を添加しないundoped−ＡｌＧａＡｓ層、ｎ型不純物としてシリコンを添加したｎ型ＡｌＧａＡｓ層および不純物を添加しないundoped−ＡｌＧａＡｓ層を順次エピタキシャル成長させて第２の障壁層１５の高抵抗領域１５ｂ、キャリヤ供給領域１５ａ及び高抵抗領域１５ｂを形成する。
【００３０】
ＩｎＧａＡｓ成長のIII族原料として、トリメチルインジウム（ＴＭＩｎ）、トリエチルガリウム（ＴＥＧ）の組み合わせの他、トリエチルインジウム（ＴＥＩｎ）とＴＥＧ、ＴＭＩｎとトリメチルガリウム（ＴＭＧａ）、ＴＥＩｎとＴＭＧａといった組み合わせもある。Ｖ族の原料としてアルシン（ＡｓＨ3）がある。
【００３１】
アルミニウムガリウム砒素（ＡｌＧａＡｓ）の成長原料として、ガリウム原料はトリメチルガリウム（ＴＭＧａ）またはトリエチルガリウム（ＴＥＧ）、砒素原料はアルシン（ＡｓＨ3）を用いる。
さらにアルミニウム原料はトリエチルアルミニウム（ＴＥＡｌ）があり、この他にもトリメチルアルミニウム（ＴＭＡｌ）、ジメチルアルミニウムハイドライド、トリイソブチルアルミニウム、ジイソブチルアルミニウム、トリメチルアミンアランなどがあり、ＭＢＥ法、ＧＳＭＢＥ法、ＭＯＭＢＥ法等を用いて各化合物層を形成する。
【００３２】
続いて、高抵抗領域１５ｂの上に例えばｎ型不純物としてシリコンを添加したキャップ層１６となるｎ型ＧａＡｓ層１１２をエピタキシャル成長させる。
このエピタキシャル成長の際、使用原料は例えばトリメチルガリウム（ＴＭＧａ）、アルシン（ＡｓＨ3）とＨ2で希釈したシラン（ＳｉＨ4）とである。
そののち、メサエッチングによりＦＥＴ以外のエピタキシャル層を除去することによって素子間分離を行う。
【００３３】
次に、図３（ｂ）に示すように、ｎ型ＧａＡｓ層１１２をエッチングにより選択的に除去してキャップ層１６を形成し、ゲート電極形成領域において第２の障壁層１５の高抵抗領域１５ｂを露出させる。
ここで、ＧａＡｓのエッチング液として、例えばクエン酸：過酸化水素水：アンモニア水：水、の混合液を用いることが出来る。
【００３４】
続いて、図４（ｃ）に示すように、キャップ層１６および第２の障壁層１５の高抵抗領域１５ｂの上に、例えばＣＶＤ（Chemical vapor deposition）法により窒化ケイ素膜を堆積し絶縁膜１７を形成する。その後、絶縁膜１７をエッチングにより選択的に除去してゲート電極形成領域に開口１７Ｃを開け、この開口１７Ｃを介して、例えば６００℃程度の温度でｐ型不純物である亜鉛Ｚｎを第２の障壁層１５の高抵抗領域１５ｂに拡散させてｐ型低抵抗領域１５ｃを形成する。
【００３５】
ここで行われている拡散方法は、気相拡散法で、例えばウエハーをセットした炉心管内に水素をキャリアガスとしてアルシンＡｓＨ3とジエチルジンクＤＥＺを導入することで行われる。ここで、アルシンＡｓＨ3は、高抵抗領域１５ｂの表面から蒸気圧の高い砒素Ａｓが抜けるのを防ぐためで、ジエチルジンクＤＥＺは、ｐ型不純物となる亜鉛Ｚｎの有機化合物であり、キャリアガスのバブリングによって炉心管に導入されるもので、化合物半導体の気相拡散における拡散源としては、一般的なものである。
【００３６】
ｐ型低抵抗領域１５ｃを形成した後、図４（ｄ）に示すように、絶縁膜１７に形成された開口１７ｃにｐ型低抵抗領域１１１を選択的にエピタキシャル成長させる。この場合、ｐ型低抵抗領域１５ｃを、ｐ型不純物となる亜鉛Ｚｎを拡散して形成した後、引き続きその炉心管内でｐ型低抵抗領域１１１をエピタキシャル成長させることができる。これは、拡散時に導入したガス系であるアルシンＡｓＨ3、ジエチルジンクＤＥＺ、水素に加えて、ガリウムＧａの原料となるトリメチルガリウムＴＭＧａを炉心管に導入すれば、ｐ型低抵抗のＧａＡｓを成長させることができる。ここで用いられるトリメチルガリウムＴＭＧａは、化合物半導体のエピタキシャル成長においてガリウムの原料としては一般的なものである。
【００３７】
ｐ型低抵抗領域１１１を形成したのち、その上に、例えばチタンＴｉ、白金Ｐｔおよび金Ａｕを順次蒸着してパターン形成を行いゲート電極２０を形成する。
次に、絶縁膜１７をエッチングにより選択的に除去してソース電極形成領域およびドレイン電極形成領域に開口１７ａ、１７ｂをそれぞれ開け、その上に、例えば金ゲルマニウム合金ＡｕＧｅおよびニッケルＮｉを順次蒸着してパターン形成を行う。
続いて、例えば４００℃程度の熱処理により合金化させソース電極１８およびドレイン電極１９を形成し、図２に示した半導体装置を完成させる。
【００３８】
このように、チャンネル層とゲート電極との間にチャンネルを構成する半導体よりも広いバンドギャップを有するｐ型低抵抗領域を有する障壁層を備えるようにしたので、チャンネル層に効率的にキャリアを蓄えることができ、相互コンダクタンスおよびゲート・ソース間容量のゲート電圧に対する線形性を向上させることができる。
ゲートにショットキー接合ではなくｐｎ接合を用いているため、ビルトイン電圧を高くすることができ、かつゲート電極に正電圧を印加する場合でも寄生抵抗成分が残ることがなく、いわゆるソース抵抗を低くすることができる。
【００３９】
【発明の効果】
チャンネル層とゲート電極との間にチャンネル層を構成する半導体よりも広いバンドギャップを有するｐ型低抵抗領域を有する障壁層を備えるようにしたので、チャンネル層に効率的にキャリアを蓄えることができ、相互コンダクタンスおよびゲート・ソース間容量のゲート電圧に対する線形性を向上させることができる。
またゲート電極のコンタクト抵抗が小さくなった為、最大発振周波数ｆｍａｘが大きくなり、外因性雑音の原因の一つであるゲート抵抗が減り雑音指数Ｆｍｉｎが小さくなる利点がある。
さらに、ゲートにショットキー接合ではなくｐｎ接合を用いているため、ビルトイン電圧を高くすることができ、かつゲート電極に正電圧を印加する場合でも寄生抵抗成分が残ることがなく、いわゆるソース抵抗を低くすることができる。
従って、電力付加効率を高めることが出来るとともに、単一正電源動作が容易にできるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態例１に係る半導体装置の概略断面構造図である。
【図２】本発明の実施例１の半導体装置に係る概略断面構造図である。
【図３】本発明の実施例２に係る半導体装置の製造方法に係るプロセス概略断面構造図である。
【図４】本発明の実施例２に係る半導体装置の製造方法に係るプロセス概略断面構造図である。
【図５】従来例の半導体装置の概略断面構造図である。
【図６】従来例の半導体装置の概略断面構造図である。
【符号の説明】
１…ＡｌＧａＡｓ、２…ｐ型ＡｌＧａＡｓ、３…ｐ型ＧａＡｓ、４…電極膜、５，１７，３７，５７…絶縁膜、１１，３１，５１…（化合物）半導体基板、１２，３２，５２…バッファー層、１３，３３，５３…第１の障壁層、１３ａ，１５ａ，３３ａ，３５ａ，５３ａ，５５ａ…キャリア供給領域（層）、１３ｂ，１５ｂ，３３ｂ，３５ｂ，５３ｂ，５５ｂ…高抵抗領域、１５，３５，５５…第２の障壁層、１５ｃ，５５ｃ，１１１…ｐ型低抵抗領域、１６，３６，５６…キャップ層、１７ａ，１７ｂ，１７ｃ…開口、１８，３８，５８…ソース電極、１９，３９，５９…ドレイン電極、２０，４０，６０…ゲート電極、１１２…ｎ型ＧａＡｓ層
Claims (12)
- キャリアを蓄積するチャンネル層上に形成され、当該チャンネル層を構成する材料よりも広いバンドギャップを有する材料からなる障壁層と、
前記障壁層の一部に不純物を拡散して形成され、当該障壁層よりも低抵抗の不純物領域と、
前記不純物領域上に形成され、当該不純物領域と同じ導電型の不純物を含みかつ前記障壁層を構成する材料よりも狭いバンドギャップを有する材料で構成され、前記不純物領域よりも低抵抗の低抵抗領域と、
前記低抵抗領域上に形成され、当該低抵抗領域とオーミック接合するゲート電極と、を備え、
前記低抵抗領域がｐ型のＧａＡｓで構成されたことを特徴とする半導体装置。 - 前記障壁層が化合物半導体で構成されたことを特徴とする請求項１記載の半導体装置。
- 前記チャンネル層がＩｎＧａＡｓで構成されたことを特徴とする請求項１又は２に記載の半導体装置。
- 半導体基板と、
前記半導体基板上に構成されたバッファー層と、
前記バッファー層上に構成された第１の障壁層と、
前記第１の障壁層上に構成されたチャンネル層と、
前記チャンネル層上に構成され、当該チャンネル層を構成する材料よりも広いバンドギャップを有する材料からなる第２の障壁層と、
前記第２の障壁層の一部に不純物を拡散して形成され、当該第２の障壁層よりも低抵抗の不純物領域と、
前記不純物領域上に形成され、当該不純物領域と同じ導電型の不純物を含みかつ前記第２の障壁層を構成する材料よりも狭いバンドギャップを有する材料で構成され、前記不純物領域よりも低抵抗の低抵抗領域と、
前記低抵抗領域上に形成され、当該低抵抗領域とオーミック接合するゲート電極とを備え、
前記低抵抗領域がｐ型のＧａＡｓで構成されたことを特徴とする半導体装置。 - 前記第２の障壁層が化合物半導体で構成されたことを特徴とする請求項４記載の半導体装置。
- 前記チャンネル層がＩｎＧａＡｓで構成されたことを特徴とする請求項４又は５記載の半導体装置。
- 半導体装置の製造方法に於いて、
半導体基板上にバッファー層を形成する工程と、
前記バッファー層上に第１の障壁層を形成する工程と、
前記第１の障壁層上にチャンネル層を形成する工程と、
前記チャンネル層上に、当該チャンネル層を構成する材料よりも広いバンドギャップを有する材料からなる第２の障壁層を形成する工程と、
前記第２の障壁層上に選択的に半導体層を形成する工程と、
前記半導体層上及び当該半導体層が形成されていない前記第２の障壁層上に、絶縁膜を形成する工程と、
前記第２の障壁層上の前記絶縁膜を開口し開口部を形成する工程と、
前記開口部を介して前記第２の障壁層の一部に不純物を拡散し、当該第２の障壁層よりも低抵抗の不純物領域を形成する工程と、
前記不純物領域上に、当該不純物領域と同じ導電型の不純物を含みかつ前記第２の障壁層を構成する材料よりも狭いバンドギャップを有する材料で構成され、前記不純物領域よりも低抵抗の低抵抗領域を形成する工程と、
前記半導体層上にソース電極及びドレイン電極を形成すると共に、前記低抵抗領域にオーミック接合させたゲート電極を形成する工程とを備え、
前記低抵抗領域がｐ型のＧａＡｓで形成されたことを特徴とする電界効果トランジスタの半導体装置の製造方法。 - 前記第２の障壁層が化合物半導体で形成されたことを特徴とする請求項７記載の電界効果トランジスタの半導体装置の製造方法。
- 前記チャンネル層がＩｎＧａＡｓで形成されたことを特徴とする請求項７又は８記載の電界効果トランジスタの半導体装置の製造方法。
- 前記不純物領域を気相拡散法で形成したことを特徴とする請求項７〜９のいずれか１項に記載の電界効果トランジスタの半導体装置の製造方法。
- 前記低抵抗領域をエピタキシャル成長で形成したことを特徴とする請求項７〜１０のいずれか１項に記載の電界効果トランジスタの半導体装置の製造方法。
- 前記低抵抗領域が、気相拡散法で前記不純物領域を形成した炉と同一炉を用いてエピタキシャル成長させて形成されたことを特徴とする請求項１０記載の電界効果トランジスタの半導体装置の製造方法。
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|---|---|---|---|---|
| JP3707765B2 (ja) * | 1999-09-09 | 2005-10-19 | 株式会社村田製作所 | 電界効果型半導体装置 |
| US6452221B1 (en) * | 2000-09-21 | 2002-09-17 | Trw Inc. | Enhancement mode device |
| US6853018B2 (en) * | 2001-07-19 | 2005-02-08 | Sony Corporation | Semiconductor device having a channel layer, first semiconductor layer, second semiconductor layer, and a conductive impurity region |
| KR100450740B1 (ko) * | 2001-10-26 | 2004-10-01 | 학교법인 포항공과대학교 | 헤테로접합형 전계효과 트랜지스터 소자의 제조방법 |
| WO2003071607A1 (fr) * | 2002-02-21 | 2003-08-28 | The Furukawa Electric Co., Ltd. | Transistor a effet de champ gan |
| JP2004055788A (ja) * | 2002-07-19 | 2004-02-19 | Sony Corp | 半導体装置 |
| JP2005353993A (ja) | 2004-06-14 | 2005-12-22 | Sanyo Electric Co Ltd | 化合物半導体装置およびその製造方法 |
| JP2005353992A (ja) * | 2004-06-14 | 2005-12-22 | Sanyo Electric Co Ltd | 化合物半導体装置およびその製造方法 |
| JP4705412B2 (ja) | 2005-06-06 | 2011-06-22 | パナソニック株式会社 | 電界効果トランジスタ及びその製造方法 |
| JP4712459B2 (ja) * | 2005-07-08 | 2011-06-29 | パナソニック株式会社 | トランジスタ及びその動作方法 |
| DE102005059231B4 (de) * | 2005-12-12 | 2011-01-13 | Infineon Technologies Ag | Verfahren zum Herstellen eines Verbindungshalbleiter-Feldeffekttransistors mit einer Fin-Struktur und Verbindungshalbleiter-Feldeffekttransistor mit einer Fin-Struktur |
| JP2007220895A (ja) * | 2006-02-16 | 2007-08-30 | Matsushita Electric Ind Co Ltd | 窒化物半導体装置およびその製造方法 |
| US20080003752A1 (en) * | 2006-06-30 | 2008-01-03 | Metz Matthew V | Gate dielectric materials for group III-V enhancement mode transistors |
| JP5457046B2 (ja) * | 2009-02-13 | 2014-04-02 | パナソニック株式会社 | 半導体装置 |
| JP5595685B2 (ja) * | 2009-07-28 | 2014-09-24 | パナソニック株式会社 | 半導体装置 |
| US8728884B1 (en) | 2009-07-28 | 2014-05-20 | Hrl Laboratories, Llc | Enhancement mode normally-off gallium nitride heterostructure field effect transistor |
| US8936976B2 (en) * | 2009-12-23 | 2015-01-20 | Intel Corporation | Conductivity improvements for III-V semiconductor devices |
| KR102065115B1 (ko) * | 2010-11-05 | 2020-01-13 | 삼성전자주식회사 | Ｅ-모드를 갖는 고 전자 이동도 트랜지스터 및 그 제조방법 |
| JP2011066464A (ja) * | 2011-01-06 | 2011-03-31 | Panasonic Corp | 電界効果トランジスタ |
| JP5762049B2 (ja) * | 2011-02-28 | 2015-08-12 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5900315B2 (ja) * | 2012-02-16 | 2016-04-06 | ソニー株式会社 | 半導体装置および半導体装置の製造方法 |
| US9379195B2 (en) | 2012-05-23 | 2016-06-28 | Hrl Laboratories, Llc | HEMT GaN device with a non-uniform lateral two dimensional electron gas profile and method of manufacturing the same |
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| JP2014072427A (ja) * | 2012-09-28 | 2014-04-21 | Fujitsu Ltd | 半導体装置及び半導体装置の製造方法 |
| EP2978013A4 (en) * | 2013-03-18 | 2016-11-09 | Fujitsu Ltd | SEMICONDUCTOR COMPONENT |
| JP6369605B2 (ja) * | 2013-05-08 | 2018-08-08 | ソニー株式会社 | 半導体装置、アンテナスイッチ回路、および無線通信装置 |
| US10396081B2 (en) * | 2014-11-04 | 2019-08-27 | Sony Corporation | Semiconductor device, antenna switch circuit, and wireless communication apparatus |
| JP2022074323A (ja) * | 2020-11-04 | 2022-05-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893380A (ja) * | 1981-11-30 | 1983-06-03 | Fujitsu Ltd | 半導体装置 |
| JPS63276267A (ja) * | 1987-05-08 | 1988-11-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH03292742A (ja) * | 1990-04-10 | 1991-12-24 | Agency Of Ind Science & Technol | Ｊ―ｆｅｔ型トランジスタ装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3135939B2 (ja) * | 1991-06-20 | 2001-02-19 | 富士通株式会社 | Ｈｅｍｔ型半導体装置 |
| JPH10261652A (ja) * | 1997-03-19 | 1998-09-29 | Fujitsu Ltd | 半導体装置 |
| JP3272259B2 (ja) * | 1997-03-25 | 2002-04-08 | 株式会社東芝 | 半導体装置 |
-
1998
- 1998-09-18 JP JP26486298A patent/JP4507285B2/ja not_active Expired - Fee Related
-
1999
- 1999-09-16 US US09/397,070 patent/US6281528B1/en not_active Expired - Fee Related
- 1999-09-17 KR KR1019990039976A patent/KR100707324B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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