JP6369605B2 - 半導体装置、アンテナスイッチ回路、および無線通信装置 - Google Patents
半導体装置、アンテナスイッチ回路、および無線通信装置 Download PDFInfo
- Publication number
- JP6369605B2 JP6369605B2 JP2017114902A JP2017114902A JP6369605B2 JP 6369605 B2 JP6369605 B2 JP 6369605B2 JP 2017114902 A JP2017114902 A JP 2017114902A JP 2017114902 A JP2017114902 A JP 2017114902A JP 6369605 B2 JP6369605 B2 JP 6369605B2
- Authority
- JP
- Japan
- Prior art keywords
- resistance region
- low resistance
- semiconductor device
- region
- channel layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electronic Switches (AREA)
Description
1.第1実施形態(第1低抵抗領域の両側に第2低抵抗領域を設けた例)
2.第2実施形態(第2低抵抗領域が全面に設けられた例)
3.第3実施形態(ソース電極/ドレイン電極との接合部で第2低抵抗領域を除去した例)
4.第4実施形態(第2低抵抗領域の上部に高抵抗領域を設けた例)
5.第5実施形態(不純物拡散による第2低抵抗領域を設けた例)
6.第6実施形態(上部障壁層とソース電極およびドレイン電極との間にキャップ層を設けた例)
7.第7実施形態(第1低抵抗領域の一方側のみに第2低抵抗領域を設けた例)
8.第8実施形態(ソース領域およびドレイン領域を設けた例)
9.第9実施形態(第1実施形態においてマルチゲート構造を用いた例;第1低抵抗領域の両側に第2低抵抗領域を設けた例)
10.第10実施形態(第2実施形態においてマルチゲート構造を用いた例;第2低抵抗領域が全面に設けられた例)
11.第11実施形態(第3実施形態においてマルチゲート構造を用いた例;ソース電極/ドレイン電極との接合部で第2低抵抗領域を除去した例)
12.第12実施形態(第4実施形態においてマルチゲート構造を用いた例;第2低抵抗領域の上部に高抵抗領域を設けた例)
13.第13実施形態(第5実施形態においてマルチゲート構造を用いた例;不純物拡散による第2低抵抗領域を設けた例)
14.第14実施形態(第6実施形態においてマルチゲート構造を用いた例;上部障壁層とソース電極およびドレイン電極との間にキャップ層を設けた例)
15.第15実施形態(マルチゲート構造を用いた例;ソース電極およびドレイン電極を第2低抵抗領域上に設けた例)
16.第16実施形態(第8実施形態においてマルチゲート構造を用いた例;ソース領域およびドレイン領域を設けた例)
17.変形例1(基板上部の各層が各層間において格子整合していない例)
18.変形例2(JFET、MISJPHEMT)
19.変形例3(折り返し部分と直線部分とでデバイスパラメータを異ならせた例)
20.適用例(アンテナスイッチ回路、無線通信装置)
尚、各実施形態において共通の構成要素には同一の符号を付し、重複する説明は省略する。
(第1低抵抗領域の両側に第2低抵抗領域を設けた例)
本第1実施形態においては、各図に基づいて、本技術を適用した第1実施形態の半導体装置の構成、第1実施形態の半導体装置のバンド構造、第1実施形態の半導体装置の動作、第1実施形態の半導体装置の製造方法、および第1実施形態の半導体装置の効果の順に説明を行う。
図1は、本技術を適用した第1実施形態の半導体装置の要部構成を示す断面図である。また図2は第1実施形態の半導体装置の上面図であり、図3は第1実施形態の半導体装置の接合状態におけるエネルギーバンド構成図である。以下、これらの図に基づいて第1実施形態の半導体装置の詳細な構成を説明する。尚、以下においては第1導電型をn型、第2導電型をp型として説明を行うが、これは逆であってもよい。
基板11は、半絶縁性の化合物半導体材料で構成されている。このような基板11は、例えばIII−V族化合物半導体材料で構成され、例えば半絶縁性の単結晶GaAs基板や、InP基板が用いられる。
バッファ層12は、例えば基板11上にエピタキシャル成長させた化合物半導体層で構成され、基板11および下部障壁層13に対して、良好に格子整合する化合物半導体を用いて構成される。例えば、基板11が単結晶GaAs基板からなる場合、このようなバッファ層12の一例として、不純物を添加しないu−GaAs(u−は不純物を添加していないことを表す;以下同様)のエピタキシャル成長層が用いられる。
下部障壁層13は、例えばバッファ層12および上部のチャネル層14に対して良好に格子整合すると共に、チャネル層14を構成する化合物半導体材料よりもバンドギャップが広いIII−V族化合物半導体を用いて構成されている。このような下部障壁層13の一例として、AlGaAs混晶のエピタキシャル成長層が用いられる。ここでは特に、III族元素におけるアルミニウム(Al)の組成比が0.2である、Al0.2Ga0.8As混晶により下部障壁層13が構成されていることとする。
チャネル層14は、ソース電極23sとドレイン電極23dとの間の電流通路であって、下部障壁層13のキャリア供給領域13a、および後述する上部障壁層15のキャリア供給領域15aから供給されたキャリアが蓄積される層である。このようなチャネル層14は、下部障壁層13に対してヘテロ接合する化合物半導体で構成され、下部障壁層13に対して良好に格子整合している。またチャネル層14は、下部障壁層13とのヘテロ接合部におけるキャリア走行側のエネルギー帯が、下部障壁層13の界面領域を構成する化合物半導体材料におけるキャリア走行側のエネルギー帯よりも、チャネル層内真性フェルミ準位に近い化合物半導体を用いて構成されていることとする。このため、下部障壁層13は、チャネル層14との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層14よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成されていることになる。
上部障壁層15は、チャネル層14に対して良好に格子整合している。この上部障壁層15は、チャネル層14との接合部において、チャネル層14を構成する化合物半導体材料よりも、キャリア走行側のエネルギー帯がチャネル層内真性フェルミ準位から遠い化合物半導体を用いて構成されている。つまり上部障壁層15は、チャネル層14との接合部において、チャネル層14を構成する化合物半導体材料よりも、多数キャリア走行側のエネルギー帯が、チャネル層内真性フェルミ準位から遠い化合物半導体を用いて構成されていることとする。キャリアが電子である場合、上部障壁層15は、チャネル層14を構成する化合物半導体材料よりも、コンダクションバンドエネルギーEcが高いIII−V族化合物半導体材料を用いて構成される。このような上部障壁層15は、チャネル層14との接合部におけるチャネル層14との間のコンダクションバンドエネルギーEcの差が大きいほど良い。
第1低抵抗領域15gは、上部障壁層15内であって、チャネル層14とは反対側の表面層において、上部障壁層15のキャリア供給領域15aよりも表面側の浅い位置で、キャリア供給領域15aに対して間隔を有して設けられている。この第1低抵抗領域15gは、チャネル層14を走行するキャリアとは逆導電型の不純物を含有し、周囲の高抵抗領域15b’よりも低抵抗に保たれている。したがって、キャリアが電子の場合、第1低抵抗領域15gにはp型不純物が拡散されていることとなる。
第2低抵抗領域Rは、上部障壁層15においてチャネル層14とは反対側の表面層をパターニングした部分に形成され、第1低抵抗領域15gからソース電極23s/ドレイン電極23d側に向かって延設されている。
絶縁膜21は、上部障壁層15上の全面を覆う状態で設けられている。この絶縁膜21は、上部障壁層15を構成する化合物半導体に対して絶縁性を有し、かつ、イオンなどの不純物より上部障壁層15の表面を保護する機能を持つ材料が用いられる。このような絶縁膜21は、例えば厚さが200nmの窒化シリコン(Si3N4)により構成されている。
ソース電極23sおよびドレイン電極23dは、第1低抵抗領域15gおよび第2低抵抗領域Rを挟む位置において、それぞれがソース開口21sおよびドレイン開口21dを介して上部障壁層15の高抵抗領域15b’にオーミック接合されている。このようなソース電極23sおよびドレイン電極23dは、上部障壁層15側から順に、金−ゲルマニウム(AuGe)、ニッケル(Ni)、および金(Au)を順次積層し、下地の化合物半導体層を合金化したものにより構成されている。ソース電極23sおよびドレイン電極23dの各膜厚は、例えばそれぞれ1000nmである。
ゲート電極25は、第1低抵抗領域15gの上部に設けられている。ここでは、ゲート電極25は、ゲート開口21gを埋め込む状態で設けられ、ゲート開口21gの底部における全域において第1低抵抗領域15g上に設けられていることとする。このようなゲート電極25は、基板11側からニッケル(Ni)、および金(Au)を順次積層した構成となっている。
図3は、上記構成の半導体装置1-1のゲート電極25下方におけるエネルギーバンド構成図であり、ゲート電圧Vgを印加していない接合状態のものである。尚、このエネルギーバンド構成図は、下部障壁層13をAl0.2Ga0.8As混晶により、チャネル層14をIn0.2Ga0.8As混晶により、上部障壁層15をAl0.2Ga0.8As混晶により構成した場合について表している。
次に、図1〜3を用いて説明した上記構成の半導体装置1-1の動作を、先の図3と共に、図4,図5のエネルギーバンド構成図、および図6の半導体装置1-1の断面図を用いて説明する。ここでは、半導体装置1-1が、しきい値電圧−0.5V程度の浅いデプレッション型のトランジスタである場合についての動作として説明する。
次に、上述した構成の半導体装置1-1の製造方法の一例を、図7および図8の断面工程図に基づいて説明する。
先ず図7のAに示すように、例えばGaAsよりなる基板11上に、不純物を添加しないu−GaAs層をエピタキシャル成長させてバッファ層12を形成する。その後、バッファ層12上に、例えばAlGaAs(Al0.2Ga0.8As混晶)層をエピタキシャル成長させて下部障壁層13を形成する。この際、例えば不純物を添加しないu−AlGaAs層からなる高抵抗領域13b、シリコン(Si)を添加したn型AlGaAs層からなるキャリア供給領域13a、および不純物を添加しないu−AlGaAs層からなる高抵抗領域13b’を順次エピタキシャル成長させる。これにより、膜厚方向の中央にn型のキャリア供給領域13aを備えた下部障壁層13を得る。
次いで、図7のBに示すように、素子分離で分離されたアクティブ領域の中央を横断する形状に、第2低抵抗領域Rをパターニングする。この際、フォトレジストをマスクとしてウェットエッチングなどによるパターニングを行う。本例では、第2低抵抗領域Rを、上部障壁層15の一部として高抵抗領域15b’以下と同じ半導体材料で構成したため、第2低抵抗領域Rをエッチングする際に、高抵抗領域15b’の表面層もエッチングされる。尚、第2低抵抗領域Rの半導体材料を高抵抗領域15b’と異なる材料にするか、または第2低抵抗領域Rと高抵抗領域15b’の間にこれらと異なる半導体材料のエッチングストップ層を形成し、選択比を持たせることで、第2低抵抗領域Rのみを除去する事も可能である。
次いで図8のCに示すように、上部障壁層15上に、例えばCVD(Chemical Vapor Deposition )法により、窒化シリコン(Si3N4)よりなる絶縁膜21を成膜する。その後、絶縁膜21をパターンエッチングすることにより、第2低抵抗領域Rの中央部分を露出するゲート開口21gを形成する。このゲート開口21gは、アクティブ領域の中央を横断する大きさで形成する。
次に図8のDに示すように、ゲート開口21gを埋め込む形状のゲート電極25を、第1低抵抗領域15g上に形成する。この際、チタン(Ti)、白金(Pt)、および金(Au)を順次マスク蒸着してゲート電極25をパターン形成する。
その後は図1に示したように、絶縁膜21をパターンエッチングすることにより、第2低抵抗領域Rを挟む位置において上部障壁層15の高抵抗領域15b’を露出させたソース開口21sおよびドレイン開口21dを形成する。
以上説明した半導体装置1-1は、n型のチャネル層14に隣接する上部障壁層15の表面側にp型の第1低抵抗領域15gを設け、この上部にゲート電極25を設けたJPHEMT構造である。そして特に、第1低抵抗領域15gの両側に、第1低抵抗領域15gよりもp型の電荷量が少ない第2低抵抗領域Rが延設されている。
(第2低抵抗領域が全面に設けられた例)
図10は第2実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第2実施形態の半導体装置の構成を説明する。
図10に示す本第2実施形態の半導体装置1-2が、図1を用いて説明した第1実施形態の半導体装置1-1と異なるところは、第2低抵抗領域Rをパターニングせずに上部障壁層15の全面に残したところにある。他の構成は第1実施形態と同様である。よって、第1実施形態と同一の構成要素には同一の符号を付し、本第2実施形態での詳細な説明は省略する。
以上のような構成を有する半導体装置1-2は、第1実施形態の半導体装置1-1と同様に動作する。またこの半導体装置1-2の製造は、第1実施形態の半導体装置1-1の製造手順において、第2低抵抗領域Rをパターニングする工程を省けばよい。
以上説明した構成の半導体装置1-2であっても、JPHEMT構造において、第1低抵抗領域15gの両側に、これよりもp型の電荷量が少ない第2低抵抗領域Rを延設した構成であるため、第1実施形態と同様の効果を得ることができる。また、第2低抵抗領域Rがより広い部分を覆っているため、オフ動作時にチャネル層14に形成されるキャリア欠乏領域をさらに拡大し、オフ容量Coffをさらに低減する効果が得られる。またさらに、第2低抵抗領域Rのパターニング工程を省くことができるため、第1実施形態の半導体装置1-1の製造と比較して、製造工程数を削減することが可能である。
(ソース電極/ドレイン電極との接合部で第2低抵抗領域を除去した例)
図11は第3実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第3実施形態の半導体装置の構成を説明する。
図11に示す本第3実施形態の半導体装置1-3が、図1を用いて説明した第1実施形態の半導体装置1-1と異なるところは、ソース電極23s/ドレイン電極23dとの接合部においてのみ、第2低抵抗領域Rを除去したところにある。他の構成は第1実施形態と同様である。よって、第1実施形態と同一の構成要素には同一の符号を付し、本第3実施形態での詳細な説明は省略する。
以上のような構成を有する半導体装置1-3は、第1実施形態の半導体装置1-1と同様に動作する。またこの半導体装置1-3の製造は、次のように行う。
先ず図12のAに示すように、基板11上に、バッファ層12〜第2低抵抗領域Rまでを成膜し、さらに絶縁膜21を形成し、この絶縁膜21にゲート開口21gを形成する。次に、ゲート開口21gからの不純物拡散により、第2低抵抗領域Rから高抵抗領域15b’に達するp型の第1低抵抗領域15gを形成する。
次に、図12のBに示すように、ゲート開口21gを埋め込む形状のゲート電極25を、第1低抵抗領域15g上に形成する。
次に、図13のCに示すように、絶縁膜21をパターンエッチングすることにより、第2低抵抗領域Rを挟む位置において第2低抵抗領域Rを露出させたソース開口21sおよびドレイン開口21dを形成する。その後、ソース開口21s/ドレイン開口21dが形成された絶縁膜21をマスクにして、第2低抵抗領域Rを等方的にエッチングする。これにより、ソース開口21s/ドレイン開口21dの底部に高抵抗領域15b’を露出させると共に、ソース開口21s/ドレイン開口21dの側壁から第2低抵抗領域Rを後退させる。
その後は図11に示したように、ソース開口21s/ドレイン開口21dを介して上部障壁層15の高抵抗領域15b’にオーミック接合されたソース電極23sおよびドレイン電極23dを形成する。この際、金−ゲルマニウム(AuGe)、ニッケル(Ni)、および金(Au)を順次、異方的に蒸着することにより、蒸着した材料膜と第2低抵抗領域Rとの間に中空部Gを残す。次に、これらの材料膜をパターニングし、さらに例えば400℃程度の加熱処理により金系合金形成をしてソース電極23s/ドレイン電極23dを形成し、半導体装置1-3を完成させる。
以上説明した構成の半導体装置1-3は、JPHEMT構造において、第1低抵抗領域15gの両側に、これよりもp型の電荷量が少ない第2低抵抗領域Rを延設した構成であるため、第1実施形態と同様の効果を得ることができる。また、第2低抵抗領域Rがより広い部分を覆っているため、オフ動作時にチャネル層14に形成されるキャリア欠乏領域をさらに拡大し、オフ容量Coffをさらに低減する効果が得られる。しかも、p型の第2低抵抗領域Rを部分的にエッチング除去することにより、第2低抵抗領域Rとソース電極23s/ドレイン電極23dとの接触を回避した構成であるため、コンタクト抵抗の増加を防ぐこともできる。
(第2低抵抗領域の上部に高抵抗領域を設けた例)
図14は第4実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第4実施形態の半導体装置の構成を説明する。
図14に示す本第4実施形態の半導体装置1-4が、図1を用いて説明した第1実施形態の半導体装置1-1と異なるところは、p型の第2低抵抗領域Rの上に、高抵抗領域16が形成されているところにある。他の構成は第1実施形態と同様である。よって、第1実施形態と同一の構成要素には同一の符号を付し、本第4実施形態での詳細な説明は省略する。
以上のような構成を有する半導体装置1-4は、第1実施形態の半導体装置1-1と同様に動作する。またこの半導体装置1-4の製造は、第1実施形態の半導体装置1-1の製造手順において、p型の第2低抵抗領域Rの上に、高抵抗領域16を構成する層をあらかじめ成膜しておけばよく、同一のマスクを用いて高抵抗領域16とp型の第2低抵抗領域Rとをパターニングすればよい。
以上説明した構成の半導体装置1-4は、JPHEMT構造において、第1低抵抗領域15gの両側に、これよりもp型の電荷量が少ない第2低抵抗領域Rを延設した構成であるため、第1実施形態と同様の効果を得ることができる。また、第2低抵抗領域Rの上に高抵抗領域16が形成されているため、第2低抵抗領域Rが界面トラップの影響を受け難くなり、オフ動作時において第2低抵抗領域Rとチャネル層14との間の空乏層を制御し易くなる。これにより、第1実施形態の効果において図6を用いて説明した、オフ動作時におけるn型領域Snおよびp型領域Spの領域の後退量を確実に制御することが可能となり、所望の動作の実現が容易となる。
(不純物拡散による第2低抵抗領域を設けた例)
図15は第5実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第5実施形態の半導体装置の構成を説明する。
図15に示す本第5実施形態の半導体装置1-5が、図1を用いて説明した第1実施形態の半導体装置1-1と異なるところは、第2低抵抗領域Rが不純物の拡散により形成されているところにある。他の構成は第1実施形態と同様である。よって、第1実施形態と同一の構成要素には同一の符号を付し、本第5実施形態での詳細な説明は省略する。
以上のような構成を有する半導体装置1-5は、第1実施形態の半導体装置1-1と同様に動作する。またこの半導体装置1-5の製造は、次のように行う。
先ず図16のAに示すように、基板11上に、バッファ層12〜高抵抗領域15b’までを成膜する。以上までの工程は、第1実施形態において図7のAを用いて説明した製造手順において、第2低抵抗領域Rを成膜する工程を省けばよい。
次に図16のBに示すように、高抵抗領域15b’上に、例えば窒化シリコンで構成されたマスク30を形成する。このマスク30を介しての不純物拡散により、高抵抗領域15b’の表面層に第2低抵抗領域Rを形成するためのp型不純物を拡散させる。この際、例えばp型不純物として亜鉛(Zn)を拡散させることで、拡散深さを高精度に制御する。亜鉛(Zn)の拡散は、第1実施形態における第1低抵抗領域15gの形成と同様に行う。拡散終了後には、マスク30を除去する。
次に図17のCに示すように、第2低抵抗領域Rが形成された高抵抗領域15b’上に絶縁膜21を形成し、この絶縁膜21にゲート開口21gを形成する。そしてゲート開口21gからの不純物拡散により、第2低抵抗領域Rの中央に、高抵抗領域15b’にまで達する深さで第1低抵抗領域15gを形成するためのp型不純物を拡散させる。
次いで図17のDに示すように、ゲート開口21gを埋め込む形状のゲート電極25を第1低抵抗領域15g上に形成する。
その後は図15に示したように、絶縁膜21に高抵抗領域15b’を露出させたソース開口21s/ドレイン開口21dを形成し、これらを介して高抵抗領域15b’にオーミック接合されたソース電極23s/ドレイン電極23dを形成し、半導体装置1-5を完成させる。以上の図17のC以降に説明した工程は、第1実施形態における図8のC以降に説明した工程と同様に行えばよい。
以上説明した構成の半導体装置1-5は、JPHEMT構造において、第1低抵抗領域15gの両側に、これよりもp型の電荷量が少ない第2低抵抗領域Rを延設した構成であるため、第1実施形態と同様の効果を得ることができる。また、第2低抵抗領域Rが拡散により形成されているため、ウェットエッチングにより第2低抵抗領域Rを除去する工程を行わなくてもよい。
(上部障壁層とソース電極およびドレイン電極との間にキャップ層を設けた例)
図18は第6実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第6実施形態の半導体装置の構成を説明する。
図18に示す本第6実施形態の半導体装置1-6が、図1を用いて説明した第1実施形態の半導体装置1-1と異なるところは、上部障壁層15とソース電極23s/ドレイン電極23dとの間に、キャップ層33を設けたところにある。他の構成は第1実施形態と同様である。よって、第1実施形態と同一の構成要素には同一の符号を付し、本第6実施形態での詳細な説明は省略する。
以上のような構成を有する半導体装置1-6は、第1実施形態の半導体装置1-1と同様に動作する。またこの半導体装置1-6の製造は、次のように行う。
先ず図19のAに示すように、基板11上に、バッファ層12〜から第2低抵抗領域Rまでを成膜し、上部障壁層15を形成する。以上までの工程は、第1実施形態において図7のAを用いて説明した製造手順と同様に行えばよい。次に、上部障壁層15の形成に続けてキャップ層33となるn型GaAs層をエピタキシャル成長させる工程を行い、その後、ボロンのイオン注入によってここでの図示を省略した素子分離を形成する。
次に図19のBに示すように、キャップ層33をパターニングして第2低抵抗領域Rを露出させる。次いで第2低抵抗領域Rの露出した周縁部分をパターニング除去し、キャップ層33から露出している第2低抵抗領域Rと、キャップ層33の下部の第2低抵抗領域Rとを分離する。
次に図20のCに示すように、キャップ層33を覆う状態で上部障壁層15上に絶縁膜21を形成し、この絶縁膜21にゲート開口21gを形成する。そしてゲート開口21gからの不純物拡散により、キャップ層33から露出させた第2低抵抗領域Rの中央に、高抵抗領域15b’にまで達する深さで第1低抵抗領域15gを形成するためのp型不純物を拡散させる。
次いで図20のDに示すように、ゲート開口21gを埋め込む形状のゲート電極25を第1低抵抗領域15g上に形成する。
その後は図18に示したように、絶縁膜21にキャップ層33を露出させたソース開口21s/ドレイン開口21dを形成し、これらを介してキャップ層33にオーミック接合されたソース電極23s/ドレイン電極23dを形成し、半導体装置1-6を完成させる。以上の図20のC以降に説明した工程は、第1実施形態における図8のC以降に説明した工程と同様に行えばよい。
以上説明した構成の半導体装置1-6は、JPHEMT構造において、第1低抵抗領域15gの両側に、これよりもp型の電荷量が少ない第2低抵抗領域Rを延設した構成であるため、第1実施形態と同様の効果を得ることができる。また、上部障壁層15とソース電極23s/ドレイン電極23dとの間に、チャネル層14と同一のn型のキャップ層33を設けた構成である。これにより、キャップ層33が、チャネル層14に対するキャリア供給源となり、キャップ層33の直下のチャネル層14のシートキャリア密度を高くすることができ、チャネル抵抗およびアクセス抵抗を低くすることができる。この結果、さらにオン抵抗Ronを小さくすることが可能になるため、さらに最大ドレイン電流Idmaxを高くする効果を期待できる。
(第1低抵抗領域の一方側のみに第2低抵抗領域を設けた例)
図21は第7実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第7実施形態の半導体装置の構成を説明する。
図21に示す本第7実施形態の半導体装置1-7が、図1を用いて説明した第1実施形態の半導体装置1-1と異なるところは、第2低抵抗領域Rが第1低抵抗領域15gの一方側のみに延設されているところにある。他の構成は第1実施形態と同様である。よって、第1実施形態と同一の構成要素には同一の符号を付し、本第7実施形態での詳細な説明は省略する。
以上のような構成を有する半導体装置1-7は、第1実施形態の半導体装置1-1と同様に動作する。またこの半導体装置1-7の製造は、第1実施形態で説明した半導体装置1-1の製造手順において、第2低抵抗領域Rのパターニング形状を、第1低抵抗領域15gの一方側のみに延設される形状とすればよい。
以上説明した構成の半導体装置1-7は、JPHEMT構造において、第1低抵抗領域15gの一方向に、これよりもp型の電荷量が少ない第2低抵抗領域Rを延設した構成である。このため、第1実施形態と比較して効果は低いものの、オフ容量Coffを低減させる効果を得ることができ、またこれによるオン抵抗Ronの低減を図ることが可能である。
(ソース領域およびドレイン領域を設けた例)
図22は第8実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第8実施形態の半導体装置の構成を説明する。
図22に示す本第8実施形態の半導体装置1-8が、図1を用いて説明した第1実施形態の半導体装置1-1と異なるところは、上部障壁層15からバッファ層12にまで達してソース領域35s/ドレイン領域35dが設けられているところにあり、他の構成は同様である。よって、第1実施形態と同一の構成要素には同一の符号を付し、本第8実施形態での詳細な説明は省略する。
以上のような構成を有する半導体装置1-8は、第1実施形態の半導体装置1-1と同様に動作する。またこの半導体装置1-8の製造は、第1実施形態の半導体装置1-1の製造手順において図7のBを用いて説明したように第2低抵抗領域Rをパターニングした後、イオン注入法によりn型の不純物を拡散させてソース領域35s/ドレイン領域35dを形成する工程を追加すればよい。
以上のような構成を有する半導体装置1-8は、JPHEMT構造において、第1低抵抗領域15gの両側に、これよりもp型の電荷量が少ない第2低抵抗領域Rを延設した構成であるため、第1実施形態と同様の効果を得ることができる。そして第2低抵抗領域Rを挟む状態で、チャネル層14にまで達する深さのn型のソース領域35s/ドレイン領域35dを設けたことにより、第2低抵抗領域Rの直下のチャネル層14の両側のシートキャリア密度を高くすることができ、さらにソース電極23s/ドレイン電極23dと上部障壁層15とのコンタクト抵抗を低くすることができるため、チャネル抵抗およびアクセス抵抗を低くすることができる。これにより、さらにオン抵抗Ronを小さくすることができ、加えて最大ドレイン電流Idmaxを高くすることが可能である。
(マルチゲート構造)
図23は、本技術の第9実施形態に係る半導体装置の要部断面構成を表したものである。以下、この図に基づいて、この半導体装置2-1の構成を説明する。
この半導体装置2-1は、ソース電極23sおよびドレイン電極23dの間に二つのゲート電極25を設けたマルチゲート構造(デュアルゲート構造)を有していることを除いては、第1実施形態と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。なお、以下の図面および説明では、ソース電極23sおよびドレイン電極23dの間に二つのゲート電極25が設けられている場合について説明するが、所望の耐電力性を得るため、ゲート電極25の数を三つ以上とすることも可能である。
第1低抵抗領域15gは、第1実施形態と同様に、上部障壁層15内であって、チャネル層14とは反対側の表面層において、上部障壁層15のキャリア供給領域15aよりも表面側の浅い位置で、キャリア供給領域15aに対して間隔を有して設けられている。第1低抵抗領域15gは、第1実施形態と同様に、チャネル層14を走行するキャリアとは逆導電型の不純物を含有し、周囲の高抵抗領域15b’よりも低抵抗に保たれている。したがって、キャリアが電子の場合、第1低抵抗領域15gにはp型不純物が拡散されていることとなる。
第2低抵抗領域Rは、第1実施形態と同様に、上部障壁層15においてチャネル層14とは反対側の表面層をパターニングした部分に形成され、各々の第1低抵抗領域15gに対して両側(ソース電極23s側およびドレイン電極23d側の両方)に延設されている。第2低抵抗領域Rは、第1実施形態と同様に、チャネル層14を走行するキャリアとは逆導電型の不純物(すなわちここではp型の不純物)を含有するp型領域として構成されている。第2低抵抗領域Rは、第1実施形態と同様に、第1低抵抗領域15gよりも上記逆導電型の電荷量が少ないことが好ましい。更に、第2低抵抗領域Rは、第1低抵抗領域15gよりもp型の単位長さあたり(図面の単位横方向長さあたり)の電荷量が少ないことが好ましい。このようにすることにより、第2低抵抗領域Rの横方向長さが極端に広くなった場合にも、第2低抵抗領域Rを、第1低抵抗領域15gよりもp型の電荷量が少なくなるようにすることが可能となる。第2低抵抗領域Rにおけるp型の電荷量は、第1実施形態と同様に、ゲート電極25に負の電圧を印加したオフ動作時において、第2低抵抗領域R内の正孔(チャネル層14を走行するキャリアと逆導電型の電荷)が枯渇して空乏化される程度であることとする。
この半導体装置2-1のゲート電極25下方におけるエネルギーバンド構成は、第1実施形態で図3を参照して説明したのと同様である。
次に、この半導体装置2-1の動作を、先の図3と共に、図4および図5のエネルギーバンド構成図、および図25の半導体装置2-1の断面図を用いて説明する。ここでは、半導体装置2-1が、しきい値電圧−0.5V程度の浅いデプレッション型のトランジスタである場合についての動作として説明する。
次に、上述した構成の半導体装置2-1の製造方法の一例を、図26ないし図29の断面工程図に基づいて説明する。
先ず図26に示したように、例えばGaAsよりなる基板11上に、不純物を添加しないu−GaAs層をエピタキシャル成長させてバッファ層12を形成する。その後、バッファ層12上に、例えばAlGaAs(Al0.2Ga0.8As混晶)層をエピタキシャル成長させて下部障壁層13を形成する。この際、例えば不純物を添加しないu−AlGaAs層からなる高抵抗領域13b、シリコン(Si)を添加したn型AlGaAs層からなるキャリア供給領域13a、および不純物を添加しないu−AlGaAs層からなる高抵抗領域13b’を順次エピタキシャル成長させる。これにより、膜厚方向の中央にn型のキャリア供給領域13aを備えた下部障壁層13を得る。
次いで、図27に示したように、素子分離で分離されたアクティブ領域a内においてミアンダ状で、かつ両端においてアクティブ領域を横断する形状に、第2低抵抗領域Rをパターニングする。この際、フォトレジストをマスクとしてウェットエッチングやドライエッチングなどによるパターニングを行う。本例では、第2低抵抗領域Rを、上部障壁層15の一部として高抵抗領域15b’以下と同じ半導体材料で構成したため、第2低抵抗領域Rをエッチングする際に、高抵抗領域15b’の表面層もエッチングされる。尚、第2低抵抗領域Rの半導体材料を高抵抗領域15b’と異なる材料にするか、または第2低抵抗領域Rと高抵抗領域15b’の間にこれらと異なる半導体材料のエッチングストップ層を形成し、選択比を持たせることで、第2低抵抗領域Rのみを除去する事も可能である。
次いで図28に示したように、上部障壁層15上に、例えばCVD法により、窒化シリコン(Si3N4)よりなる絶縁膜21を成膜する。その後、絶縁膜21をパターンエッチングすることにより、第2低抵抗領域Rの中央部分を露出するゲート開口21gを形成する。このゲート開口21gは、アクティブ領域内においてミアンダ状で、かつ両端においてアクティブ領域を横断する大きさで形成する。
次に図29に示すように、ゲート開口21gを埋め込む形状のゲート電極25を、第1低抵抗領域15g上に形成する。この際、チタン(Ti)、白金(Pt)、および金(Au)を順次マスク蒸着してゲート電極25をパターン形成する。
その後は図23に示したように、絶縁膜21をパターンエッチングすることにより、2つ以上の第2低抵抗領域Rを挟む位置において上部障壁層15の高抵抗領域15b’を露出させたソース開口21sおよびドレイン開口21dを形成する。
以上説明した半導体装置2-1は、n型のチャネル層14に隣接する上部障壁層15の表面側に2つ以上のp型の第1低抵抗領域15gを設け、この上部にゲート電極25を設けたマルチゲート型のJPHEMT構造である。そして、第1低抵抗領域15gの両側に、第1低抵抗領域15gよりもp型の電荷量が少ない第2低抵抗領域Rが延設されている。
(第2低抵抗領域が、積層体の上面のうち第1低抵抗領域を除く領域の全体に設けられた例)
図37は、本技術の第10実施形態に係る半導体装置の要部断面構成を表したものである。以下、この図に基づいて、この半導体装置2-2の構成を説明する。
図37に示す第10実施形態の半導体装置2-2が、図23を用いて説明した第9実施形態の半導体装置2-1と異なるところは、第2低抵抗領域Rをパターニングせずに、積層体10の上面のうち第1低抵抗領域15gを除く領域の全体に残したところにある。他の構成は第9実施形態と同様である。よって、第9実施形態と同一の構成要素には同一の符号を付し、本実施形態での詳細な説明は省略する。
以上のような構成を有する半導体装置2-2は、第9実施形態の半導体装置と同様に動作する。また、この半導体装置2-2の製造は、第9実施形態の半導体装置の製造手順において、第2低抵抗領域Rをパターニングする工程を省けばよい。
以上説明した構成の半導体装置2-2であっても、JPHEMT構造において、第1低抵抗領域15gの両側に、これよりもp型の電荷量が少ない第2低抵抗領域Rを延設した構成であるため、第9実施形態と同様の効果を得ることができる。また、第2低抵抗領域Rがより広い部分を覆っているため、オフ動作時にチャネル層14に形成されるキャリア欠乏領域をさらに拡大し、オフ容量Coffをさらに低減する効果が得られる。またさらに、第2低抵抗領域Rのパターニング工程を省くことができるため、第9実施形態の半導体装置の製造と比較して、製造工程数を削減することが可能である。
(ソース電極/ドレイン電極との接合部で第2低抵抗領域を除去した例)
図38は、本技術の第11実施形態に係る半導体装置の要部断面構成を表したものである。以下、この図に基づいて、この半導体装置2-3の構成を説明する。
図38に示す第11実施形態の半導体装置2-3が、図23を用いて説明した第9実施形態の半導体装置と異なるところは、ソース電極23s/ドレイン電極23dとの接合部においてのみ、第2低抵抗領域Rを除去したところにある。第2低抵抗領域Rは、二つ以上のゲート電極25の間において連続して設けられている。他の構成は第9実施形態と同様である。よって、第1実施形態と同一の構成要素には同一の符号を付し、本第実施形態での詳細な説明は省略する。
以上のような構成を有する半導体装置2-3は、第9実施形態の半導体装置と同様に動作する。またこの半導体装置2-3の製造は、次のように行う。
先ず図39に示したように、基板11上に、バッファ層12から第2低抵抗領域Rまでを成膜し、さらに絶縁膜21を形成し、この絶縁膜21にゲート開口21gを形成する。次に、ゲート開口21gからの不純物拡散により、第2低抵抗領域Rから高抵抗領域15b’に達するp型の第1低抵抗領域15gを形成する。
次に、図40に示したように、ゲート開口21gを埋め込む形状のゲート電極25を、第1低抵抗領域15g上に形成する。
次に、図41に示すように、絶縁膜21をパターンエッチングすることにより、第2低抵抗領域Rを挟む位置において第2低抵抗領域Rを露出させたソース開口21sおよびドレイン開口21dを形成する。その後、ソース開口21s/ドレイン開口21dが形成された絶縁膜21をマスクにして、第2低抵抗領域Rを等方的にエッチングする。これにより、ソース開口21s/ドレイン開口21dの底部に高抵抗領域15b’を露出させると共に、ソース開口21s/ドレイン開口21dの側壁から第2低抵抗領域Rを後退させる。
その後は図38に示したように、ソース開口21s/ドレイン開口21dを介して上部障壁層15の高抵抗領域15b’にオーミック接合されたソース電極23sおよびドレイン電極23dを形成する。この際、金−ゲルマニウム(AuGe)、ニッケル(Ni)、および金(Au)を順次、異方的に蒸着することにより、蒸着した材料膜と第2低抵抗領域Rとの間に中空部Gを残す。次に、これらの材料膜をパターンニングし、さらに例えば400℃程度の加熱処理により金系合金形成をしてソース電極23s/ドレイン電極23dを形成し、半導体装置2-3を完成させる。
以上説明した構成の半導体装置2-3は、JPHEMT構造において、第1低抵抗領域15gの両側に、これよりもp型の電荷量が少ない第2低抵抗領域Rを延設した構成であるため、第9実施形態と同様の効果を得ることができる。また、第2低抵抗領域Rがより広い部分を覆っているため、オフ動作時にチャネル層14に形成されるキャリア欠乏領域をさらに拡大し、オフ容量Coffをさらに低減する効果が得られる。しかも、p型の第2低抵抗領域Rを部分的にエッチング除去することにより、第2低抵抗領域Rとソース電極23s/ドレイン電極23dとの接触を回避した構成であるため、コンタクト抵抗の増加を防ぐこともできる。
(第2低抵抗領域の上部に高抵抗領域を設けた例)
図42は、本技術の第12実施形態に係る半導体装置の要部断面構成を表したものである。以下、この図に基づいて、この半導体装置2-4の構成を説明する。
図42に示す第12実施形態の半導体装置2-4が、図23を用いて説明した第9実施形態の半導体装置2-1と異なるところは、p型の第2低抵抗領域Rの上に、高抵抗領域16が形成されているところにある。他の構成は第9実施形態と同様である。よって、第9実施形態と同一の構成要素には同一の符号を付し、本実施形態での詳細な説明は省略する。
以上のような構成を有する半導体装置2-4は、第9実施形態の半導体装置2-1と同様に動作する。またこの半導体装置2-4の製造は、第9実施形態の半導体装置2-1の製造手順において、p型の第2低抵抗領域Rの上に、高抵抗領域16を構成する層をあらかじめ成膜しておけばよく、同一のマスクを用いて高抵抗領域16とp型の第2低抵抗領域Rとをパターニングすればよい。
以上説明した構成の半導体装置2-4は、JPHEMT構造において、第1低抵抗領域15gの両側に、これよりもp型の電荷量が少ない第2低抵抗領域Rを延設した構成であるため、第9実施形態と同様の効果を得ることができる。また、第2低抵抗領域Rの上に高抵抗領域16が形成されているため、第2低抵抗領域Rが界面トラップの影響を受け難くなり、オフ動作時において第2低抵抗領域Rとチャネル層14との間の空乏層を制御し易くなる。これにより、第9実施形態の効果において図25を用いて説明した、オフ動作時におけるn型領域Snおよびp型領域Spの領域の後退量を確実に制御することが可能となり、所望の動作の実現が容易となる。
(不純物拡散による第2低抵抗領域を設けた例)
図43は、本技術の第13実施形態に係る半導体装置の要部断面構成を表したものである。以下、この図に基づいて、この半導体装置2-5の構成を説明する。
図43に示した第13実施形態の半導体装置2-5が、図23を用いて説明した第9実施形態の半導体装置2-1と異なるところは、第2低抵抗領域Rが不純物の拡散により形成されているところにある。他の構成は第9実施形態と同様である。よって、第9実施形態と同一の構成要素には同一の符号を付し、本実施形態での詳細な説明は省略する。
以上のような構成を有する半導体装置2-5は、第9実施形態の半導体装置2-1と同様に動作する。またこの半導体装置2-5の製造は、次のように行う。
先ず図44に示したように、基板11上に、バッファ層12から高抵抗領域15b’までを成膜する。以上までの工程は、第9実施形態において図26を用いて説明した製造手順において、第2低抵抗領域Rを成膜する工程を省けばよい。
次に図45に示したように、高抵抗領域15b’上に、例えば窒化シリコンで構成されたマスク30を形成する。このマスク30を介しての不純物拡散により、高抵抗領域15b’の表面層に第2低抵抗領域Rを形成するためのp型不純物を拡散させる。この際、例えばp型不純物として亜鉛(Zn)を拡散させることで、拡散深さを高精度に制御する。亜鉛(Zn)の拡散は、第9実施形態における第1低抵抗領域15gの形成と同様に行う。拡散終了後には、マスク30を除去する。
次に図46に示したように、第2低抵抗領域Rが形成された高抵抗領域15b’上に絶縁膜21を形成し、この絶縁膜21にゲート開口21gを形成する。そしてゲート開口21gからの不純物拡散により、第2低抵抗領域Rの中央に、高抵抗領域15b’にまで達する深さで第1低抵抗領域15gを形成するためのp型不純物を拡散させる。
次いで図47に示したように、ゲート開口21gを埋め込む形状のゲート電極25を第1低抵抗領域15g上に形成する。
その後は図43に示したように、絶縁膜21に高抵抗領域15b’を露出させたソース開口21s/ドレイン開口21dを形成し、これらを介して高抵抗領域15b’にオーミック接合されたソース電極23s/ドレイン電極23dを形成し、半導体装置2-5を完成させる。以上の図47以降に説明した工程は、第9実施形態における図28以降に説明した工程と同様に行えばよい。
以上説明した構成の半導体装置2-5は、JPHEMT構造において、第1低抵抗領域15gの両側に、これよりもp型の電荷量が少ない第2低抵抗領域Rを延設した構成であるため、第9実施形態と同様の効果を得ることができる。また、第2低抵抗領域Rが拡散により形成されているため、ウェットエッチングにより第2低抵抗領域Rを除去する工程を行う必要がない。
(上部障壁層とソース電極およびドレイン電極との間にキャップ層を設けた例)
図48は、本技術の第14実施形態に係る半導体装置の要部断面構成を表したものである。以下、この図に基づいて、この半導体装置2-6の構成を説明する。
図48に示した第14実施形態の半導体装置2-6が、図23を用いて説明した第9実施形態の半導体装置2-1と異なるところは、上部障壁層15とソース電極23s/ドレイン電極23dとの間に、キャップ層33を設けたところにある。他の構成は第9実施形態と同様である。よって、第9実施形態と同一の構成要素には同一の符号を付し、本実施形態での詳細な説明は省略する。
以上のような構成を有する半導体装置2-6は、第9実施形態の半導体装置2-1と同様に動作する。またこの半導体装置2-6の製造は、次のように行う。
先ず図49に示したように、基板11上に、バッファ層12から第2低抵抗領域Rまでを成膜し、上部障壁層15を形成する。以上までの工程は、第9実施形態において図26を用いて説明した製造手順と同様に行えばよい。次に、上部障壁層15の形成に続けてキャップ層33となるn型GaAs層をエピタキシャル成長させる工程を行い、その後、ボロンのイオン注入によってここでの図示を省略した素子分離を形成する。
次に図50に示したように、キャップ層33をパターニングして第2低抵抗領域Rを露出させる。次いで第2低抵抗領域Rの露出した周縁部分をパターニング除去し、キャップ層33から露出している第2低抵抗領域Rと、キャップ層33の下部の第2低抵抗領域Rとを分離する。
次に図51に示したように、キャップ層33を覆う状態で上部障壁層15上に絶縁膜21を形成し、この絶縁膜21にゲート開口21gを形成する。そしてゲート開口21gからの不純物拡散により、キャップ層33から露出させた第2低抵抗領域Rの中央に、高抵抗領域15b’にまで達する深さで第1低抵抗領域15gを形成するためのp型不純物を拡散させる。
次いで図52に示したように、ゲート開口21gを埋め込む形状のゲート電極25を第1低抵抗領域15g上に形成する。
その後は図48に示したように、絶縁膜21にキャップ層33を露出させたソース開口21s/ドレイン開口21dを形成し、これらを介してキャップ層33にオーミック接合されたソース電極23s/ドレイン電極23dを形成し、半導体装置2-6を完成させる。以上の図51以降に説明した工程は、第9実施形態における図28以降に説明した工程と同様に行えばよい。
以上説明した構成の半導体装置2-6は、JPHEMT構造において、第1低抵抗領域15gの両側に、これよりもp型の電荷量が少ない第2低抵抗領域Rを延設した構成であるため、第9実施形態と同様の効果を得ることができる。また、上部障壁層15とソース電極23s/ドレイン電極23dとの間に、チャネル層14と同一のn型のキャップ層33を設けた構成である。これにより、キャップ層33が、チャネル層14に対するキャリア供給源となり、キャップ層33の直下のチャネル層14のシートキャリア密度を高くすることができ、チャネル抵抗およびアクセス抵抗を低くすることができる。この結果、さらにオン抵抗Ronを小さくすることが可能になるため、さらに最大ドレイン電流Idmaxを高くする効果を期待できる。
(ソース電極およびドレイン電極を第2低抵抗領域上に設けた例)
図53は、本技術の第15実施形態に係る半導体装置の要部断面構成を表したものである。以下、この図に基づいて、この半導体装置2-7の構成を説明する。
図53に示した第15実施形態の半導体装置2-7が、図23を用いて説明した第9実施形態の半導体装置2-1と異なるところは、ソース電極23sおよびドレイン電極23dが第2低抵抗領域R上に形成されているところにある。他の構成は第9実施形態と同様である。よって、第9実施形態と同一の構成要素には同一の符号を付し、本実施形態での詳細な説明は省略する。
以上のような構成を有する半導体装置2-7は、第9実施形態の半導体装置2-1と同様に動作する。またこの半導体装置2-7の製造は、第9実施形態で説明した半導体装置2-1の製造手順において、第2低抵抗領域Rのパターニング形状を、ソース電極23sおよびドレイン電極23dの下に第2低抵抗領域Rが残る形状とすればよい。
以上説明した構成の半導体装置2-7は、JPHEMT構造において、第1低抵抗領域15g間の全領域において、これよりもp型の電荷量が少ない第2低抵抗領域Rを延設した構成である。また、第2低抵抗領域Rがより広い部分を覆っているため、オフ動作時にチャネル層14に形成されるキャリア欠乏領域Aをさらに拡大し、オフ容量Coffをさらに低減する効果が得られる。このため、第9実施形態より、オフ容量Coffを低減させる効果が大きい。
(積層体中にソース領域およびドレイン領域を設けた例)
図54は、本技術の第16実施形態に係る半導体装置の要部断面構成を表したものである。以下、この図に基づいて、この半導体装置2-8の構成を説明する。
図54に示す第16実施形態の半導体装置2-8が、図23を用いて説明した第9実施形態の半導体装置2-1と異なるところは、上部障壁層15からバッファ層12にまで達してソース領域35s/ドレイン領域35dが設けられているところにあり、他の構成は同様である。よって、第9実施形態と同一の構成要素には同一の符号を付し、本実施形態での詳細な説明は省略する。
この半導体装置2-8は、第9実施形態の半導体装置2-1と同様に動作する。またこの半導体装置2-8の製造は、第9実施形態の半導体装置2-1の製造手順において図27を用いて説明したように第2低抵抗領域Rをパターニングした後、イオン注入法によりn型の不純物を拡散させてソース領域35s/ドレイン領域35dを形成する工程を追加すればよい。
このように本実施の形態では、JPHEMT構造において、第1低抵抗領域15gの両側に、これよりもp型の電荷量が少ない第2低抵抗領域Rを延設した構成であるため、第1実施形態と同様の効果を得ることができる。そして第2低抵抗領域Rを挟む状態で、チャネル層14にまで達する深さのn型のソース領域35s/ドレイン領域35dを設けたことにより、第2低抵抗領域Rの直下のチャネル層14の両側のシートキャリア密度を高くすることができ、さらにソース電極23s/ドレイン電極23dと上部障壁層15とのコンタクト抵抗を低くすることができるため、チャネル抵抗およびアクセス抵抗を低くすることができる。これにより、さらにオン抵抗Ronを小さくすることができ、加えて最大ドレイン電流Idmaxを高くすることが可能である。
以上説明した第1実施形態〜第16実施形態においては、基板11の上部に形成される化合物半導体を用いた各層は、各層間において格子整合しているとした。しかしながら、本技術は、このような構成に限定されることはなく、基板11の上部に形成される化合物半導体を用いた各層は、シュードモルフィック技術により成長させた化合物半導体層や、メタモルフィック技術により成長させた格子定数の異なる化合物半導体層を用いてもよい。例えば、GaAsで構成された基板11上に、GaAsと格子定数の異なる化合物半導体をメタモルフィック成長させてチャネル層14としてもよい。
また、上記第1実施形態ないし第16実施形態では、上部障壁層15内に逆導電型の第1低抵抗領域15gを設けた、いわゆるJPHEMT構造の半導体装置1-1〜1-8、2-1〜2-8について説明したが、第2低抵抗領域Rのバンドを変調することができれば、他の構成を取ってもよい。例えば、本技術は、JPHEMT構造に限らず、チャネルを不純物層としたJFET(Junction FET)や、上部障壁層とゲート電極との間に絶縁膜を形成したMISJPHEMT(Metal-Insulator-Semiconductor JPHEMT)など、他の構造を有する半導体装置への適用も可能である。
更に、上記第9実施形態では、図57に拡大して表したように、折り返し部分25Aのデバイスパラメータ(Lgs,Lgd,Lgg)が、直線部分25Bのデバイスパラメータと同じである場合について説明した。しかしながら、折り返し部分25Aのデバイスパラメータは、直線部分25Bのデバイスパラメータとは異なっていてもよい。例えば図58に示したように、折り返し部分25AのデバイスパラメータLgsA,LgdA,LggAは、直線部分25BのデバイスパラメータLgsB,LgdB,LggBよりも広くすることも可能である。折り返し部分25Aはオン抵抗Ronへの影響は小さいもののオフ容量Coffへは影響する。したがって、折り返し部分25AのデバイスパラメータLgsA,LgdA,LggAを、直線部分25BのデバイスパラメータLgsB,LgdB,LggBよりも広くすることにより、図35に示したように、オフ容量Coffを低減することが可能となり、Ron*Coffを低減することが可能となる。なお、図57および図58では、ソース電極23sとドレイン電極23dとの間に三つのゲート電極25が設けられている場合を表している。
(アンテナスイッチ回路、無線通信装置)
以上のような各実施形態で説明した半導体装置は、例えば、移動体通信システムなどにおける無線通信装置に用いられ、特にそのアンテナスイッチとして用いられる。このような無線通信装置としては、通信周波数がUHF(ultra high frequency)帯以上のもので効果が特に発揮される。
(1)
化合物半導体で構成されたチャネル層を含む積層体と、
前記積層体の上面側に設けられたゲート電極と
を備え、
前記積層体は、
前記ゲート電極に対向して前記積層体の上面側に設けられた第1低抵抗領域と、
前記第1低抵抗領域の外側に前記第1低抵抗領域に連続して設けられた第2低抵抗領域と
を有する半導体装置。
(2)
前記第1低抵抗領域は、前記チャネル層を走行するキャリアの第1導電型とは逆の第2導電型の不純物を含有し、
前記第2低抵抗領域は、前記第1低抵抗領域よりも前記第2導電型の単位長さあたりの電荷量が少ない
前記(1)記載の半導体装置。
(3)
前記第2低抵抗領域は、前記第1低抵抗領域よりも前記第2導電型の不純物濃度が低い
前記(2)記載の半導体装置。
(4)
前記第2低抵抗領域の厚みは、前記第1低抵抗領域の厚みよりも薄い
前記(2)または(3)記載の半導体装置。
(5)
更に、前記積層体の上面側に、ソース電極およびドレイン電極を備え、
前記ゲート電極は、前記ソース電極および前記ドレイン電極の間に二つ以上設けられている
前記(1)ないし(4)のいずれか1項に記載の半導体装置。
(6)
前記ソース電極および前記ドレイン電極は、各々櫛歯形状を有すると共に互いに隙間をあけて噛み合わせた平面形状を有し、
前記二つ以上のゲート電極は、前記隙間を蛇行する平面形状を有する
前記(5)記載の半導体装置。
(7)
前記二つ以上のゲート電極は、前記ソース電極および前記ドレイン電極の複数の櫛歯部分の先端に沿った折り返し部分を有し、
前記折り返し部分は、曲線を含む平面形状を有する
前記(6)記載の半導体装置。
(8)
前記第2低抵抗領域は、前記二つ以上のゲート電極の間において連続して設けられている
前記(5)ないし(7)のいずれか1項に記載の半導体装置。
(9)
前記積層体は、前記チャネル層と、上部の障壁層とをこの順に有し、
前記上部の障壁層は、前記チャネル層との接合部におけるキャリア走行側のエネルギー帯が、前記チャネル層よりも前記チャネル層内真性フェルミ準位から遠い化合物半導体で構成されている
前記(1)ないし(8)のいずれか1項に記載の半導体装置。
(10)
前記積層体は、前記チャネル層の下に、下部の障壁層を更に有し、
前記下部の障壁層は、前記チャネル層との接合部におけるキャリア走行側のエネルギー帯が、前記チャネル層よりも前記チャネル層内真性フェルミ準位から遠い化合物半導体で構成されている
前記(9)記載の半導体装置。
(11)
前記チャネル層は、III−V族化合物半導体であるInGaAs混晶で構成され、
前記障壁層は、III−V族化合物半導体であるIn(AlGa)AsP混晶で構成された
前記(9)または(10)記載の半導体装置。
(12)
前記第2低抵抗領域は、前記積層体の上面のうち前記第1低抵抗領域を除く領域の全体に設けられている
前記(1)ないし(11)のいずれか1項に記載の半導体装置。
(13)
前記第2低抵抗領域の上に、高抵抗層を更に備えた
前記(1)ないし(12)のいずれか1項に記載の半導体装置。
(14)
前記ゲート電極に電圧を印加したオフ状態において、前記第2低抵抗領域の直下における前記チャネル層内のキャリアと、前記第2低抵抗領域内のキャリアと逆導電型の電荷とが枯渇する
前記(1)ないし(13)のいずれか1項に記載の半導体装置。
(15)
前記チャネル層は、GaAsで構成された基板上に設けられた
前記(1)ないし(14)のいずれか1項に記載の半導体装置。
(16)
前記チャネル層は、前記基板上にGaAsと格子定数の異なる化合物半導体をメタモルフィック成長させてなる
前記(15)記載の半導体装置。
(17)
送信信号が入力される第1の端子と、
アンテナに接続された第2の端子と、
前記アンテナで受信した受信信号を出力する第3の端子と、
前記第1の端子と前記第2の端子との間に接続された第1のスイッチング素子と、
前記第2の端子と前記第3の端子との間に接続された第2のスイッチング素子と
を備え、
送信時に前記第1のスイッチング素子が導通状態になりかつ前記第2のスイッチング素子が非導通状態になり、受信時に前記第1のスイッチング素子が非導通状態になりかつ前記第2のスイッチング素子が導通状態になり、
前記第1のスイッチング素子および前記第2のスイッチング素子の両方または一方は、
化合物半導体で構成されたチャネル層を含む積層体と、
前記積層体の上面側に設けられたゲート電極と
を備え、
前記積層体は、
前記ゲート電極に対向して前記積層体の上面側に設けられた第1低抵抗領域と、
前記第1低抵抗領域の外側に前記第1低抵抗領域に連続して設けられた第2低抵抗領域と
を有するアンテナスイッチ回路。
(18)
前記第1のスイッチング素子および前記第2のスイッチング素子の両方または一方は、マルチゲート構造を有する
前記(17)記載のアンテナスイッチ回路。
(19)
前記第1のスイッチング素子および前記第2のスイッチング素子の両方または一方は、複数のスイッチング素子を多段接続してなる
前記(17)または(18)記載のアンテナスイッチ回路。
(20)
アンテナと、
前記アンテナへの送信信号の入力または前記アンテナで受信した受信信号の出力の切り替えを行うアンテナスイッチ回路を備え、
前記アンテナスイッチ回路は、
送信信号が入力される第1の端子と、
アンテナに接続された第2の端子と、
前記アンテナで受信した受信信号を出力する第3の端子と、
前記第1の端子と前記第2の端子との間に接続された第1のスイッチング素子と、
前記第2の端子と前記第3の端子との間に接続された第2のスイッチング素子と
を備え、
送信時に前記第1のスイッチング素子が導通状態になりかつ前記第2のスイッチング素子が非導通状態になり、受信時に前記第1のスイッチング素子が非導通状態になりかつ前記第2のスイッチング素子が導通状態になり、
前記第1のスイッチング素子および前記第2のスイッチング素子の両方または一方は、
化合物半導体で構成されたチャネル層を含む積層体と、
前記積層体の上面側に設けられたゲート電極と
を備え、
前記積層体は、
前記ゲート電極に対向して前記積層体の上面側に設けられた第1低抵抗領域と、
前記第1低抵抗領域の外側に前記第1低抵抗領域に連続して設けられた第2低抵抗領域と
を有する無線通信装置。
(21)
化合物半導体で構成されたチャネル層を含む積層体を形成する工程と、
前記積層体の上面側にゲート電極を形成する工程と
を含み、
前記積層体の上面側に、前記ゲート電極に対向する第1上面領域と、それ以外の第2上面領域とを設け、
前記積層体の前記第2上面領域の少なくとも一部に低抵抗領域を設ける
半導体装置の製造方法。
Claims (17)
- 化合物半導体で構成されたチャネル層を含む積層体と、
前記積層体の上面側に設けられたゲート電極と
を備え、
前記積層体は、
前記ゲート電極に対向して前記積層体の上面側に設けられ、前記チャネル層を走行するキャリアの第1導電型とは逆の第2導電型の不純物を含有する第1低抵抗領域と、
前記第1低抵抗領域の外側に前記第1低抵抗領域に連続して設けられ、前記第1低抵抗領域よりも前記第2導電型の単位長さあたりの電荷量が少ない第2低抵抗領域と、
前記第2低抵抗領域の上に設けられた高抵抗層と
を有し、
前記第1低抵抗領域は、前記第1低抵抗領域の表面からの深さが前記第2低抵抗領域の深さ以下である浅い領域と、前記第1低抵抗領域の表面からの深さが前記第2低抵抗領域の深さを超える深い領域とを有し、
前記第2低抵抗領域における前記第2導電型の不純物濃度は、前記第1低抵抗領域のうち前記浅い領域における前記第2導電型の不純物濃度よりも低く、かつ、前記第1低抵抗領域のうち前記深い領域における前記第2導電型の不純物濃度よりも低い
半導体装置。 - 前記第2低抵抗領域の厚みは、前記第1低抵抗領域の厚みよりも薄い
請求項1記載の半導体装置。 - 更に、前記積層体の上面側に、ソース電極およびドレイン電極を備え、
前記ゲート電極は、前記ソース電極および前記ドレイン電極の間に二つ以上設けられている
請求項1または2に記載の半導体装置。 - 前記ソース電極および前記ドレイン電極は、各々櫛歯形状を有すると共に互いに隙間をあけて噛み合わせた平面形状を有し、
前記二つ以上のゲート電極は、前記隙間を蛇行する平面形状を有する
請求項3記載の半導体装置。 - 前記二つ以上のゲート電極は、前記ソース電極および前記ドレイン電極の複数の櫛歯部分の先端に沿った折り返し部分を有し、
前記折り返し部分は、曲線を含む平面形状を有する
請求項4記載の半導体装置。 - 前記第2低抵抗領域は、前記二つ以上のゲート電極の間において連続して設けられている
請求項3ないし5のいずれか1項に記載の半導体装置。 - 前記積層体は、前記チャネル層と、上部の障壁層とをこの順に有し、
前記上部の障壁層は、前記チャネル層との接合部におけるキャリア走行側のエネルギー帯が、前記チャネル層よりも前記チャネル層内真性フェルミ準位から遠い化合物半導体で構成されている
請求項1ないし6のいずれか1項に記載の半導体装置。 - 前記積層体は、前記チャネル層の下に、下部の障壁層を更に有し、
前記下部の障壁層は、前記チャネル層との接合部におけるキャリア走行側のエネルギー帯が、前記チャネル層よりも前記チャネル層内真性フェルミ準位から遠い化合物半導体で構成されている
請求項7記載の半導体装置。 - 前記チャネル層は、III−V族化合物半導体であるInGaAs混晶で構成され、
前記障壁層は、III−V族化合物半導体であるIn(AlGa)AsP混晶で構成された
請求項7または8記載の半導体装置。 - 前記第2低抵抗領域は、前記積層体の上面のうち前記第1低抵抗領域を除く領域の全体に設けられている
請求項1ないし9のいずれか1項に記載の半導体装置。 - 前記ゲート電極に電圧を印加したオフ状態において、前記第2低抵抗領域の直下における前記チャネル層内のキャリアと、前記第2低抵抗領域内のキャリアと逆導電型の電荷とが枯渇する
請求項1ないし10のいずれか1項に記載の半導体装置。 - 前記チャネル層は、GaAsで構成された基板上に設けられた
請求項1ないし11のいずれか1項に記載の半導体装置。 - 前記チャネル層は、前記基板上にGaAsと格子定数の異なる化合物半導体をメタモルフィック成長させてなる
請求項12記載の半導体装置。 - 送信信号が入力される第1の端子と、
アンテナに接続された第2の端子と、
前記アンテナで受信した受信信号を出力する第3の端子と、
前記第1の端子と前記第2の端子との間に接続された第1のスイッチング素子と、
前記第2の端子と前記第3の端子との間に接続された第2のスイッチング素子と
を備え、
送信時に前記第1のスイッチング素子が導通状態になりかつ前記第2のスイッチング素子が非導通状態になり、受信時に前記第1のスイッチング素子が非導通状態になりかつ前記第2のスイッチング素子が導通状態になり、
前記第1のスイッチング素子および前記第2のスイッチング素子の両方または一方は、
化合物半導体で構成されたチャネル層を含む積層体と、
前記積層体の上面側に設けられたゲート電極と
を備え、
前記積層体は、
前記ゲート電極に対向して前記積層体の上面側に設けられ、前記チャネル層を走行するキャリアの第1導電型とは逆の第2導電型の不純物を含有する第1低抵抗領域と、
前記第1低抵抗領域の外側に前記第1低抵抗領域に連続して設けられ、前記第1低抵抗領域よりも前記第2導電型の単位長さあたりの電荷量が少ない第2低抵抗領域と、
前記第2低抵抗領域の上に設けられた高抵抗層と
を有し、
前記第1低抵抗領域は、前記第1低抵抗領域の表面からの深さが前記第2低抵抗領域の深さ以下である浅い領域と、前記第1低抵抗領域の表面からの深さが前記第2低抵抗領域の深さを超える深い領域とを有し、
前記第2低抵抗領域における前記第2導電型の不純物濃度は、前記第1低抵抗領域のうち前記浅い領域における前記第2導電型の不純物濃度よりも低く、かつ、前記第1低抵抗領域のうち前記深い領域における前記第2導電型の不純物濃度よりも低い
アンテナスイッチ回路。 - 前記第1のスイッチング素子および前記第2のスイッチング素子の両方または一方は、マルチゲート構造を有する
請求項14記載のアンテナスイッチ回路。 - 前記第1のスイッチング素子および前記第2のスイッチング素子の両方または一方は、複数のスイッチング素子を多段接続してなる
請求項14または15記載のアンテナスイッチ回路。 - アンテナと、
前記アンテナへの送信信号の入力または前記アンテナで受信した受信信号の出力の切り替えを行うアンテナスイッチ回路を備え、
前記アンテナスイッチ回路は、
送信信号が入力される第1の端子と、
アンテナに接続された第2の端子と、
前記アンテナで受信した受信信号を出力する第3の端子と、
前記第1の端子と前記第2の端子との間に接続された第1のスイッチング素子と、
前記第2の端子と前記第3の端子との間に接続された第2のスイッチング素子と
を備え、
送信時に前記第1のスイッチング素子が導通状態になりかつ前記第2のスイッチング素子が非導通状態になり、受信時に前記第1のスイッチング素子が非導通状態になりかつ前記第2のスイッチング素子が導通状態になり、
前記第1のスイッチング素子および前記第2のスイッチング素子の両方または一方は、
化合物半導体で構成されたチャネル層を含む積層体と、
前記積層体の上面側に設けられたゲート電極と
を備え、
前記積層体は、
前記ゲート電極に対向して前記積層体の上面側に設けられ、前記チャネル層を走行するキャリアの第1導電型とは逆の第2導電型の不純物を含有する第1低抵抗領域と、
前記第1低抵抗領域の外側に前記第1低抵抗領域に連続して設けられ、前記第1低抵抗領域よりも前記第2導電型の単位長さあたりの電荷量が少ない第2低抵抗領域と、
前記第2低抵抗領域の上に設けられた高抵抗層と
を有し、
前記第1低抵抗領域は、前記第1低抵抗領域の表面からの深さが前記第2低抵抗領域の深さ以下である浅い領域と、前記第1低抵抗領域の表面からの深さが前記第2低抵抗領域の深さを超える深い領域とを有し、
前記第2低抵抗領域における前記第2導電型の不純物濃度は、前記第1低抵抗領域のうち前記浅い領域における前記第2導電型の不純物濃度よりも低く、かつ、前記第1低抵抗領域のうち前記深い領域における前記第2導電型の不純物濃度よりも低い
無線通信装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013098079 | 2013-05-08 | ||
JP2013098079 | 2013-05-08 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013225833A Division JP2014239201A (ja) | 2013-05-08 | 2013-10-30 | 半導体装置、アンテナスイッチ回路、および無線通信装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017201699A JP2017201699A (ja) | 2017-11-09 |
JP6369605B2 true JP6369605B2 (ja) | 2018-08-08 |
Family
ID=60264690
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017114902A Active JP6369605B2 (ja) | 2013-05-08 | 2017-06-12 | 半導体装置、アンテナスイッチ回路、および無線通信装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6369605B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE112020006450T5 (de) | 2020-01-08 | 2022-10-27 | Sony Semiconductor Solutions Corporation | Verbindungshalbleitervorrichtung und verfahren zum herstellen einer verbindungshalbleitervorrichtung |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11150264A (ja) * | 1997-09-12 | 1999-06-02 | Sony Corp | 半導体装置およびその製造方法ならびに無線通信装置 |
JP4507285B2 (ja) * | 1998-09-18 | 2010-07-21 | ソニー株式会社 | 半導体装置及びその製造方法 |
JP2001244456A (ja) * | 2000-02-28 | 2001-09-07 | Nec Corp | 化合物半導体装置およびその製造方法 |
JP3633587B2 (ja) * | 2001-07-19 | 2005-03-30 | ソニー株式会社 | 半導体装置の製造方法 |
JP4272142B2 (ja) * | 2004-12-07 | 2009-06-03 | 株式会社ルネサステクノロジ | スイッチング素子並びにそれを用いたアンテナスイッチ回路及び高周波モジュール |
US8969973B2 (en) * | 2010-07-02 | 2015-03-03 | Win Semiconductors Corp. | Multi-gate semiconductor devices |
JP2013048212A (ja) * | 2011-07-28 | 2013-03-07 | Sony Corp | 半導体装置および半導体装置の製造方法 |
-
2017
- 2017-06-12 JP JP2017114902A patent/JP6369605B2/ja active Active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE112020006450T5 (de) | 2020-01-08 | 2022-10-27 | Sony Semiconductor Solutions Corporation | Verbindungshalbleitervorrichtung und verfahren zum herstellen einer verbindungshalbleitervorrichtung |
Also Published As
Publication number | Publication date |
---|---|
JP2017201699A (ja) | 2017-11-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6056435B2 (ja) | 半導体装置 | |
JP2014239201A (ja) | 半導体装置、アンテナスイッチ回路、および無線通信装置 | |
US9773899B2 (en) | High mobility electron transistor | |
JP5900315B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP2010506397A (ja) | 単一電圧供給型シュードモルフィック高電子移動度トランジスタ(phemt)パワーデバイスおよびこれの製造方法 | |
JP2014239201A5 (ja) | ||
JP6705383B2 (ja) | 半導体装置、アンテナスイッチ回路および無線通信装置 | |
JP2001060684A (ja) | 半導体装置 | |
WO2019208034A1 (ja) | スイッチングトランジスタ及び半導体モジュール | |
CN114420743A (zh) | 反向阻断高迁移率晶体管 | |
JP6369605B2 (ja) | 半導体装置、アンテナスイッチ回路、および無線通信装置 | |
US10483381B2 (en) | Semiconductor device and method for fabricating semiconductor device | |
CN104037211B (zh) | 半导体器件和电子装置 | |
TWI803770B (zh) | 二極體、二極體的製造方法及電氣機器 | |
KR101435479B1 (ko) | 반도체 소자 및 그의 제조방법 | |
JP2011035197A (ja) | 電界効果トランジスタ、電界効果トランジスタの製造方法及び通信装置 | |
JP2010027987A (ja) | 電界効果トランジスタ及び電界効果トランジスタの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180308 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180320 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180419 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180612 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180625 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 6369605 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |