KR101435479B1 - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

반도체 소자 및 그의 제조방법이 개시된다. 본 반도체 구조는, 소스층, 소스층의 기설정된 제1 영역 상에 배치되며, 제1 높이를 갖는 제2 영역 및 제1 높이보다 높은 제2 높이의 제3 영역을 갖는 장벽층, 장벽층의 제3 영역 상에 배치되는 드레인층, 장벽층의 제2 영역 상에 배치되는 절연층, 절연층 상부의 게이트 전극, 소스층의 기설정된 제4 영역 상에 배치되는 소스 전극 및 드레인층 상부에 배치되는 드레인 전극을 포함한다.

Description

반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHODE OF MANUFACTURING THEREOF}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 더욱 상세하게는 터널링 현상을 이용한 트랜지스터 및 그의 제조 방법에 관한 것이다.
최근 전세계적으로 정보통신기술의 급격한 발달로 인하여 초고속, 대용량의 신호 전송을 위한 통신 기술이 급속도로 발달하고 있었다. 특히 무선통신기술에서 개인휴대폰, 위성통신, 군사용레이더, 방송통신, 통신용 중계기 등의 수요가 점점 확대됨에 따라 고속, 고전력 전자소자에 대한 요구가 증가되고 있다. 따라서, 고전력 전자소자에 사용되는 파워소자 또한 에너지적인 손실을 줄이기 위한 많은 연구가 진행되고 있었다.
특히, GaN계 질화물 반도체는 에너지갭이 크고, 높은 열적 화학적 안정도, 높은 전자포화속도(~3×107 cm/sec)등의 뛰어난 물성 가지고 있어서, 광소자 뿐만 아니라 고주파, 고출력용 전자소자로의 응용이 용이하여 세계적으로 활발히 연구되고 있었다.
GaN계 질화물 반도체를 이용한 전자소자는 높은 항복전계(~3×106 V/cm) 및 최대전류밀도, 안정된 고온동작, 높은 열전도도 등의 다양한 장점을 가지고 있다. 하지만, 질화물 화합물 반도체에서는 큰 분극전하로 인해 소자의 대부분이 depletion mode 혹은 정상 온 모드(normally-on) 상태에서 동작하므로 많은 전류 및 파워 소모가 발생하는 문제점이 있었다.
더욱이 최근에는 MOSFET을 이용한 집적회로의 성능 개선과 집적도 향상을 위해 소자의 크기는 더욱 소형화(scaling-down)되고 있으며, 동일한 기판 위에 많은 트랜지스터가 존재하므로 인접 소자 간의 영향이나 누설 전류의 크기를 무시할 수 없게 되었다.
이러한 MOSFET의 축소화가 점점 한계에 봉착하며 이에 대한 해법의 하나로 터널링 트랜지스터가 각광을 받게 되었다. 이는 반도체 소자의 크기가 작아지고 성능이 향상되는 반대 급부로 전력의 소모가 증가하면서, 기존의 MOSFET을 대체하거나 보완할 소자 개발의 필요성이 대두하였기 때문이다.
그러나, 종래의 터널링 전계효과 트랜지스터는 게이트 전압의 증가에 따라 채널영역에 형성되는 반전층(inversion layer) 혹은 축적층(accumulation layer)이 각각 P+ 혹은 N+ 영역의 경계면(junction plane)과 수직하게 접촉하는 방식으로 터널링 접합이 형성되어, 터널링이 발생되는 터널링 접합의 면적이 협소하고, 밴드 간 터널링 장벽의 두께가 PN 접합의 공핍 영역의 점진적 변화에 의존하므로, 기존 MOSFET의 구동전류에 비하여 낮은 전류값을 갖는 문제점이 있다.
따라서 고주파, 고온, 고출력 파워소자로서 유용하게 사용될 수 있는 질화물 반도체 소자 및 정상 오프 모드(nomally-off) 상태에서 동작하는 반도체에 대한 개발의 모색이 요구되었다.
본 발명은 상술한 필요성에 따른 것으로, 터널링 현상을 이용한 트랜지스터 및 그의 제조 방법을 제공함에 있다.
이상과 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 소스층, 상기 소스층의 기설정된 제1 영역 상에 배치되며, 제1 높이를 갖는 제2 영역 및 상기 제1 높이보다 높은 제2 높이의 제3 영역을 갖는 장벽층, 상기 장벽층의 제3 영역 상에 배치되는 드레인층, 상기 장벽층의 제2 영역 상에 배치되는 절연층, 상기 절연층 상부의 게이트 전극, 상기 소스층의 기설정된 제4 영역 상에 배치되는 소스 전극 및 상기 드레인층 상부에 배치되는 드레인 전극을 포함한다.
이 경우, 상기 소스층과 상기 드레인층은 서로 다른 도전형을 갖는 층일 수 있다.
한편, 상기 제 2 영역의 장벽층의 두께는 0 초과 10nm 이하일 수 있다.
한편, 상기 소스층은 P형 갈륨나이트라이드(P-GaN)층이며, 상기 드레인층은 N(+)형 갈륨나이트라이드(N+-GaN)로 형성되며, 상기 장벽층은 도핑되지 않은 갈륨나이트라이드(U-GaN) 또는 N형 갈륨나이트라이드(N-GaN) 일 수 있다.
한편, 상기 절연층은 상기 소스 전극 및 드레인 전극을 제외한, 상기 소스층의 상부와 상기 장벽층 및 상기 드레인 층의 상부 및 측벽에 형성될 수 있다.
한편, 상기 장벽층은 상기 제2 영역이 상기 제4 영역과 인접하게 배치될 수 있다.
한편, 본 발명에 따른 반도체 소자의 제조 방법은 소스층을 형성하는 단계, 상기 소스층의 기설정된 제1 영역 상에 배치되며, 제1 높이를 갖는 제2 영역 및 상기 제1 높이보다 높은 제2 높이의 제3 영역을 갖는 장벽층을 형성하는 단계, 상기 장벽층의 제3 영역 상에 배치되는 드레인층을 형성하는 단계, 상기 장벽층의 제2 영역 상에 배치되는 절연층을 형성하는 단계, 상기 절연층 상부의 게이트 전극을 형성하는 단계, 상기 소스층의 기설정된 제4 영역 상에 배치되는 소스 전극을 형성하는 단계 및 상기 드레인층 상부에 배치되는 드레인 전극을 형성하는 단계를 포함한다.
이 경우, 상기 소스층과 상기 드레인층은 서로 다른 도전형을 갖는 층일 수 있다.
한편, 상기 제 2 영역의 장벽층의 두께는 0 초과 10nm 이하일 수 있다.
한편, 상기 소스층은 P형 갈륨나이트라이드(P-GaN)층이며, 상기 드레인층은 N(+)형 갈륨나이트라이드(N+-GaN)로 형성되며, 상기 장벽층은 도핑되지 않은 갈륨나이트라이드(U-GaN) 또는 N형 갈륨나이트라이드(N-GaN) 일 수 있다.
한편, 상기 절연층은, 상기 소스 전극 및 드레인 전극을 제외한, 상기 소스층의 상부와 상기 장벽층 및 상기 드레인 층의 상부 및 측벽에 형성될 수 있다.
이 경우 상기 장벽층은, 상기 제2 영역이 상기 제4 영역과 인접하게 배치될 수 있다.
도 1은 본 발명의 제1 실시 예에 따른 반도체 소자의 구조를 설명하기 위한 단면도,
도 2는 본 발명의 제2 실시 예에 따른 반도체 소자의 구조를 설명하기 위한 단면도,
도 3 내지 도 11은 본 발명의 제2 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도, 그리고,
도 12는 본 발명의 제3 실시 예에 따른 반도체 소자의 구조를 설명하기 위한 단면도 이다.
이하에서, 첨부된 도면을 이용하여 본 발명에 대하여 구체적으로 설명한다.
도 1은 본 발명의 제1 실시 예에 따른 반도체 소자의 구조를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 제1 실시 예에 따른 반도체 소자는 소스층(10), 드레인층(30), 게이트 전극(151), 소스 전극(152) 및 드레인 전극(153)을 포함한다.
소스층(10)은 P형 갈륨나이트라이드(P-GaN)로 구성될 수 있으며, 반도체 소자에 캐리어(전자 또는 정공)를 공급하는 역할을 할 수 있다.
소스층(10)과 맞닿아 배치되는 드레인층(30)은 소스층(10)과 맞닿는 경계면에서 터널링 현상이 일어날 수 있다. 구체적으로, 소스층(10)으로부터 공급된 캐리어가 드레인층(30)으로 터널링 현상에 의해 이동할 수 있다. 구체적으로, 드레인층(30)은 소스층(10)에서 공급된 캐리어가 외부소자로 나갈 수 있도록 통로로서 동작하여 드레인 전류를 발생시킬 수 있다. 그리고 드레인층(30)은 N+형 갈륨나이트라이드(N+-GaN)로 구성될 수 있다.
이상에서 설명된 내용을 종합하면, 본 발명의 제1 실시 예에 따른 반도체 소자는 n형과 p형 GaN 박막을 성장한 PN 접합구조이고, n형 GaN 박막에 게이트에 전압을 인가하면 밴드 밴딩 (band bending)을 통해 p형 GaN 박막의 가전자대(valence band) 내의 전자가 n형 GaN 박막의 전도대(conduction band)로 터널링 되면서 소자가 동작한다. 게이트에 전압을 인가하지 않는 경우에는 PN 접합에 의해 박막이 depletion 되기 때문에 우수한 off 특성을 가질 수 있다. 이에 따라서, 본 발명의 제1 실시 예에 따른 반도체 소자는 우수한 on/off ratio, 즉 우수한 스위칭 특성을 나타낸다.
위와 같은 터널링 현상을 이용하는 트랜지스터를 터널링 전계효과 트랜지스터(Tunneling field effect transistor: TFET)라 한다. 보다 구체적으로, 터널링 전계효과 트랜지스터란, 게이트 전압을 통해 소스와 드레인 사이에서 band-to-band tunneling(BTBT)가 일어나면서 전류의 흐름이 조절되는 소자이다.
게이트 전극(151)은 드레인층(30) 상에 배치되고, 게이트 전극(151)에 인가되는 전압의 크기에 따라 에너지 밴드에 변화가 발생하여 소스층(10)과 드레인층(30)사이에서 터널링 현상이 일어나게 된다.
소스 전극(152)은 소스층(10)상부에 배치되어, 캐리어(구체적으로, 전자 또는 정공)를 반도체 소자에 공급하는 구성이다.
드레인 전극(153)은 드레인층(30) 상에 배치되며, 소스층(10)으로부터 공급된 캐리어가 외부소자로 나가는 통로 역할을 하는 구성이다.
상기에서 설명한 게이트 전극(151), 소스 전극(152) 및 드레인 전극(153)은 도전층과의 오믹 컨택(ohmic contact) 형성을 위해 티타늄(Ti), 알루미늄(Al), 니켈(Ni) 및 금(Au) 등의 금속으로 이루어질 수 있으며, 각각 외부 소자와 전기적으로 연결된다. 여기서 오믹 컨택이란 비정류 또는 저항 접촉으로서, I-V곡선이 일반적인 옴의 법칙을 따르는 경우를 말한다.
도 2는 본 발명의 제 2 실시 예에 따른 반도체 소자(100)의 구조를 설명하기 위한 단면도이다.
본 발명의 제 2 실시 예에 따른 반도체 소자(100)는 제 1 실시 예의 반도체 소자보다 우수한 특성이 있는 소자를 구현하기 위해 PN 접합구조 사이에 고농도의 질화물 박막층 또는 밴드갭이 작은 질화물 박막층을 삽입하여 소스층(110)과 장벽층(120) 사이의 터널링 현상이 더욱 잘 발생할 수 있도록 한 구조이다. 추가적으로 장벽층(120)의 두께 및 농도 조절하거나 AlGaN/GaN 이종접합구조 응용 등을 통한다면 더욱 우수한 고출력 전력소자를 구현할 수 있다.
이하에서는 본 발명의 제2 실시 예에 따른 반도체 소자(100) 구조에 대해 좀 더 구체적으로 살펴보겠다.
도 2를 참조하면, 반도체 소자(100)는 소스층(110), 장벽층(120), 드레인층(130), 절연층(140), 게이트 전극(151), 소스 전극(152) 및 드레인 전극(153)을 포함한다.
소스층(110)은 P형 갈륨나이트라이드(P-GaN)로 구성될 수 있으며, 반도체 소자에 캐리어(전자 또는 정공)를 공급하는 역할을 할 수 있다.
장벽층(120)은 소스층(110)의 기설정된 제1 영역 상에 배치되며, 제1 높이를 갖는 제2 영역 및 상기 제1 높이보다 높은 제2 높이의 제3 영역을 갖는다. 여기서 기설정된 제1 영역은 소스층(110)의 면적보다 작거나 같은 소스층(110)상의 영역을 의미하는 것으로서, 장벽층(120)이 배치될 영역이다. 그리고 제1 영역은 제2 영역과 제3 영역을 포함한다. 여기서 제2 영역과 제3 영역은 서로 인접한 영역으로서, 제2 영역의 장벽층(120)의 높이(제1 높이)는 제3 영역의 장벽층(120)의 높이(제2 높이)보다 낮은 구조이고, 전체적으로 보면, 장벽층(120)은 계단 구조 형상이다.
소스층(110)과 맞닿아 배치되는 장벽층(120)은 소스층(110)과 맞닿는 경계면에서 터널링 현상이 일어날 수 있다. 구체적으로, 소스층(110)으로 부터 공급된 캐리어가 장벽층(120)으로 터널링 현상에 의해 이동할 수 있다. 장벽층(120)은 미도핑 갈륨나이트라이드(U-GaN) 또는 N형 갈륨나이트라이드(N-GaN)로 구성될 수 있다.
터널링 현상은 주로 장벽층(120)의 제2 영역에서 일어나게 되는데, 제2 영역에서 터널링 확률(Tunneling Probability)을 높이기 위해 제1 높이는 최대한 낮게 형성될 수 있다. 예를 들어, 제1 높이는 0 초과 10nm이하 일 수 있다. 반면 제2 높이는 높을수록 반도체 소자(100)의 항복전압 특성이 개선된다.
드레인층(130)은 장벽층(120)의 제3 영역 상에 배치된다. 여기서 제3 영역이란, 제1 높이보다 높은 제2 높이를 가지는 장벽층(120)의 영역을 의미한다. 구체적으로, 드레인층(130)은 소스층(110)에서 공급된 캐리어가 외부소자로 나갈 수 있도록 통로로서 동작하여 드레인 전류를 발생시킬 수 있다. 그리고 드레인층(130)은 N+형 갈륨나이트라이드(N+-GaN)로 구성될 수 있다.
이상에서 설명된 내용을 종합하면, 본 발명의 제2 실시 예에 따른 반도체 소자(100)는 소스층(110)과 드레인층(130) 간의 PN접합 구조가 형성된 구조이고, PN접합구조 사이에 터널링 현상이 잘 일어나도록 장벽층(120)이 배치된 구조이다.
절연층(140)은 장벽층(120)의 제2 영역 상에 배치된다. 제2 영역은 제2 높이보다 낮은 제1 높이를 가지는 장벽층(120)상의 영역이며, 게이트 전극(151)이 배치되는 영역이기도 하다. 구체적으로, 절연층(140)은 게이트 전극(151)과 장벽층(120) 사이를 절연시키는 구성으로, 도 2에 도시된 바와 같이 소스층(110), 장벽층(120) 및 드레인층(130)을 모두 덮도록 배치되거나, 제2 영역에만 배치될 수도 있다. 보다 구체적으로, 절연층(140)은 Al2O3 외에 SiO2, HfO2 등의 옥사이드로 구성되거나, Si3N4와 같은 질화 규소로도 구성될 수도 있다.
게이트 전극(151)은 절연층(140) 상에 배치되고, 게이트 전극(151)에 인가되는 전압의 크기에 따라 장벽층(120) 에너지 밴드에 변화가 발생하여 소스층(110)과 장벽층(120)사이에서 터널링 현상이 일어나게 된다.
소스 전극(152)은 소스층(110)의 기설정된 제4 영역에 배치된다. 여기서 제4 영역이란, 소스층(110)의 제1 영역을 제외한 나머지 영역을 의미하는 것으로서, 더 정확하게는 장벽층(120)이 배치되지 않은 영역을 의미한다. 그리고 소스 전극(152)은 소스층(110) 상부의 기설정된 제4 영역 상에 배치되어, 캐리어(구체적으로, 전자 또는 정공)를 반도체 소자에 공급하는 구성이다.
드레인 전극(153)은 드레인층(130) 상에 배치되며, 소스층(110)으로부터 공급된 캐리어가 외부소자로 나가는 통로 역할을 하는 구성이다.
상기에서 설명한 게이트 전극(151), 소스 전극(152) 및 드레인 전극(153)은 도전층과의 오믹 컨택(ohmic contact) 형성을 위해 티타늄(Ti), 알루미늄(Al), 니켈(Ni) 및 금(Au) 등의 금속으로 이루어질 수 있으며, 각각 외부 소자와 전기적으로 연결된다.
이상에서는 제2 실시 예에 따른 반도체 소자의 구성에 대해서 설명하였으며, 이하에서는 제2 실시 예에 따른 반도체 소자의 제조 방법을 설명한다.
이하에서 설명할 각각의 층(layer)은 MOCVD, PECVD, APCVD, LPCVD, UHCVD, PVD, 전자빔 방식, 저항 가열방식 등 다양한 방식에 의해 형성할 수 있다.
도 3 내지 도 11은 본 발명의 제2 실시 예에 따른 반도체 소자의 제조 방법이다.
도 3을 참조하면, 먼저, 소스층(110)을 형성한다. 소스층(110)은 P형 갈륨나이트라이드(P-GaN)일 수 있다.
다음 공정으로, 도 4를 참조하면, 소스층(110) 상부에 장벽층(120)을 형성한다. 장벽층(120)은 미도핑 갈륨나이트라이드(U-GaN)일 수 있다. 이때 장벽층(120)은 주변 층보다 밴드갭 에너지가 높아 에너지 밴드다이어그램 상에서 볼 때 장벽을 형성할 수 있다는 의미에서 명명된 것이다. 또한 장벽층(120)은 U-GaN외에도 N형 갈륨나이트라이드(N-GaN)로 대체될 수 있다.
장벽층(120)은 소스층(110)으로부터 제2 높이까지 형성하며, 이때, 제2 높이가 높을수록 반도체 소자(100)의 항복전압 특성이 개선될 수 있다.
다음 공정으로, 장벽층(120) 위에 드레인층(130)을 형성한다. 구체적으로, 드레인층(130)은 N+형 갈륨나이트라이드(N+-GaN)로 형성될 수 있다.
예를 들어 장벽층(120)이 U-GaN 박막이고 소스층(110)이 P-GaN 박막인 경우에 있어서, U-GaN 박막에 바이어스 전압이 인가되면, U-GaN 박막 (n 타입)에 전자가 모이게 되고 그로 인해 U-GaN 박막과 P-GaN 박막 (p 타입)의 밴드갭 차이가 커져서 두 박막이 접한 depletion 영역의 폭이 좁아지게 된다. 이럴 경우, P-GaN 박막의 가전자대(valence band) 내에 존재하는 수많은 전자들이 폭이 좁아진 depletion 영역을 터널링 현상을 통해 통과하여 U-GaN 박막의 전도대(conduction band)로 넘어가면서 소자가 동작하게 된다. 가령, 게이트 전극에 음전압이 인가되면, U-GaN 박막에 바이어스 전압이 인가된 경우와 반대로 U-GaN 박막 (n 타입)에 정공이 모이게 되고 depletion 영역의 폭이 넓어져 전자의 터널링이 발생하지 못하므로 소자는 동작하지 않게 되므로, 원천적으로 전자가 이동할 수 있는 통로가 없어지기 때문에 소자는 우수한 off 특성이 있게 된다.
위에서 설명한 바와 같이, 본 발명의 실시 예에 따른 반도체 소자는 가전자대 내에 존재하는 매우 많은 전자를 이용할 수 있으므로, 우수한 소자 특성을 나타낼 수 있고, 뿐만 아니라 전압이 가해지지 않은 상태에선 U-GaN 박막에 의해 장벽이 형성되어 있으므로 소스 또는 드레인 쪽으로 전류가 누설되는 현상 등도 방지할 수 있다. 나아가 높은 밴드갭 에너지 등의 우수한 물질적 특성을 갖는 질화물을 반도체 소자 구성으로 이용하기 때문에, 본 발명에 따른 반도체 소자는 고주파, 고온 및 고출력 전력소자 등에 유용할 수 있다.
그 다음 공정으로, 도 6을 참고하면, 장벽층(120)의 제3 영역을 제외한 부분의 높이가 제1 높이가 되도록 식각한다.
여기서 기설정된 제3 영역을 제외한 부분이란 제2 영역과, 제4 영역으로 이로어진 영역을 의미하는 것으로서, 도 6을 참고하면, 장벽층(120)의 낮은 부분을 의미한다.
구체적으로, 제3 영역을 제외한 영역에 위치한 장벽층(120)이 제1 높이를 갖도록 장벽층(120)과 드레인층(130)을 함께 식각한다. 상기 제1 높이는 10nm이하일 수 있고, 제1 높이는 낮을수록 터널링 현상에 유리하다.
장벽층(120)의 제3 영역을 제외한 부분의 높이가 제1 높이가 되도록 식각하는 공정은 통상의 포토리소그래피 단계와 식각단계로 구성될 수 있다. 구체적으로, 먼저, 드레인층(130)의 상부에 포토레지스트(Photo regist)(미도시)를 도포한다. 그리고 도포된 포토레지스트를 마스크를 통하여 얻고자 하는 패턴 형태로 노광시켜 노광된 부분의 포토레지스트를 변성시킨 후 현상한다. 현상 후 포토레지스트가 제거된 부위를 식각 함으로써 제3 영역의 장벽층(120)이 일정 두께로 남아있도록 형성할 수 있다. 상기의 식각은 건식 식각 방식일 수 있으며, 예를 들어 건식 식각 방식은 IBE(Ion Beam Etching), Sputtering 또는 RIE(Reactive Ion Etching) 일 수 있다.
그 다음 공정으로, 도 7에 도시된 바와 같이 제4 영역에서 장벽층(120) 아래의 소스층(110)이 노출되도록 장벽층(120)을 식각한다. 다시 말해서, 제2 영역, 즉 게이트 전극이 형성될 장벽층(120)의 영역에만 제1 높이의 장벽층(120)이 남도록 포토리소그래피 공정을 거쳐 식각한다.
상기의 식각은 건식 식각 방식으로 이루어질 수 있으며, 건식 식각 방식에는 예를 들어 IBE(Ion Beam Etching), Sputtering 또는 RIE(Reactive Ion Etching) 가 있을 수 있다.
그 다음 공정으로, 장벽층(120)의 제2 영역 상에 배치되는 절연층(140)을 형성한다.
절연층(140)은 게이트 전극(151)과 장벽층(120)을 전기적으로 절연시키는 역할을 수행하므로, 제2 영역 상에만 배치되도록 형성할 수도 있고, 도 8에 도시된 바와 같이 절연층(140)이 소스층(110), 장벽층(120), 드레인층(130)을 모두 덮을 수 있도록 형성할 수도 있다. 구체적으로, 절연층(140)은 APCVD법으로 성장시킨 옥사이드실리콘(SiOx)이나 PECVD법으로 성장시킨 질화실리콘(SiNx), ALD 법으로 성장시킨 산화알루미늄(AlxOy) 등으로 형성할 수 있다.
그 다음 공정으로, 도 9에 도시된 바와 같이 절연층(140)에 컨택홀을 형성한다. 구체적으로, 도 9를 참고하면, 제4 영역(소스 전극(152)이 형성될 영역)의 소스층(110)과 제3 영역의 드레인층(130)의 일부분이 외부로 노출되게 절연층(140)의 일부분을 제거한다. 이와 같이 노출된 부분에서 소스 전극(152)과 드레인 전극(153)이 소스층(110)과 드레인층(130)에 접합되고, 이러한 접합이 형성된다 하여 노출된 부분을 컨택홀이라 일컫는다. 구체적으로, 제3 영역의 컨택홀은 드레인 전극(153)을 드레인층(130)과 전기적으로 접촉시키기 위한 것이며, 제4 영역의 컨택홀은 소스 전극(152)을 소스층(110)과 접촉시키기 위한 것이다. 이에 따라 본 발명의 실시 예에서는 소스층(110) 및 드레인층(130)을 전극 접합층이라 지칭할 수도 있을 것이다. 컨택홀을 생성하는 방법은 통상의 리소그라피 공정에 의한다. 이에 대해선 이미 상술한 바 있으므로 중복 설명은 하지 않는다.
다음 공정으로, 도 10에 도시된 바와 같이, 컨택홀 및 절연층(140)의 상부에 금속물질(150)을 형성한다. 금속 물질(150)은 게이트 전극(151), 소스 전극(152) 및 드레인 전극(153)을 구성하는 것으로, Al, Al 합금, 크롬(Cr), 티탄(Ti), 몰리브덴 텅스텐(MoW), 니켈(Ni) 또는 티타늄나이트라이드(TiN) 등일 수 있다.
본 발명의 제2 실시 예에 따른 반도체 소자(100)의 제조 방법에서는, 소스 전극(152), 드레인 전극(153), 게이트 전극(151)이 서로 같은 재질의 금속 물질(150)로 이루어지는 것을 상정하여 설명하였지만, 프린팅 공정 등을 이용하여 소스 전극(152), 드레인 전극(153), 게이트 전극(151)을 각각 다른 재질의 금속 물질로 형성할 수도 있다.
그 다음 공정으로, 도 11에 도시된 바와 같이 게이트 전극(151), 소스 전극(152), 드레인 전극(153)을 형성한다. 구체적으로, 도 11을 참고하면, 소스 전극(152)은 소스층(110)의 기설정된 제4 영역 상에 접하도록 형성하고, 드레인 전극(153)은 드레인층(130) 상부에 배치되도록 형성하고, 게이트 전극은 절연층(140) 상부에 배치되도록 형성한다.
게이트 전극(151), 소스 전극(152), 드레인 전극(153)을 형성하는 공정을 구체적으로 살펴보면, 우선, 금속물질(150) 상부에 포토레지스트를 형성한다. 그 다음 마스크를 이용하여 각각의 전극들이 형성될 영역을 제외한 나머지 영역의 포토레지스트를 노광시킨 후 제거한다. 그리고 IBE(Ion Beam Etching), Sputtering 또는 RIE(Reactive Ion Etching) 방식 등에 의하여 금속물질(150)을 식각하여 각각의 전극들을 한번에 형성한 후 남아있는 포토리지스트를 제거한다.
본 발명의 실시 예에선 게이트 전극(151), 소스 전극(152), 드레인 전극(153)으로 상정하여 설명하였지만, 본 발명의 실시 예에 따른 반도체 소자는 전계효과 트랜지스터(FET)에 한정되는 것이 아니라 BJT(Bipolar Junction Transistor), IGBT(Insulatied Gate Bipolar Transistor), JFET(Junction gate FET) 중 하나를 의미할 수 있다. 그러므로, FET 계열 소자의 게이트 또는 BJT, IGBT 계열 소자의 베이스는 구동단 또는 전압 인가 단자(혹은 구동단 또는 전압 인가단자 전극)로 통칭하여 사용될 수 있다. 또한, FET 계열 소자의 드레인 또는 BJT, IGBT 계열 소자의 컬렉터는 반도체 소자의 전류 인입단(혹은 전류 인입단 전극)이라 지칭될 수 있으며, FET 계열 소자의 소스 및 BJT, IGBT 계열 소자의 이미터는 전류 인출단(혹은 전류 인출단 전극)이라 지칭될 수 있다.
이상에선 본 발명의 제2 실시 예에 따른 반도체 소자(100)의 제작 방법에 대해 설명하였다.
한편, 도 12는 제3 실시 예에 따른 반도체 소자의 구조를 설명하기 위한 도면으로서, 도 12를 참고하면, 반도체 소자(200)는 제2 실시 예에 따른 반도체 소자(100) 제조 방법에서 소스층(110)과 장벽층(120) 사이에 터널링 현상을 잘 발생시키기 위한 박막층(122)을 형성하는 단계를 추가로 포함하여 형성할 수 있다.
여기서, 추가되는 박막층(122)은 터널링 현상이 잘 일어나도록 두께가 얇거나, 밴드갭 에너지(Eg)가 작은 물질일수록 좋다. 예를 들어 Si1-xGex 로 박막층(122)을 구성하는 경우, Ge의 농도가 높아질수록 Eg는 작아지게 되므로, 소스의 가전자대(valence band) 채널의 전도대(conduction band) 사이의 터널링 장벽이 좁아지는 효과가 나타날 수 있다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안 될 것이다.
100: 반도체 소자 110: 소스층
120: 장벽층 130: 드레인층
140: 절연층 151: 게이트 전극
152: 소스 전극 153: 드레인 전극

Claims (12)

  1. 반도체 소자에 있어서,
    소스층;
    상기 소스층의 기설정된 제1 영역 상에 배치되며, 제1 높이를 갖는 제2 영역 및 상기 제1 높이보다 높은 제2 높이의 제3 영역을 갖는 장벽층;
    상기 장벽층의 제3 영역 상에 배치되는 드레인층;
    상기 장벽층의 제2 영역 상에 배치되는 절연층;
    상기 절연층 상부의 게이트 전극;
    상기 소스층의 기설정된 제4 영역 상에 배치되는 소스 전극;
    상기 드레인층 상부에 배치되는 드레인 전극;을 포함하며,
    상기 게이트 전극은 상기 절연층 상부의 기 설정된 영역에만 배치되며, 상기 기 설정된 영역은 상기 장벽층의 제2 영역에 대응되는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 소스층과 상기 드레인층은 서로 다른 도전형을 갖는 층인 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제 2 영역의 장벽층의 두께는 0 초과 10nm 이하인 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 소스층은 P형 갈륨나이트라이드(P-GaN)층이며,
    상기 드레인층은 N(+)형 갈륨나이트라이드(N+-GaN)로 형성되며,
    상기 장벽층은 도핑되지 않은 갈륨나이트라이드(U-GaN) 또는 N형 갈륨나이트라이드(N-GaN) 인 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 절연층은,
    상기 소스 전극 및 드레인 전극을 제외한, 상기 소스층의 상부와 상기 장벽층 및 상기 드레인 층의 상부 및 측벽에 형성되는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서,
    상기 장벽층은,
    상기 제2 영역이 상기 제4 영역과 인접하게 배치되는 것을 특징으로 하는 반도체 소자.
  7. 반도체 소자의 제조 방법에 있어서,
    소스층을 형성하는 단계;
    상기 소스층의 기설정된 제1 영역 상에 배치되며, 제1 높이를 갖는 제2 영역 및 상기 제1 높이보다 높은 제2 높이의 제3 영역을 갖는 장벽층을 형성하는 단계;
    상기 장벽층의 제3 영역 상에 배치되는 드레인층을 형성하는 단계;
    상기 장벽층의 제2 영역 상에 배치되는 절연층을 형성하는 단계;
    상기 절연층 상부의 게이트 전극을 형성하는 단계;
    상기 소스층의 기설정된 제4 영역 상에 배치되는 소스 전극을 형성하는 단계;
    상기 드레인층 상부에 배치되는 드레인 전극을 형성하는 단계;를 포함하며,
    상기 게이트 전극은 상기 절연층 상부의 기 설정된 영역에만 형성되며, 상기 기 설정된 영역은 상기 장벽층의 제2 영역에 대응되는 것을 특징으로 하는 제조 방법.
  8. 제7항에 있어서,
    상기 소스층과 상기 드레인층은 서로 다른 도전형을 갖는 층인 것을 특징으로 하는 제조 방법.
  9. 제7항에 있어서,
    상기 제 2 영역의 장벽층의 두께는 0 초과 10nm 이하인 것을 특징으로 하는 제조 방법.
  10. 제7항에 있어서,
    상기 소스층은 P형 갈륨나이트라이드(P-GaN)층이며,
    상기 드레인층은 N(+)형 갈륨나이트라이드(N+-GaN)로 형성되며,
    상기 장벽층은 도핑되지 않은 갈륨나이트라이드(U-GaN) 또는 N형 갈륨나이트라이드(N-GaN) 인 것을 특징으로 하는 제조 방법.
  11. 제7항에 있어서,
    상기 절연층은,
    상기 소스 전극 및 드레인 전극을 제외한, 상기 소스층의 상부와 상기 장벽층 및 상기 드레인 층의 상부 및 측벽에 형성되는 것을 특징으로 하는 제조 방법.
  12. 제7항에 있어서,
    상기 장벽층은,
    상기 제2 영역이 상기 제4 영역과 인접하게 배치되는 것을 특징으로 하는 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102526716B1 (ko) * 2022-06-24 2023-04-28 웨이브로드 주식회사 갈륨나이트라이드계 접합형 전계 효과 트랜지스터 및 그 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1032336A (ja) * 1996-03-29 1998-02-03 Motorola Inc 共振トンネル電界効果トランジスタ
US20120193679A1 (en) 2006-02-01 2012-08-02 International Business Machines Corporation Heterojunction tunneling field effect transistors, and methods for fabricating the same
US20130093497A1 (en) * 2011-10-14 2013-04-18 The Board Of Regents Of The University Of Texas System Tunnel field effect transistor (tfet) with lateral oxidation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1032336A (ja) * 1996-03-29 1998-02-03 Motorola Inc 共振トンネル電界効果トランジスタ
US20120193679A1 (en) 2006-02-01 2012-08-02 International Business Machines Corporation Heterojunction tunneling field effect transistors, and methods for fabricating the same
US20130093497A1 (en) * 2011-10-14 2013-04-18 The Board Of Regents Of The University Of Texas System Tunnel field effect transistor (tfet) with lateral oxidation

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102526716B1 (ko) * 2022-06-24 2023-04-28 웨이브로드 주식회사 갈륨나이트라이드계 접합형 전계 효과 트랜지스터 및 그 제조 방법
KR102526721B1 (ko) * 2022-06-24 2023-04-28 웨이브로드 주식회사 상이한 게이트 구조를 갖는 갈륨나이트라이드계 접합형 전계 효과 트랜지스터 및 그 제조 방법

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