TWI512973B - 半導體裝置及半導體裝置之製造方法 - Google Patents

半導體裝置及半導體裝置之製造方法 Download PDF

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Description

半導體裝置及半導體裝置之製造方法
本發明係關於一種半導體裝置及一種該半導體裝置之製造方法，且特定言之，本發明係關於一種包含一閘極電極與一通道層之間之一障壁層中之一低電阻區之半導體裝置及一種該半導體裝置之製造方法。
近年來，亟需使一蜂巢式電話及類似物之行動通信系統中之可攜式通信終端機小型化且減少該等可攜式通信終端機之功率消耗。為實現上述要求，例如，應減小與一天線開關有關之一導通電阻Ron。存在一接面場效電晶體(JPHEMT：接面假晶高電子遷移率電晶體)作為供該天線開開實際使用之半導體裝置之一者。
JPHEMT為藉由使用一p-n接面及一異質接面而執行電流調變之一半導體裝置。此類型之半導體裝置具有由(例如)InGaAs製成之一通道層與由AlGaAs製成以具有比該通道層(InGaAs)寬之一能帶隙之一障壁層(AlGaAs)之該異質接面。包含一雜質之一低電阻區係設置於與該通道層相對之該障壁層(AlGaAs)之一表面層中，且一閘極電極係連接至該低電阻區。一源極電極與一汲極電極係經由該低電阻區之兩側及該閘極電極而在該障壁層上歐姆連接。
在具有上述結構之半導體裝置中，二維電子氣體層(其中封閉待成為載子之高濃度電子)係形成於通道層中之障壁層側上之一界面中。接著，藉由使用一閘極電壓來控制 該二維電子氣體層之濃度而調變穿過低電阻區下方之一通道層部分之流動於源極電極與汲極電極之間之電流(例如，參見JP-A-11-150264(專利文件1))。
在上述半導體裝置中，可藉由減小通道層中之雜質濃度而增大穿過通道層之流動於源極電極與汲極電極之間之載子(電子)之遷移率。然而，由於藉由將低電阻區設置在障壁層中而形成p-n接面，所以當施加超過一內建電壓之一正電壓時，正向電流沿p-n接面流動，其增大未穿過通道層之流動於閘極電極與源極電極/汲極電極之間之閘極洩漏電流。
鑒於上述情況，可期望提供一種能夠藉由防止使低電阻區設置於形成於閘極電極與通道層之間之障壁層中之結構中之閘極洩漏電流而改良汲極電流之最大值之半導體裝置。亦可期望提供一種該半導體裝置之製造方法。
本發明之一實施例係關於一種半導體裝置，其包含：一通道層，其由一化合物半導體製成；一障壁層，其設置於該通道層上方且由一化合物半導體製成，其中相對於該通道層之一接面之一載子傳輸側上之一能帶比該通道層中之一能帶更遠離該通道層中之一本質費米能階；一低電阻區，其設置於該障壁層之一表面層中，其中電阻係保持低於含有雜質之周圍部分；一源極電極及一汲極電極，其等在將該低電阻區夾在中間之位置處連接至該障壁層；一閘極絕緣層，其設置於該低電阻區上；及一閘極電極，其透 過該閘極絕緣層而設置於該低電阻區上方。
在具有上述結構之半導體裝置中，當由一化合物半導體(其中相對於通道層之接面之一載子傳輸側上之能帶比通道層中之能帶更遠離通道層中之本質費米能階)製成之障壁層係結合至通道層時，其中封閉高濃度載子之二維電子氣體層係形成於通道層中。根據施加於閘極電極上之一閘極電壓而擴展或收縮與閘極電極下方之低電阻區對應之通道層之一部分中之一載子耗盡區，藉此調變穿過通道層之流動於源極電極與汲極電極之間之電流。特定言之，透過閘極絕緣層而將閘極電極設置於低電阻區上方之結構具典型性。根據該結構，即使相對於低電阻區及周圍區之正向電壓被施加至閘極電極，亦可防止閘極洩漏電流流動於閘極電極與源極電極/汲極電極之間。
本發明之另一實施例係關於一種半導體裝置之製造方法，其包含：在由一化合物半導體製成之一通道層上方形成一障壁層，該障壁層係由一化合物半導體(其中相對於該通道層之一接面之一載子傳輸側上之一能帶比該通道層中之一能帶更遠離該通道層中之一本質費米能階)製成且在一表面層中包含含有一雜質之一低電阻區；在該障壁層上之將該低電阻區夾在中間之各自位置處形成一源極電極及一汲極電極；在該低電阻區上形成一閘極絕緣層；及透過該閘極絕緣層而在該低電阻區上方形成一閘極電極。
可藉由上述製造方法而獲得具有上述結構之半導體裝置。
根據本發明之實施例，可藉由防止具有使低電阻區設置於閘極電極與通道層之間之障壁層中之結構之半導體裝置中之閘極洩漏電流而改良汲極電流之最大值。
在下文中，將依以下所展示之順序參考圖式而解釋本發明之實施例。
1.第一實施例(一半導體裝置及一製造方法之結構實例)
2.第二實施例(其中障壁層具有一堆疊結構的實例)
3.第三實施例(其中障壁層係全部形成為高電阻區的實例)
4.第四實施例(其中障壁層中之載子供應區接觸低電阻區的實例)
5.第五實施例(其中障壁層中之載子供應區與低電阻區之間之一區係經形成為一低電阻區的實例)
6.第六實施例(其中一罩蓋層係設置於障壁層與源極電極/汲極電極之間的實例)
7.第七實施例(其中障壁層之整個表面覆蓋有閘極絕緣層的實例)
8.第八實施例(其中低電阻區覆蓋有閘極電極的實例)
9.第九實施例(其中低電阻區係堆疊於障壁層上的實例)
10.第十實施例(其中設置與低電阻區反向之一導電型源極區/汲極區的實例)
11.修改實例
12.應用實例(無線通信裝置)
將相同元件符號及標記給予各自實施例之共同組件且省略重複解釋。
<<1.第一實施例>>
在一第一實施例中，將依以下順序參考各自圖式而作出解釋：根據本發明所應用之該第一實施例之一半導體裝置之一結構、根據該第一實施例之該半導體裝置之一操作；根據該第一實施例之該半導體裝置之一製造方法及根據該第一實施例之該半導體裝置之優點。
<第一實施例中之半導體裝置之結構>
圖1係一橫截面圖，其展示根據本發明所應用之第一實施例之半導體裝置之一相關部分之一結構。以下將參考圖式而解釋根據第一實施例之半導體裝置之詳細結構。
圖1中所展示之根據第一實施例之一半導體裝置1-1為一所謂之JPHEMT，其中一障壁層係設置於一閘極電極與一通道層之間以及一反向導電型低電阻區係設置於該障壁層中。在半導體裝置1-1中，由各自化合物半導體材料製成之一緩衝層12、一下障壁層13、一通道層14及一上障壁層15係依序堆疊於由一化合物半導體材料製成之一基板11上。一載子供應區13a係設置於下障壁層13中。另一方面，一載子供應區15a及一低電阻區15g係設置於上障壁層15中。
一絕緣層16係設置於如上所述之由化合物半導體材料製成之各自層之一堆疊體上。在絕緣層16中，設置一源極開口16s及一汲極開口16d以及一閘極開口16g係設置於源極 開口16s與汲極開口16d之間。透過源極開口16s及汲極開口16d而與上障壁層15連接之一源極電極17s及一汲極電極17d亦設置於絕緣層16上。
特定言之，第一實施例之特徵在於：一閘極電極19係透過一閘極絕緣層18而設置於曝露在閘極開口16g之一底部部分處之低電阻區15g上方。
將相繼解釋起於基板11之半導體裝置1-1中所包含之各自組件之詳細結構。
[基板11]
基板11係由一半絕緣化合物半導體材料製成。基板11係由(例如)一III-V族化合物半導體材料製成。例如，使用一半絕緣單晶GaAs基板或一InP基板。
[緩衝層12]
由藉由(例如)在基板11上執行磊晶生長而獲得之一化合物半導體層形成緩衝層12，該化合物半導體層係由與基板11及下障壁層13良好晶格匹配之一化合物半導體製成。當基板11係由一單晶GaAs基板製成時，使用無雜質添加之一u-GaAs磊晶生長層(「u-」表示不添加一雜質)作為緩衝層12之一實例。
[下障壁層13]
藉由使用與緩衝層12及通道層14良好晶格匹配之一化合物半導體而形成下障壁層13。使用AlGaAs混合晶體之一磊晶生長層作為下障壁層13之一實例。在此情況中，下障壁層13係由Al0.2 Ga0.8 As混合晶體製成，其中鋁(Al)在III族元 素中之組合物比率為0.2(作為一實例)。
上述下障壁層13包含用以供應載子之含有雜質之載子供應區13a。在此情況中，使用電子作為載子，且用以供應電子之包含一n型雜質作為雜質之n型載子供應區13a係沿下障壁層13之一膜厚度方向配置於一中間層處。使用矽(Si)作為由Al0.2 Ga0.8 As混合晶體製成之下障壁層13中之一n型雜質。
除下障壁層13中之載子供應區13a以外之膜厚度部分可形成為其中未添加雜質或其中含有一低濃度n型雜質或P型雜質之高電阻區13b及13b'。此等高電阻區13b及13b'較佳具有每立方厘米1×1017 或更小之一雜質濃度及1×10-2 歐姆厘米或更大之一電阻率。
下障壁層13之一特定結構實例如下。不含一雜質之高電阻區13b係設置於具有約200奈米之一膜厚度之緩衝層12上。含有每平方厘米約1.6×1012 之矽(Si)之載子供應區13a係堆疊於具有約4奈米之一膜厚度之高電阻區13b上方。不含一雜質之高電阻區13b'係進一步堆疊於具有約2奈米之一膜厚度之載子供應區13a上方。
亦為較佳地，下障壁層13不包含高電阻區13b及13b'且下障壁層13之整個區係形成為載子供應區13a。
[通道層14]
通道層14為源極電極17s與汲極電極17d之間之一電流路徑，通道層14為其中累積自下障壁層13之載子供應區13a及稍後將描述之上障壁層15之載子供應區15a供應之載子 之層。通道層14係由異質連接至下障壁層13且與下障壁層13良好晶格匹配之一化合物半導體製成。藉由使用一化合物半導體(其中相對於下障壁層13之一異質接面之一載子傳輸側上之一能帶比形成下障壁層13之一界面區之一化合物半導體材料之一載子傳輸側上之一能帶更接近通道層中之一本質費米能階)而形成通道層14。相應地，下障壁層13係由一化合物半導體製成，其中相對於通道層14之該接面之該載子傳輸側上之一能帶比通道層14中之一能帶更遠離通道層中之該本質費米能階。
附加方案1
換言之，藉由使用一化合物半導體而形成通道層14，其中相對於下障壁層13之異質接面之一多數載子傳輸側上之一能帶比形成下障壁層13之界面區之該化合物半導體材料中之一多數載子傳輸側上之能帶更接近一少數載子傳輸側上之一能帶。如圖2中所展示，通道層中之一本質費米能階Ef14 係定位於通道層14之一導帶之最小能量(下文中書寫為一導帶能量Ec)與一價帶之最大能量(下文中書寫為一價帶能量Ev)之間。
附加方案2
此處，在載子為電子之情況中，載子傳輸側上之能帶為導帶。相應地，藉由使用一III-V族化合物半導體材料而形成通道層14，其中至少導帶能量Ec低於相對於下障壁層13之接面中之形成下障壁層13之化合物半導體材料。在此通道層14中，導帶能量Ec相對於下障壁層13之差值與其在相 對於下障壁層13之接面中之差值較佳地儘可能一樣大。
附加方案3
另一方面，在載子為電洞之情況中，載子側上之能帶為價帶(價電子帶)。相應地，藉由使用一化合物半導體材料而形成通道層14，其中至少價帶能量Ev高於相對於下障壁層13之接面中之形成下障壁層13之化合物半導體材料。在此通道層14中，價帶能量Ev相對於下障壁層13之差值與其在相對於下障壁層13之接面中之差值較佳地儘可能一樣大。雖然以下將藉由展示載子為電子(作為一實例)之情況而作出解釋，但當載子為電洞時，將會將雜質及能帶解釋為一反向導電型。
在下障壁層13係由Al0.2 Ga0.8 As混合晶體製成之情況中，上述通道層14係由(例如)InGaAs混合晶體製成。在此情況中，當銦(In)之一組合物比率較高時，InGaAs混合晶體中之帶隙可較窄，因此，導帶能量Ec相對於由AlGaAs混合晶體製成之下障壁層13之差值可較大。相應地，形成通道層14之InGaAs混合晶體可具有0.1或更大之銦(In)之組合物比率。
上述通道層14係由In0.2 Ga0.8 As混合晶體製成，其中銦(In)在III族元素中之一組合物比率為0.2(作為一實例)。相應地，通道層14可獲得導帶能量Ec相對於下障壁層13之足夠差值，同時確保一晶格匹配性。
上述通道層14可為不含一雜質之一u-InGaAs混合晶體層。相應地，可抑制載子在通道層14中之雜質散射且可實 現具有高遷移率之載子移動。
通道層14可為經形成以具有15奈米或更小之一膜厚度之一磊晶生長層，其確保該層之結晶度且使載子之傳輸性極佳。
[上障壁層15]
上障壁層15與通道層14良好晶格匹配。藉由使用一化合物半導體而形成上障壁層15，其中載子傳輸側上之一能帶比相對於通道層14之一接面中之形成通道層14之該化合物半導體材料之一能帶更遠離通道層中之本質費米能階Ef14 。即，藉由使用一化合物半導體而形成上障壁層15，其中多數載子傳輸側上之一能帶比相對於通道層14之該接面中之形成通道層14之該化合物半導體之一能帶更遠離通道層中之本質費米能階。當載子為電子時，藉由使用一III-V族化合物半導體材料而形成上障壁層15，其中導帶能量Ec高於形成通道層14之該化合物半導體材料。在此上障壁層15中，導帶能量Ec相對於通道層14之差值與其在相對於通道層14之該接面中之差值較佳地儘可能一樣大。
在通道層14係由InGaAs混合晶體製成之情況中，上述上障壁層15係由(例如)具有比InGaAs混合晶體更寬之一帶隙之AlGaAs混合晶體製成。在此情況中，使鋁(Al)之組合物比率保持較低以藉此防止所謂之源極電阻增大以及抑制藉由擴散而形成待在下文中解釋之低電阻區15g時之擴散速度並確保可控性。相應地，在形成上障壁層15之AlGaAs混合晶體中，鋁(Al)在III族元素中之組合物比率較佳為0.25 或更小。
如上所述之上障壁層15係由Al0.2 Ga0.8 As混合晶體製成，其中鋁(Al)在III族元素中之組合物比率為0.2(作為一實例)。相應地，可確保相對於通道層14之晶格匹配。上障壁層15未必具有與下障壁層13相同之組合物且未必由具有適合於各自層之組合物之AlGaAs混合晶體製成。例如，鋁(Al)在上障壁層15中之組合物比率可被設定為低於其在下障壁層13(其中未必藉由擴散而形成低電阻區15g)中之組合物比率。
如上所述之上障壁層15包含用以供應載子之含有雜質之載子供應區15a。在此情況中，用以供應電子之包含矽(Si)作為一n型雜質之載子供應區15a係沿上障壁層15之膜厚度方向配置於一中間部分處以具有約4奈米之一膜厚度。
除上障壁層15中之載子供應區15a以外之膜厚度部分可形成為其中未添加雜質或其中含有一低濃度雜質之高電阻區15b及15b'。當此等高電阻區15b及15b'包含雜質時，設置於通道層14上之高電阻區15b含有一n型雜質或一p型雜質。另一方面，通道層14之相對側上之高電阻區15b'(即，形成上障壁層15之表面側之層)含有一n型雜質。此等高電阻區15b及15b'較佳具有每立方厘米1×1017 或更小之一雜質濃度及1×10-2 歐姆厘米或更大之一電阻率。
上障壁層15之一特定結構實例如下。不含一雜質之高電阻區15b係設置於具有約2奈米之一膜厚度之通道層14上。含有每平方厘米約1.6×1012 之矽(Si)之載子供應區15a係堆 疊於具有約4奈米之一膜厚度之高電阻區15b上方。不含一雜質之高電阻區15b'係進一步堆疊於具有約30奈米之一膜厚度之載子供應區15a上方。
當通道層14係由InGaAs混合晶體製成時，上障壁層15不受限於AlGaAs混合晶體且可由In(AlGa)AsP混合晶體(其為一III-V族化合物半導體)製成。相應地，In在由InGaAs混合晶體製成之通道層14中之組合物比率可較高且可增大載子在通道層14中之遷移率。
上障壁層15與下障壁層13之一不同點在於：上障壁層15之整個區未形成為載子供應區。
[低電阻區15g]
低電阻區15g係設置於上障壁層15內側，與通道層14相對之表面層上且在上障壁層15之載子供應區15a之表面側上之一淺位置處(與載子供應區15a相隔一間距)。低電阻區15g包含與在通道層14中傳輸之載子反向之一導電型雜質且使電阻低於周圍部分。因此，當載子為電子時，一p型雜質在電阻區15g中被擴散。
上述低電阻區15g之p型雜質之一厚度及濃度之值經設定使得半導體裝置1-1將處於以下狀態：其具有包圍低電阻區15g之高電阻區15b'之n型雜質之一厚度及濃度之值。即，該厚度及濃度之此等值經設定使得在將一負電壓施加至閘極電極19時通道層14中之電子被耗盡以及在將一正電壓施加至閘極電極19時低電阻區15g中發生耗盡。
將負電壓施加至閘極電極19時所發生之通道層14中之電 子之耗盡係歸因於上障壁層15之低電阻區15g與高電阻區15b'之間之一p-n接面中之一耗盡層。另一方面，將正電壓施加至閘極電極19時所發生之低電阻區15g之耗盡係歸因於由包含p型低電阻區15g、閘極絕緣層18及閘極電極19之一MIS結構產生之一耗盡層。當低電阻區15g中發生耗盡時，低電阻區15g與高電阻區15b'之間之耗盡層消失且取消通道層14中之電子之耗盡，電子係累積在通道層14中。
作為一實例，上述低電阻區15g可含有每立方厘米1×1018 或更大(例如每立方厘米1×1019 )之一p型雜質。使用鋅(Zn)作為由Al0.2 Ga0.8 As混合晶體或In(AlGa)AsP混合晶體製成之上障壁層15中之一p型雜質。
[絕緣層16]
絕緣層16經設置以便覆蓋上障壁層15之整個表面。絕緣層16係由具有與形成上障壁層15之化合物半導體有關之絕緣性以及具有保護一基極(在此情況中為上障壁層15)之表面免受雜質(諸如離子)侵害之一功能之一材料製成，例如，該材料為具有200奈米之一厚度之氮化矽(Si3 N4 )。
在絕緣層16中，觸及上障壁層15之高電阻區15b'之源極開口16s及汲極開口16d係設置於將設置於上障壁層15中之低電阻區15g夾在中間且不與低電阻區15g重疊之位置處。具有曝露低電阻區15g之一形狀之閘極開口16g係設置於源極開口16s與汲極開口16d之間。閘極開口16g具有一開口寬度，其中在此情況中(作為一實例)僅曝露底部處之低電阻區15g。
源極開口16s、汲極開口16d及閘極開口16g係設置於絕緣層16中作為彼此獨立之開口部分。
[源極電極17s/汲極電極17d]
源極電極17s及汲極電極17d係分別透過將低電阻區15g夾在中間之位置處之源極開口16s及汲極開口16d而歐姆連接至上障壁層15。源極電極17s及汲極電極17d係由自上障壁層15依序相繼堆疊之金鍺(AuGe)、鎳(Ni)及金(Au)之一合金製成。源極電極17s及汲極電極17d之各膜厚度分別為(例如)1000奈米。
[閘極絕緣層18]
閘極絕緣層18係設置於形成於絕緣層16中之閘極開口16g之底部處，閘極絕緣層18可經設置以便完全封閉閘極開口16g，其中一周邊邊緣係堆疊於絕緣層16上方。閘極絕緣層18係由氧化物或氮化物(例如，具有10奈米之一厚度之氧化鋁(Al2 O3 ))製成。
[閘極電極19]
閘極電極19係透過閘極絕緣層18而設置於低電阻區15g上方。在此情況中，閘極電極19經設置以便填充閘極開口16g以遍佈在低電阻區15g上方之閘極開口16g之底部之整個區上。閘極電極19具有其中自基板11依序相繼堆疊鈦(Ti)、鉑(Pt)及金(Au)之一結構。
[能帶結構]
圖2係斷接操作(其中施加約等於0伏特之一閘極電壓Vg)時之具有上述結構之半導體裝置1-1之閘極電極19下方之 能帶之一結構圖。該能帶結構圖指示一情況：其中下障壁層13及上障壁層15分別由Al0.2 Ga0.8 As混合晶體製成且通道層14係由In0.2 Ga0.8 As混合晶體製成。
如圖2中所展示，藉由使用上述圖1而解釋之半導體裝置1-1具有以下結構：其中具有一窄帶隙之通道層14被夾於具有比通道層更寬之一帶隙之下障壁層13與上障壁層15之間。因此，通道層14將為二維電子氣體層，其中載子在自下障壁層13及上障壁層15中之載子供應區13a及15a供應載子時被累積。
此外，在通道層14與上障壁層15之間之異質接面中，待成為載子傳輸側之導帶之一不連續量△Ec係足夠高(在此情況中為0.31電子伏特)。再者，半導體裝置1-1經組態使得導帶能量Ec在上障壁層15中之最低點與導帶能量Ec在通道層14中之最低點之間之差值亦足夠高(在此情況中為0.20電子伏特或更大)。相應地，相較於分佈在通道層14中之電子之數目而將分佈在上障壁層15中之電子之數目減至微乎其微。
<第一實施例中之半導體裝置之操作>
接著，將參考上述圖2以及圖3之一能帶結構圖及圖4之半導體裝置1-1之一橫截面圖而解釋參考圖1所解釋之具有上述結構之半導體裝置1-1之操作。圖3係導通操作(其中施加約等於3伏特之一閘極電壓Vg)時之一圖，其指示一情況：其中以與圖2相同之方式使下障壁層13及上障壁層15分別由Al0.2 Ga0.8 As混合晶體製成且使通道層14由 In0.2 Ga0.8 As混合晶體製成。
首先，參考圖1及圖2，閘極絕緣層18下方之p型低電阻區15g中之價帶能量Ev係不變的且對應於一狀態(其中將約等於0伏特之閘極電壓Vg施加至半導體裝置1-1中之閘極電極19)中之一費米能階Ef。由於當閘極電壓Vg為負偏壓時，p型低電阻區15g之一表面上發生電洞累積，所以通道層14附近之能帶形狀與圖2相同，但導帶能量Ec及價帶能量Ev在該表面附近減小。
在上述狀態中，其中耗盡電子之一載子耗盡區A係形成於恰好定位於半導體裝置1-1之低電阻區15g下方(如圖4中所展示)之通道層14內側之一區處且通道層14將具有高電阻。相應地，一汲極電流Id未透過通道層14而流動於源極電極17s與汲極電極17d之間且裝置處於斷接狀態。
另一方面，參考圖1及圖3，p型低電阻區15g中之導帶能量Ec在通過一狀態(其中將約等於3.0伏特之正閘極電壓Vg施加至半導體裝置1-1之閘極電極19)中之閘極絕緣層18時被減小。相應地，低電阻區15g中之電洞被耗盡。接著，圖4中所展示之通道層14中之載子耗盡區A消失且通道層14中之電子之數目被增加，因此，汲極電流Id透過通道層14而流動於源極電極17s與汲極電極17d之間。由閘極電壓Vg調變汲極電極Id。
<第一實施例中之半導體裝置之製造方法>
接著，將基於圖5A、圖5B、圖6A及圖6B之橫截面處理圖而解釋具有上述結構之半導體裝置1-1之一製造方法之 一實例。
[圖5A]
首先，如圖5A中所展示，例如，其中未添加雜質之u-GaAs層係藉由磊晶技術而生長於由(例如)GaAs製成之基板11上以形成緩衝層12。此後，例如，藉由磊晶技術而生長AlGaAs(Al0.2 Ga0.8 As混合晶體)層以藉此在緩衝層12上形成下障壁層13。此時，藉由磊晶生長而相繼形成由(例如)其中未添加雜質之一u-AlGaAs層製成之高電阻區13b、由其中添加硅(Si)之一n型AlGaAs層製成之載子供應區13a及由其中未添加雜質之該u-AlGaAs層製成之高電阻區13b'。相應地，獲得包含位於沿膜厚度方向之中央處之n型載子供應區13a之下障壁層13。
接著，例如，藉由磊晶技術而生長其中未添加雜質之u-InGaAs以在下障壁層13上方形成通道層14。藉由使用一化合物半導體而形成通道層14，其中相對於下障壁層13之異質接面之載子傳輸側上之能帶比形成下障壁層13之一化合物半導體材料之載子傳輸側上之能帶更接近通道層中之本質費米能階。
此後，例如，藉由磊晶技術而生長AlGaAs(Al0.2 Ga0.8 As混合晶體)層以在通道層14上形成上障壁層15。此時，藉由磊晶生長而相繼形成由(例如)其中未添加雜質之一u-AlGaAs層製成之高電阻區15b、由其中添加矽(Si)之一n型AlGaAs層製成之載子供應區15a及由其中未添加雜質之該u-AlGaAs層製成之高電阻區15b'。相應地，獲得包含位於 沿膜厚度方向之中央處之n型載子供應區15a之上障壁層15。上障壁層15係由一化合物半導體製成，其中相對於通道層14之接面之載子傳輸側上之能帶比通道層14中之能帶更遠離通道層中之本質費米能階。
在上述處理之後，形成此處未展示之一元件隔離區。在此情況中，已因離子(諸如硼)植入而變為高電阻之一去活化區係形成為該元件隔離區。
[圖5B]
接著，如圖5B中所展示，使用(例如)一CVD(化學氣相沈積)來將由氮化硅(Si3 N4 )製成之絕緣層16沈積在上障壁層15上。此後，藉由圖案蝕刻絕緣層16而在絕緣層16中形成使上障壁層15之表面曝露之閘極開口16g。在上述狀態中，自曝露於閘極開口16g之底部處之上障壁層15之表面層植入一p型雜質以藉此在上障壁層15中形成低電阻區15g。在此情況中，藉由僅在未觸及載子供應區15a之一位置中(即，高電阻區15b'之表面層上)擴散鋅(Zn)(作為p型雜質)而形成低電阻區15g。藉由(例如)在約600度之一溫度處使用鋅化合物氣體來氣相擴散而執行鋅(Zn)之擴散。相應地，在閘極開口16g之底部處形成自動對準之低電阻區15g。
[圖6A]
接著，如圖6A中所展示，在絕緣層16上沈積閘極絕緣層18以便覆蓋低電阻區15g及閘極開口16g之一內壁。在此情況中，使用(例如)一ALD(原子層沈積)方法來高精度地沈 積具有約10奈米之一膜厚度之由氧化鋁(Al2 O3 )製成之閘極絕緣層18。
此後，透過閘極絕緣層18而在低電阻區15g上形成具有填充閘極開口16g之一形狀之閘極電極19。此時，在閘極絕緣層18上相繼遮罩沈積鈦(Ti)、鉑(Pt)及金(Au)以藉此藉由圖案化而形成閘極電極19。
[圖6B]
接著，如圖6B中所展示，藉由圖案蝕刻閘極絕緣層18及絕緣層16而在將低電阻區15g夾在中間之位置處形成使上障壁層15之高電阻區15b'曝露之源極開口16s及汲極開口16d。
[圖1]
隨後，如圖1中所展示，形成透過源極開口16s及汲極開口16d而與上障壁層15之高電阻區15b'歐姆連接之源極電極17s及汲極電極17d。此時，藉由相繼沈積及圖案化金鍺(AuGe)、鎳(Ni)及金(Au)而形成源極電極17s及汲極電極17d，此外，藉由(例如)約400度之熱處理而形成金族合金以完成半導體裝置1-1。
可藉由如上所解釋之上述製造方法而形成根據第一實施例之半導體裝置1-1。在上述方法中，在藉由自形成於絕緣層16中之閘極開口16g擴散p型雜質而形成低電阻區15g之後，透過閘極絕緣層18而形成閘極電極19以便填充閘極開口16g。相應地，透過閘極絕緣層18而在低電阻區15g上方形成自動對準之閘極電極19。因此，可容易地獲得根據 第一實施例之半導體裝置1-1。
可在形成汲極開口16d/源極開口16s及源極電極17s/汲極電極17d之後形成閘極開口16g、低電阻區15g、閘極絕緣層18及閘極電極19。即使在此情況中，亦透過閘極絕緣層18而形成與低電阻區15g自動對準之閘極電極19，因此，可容易地獲得根據第一實施例之半導體裝置1-1。
<第一實施例之半導體裝置之優點>
如上文所解釋之半導體裝置1-1擁有透過閘極絕緣層18之閘極電極19，閘極絕緣層18位於設置於不含一雜質或具有一低濃度雜質之n型高電阻區15b'中之p型低電阻區15g上方。因此，即使將正向電壓(在此情況中為正電壓)施加至閘極電極19，亦可防止閘極洩漏電流流動於閘極電極19與源極電極17s/汲極電極17d之間。相應地，相較於其中未設置閘極絕緣層18之相關技術結構(JPHEMT)之半導體裝置，可將一更高正閘極電壓Vg施加至閘極電極19。因此，可將通道層14中之導通電阻Ron減至更低以藉此改良最大汲極電流Idmax。亦可縮小裝置且減小相對於裝置之寄生電容。
半導體裝置1-1擁有下障壁層13中之n型載子供應區13a及上障壁層15中之n型載子供應區15a。當電子將自載子供應區13a及15a供應至通道層14時，增大通道層14中之載子面密度且可減小通道電阻。亦根據上述內容，可減小導通電阻Ron且可改良最大汲極電流Idmax。
此外，在將負電壓施加至閘極電極19之斷接操作中，將 由外加負電壓產生之一電場全部施加至閘極絕緣層18。相應地，包含低電阻區15g之上障壁層15下方之由化合物半導體製成之層中之耗盡層不改變。即，難以在斷接操作中觀察到電容之閘極偏壓相依性，此改良諧波失真特性。
已在第一實施例中解釋半導體裝置1-1為一耗盡型之情況，然而，相同情況適用於上述解釋所更適用之一增強型裝置。
<<2.第二實施例>> (其中障壁層具有一堆疊結構的實例)
圖7係一橫截面圖，其展示根據一第二實施例之一半導體裝置之一相關部分之一結構；及圖8係一能帶圖，其用於解釋根據該第二實施例之該半導體裝置之一操作。在下文中，將依以下順序參考此等各自圖式而作出解釋：根據本發明所應用之該第二實施例之該半導體裝置之一結構、根據該第二實施例之該半導體裝置之一操作、根據該第二實施例之該半導體裝置之一製造方法及根據該第二實施例之該半導體裝置之優點。
<第二實施例中之半導體裝置之結構>
如圖7中所展示，根據第二實施例之一半導體裝置1-2與參考圖1而解釋之第一實施例之半導體裝置之一不同點在於：上障壁層具有一第一上障壁層15-1與一第二上障壁層15-2之一堆疊結構，且其他組件與第一實施例相同。相應地，將相同元件符號及標記給予與第一實施例相同之組件且本實施例中省略詳細解釋。以下將解釋第一上障壁層 15-1及第二上障壁層15-2之結構。
[第一上障壁層15-1]
第一上障壁層15-1可為經設置以便接觸通道層14之一層，可以與第一實施例之上障壁層15相同之方式形成第一上障壁層15-1。即，藉由使用與通道層14良好晶格匹配之一半導體材料而形成第一上障壁層15-1。此外，藉由使用一化合物半導體而形成第一上障壁層15-1，其中載子傳輸側上之能帶比相對於通道層14之接面中之形成通道層14之該化合物半導體材料之能帶更遠離通道層中之本質費米能階Ef14 。上述情況與第一實施例之上障壁層相同，且在通道層14係由InGaAs混合晶體製成之情況中，上述第一上障壁層15-1係由Al0.2 Ga0.8 As混合晶體(作為一實例)製成。
以與第一實施例之上障壁層相同之方式使第一上障壁層15-1亦擁有載子供應區15a。載子供應區15a具有約4奈米之一膜厚度，作為一實例，載子供應區15a經配置以便在自起於通道層14之約2奈米之一位置至起於表面之約2奈米之一位置之範圍內之一膜厚度部分處包含每平方厘米約1.6×1012 之矽(Si)作為一n型雜質。
第一上障壁層15-1與第一實施例之上障壁層之不同點在於：整個區可形成為載子供應區15a且低電阻區15g未形成於第一上障壁層15-1中。
[第二上障壁層15-2]
第二上障壁層15-2為透過第一上障壁層15-1而配置於通道層14上方之一層，第二上障壁層15-2與第一上障壁層15- 1一起形成上障壁層。低電阻區15g係設置於第二上障壁層15-2之一表面層中。第二上障壁層15-2之特徵在於：其係由與第一上障壁層15-1晶格匹配之一化合物半導體材料製成，其中低電阻區15g中所含之一雜質之擴散速度較低。第二上障壁層15-2之帶隙未必對應於第一上障壁層15-1之帶隙，且帶隙未特定受限於一範圍內以不影響半導體裝置1-2之特性。
當第一上障壁層15-1係由AlGaAs混合晶體製成時，上述第二上障壁層15-2係由(例如)GaAs製成。相應地，鋅(Zn)(作為低電阻區15g中所含之一p型雜質)至第二上障壁層15-2中之擴散速度受抑制，因此，相較於將鋅(Zn)擴散至形成第一上障壁層15-1之AlGaAs混合晶體中之情況，可更高精度地形成低電阻區15g。
較佳地，未將一雜質添加至第二上障壁層15-2或第二上障壁層15-2內含有一低濃度n型雜質。
[低電阻區15g]
低電阻區15g具有與第一實施例相同之結構，且第二實施例之特徵在於：低電阻區15g係設置於如上所述之第二上障壁層15-2之表面層中。
[能帶結構]
圖8係斷接操作(其中施加約等於0伏特之一閘極電壓Vg)時之具有上述結構之半導體裝置1-2之能帶之一結構圖。該能帶結構圖指示一情況：其中下障壁層13及第一上障壁層15-1分別由Al0.2 Ga0.8 As混合晶體製成，第二上障壁層 15-2係由GaAs混合晶體製成且通道層14係由In0.2 Ga0.8 As混合晶體製成。
如圖8中所展示，如上所組態之半導體裝置1-2亦具有與第一實施例之半導體裝置相同之結構，其中具有窄帶隙之通道層14被夾於具有比通道層更寬之一帶隙之下障壁層13與第一上障壁層15-1之間。因此，通道層14將為二維電子氣體層，其中載子在自下障壁層13及第一上障壁層15-1中之載子供應區13a及15a供應載子時被累積。
此外，在通道層14與第一上障壁層15-1之間之異質接面中，待成為載子傳輸側之導帶之一不連續量△Ec係足夠高(在此情況中為0.31電子伏特)。再者，半導體裝置1-2經組態使得導帶能量Ec在第一上障壁層15-1中之最低點與導帶能量Ec在通道層14中之最低點之間之差值亦足夠高(在此情況中為0.20電子伏特或更大)。相應地，相較於分佈在通道層14中之電子之數目而將分佈在第一上障壁層15-1中之電子之數目減至微乎其微。
<第二實施例中之半導體裝置之操作>
具有上述結構之半導體裝置1-2以與根據第一實施例之半導體裝置相同之方式操作。
<第二實施例中之半導體裝置之製造方法>
具有上述結構之半導體裝置1-2之製造與根據第一實施例之半導體裝置之製程之唯一不同處理在於：藉由磊晶生長而在通道層14上方依序相繼形成第一上障壁層15-1及第二上障壁層15-2。藉由將鋅(Zn)(作為一p型雜質)擴散至由 (例如)GaAs混合晶體製成之第二上障壁層15-2中而形成低電阻區15g。
<第二實施例之半導體裝置之優點>
在低電阻區15g係設置於不含一雜質或具有一低濃度雜質之n型第二上障壁層15-2中之結構中，上文所解釋之半導體裝置1-2擁有透過閘極絕緣層18而位於低電阻區15g上方之閘極電極19。因此，可以與根據第一實施例之半導體裝置相同之方式藉由防止閘極洩漏電流在將正向電壓施加至閘極電極19時流動而改良最大汲極電流Idmax以及縮小裝置及減小相對於裝置之寄生電容。
此外，根據第二實施例之半導體裝置1-2經組態使得上障壁層(其中形成含有p型雜質之低電阻區15g)具有第一上障壁層15-1與第二上障壁層15-2之一堆疊結構。相應地，可選擇具有相對於通道層14之大帶隙差值之一材料作為第一上障壁層15-1以及選擇其中p型雜質之擴散速度較慢之一材料作為第二上障壁層15-2(無需考量帶隙)。接著，改良p型雜質相對於第二上障壁層15-2之擴散可控性，因此，可獲得低電阻區15g，其中高精度地控制p型雜質濃度之一深度分佈及p型雜質沿側向方向之擴散。因此，可高精度地減小閘極電極19與通道層14之間之距離且可改良由閘極電壓引起之導通電阻Ron之一減小效應。亦可根據上述情況而預期：最大汲極電流Idmax被改良，裝置被縮小且相對於裝置之寄生電容被減小。此外，由於低電阻區15g之深度被高精度控制，所以自低電阻區15g至通道層14 之距離可被高精度設定以使一臨限電壓、導通電阻Ron及最大汲極電流Idmax穩定。
<<3.第三實施例>> (其中障壁層全部形成為高電阻區的實例)
圖9係一橫截面圖，其展示根據一第三實施例之一半導體裝置之一相關部分之一結構。在下文中，將參考該圖式而解釋根據本發明所應用之該第三實施例之該半導體裝置之該結構。
<第三實施例中之半導體裝置之結構>
圖9中所展示之根據第三實施例之一半導體裝置1-3與參考圖1而解釋之第一實施例之半導體裝置之不同點在於：一下障壁層13-3及一上障壁層15-3不具有載子供應區且一通道層14'中含有一n型雜質。其他組件與第一實施例相同。因此，將相同元件符號及標記給予與第一實施例相同之組件且本實施例中省略詳細解釋。
[下障壁層13-3、上障壁層15-3]
藉由使用與由下障壁層13-3及上障壁層15-3接觸之層良好晶格匹配之各自化合物半導體材料而形成下障壁層13-3及上障壁層15-3。此等化合物半導體材料包含化合物半導體，其中相對於通道層14之接面之載子傳輸側上之能帶比通道層14中之能帶更遠離通道層中之本質費米能階。上述情況與其他實施例相同。
下障壁層13-3及上障壁層15-3之特徵在於：其等不具有包含n型雜質之載子供應區，且各層係組態為一單層結 構，其中沿膜厚度方向之整個區為高電阻區。此處，下障壁層13-3係形成為一n型或p型高電阻區。另一方面，上障壁層15-3係形成為一n型高電阻區。下障壁層13-3及上障壁層15-3較佳具有每立方厘米1×1017 或更小之一雜質濃度及1×10-2 歐姆厘米或更大之一電阻率。
在上述結構中，p型低電阻區15g係設置於形成為n型高電阻區之上障壁層15-3之一表面層中。
[通道層14']
通道層14'係由與下障壁層13-3及上障壁層15-3良好晶格匹配之一化合物半導體材料製成。各化合物半導體材料包含一化合物半導體，其中相對於下障壁層13-3及上障壁層15-3之異質接面之載子傳輸側上之能帶比形成下障壁層13-3及上障壁層15-3之各自化合物半導體材料中之載子傳輸側上之能帶更接近通道層中之本質費米能階。上述情況與其他實施例相同。
通道層14'之特徵在於：含有n型雜質作為供應給載子(例如，在此情況中為電子)之一雜質。根據半導體裝置1-3中之最大汲極電流Idmax而適當判定通道層14'中所含之n型雜質之濃度。在此情況中，例如假定將每立方厘米約2.0×1018 之一n型雜質添加至通道層14'。
<第三實施例中之半導體裝置之操作及製造方法>
具有上述結構之半導體裝置1-3以與根據第一實施例之半導體裝置相同之方式操作。藉由在根據第一實施例之半導體裝置之製程中省略載子供應區之形成處理而形成半導 體裝置1-3。
<第三實施例之半導體裝置之優點>
如上所解釋之半導體裝置1-3具有以下結構：其中p型低電阻區15g係設置於形成為n型高電阻區之上障壁層15-3之表面層中且閘極電極19係透過閘極絕緣層18而設置於低電阻區15g上方。因此，可以與根據第一實施例之半導體裝置相同之方式藉由防止閘極洩漏電流而改良最大汲極電流Idmax以及縮小裝置及減小相對於裝置之寄生電容。
此外，根據第三實施例之半導體裝置1-3經組態使得通道層14'含有n型雜質，且下障壁層13-3及上障壁層15-3之各者藉由省略各層之載子供應區而具有單層高電阻區結構。相應地，可由更簡單結構獲得與根據第一實施例之半導體裝置相同之優點。
由於下障壁層13-3及上障壁層15-3之雜質濃度較低(即使通道層14'之n型雜質之濃度因最大汲極電流Idmax增大而增大)，所以電子不被累積且不在下障壁層13-3及上障壁層15-3中傳輸。因此，可防止互導Gm因上述情況而降級。
<<4.第四實施例>> (其中障壁層中之載子供應區接觸低電阻區的實例)
圖10係一橫截面圖，其展示根據一第四實施例之一半導體裝置之一相關部分之一結構。在下文中，將參考該圖式而解釋根據本發明所應用之該第四實施例之該半導體裝置之該結構。
<第四實施例中之半導體裝置之結構>
圖10中所展示之根據第四實施例之一半導體裝置1-4與參考圖1而解釋之第一實施例之半導體裝置之一不同點在於：設置於上障壁層15-4之一表面層中之p型低電阻區15g經配置以便接觸載子供應區15a。其他組件與第一實施例相同。因此，將相同元件符號及標記給予與第一實施例相同之組件且本實施例中省略詳細解釋。
即，設置於上障壁層15-4之表面層中之p型低電阻區15g之深度對應於形成上障壁層15-4之頂層之一高電阻區15b'之一膜厚度。p型低電阻區15g經設置以便接觸含有n型雜質之n型載子供應區15a。
<第四實施例中之半導體裝置之操作及製造方法>
具有上述結構之半導體裝置1-4以與根據第一實施例之半導體裝置相同之方式操作。藉由在根據第一實施例之半導體裝置之製程中形成高電阻區15b'(其形成上障壁層15-4之頂層)以具有與稍後形成之p型低電阻區15g之深度對應之膜厚度而製造半導體裝置1-4。
<第四實施例之半導體裝置之優點>
上文所解釋之半導體裝置1-4具有以下結構：其中以與第一實施例相同之方式將p型低電阻區15g設置於不含一雜質或具有低濃度雜質之n型高電阻區15b'中及透過閘極絕緣層18而將閘極電極19設置於低電阻區15g上方。因此，可以與根據第一實施例之半導體裝置相同之方式藉由防止閘極洩漏電流而改良最大汲極電流Idmax以及縮小裝置及減小相對於裝置之寄生電容。
此外，由於根據第四實施例之半導體裝置1-4尤其具有其中設置p型低電阻區15g以便接觸載子供應區15a之結構，所以p型低電阻區15g與通道層14之間之距離可被縮短。相應地，可因閘極電壓而增強通道層14中之電位之可控性(其亦可實現最大汲極電流Idmax之改良)以縮小裝置及減小相對於裝置之寄生電容。此外，可使自低電阻區15g至通道層14之距離變窄，因此，可將臨限電壓設定為一相對較高值。
此外，在載子供應區15a之雜質濃度高於p型低電阻區15g之雜質濃度之條件中，由載子供應區15a中之雜質抵消擴散至載子供應區15a之鋅(p型雜質)。因此，可使藉由擴散p型雜質(諸如鋅(Zn))而形成之p型低電阻區15g之深度與頂層之n型高電阻區15b'之膜厚度相等。相應地，由載子供應區15a上之高電阻區15b'之膜厚度高精度地控制p型低電阻區15g之深度以可精確形成薄低電阻區15g。亦可據此縮短p型低電阻區15g與通道層14之間之距離且由閘極電壓增強通道層14中之電位之可控性。
已在第四實施例中解釋以下結構：其中p型低電阻區15g經配置以便接觸第一實施例之參考圖1而解釋之結構中之載子供應區15a。然而，第四實施例不受限於第一實施例之應用且可與第二實施例組合。在此情況中，設置於第二上障壁層15-2之表面層中之p型低電阻區15g經設置以便接觸參考圖7之第二實施例之結構之第一上障壁層15-1中之載子供應區15a。亦可根據結構而高精度地控制第二上障 壁層15-2中p型低電阻區15g沿橫向方向之展開。
<<5.第五實施例>> (其中障壁層中之載子供應區與低電阻區之間之一區域係形成為一低電阻區的實例)
圖11係一橫截面圖，其展示根據一第五實施例之一半導體裝置之一相關部分之一結構。在下文中，將參考該圖式而解釋根據本發明所應用之該第五實施例之該半導體裝置之該結構。
<第五實施例中之半導體裝置之結構>
圖11中所展示之根據第五實施例之一半導體裝置1-5與參考圖1而解釋之第一實施例之半導體裝置之一不同點在於：一上障壁層15-5之頂層係形成為一低電阻區15b"而非高電阻區。其他組件與第一實施例相同。因此，將相同元件符號及標記給予與第一實施例相同之組件且本實施例中省略詳細解釋。
即，設置於上障壁層15-5之表面層中之低電阻區15b"係形成為含有一n型雜質之低電阻，且p型低電阻區15g係設置於表面層中。
<第五實施例中之半導體裝置之操作及製造方法>
具有上述結構之半導體裝置1-5以與根據第一實施例之半導體裝置相同之方式操作。藉由以下操作而製造半導體裝置1-5：在根據第一實施例之半導體裝置之製程中藉由磊晶生長而使含有n型雜質之低電阻區15b"形成為上障壁層15-5之頂層。
<第五實施例之半導體裝置之優點>
上文所解釋之半導體裝置1-5具有以下結構：其中p型低電阻區15g係設置於形成上障壁層15-5之頂層之n型低電阻區15b"中且閘極電極19係透過絕緣層18而設置於低電阻區15g上方。因此，可以與根據第一實施例之半導體裝置相同之方式藉由防止閘極洩漏電流而改良最大汲極電流Idmax以及縮小裝置及減小相對於裝置之寄生電容。
此外，由於根據第五實施例之半導體裝置1-5尤其具有其中將p型低電阻區15g設置於n型低電阻區15b"中之結構，所以可增大通道層14中之載子面密度以及可減小通道電阻及接入電阻。因此，可預期減小導通電阻Ron及增大最大汲極電流Idmax。
已在第五實施例中解釋以下結構：其中在第一實施例之參考圖1而解釋之結構中將包圍p型低電阻區15g之高電阻區改變成n型低電阻區15b"。然而，第五實施例不受限於應用於第一實施例且可與第二至第四實施例組合。在此情況中，包圍p型低電阻區15g之區係形成為第二至第四實施例中之反向導電型(n型)低電阻區。相應地，可獲得與第五實施例相同之優點及第二至第四實施例之優點。
<<6.第六實施例>> (其中一罩蓋層係設置於障壁層與源極電極/汲極電極之間的實例)
圖12係一橫截面圖，其展示根據一第六實施例之一半導體裝置之一相關部分之一結構。在下文中，將參考該圖式 而解釋根據本發明所應用之該第六實施例之該半導體裝置之該結構。
<第六實施例中之半導體裝置之結構>
圖12中所展示之根據第六實施例之一半導體裝置1-6與參考圖1而解釋之第一實施例之半導體裝置之一不同點在於：一罩蓋層21係設置於上障壁層15與源極電極17s/汲極電極17d之間。罩蓋層21係設置為含有與低電阻區15g反向之一導電型雜質之一層。其他組件與第一實施例相同。因此，將相同元件符號及標記給予與第一實施例相同之組件且本實施例中省略詳細解釋。
罩蓋層21係設置於上障壁層15與源極電極17s/汲極電極17d之間作為含有與低電阻區15g反向之一導電型雜質(在此情況中為n型雜質)之層。可藉由使用與上障壁層15良好晶格匹配之一化合物半導體材料而形成罩蓋層21且該材料之一帶隙未必對應於上障壁層15之帶隙。由於在此等帶隙彼此截然不同時於一接面處產生一電位障壁，所以存在歐姆接面中之電阻增大危險。因此，容許罩蓋層21之帶隙在不影響半導體裝置1-6之特性之一範圍內對應於上障壁層15(作為基極層)之帶隙。當上障壁層15係由AlGaAs混合晶體製成時，上述罩蓋層21由(例如)含有一n型雜質之GaAs製成。
<第六實施例中之半導體裝置之操作及製造方法>
具有上述結構之半導體裝置1-6以與根據第一實施例之半導體裝置相同之方式操作。藉由以下操作而製造半導體 裝置1-6：在根據第一實施例之半導體裝置之製程中，在沈積上障壁層15之後藉由磊晶生長而使n型GaAs層形成為罩蓋層21。接著，使已藉由硼之離子植入而變為高電阻之一去活化區形成為一元件隔離區，此後，圖案蝕刻n型GaAs層以形成罩蓋層21，接著，沈積絕緣層16且執行隨後處理。
<第六實施例之半導體裝置之優點>
上文所解釋之半導體裝置1-6具有以下結構：其中以與根據第一實施例之半導體裝置相同之方式將p型低電阻區15g設置於不含一雜質或具有低濃度雜質之n型高電阻區15b'中且透過閘極絕緣層18而將閘極電極19設置於低電阻區15g上方。因此，可以與根據第一實施例之半導體裝置相同之方式藉由防止閘極洩漏電極而改良最大汲極電流Idmax以及縮小裝置及減小相對於裝置之寄生電容。
此外，根據第六實施例之半導體裝置1-6尤其具有以下結構：其中由化合物半導體製成之罩蓋層21係設置於上障壁層15與源極電極17s/汲極電極17d之間。相應地，可增大恰好在罩蓋層21下方之通道層14中之載子面密度以及可減小通道電阻及接入電阻。因此，可預期減小導通電阻Ron及增大最大汲極電流Idmax。
已在第六實施例中解釋以下結構：其中在第一實施例之參考圖1而解釋之結構中，罩蓋層21係設置於上障壁層15與源極電極17s/汲極電極17d之間作為含有與低電阻區15g反向之導電型雜質之層。然而，第六實施例不受限於應用 於第一實施例且可與第二至第五實施例組合。在此情況中，罩蓋層21係設置於第二至第五實施例中之上障壁層(或第二上障壁層)與源極電極17s/汲極電極17d之間作為含有與p型低電阻區15g反向之導電型n型雜質之層。相應地，可獲得與第六實施例相同之優點及第二至第五實施例之優點。
<<7.第七實施例>> (其中障壁層之整個表面覆蓋有閘極絕緣層的實例)
圖13係一橫截面圖，其展示根據一第七實施例之一半導體裝置之一相關部分之一結構。在下文中，將參考該圖式而解釋根據本發明所應用之該第七實施例之該半導體裝置之該結構。
<第七實施例中之半導體裝置之結構>
圖13中所展示之根據第七實施例之一半導體裝置1-7與參考圖1而解釋之第一實施例之半導體裝置之一不同點在於：上障壁層15之整個表面覆蓋有閘極絕緣層18且閘極絕緣層18下方之絕緣層16被移除。其他組件與第一實施例相同。因此，將相同元件符號及標記給予與第一實施例相同之組件且本實施例中省略詳細解釋。
即，上障壁層15之整個表面覆蓋有閘極絕緣層18。在閘極絕緣層18中，觸及上障壁層15之高電阻區15b'之源極開口18s/汲極開口18d係設置於將設置於上障壁層15中之低電阻區15g夾在中間之位置及不與低電阻區15g重疊之位置處。透過源極開口18s/汲極開口18d而與高電阻區15b'連接 之源極電極17s及汲極電極17d係設置於上障壁層15上方。
<第七實施例中之半導體裝置之操作>
具有上述結構之半導體裝置1-7以與根據第一實施例之半導體裝置相同之方式操作。
<第七實施例中之半導體裝置之製造方法>
接著，將參考圖14A、圖14B、圖15A及圖15B之橫截面處理圖而解釋具有上述結構之半導體裝置1-7之一製造方法之一實例。
[圖14A]
首先，如圖14A中所展示，藉由磊晶生長而在基板11上依序形成緩衝層12、下障壁層13、通道層14及上障壁層15，接著，在與第一實施例之參考圖5A而解釋之程序相同之程序中形成此處未展示之一元件隔離區。
此後，藉由磊晶生長而在高電阻區15b'(作為上障壁層15之頂層)上形成由GaAs製成之一罩蓋層23。
[圖14B]
隨後，如圖14B中所展示，在罩蓋層23上方形成一絕緣層25且圖案蝕刻絕緣層25以藉此在絕緣層25中形成使罩蓋層23之一表面曝露之一閘極開口25g。
[圖15A]
接著，如圖15A中所展示，藉由自曝露於閘極開口25g之底部處之罩蓋層23之表面層植入一p型雜質而在自罩蓋層23至上障壁層15之高電阻區15b'之表面層之一部分中形成低電阻區15g。在此情況中，藉由僅在未觸及載子供應區 15a之一位置(即，僅高電阻區15b'之表面層)處擴散鋅(Zn)(作為一p型雜質)而形成低電阻區15g。例如，藉由在約600度之一溫度處使用鋅化合物氣體來氣相擴散而執行鋅(Zn)之擴散。
[圖15B]
此後，如圖15B中所展示，藉由蝕刻而移除絕緣層25及罩蓋層23以保留形成上障壁層15之頂層之高電阻區15b'及表面層上植入p型雜質之低電阻區15g。
在上述處理之後，在其中形成低電阻區15g之上障壁層15上方沈積閘極絕緣層18(如圖13中所展示)。接著，在閘極絕緣層18之將低電阻區15g夾在中間之位置處形成源極開口18s及汲極開口18d，且形成透過源極開口18s/汲極開口18d而與高電阻區15b'連接之源極電極17s/汲極電極17d。接著，在低電阻區15g上方之一重疊位置處形成閘極絕緣層18上之閘極電極19以完成半導體裝置1-7。
<第七實施例之半導體裝置之優點>
上文所解釋之半導體裝置1-7具有以下結構：其中以與根據第一實施例之半導體裝置相同之方式將p型低電阻區15g設置於不含一雜質或具有低濃度雜質之n型高電阻區15b'中且透過閘極絕緣層18而將閘極電極19設置於低電阻區15g上方。因此，可以與根據第一實施例之半導體裝置相同之方式藉由防止閘極洩漏電流而改良最大汲極電流Idmax以及縮小裝置及減小相對於裝置之寄生電容。
特定言之，在第七實施例之製造方法中，當在上障壁層 15中形成低電阻區15g時，透過罩蓋層23而將鋅(Zn)(其為p型雜質)擴散至上障壁層15之高電阻區15b'中，如參考圖15A所解釋。相應地，p型雜質在高電阻區15b'中之擴散深度可較小，因此，可容易地形成藉由將p型雜質擴散至高電阻區15b'中而形成之較淺的低電阻區15g。即，難以在形成低電阻區15g之方法(其中對高電阻區15b執行未透過罩蓋層23之直接擴散)中形成50奈米或更小之一雜質區，然而，可藉由使用上述方法而形成具有一極淺深度之低電阻區15g。
已在第七實施例中解釋以下結構：其中在第一實施例所解釋之結構中使上障壁層15之整個表面覆蓋有閘極絕緣層18且移除閘極絕緣層18下方之絕緣層16。然而，第七實施例可應用一結構，其中在第二至第六實施例所解釋之結構中使上障壁層15之整個表面覆蓋有閘極絕緣層18且移除閘極絕緣層18下方之絕緣層16。此外，亦可將第七實施例中所解釋之製造方法應用於具有其中設置絕緣層16及閘極絕緣層18之結構之一半導體裝置之製造。在此情況中，在形成低電阻區15g且移除罩蓋層23(如參考圖15A所解釋)之後，形成絕緣層16(如參考圖5B所解釋)，接著，形成閘極絕緣層18以藉此獲得相同優點。
在第七實施例所解釋之方法中，在形成低電阻區15g之後移除絕緣層25及罩蓋層23(如圖15B中所解釋)。然而，容許絕緣層25及罩蓋層23保持原樣且在其等上形成閘極絕緣層18以藉此獲得參考圖12而解釋之第六實施例之半導體 裝置1-6及獲得相同優點。
<<8.第八實施例>> (其中低電阻區覆蓋有閘極電極的實例)
圖16係一橫截面圖，其展示根據一第八實施例之一半導體裝置之一相關部分之一結構。在下文中，將參考該圖式而解釋根據本發明所應用之該第八實施例之該半導體裝置之該結構。
<第八實施例中之半導體裝置之結構>
圖16中所展示之根據第八實施例之一半導體裝置1-8與參考圖1而解釋之第一實施例之半導體裝置之一不同點在於：上障壁層15之整個表面覆蓋有閘極絕緣層18且閘極絕緣層18下方之絕緣層16被移除以及一閘極電極19'具有一閘極長度Lg。其他組件與第一實施例相同。因此，將相同元件符號及標記給予與第一實施例相同之組件且本實施例中省略詳細解釋。
上障壁層15之表面覆蓋有閘極絕緣層18。在閘極絕緣層18中，觸及上障壁層15之高電阻區15b'之源極開口18s/汲極開口18d係設置於將設置於上障壁層15中之低電阻區15g夾在中間之位置及不與低電阻區15g重疊之位置處。透過源極開口18s/汲極開口18d而與高電阻區15b'連接之源極電極17s/汲極電極17d係設置於上障壁層15上方。該結構與已參考圖13而解釋之第七實施例相同。
閘極電極19'之特徵在於：其包含完全覆蓋低電阻區15g之一上部分之一形狀。在閘極電極19'中，沿源極電極17s 與汲極電極17d之間之方向之一長度(即，閘極長度Lg)被設定為長於低電阻區15g之一長度L。此處，閘極電極19'之閘極長度Lg尤其意指僅透過閘極絕緣層18而配置於上障壁層15上方之一部分之一長度，其為一有效閘極長度。
<第八實施例中之半導體裝置之操作>
具有上述結構之半導體裝置1-8以與根據第一實施例之半導體裝置相同之方式操作。
<第八實施例中之半導體裝置之製造方法>
接著，具有上述結構之半導體裝置1-8之一製造方法與參考圖14A、圖14B、圖15A及圖15B之橫截面處理圖之第七實施例中所解釋之程序相同，其與該等程序之唯一不同點為閘極電極19'之形狀(閘極長度Lg)。
<第八實施例之半導體裝置之優點>
上文所解釋之半導體裝置1-8具有以下結構：其中以與根據第一實施例之半導體裝置相同之方式將p型低電阻區15g設置於不含一雜質或具有低濃度雜質之n型高電阻區15b'中且透過閘極絕緣層18而將閘極電極19'設置於低電阻區15g上方。因此，可以與根據第一實施例之半導體裝置相同之方式藉由防止閘極洩漏電流而改良最大汲極電流Idmax以及縮小裝置及減小相對於裝置之寄生電容。
此外，根據第八實施例之半導體裝置1-8尤其包含使閘極電極19'完全覆蓋低電阻區15g之上部分之形狀。相應地，當將閘極電壓(正電壓)施加至閘極電極19'時，可容易地實現p型低電阻區15g之完全耗盡。即，可防止在通道層 14中之閘極端部處產生載子耗盡區且可在導通操作時抑制寄生電容之增大。因此，可預期減小導通電阻Ron及增大最大汲極電流Idmax。
根據第八實施例之半導體裝置之結構可與其中設置絕緣層16及閘極絕緣層18(如第一至第五實施例中所解釋)之半導體裝置組合。作為此情況中之一製造方法，在形成低電阻區15g且移除罩蓋層23之後以與參考圖5B而解釋之方式相同之方式而形成絕緣層16，接著，形成閘極開口16g以在於閘極層16中形成閘極開口16g時具有超過低電阻區15g之長度L之一開口長度。此後，形成閘極絕緣層18及形成源極電極17s/汲極電極17d及閘極電極19'。
<<9.第九實施例>> (其中低電阻區係堆疊於障壁層上的實例)
圖17係一橫截面圖，其展示根據一第九實施例之一半導體裝置之一相關部分之一結構。在下文中，將參考該圖式而解釋根據本發明所應用之該第九實施例之該半導體裝置之該結構。
<第九實施例中之半導體裝置之結構>
圖17中所展示之根據第九實施例之一半導體裝置1-9與參考圖1而解釋之第一實施例之半導體裝置之一不同點在於：上障壁層具有第一上障壁層15-1與一第二上障壁層15-2'之一堆疊結構。半導體裝置1-9亦具有以下不同點：該堆疊結構之上障壁層之整個表面覆蓋有閘極絕緣層18且閘極絕緣層18下方之絕緣層16被移除。其他組件與第一實施例 相同。因此，將相同元件符號及標記給予與第一實施例相同之組件且本實施例中省略詳細解釋。
第一上障壁層15-1為經設置以便接觸通道層14之層，以與第一實施例之上障壁層15相同之方式組態第一上障壁層15-1。然而，第一上障壁層15-1與第一實施例之上障壁層之不同點在於：第一上障壁層15-1之整個區可形成為載子供應區15a且不設置低電阻區。
特定言之，第二上障壁層15-2'為藉由圖案化而形成於通道層14上方之透過第一上障壁層15-1之一層，其與第一上障壁層15-1一起形成上障壁層。第二上障壁層15-2'之整個區係形成為含有一p型雜質之一低電阻區15g'。
藉由使用與第一上障壁層15-1晶格匹配之一化合物半導體材料而形成上述第二上障壁層15-2'，且該材料之一帶隙未必對應於第一上障壁層15-1之帶隙。
上述第二上障壁層15-2'係以與第一上障壁層15-1相同之方式由(例如)AlGaAs混合晶體製成，且含有鈹(Be)、碳(C)、鎂(Mg)及鋅(Zn)之至少一種作為p型雜質。
第二上障壁層15-2'及第一上障壁層15-1之整個表面覆蓋有閘極絕緣層18。觸及第一上障壁層15-1之源極開口18s/汲極開口18d係設置於將形成低電阻區之第二上障壁層15-2'夾在中間之位置處。透過源極開口18s/汲極開口18d而與第一上障壁層15-1之高電阻區15b'連接之源極電極17s及汲極電極17d係設置於第一上障壁層15-1上方。
在透過閘極絕緣層18而覆蓋第二上障壁層15-2'之一上部 分及側面之一狀態中，形成比作為低電阻區(15g')之第二上障壁層15-2'之長度大之閘極電極19'。閘極電極19'可經設置以便僅堆疊於作為低電阻區15g'之第二上障壁層15-2'之上部分上。
<第九實施例中之半導體裝置之操作>
具有上述結構之半導體裝置1-9以與根據第一實施例之半導體裝置相同之方式操作。
<第九實施例中之半導體裝置之製造方法>
接著，將基於圖18A及圖18B之橫截面處理圖而解釋具有上述結構之半導體裝置1-9之一製造方法之一實例。
[圖18A]
首先，如圖18A中所展示，藉由磊晶生長而在基板11上依序形成緩衝層12、下障壁層13、通道層14及第一上障壁層15-1。在與參考圖5A之第一實施例中所解釋之程序相同之程序中執行迄今為止之處理。隨後，例如，藉由磊晶技術而生長其中添加鈹(Be)、碳(C)、鎂(Mg)及鋅(Zn)之至少一種作為p型雜質之AlGaAs(Al0.2 Ga0.8 As混合晶體)層以藉此在第一上障壁層15-1上方形成第二上障壁層15-2'。接著，已藉由離子植入(諸如硼)而變為高電阻之一去活化區係形成為此處未展示之元件隔離區。
[圖18B]
接著，如圖18B中所展示，藉由將一微影方法應用於一預定區上而使一抗蝕圖案27形成為第二上障壁層15-2'上之p型低電阻區。接著，藉由使用抗蝕圖案27(作為一遮罩)來 進行各向異性蝕刻而將第二上障壁層15-2'圖案化為p型低電阻區15g'。在完成該圖案化之後，移除抗蝕圖案27。
隨後，如圖17中所展示，在第一上障壁層15-1上形成由氧化鋁製成之閘極絕緣層18以便覆蓋待成為低電阻區15g'之第二上障壁層15-2'。接著，藉由圖案化而在第二上障壁層15-2'上方形成透過閘極絕緣層18之閘極電極19'，且在絕緣層18中形成源極開口18s/汲極開口18d，接著，形成源極電極17s/汲極電極17d以完成半導體裝置1-9。
<第九實施例之半導體裝置之優點>
上文所解釋之半導體裝置1-9具有以下結構：其中待成為p型低電阻區15g'之第二上障壁層15-2'係設置於不含一雜質或具有低濃度雜質之n型高電阻區15b'上方且閘極電極19'係透過閘極絕緣層18而設置於第二上障壁層15-2'上方。因此，可以與根據第一實施例之半導體裝置相同之方式藉由防止閘極洩漏電流而改良最大汲極電流Idmax以及縮小裝置及減小相對於裝置之寄生電容。
此外，根據第九實施例之半導體裝置1-9尤其使用藉由磊晶生長而形成且經圖案化為p型低電阻區15g'之第二上障壁層15-2'。相應地，可高精度地控制低電阻區15g'之厚度。因此，可相較於具有藉由擴散雜質而形成之低電阻區之結構而使臨限電壓、導通電阻Ron及最大汲極電流Idmax穩定。
根據第九實施例之半導體裝置之結構可與具有以下結構之半導體裝置組合：其中設置絕緣層16及閘極絕緣層18， 如第一至第五實施例中所解釋。作為此情況中之一製造方法，在藉由圖案化而形成由第二上障壁層15-2'製成之低電阻區15g'(如圖18B中所展示)之後，以與參考圖5B而解釋之方式相同之方式形成絕緣層16且於絕緣層16內形成閘極開口16g。此後，形成閘極絕緣層18，接著，形成源極電極17s/汲極電極17d及閘極電極19'。
<<10.第十實施例>> (其中源極區/汲極區之一導電類型與低電阻區反向的實例)
圖19係一橫截面圖，其展示根據一第十實施例之一半導體裝置之一相關部分之一結構。在下文中，將參考該圖式而解釋根據本發明所應用之該第十實施例之該半導體裝置之該結構。
<第十實施例中之半導體裝置之結構>
圖19中所展示之根據第十實施例之一半導體裝置1-10與參考圖1而解釋之第一實施例之半導體裝置之一不同點在於：上障壁層具有第一上障壁層15-1與一第二上障壁層15-2"之一堆疊結構。半導體裝置1-10亦具有以下不同點：n型源極區15s/汲極區15d係設置於第一上障壁層15-1及第二上障壁層15-2"中，該堆疊結構之上障壁層之整個表面覆蓋有閘極絕緣層18且閘極絕緣層18下方之絕緣層16被移除。其他組件係相同的。因此，將相同元件符號及標記給予與第一實施例相同之組件且本實施例中省略詳細解釋。
第一上障壁層15-1為經設置以便接觸通道層14之層，以與第一實施例之上障壁層15相同之方式而形成第一上障壁 層15-1。然而，與根據第一實施例之上障壁層不同的是：第一上障壁層15-1之整個區可形成為載子供應區15a且不設置低電阻區。
特定言之，第二上障壁層15-2"為透過第一上障壁層15-1而形成於通道層14上方之一層，第二上障壁層15-2"與第一上障壁層15-1一起形成上障壁層。第二上障壁層15-2"經組態使得閘極電極19下方之一部分係形成為含有p型雜質之一低電阻區15g"。
藉由使用與第一上障壁層15-1晶格匹配之一化合物半導體材料而形成具有上述結構之第二上障壁層15-2"，且該材料之一帶隙未必對應於第一上障壁層15-1之帶隙。
以與第一上障壁層15-1相同之方式由(例如)AlGaAs混合晶體製成上述第二上障壁層15-2"。特定言之，形成低電阻區15g"之一部分含有鈹(Be)、碳(C)、鎂(Mg)及鋅(Zn)之至少一種作為p型雜質。
在第一上障壁層15-1及第二上障壁層15-2"中，源極區15s/汲極區15d(其等為含有一n型雜質之低電阻區)係設置於將閘極電極19夾在中間之位置處，即，設置於將p型低電阻區15g"夾在中間之位置處。源極區15s/汲極區15d觸及設置於第一上障壁層15-1中之n型載子供應區15a。
第二上障壁層15-2"之整個表面覆蓋有閘極絕緣層18。相對於閘極絕緣層18而設置源極開口18s/汲極開口18d，源極開口18s/汲極開口18d觸及經配置以便將低電阻區15g"夾在中間之源極區15s/汲極區15d。透過源極開口18s/汲極開 口18d而與源極區15s/汲極區15d連接之源極電極17s及汲極電極17d係設置於第二上障壁層15-2"上方。
閘極電極19係透過閘極絕緣層18而設置於第二上障壁層15-2"之低電阻區15g"上方。
<第十實施例中之半導體裝置之操作>
具有上述結構之半導體裝置1-10以與根據第一實施例之半導體裝置相同之方式操作。
<第十實施例中之半導體裝置之製造方法>
接著，將基於圖20A及圖20B之橫截面處理圖而解釋具有上述結構之一半導體裝置1-10之一製造方法之一實例。
[圖20A]
首先，如圖20A中所展示，藉由磊晶生長而在基板11上依序形成緩衝層12、下障壁層13、通道層14及第一上障壁層15-1。在與參考圖5A之第一實施例中所解釋之程序相同之程序中執行迄今為止之處理。隨後，例如藉由磊晶技術而生長其中添加鈹(Be)、碳(C)、鎂(Mg)及鋅(Zn)之至少一種作為p型雜質之AlGaAs(Al0.2 Ga0.8 As混合晶體)層以藉此在第一上障壁層15-1上方形成第二上障壁層15-2"。接著，已藉由離子植入(諸如硼)而變為高電阻之一去活化區係形成為此處未展示之元件隔離區。
[圖20B]
接著，如圖20B中所展示，藉由將微影方法應用於待成為第二上障壁層15-2"上之p型低電阻區15g"之一預定區上而形成一抗蝕圖案29。接著，使用抗蝕圖案29作為一遮 罩，藉由雜質擴散而將一n型雜質植入至p型第二上障壁層15-2"及第二上障壁層15-2"下方之第一上障壁層15-1之高電阻區15b'中。相應地，在p型低電阻區15g"之兩側處形成觸及n型載子供應區15a之n型源極區15s/汲極區15d。藉由(例如)離子植入而執行雜質擴散。在離子擴散之後，移除抗蝕圖案29。
隨後，如圖19中所展示，在其中形成p型低電阻區15g"及n型源極區15a/汲極區15d之第二上障壁層15-2"上形成由氧化鋁製成之閘極絕緣層18。接著，藉由圖案化而在p型低電阻區15g"上方形成透過閘極絕緣層18之閘極電極19。在閘極絕緣層18中形成觸及n型源極區15s/汲極區15d之源極開口18s/汲極開口18d。此後，形成透過源極開口18s/汲極開口18d而與源極區15s/汲極區15d連接之源極電極17s/汲極電極17d以完成半導體裝置1-10。
<第十實施例之半導體裝置之優點>
上文所解釋之半導體裝置1-10具有以下結構：其中閘極電極19係透過閘極絕緣層18而設置於被夾於n型源極區15s與汲極區15d之間之p型低電阻區15g"上方。因此，可以與根據第一實施例之半導體裝置相同之方式藉由防止閘極洩漏電流而改良最大汲極電流Idmax以及縮小裝置且減小相對於裝置之寄生電容。
此外，根據第十實施例之半導體裝置1-10尤其擁有n型源極區15s/汲極區15d以便將p型低電阻區15g"夾在中間，藉此增大恰好在n型源極區15s/汲極區15d下方之通道層14 中之載子面密度以及減小通道電阻及接入電阻。即，可減小導通電阻Ron且增大最大汲極電流Idmax。
此外，使用藉由磊晶生長而形成之第二上障壁層15-2"作為p型低電阻區15g"。相應地，可高精度地控制低電阻區15g"之厚度。因此，可相較於具有藉由擴散雜質而形成之低電阻區之結構而使臨限電壓、導通電阻Ron及最大汲極電流Idmax穩定。
根據第十實施例之半導體裝置之結構可與具有以下結構之半導體裝置組合：其中設置絕緣層16及閘極絕緣層18，如第一至第五實施例中所解釋。作為此情況中之一製造方法，在形成源極區15s及汲極區15d(如圖20B中所展示)且移除抗蝕圖案29之後，以與藉由使用圖5B而解釋之方式相同之方式形成絕緣層16且於絕緣層16內形成閘極開口16g。此後，形成閘極絕緣層18，接著，形成源極電極17s/汲極電極17d及閘極電極19。
<<11.修改實例>>
在如上所解釋之第一至第十實施例中，形成於基板11上方之使用化合物半導體之各自層與各自層晶格匹配。然而，本發明不受限於上述結構，且可使用藉由一假晶技術而生長之一化合物半導體層或藉由一變質技術而生長之具有不同晶格常數之化合物半導體層作為形成於基板11上方之使用化合物半導體之各自層。
附加方案
例如，使用變質技術之一組態實例如下：
基板11及緩衝層12...GaAs
下障壁層...InAlAs(In0.52 Al0.48 As)
通道層...InGaAs(In0.53 Ga0.47 As)
上障壁層(或第一上障壁層)...InAlAs(In0.52 Al0.48 As)
<<12.應用實例>> (無線通信裝置)
各自實施例中所解釋之半導體裝置係用於(例如)一行動通信系統中之一無線通信裝置等等，尤其是用於該裝置之一天線開關。優點對通信頻率高於UHF(超高頻)之無線通信裝置尤其有效。
即，具有較高最大汲極電流Idmax及極佳諧波失真特性之第一至第十實施例中所解釋之半導體裝置係用於無線通信裝置之天線開關以藉此縮小無線通信裝置且減少功率消耗。尤其在一可攜式通信終端機中，可因由裝置縮小以及功率消耗減少引起之操作時間延長而改良可攜性。
本發明可應用以下組態。
(1)一種半導體裝置，其包含一通道層，其由一化合物半導體製成；一障壁層，其設置於該通道層上方且由一化合物半導體製成，其中相對於該通道層之一接面之一載子傳輸側上之一能帶比該通道層中之一能帶更遠離該通道層中之一本質費米能階；一低電阻區，其設置於該障壁層之一表面層中，其中電阻係保持低於含有雜質之周圍部分； 一源極電極及一汲極電極，其等在將該低電阻區夾在中間之位置處連接至該障壁層；一閘極絕緣層，其設置於該低電阻區上；及一閘極電極，其透過該閘極絕緣層而設置於該低電阻區上方。
(2)如(1)之半導體裝置，其中該障壁層具有接觸該通道層之一第一障壁層與一第二障壁層之一堆疊結構，該低電阻區中所含之該雜質在該第二障壁層中之擴散速度慢於其在該第一障壁層中之擴散速度，及該低電阻區係設置於該第二障壁層中。
(3)如(1)或(2)之半導體裝置，其中由一化合物半導體(其中相對於該通道層之一接面之一載子傳輸側上之一能帶比該通道層中之一能帶更遠離該通道層中之一本質費米能階)製成之另一障壁層係配置於將該通道層夾於該障壁層與該另一障壁層之間之一位置處。
(4)如(1)至(3)中任一項之半導體裝置，其中含有與該低電阻區反向之一導電型雜質之一層係設置於該障壁層與該源極電極/汲極電極之間。
(5)如(1)至(4)中任一項之半導體裝置，其中該障壁層具有接觸該通道層之一第一障壁層與藉由圖案化而形成於該第一障壁層上之一第二障壁層之一堆疊結構。
(6)如(1)至(5)中任一項之半導體裝置，其中該閘極電極具有完全覆蓋該低電阻區之一上部分之一形狀。
(7)如(1)至(6)中任一項之半導體裝置，其中藉由將一負電壓施加至該閘極電極而耗盡該通道層內側之電子，及藉由將一正電壓施加至該閘極電極而使該耗盡發生在該低電阻區中。
(8)如(1)至(7)中任一項之半導體裝置，其中藉由使用氧化物或氮化物而形成該閘極絕緣層。
(9)如(1)至(8)中任一項之半導體裝置，其中該通道層係由作為一III-V族化合物半導體之InGaAs混合晶體製成，及該障壁層係由作為一III-V族化合物半導體之AlGaAs混合晶體製成。
(10)如(1)至(9)中任一項之半導體裝置，其中該低電阻區含有鈹、碳、鎂及鋅之至少一種作為該雜質。
(11)如(1)至(8)中任一項之半導體裝置，其中該通道層係由作為該III-V族化合物半導體之InGaAs混合晶體製成，及該障壁層係由作為一III-V族化合物半導體之In(AlGa)ASP混合晶體製成。
(12)如(1)至(11)中任一項之半導體裝置， 其中該通道層係設置於由GaAs製成之一基板上。
(13)如(12)之半導體裝置，其中由具有與變質生長於該基板上之GaAs不同之一晶格常數之一化合物半導體而形成該通道層。
(14)如(1)至(11)中任一項之半導體裝置，其中該通道層係設置於由InP製成之一基板上。
(15)一種一半導體裝置之製造方法，其包含在由一化合物半導體製成之一通道層上方形成一障壁層，該障壁層：由一化合物半導體製成，其中相對於該通道層之一接面之一載子傳輸側上之一能帶比該通道層中之一能帶更遠離該通道層中之一本質費米能階；及在一表面層中包含含有一雜質之一低電阻區；在該障壁層上之將該低電阻區夾在中間之各自位置處形成一源極電極及一汲極電極；在該低電阻區上形成一閘極絕緣層；及透過該閘極絕緣層而在該低電阻區上方形成一閘極電極。
(16)如(15)之該半導體裝置之製造方法，其中藉由在形成該閘極絕緣層時使用一原子層沈積方法而沈積該閘極絕緣層。
(17)如(15)或(16)之該半導體裝置之製造方法，其中，在沈積由該化合物半導體製成之該障壁層之後，藉由在形成該障壁層時將一雜質擴散至該障壁層之該表面層中而形成該低電阻區。
(18)如(17)之該半導體裝置之製造方法，其中擴散鋅作為該雜質。
(19)如(15)或(16)之該半導體裝置之製造方法，其中，在形成由一化合物半導體(其中相對於該通道層之一接面之一載子傳輸側上之一能帶比該通道層中之一能帶更遠離該通道層中之一本質費米能階)製成之一第一障壁層之後，形成由一化合物半導體製成之一第二障壁層(該雜質在該第二障壁層中之擴散速度慢於其在該第一障壁層中之擴散速度)，接著，藉由在形成該障壁層時相對於該第二障壁層擴散該雜質而形成該低電阻區。
(20)如(15)或(16)之該半導體裝置之製造方法，其中，在該通道層上形成該第一障壁層之後，藉由磊晶生長而在該第一障壁層上形成其中添加一雜質之該第二障壁層，且在形成該障壁層時使用該第二障壁層作為該低電阻區。
本發明含有與分別在2011年7月28日及2012年6月1日於日本專利局申請之日本優先專利申請案JP 2011-165873及JP 2012-126040中所揭示標的相關之標的，該等案之全文以引用方式併入本文中。
熟習此項技術者應瞭解，可根據設計要求及其他因素而作出各種修改、組合、子組合及改動，只要其等係在隨附申請專利範圍或其等效物之範疇內。
1-1‧‧‧半導體裝置
1-2‧‧‧半導體裝置
1-3‧‧‧半導體裝置
1-4‧‧‧半導體裝置
1-5‧‧‧半導體裝置
1-6‧‧‧半導體裝置
1-7‧‧‧半導體裝置
1-8‧‧‧半導體裝置
1-9‧‧‧半導體裝置
1-10‧‧‧半導體裝置
11‧‧‧基板
12‧‧‧緩衝層
13‧‧‧下障壁層
13-3‧‧‧下障壁層
13a‧‧‧載子供應區
13b‧‧‧高電阻區
13b'‧‧‧高電阻區
14‧‧‧通道層
14'‧‧‧通道層
15‧‧‧上障壁層
15-1‧‧‧第一上障壁層
15-2‧‧‧第二上障壁層
15-2'‧‧‧第二上障壁層
15-2"‧‧‧第二上障壁層
15-3‧‧‧上障壁層
15-4‧‧‧上障壁層
15-5‧‧‧上障壁層
15a‧‧‧載子供應區
15b‧‧‧高電阻區
15b'‧‧‧高電阻區
15b"‧‧‧低電阻區
15g‧‧‧低電阻區
15g'‧‧‧低電阻區
15g"‧‧‧低電阻區
15d‧‧‧汲極區
15s‧‧‧源極區
16‧‧‧絕緣層
16d‧‧‧汲極開口
16g‧‧‧閘極開口
16s‧‧‧源極開口
17d‧‧‧汲極電極
17s‧‧‧源極電極
18‧‧‧閘極絕緣層
18s‧‧‧源極開口
18d‧‧‧汲極開口
19‧‧‧閘極電極
19'‧‧‧閘極電極
21‧‧‧罩蓋層
23‧‧‧罩蓋層
25‧‧‧絕緣層
25g‧‧‧閘極開口
27‧‧‧抗蝕圖案
29‧‧‧抗蝕圖案
A‧‧‧載子耗盡區
Ec‧‧‧導帶能量
Ev‧‧‧價帶能量
Ef14 ‧‧‧本質費米能階
L‧‧‧長度
Lg‧‧‧閘極長度
圖1係展示根據一第一實施例之一半導體裝置之一相關 部分之一結構之一橫截面圖；圖2係根據第一實施例之半導體裝置之斷接操作時之能帶之一結構圖；圖3係根據第一實施例之半導體裝置之導通操作時之能帶之一結構圖；圖4係展示根據第一實施例之半導體裝置之斷接操作時之一載子耗盡區之形成之一橫截面圖；圖5A及圖5B係展示根據第一實施例之半導體裝置之製程之橫截面處理圖(編號1)；圖6A及圖6B係展示根據第一實施例之半導體裝置之製程之橫截面處理圖(編號2)；圖7係展示根據一第二實施例之一半導體裝置之一相關部分之一結構之一橫截面圖；圖8係根據第二實施例之半導體裝置之斷接操作時之能帶之一結構圖；圖9係展示根據一第三實施例之一半導體裝置之一相關部分之一結構之一橫截面圖；圖10係展示根據一第四實施例之一半導體裝置之一相關部分之一結構之一橫截面圖；圖11係展示根據一第五實施例之一半導體裝置之一相關部分之一結構之一橫截面圖；圖12係展示根據一第六實施例之一半導體裝置之一相關部分之一結構之一橫截面圖；圖13係展示根據一第七實施例之一半導體裝置之一相關 部分之一結構之一橫截面圖；圖14A及圖14B係展示根據第七實施例之半導體裝置之製程之橫截面處理圖(編號1)；圖15A及圖15B係展示根據第七實施例之半導體裝置之製程之橫截面處理圖(編號2)；圖16係展示根據一第八實施例之一半導體裝置之一相關部分之一結構之一橫截面圖；圖17係展示根據一第九實施例之一半導體裝置之一相關部分之一結構之一橫截面圖；圖18A及圖18B係展示根據第九實施例之半導體裝置之製程之橫截面處理圖；圖19係展示根據一第十實施例之一半導體裝置之一相關部分之一結構之一橫截面圖；及圖20A及圖20B係展示根據第十實施例之半導體裝置之製程之橫截面處理圖。
1-1‧‧‧半導體裝置
11‧‧‧基板
12‧‧‧緩衝層
13‧‧‧下障壁層
13a‧‧‧載子供應區
13b‧‧‧高電阻區
13b'‧‧‧高電阻區
14‧‧‧通道層
15‧‧‧上障壁層
15a‧‧‧載子供應區
15b‧‧‧高電阻區
15b'‧‧‧高電阻區
15g‧‧‧低電阻區
16‧‧‧絕緣層
16d‧‧‧汲極開口
16g‧‧‧閘極開口
16s‧‧‧源極開口
17d‧‧‧汲極電極
17s‧‧‧源極電極
18‧‧‧閘極絕緣層
19‧‧‧閘極電極

Claims (20)

  1. 一種半導體裝置，其包括：一未摻雜III-V族化合物通道層，其在一III-V族化合物半導體上障壁層與一III-V族化合物半導體下障壁層之間；該III-V族化合物半導體上障壁層之一載子供應區，其在該III-V族化合物半導體上障壁層之一第一高電阻區與該III-V族化合物半導體上障壁層之一第二高電阻區之間；一第一導電類型之一低電阻區，其在該第一高電阻區中，該第一導電類型相反於一第二導電類型；該第二導電類型之一源極區，其在該第一高電阻區中，一源極電極與該低電阻區接觸該源極區；該第二導電類型之一汲極區，其在該第一高電阻區中，一汲極電極與該低電阻區接觸該汲極區；一閘極絕緣層，其在一閘極電極與該低電阻區之間，該閘極絕緣層實體上將該閘極電極與該低電阻區隔絕，其中該第二高電阻區係在該載子供應區與該未摻雜III-V族化合物通道層之間。
  2. 如請求項1之半導體裝置，其中該第一導電類型係p型。
  3. 如請求項1之半導體裝置，其中該第二導電類型係n型。
  4. 如請求項1之半導體裝置，其中該低電阻區係在該源極區與該汲極區之間。
  5. 如請求項1之半導體裝置，其中該未摻雜III-V族化合物 通道層包含銦，鎵及砷。
  6. 如請求項1之半導體裝置，其中該III-V族化合物半導體上障壁層包含鋁，鎵及砷。
  7. 如請求項6之半導體裝置，其中該III-V族化合物半導體上障壁層包含銦及磷。
  8. 如請求項1之半導體裝置，其中該源極電極係由自該III-V族化合物半導體上障壁層依序相繼堆疊之金鍺、鎳及金之一合金製成。
  9. 如請求項1之半導體裝置，其中該汲極電極係由自該III-V族化合物半導體上障壁層依序相繼堆疊之金鍺、鎳及金之一合金製成。
  10. 如請求項1之半導體裝置，其中該閘極電極具有自該III-V族化合物半導體上障壁層依序相繼堆疊之鈦、鉑及金之一結構。
  11. 如請求項1之半導體裝置，其中該第一高電阻區與該第二高電阻區接觸該載子供應區。
  12. 如請求項1之半導體裝置，其中該閘極絕緣層接觸該閘極電極與該低電阻區。
  13. 如請求項1之半導體裝置，其中該源極電極與該汲極電極係在該III-V族化合物半導體上障壁層之一表面上。
  14. 如請求項13之半導體裝置，其中該閘極絕緣層係在該III-V族化合物半導體上障壁層之該表面上。
  15. 如請求項1之半導體裝置，其中該第二高電阻區係該第一導電類型。
  16. 如請求項15之半導體裝置，其中該載子供應區係該第二導電類型。
  17. 如請求項1之半導體裝置，其中該第二高電阻區係該第二導電類型。
  18. 如請求項17之半導體裝置，其中該載子供應區係該第二導電類型。
  19. 如請求項1之半導體裝置，其中該第二高電阻區係未摻雜。
  20. 如請求項19之半導體裝置，其中該載子供應區係該第二導電類型。
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