KR20120060303A - 질화물 반도체 소자의 제조 방법 및 이에 의해 제조된 질화물 반도체 소자 - Google Patents

질화물 반도체 소자의 제조 방법 및 이에 의해 제조된 질화물 반도체 소자 Download PDF

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Abstract

본 발명은 질화물 반도체 소자의 제조 방법 및 이에 의해 제조된 질화물 반도체 소자에 관한 것이다. 본 발명의 질화물 반도체 소자의 제조 방법은, 소정의 기판 위에 제1반도체로 이루어진 버퍼층을 성장하고, 2차원 전자가스(2DEG)층의 형성을 위하여, 제2반도체로 이루어지는 제1장벽층을 형성-형성하고자 하는 리세스의 깊이에서 상기 제1장벽층의 성장을 중지함-하고, 게이트 전극이 형성되는 부분에, 산화막층을 형성하고, 상기 제1장벽층과 실질적으로 동일한 재질의 제2장벽층을 상기 리세스의 높이로 성장하고, 상기 산화막층을 제거하고, 상기 리세스의 오목 부위에 상기 게이트 전극을, 상기 리세스의 볼록 부위에 소스 전극 및 드레인 전극을 각각 오믹접합하여 형성한다. 본 발명에 따르면, 에칭공정을 사용하지 않고 성장을 이용하여 소자를 제작하므로, 수 nm의 제어가 가능하다.

Description

질화물 반도체 소자의 제조 방법 및 이에 의해 제조된 질화물 반도체 소자{METHOD FOR MANUFACTURING NITRIDE SEMICONDUCTOR DEVICE AND THE SAME MANUFACTURED THEREOF}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 질화물 반도체 이종접합 전계효과 트랜지스터 소자(Heterojunction Field-Effect Transistor; 이하, 'HFET'라 함)의 제조 방법 및 이에 의해 제조된 반도체 소자에 관한 것이다.
일반적으로, 질화물 반도체(nitride semiconductor)는 광대역 밴드갭 화합물 반도체로서, 가시범위에서 넓게는 자외선 범위까지 광을 방출하는 것이 가능하다. 이중, 청자색 레이저 다이오드 및 청색 발광 다이오드는 이미 개발이 완료되어 광픽업 장치, 신호등, 퍼블릭 디스플레이, 액정의 백라이트, 조명, 이동단말 등 폭넓은 분야에서 사용되고 있다. 이와 같은 질화물 반도체의 대표격인 질화갈륨(이하, 'GaN'이라 함)은, 최근 실리콘에 비해 높은 임계전계, 낮은 온(on)저항 특성이 주목되어, 차세대 반도체 소자의 재료로 연구되고 있다.
한편, 고출력 전력소자로서, 최근에는 금속 산화막 반도체 전계효과 트랜지스터(Metal-Oxide-Semiconductor Field-Effect Transistor; 이하, 'MOSFET'이라 함)와 절연 게이트 양극성 트랜지스터(Insulated Gate Bipolar Transistor; 이하, 'IGBT'라 함)가 주목을 받고 있으며, 질화물 반도체로 제작된 고전자 이동도 트랜지스터(High Electron Mobility Transister; 이하, 'HEMT'라 함)나 MOSFET 등의 소자들이 연구되고 있다.
GaN의 대표적인 소자인 HFET의 경우, 높은 전자의 이동도를 이용하여, 고주파 특성의 통신소자 등에 이용되고 있으나, 구조적 특성으로 인하여 노멀리-온(normally-on) 현상을 보이는 문제점이 있다. 일반적으로, 고출력 전력소자에 필요한 노멀리-오프(normally-off) 특성의 구현을 위해서는, 크게 2가지 방법이 있다.
첫번째는, 2차원 전자 가스(2-dimensional electronic gas; 이하, 간단히 '2DEG'라 함) 농도를 감소시킴으로써, 오프 상태가 되는 (-)전압을 낮추는 방법이다. 그러나, 이 방법은, 채널의 역할을 하는 2DEG의 농도를 줄임으로써, 온(on) 상태에서의 최대 드레인 전류마저 감소시키는 결과를 가져오게 되는 문제점이 있다.
두번째는, 리세스 게이트(recess gate) 구조로, 게이트를 에칭함으로써, 채널과 쇼트키 접합인 게이트의 거리를 좁혀, 공핍영역이 채널로 빨리 확산되도록 하는 방법이다. 즉, 노멀리-오프 특성을 나타내게 하기 위해 게이트 전극 부분을 에칭하여 채널과의 거리를 좁혀, 턴온(turn-on) 전압을 (+) 방향으로 증가시킨다.
그러나, 이와 같은 HFET 구조는, 게이트와 채널의 거리에 따라 턴온전압의 증가특성이 민감하기 때문에, 수 nm의 에칭 깊이 제어가 필수적으로 요구된다. 또한, 에칭 데미지(damage)에 의해 표면상태가 좋지 않아, 표면트랩 농도가 증가하므로, 게이트 전극과의 쇼트키 특성이 악화되는 문제점이 있다.
나아가, 이러한 표면 데미지의 특성에 따라 쇼트키 특성 또한 민감하게 변화하기 때문에, 에칭의 가스 종류, 트리트먼트의 방법 등에 따라서도, 턴온전압, 전류누설 등 전류-전압(IV)특성의 변화가 심하기 때문에, 양산에 걸림돌이 되는 문제점이 있다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 제안된 것으로, 에칭공정을 사용하지 않고 성장을 이용하여 소자를 제작함으로써, 수 nm의 제어가 가능한 질화물 반도체 소자의 제조 방법 및 이에 의해 제조된 질화물 반도체 소자를 제공하는데 그 목적이 있다.
또한, 본 발명은 리세스 게이트의 표면을 성장에 의해 제작함으로써, 트랩농도가 적어 누설전류를 크게 줄일 수 있는 질화물 반도체 소자의 제조 방법 및 이에 의해 제조된 질화물 반도체 소자를 제공하는데 또 다른 목적이 있다.
상기와 같은 목적을 달성하기 위해, 본 발명의 질화물 반도체 소자의 제조 방법은, 소정의 기판 위에 제1반도체로 이루어진 버퍼층을 성장하는 단계; 2차원 전자가스(2DEG)층의 형성을 위하여, 제2반도체로 이루어지는 제1장벽층을 형성-형성하고자 하는 리세스의 깊이에서 상기 제1장벽층의 성장을 중지함-하는 단계; 게이트 전극이 형성되는 부분에, 산화막층을 형성하는 단계; 상기 제1장벽층과 실질적으로 동일한 재질의 제2장벽층을 상기 리세스의 높이로 성장하는 단계; 상기 산화막층을 제거하는 단계; 상기 리세스의 오목 부위에 상기 게이트 전극을, 상기 리세스의 볼록 부위에 소스 전극 및 드레인 전극을 각각 오믹접합하여 형성하는 단계를 포함하고, 상기 제2장벽층의 상부에, 누설전류의 감소를 위한 캐핑층을 성장하는 단계를 더 포함하는 것이 바람직하다.
본 발명의 상기 제1반도체는 질화갈륨(GaN)이고, 상기 제2반도체는 알루미늄 질화 갈륨(AlGaN)인 것이 바람직하고, 상기 버퍼층, 상기 제1장벽층, 상기 제2장벽층 및 상기 캐핑층은, 유기금속 기상증착(MOCVD)에 의해 성장하는 것이 바람직하다.
또한, 본 발명은 상기의 제조 방법에 의해 제조된 질화물 반도체 소자를 포함한다.
상기와 같은 본 발명은, 에칭공정을 사용하지 않고 성장을 이용하여 소자를 제작함으로써, 수 nm의 제어가 가능하도록 하는 효과가 있다.
또한, 본 발명은 리세스 게이트의 표면을 성장에 의해 제작함으로써, 트랩농도가 적어 표면의 누설전류를 크게 줄일 수 있도록 하는 효과가 있다.
나아가, 이와 같은 본 발명은, 출력 전력소자로서 중요한 특성인 내전압특성이 향상되고, 구동전압의 제어가 용이하도록 하는 효과가 있다.
도 1은 본 발명의 질화물 반도체 소자의 제조 방법에 의해 제조되는 질화물 반도체 소자를 설명하기 위한 단면도이다.
도 2a 내지 도 2e는 본 발명에 따른 질화물 반도체 소자의 제조 방법을 순차적으로 나타낸 일실시예 단면도이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, '포함한다' 또는 '가지다' 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
도 1은 본 발명의 질화물 반도체 소자의 제조 방법에 의해 제조되는 질화물 반도체 소자를 설명하기 위한 모식 단면도이다.
도면에 도시된 바와 같이, 본 발명의 질화물 반도체 소자의 제조 방법에 의해 제조되는 질화물 반도체는, 버퍼층(1), 제1장벽층(2), 제2장벽층(3), 캐핑(capping)층(4), 게이트(gate) 전극(5), 소스(source) 전극(6) 및 드레인(drain) 전극(7)을 포함하여 구성된다. 본 발명의 제조 방법에 의해 제조되는 질화물 반도체 소자는, 노멀리-오프를 위한 HFET 구조로, 전형적인 리세스(recess) 구조를 가지는 것이다.
이하, 본 발명의 질화물 반도체 소자의 제조 방법을 도 2a 내지 도 2e를 참조하여 설명한다. 도 2a 내지 도 2e는 본 발명에 따른 질화물 반도체 소자의 제조 방법을 순차적으로 나타낸 일실시예 단면도이다.
먼저, 도면에 도시되지는 않았으나, 본 발명의 반도체 소자를 성장하기 위한 기판을 준비한다. 이 기판은 사파이어, 규소(Si), 탄화규소(Silicon Carbide; SiC) 또는 질화갈륨(Gallium Nitride; GaN)일 수 있다.
도 2a를 참조하면, 위와 같은 기판 위에, 제1반도체로 이루어진 버퍼층(1)을 성장한다. 버퍼층(1)은 질화갈륨(GaN)으로 이루어진 층인 것이 바람직하며, 유기금속 기상증착(Metal Organic Chemical Vapor Deposition; 이하, 'MOCVD'라 한다)으로 성장하는 것이 바람직하다. 버퍼층(1)이 질화갈륨(GaN)으로 이루어진 경우, 삼중메틸갈륨(TrimethylGallium; TRGa) 및 암모니아(ammonia; NH3)를 리액터(reactor)에서 고온으로 합성하여 에피택셜 성장(epitaxial growth)하는 것이 바람직하다. 이때, 버퍼층(1)의 두께는 0.5~1.0㎛이고, 바람직하게는 0.6~3㎛이다.
이후, 제2반도체로 이루어진 제1장벽층(2)을 성장한다. 제1장벽층(2)은 알루미늄 질화 갈륨(Aluminium Gallium Nitride; AlGaN)인 것이 바람직하며, 이때, 알루미늄(Aluminium; Al)의 조성은 1~100%이고, 바람직하게는 10~50%이다. 또한, 그 두께는 0~100nm이고, 바람직하게는 1~10nm이다. 본 발명의 제조 방법은, 제1장벽층(2) 역시 MOCVD 방식으로 성장하며, MOCVD 방식은 성장율(growth rate)을 조절할 수 있고, nm 레벨의 제어가 가능할 정도로 성장 속도가 늦으므로, 본 발명에 적합하다.
이와 같은 제1장벽층(2)의 성장으로 인하여 버퍼층(1)과 제1장벽층(2) 사이에 2DEG층이 형성된다. 이는 버퍼층(1)과 제1장벽층(2)의 물질간의 밴드갭(band gap)이 달라 형성되는 현상으로서, 이에 대해서는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명하다.
도 2a와 같이, 설계한 바와 같이 리세스 깊이에서 제1장벽층(2)의 성장을 멈춘 후, 기판을 세정한다.
이후, 도 2b와 같이, 게이트 전극이 형성되는 부분에, 제1장벽층(2)의 성장을 억제하기 위한 산화막층(8)을 포토레지스트(photoresist) 및 에칭을 이용하여 형성한다. 이 산화막층(8)은 선택성장을 위한 마스크(mask)로써 기능하는 것이다. 산화막층(8) 위로는 재성장이 되지 않기 때문에, 산화막층(8)의 두께는 50~1000nm인 것이 바람직하다. 또한, 산화막층(8)은 제거가 쉬운 이산화규소(SiO2)로 이루어진 것이 바람직하다.
이후, 도 2c와 같이, 제2장벽층(3)의 성장을 수행한다. 제2장벽층(3)은 제1장벽층(2)과 동일한 알루미늄 질화 갈륨(AlGaN)인 것이 바람직하다. 제2장벽(3) 역시 MOCVD 방식으로 성장하며, 알루미늄(Al)의 조성은, 제1장벽층(2)과 동일할 수도 있고, 또는 5~100%일 수도 있다. 제2장벽층(3)의 두께는 1~100nm인 것이 바람직하다. 이와 같이, 본 발명의 제조 방법은, 제2장벽층(3)을 리세스하고자 하는 높이만큼 성장시킨다.
제2장벽층(3)의 성장 후에는, 누설전류의 감소를 위한 캐핑층(4)을 성장할 수 있다. 캐핑층(4)은 바람직하게는 질화갈륨(GaN) 또는 질화알루미늄(AlN)이며, 그 두께는 0~100nm인 것이 바람직하다. 질화알루미늄(AlN)을 사용하는 경우, 알루미늄(Al)의 조성은 0~100%이고, 바람직하게는 50~100%이다. 캐핑층(4)의 성장 역시, MOCVD 방식을 이용하는 것이 바람직하다.
이와 같이 캐핑층(4)을 성장한 후, 도 2d와 같이, 산화막층(8)을 제거한다. 이후, 도 2e와 같이, 게이트 전극(5), 소스 전극(6) 및 드레인 전극(7)을 증착한다. 즉, 게이트 전극(5)은 리세스의 오목한 부분에, 소스 전극(6) 및 드레인 전극(7)은 리세스의 볼록한 부분에 형성된다.
소스 전극(6) 및 드레인 전극(7)은 제2장벽층(3) 및 캐핑층(4)이 형성된 영역에 형성되는 것으로, 오믹접합(ohmic contat)을 이루는 것이 바람직하다. 소스 전극(6) 및 드레인 전극(7)은, 예를 들어, 타이타늄(Ti)/알루미늄(Al)/타이타늄(Ti)/골드(Au) 구조로 이루어진 것이 바람직한데, 이때, 각 금속의 두께는 30/100/20/200nm인 것이 바람직하다. 이러한 소스 전극(6) 및 드레인 전극(7)은 전자빔(E-beam) 증착기를 이용하여 증착하고, 리프트 오프 공정으로 패턴을 형성할 수 있다.
산화막층(8)이 제거된 영역에 형성되는 게이트 전극(5)는, 일함수가 높은 금속, 예를 들어 타이타늄(Ti), 알루미늄(Al) 또는 니켈)로 이루어진 것이 바람직하다.
이상에서 본 발명에 따른 실시예들이 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 범위의 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 다음의 특허청구범위에 의해서 정해져야 할 것이다.
1: 버퍼층 2, 3: 장벽층
4: 캐핑층 5: 게이트 전극
6: 소스 전극 7: 드레인 전극
8: 산화막층

Claims (5)

  1. 소정의 기판 위에 제1반도체로 이루어진 버퍼층을 성장하는 단계;
    2차원 전자가스(2DEG)층의 형성을 위하여, 제2반도체로 이루어지는 제1장벽층을 형성-형성하고자 하는 리세스의 깊이에서 상기 제1장벽층의 성장을 중지함-하는 단계;
    게이트 전극이 형성되는 부분에, 산화막층을 형성하는 단계;
    상기 제1장벽층과 실질적으로 동일한 재질의 제2장벽층을 상기 리세스의 높이로 성장하는 단계;
    상기 산화막층을 제거하는 단계;
    상기 리세스의 오목 부위에 상기 게이트 전극을, 상기 리세스의 볼록 부위에 소스 전극 및 드레인 전극을 각각 오믹접합하여 형성하는 단계를 포함하는 질화물 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 제2장벽층의 상부에, 누설전류의 감소를 위한 캐핑층을 성장하는 단계를 더 포함하는 질화물 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 제1반도체는 질화갈륨(GaN)이고, 상기 제2반도체는 알루미늄 질화 갈륨(AlGaN)인 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
  4. 제2항에 있어서, 상기 버퍼층, 상기 제1장벽층, 상기 제2장벽층 및 상기 캐핑층은, 유기금속 기상증착(MOCVD)에 의해 성장하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
  5. 제1항 내지 제4항의 제조 방법에 의해 제조된 질화물 반도체 소자.
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