WO2012074228A2 - 질화물 반도체 소자 및 그 제조방법 - Google Patents

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    • H01L29/2003—Nitride compounds

Definitions

  • the present invention relates to a semiconductor device, and more particularly, to a semiconductor semiconductor heterojunction field effect transistor device (hereinafter referred to as an 'HFET') and a method of manufacturing the same.
  • an 'HFET' semiconductor semiconductor heterojunction field effect transistor device
  • nitride semiconductors are broadband bandgap compound semiconductors, which can emit light from the visible range to the ultraviolet range.
  • blue purple laser diodes and blue light emitting diodes have already been developed and used in a wide range of fields such as optical pickup devices, traffic lights, public displays, liquid crystal backlights, lighting, and mobile terminals.
  • GaN gallium nitride
  • MOSFET metal oxide semiconductor field-effect transistor
  • IGBT insulated gate bipolar transistor
  • HFET which is a typical device of GaN, has high electron mobility and is used for communication devices having high frequency characteristics, but has a problem of showing a normally-on phenomenon due to its structural characteristics.
  • the first method is to reduce the concentration of 2-dimensional electronic gas (hereinafter, simply referred to as '2DEG') to lower the negative voltage which is turned off.
  • '2DEG' 2-dimensional electronic gas
  • this method has a problem of reducing the maximum drain current in the on state by reducing the concentration of 2DEG serving as a channel.
  • the second method is a recess gate structure in which a gate is etched to shorten the distance between the channel and the Schottky junction so that the depletion region diffuses quickly into the channel. That is, in order to exhibit the normally-off characteristic, the gate electrode portion is etched to narrow the distance from the channel, thereby increasing the turn-on voltage in the (+) direction.
  • the present invention has been proposed to solve the above problems, and provides a nitride semiconductor device capable of controlling several nm and a method of manufacturing the same by fabricating a device using growth without using an etching process. have.
  • Another object of the present invention is to provide a nitride semiconductor device and a method of manufacturing the same, which can reduce the leakage current due to low trap concentration by manufacturing the gate electrode disposed in the recess by growth.
  • the nitride semiconductor device of the present invention a buffer layer made of a first semiconductor; A first barrier layer formed of a second semiconductor different from the first semiconductor on the buffer layer; A second barrier layer formed of the second semiconductor and forming a recess in an upper portion of the first barrier layer; And a gate electrode positioned in the recess.
  • the first semiconductor is preferably gallium nitride (GaN).
  • the second semiconductor is preferably aluminum gallium nitride (AlGaN).
  • the capping layer is preferably gallium nitride (GaN) or aluminum nitride (AlN).
  • the drain electrode preferably made of any one of titanium (Ti), aluminum (Al) and nickel (Ni).
  • the source electrode and the drain electrode preferably a laminated structure of titanium (Ti) / aluminum (Al) / titanium (Ti) / gold (Au).
  • the manufacturing method of the nitride semiconductor device of the present invention the step of growing a buffer layer made of a first semiconductor on the substrate; Growing a first barrier layer made of a second semiconductor different from the first semiconductor; Forming an oxide layer on a portion to be formed with a recess; Growing a second barrier layer made of the second semiconductor; Removing the oxide layer to form a recess; And forming a gate electrode in the recess.
  • the oxide layer is substantially the same as or lower than the height of the recess to be formed.
  • the oxide layer is preferably made of silicon dioxide (SiO 2 ).
  • the buffer layer, the first barrier layer, the second barrier layer and the capping layer is preferably grown by organometallic vapor deposition (MOCVD) method.
  • MOCVD organometallic vapor deposition
  • the oxide layer is preferably formed by photoresist and etching.
  • the present invention as described above has the effect of enabling the control of several nm by fabricating an element using growth without using an etching process.
  • the present invention has the effect of making the surface of the gate electrode disposed in the recess by growth, so that the trap concentration is small, thereby greatly reducing the leakage current on the surface.
  • the present invention has the effect of improving the withstand voltage characteristic, which is an important characteristic as an output power element, and making it easier to control the driving voltage.
  • FIG. 1 is a cross-sectional view of an embodiment for describing a nitride semiconductor device according to the present invention.
  • FIGS. 2A through 2E are cross-sectional views of one embodiment sequentially illustrating a method of manufacturing a nitride semiconductor device according to the present invention.
  • the second component may be referred to as the first component, and similarly, the first component may also be referred to as the second component.
  • FIG. 1 is a cross-sectional view of an embodiment for describing a nitride semiconductor device according to the present invention.
  • the nitride semiconductor manufactured by the method of manufacturing the nitride semiconductor element of the present invention includes a buffer layer 1, a first barrier layer 2, a second barrier layer 3, and a capping layer. (4), a gate electrode 5, a source electrode 6, and a drain electrode 7 are configured.
  • the nitride semiconductor device manufactured by the manufacturing method of the present invention is an HFET structure for normally-off, and is a typical recess structure, wherein the gate electrode 5 has a second barrier layer 3 and a capping layer ( It is arranged inside the recess 9 formed by 4).
  • FIGS. 2A-2E are cross-sectional views of one embodiment sequentially illustrating a method of manufacturing a nitride semiconductor device according to the present invention.
  • the substrate may be made of a material including sapphire, silicon (Si), silicon carbide (SiC), or gallium nitride (GaN).
  • a buffer layer 1 made of a first semiconductor is grown on the substrate as described above.
  • the buffer layer 1 is preferably made of gallium nitride (GaN), but is not limited thereto.
  • the buffer layer 1 is preferably grown by Metal Organic Chemical Vapor Deposition (hereinafter referred to as MOCVD), but is not limited thereto.
  • the buffer layer 1 is made of gallium nitride (GaN)
  • epitaxial growth is preferably performed by synthesizing trimethylgallium (TRGa) and ammonia (NH3) at high temperature in a reactor. do.
  • TRGa trimethylgallium
  • NH3 ammonia
  • the thickness of the buffer layer 1 is 0.5-1.0 micrometer, Preferably it is 0.6-3 micrometers.
  • the first barrier layer 2 made of the second semiconductor is grown.
  • the first barrier layer 2 is preferably aluminum gallium nitride (AlGaN), but is not limited thereto.
  • the composition of aluminum (Al) is 1 to 100%, preferably 10 to 50%. Moreover, the thickness is 0-100 nm, Preferably it is 1-10 nm.
  • the first barrier layer 2 is also preferably grown by MOCVD method, but is not limited thereto.
  • the MOCVD method is suitable for the present invention because the growth rate is low enough to control the growth rate and to control the nm level.
  • a 2DEG layer (not shown) is formed between the buffer layer 1 and the first barrier layer 2. This is a phenomenon in which a band gap between the material of the buffer layer 1 and the first barrier layer 2 is formed differently, which will be apparent to those skilled in the art. Is omitted.
  • the substrate is cleaned after the first barrier layer 2 is grown by a predetermined height as designed.
  • an oxide layer 8 for suppressing the growth of the first barrier layer 2 is formed on the portion where the gate electrode 5 is formed by using photoresist and etching.
  • This oxide film layer 8 functions as a mask for selective growth.
  • the oxide film layer 8 preferably grows at a thickness equal to, or slightly thinner than, the height at which the recess 9 is to be formed. Since the regrowth is not performed on the oxide layer 8, the thickness of the oxide layer 8 is preferably 50 to 1000 nm, but is not limited thereto. Further, the oxide film layer 8 is preferably made of silicon dioxide (SiO 2 ), which is easy to remove, but is not limited thereto.
  • the second barrier layer 3 is grown.
  • the second barrier layer 3 is preferably made of the same aluminum gallium nitride (AlGaN) as the first barrier layer 2, but is not limited thereto.
  • the second barrier 3 is also preferably grown by MOCVD, but is not limited thereto.
  • the composition of aluminum (Al) may be the same as that of the first barrier layer 2, or may be 5 to 100%.
  • the thickness of the second barrier layer 3 is preferably 1 to 100 nm, but is not limited thereto.
  • the second barrier layer 3 grows slightly thinner than the height at which the recess 9 is to be formed.
  • the height of the second barrier layer 3 and the height of the capping layer 4 are added to form a height to form the recess 9.
  • the height of the second barrier layer 3 is grown to be the same as the height of the oxide layer 8, but is not limited thereto.
  • the height of the second barrier layer 3 and the capping layer 4 may be increased. It is also possible to grow so that the height plus the height is equal to the height of the oxide film layer 8.
  • the capping layer 4 for reducing the leakage current can be grown as shown in FIG. 2C.
  • the capping layer 4 is preferably gallium nitride (GaN) or aluminum nitride (AlN), but is not limited thereto.
  • the thickness thereof is preferably 100 nm or less, but is not limited thereto.
  • the composition of aluminum (Al) is 0 to 100%, preferably 50 to 100%.
  • the growth of the capping layer 4 is also preferably, but not limited to, MOCVD.
  • the oxide film layer 8 is removed as shown in FIG. 2D.
  • the recess 9 is formed by removing the oxide film layer 8.
  • the gate electrode 5, the source electrode 6, and the drain electrode 7 are deposited. That is, the gate electrode 5 is formed in the recess 9, and the source electrode 6 and the drain electrode 7 are formed in convex portions other than the recess 9. That is, the source electrode 6 and the drain electrode 7 are formed in the region in which the second barrier layer 3 and the capping layer 4 are formed, and it is preferable to form an ohmic contat.
  • the source electrode 6 and the drain electrode 7 may be formed of, for example, a stacked structure of titanium (Ti), aluminum (Al), titanium (Ti), and gold (Au), wherein the thickness of each metal is Preferably it is 30/100/20/200 nm, but it is not limited to this.
  • the source electrode 6 and the drain electrode 7 may be deposited using an e-beam evaporator, and a pattern may be formed by a lift-off process.
  • the gate electrode 5 formed in the region where the oxide film layer 8 is removed, that is, the recess 9, is made of a metal having a high work function, for example, titanium (Ti), aluminum (Al), or nickel (Ni). It is preferred, but not limited to.

Abstract

질화물 반도체 소자 및 그 제조방법이 개시된다. 본 발명의 질화물 반도체 소자는, 기판 위에 제1반도체로 이루어지는 버퍼층을 성장하고, 상기 제1반도체와는 상이한 제2반도체로 이루어지는 제1장벽층을 성장하고, 리세스를 형성하고자 하는 부분에 산화막층을 형성하고, 상기 제2반도체로 이루어지는 제2장벽층을 성장하고, 상기 산화막층을 제거하여 리세스를 형성하고, 상기 리세스에 게이트 전극을 형성하여 제조한다.

Description

질화물 반도체 소자 및 그 제조방법
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 질화물 반도체 이종접합 전계효과 트랜지스터 소자(Heterojunction Field-Effect Transistor; 이하, 'HFET'라 함)와 그 제조방법에 관한 것이다.
일반적으로, 질화물 반도체(nitride semiconductor)는 광대역 밴드갭 화합물 반도체로서, 가시범위에서 넓게는 자외선 범위까지 광을 방출할 수 있다.
이중, 청자색(blue purple) 레이저 다이오드 및 청색 발광 다이오드는 이미 개발이 완료되어 광픽업 장치, 신호등, 퍼블릭 디스플레이, 액정의 백라이트, 조명, 이동단말 등 폭넓은 분야에서 사용되고 있다.
이와 같은 질화물 반도체의 대표격인 질화갈륨(이하, 'GaN'이라 함)은, 최근 실리콘에 비해 높은 임계전계, 낮은 온(on)저항 특성이 주목되어, 차세대 반도체 소자의 재료로 연구되고 있다.
한편, 고출력 전력소자로서, 최근에는 금속 산화막 반도체 전계효과 트랜지스터(Metal-Oxide-Semiconductor Field-Effect Transistor; 이하, 'MOSFET'이라 함)와 절연 게이트 양극성 트랜지스터(Insulated Gate Bipolar Transistor; 이하, 'IGBT'라 함)가 주목을 받고 있으며, 질화물 반도체로 제작된 고전자 이동도 트랜지스터(High Electron Mobility Transister; 이하, 'HEMT'라 함)나 MOSFET 등의 소자들이 연구되고 있다.
GaN의 대표적인 소자인 HFET는, 높은 전자의 이동도를 가지는 것으로서, 고주파 특성의 통신소자 등에 이용되고 있으나, 구조적 특성으로 인하여 노멀리-온(normally-on) 현상을 보이는 문제점이 있다.
일반적으로, 고출력 전력소자에 필요한 노멀리-오프(normally-off) 특성의 구현을 위해서는, 크게 2가지 방법이 있다.
첫번째는, 2차원 전자 가스(2-dimensional electronic gas; 이하, 간단히 '2DEG'라 함) 농도를 줄여, 오프 상태가 되는 (-)전압을 낮추는 방법이다. 그러나, 이 방법은, 채널의 역할을 하는 2DEG의 농도를 줄임으로써, 온(on) 상태에서의 최대 드레인 전류마저 감소시키는 결과를 가져오는 문제점이 있다.
두번째는, 리세스 게이트(recess gate) 구조로, 게이트를 에칭함으로써, 채널과 쇼트키 접합인 게이트의 거리를 좁혀, 공핍영역이 채널로 빨리 확산되도록 하는 방법이다. 즉, 노멀리-오프 특성을 나타내게 하기 위해 게이트 전극 부분을 에칭하여 채널과의 거리를 좁혀, 턴온(turn-on) 전압을 (+) 방향으로 증가시킨다.
그러나, 이와 같은 HFET 구조는, 게이트와 채널의 거리에 따라 턴온전압의 증가특성이 민감하기 때문에, 수 nm의 에칭 깊이 제어가 필수적으로 요구된다. 또한, 에칭 데미지(damage)에 의해 표면상태가 좋지 않아, 표면트랩 농도가 증가하므로, 게이트 전극과의 쇼트키 특성이 악화되는 문제점이 있다.
나아가, 이러한 표면 데미지의 특성에 따라 쇼트키 특성 또한 민감하게 변화하기 때문에, 에칭의 가스 종류, 트리트먼트의 방법 등에 따라서, 턴온전압, 전류누설 등 전류-전압(IV)특성의 변화가 심하기 때문에, 양산이 어려운 문제점이 있다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 제안된 것으로, 에칭공정을 사용하지 않고 성장을 이용하여 소자를 제작함으로써, 수 nm의 제어가 가능한 질화물 반도체 소자와 그 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 리세스에 배치되는 게이트 전극을 성장에 의해 제작함으로써, 트랩농도가 적어 누설전류를 크게 줄일 수 있는 질화물 반도체 소자 및 그 제조방법을 제공하는데 또 다른 목적이 있다.
상기와 같은 목적을 달성하기 위해, 본 발명의 질화물 반도체 소자는, 제1반도체로 이루어지는 버퍼층; 상기 버퍼층 상부에 상기 제1반도체와 상이한 제2반도체로 이루어지는 제1장벽층; 상기 제2반도체로 이루어지며, 상기 제1장벽층의 상부에서 리세스를 형성하는 제2장벽층; 및 상기 리세스에 위치하는 게이트 전극을 포함한다.
본 발명의 일실시예에서, 상기 제2장벽층의 상부에, 누설전류를 감소하는 캐핑층을 더 포함하는 것이 바람직하다.
본 발명의 일실시예에서, 상기 제2장벽층의 상부에 배치되는 소스 전극 및 드레인 전극을 더 포함하는 것이 바람직하다.
본 발명의 일실시예에서, 상기 제1반도체는 질화갈륨(GaN)인 것이 바람직하다.
본 발명의 일실시예에서, 상기 제2반도체는 알루미늄 질화갈륨(AlGaN)인 것이 바람직하다.
본 발명의 일실시예에서, 상기 캐핑층은 질화갈륨(GaN) 또는 질화알루미늄(AlN)인 것이 바람직하다.
본 발명의 일실시예에서, 상기 드레인 전극은, 타이타늄(Ti), 알루미늄(Al) 및 니켈(Ni) 중 어느 하나로 이루어지는 것이 바람직하다.
본 발명의 일실시예에서, 상기 소스 전극 및 상기 드레인 전극은, 타이타늄(Ti)/알루미늄(Al)/타이타늄(Ti)/골드(Au)의 적층구조인 것이 바람직하다.
또한, 상기와 같은 목적을 달성하기 위해, 본 발명의 질화물 반도체 소자의 제조방법은, 기판 위에 제1반도체로 이루어지는 버퍼층을 성장하는 단계; 상기 제1반도체와는 상이한 제2반도체로 이루어지는 제1장벽층을 성장하는 단계; 리세스를 형성하고자 하는 부분에 산화막층을 형성하는 단계; 상기 제2반도체로 이루어지는 제2장벽층을 성장하는 단계; 상기 산화막층을 제거하여 리세스를 형성하는 단계; 및 상기 리세스에 게이트 전극을 형성하는 단계를 포함한다.
본 발명의 일실시예에서, 상기 제2장벽층의 상부에, 누설전류를 감소하는 캐핑층을 성장하는 단계를 더 포함하는 것이 바람직하다.
본 발명의 일실시예에서, 상기 제2장벽층의 상부에 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하는 것이 바람직하다.
본 발명의 일실시예에서, 상기 산화막층은, 형성하고자 하는 리세스의 높이와 실질적으로 동일하거나 또는 낮은 높이인 것이 바람직하다.
본 발명의 일실시예에서, 상기 산화막층은, 이산화규소(SiO2)로 이루어지는 것이 바람직하다.
본 발명의 일실시예에서, 상기 버퍼층, 상기 제1장벽층, 상기 제2장벽층 및 상기 캐핑층은 유기금속 기상증착(MOCVD) 방식으로 성장하는 것이 바람직하다.
본 발명의 일실시예에서, 상기 산화막층은 포토레지스트 및 에칭에 의해 형성하는 것이 바람직하다.
이와 같은 본 발명은, 에칭공정을 사용하지 않고 성장을 이용하여 소자를 제작함으로써, 수 nm의 제어가 가능하도록 하는 효과가 있다.
또한, 본 발명은 리세스에 배치되는 게이트 전극의 표면을 성장에 의해 제작함으로써, 트랩농도가 적어 표면의 누설전류를 크게 줄이도록 하는 효과가 있다.
나아가, 본 발명은, 출력 전력소자로서 중요한 특성인 내전압특성이 향상되고, 구동전압의 제어가 용이하도록 하는 효과가 있다.
도 1은 본 발명에 따른 질화물 반도체 소자를 설명하기 위한 일실시예 단면도이다.
도 2a 내지 도 2e는 본 발명에 따른 질화물 반도체 소자의 제조 방법을 순차적으로 나타낸 일실시예 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다.
그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소를 설명하는데 사용될 수 있지만, 상기 구성요소는 상기 용어들에 의해 한정되지는 않는다.
상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급될 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한 본 출원에서 첨부된 도면은 설명의 편의를 위하여 확대 또는 축소하여 도시된 것으로 이해되어야 한다.
이제 본 발명에 대하여 도면을 참고하여 상세하게 설명하고, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명에 따른 질화물 반도체 소자를 설명하기 위한 일실시예 단면도이다.
도면에 도시된 바와 같이, 본 발명의 질화물 반도체 소자의 제조 방법에 의해 제조되는 질화물 반도체는, 버퍼층(1), 제1장벽층(2), 제2장벽층(3), 캐핑(capping)층(4), 게이트(gate) 전극(5), 소스(source) 전극(6) 및 드레인(drain) 전극(7)을 포함하여 구성된다.
본 발명의 제조 방법에 의해 제조되는 질화물 반도체 소자는, 노멀리-오프를 위한 HFET 구조로, 전형적인 리세스(recess) 구조로서, 게이트 전극(5)이 제2장벽층(3) 및 캐핑층(4)에 의해 형성되는 리세스(9) 내부에 배치된다.
세부적인 구성의 설명에 대해서는, 도 2a 내지 도 2e를 참조하여 설명하는 것으로 한다.
이하, 본 발명의 질화물 반도체 소자의 제조 방법을 도 2a 내지 도 2e를 참조하여 설명한다. 도 2a 내지 도 2e는 본 발명에 따른 질화물 반도체 소자의 제조 방법을 순차적으로 나타낸 일실시예 단면도이다.
먼저, 도면에 도시되지는 않았으나, 본 발명의 반도체 소자를 성장하기 위한 기판을 준비한다. 이 기판은 사파이어, 규소(Si), 탄화규소(Silicon Carbide; SiC) 또는 질화갈륨(Gallium Nitride; GaN)을 포함하는 재질로 구성할 수 있다.
도 2a를 참조하면, 위와 같은 기판 위에, 제1반도체로 이루어진 버퍼층(1)을 성장한다. 버퍼층(1)은 바람직하게는 질화갈륨(GaN)으로 이루어지지만, 이에 한정되는 것은 아니다. 또한, 버퍼층(1)은 바람직하게는 유기금속 기상증착(Metal Organic Chemical Vapor Deposition; 이하, 'MOCVD'라 한다)으로 성장하지만, 이에 한정되는 것은 아니다.
버퍼층(1)이 질화갈륨(GaN)으로 이루어진 경우에는, 바람직하게는 삼중메틸갈륨(TrimethylGallium; TRGa) 및 암모니아(ammonia; NH3)를 리액터(reactor)에서 고온으로 합성하여 에피택셜 성장(epitaxial growth)한다. 그러나, 이에 한정되는 것은 아니다. 이때, 버퍼층(1)의 두께는 0.5~1.0㎛이고, 바람직하게는 0.6~3㎛이다.
이후, 도 2a와 같이, 제2반도체로 이루어진 제1장벽층(2)을 성장한다. 제1장벽층(2)은 바람직하게는 알루미늄 질화갈륨(Aluminium Gallium Nitride; AlGaN)이지만, 이에 한정되는 것은 아니다.
제1장벽층(2)이 알루미늄 질화갈륨(AlGaN)인 경우에는, 알루미늄(Aluminium; Al)의 조성은 1~100%이고, 바람직하게는 10~50%이다. 또한, 그 두께는 0~100nm이고, 바람직하게는 1~10nm이다.
본 발명의 제조 방법에서, 제1장벽층(2) 역시 바람직하게는 MOCVD 방식으로 성장하지만, 이에 한정되는 것이 아니다.
MOCVD 방식은 성장율(growth rate)을 조절할 수 있고, nm 레벨의 제어가 가능할 정도로 성장 속도가 느리므로, 본 발명에 적합하다.
이와 같은 제1장벽층(2)의 성장으로 인하여 버퍼층(1)과 제1장벽층(2) 사이에 2DEG층(도시되지 않음)이 형성된다. 이는 버퍼층(1)과 제1장벽층(2)의 물질간의 밴드갭(band gap)이 달라 형성되는 현상으로서, 이에 대해서는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명하므로, 상세한 설명은 생략한다.
도 2a와 같이, 설계한 바와 같이 소정 높이만큼 제1장벽층(2)의 성장한 후, 기판을 세정한다.
이후, 도 2b와 같이, 게이트 전극(5)이 형성되는 부분에, 제1장벽층(2)의 성장을 억제하기 위한 산화막층(8)을 포토레지스트(photoresist) 및 에칭을 이용하여 형성한다. 이 산화막층(8)은 선택성장을 위한 마스크(mask)로써 기능한다.
산화막층(8)은 바람직하게는 리세스(9)를 형성하고자 하는 높이와 같거나, 리세스(9)를 형성하고자 하는 높이보다 다소 얇게 성장한다. 산화막층(8) 위로는 재성장이 되지 않기 때문에, 산화막층(8)의 두께는 바람직하게는 50~1000nm이지만, 이에 한정되는 것은 아니다. 또한, 산화막층(8)은 바람직하게는 제거가 쉬운 이산화규소(SiO2)로 이루어지지만, 이에 한정되는 것은 아니다.
이후, 도 2c와 같이, 제2장벽층(3)을 성장한다. 제2장벽층(3)은 바람직하게는 제1장벽층(2)과 동일한 알루미늄 질화 갈륨(AlGaN)으로 이루어지지만, 이에 한정되는 것은 아니다. 제2장벽(3) 역시 바람직하게는 MOCVD 방식으로 성장하지만, 이에 한정되는 것은 아니다.
제2장벽(3)이 알루미늄 질화 갈륨(AlGaN)으로 이루어지는 경우, 알루미늄(Al)의 조성은, 제1장벽층(2)과 동일할 수도 있고, 또는 5~100%일 수도 있다. 제2장벽층(3)의 두께는 바람직하게는 1~100nm이지만, 이에 한정되는 것이 아니다.
이와 같이, 본 발명의 제조 방법은, 제2장벽층(3)을 리세스(9)를 형성하고자 하는 높이보다 다소 얇게 성장한다. 도면을 참조하면, 제2장벽층(3)의 높이와 캐핑층(4)의 높이를 합하여, 리세스(9)를 형성하고자 하는 높이를 이루고 있음을 알 수 있다. 도 2c에서는 제2장벽층(3)의 높이를 산화막층(8)의 높이와 동일하게 성장하는 것으로 하였으나, 이에 한정되는 것은 아니며, 제2장벽층(3)의 높이와 캐핑층(4)의 높이를 더한 높이가 산화막층(8)의 높이와 동일하도록 성장할 수도 있다.
제2장벽층(3)의 성장 후에는, 누설전류의 감소를 위한 캐핑층(4)을 도 2c와 같이 성장할 수 있다. 캐핑층(4)은 바람직하게는 질화갈륨(GaN) 또는 질화알루미늄(AlN)이지만 이에 한정되는 것은 아니며, 그 두께는 바람직하게는 100nm 이하이지만, 이에 한정되는 것은 아니다.
캐핑층(4)으로 질화알루미늄(AlN)을 사용하는 경우, 알루미늄(Al)의 조성은 0~100%이고, 바람직하게는 50~100%이다. 캐핑층(4)의 성장 역시, 바람직하게는 MOCVD 방식을 이용하지만, 이에 한정되는 것은 아니다.
이와 같이 캐핑층(4)을 성장한 후, 도 2d와 같이, 산화막층(8)을 제거한다. 산화막층(8)의 제거에 의해 리세스(9)가 생성된다.
이후, 도 2e와 같이, 게이트 전극(5), 소스 전극(6) 및 드레인 전극(7)을 증착한다. 즉, 게이트 전극(5)은 리세스(9)에, 소스 전극(6) 및 드레인 전극(7)은 리세스(9) 이외의 볼록한 부분에 형성된다. 즉, 소스 전극(6) 및 드레인 전극(7)은 제2장벽층(3) 및 캐핑층(4)이 형성된 영역에 형성되는 것으로, 오믹접합(ohmic contat)을 이루는 것이 바람직하다.
소스 전극(6) 및 드레인 전극(7)은, 예를 들어, 타이타늄(Ti)/알루미늄(Al)/타이타늄(Ti)/골드(Au)의 적층구조로 이루어질 수 있으며, 이때 각 금속의 두께는 바람직하게는 30/100/20/200nm이지만, 이에 한정되는 것은 아니다. 이러한 소스 전극(6) 및 드레인 전극(7)은 전자빔(e-beam) 증착기를 이용하여 증착하고, 리프트 오프 공정으로 패턴을 형성할 수 있다.
산화막층(8)이 제거된 영역, 즉 리세스(9)에 형성되는 게이트 전극(5)는, 일함수가 높은 금속, 예를 들어 타이타늄(Ti), 알루미늄(Al) 또는 니켈(Ni)로 이루어진 것이 바람직하지만, 이에 한정되는 것은 아니다.
이상에서 본 발명에 따른 실시예들이 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 범위의 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 다음의 특허청구범위에 의해서 정해져야 할 것이다.

Claims (15)

  1. 제1반도체로 이루어지는 버퍼층;
    상기 버퍼층 상부에 상기 제1반도체와 상이한 제2반도체로 이루어지는 제1장벽층;
    상기 제2반도체로 이루어지며, 상기 제1장벽층의 상부에서 리세스를 형성하는 제2장벽층; 및
    상기 리세스에 위치하는 게이트 전극을 포함하는 질화물 반도체 소자.
  2. 제1항에 있어서, 상기 제2장벽층의 상부에, 누설전류를 감소하는 캐핑층을 더 포함하는 질화물 반도체 소자.
  3. 제1항 또는 제2항에 있어서, 상기 제2장벽층의 상부에 배치되는 소스 전극 및 드레인 전극을 더 포함하는 질화물 반도체 소자.
  4. 제1항에 있어서, 상기 제1반도체는 질화갈륨(GaN)인 질화물 반도체 소자.
  5. 제1항에 있어서, 상기 제2반도체는 알루미늄 질화갈륨(AlGaN)인 질화물 반도체 소자.
  6. 제2항에 있어서, 상기 캐핑층은 질화갈륨(GaN) 또는 질화알루미늄(AlN)인 질화물 반도체 소자.
  7. 제1항에 있어서, 상기 드레인 전극은, 타이타늄(Ti), 알루미늄(Al) 및 니켈(Ni) 중 어느 하나로 이루어지는 질화물 반도체 소자.
  8. 제3항에 있어서, 상기 소스 전극 및 상기 드레인 전극은, 타이타늄(Ti)/알루미늄(Al)/타이타늄(Ti)/골드(Au)의 적층구조인 질화물 반도체 소자.
  9. 기판 위에 제1반도체로 이루어지는 버퍼층을 성장하는 단계;
    상기 제1반도체와는 상이한 제2반도체로 이루어지는 제1장벽층을 성장하는 단계;
    리세스를 형성하고자 하는 부분에 산화막층을 형성하는 단계;
    상기 제2반도체로 이루어지는 제2장벽층을 성장하는 단계;
    상기 산화막층을 제거하여 리세스를 형성하는 단계; 및
    상기 리세스에 게이트 전극을 형성하는 단계를 포함하는 질화물 반도체 소자의 제조방법.
  10. 제9항에 있어서, 상기 제2장벽층의 상부에, 누설전류를 감소하는 캐핑층을 성장하는 단계를 더 포함하는 질화물 반도체 소자의 제조방법.
  11. 제9항 또는 제10항에 있어서, 상기 제2장벽층의 상부에 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하는 질화물 반도체 소자의 제조방법.
  12. 제9항에 있어서, 상기 산화막층은, 형성하고자 하는 리세스의 높이와 실질적으로 동일하거나 또는 낮은 질화물 반도체 소자의 제조방법.
  13. 제9항에 있어서, 상기 산화막층은, 이산화규소(SiO2)로 이루어지는 질화물 반도체 소자의 제조장법.
  14. 제10항에 있어서, 상기 버퍼층, 상기 제1장벽층, 상기 제2장벽층 및 상기 캐핑층은 유기금속 기상증착(MOCVD) 방식으로 성장하는 질화물 반도체 소자의 제조방법.
  15. 제9항에 있어서, 상기 산화막층은 포토레지스트 및 에칭에 의해 형성하는 질화물 반도체 소자의 제조방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102316224B1 (ko) * 2015-07-21 2021-10-26 한국전자통신연구원 브릿지 다이오드 및 그 제조방법
US10068976B2 (en) * 2016-07-21 2018-09-04 Taiwan Semiconductor Manufacturing Co., Ltd. Enhancement mode field-effect transistor with a gate dielectric layer recessed on a composite barrier layer for high static performance
JP6720775B2 (ja) * 2016-08-25 2020-07-08 富士通株式会社 化合物半導体装置、及び化合物半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050139868A1 (en) * 2003-12-24 2005-06-30 Matsushita Electric Industrial Co., Ltd. Field effect transistor and method of manufacturing the same
JP2006261642A (ja) * 2005-02-17 2006-09-28 Matsushita Electric Ind Co Ltd 電界効果トランジスタおよびその製造方法
JP2007035905A (ja) * 2005-07-27 2007-02-08 Toshiba Corp 窒化物半導体素子
KR20090029897A (ko) * 2007-09-19 2009-03-24 전자부품연구원 고전자 이동도 트랜지스터 및 그 제조방법
KR20100034921A (ko) * 2008-09-25 2010-04-02 전자부품연구원 노멀 오프 특성을 갖는 질화물계 고전자 이동도 트랜지스터및 그 제조방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4220683B2 (ja) * 2001-03-27 2009-02-04 パナソニック株式会社 半導体装置
CA2456662A1 (en) * 2001-08-07 2003-02-20 Jan Kuzmik High electron mobility devices
JP5179023B2 (ja) * 2006-05-31 2013-04-10 パナソニック株式会社 電界効果トランジスタ
US8633470B2 (en) * 2009-12-23 2014-01-21 Intel Corporation Techniques and configurations to impart strain to integrated circuit devices
JP2013048212A (ja) * 2011-07-28 2013-03-07 Sony Corp 半導体装置および半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050139868A1 (en) * 2003-12-24 2005-06-30 Matsushita Electric Industrial Co., Ltd. Field effect transistor and method of manufacturing the same
JP2006261642A (ja) * 2005-02-17 2006-09-28 Matsushita Electric Ind Co Ltd 電界効果トランジスタおよびその製造方法
JP2007035905A (ja) * 2005-07-27 2007-02-08 Toshiba Corp 窒化物半導体素子
KR20090029897A (ko) * 2007-09-19 2009-03-24 전자부품연구원 고전자 이동도 트랜지스터 및 그 제조방법
KR20100034921A (ko) * 2008-09-25 2010-04-02 전자부품연구원 노멀 오프 특성을 갖는 질화물계 고전자 이동도 트랜지스터및 그 제조방법

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