WO2017069461A1 - 고전자이동도 트랜지스터 및 그의 제조방법 - Google Patents

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WO2017069461A1
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source electrode
insulating layer
electrode wiring
forming
pad
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PCT/KR2016/011535
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이상민
정연국
구황섭
김현제
정희석
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(주)기가레인
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface

Definitions

  • the present invention relates to a high electron mobility transistor and a method of manufacturing the same, and more particularly, to a high electron mobility transistor and a method of manufacturing the same to improve the yield of the device and the reliability of the device.
  • gallium nitride-based transistors Due to the development of information and communication technology, the demand for high withstand voltage transistors operating in a high speed switching environment or a high voltage environment is increasing. Recently, gallium nitride-based transistors have a high-speed switching operation compared to conventional silicon-based transistors, and are suitable for high-speed signal processing and can be applied to high-voltage environments through the high voltage resistance of the material itself. It is getting attention. Particularly in the case of High Electron Mobility Transistor (HEMT) using gallium nitride, electron mobility (2DEG; 2-Dimensional Electron Gas) generated at the interface between heterogeneous materials is used. Mobility can be increased, which is an advantage for high speed signal transmission.
  • HEMT High Electron Mobility Transistor
  • a source electrode wiring electrically connected to the source electrode is formed under the source electrode in order to minimize the size thereof. Etching to a depth to form a source electrode wiring via penetrating the lower portion of the source electrode, and to form a source electrode wiring by plating a thin metal film on the surface of the source electrode wiring via.
  • the substrate since the source electrode wiring forming process performs the back-grinding process to etch to a predetermined depth from the rear surface of the thinned substrate, the substrate may be broken, and thus the etching rate is reduced compared to the case of etching the thick substrate before the back-grinding process. In addition, the etching uniformity is lowered and cracks, ie, cracks, are generated in the substrate, thereby degrading yield and reliability of the device.
  • the source electrode wiring is formed by plating a thin metal film on the surface of the source electrode wiring via. Therefore, since the inside of the via for the electrode wiring is empty, the thermal conductivity of the device is lowered. have.
  • An object of the present invention is to form a source electrode wiring electrically connected to the source electrode under the source electrode to minimize the size of the transistor, to complete the process of forming the source electrode wiring from the front, and to fill the source electrode wiring via with a conductive material conductor. It is to provide a high electron mobility transistor and a method of manufacturing the same, which is easy to process and can improve heat dissipation of a device.
  • a high electron mobility transistor according to an embodiment of the present invention
  • the formed drain electrode, the gate electrode formed on the base layer between the source electrode and the drain electrode, and the base layer and the substrate of the source electrode wiring forming portion inside the hollow are etched to a predetermined depth from the front surface and filled with a conductor. It includes a via pad for source electrode wiring formed by.
  • the semiconductor device may further include a first insulating layer formed on the base layer, wherein the first insulating layer contacts the outer surface of the via pad for source electrode wiring and covers the hollow outer upper surface of the source electrode.
  • the semiconductor device may further include a second insulating layer formed on the first insulating layer, a source electrode pad formed on the source electrode via pad, and a drain electrode pad formed on the drain electrode.
  • the second insulating layer is formed by removing the second insulating layer on the via pad for source electrode wiring
  • the drain electrode pad is formed by removing the first insulating layer and the second insulating layer on the drain electrode.
  • a third insulating layer formed on the field plate and the second insulating layer, a source electrode pad formed on the field plate and removing the third insulating layer formed on an upper surface of the field plate on the source electrode;
  • the display device may further include a drain electrode pad formed on the drain electrode by removing the third insulating layer, the second insulating layer, and the first insulating layer on the drain electrode.
  • a diameter of an upper portion in a front side direction is larger than a diameter of a lower portion in a rear side direction.
  • the via pad for source electrode wiring may be any one of copper and gold.
  • An upper surface area of the via pad for source electrode wiring occupies 50% or more of the bottom area of the source electrode.
  • At least one via pad for source electrode wiring is formed.
  • the base layer includes a gallium nitride (GaN) layer.
  • a method of manufacturing a high electron mobility transistor includes forming a base layer on an upper portion of a substrate on which a source electrode wiring forming portion is defined; Forming a source electrode having a hollow formed on the base layer on the source electrode wiring forming portion, and a drain electrode on the base layer spaced apart from the source electrode wiring forming portion, the source electrode, the drain electrode and the base layer Forming a first insulating layer on the entire surface of the source electrode; etching the first insulating layer, the base layer, and the substrate inside the source electrode hollow on the source electrode wiring forming portion to a predetermined depth from a front surface of the source electrode wiring via; Forming a source pad, and filling the via via via with a conductor to form a via pad for source electrode wiring; removing the first insulating layer at a predetermined portion between the source electrode and the drain electrode to expose the base layer. Forming a gate electrode thereon.
  • a method of manufacturing a high electron mobility transistor including: forming a base layer on an upper portion of a substrate on which a source electrode wiring forming portion is defined; Forming a drain electrode on the formed source electrode and the base layer spaced apart from the source electrode wiring forming portion, and forming a first insulating layer on an entire surface of the source electrode, the drain electrode and the base layer; Forming a via for source electrode wiring by etching the first insulating layer, the base layer, and the substrate inside the source electrode hollow on the source electrode wiring forming portion to a predetermined depth from the front surface, and forming the via for source electrode wiring as a conductor Forming a via pad for source electrode wiring by filling the first step at a predetermined portion between the source electrode and the drain electrode; Removing a soft layer to form a gate electrode on the exposed base layer, forming a second insulating layer on the front surface, and starting from the top surface of the second insulating layer between the gate electrode and the drain
  • a third insulating layer on the entire surface, removing a portion of the third insulating layer on the field plate, and exposing the upper portion of the field plate and the third insulating layer on the drain electrode. And removing a layer, the second insulating layer, and a part of the first insulating layer to form a source electrode pad and a drain electrode pad on the exposed field plate and the drain electrode, respectively.
  • the forming of the via pad for source electrode wiring may include forming the via pad for source electrode wiring having a diameter of an upper portion adjacent to the source electrode larger than a diameter of a lower portion adjacent to the substrate.
  • a diameter of an upper portion adjacent to the source electrode is larger than a diameter of a lower portion adjacent to the substrate.
  • the via pad for source electrode wiring is any one of copper and gold.
  • the base layer includes a gallium nitride (GaN) layer.
  • the high electron mobility transistor according to the present invention and a method for manufacturing the same have a method of forming a source electrode wiring electrically connected to a source electrode under the source electrode, wherein a thick substrate is formed from the front during the device forming process before the back-grinding process.
  • the back-grinding process is performed to increase the etching rate, improve the etching uniformity, and improve the cracking of the substrate, compared to the conventional technique of etching to the predetermined depth from the back surface of the thinned substrate. It has the effect of suppressing generation to improve the yield of the device and the reliability of the device.
  • the present invention forms the via pad for the source electrode wiring and proceeds the back-grinding process, so that the back-grinding process is performed without the substrate etching process for forming the source electrode wiring via, so that the high temperature bonding agent in the back-grinding process is performed.
  • a low temperature binder which can be more easily removed can be used to facilitate the process, thereby improving the yield of the device.
  • the present invention forms a via pad for source electrode wiring by etching and filling a thick substrate to a predetermined depth from the front surface, so that all the vias for the source electrode wiring are filled, so that most of the prior art have thermal conductivity more than that of the empty source electrode wiring via.
  • This high effect has the effect of improving the heat dissipation of the device to improve the performance of the device.
  • the present invention forms a via pad for source electrode wiring by etching and filling a thick substrate to a predetermined depth from the front, so that solder and flux used for solder bonding for packaging of the device cannot be introduced into the substrate. It has the effect of improving reliability and preventing shortening of the life of the device.
  • the present invention can be etched more stably by etching a thick substrate to a predetermined depth from the front surface, it is possible to form a wider width of the via pad for source electrode wiring than the etching of a thin substrate to a predetermined depth from the rear surface. There can improve the electrical conductivity and thermal conductivity.
  • FIG. 1 is a cross-sectional view illustrating a high electron mobility transistor according to a first embodiment.
  • FIG. 2 is a plan view illustrating a plurality of via pads for source electrode wiring formed in the source electrode of FIG. 1.
  • FIG. 3 is a plan view illustrating one via pad for source electrode wiring formed in the source electrode of FIG. 1.
  • 4A to 4H are cross-sectional views illustrating a method of manufacturing a high mobility transistor according to a first embodiment.
  • FIG. 5 is a cross-sectional view illustrating a high electron mobility transistor according to a second embodiment.
  • 6A through 6I are cross-sectional views illustrating a method of manufacturing a high mobility transistor according to a second embodiment.
  • barrier layer 19 metal mask
  • BSP Back layer VA: Via for source electrode wiring
  • VAP Via pad for source electrode wiring SE: Source electrode
  • drain electrode PDE drain electrode pad
  • PAS1 First Insulation Layer
  • PAS2 Second Insulation Layer
  • PAS3 3rd insulating layer SD1: 1st seed layer
  • SD2 Second Seed Layer SD3: Third Seed Layer
  • first, second, etc. are used herein to describe various members, regions, and / or portions, it is obvious that these members, components, regions, layers, and / or portions should not be limited by these terms. Do. These terms do not imply any particular order, up or down, or superiority, and are only used to distinguish one member, region or region from another member, region or region. Accordingly, the first member, region, or region described below may refer to the second member, region, or region without departing from the teachings of the present invention.
  • the high electron mobility transistor according to the first exemplary embodiment includes a substrate 11 in which a source electrode wiring forming portion is defined, a base layer 10 formed on the substrate 11, and a base layer 10 in the source electrode wiring forming region.
  • a source layer SE formed on the top and spaced apart from the source electrode SE, and a base layer between the drain electrode DE and the source electrode SE and the drain electrode DE formed on the base layer 10 and spaced apart from the source electrode SE.
  • the base layer 10 and the substrate 11 of the source electrode wiring forming portion are etched to a predetermined depth from the front surface of the gate electrode GE and the source electrode SE formed in the hollow to fill the conductor. And a via pad (VAP) for source electrode wiring.
  • VAP via pad
  • the first insulating layer (PAS1) is in contact with the outer surface of the via pad (VAP) for the source electrode wiring while the hollow outer side of the source electrode (SE) Cover the top.
  • the first insulating layer PAS1 formed on the base layer 10, the second insulating layer PAS2 formed on the first insulating layer PAS1, and the via pad VAP for source electrode wiring are formed on the base layer 10.
  • the semiconductor device may further include a drain electrode pad PDE formed on the source electrode pad PSE and the drain electrode DE.
  • the source electrode pad PSE is formed by removing the second insulating layer PAS2 on the top of the via pad VAP for the source electrode wiring, and the drain electrode pad PDE is formed on the first insulating layer PAS1 on the drain electrode DE. ) And the second insulating layer PAS2 are removed.
  • the substrate 11 has a source electrode wiring forming portion defined therein, and may be made of sapphire (Al 2 O 3 ), gallium nitride (GaN), silicon (Si), silicon carbide (SiC), or the like.
  • the base layer 10 is formed on the substrate 11, the buffer layer 13 is formed on the nucleation layer 12, and the barrier layer 15 is formed on the buffer layer 13.
  • the nucleation layer 12, the buffer layer 13, and the barrier layer 15 may be formed of aluminum nitride (AlN), gallium nitride (GaN), and aluminum gallium nitride (AlGaN), respectively.
  • the source electrode SE is a hollow body having the source electrode wiring forming portion in the hollow, and is formed on the base layer 10.
  • the drain electrode DE is formed on the base layer 10 spaced apart from the source electrode SE.
  • the gate electrode GE is formed on the base layer 10 at a predetermined portion between the source electrode SE and the drain electrode DE.
  • FIG. 2 is a plan view illustrating a plurality of source electrode wiring via pads formed in the source electrode of FIG. 1
  • FIG. 3 is a plan view illustrating one source electrode wiring via pad formed in the source electrode of FIG. 1.
  • the via pad VAP for source electrode wiring is surrounded by the substrate 11, the base layer 10, the source electrode SE and the first insulating layer PAS1, and has a predetermined depth from the front surface of the source electrode wiring forming portion. It is formed by etching and filling with conductive material.
  • the source electrode wiring via pad VAP is formed by being etched and filled from the front surface of the substrate 11 to a predetermined depth, the diameter of the upper portion in the front side may be greater than the lower portion in the rear side. . In this case, it is formed to be opposite to the shape of the prior art and the source electrode wiring via pad (VAP) that is etched from the rear surface. However, it is also possible to etch the same diameter of the upper and lower portions by the Bosch process.
  • the via pad VAP for source electrode wiring penetrates to the rear surface of the substrate 11 during the back-grinding process after forming the source electrode pad PSE and the drain electrode pad PDE to be described later.
  • the source electrode wiring via pads VAP penetrating the front and rear surfaces are formed in the same manner as the source electrode wiring via pads VAP are formed on the rear surface of the substrate 11 in the related art. Therefore, the source electrode wiring via pads (VAP) penetrating the front and rear surfaces are formed while solving the problems caused when the source electrode wiring via pads (VAP) are formed on the rear surface, as in the prior art.
  • the via pad for source electrode wiring is formed by filling the source electrode wiring forming portion with a conductive filler conductor such as copper (Cu), gold (Au) to improve the electrical conductivity and the thermal conductivity of the transistor.
  • a conductive filler conductor such as copper (Cu), gold (Au) to improve the electrical conductivity and the thermal conductivity of the transistor.
  • At least one via pad VAP for source electrode wiring is formed in the source electrode SE, as shown in FIG. 2, or as shown in FIG. 3, 50 of the bottom area of the source electrode SE. It can be formed accounting for more than%. Both are to improve the electrical and thermal conductivity through the via pad (VAP).
  • the via pad for source electrode wiring (VAP) is formed on the front surface, only one number may be formed, or two or more may be formed to improve the heat dissipation efficiency of the transistor.
  • the via pad VAP for the source electrode wiring is formed with 50% or more of the bottom area of the source electrode SE, thereby providing electrical conductivity and heat. The conductivity can be improved.
  • the electrical conductivity and thermal conductivity may be improved by forming the size close to the size and shape of the source electrode SE.
  • the substrate 11 in a thick state is etched to a predetermined depth from the front side, so that the substrate 11 in a thin state can be etched more stably than the etching depth from the back side to a predetermined depth, so that a via pad for source electrode wiring (VAP) Since the width of the film can be widened, the via pad for source electrode wiring (VAP) can be formed as shown in FIGS. 2 and 3, thereby improving the electrical conductivity and the thermal conductivity.
  • VAP via pad for source electrode wiring
  • 4A to 4H are cross-sectional views illustrating a method of manufacturing a high mobility transistor according to a first embodiment.
  • a base layer 10 on the substrate 11 where the source electrode wiring forming portion is defined In the method of manufacturing a high electron mobility transistor, forming a base layer 10 on the substrate 11 where the source electrode wiring forming portion is defined, and forming a hollow on the base layer 10 above the source electrode wiring forming region.
  • Forming a drain electrode DE on the formed source electrode SE and the base layer 10 spaced apart from the source electrode wiring forming portion, the source electrode SE, the drain electrode DE, and the base layer 10 Forming the first insulating layer PAS1 on the entire surface of the substrate), and forming the first insulating layer PAS1, the base layer 10, and the substrate 11 inside the hollow of the source electrode SE on the source electrode wiring forming region.
  • Etching via a predetermined depth from a front surface to form a via filling the via via VA with a conductor to form a via pad VAP for forming a source electrode wiring, and forming a source electrode SE and a drain electrode DE.
  • a source electrode SE and a drain electrode DE On the exposed base layer 10 by removing the first insulating layer PAS1 at a predetermined portion between Forming a gate electrode GE.
  • the source electrode pad PSE is disposed on the exposed drain electrode DE by removing a portion of the first insulating layer PAS1 and the second insulating layer PAS2 on the upper portion of the via pad VAP and the upper portion of the drain electrode DE.
  • a drain electrode pad (PDE) back-grinding the lower part of the substrate 11 to expose the rear end of the via pad VAP for the source electrode wiring, and for the source electrode wiring exposed on the rear surface of the substrate 11.
  • the method may further include forming a back layer BSP connected to the via pad VAP.
  • the base layer 10 is deposited on the substrate 11 on which the source electrode wiring forming region is defined.
  • the base layer 10 may be formed by stacking the nucleation layer 12, the buffer layer 13, and the barrier layer 15.
  • the nucleation layer 12, the buffer layer 13, and the barrier layer 15 may be made of aluminum nitride (AlN), gallium nitride (GaN), and aluminum gallium nitride (AlGaN), respectively.
  • a source electrode SE which is a hollow body having the source electrode wiring forming portion hollow, is formed on the base layer 10, and spaced apart from the source electrode SE to form the base layer ( 10)
  • a drain electrode DE is formed on the top.
  • the photolithography process is performed to expose only the base layer 10 of the portion where the source electrode SE and the drain electrode DE are to be formed, and then deposit a first conductive layer (not shown) on the entire surface.
  • a lift-off process may be performed to form a source electrode SE, which is a hollow body forming the source electrode wiring forming part in the hollow, and a drain electrode DE spaced apart from the source electrode SE.
  • the first conductive layer may be made of an ohmic contact metal such as Ti / Al / Ni / Au, Ti / Al / Ti / Ni / Au.
  • the first conductive layer is deposited and then heat treated to form an ohmic contact.
  • the first insulating layer PAS1 is deposited on the entire surface including the source electrode SE and the drain electrode DE.
  • the first seed layer SD1 is deposited on the first insulating layer PAS1.
  • the first insulating layer PAS1 may be formed of silicon nitride or the like.
  • the first seed layer SD1 may be deposited using a deposition process such as sputtering, and may be formed of Ti / Cu, Ti / Al, Ti / W, Ti / Au, Ti / Ni / Cu, and the like.
  • a photosensitive film (not shown) is coated on the first seed layer SD1 to perform a photolithography process. Thereafter, the photoresist film is selectively exposed and developed so that the first photoresist film remains only on the source electrode wiring forming portion.
  • a metal mask 19 is grown on the first seed layer SD1 on both sides of the remaining photoresist. At this time, the metal mask 19 is grown to about 7 ⁇ 10 ⁇ m.
  • the metal mask 19 may be made of nickel (Ni), copper (Cu), gold (Au), or the like.
  • the remaining photoresist layer is removed to expose the first seed layer SD1 of the source electrode wiring forming region, and then the exposed first seed layer SD1 is etched using the metal mask 19 as a mask. .
  • the first insulating layer PAS1, the base layer 10, and the substrate 11 inside the hollow of the source electrode SE on the source electrode wiring forming portion have a predetermined depth from the front surface. Etching to form a via (VA) for the source electrode wiring.
  • the source electrode SE is hollow and the first insulating layer PAS1 and the base layer 10 of the hollow portion are removed, and the hollow portion is etched from the front surface.
  • the source electrode SE is not hollow.
  • the source electrode SE may be etched downward including the center portion of the source electrode, and a detailed description thereof will be omitted since the process can be understood by a person skilled in the art. This structure and process can be equally applied to the second embodiment described later.
  • the metal mask 19 and the first seed layer SD1 may be etched according to the size of the hollow portion of the source electrode SE, but as shown in FIGS. 6B and 6C. Etching may be performed to be smaller than the size of the hollow portion of the electrode SE, and thus, it will be understood by those skilled in the art that the structure of the transistor may be different.
  • a via pad for source electrode wiring is formed by filling the via (VA) for the source electrode with a conductive filler conductor.
  • the metal mask 19 and the first seed layer SD1 are removed, and the second seed layer SD2 is deposited on the entire surface including the via VA for source electrode wiring.
  • the photolithography process is performed to expose only the second seed layer SD2 on the source electrode wiring via VA, and then a conductive filler is grown on the exposed second seed layer SD2 to grow the source electrode.
  • a wiring via pad VAP is formed.
  • the second seed layer SD2 on the first insulating layer PAS1 on both sides of the via pad VAP for the source electrode wiring is removed.
  • the second seed layer SD2 may be made of Ti / Cu, Ti / Al, Ti / Ni / Cu, Ti / Au, or the like.
  • the conductive filler may be made of copper (Cu), gold (Au), or the like.
  • the first insulating layer PAS1 is selectively etched by performing a photolithography process so that the base layer 10 under the gate electrode GE to be formed in a later process is exposed.
  • the photolithography process is performed to expose the first insulating layer PAS1 on which the upper portion of the gate electrode GE is to be seated. Let's do it.
  • the exposed first insulating layer PAS1 may be both sides of the first insulating layer PAS1 selectively etched for the lower portion of the gate electrode GE.
  • a second conductive layer (not shown) is deposited on the entire surface of the portion where the gate electrode GE is to be exposed, and a lift off process is performed to form the gate electrode GE.
  • the second conductive layer may be made of Ni / Au, Ti / Al / Ni / Au, Ti / Al / Ti / Ni / Au, and the like.
  • the gate electrode GE is formed between the source electrode SE and the drain electrode DE.
  • a second insulating layer PAS2 is deposited on the gate electrode GE and on the first insulating layer PAS1.
  • the second insulating layer PAS2 is made of silicon nitride or the like.
  • photolithography is performed such that the via pad VAP for source electrode wiring is exposed to be connected to the lower portion of the source electrode pad PSE to be formed in a later process, and the drain electrode DE to be connected to the lower portion of the drain electrode pad PDE is exposed.
  • the process proceeds to selectively etch the second insulating layer PAS2 and the first insulating layer PAS1.
  • a third seed layer SD3 is deposited on the second insulating layer PAS2, on the exposed source electrode wiring via pad VAP, and on the exposed drain electrode DE.
  • the third seed layer SD3 may be made of Ti / Cu, Ti / Al, Ti / W, Ti / Au, Ti / Ni / Cu, or the like.
  • the photolithography process is performed to expose only the third seed layer SD3 on which the source electrode pad PSE and the drain electrode pad PDE are to be formed, and then, on the exposed third seed layer SD3.
  • the conductive layer (not shown) is grown to form a source electrode pad PSE on the upper side of the via pad VAP for source electrode wiring, and a drain electrode pad PDE on the drain electrode DE.
  • the third seed layer SD3 on the second insulating layer PAS2 on both sides of the source electrode pad PSE and the drain electrode pad PDE is removed.
  • each of the source electrode pad PSE and the drain electrode pad PDE is made of copper (Cu), gold (Au), or the like.
  • the lower portion of the source electrode pad PSE is described as being directly connected to the top surface of the via pad VAP for source electrode wiring, it may also be connected to the source electrode SE.
  • the back surface of the substrate 11 facing the front surface of the substrate 11 on which the source electrode pad PSE and the drain electrode pad PDE are formed is back-grinded.
  • the rear end of the via pad VAP for source electrode wiring is exposed by a back-grinding process under the substrate 11.
  • the height of the via pad VAP for source electrode wiring is about 50 ⁇ m to 100 ⁇ m.
  • the back-grinding process is not shown, a low temperature bonded body, a carrier wafer, or the like is used.
  • the back-grinding process is performed without a substrate etching process for forming the source electrode wiring via, the low-temperature binder may be used more easily than the high-temperature binder.
  • the back-grinding process is performed using a low temperature wax (Wax) as a low temperature binder.
  • a fourth seed layer SD4 is deposited on the rear surface of the substrate 11 where the rear end of the via pad VAP for source electrode wiring is exposed, and then a fourth conductive layer (not shown) is formed from the fourth seed layer SD4.
  • the fourth seed layer SD4 may be formed of Ti / Cu, Ti / Al, Ti / W, Ti / Au, Ti / Ni / Cu, or the like.
  • the back layer BSP may be formed of a conductive material conductor such as copper (Cu), gold (Au), and the like to improve electrical conductivity and thermal conductivity.
  • the high electron mobility transistor according to the first embodiment and the method of manufacturing the same are a step of forming a source electrode wiring electrically connected to the source electrode under the source electrode, and forming the device before the back-grinding process.
  • the etching speed is higher than that of the conventional technique of performing a back-grinding process to etch to a predetermined depth from the rear surface of the thinned substrate. It is possible to increase the etching uniformity and to suppress the occurrence of cracking of the substrate to improve the yield of the device and the reliability of the device.
  • the high electron mobility transistor according to the first embodiment and the manufacturing method thereof form a via pad (VAP) for source electrode wiring and perform a back-grinding process, so that the back-grinding process is easier to remove than a high temperature binder.
  • VAP via pad
  • One low temperature binder can be used and the process is easy to improve the yield of the device.
  • the high electron mobility transistor according to the first embodiment and the method of manufacturing the same are etched and filled with a thick substrate from a front surface to a predetermined depth to form a source electrode wiring via pad (VAP), whereby all of the source electrode wiring vias are formed.
  • VAP source electrode wiring via pad
  • the high electron mobility transistor according to the first embodiment and the method of manufacturing the same are filled with all of the source electrode wiring vias as described above, the solder and the flux used for solder bonding for packaging the device are transferred to the substrate. It can not flow in, improving the reliability of the device and preventing the device from shortening its lifespan.
  • the present invention can be etched more stably than the etching of the thin substrate 11 to a predetermined depth from the rear surface of the via pad for source electrode wiring ( The width of the VAP) can be widened to improve the electrical conductivity and the thermal conductivity.
  • FIG. 5 is a cross-sectional view illustrating a high electron mobility transistor according to a second embodiment.
  • 6A to 6I are cross-sectional views illustrating a method of manufacturing a high mobility transistor according to a second embodiment.
  • the high electron mobility transistor according to the second embodiment of the present invention includes a substrate 11, a base layer 10, a hollow source electrode SE, a drain electrode DE, and a gate. And a via pad (VAP) for source electrode wiring, which is formed by being etched and filled to a predetermined depth from the front surface of the electrode GE and the substrate 11 and electrically connected to the source electrode SE.
  • VAP via pad
  • the structure further including a field plate FDP formed on the source electrode wiring via pad VAP may be different from that of the first embodiment.
  • the via pad VAP for source electrode wiring is surrounded by the substrate 11, the base layer 10, and the field plate FDP.
  • the field plate FDP contacts the upper surface of the via pad VAP for source electrode wiring and a portion of the upper surface of the source electrode SE, and the second insulating layer between the gate electrode GE and the drain electrode DE. It extends to the upper surface of PAS2).
  • the third insulating layer PAS3 formed on the field plate FDP and the second insulating layer PAS2 and the third insulating layer PAS3 formed on the upper surface of the field plate FDP on the source electrode SE are formed.
  • the third insulating layer PAS3, the second insulating layer PAS2, and the first insulating layer PAS1 formed on the source electrode pad PSE and the drain electrode DE are formed on the field plate FDP.
  • the manufacturing method of the high electron mobility transistor according to the second embodiment will be described in detail.
  • a source electrode SE having a hollow formed thereon and a drain electrode DE formed on the base layer 10 spaced apart from the source electrode wiring forming portion, the source electrode SE and the drain electrode DE And forming a first insulating layer PAS1 on the entire surface of the base layer 10, a first insulating layer PAS1, a base layer 10, and a hollow inner side of the source electrode SE on the source electrode wiring forming portion.
  • a source electrode wiring via (VA) by etching the substrate 11 to a predetermined depth from the front surface, and filling the source electrode wiring via (VA) with a conductor to form a via pad (VAP) for source electrode wiring
  • the first insulating layer PAS1 is removed at a predetermined portion between the source electrode SE and the drain electrode DE.
  • Forming a gate electrode GE on the exposed base layer 10 forming a second insulating layer PAS2 on the front surface, and a second insulating layer between the gate electrode GE and the drain electrode DE.
  • the source electrode SE and the source electrode wiring are exposed by removing a portion of the second insulating layer PAS2 and the first insulating layer PAS1 on the source electrode and the via pad VAP for the source electrode wiring from the upper surface of the layer PAS2. Forming a field plate (FDP) to the upper surface of the via pad (VAP).
  • FDP field plate
  • the third insulating layer PAS3 After the forming of the field plate FDP, forming the third insulating layer PAS3 on the entire surface, and removing a portion of the third insulating layer PAS3 on the field plate FDP, thereby exposing the exposed field plate ( FDP), a third insulating layer PAS3, a second insulating layer PAS2, and a portion of the first insulating layer PAS1 are removed from the upper portion of the drain electrode DE.
  • the method may further include forming a back layer BSP connected to the exposed via pad VAP.
  • the base layer 10 is deposited on the substrate 11 on which the source electrode wiring forming portion and the field plate forming portion are defined. do.
  • the base layer 10 may be formed by stacking the nucleation layer 12, the buffer layer 13, and the barrier layer 15.
  • a source electrode SE which is a hollow body having the source electrode wiring forming portion hollow, is formed on the base layer, and the drain electrode DE is disposed on the base layer 10 while being spaced apart from the source electrode SE.
  • a first insulating layer PAS1 is deposited on the base layer 10. Thereafter, the first seed layer SD1 is deposited on the first insulating layer PAS1, and the metal mask 19 is grown on the first seed layer SD1 on both sides of the source electrode wiring forming region.
  • the exposed first seed layer SD1 is etched using the metal mask 19 as a mask.
  • the first insulating layer PAS1, the base layer 10, and the substrate are formed using the metal mask 19 as a mask). 11) is etched to a predetermined depth from the front surface to form a source electrode wiring via (VA).
  • the metal mask 19 and the first seed layer SD1 are removed to form a via pad VAP for filling the source electrode wiring via VA with a conductive filler conductor.
  • the first insulating layer PAS1 is selectively etched under the gate electrode GE to be formed in a later process, and then a subsequent process such as a photolithography process or a second conductive layer deposition process is performed to perform the gate electrode GE. ).
  • the gate electrode GE is formed between the source electrode SE and the drain electrode DE.
  • the second insulating layer PAS2 is deposited on the gate electrode GE and the first insulating layer PAS1, and the source electrode SE of the field plate forming portion is formed.
  • the first and second insulating layers PAS1 and PAS2 on the upper side of the via pad VAP for the source electrode wiring are removed, respectively.
  • the second insulating layer PAS2 and the source electrode SE between the gate electrode GE and the drain electrode DE may be formed by performing a subsequent process such as a photolithography process or a third conductive layer deposition process.
  • a field plate FDP in contact with the source electrode SE is formed on the field plate forming portion on the upper side of each of the via pads VAP.
  • the field plate (FDP) may be made of Ti / Pt / Au, Ti / Al / Ni / Au, Ti / Al / Ti / Ni / Au.
  • a third insulating layer PAS3 is deposited on the field plate FDP and on the second insulating layer PAS2.
  • the photolithography process is performed to expose the field plate FDP on the source electrode pad forming portion and the drain electrode DE on the drain electrode pad forming portion to be formed in a later step.
  • the layers PAS1, PAS2 and PAS3 are selectively etched.
  • the third seed layer SD3 is disposed on the field plate FDP formed on the via pad VAP for source electrode wiring by performing a subsequent process such as a photolithography process or a fourth conductive layer deposition process.
  • the source electrode pad PSE is formed using the same, and the drain electrode pad PDE is formed on the drain electrode DE.
  • the back surface of the substrate 11 facing the front surface of the substrate 11 on which the source electrode pad PSE and the drain electrode pad PDE are formed is back-grinded.
  • the rear end of the via pad VAP for source electrode wiring is exposed through a back-grinding process on the back surface of the substrate 11.
  • the height of the via pad VAP for source electrode wiring is about 50 ⁇ m to 100 ⁇ m.
  • a fourth seed layer SD4 and a back layer BSP are formed on the rear surface of the substrate 11 at which the rear end of the via pad VAP for source electrode wiring is exposed.
  • the present invention can minimize the size of the high-mobility mobility transistor, and to facilitate heat dissipation, thereby improving reliability, which may be industrially applicable.

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Abstract

고전자이동도 트랜지스터 및 그 제조방법이 개시된다. 본 발명의 고전자이동도 트랜지스터는 소스전극배선형성부위가 정의된 기판, 상기 기판 상부에 형성되는 베이스층, 상기 소스전극배선형성부위의 상기 베이스층 상부에 형성되고 중공이 형성된 소스전극, 상기 소스전극과 이격되어 상기 베이스층 상부에 형성되는 드레인전극, 상기 소스전극과 상기 드레인전극 사이 상기 베이스층 상부에 형성되는 게이트전극 및 상기 소스전극의 중공 내측 상기 소스전극배선형성부위의 상기 베이스층 및 상기 기판을 전면에서부터 소정 깊이로 식각하고 전도체를 충진하여 형성되는 소스전극배선용 비아패드를 포함한다.

Description

고전자이동도 트랜지스터 및 그의 제조방법
본 발명은 고전자이동도 트랜지스터 및 그의 제조방법에 관한 것으로서, 보다 상세하게는 소자의 수율 및 소자의 신뢰성을 향상시키는 고전자이동도 트랜지스터 및 그의 제조방법에 관한 것이다.
정보통신기술의 발달로 인해, 고속 스위칭 환경이나 고전압 환경에서 동작하는 고내압 트랜지스터의 요청이 증가하고 있다. 이에 최근에 등장한 갈륨 나이트라이드계 트랜지스터는 종래의 실리콘계 트랜지스터에 비해 고속 스위칭 동작이 가능하여 초고속 신호 처리에 적합할 뿐만 아니라 소재 자체의 고내압 특성을 통해 고전압 환경에 적용할 수 있는 장점이 있어 업계의 주목을 받고 있다. 특히 갈륨나이트라이드를 이용한 고전자이동도 트랜지스터(HEMT: High Electron Mobility Transistor)의 경우, 이종 물질간 계면에서 발생하는 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 이용함으로써 전자의 이동도(mobility)를 높일 수 있어 고속 신호 전송에 적합한 장점이 있다.
이러한, 고전자이동도 트랜지스터는 크기를 최소화하기 위하여 소스 전극과 전기적으로 연결되는 소스전극배선을 소스 전극 하부에 형성하는 공정에 있어서, 백-그라인딩(backgrinding) 공정을 진행하여 얇아진 기판의 후면에서부터 소정 깊이로 식각하여 소스 전극의 하부를 관통하는 소스전극배선용 비아를 형성하고 소스전극배선용 비아의 표면에 얇은 금속막을 도금하여 소스전극배선을 형성한다.
그러나 상기 소스전극배선 형성 공정은 백-그라인딩 공정을 진행하여 얇아진 기판의 후면에서부터 소정 깊이로 식각하기 때문에, 기판이 깨질 염려가 있어서 백-그라인딩 공정 전의 두꺼운 기판을 식각하는 경우보다 식각속도가 감소되고, 식각 균일도가 저하되며 기판에 균열 즉 크랙(crack)이 발생하여 소자의 수율 및 소자의 신뢰성이 저하되는 문제점이 있다.
또한, 상기 소스전극배선 형성 공정에 의한 기판의 온도 상승으로 백-그라인딩 공정 시 저온 접합제를 사용하지 못하고 제거가 어려운 고온 접합제를 사용함에 따라 공정을 매우 어렵게 하여 소자의 수율이 저하되는 문제점이 있다.
또한, 상기 소스전극배선 형성 공정은 소스전극배선용 비아의 표면에 얇은 금속막을 도금하여 소스전극배선을 형성하기 때문에, 소스전극배선용 비아 내측이 비어 있어서 열 전도율이 낮아 소자의 열방출이 저하되는 문제점이 있다.
또한, 상기 소스전극배선 형성 공정은 소스전극배선용 비아 내측의 대부분이 비어 있기 때문에, 소자의 패키징을 위한 솔더본딩(solder bonding) 시 사용되는 솔더와 플럭스(flux)가 기판으로 유입될 수 있어 소자의 신뢰성이 저하되고 소자의 수명이 단축될 수 있는 문제점이 있다.
본 발명의 목적은, 소스전극과 전기적으로 연결되는 소스전극배선을 소스전극 하부에 형성하여 트랜지스터의 크기를 최소화하고, 소스전극배선 형성 공정을 전면에서 하고 소스전극배선용 비아를 도전성물질전도체로 충진함으로써 공정이 용이하고 소자의 열방출을 향상시킬 수 있는 고전자이동도 트랜지스터 및 그의 제조방법을 제공하는 것이다.
본 발명의 일실시예에 따른 고전자이동도 트랜지스터는,
소스전극배선형성부위가 정의된 기판, 상기 기판 상부에 형성되는 베이스층, 상기 소스전극배선형성부위의 상기 베이스층 상부에 형성되고 중공이 형성된 소스전극, 상기 소스전극과 이격되어 상기 베이스층 상부에 형성되는 드레인전극, 상기 소스전극과 상기 드레인전극 사이 상기 베이스층 상부에 형성되는 게이트전극 및 상기 중공 내측 상기 소스전극배선형성부위의 상기 베이스층 및 상기 기판을 전면에서부터 소정 깊이로 식각하고 전도체를 충진하여 형성되는 소스전극배선용 비아패드를 포함한다.
상기 베이스층 상부에 형성되는 제1 절연층을 더 포함하고, 상기 제1 절연층은 상기 소스전극배선용 비아패드의 외면에 접하면서 상기 소스전극의 중공외측 상면을 덮는다.
또한, 상기 제1 절연층 상부에 형성되는 제2 절연층, 상기 소스전극배선용 비아패드 상부에 형성되는 소스전극패드 및 상기 드레인전극 상부에 형성되는 드레인전극패드를 더 포함하고, 상기 소스전극패드는 상기 소스전극배선용 비아패드 상부의 상기 제2 절연층을 제거하고 형성되며, 상기 드레인전극패드는 상기 드레인전극 상부의 상기 제1 절연층 및 상기 제2 절연층을 제거하고 형성된다.
본 발명의 일실시예에 따른 고전자이동도 트랜지스터의 변형예에 따르면, 상기 베이스층 상부에 형성되는 제1 절연층, 상기 제1 절연층 상부에 형성되는 제2 절연층, 상기 제2 절연층 상부에 형성되는 필드플레이트를 더 포함하고, 상기 필드플레이트는 상기 소스전극배선용 비아패드 상면과 상기 소스전극 상면 일부를 접하고 상기 게이트전극과 상기 드레인전극 사이의 상기 제2 절연층 상면까지 연장되어 형성된다.
또한, 상기 필드플레이트와 상기 제2 절연층 상부에 형성되는 제3절연층, 상기 소스전극 상부의 상기 필드플레이트 상면에 형성된 제3 절연층을 제거하고 상기 필드플레이트 상부에 형성되는 소스전극패드 및 상기 드레인전극 상부의 상기 제3 절연층과 상기 제2 절연층 및 상기 제1 절연층을 제거하고 상기 드레인전극 상부에 형성되는 드레인전극패드를 더 포함한다.
상기 소스전극배선용 비아패드는, 전면측 방향인 상부부위의 직경이 후면측 방향인 하부부위의 직경보다 크다.
상기 소스전극배선용 비아패드는, 구리, 금 중 어느 하나일 수 있다. 상기 소스전극배선용 비아패드의 상면 면적은, 상기 소스전극의 저면 면적의 50% 이상을 차지한다. 상기 소스전극배선용 비아패드는, 적어도 하나 이상 형성된다. 상기 베이스층은, 갈륨나이트라이드(GaN)층을 포함한다.
본 발명의 다른 실시예에 따른 고전자이동도 트랜지스터의 제조방법은, 소스전극배선형성부위가 정의된 기판 상부에 베이스층을 형성하는 단계; 상기 소스전극배선형성부위의 상기 베이스층 상부에 중공이 형성된 소스전극과, 상기 소스전극배선형성부위와 이격된 상기 베이스층 상부에 드레인전극을 형성하는 단계, 상기 소스전극과 상기 드레인전극 및 베이스층의 전면에 제1 절연층을 형성하는 단계, 상기 소스전극배선형성부위의 상기 소스전극 중공 내측의 상기 제1 절연층, 상기 베이스층 및 상기 기판을 전면에서부터 소정의 깊이로 식각하여 소스전극배선용 비아를 형성하는 단계, 상기 소스전극배선용 비아를 전도체로 충진하여 소스전극배선용 비아패드를 형성하는 단계, 상기 소스전극과 상기 드레인전극 사이의 소정부위의 상기 제1 절연층을 제거하여 노출된 상기 베이스층 상부에 게이트전극을 형성하는 단계를 포함한다.
상기 게이트전극을 형성하는 단계 이후에, 전면에 제2 절연층을 형성하는 단계, 상기 소스전극배선용 비아패드 상부의 상기 제2 절연층 일부를 제거하여 노출된 상기 소스전극배선용 비아패드 상부와, 상기 드레인전극 상부의 상기 제1 절연층 및 상기 제2 절연층 일부를 제거하여 노출된 상기 드레인전극 상부에 각각 소스전극패드 및 드레인전극패드를 형성하는 단계를 더 포함한다.
상기 소스전극배선용 비아패드의 후단이 노출되도록 상기 기판후면을 백-그라인딩하는 단계 및 상기 기판의 후면에 노출된 상기 소스전극배선용 비아패드와 연결되는 배면층을 형성하는 단계를 더 포함한다.
본 발명의 또 다른 실시예에 따른 고전자이동도 트랜지스터의 제조방법은, 소스전극배선형성부위가 정의된 기판 상부에 베이스층을 형성하는 단계, 상기 소스전극배선형성부위의 상기 베이스층 상부에 중공이 형성된 소스전극과, 상기 소스전극배선형성부위와 이격된 상기 베이스층 상부에 드레인전극을 형성하는 단계, 상기 소스전극과 상기 드레인전극 및 베이스층의 전면에 제1 절연층을 형성하는 단계, 상기 소스전극배선형성부위의 상기 소스전극 중공 내측의 상기 제1 절연층, 상기 베이스층 및 상기 기판을 전면에서부터 소정의 깊이로 식각하여 소스전극배선용 비아를 형성하는 단계, 상기 소스전극배선용 비아를 전도체로 충진하여 소스전극배선용 비아패드를 형성하는 단계, 상기 소스전극과 상기 드레인전극 사이의 소정부위의 상기 제1 절연층을 제거하여 노출된 상기 베이스층 상부에 게이트전극을 형성하는 단계, 전면에 제2 절연층을 형성하는 단계 및 상기 게이트전극과 상기 드레인전극 사이의 상기 제2 절연층 상면부터 상기 소스전극과 상기 소스전극배선용 비아패드 상부의 상기 제2 절연층과 제1 절연층의 일부를 제거하여 노출된 상기 소스전극과 상기 소스전극배선용 비아패드 상면까지 필드플레이트를 형성하는 단계를 포함한다.
상기 필드플레이트를 형성하는 단계 이후에, 전면에 제3 절연층을 형성하는 단계, 상기 필드플레이트 상부의 제3 절연층 일부를 제거하여 노출된 상기 필드플레이트 상부와, 드레인전극 상부의 상기 제3 절연층, 상기 제2 절연층 및 상기 제1 절연층 일부를 제거하여 노출된 상기 필드플레이트 상부와, 상기 드레인전극 상부에 각각 소스전극패드 및 드레인전극패드를 형성하는 단계를 더 포함한다.
상기 소스전극패드 및 드레인전극패드를 포함하는 단계 이후에, 상기 소스전극배선용 비아패드의 후단이 노출되도록 상기 기판 후면을 백-그라인딩하는 단계 및 상기 기판의 후면에 노출된 상기 비아패드와 연결되는 배면층을 형성하는 단계를 더 포함한다.
상기 소스전극배선용 비아패드를 형성하는 단계는, 상기 소스전극과 인접한 상부부위의 직경이 상기 기판과 인접한 하부부위의 직경보다 큰 상기 소스전극배선용 비아패드를 형성한다.
상기 소스전극배선용 비아패드는, 상기 소스전극과 인접한 상부부위의 직경이 상기 기판과 인접한 하부부위의 직경보다 크다.
상기 소스전극배선용 비아패드는, 구리, 금 중 어느 하나이다.
상기 소스전극배선용 비아패드의 상면 면적은, 상기 소스전극의 저면 면적의 50% 이상을 차지한다. 상기 소스전극배선용 비아패드는, 적어도 하나 이상 형성된다. 상기 베이스층은 갈륨나이트라이드(GaN)층을 포함한다.
본 발명의 고전자이동도 트랜지스터 및 그의 제조 방법은 소스전극과 전기적으로 연결되는 소스전극배선을 소스전극 하부에 형성하는 공정에 있어서, 백-그라인딩 공정 전의 소자 형성 공정 중에 두꺼운 상태의 기판을 전면에서부터 소정 깊이로 식각하고 충진하여 소스전극배선용 비아패드를 형성함으로써, 백-그라인딩 공정을 진행하여 얇아진 기판의 후면에서부터 소정 깊이로 식각하는 종래 기술보다 식각속도가 증가하고, 식각 균일도를 향상시키며 기판의 크랙 발생을 억제하여 소자의 수율 및 소자의 신뢰성을 향상시키는 효과를 가진다.
또한, 본 발명은 소스전극배선용 비아패드를 형성하고 백-그라인딩공정을 진행함으로써, 소스전극배선용 비아를 형성하기 위한 기판 식각 공정 없이 백-그라인딩 공정이 진행되기 때문에, 백-그라인딩 공정 시 고온 접합제보다 제거가 용이한 저온 접합제를 사용할 수 있어 공정이 용이하여 소자의 수율을 향상시키는 효과를 가진다.
또한, 본 발명은 두꺼운 상태의 기판을 전면에서부터 소정 깊이로 식각하고 충진하여 소스전극배선용 비아패드를 형성함으로써, 소스전극배선용 비아 전부가 충진되기 때문에 종래 기술의 대부분이 빈 소스전극배선용 비아보다 열 전도율이 높아 소자의 열방출을 향상시켜 소자의 성능을 향상시키는 효과를 가진다.
또한, 본 발명은 두꺼운 상태의 기판을 전면에서부터 소정 깊이로 식각하고 충진하여 소스전극배선용 비아패드를 형성함으로써, 소자의 패키징을 위한 솔더본딩 시 사용되는 솔더와 플럭스가 기판으로 유입될 수 없어 소자의 신뢰성을 향상시키고 소자의 수명 단축을 방지하는 효과를 가진다.
또한, 본 발명은 두꺼운 상태의 기판을 전면에서부터 소정 깊이로 식각함으로써, 얇은 상태의 기판을 후면에서부터 소정 깊이로 식각하는 것에 비해 안정적으로 식각할 수 있어 소스전극배선용 비아패드의 폭을 넓게 형성할 수 있어 전기 전도율 및 열 전도율을 향상시킬 수 있다.
도 1은 제1 실시예에 따른 고전자이동도 트랜지스터를 나타낸 단면도이다.
도 2는 도 1의 소스전극에 형성된 복수의 소스전극배선용 비아패드를 나타낸 평면도이다.
도 3은 도 1의 소스전극에 형성된 하나의 소스전극배선용 비아패드를 나타낸 평면도이다.
도 4a 내지 도 4h는 제1 실시예에 따른 고전자이동도 트랜지스터의 제조 방법을 나타내기 위한 단면도이다.
도 5는 제2 실시예에 따른 고전자이동도 트랜지스터를 나타낸 단면도이다.
도 6a 내지 도 6i는 제2 실시예에 따른 고전자이동도 트랜지스터의 제조 방법을 나타내기 위한 단면도이다.
- 부호의 설명 -
10 : 베이스층 11 : 기판
12 : 핵형성층 13 : 버퍼층
15 : 배리어층 19 : 메탈마스크
BSP : 배면층 VA : 소스전극배선용 비아
VAP : 소스전극배선용 비아패드 SE : 소스전극
PSE : 소스전극패드 GE : 게이트전극
DE : 드레인전극 PDE : 드레인전극패드
PAS1 : 제1 절연층 PAS2 : 제2 절연층
PAS3 : 제3 절연층 SD1 : 제1 시드층
SD2 : 제2 시드층 SD3 : 제3 시드층
SD4 : 제4 시드층 FDP : 필드플레이트
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.　
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.　
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는"포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.　
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
제1 실시예
도 1은 제1 실시예에 따른 고전자이동도 트랜지스터를 나타낸 단면도이다. 제1 실시예에 따른 고전자 이동도 트랜지스터는 소스전극배선형성부위가 정의된 기판(11), 기판(11) 상부에 형성되는 베이스층(10), 소스전극배선형성부위의 베이스층(10) 상부에 형성되고 중공이 형성된 소스전극(SE), 소스전극(SE)과 이격되어 베이스층(10) 상부에 형성되는 드레인전극(DE), 소스전극(SE)과 드레인전극(DE) 사이 베이스층(10) 상부에 형성되는 게이트전극(GE) 및 소스전극(SE)의 중공 내측으로 상기 소스전극배선형성부위의 베이스층(10) 및 기판(11)을 전면에서부터 소정 깊이로 식각하고 전도체를 충진하여 형성되는 소스전극배선용 비아패드(VAP)를 포함한다.
베이스층(10) 상부에 형성되는 제1 절연층(PAS1)을 더 포함하고, 제1 절연층(PAS1)은 소스전극배선용 비아패드(VAP)의 외면에 접하면서 소스전극(SE)의 중공외측 상면을 덮는다.
여기서, 베이스층(10) 상부에 형성되는 제1 절연층(PAS1), 제1 절연층(PAS1) 상부에 형성되는 제2 절연층(PAS2), 소스전극배선용 비아패드(VAP) 상부에 형성되는 소스전극패드(PSE) 및 드레인전극(DE) 상부에 형성되는 드레인전극패드(PDE)를 더 포함한다.
소스전극패드(PSE)는 소스전극배선용 비아패드(VAP) 상부의 제2 절연층(PAS2)을 제거하고 형성되며, 드레인전극패드(PDE)는 드레인전극(DE) 상부의 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 제거하고 형성된다.
상기 기판(11)은 소스전극배선형성부위가 정의되며, 사파이어(Al2O3), 질화 갈륨(GaN), 실리콘(Si), 실리콘 카바이드(SiC) 등으로 이루어질 수 있다. 그리고 상기 베이스층(10)은 기판(11) 상부에 형성되며, 핵형성층(12) 상부에 버퍼층(13)이 형성되고, 버퍼층(13) 상부에 배리어층(15)이 형성되어 이루어진다.
여기서, 핵형성층(12)과 버퍼층(13)과 배리어층(15)은 각각 알루미늄나이트라이드(AlN)와 갈륨나이트라이드(GaN)와 알루미늄 갈륨나이트라이드(AlGaN)로 이루어질 수 있다.
소스전극(SE)은 소스전극배선형성부위를 중공으로 하는 중공 형성체로써, 베이스층(10) 상부에 형성된다. 그리고 드레인전극(DE)은 소스전극(SE)과 이격되어 베이스층(10) 상부에 형성된다. 게이트전극(GE)은 소스전극(SE)과 드레인전극(DE) 사이 소정부위의 베이스층(10) 상부에 형성된다.
이하, 상기 소스전극배선용 비아패드(VAP)에 대해 상세하게 설명한다.
도 2는 도 1의 소스전극에 형성된 복수의 소스전극배선용 비아패드를 나타낸 평면도이고, 도 3은 도 1의 소스전극에 형성된 하나의 소스전극배선용 비아패드를 나타낸 평면도이다.
상기 소스전극배선용 비아패드(VAP)는 기판(11), 상기 베이스층(10), 소스전극(SE) 및 제1 절연층(PAS1)으로 둘러싸이고 상기 소스전극배선형성부위에 전면에서부터 소정 깊이로 식각되고 전도성물질로 충진되어 형성된다.
이때, 소스전극배선용 비아패드(VAP)는 기판(11)의 전면에서부터 소정 깊이로 식각되고 충진되어 형성되기 때문에, 전면측 방향인 상부부위의 직경이 후면측 방향인 하부부위보다 크게 형성될 수 있다. 이 경우, 후면에서부터 식각하는 종래 기술과 소스전극배선용 비아패드(VAP)의 모양과 반대로 형성된다. 하지만, 보쉬공정(Bosch process) 등으로 상부부위와 하부부위의 직경을 동일하게 식각 할수도 있다.
그리고 소스전극배선용 비아패드(VAP)는 후술될 소스전극패드(PSE) 및 드레인전극패드(PDE) 형성 이후 백-그라인딩 공정 시, 기판(11)의 후면까지 관통된다. 그렇게 하면 종래 기술에 기판(11) 후면에서 소스전극배선용 비아패드(VAP)를 형성한 것과 같이 전면과 후면을 관통하는 소스전극배선용 비아패드(VAP)가 형성된다. 따라서 종래 기술에서처럼 후면에서 소스전극배선용 비아패드(VAP)를 형성할 경우 발생하는 문제점들을 해결하면서도 전면과 후면을 관통하는 소스전극배선용 비아패드(VAP)가 형성되는 것이다.
여기서, 소스전극배선용 비아패드(VAP)는 트랜지스터의 전기 전도율 및 열 전도율을 향상시키도록, 상기 소스전극배선형성부위를 구리(Cu), 금(Au) 등 도전성 충진물전도체로 충진하여 형성된다.
또한, 상기 소스전극배선용 비아패드(VAP)는 도 2에 도시된 바와 같이, 소스전극(SE)에 적어도 하나 이상 형성되거나, 도 3에 도시된 바와 같이, 소스전극(SE)의 저면 면적의 50% 이상을 차지하며 형성될 수 있다. 모두 비아패드(VAP)를 통한 전기 전도율 및 열 전도율을 향상시키기 위함이다.
전면에서 소스전극배선용 비아패드(VAP)를 형성할 경우, 그 개수를 하나만 형성할 수도 있고, 트랜지스터의 열방출 효율을 향상시키기 위하여 둘 이상의 복수개로 형성할 수 있다. 또한, 소스전극배선용 비아패드(VAP)를 하나만 형성할 경우에도 도 3에 도시된 것처럼 소스전극(SE)의 저면 면적의 50% 이상으로 소스전극배선용 비아패드(VAP)를 형성함으로써 전기 전도율 및 열 전도율을 향상시킬 수 있다. 소스전극배선용 비아패드(VAP)를 하나만 형성할 경우 도 3에 도시된 것처럼 그 크기를 소스전극(SE)의 크기와 모양에 근접하게 형성한다면 전기 전도율 및 열 전도율을 향상시킬 수 있다.
본 발명은 두꺼운 상태의 기판(11)을 전면에서부터 소정 깊이로 식각함으로써, 얇은 상태의 기판(11)을 후면에서부터 소정 깊이로 식각하는 것에 비해 안정적으로 식각할 수 있어 소스전극배선용 비아패드(VAP)의 폭을 넓게 형성할 수 있으므로 도 2와 도 3과 같이 소스전극배선용 비아패드(VAP)를 형성할 수 있어 전기 전도율 및 열 전도율을 향상시킬 수 있다.
이하, 제1 실시예에 따른 고전자이동도 트랜지스터의 제조 방법을 상세하게 설명한다.
도 4a 내지 도 4h는 제1 실시예에 따른 고전자이동도 트랜지스터의 제조 방법을 나타내기 위한 단면도이다.
고전자이동도 트랜지스터의 제조 방법은, 소스전극배선형성부위가 정의된 기판(11) 상부에 베이스층(10) 을 형성하는 단계, 소스전극배선형성부위의 상기 베이스층(10) 상부에 중공이 형성된 소스전극(SE)과, 소스전극배선형성부위와 이격된 상기 베이스층(10) 상부에 드레인전극(DE)을 형성하는 단계, 소스전극(SE)과 드레인전극(DE) 및 베이스층(10)의 전면에 제1 절연층(PAS1)을 형성하는 단계, 소스전극배선형성부위의 상기 소스전극(SE) 중공 내측의 제1 절연층(PAS1), 베이스층(10) 및 기판(11)을 전면에서부터 소정의 깊이로 식각하여 비아를 형성하는 단계, 상기 소스전극배선용 비아(VA)를 전도체로 충진하여 소스전극배선용 비아패드(VAP)를 형성하는 단계, 소스전극(SE)과 드레인전극(DE) 사이의 소정부위의 제1 절연층(PAS1)을 제거하여 노출된 베이스층(10) 상부에 게이트전극(GE)을 형성하는 단계를 포함한다.
게이트전극(GE)을 형성하는 단계 이후에, 전면에 제2 절연층(PAS2)을 형성하는 단계, 소스전극배선용 비아패드(VAP) 상부의 제2 절연층(PAS2) 일부를 제거하여 노출된 소스전극배선용 비아패드(VAP) 상부와 드레인전극(DE) 상부의 제1 절연층(PAS1) 및 제2 절연층(PAS2) 일부를 제거하여 노출된 드레인전극(DE) 상부에 각각 소스전극패드(PSE) 및 드레인전극패드(PDE)를 형성하는 단계, 소스전극배선용 비아패드(VAP)의 후단이 노출되도록 기판(11) 하부를 백-그라인딩하는 단계 및 기판(11)의 후면에 노출된 소스전극배선용 비아패드(VAP)와 연결되는 배면층(BSP)을 형성하는 단계를 더 포함한다.
도 4a에 도시된 바와 같이, 제1 실시예에 따른 고전자이동도 트랜지스터의 제조 방법은 소스전극배선형성부위가 정의된 기판(11) 상부에 베이스층(10)을 증착한다. 여기서, 베이스층(10)은 핵형성층(12)과 버퍼층(13)과 배리어층(15)이 적층되어 이루어질 수 있다. 그리고 핵형성층(12)과 버퍼층(13)과 배리어층(15)은 각각 알루미늄나이트라이드(AlN)와 갈륨나이트라이드(GaN)와 알루미늄 갈륨나이트라이드(AlGaN)로 이루어질 수 있다.
도 4b에 도시된 바와 같이, 상기 베이스층(10) 상부에 상기 소스전극배선형성부위를 중공으로 하는 중공 형성체인 소스전극(SE)을 형성하고, 소스전극(SE)과 이격되어 상기 베이스층(10) 상부에 드레인전극(DE)을 형성한다.
즉, 포토리소그래피(photolithography) 공정을 진행하여 소스전극(SE) 및 드레인전극(DE)이 형성될 부위의 베이스층(10)만 노출시킨 다음, 전면에 제1 도전층(미도시)을 증착하고, 리프트 오프(lift-off) 공정 등을 진행하여 상기 소스전극배선형성부위를 중공으로 하는 중공 형성체인 소스전극(SE), 및 소스전극(SE)과 이격된 드레인전극(DE)을 형성한다. 여기서, 상기 제1 도전층은 Ti/Al/Ni/Au, Ti/Al/Ti/Ni/Au 등의 오믹 접촉(ohmic contact)용 금속으로 이루어질 수 있다. 또한, 상기 제1 도전층을 증착한 후 열처리하여 오믹 접촉을 형성한다.
도 4c및 도 4d에 도시된 바와 같이, 소스전극(SE)과 드레인전극(DE)을 포함한 전면에 제1 절연층(PAS1)을 증착한다. 그리고, 제1 절연층(PAS1) 상부에 제1 시드(seed)층(SD1)을 증착한다. 여기서, 제1 절연층(PAS1)은 질화규소(silicon nitride) 등으로 이루어진다. 그리고 제1 시드층(SD1)은 스퍼터링(sputter) 등의 증착공정을 이용하여 증착되고, Ti/Cu, Ti/Al, Ti/W, Ti/Au, Ti/Ni/Cu 등으로 이루어질 수 있다.
그리고 제1 시드층(SD1) 상부에 포토리소그래피 공정을 진행하기 위해, 감광막(미도시)을 도포한다. 이후, 상기 소스전극배선형성부위에만 상기 제1감광막이 잔류되도록, 상기 감광막을 선택적으로 노광 및 현상한다.
그 다음, 상기 잔류된 감광막 양측의 제1 시드층(SD1) 상부에 메탈마스크(19)를 성장시킨다. 이때, 메탈마스크(19)는 약 7~10㎛로 성장시킨다. 여기서, 메탈마스크(19)는 니켈(Ni), 구리(Cu), 금(Au) 등으로 이루어질 수 있다.
이후, 상기 잔류된 감광막을 제거하여 상기 소스전극배선형성부위의 제1 시드층(SD1)을 노출시킨 다음, 메탈마스크(19)를 마스크로 사용하여 노출된 제1 시드층(SD1)을 식각한다.
메탈마스크(19)를 마스크로 사용하여 상기 소스전극배선형성부위의 상기 소스전극(SE) 중공 내측의 제1 절연층(PAS1), 베이스층(10), 기판(11)을 전면에서부터 소정의 깊이로 식각하여 소스전극배선용 비아(VA)를 형성한다. 본 실시예에서는 소스전극(SE)이 중공형상이며 중공부분의 제1 절연층(PAS1)과 베이스층(10)을 제거하고 중공부분을 전면에서부터 식각한다. 그러나, 소스전극(SE)이 중공형상이 아닌 경우도 가능하며, 이 경우에는 소스전극의 중앙부분을 포함하여 그 하방으로 식각할 수도 있으며, 그 공정은 당업자라면 이해할 수 있으므로 상세한 설명을 생략한다. 이러한 구조 및 공정은 후술되는 제2 실시예에서도 동일하게 적용될 수 있다.
또한, 도 4c, 도 4d에서와 같이 소스전극(SE)의 중공부위의 크기에 맞게 메탈마스크(19)와 제1 시드층(SD1)을 식각할 수도 있지만, 도 6b 및 도 6c에서와 같이 소스전극(SE)의 중공부위의 크기보다 작게 식각을 진행할 수도 있으며, 그로 인해 트랜지스터의 구조가 상이해질 수 있는 점은 당업자라면 이해할 수 있을 것이다.
도 4e에 도시된 바와 같이, 상기 소스전극 등용 비아(VA)를 도전성충진물전도체로 채운 소스전극배선용 비아패드(VAP)를 형성한다.
즉, 상기 메탈마스크(19)와 제1 시드층(SD1)을 제거하고, 소스전극배선용 비아(VA)를 포함한 전면에 제2 시드층(SD2)을 증착한다. 그리고 포토리소그래피 공정을 진행하여 상기 소스전극배선용 비아(VA) 상부의 제2 시드층(SD2)만 노출시킨 다음, 상기 노출된 제2 시드층(SD2) 상부에 도전성 충진물을전도체를 성장시켜 소스전극배선용 비아패드(VAP)를 형성한다. 그 후, 소스전극배선용 비아패드(VAP) 양측 상기 제1 절연층(PAS1) 상부의 제2 시드층(SD2)을 제거한다. 여기서, 제2 시드층(SD2)은 Ti/Cu, Ti/Al, Ti/Ni/Cu, Ti/Au 등으로 이루어질 수 있다. 그리고 상기 도전성 충진물은전도체는 구리(Cu), 금(Au) 등으로 이루어질 수 있다.
도 4f에 도시된 바와 같이, 후공정에서 형성될 게이트전극(GE) 하부부위의 상기 베이스층(10)이 노출되도록, 포토리소그래피 공정을 진행하여 제1 절연층(PAS1)을 선택 식각한다.
이후, 게이트전극(GE) 상부부위가 게이트전극(GE)의 하부부위보다 면적이 넓기 때문에, 포토리소그래피 공정을 진행하여 게이트전극(GE)의 상부부위가 안착될 제1 절연층(PAS1)을 노출시킨다. 노출된 제1 절연층(PAS1)부분은 게이트전극(GE)의 하부부위를 위해서 선택적으로 식각된 제1 절연층(PAS1)의 양측부분이다.
그 다음, 게이트전극(GE)을 형성할 부위가 노출된 전면에 제2 도전층(미도시)을 증착하고 리프트 오프 공정을 진행하여 게이트전극(GE)을 형성한다.
여기서, 상기 제2 도전층은 Ni/Au, Ti/Al/Ni/Au, Ti/Al/Ti/Ni/Au 등으로 이루어질 수 있다. 그리고 게이트전극(GE)은 소스전극(SE)과 드레인전극(DE) 사이에 형성된다.
도 4g에 도시된 바와 같이, 게이트전극(GE) 상부 및 제1 절연층(PAS1) 상부에 제2 절연층(PAS2)을 증착한다. 여기서, 제2 절연층(PAS2)은 질화규소(silicon nitride) 등으로 이루어진다.
그리고 후공정에서 형성될 소스전극패드(PSE) 하부부위와 접속되도록 소스전극배선용 비아패드(VAP)가 노출되고 드레인전극패드(PDE) 하부부위와 접속될 드레인전극(DE)이 노출되도록, 포토리소그래피 공정을 진행하여 제2 절연층(PAS2)과 제1 절연층(PAS1)을 선택 식각한다.
그 후, 상기 제2 절연층(PAS2) 상부, 상기 노출된 소스전극배선용 비아패드(VAP) 상부 및 상기 노출된 드레인전극(DE) 상부에 제3 시드층(SD3)을 증착한다. 여기서, 제3 시드층(SD3)은 Ti/Cu, Ti/Al, Ti/W, Ti/Au, Ti/Ni/Cu 등으로 이루어질 수 있다.
계속해서, 포토리소그래피 공정을 진행하여 소스전극패드(PSE) 및 드레인전극패드(PDE)가 형성될 제3 시드층(SD3)만 노출시킨 다음, 노출된 제3 시드층(SD3) 상부에 제3 도전층(미도시)을 성장시켜 소스전극배선용 비아패드(VAP) 상측에 소스전극패드(PSE)를 형성하고, 드레인전극(DE) 상측에 드레인전극패드(PDE)를 형성한다. 그 후, 소스전극패드(PSE) 양측과 드레인전극패드(PDE) 양측 제2 절연층(PAS2) 상부의 제3 시드층(SD3)을 제거한다. 여기서, 소스전극패드(PSE)와 드레인전극패드(PDE) 각각은 구리(Cu), 금(Au) 등으로 이루어진다.
여기서, 소스전극패드(PSE) 하부부위는 소스전극배선용 비아패드(VAP)의 상면과 직접 접속되는 것으로 설명되었지만, 소스전극(SE)과도 접속될 수 있다.
도 4h에 도시된 바와 같이, 소스전극패드(PSE) 및 드레인전극패드(PDE)가 형성된 기판(11)의 전면과 대향하는 기판(11)의 후면을 백-그라인딩 한다.
여기서, 기판(11) 하부의 백-그라인딩 공정으로 소스전극배선용 비아패드(VAP)의 후단이 노출된다. 이때, 소스전극배선용 비아패드(VAP)의 높이는 약 50㎛ ~ 100㎛이다. 그리고 상기 백-그라인딩 공정은 도시하지 않았으나, 저온 접합체, 캐리어 웨이퍼(carrier wafer) 등을 사용하여 진행한다. 이때, 상기 백-그라인딩 공정은 상기 소스전극배선용 비아(VA)를 형성하기 위한 기판 식각 공정 없이 진행되기 때문에, 고온 접합제보다 제거가 용이한 저온 접합제를 사용할 수 있다. 여기서, 상기 백-그라인딩 공정은 저온 접합제로써 저온 왁스(Wax)를 사용하여 진행한다.
그 다음, 소스전극배선용 비아패드(VAP)의 후단이 노출된 기판(11)의 후면에 제4 시드층(SD4)을 증착한 다음, 제4 시드층(SD4)으로부터 제4 도전층(미도시)을 성장시켜 기판(11) 후면의 배면층(BSP)를 형성한다. 여기서, 제4 시드층(SD4)은 Ti/Cu, Ti/Al, Ti/W, Ti/Au, Ti/Ni/Cu 등으로 이루어질 수 있다. 그리고 상기 배면층(BSP)은 전기 전도율 및 열 전도율을 향상시키도록, 구리(Cu), 금(Au) 등의 도전성 물질전도체로 이루어질 수 있다.
상술한 바와 같이, 제1 실시예에 따른 고전자이동도 트랜지스터 및 그의 제조방법은 소스전극과 전기적으로 연결되는 소스전극배선을 소스전극 하부에 형성하는 공정에 있어서, 백-그라인딩 공정 전의 소자 형성 공정 중에 두꺼운 상태의 기판을 전면에서부터 소정 깊이로 식각하고 충진하여 소스전극배선용 비아패드(VAP)를 형성함으로써, 백-그라인딩 공정을 진행하여 얇아진 기판의 후면에서부터 소정 깊이로 식각하는 종래 기술보다 식각속도가 증가하고, 식각 균일도를 향상시키며 기판의 크랙 발생을 억제하여 소자의 수율 및 소자의 신뢰성을 향상시킬 수 있다.
또한, 제1 실시예에 따른 고전자이동도 트랜지스터 및 그의 제조방법은 소스전극배선용 비아패드(VAP)를 형성하고 백-그라인딩 공정을 진행하기 때문에, 백-그라인딩 공정 시 고온 접합제보다 제거가 용이한 저온 접합제를 사용할 수 있어 공정이 용이하여 소자의 수율을 향상시킬 수 있다.
또한, 제1 실시예에 따른 고전자이동도 트랜지스터 및 그의 제조방법은 두꺼운 상태의 기판을 전면에서부터 소정 깊이로 식각하고 충진하여 소스전극배선용 비아패드(VAP)를 형성함으로써, 소스전극배선용 비아 전부가 충진되기 때문에 종래 기술의 대부분이 빈 소스전극배선용 비아(VA)보다 열 전도율이 높아 소자의 열방출을 향상시켜 소자의 성능을 향상시킬 수 있다.
또한, 제1 실시예에 따른 고전자이동도 트랜지스터 및 그의 제조방법은 상기와 같이 소스전극배선용 비아(VA) 전부가 충진되기 때문에, 소자의 패키징을 위한 솔더본딩 시 사용되는 솔더와 플럭스가 기판으로 유입될 수 없어 소자의 신뢰성을 향상시키고 소자의 수명 단축을 방지할 수 있다.
또한, 본 발명은 두꺼운 상태의 기판(11)을 전면에서부터 소정 깊이로 식각함으로써, 얇은 상태의 기판(11)을 후면에서부터 소정 깊이로 식각하는 것에 비해 안정적으로 식각할 수 있어 소스전극배선용 비아패드(VAP)의 폭을 넓게 형성할 수 있어 전기 전도율 및 열 전도율을 향상시킬 수 있다.
제2 실시예
도 5는 제2 실시예에 따른 고전자이동도 트랜지스터를 나타낸 단면도이다. 그리고 도 6a 내지 도 6i는 제2 실시예에 따른 고전자이동도 트랜지스터의 제조 방법을 나타내기 위한 단면도이다.
다음은 도 5와 도 6a 내지 도 6i를 참조하여, 본 발명의 고전자이동도 트랜지스터 및 그의 제조 방법의 제2 실시예를 설명한다.
상기 제2 실시예를 설명함에 있어, 제1 실시예와 동일한 구성 및 제조 방법의 설명은 생략하기로 한다.
도 5에 도시된 바와 같이, 제2 실시예에 따른 본 발명의 고전자이동도 트랜지스터는 기판(11), 베이스층(10), 중공 형상의 소스전극(SE), 드레인전극(DE), 게이트전극(GE) 및 상기 기판(11) 전면에서부터 소정의 깊이로 식각되고 충진되어 형성되며 소스전극(SE)과 전기적으로 연결되는 소스전극배선용 비아패드(VAP)를 포함한다.
여기서, 상기 소스전극배선용 비아패드(VAP) 상부에 형성되는 필드플레이트(FDP)를 더 포함하는 구성은 제1 실시예의 구성과 상이할 수 있다.
즉, 소스전극배선용 비아패드(VAP)는 기판(11), 베이스층(10) 및 필드플레이트(FDP)로 둘러싸인다. 좀 더 설명하면, 필드플레이트(FDP)는 소스전극배선용 비아패드(VAP) 상면과 소스전극(SE) 상면 일부를 접하고 게이트전극(GE)과 상기 드레인전극(DE) 사이의 상기 제2 절연층(PAS2)의 상면까지 연장되어 형성된다.
그리고, 필드플레이트(FDP)와 제2 절연층(PAS2) 상부에 형성되는 제3 절연층(PAS3), 소스전극(SE) 상부의 필드플레이트(FDP) 상면에 형성된 제3 절연층(PAS3)을 제거하고 필드플레이트(FDP) 상부에 형성되는 소스전극패드(PSE) 및 드레인전극(DE) 상부의 제3 절연층(PAS3)과 제2 절연층(PAS2) 및 제1 절연층(PAS1)을 제거하고 드레인전극(DE) 상부에 형성되는 드레인전극패드(PDE)를 더 포함한다.
이하, 제2 실시예에 따른 고전자이동도 트랜지스터의 제조 방법을 상세하게 설명한다. 제2 실시예에 따른 고전자이동도 트랜지스터의 제조 방법은, 소스전극배선형성부위가 정의된 기판(11) 상부에 베이스층(10)을 형성하는 단계, 소스전극배선형성부위의 베이스층(10) 상부에 중공이 형성된 소스전극(SE)과, 소스전극배선형성부위와 이격된 상기 베이스층(10) 상부에 드레인전극(DE)을 형성하는 단계, 소스전극(SE)과 드레인전극(DE) 및 베이스층(10)의 전면에 제1 절연층(PAS1)을 형성하는 단계, 소스전극배선형성부위의 상기 소스전극(SE) 중공 내측의 제1 절연층(PAS1), 베이스층(10) 및 기판(11)을 전면에서부터 소정의 깊이로 식각하여 소스전극배선용 비아(VA)를 형성하는 단계, 상기 소스전극배선용 비아(VA)를 전도체로 충진하여 소스전극배선용 비아패드(VAP)를 형성하는 단계, 소스전극(SE)과 드레인전극(DE) 사이의 소정부위의 제1 절연층(PAS1)을 제거하여 노출된 베이스층(10) 상부에 게이트전극(GE)을 형성하는 단계, 전면에 제2 절연층(PAS2)을 형성하는 단계, 게이트전극(GE)과 드레인전극(DE) 사이의 제2 절연층(PAS2) 상면부터 소스 전극과 소스전극배선용 비아패드(VAP) 상부의 제2 절연층(PAS2)과 제1 절연층(PAS1)의 일부를 제거하여 노출된 소스전극(SE) 및 소스전극배선용 비아패드(VAP) 상면까지 필드플레이트(FDP)를 형성하는 단계를 포함한다.
상기 필드플레이트(FDP)를 형성하는 단계 이후에, 전면에 제3 절연층(PAS3)을 형성하는 단계, 필드플레이트(FDP) 상부의 제3 절연층(PAS3) 일부를 제거하여 노출된 필드플레이트(FDP) 상부와, 드레인전극(DE) 상부의 제3 절연층(PAS3), 제2 절연층(PAS2) 및 제1 절연층(PAS1) 일부를 제거하여 노출된 드레인전극(DE) 상부에 각각 소스전극패드(PSE) 및 드레인전극패드(PDE)를 형성하는 단계, 소스전극배선용 비아패드(VAP)의 후단이 노출되도록 상기 기판(11) 후면을 백-그라인딩하는 단계 및 기판(11)의 후면에 노출된 비아패드(VAP)와 연결되는 배면층(BSP)을 형성하는 단계를 더 포함한다.
도 6a에 도시된 바와 같이, 제2 실시예에 따른 고전자이동도 트랜지스터의 제조 방법은 소스전극배선형성부위와 필드플레이트형성부위가 각각 정의된 기판(11) 상부에 베이스층(10)을 증착한다. 여기서, 베이스층(10)은 핵형성층(12)과 버퍼층(13)과 배리어층(15)이 적층되어 이루어질 수 있다.
그리고 상기 베이스층 상부에 상기 소스전극배선형성부위를 중공으로 하는 중공 형성체인 소스전극(SE)을 형성하고, 소스전극(SE)과 이격되어 상기 베이스층(10) 상부에 드레인전극(DE)을 형성한다.
도 6b및 도 6c에 도시된 바와 같이, 상기 베이스층(10) 상부에 제1 절연층(PAS1)을 증착한다. 그 후, 제1 절연층(PAS1) 상부에 제1 시드층(SD1)을 증착하고, 소스전극배선형성부위 양측의 제1 시드층(SD1) 상부에 메탈마스크(19)를 성장시킨다.
그리고 메탈마스크(19)를 마스크로 사용하여 노출된 제1 시드층(SD1)을 식각한다.
도 6c에 도시된 바와 같이, 메탈마스크(19)를 마스크로 사용하여 상기 소스전극배선형성부위의 상기 소스전극(SE) 중공 내측의 제1 절연층(PAS1)과 베이스층(10) 및 기판(11)을 전면에서부터 소정의 깊이로 식각하여 소스전극배선용비아(VA)를 형성한다.
그리고 메탈마스크(19)와 제1 시드층(SD1)을 제거하고, 소스전극배선용 비아(VA)를 도전성 충진물전도체로 채운 소스전극배선용 비아패드(VAP)를 형성한다.
이후, 후공정에서 형성될 게이트전극(GE) 하부부위의 제1 절연층(PAS1)을 선택 식각하고, 그 다음 포토리소그래피 공정, 제2 도전층 증착 공정 등의 후속 공정을 진행하여 게이트전극(GE)을 형성한다. 여기서, 게이트전극(GE)은 소스전극(SE)과 드레인전극(DE) 사이에 형성된다.
도 6d 및 도 6e에 도시된 바와 같이, 게이트전극(GE) 상부 및 제1절연층(PAS1) 상부에 제2 절연층(PAS2)을 증착하고, 상기 필드플레이트형성부위의 소스전극(SE)과 소스전극배선용 비아패드(VAP) 각각 상측부위의 제1, 제2 절연층(PAS1, PAS2)을 제거한다.
그리고, 도 6f에서처럼, 포토리소그래피 공정, 제3 도전층 증착 공정 등의 후속 공정을 진행하여 상기 게이트전극(GE)과 드레인전극(DE) 사이의 제2 절연층(PAS2)과 소스전극(SE)과 소스전극배선용 비아패드(VAP) 각각의 상측의 필드 플레이트형성부위에 소스전극(SE)과 접촉되는 필드플레이트(FDP)를 형성한다. 여기서, 필드플레이트(FDP)는 Ti/Pt/Au, Ti/Al/Ni/Au, Ti/Al/Ti/Ni/Au 등으로 이루어질 수 있다.
도 6g에 도시된 바와 같이, 필드플레이트(FDP) 상부 및 제2 절연층(PAS2) 상부에 제3 절연층(PAS3)을 증착한다. 그 다음, 후공정에서 형성될 소스전극패드형성부위의 필드플레이트(FDP)와 드레인전극패드형성부위의 드레인전극(DE)이 노출되도록, 포토리소그래피 공정을 진행하여 제1, 제2, 제3 절연층(PAS1, PAS2, PAS3)을 선택 식각한다.
도 6h에 도시된 바와 같이, 포토리소그래피 공정, 제4 도전층 증착공정 등의 후속 공정을 진행하여 소스전극배선용 비아패드(VAP) 상부에 형성된 필드플레이트(FDP) 상측에 제3 시드층(SD3)을 이용하여 소스전극패드(PSE)를 형성하고, 드레인전극(DE) 상측에 드레인전극패드(PDE)를 형성한다.
도 6i에 도시된 바와 같이, 소스전극패드(PSE) 및 드레인전극패드(PDE)가 형성된 기판(11)의 전면과 대향하는 기판(11)의 후면을 백-그라인딩 한다.
여기서, 상기 기판(11) 후면의 백-그라인딩 공정으로 소스전극배선용 비아패드(VAP)의 후단이 노출된다. 이때, 소스전극배선용 비아패드(VAP)의 높이는 약 50㎛ ~ 100㎛이다.
그 다음, 상기 소스전극배선용 비아패드(VAP)의 후단이 노출된 기판(11)의 후면에 제4 시드층(SD4)과 배면층(BSP)를 형성한다.
상기 제2 실시예에서의 소스전극배선용 비아패드(VAP)가 상기 기판(11) 전면에서부터 소정의 깊이로 식각되고 충진되어 형성되는 경우의 효과 및 이점은 제1 실시예와 실질적으로 동일할 수 있다.
이상, 본 발명의 실시예에 따른 고전자이동도 트랜지스터 및 그의 제조방법에 관한 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서는 여러 가지 실시 변형이 가능함은 자명하다.
그러므로 본 발명의 범위에는 설명된 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
즉, 전술된 실시예는 모든 면에서 예시적인 것이며, 한정적인 것이 아닌 것으로 이해되어야 하며, 본 발명의 범위는 상세한 설명보다는 후술될 특허청구범위에 의하여 나타내어지며, 그 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명은 고전자이동도 트랜지스터의 크기를 최소화할 수 있으며, 열방출이 용이하도록 하여 신뢰성을 향상시킬 수 있는 것으로 산업상 이용 가능성이 있다.

Claims (20)

  1. 소스전극배선형성부위가 정의된 기판;
    상기 기판 상부에 형성되는 베이스층;
    상기 소스전극배선형성부위의 상기 베이스층 상부에 형성되고 중공이 형성된 소스전극;
    상기 소스전극과 이격되어 상기 베이스층 상부에 형성되는 드레인전극;
    상기 소스전극과 상기 드레인전극 사이 상기 베이스층 상부에 형성되는 게이트전극; 및
    상기 소스전극의 중공 내측 상기 소스전극배선형성부위의 상기 베이스층 및 상기 기판을 전면에서부터 소정 깊이로 식각하고 전도체를 충진하여 형성되는 소스전극배선용 비아패드를 포함하는 고전자이동도 트랜지스터.
  2. 제 1항에 있어서,
    상기 베이스층 상부에 형성되는 제1 절연층을 더 포함하고,
    상기 제1 절연층은 상기 소스전극배선용 비아패드의 외면에 접하면서 상기 소스전극의 중공 외측 상면을 덮는 것을 특징으로 하는 고전자이동도 트랜지스터.
  3. 제2항에 있어서,
    상기 제1 절연층 상부에 형성되는 제2 절연층;
    상기 소스전극배선용 비아패드 상부에 형성되는 소스전극패드; 및
    상기 드레인전극 상부에 형성되는 드레인전극패드를 더 포함하고, 상기 소스전극패드는 상기 소스전극배선용 비아패드 상부의 상기 제2 절연층을 제거하고 형성되며, 상기 드레인전극패드는 상기 드레인전극 상부의 상기 제1 절연층 및 상기 제2 절연층을 제거하고 형성되는 것을 특징으로 하는 고전자이동도 트랜지스터.
  4. 제1항에 있어서,
    상기 베이스층 상부에 형성되는 제1 절연층;
    상기 제1 절연층 상부에 형성되는 제2 절연층; 및
    상기 제2 절연층 상부에 형성되는 필드플레이트를 더 포함하고,
    상기 필드플레이트는 상기 소스전극배선용 비아패드 상면과 상기 소스전극 상면 일부를 접하고 상기 게이트전극과 상기 드레인전극 사이의 상기 제2 절연층 상면까지 연장되어 형성되는 것을 특징으로 하는 고전자이동도 트랜지스터.
  5. 제 4항에 있어서,
    상기 필드플레이트와 상기 제2 절연층 상부에 형성되는 제3 절연층;
    상기 소스전극 상부의 상기 필드플레이트 상면에 형성된 상기 제3 절연층을 제거하고 상기 필드플레이트 상부에 형성되는 소스전극패드; 및
    상기 드레인전극 상부의 상기 제3 절연층과 상기 제2 절연층 및 상기 제1 절연층을 제거하고 상기 드레인전극 상부에 형성되는 드레인전극패드를 더 포함하는 것을 특징으로 하는 고전자이동도 트랜지스터.
  6. 제 1항에 있어서, 상기 소스전극배선용 비아패드는,
    전면측 방향인 상부부위의 직경이 후면측 방향인 하부부위의 직경보다 큰 고전자이동도 트랜지스터.
  7. 제 1항에 있어서, 상기 소스전극배선용 비아패드는,
    구리, 금 중 어느 하나인 고전자이동도 트랜지스터.
  8. 제 1항에 있어서, 상기 소스전극배선용 비아패드의 상면 면적은,
    상기 소스전극의 저면 면적의 50% 이상을 차지하는 것을 특징으로 하는 고전자이동도 트랜지스터.
  9. 제 1항에 있어서, 상기 소스전극배선용 비아패드는,
    적어도 하나 이상 형성되는 것을 특징으로 하는 고전자이동도 트랜지스터.
  10. 제 1항에 있어서, 상기 베이스층은,
    갈륨나이트라이드(GaN)층을 포함하는 것을 특징으로 하는 고전자이동도 트랜지스터.
  11. 소스전극배선형성부위가 정의된 기판 상부에 베이스층을 형성하는 단계;
    상기 소스전극배선형성부위의 상기 베이스층 상부에 중공이 형성된 소스전극과, 상기 소스전극배선형성부위와 이격된 상기 베이스층 상부에 드레인전극을 형성하는 단계;
    상기 소스전극과 상기 드레인전극 및 베이스층의 전면에 제1 절연층을 형성하는 단계;
    상기 소스전극배선형성부위의 상기 소스전극 중공 내측의 상기 제1 절연층, 상기 베이스층 및 상기 기판을 전면에서부터 소정의 깊이로 식각하여 소스전극배선용 비아를 형성하는 단계;
    상기 소스전극배선용 비아를 전도체로 충진하여 소스전극배선용 비아패드를 형성하는 단계; 및
    상기 소스전극과 상기 드레인전극 사이의 소정부위의 상기 제1 절연층을 제거하여 노출된 상기 베이스층 상부에 게이트전극을 형성하는 단계를 포함하는 고전자이동도 트랜지스터의 제조방법.
  12. 제 11항에 있어서, 상기 게이트전극을 형성하는 단계 이후에,
    전면에 제2 절연층을 형성하는 단계;
    상기 소스전극배선용 비아패드 상부의 상기 제2 절연층 일부를 제거하여 노출된 상기 소스전극배선용 비아패드 상부와, 상기 드레인전극 상부의 상기 제1 절연층 및 상기 제2 절연층 일부를 제거하여 노출된 상기 드레인전극 상부에 각각 소스전극패드 및 드레인전극패드를 형성하는 단계를 더 포함하는 고전자이동도 트랜지스터의 제조방법.
  13. 소스전극배선형성부위가 정의된 기판 상부에 베이스층을 형성하는 단계;
    상기 소스전극배선형성부위의 상기 베이스층 상부에 중공이 형성된 소스전극과, 상기 소스전극배선형성부위와 이격된 상기 베이스층 상부에 드레인전극을 형성하는 단계;
    상기 소스전극과 상기 드레인전극 및 베이스층의 전면에 제1 절연층을 형성하는 단계;
    상기 소스전극배선형성부위의 상기 소스전극 중공 내측의 상기 제1 절연층, 상기 베이스층 및 상기 기판을 전면에서부터 소정의 깊이로 식각하여 소스전극배선용 비아를 형성하는 단계;
    상기 소스전극배선용 비아를 전도체로 충진하여 소스전극배선용 비아패드를 형성하는 단계;
    상기 소스전극과 상기 드레인전극 사이의 소정부위의 상기 제1 절연층을 제거하여 노출된 상기 베이스층 상부에 게이트전극을 형성하는 단계;
    전면에 제2 절연층을 형성하는 단계; 및
    상기 게이트전극과 상기 드레인전극 사이의 상기 제2 절연층 상면부터 상기 소스전극과 상기 소스전극배선용 비아패드 상부의 상기 제2 절연층과 제1 절연층의 일부를 제거하여 노출된 상기 소스전극 및 상기 소스전극배선용 비아패드 상면까지 필드플레이트를 형성하는 단계를 포함하는 고전자이동도 트랜지스터의 제조방법.
  14. 제 13항에 있어서, 상기 필드플레이트를 형성하는 단계 이후에,
    전면에 제3 절연층을 형성하는 단계;
    상기 필드플레이트 상부의 제3 절연층 일부를 제거하여 노출된 상기 필드플레이트 상부와, 드레인전극 상부의 상기 제3 절연층, 상기 제2 절연층 및 상기 제1 절연층 일부를 제거하여 노출된 상기 드레인전극 상부에 각각 소스전극패드 및 드레인전극패드를 형성하는 단계를 더 포함하는 고전자이동도 트랜지스터의 제조방법.
  15. 제 12항 또는 제 14항에 있어서, 상기 소스전극패드 및 드레인전극패드를 형성하는 단계 이후에,
    상기 소스전극배선용 비아패드의 후단이 노출되도록 상기 기판 후면을 백-그라인딩하는 단계; 및
    상기 기판의 후면에 노출된 상기 비아패드와 연결되는 배면층을 형성하는 단계를 더 포함하는 고전자이동도 트랜지스터의 제조방법.
  16. 제 11항 또는 제 13항에 있어서, 상기 소스전극배선용 비아패드를 형성하는 단계는,
    상기 소스전극과 인접한 상부부위의 직경이 상기 기판과 인접한 하부부위의 직경보다 큰 상기 소스전극배선용 비아패드를 형성하는 고전자이동도 트랜지스터의 제조방법.
  17. 제 11항 또는 제 13항에 있어서, 상기 소스전극배선용 비아패드는,
    구리, 금 중 어느 하나인 고전자이동도 트랜지스터의 제조방법.
  18. 제 11항 또는 제 13항에 있어서, 상기 소스전극배선용 비아패드의 상면 면적은,
    상기 소스전극의 저면 면적의 50% 이상을 차지하는 것을 특징으로 하는 고전자이동도 트랜지스터의 제조방법.
  19. 제 11항 또는 제 13항에 있어서, 상기 소스전극배선용 비아패드는,
    적어도 하나 이상 형성되는 것을 특징으로 하는 고전자이동도 트랜지스터의 제조방법.
  20. 제 11항 또는 제 13항에 있어서, 상기 베이스층은,
    갈륨나이트라이드(GaN)층을 포함하는 것을 특징으로 하는 고전자이동도 트랜지스터의 제조방법.
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