WO2010095785A1 - 발광소자 및 발광소자 패키지 - Google Patents

발광소자 및 발광소자 패키지 Download PDF

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WO2010095785A1
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conductive semiconductor
semiconductor layer
electrode
light emitting
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최정현
강정모
김두현
김재욱
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엘지이노텍주식회사
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Definitions

  • Embodiments relate to a light emitting device and a light emitting device package.
  • LED Light Emitting Device
  • LED is a semiconductor device that converts current into light, and has been used as a light source for electronic devices including information and communication devices, along with green LEDs, starting with the commercialization of red LEDs.
  • nitride semiconductors such as Gallium Nitride (GaN) semiconductors have high thermal stability and broad bandgap, and can be combined with other elements such as In and Al to produce semiconductor layers emitting green, blue and white light. It has been attracting much attention in the field of high power electronic device development including LED because it can be easily controlled.
  • GaN Gallium Nitride
  • Embodiments provide a light emitting device and a light emitting device package in which a carrier supplied from the outside can increase a current spreading effect to the inside of the device.
  • the embodiment is to provide a light emitting device and a light emitting device package that can provide a one-wire-bonding packaging.
  • the embodiment is to provide a light emitting device and a light emitting device package capable of heat emission through a large area.
  • the embodiment is to provide a light emitting device and a light emitting device package that can improve the current spreading and thermal properties to improve the separation structure for a large area chip.
  • a light emitting device includes a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer on a substrate; A first insulating layer surrounding an outer portion of the second conductive semiconductor layer and the active layer; And a first electrode layer formed on an outer portion of the first conductive semiconductor layer.
  • the light emitting device includes a light emitting structure including a first conductive semiconductor layer, an active layer, a second conductive semiconductor layer; A first electrode on the first conductive semiconductor layer exposed by removing a portion of the second conductive semiconductor layer and the active layer; A third insulating layer formed on an outer portion of the first conductive semiconductor layer and the active layer; And a second electrode layer formed on the second conductive semiconductor layer.
  • the light emitting device package includes a first conductive semiconductor layer, an active layer, a second conductive semiconductor layer on the substrate; A first insulating layer surrounding an outer portion of the second conductive semiconductor layer and the active layer; And a first electrode layer formed on an outer portion of the first conductive semiconductor layer.
  • the embodiment can increase the current spreading (Current Spreading) effect through the chip separation structure in the case of a large area can be released through a large area.
  • the embodiment may improve the current spreading and thermal characteristics of the small-area separation structure of the large-area chip by contacting the package and the lower end of the chip through soldering to improve heat dissipation.
  • 1 and 2 are a cross-sectional view and a plan view of a light emitting device according to the first embodiment.
  • FIG. 3 is a package cross-sectional view of a light emitting device according to the first embodiment
  • 4 to 7 are sectional views of the manufacturing process of the light emitting device according to the first embodiment.
  • FIG. 10 is a package cross-sectional view of a light emitting device according to the second embodiment
  • 11 to 13 are cross-sectional views of a manufacturing process of the light emitting device according to the second embodiment.
  • 16 is a package cross-sectional view of a light emitting device according to the third embodiment.
  • 17 to 20 are sectional views of the manufacturing process of the light emitting device according to the third embodiment.
  • 21 and 22 are cross-sectional views and plan views of a light emitting device according to a fourth embodiment
  • FIG. 23 is a packaged cross-sectional view of a light emitting device according to the fourth embodiment.
  • 24 to 27 are sectional views showing the manufacturing process of the light emitting device according to the fourth embodiment.
  • each layer (film), region, pattern or structure may be “on / over” of the substrate, each layer (film), region, pad or patterns or “.
  • “on” and “under” are “directly” or “indirectly through another layer.” “Includes all that are formed.
  • the criteria for the top or bottom of each layer will be described with reference to the drawings.
  • each layer is exaggerated, omitted, or schematically illustrated for convenience and clarity of description.
  • the size of each component does not necessarily reflect the actual size.
  • 1 and 2 are a cross-sectional view and a plan view of a light emitting device according to the first embodiment.
  • 1 is a vertical cross-sectional view taken along line II ′ of FIG. 2.
  • the light emitting device includes a first conductive semiconductor layer 130, an active layer 140, and a second conductive semiconductor layer 150 formed on the substrate 110.
  • the first insulating layer 171 may include a layer 150 and an outer portion of the active layer 140, and may include a first electrode layer 135 surrounding the outer portion of the first conductive semiconductor layer 130. .
  • the first electrode layer 135 is formed on the first heat transfer layer 171, but is not limited thereto and may not be formed on the first insulating layer 171.
  • the first electrode layer 135 is formed on the substrate 110 and the buffer layer 120 in addition to the first conductive semiconductor layer 130, but is not limited thereto. May be formed only on the first conductivity type semiconductor layer 130.
  • the current spreading is improved and the thermal characteristics are increased by the effective contact area. Can be improved.
  • the light emitting device provides a method of forming an N-type electrode among two electrodes, and partially etches the outer portions of the active layer 140 and the second conductive semiconductor layer 150 during etching.
  • an N-type electrode may be formed as the first electrode layer 135 on the first conductive semiconductor layer 130, thereby making it possible to uniformly inject current into the epi. .
  • the LED chip before etching is a square chip having a diameter of 500 ⁇ m ⁇ 500 ⁇ m when viewed from the top surface, the area of about 25 ⁇ m to 50 ⁇ m is removed from each side of the square, but It is not limited.
  • the light emitting device in the horizontal type (Lateral Type) structure by forming one of the two electrodes on the outer surface of the exposed epi layer can increase the current spreading effect (Current Spreading) through the LED chip outer electrode. .
  • the current spreading effect can be increased through the chip separation structure, heat can be emitted through a large area.
  • the light emitting device has a structure in which an N-type electrode is formed by forming a first electrode layer 135 on the outer side as shown in FIGS. 1 and 2.
  • the current flow is shown in a schematic diagram, and the current flows from the upper P-type electrode 155 to the N-type electrode, which is the first electrode layer 135 formed on the outer side, to provide more uniform current spreading. You can get it.
  • the problem of localized light emission is solved, and thus, there is an advantage in reducing unnecessary heat consumption for voltage and injection current.
  • the chip of the LED structure having the N-type electrode formed on the outer side may enable bottom and side contact with the package having excellent thermal conductivity through soldering.
  • the first electrode layer 135 may include, but is not limited to, a reflective metal layer having a high reflectivity for reflecting the generated light to be extracted to the outside.
  • FIG. 3 is a package cross-sectional view of the light emitting device according to the first embodiment, and shows a final cross-sectional structure packaged with respect to the LED chip structure shown in FIG. 1.
  • thermal conductivity of the bottom substrate which is mainly used in the horizontal structure, is relatively low, so the effective release of generated heat to the outside is important.
  • the embodiment may improve the current spreading and thermal characteristics of the small-area separation structure of the large-area chip by contacting the package and the lower end of the chip through soldering to improve heat dissipation.
  • the P-type pad 250 formed at the top forms a pad electrically separated by an insulator 230 on the surface of the package, and when the wire-bonding 255 is performed, the metal package uses one electrode. And the upper P-type pad 250 forms another electrode.
  • FIG. 1 a manufacturing process of the light emitting device and the light emitting device package according to the first embodiment will be described with reference to 4 to 7.
  • FIG. 1 a manufacturing process of the light emitting device and the light emitting device package according to the first embodiment will be described with reference to 4 to 7.
  • the substrate 110 is prepared as shown in FIG. 4.
  • the substrate 110 may be a sapphire (Al 2 O 3 ) single crystal substrate, but is not limited thereto. Impurities on the surface may be removed by performing wet cleaning on the substrate 110. Thereafter, the buffer layer 120 may be formed on the substrate 110.
  • a first conductivity type semiconductor layer 130 is formed on the buffer layer 120.
  • the first conductivity type semiconductor layer 130 may be formed using a chemical vapor deposition method (CVD), molecular beam epitaxy (MBE), sputtering, or hydroxide vapor phase epitaxy (HVPE).
  • the first conductivity-type semiconductor layer 130 is n such as trimethyl gallium gas (TMGa), ammonia gas (NH 3 ), nitrogen gas (N 2 ), hydrogen gas (H 2 ) and silicon (Si) in the chamber Silane gas (SiH 4 ) containing a type impurity may be injected and formed.
  • an active layer 140 is formed on the first conductivity type semiconductor layer 130.
  • the active layer 140 has energy determined by the energy band inherent in the active layer material because electrons injected through the first conductive semiconductor layer 130 and holes injected through the second conductive semiconductor layer 150 meet each other. It is a layer that emits light.
  • the active layer 140 has a single and multi quantum well structure and a quantum wire formed by alternately stacking nitride semiconductor thin film layers having different energy bands once or several times. Structure, and may have a quantum dot structure.
  • the active layer 140 is injected with trimethyl gallium gas (TMGa), ammonia gas (NH 3 ), nitrogen gas (N 2 ), and trimethyl indium gas (TMIn) is a multi-quantum well having an InGaN / GaN structure
  • TMGa trimethyl gallium gas
  • NH 3 ammonia gas
  • N 2 nitrogen gas
  • TMIn trimethyl indium gas
  • a structure may be formed but is not limited thereto.
  • the second conductive semiconductor layer 150 may include trimethyl gallium gas (TMGa), ammonia gas (NH 3 ), nitrogen gas (N 2 ), hydrogen gas (H 2 ), and magnesium (Mg) in a chamber.
  • TMGa trimethyl gallium gas
  • NH 3 ammonia gas
  • N 2 nitrogen gas
  • H 2 hydrogen gas
  • Mg magnesium
  • EtCp 2 Mg Bicetyl cyclopentadienyl magnesium
  • EtCp 2 Mg ⁇ Mg (C 2 H 5 C 5 H 4 ) 2 ⁇ including the same p-type impurity may be formed, but is not limited thereto.
  • the ohmic layer 160 may be formed on the second conductive semiconductor layer 150.
  • the ohmic layer may be formed of indium-tin-oxide (ITO), IZO (In-ZnO), GZO (Ga-ZnO), AZO (Al-ZnO), AGZO (Al-Ga ZnO), IGZO (In- Ga ZnO), IrOx, RuOx, RuOx / ITO, Ni / IrOx / Au, and Ni / IrOx / Au / ITO, and may be formed, but are not limited to these materials.
  • the embodiment can increase the efficiency of light extraction while forming an ohmic layer while increasing the electrical conductivity.
  • the spreading of the current through the ohmic layer 160 plays a major role in the even top emission distribution of the chip.
  • outer portions of the ohmic layer 160, the second conductive semiconductor layer 150, and the active layer 140 are removed to expose the first conductive semiconductor layer 130.
  • a first pattern (not shown) is formed, and the ohmic layer 160, the second conductive semiconductor layer 150, the active layer 140, and the first conductive semiconductor layer 130 are formed as an etching mask.
  • An outer portion may be removed to expose the first conductivity type semiconductor layer 130.
  • the first pattern may be silicon nitride, silicon oxide, or a photoresist film. Thereafter, the first pattern may be removed by a wet etching or ashing process.
  • the LED chip before etching is a square chip having a diameter of 500 ⁇ m ⁇ 500 ⁇ m when viewed from an upper surface
  • the area of about 25 ⁇ m to 50 ⁇ m may be removed from the sides of the square. It is not limited.
  • the first insulating layer 171 surrounding the outer portion of the ohmic layer 160, the second conductive semiconductor layer 150, and the active layer 140 is formed.
  • the first insulating layer 171 which is a passivation layer, may be formed on an epitaxial surface that is exposed to suppress leakage current due to a surface instability state by using an oxide film, a nitride film, or the like.
  • the first insulating layer 171 serves to electrically isolate the first electrode layer 135, the active layer 140, and the second conductive semiconductor layer 150 formed thereafter.
  • the first electrode layer 135 surrounding the portion is formed.
  • the first electrode layer 135 is also formed on the first heat transfer layer 171, but is not limited thereto and may not be formed on the first insulating layer 171.
  • the first electrode layer 135 is formed on the substrate 110 and the buffer layer 120 in addition to the first conductive semiconductor layer 130, but is not limited thereto. May be formed only on the first conductivity type semiconductor layer 130.
  • the current spreading is improved and the thermal characteristics are increased by the effective contact area. Can be improved.
  • the light emitting device and the light emitting device package according to the embodiment in the horizontal type (Lateral Type) structure by forming one of the two electrodes on the outer surface of the exposed epi layer by spreading (spreading) through the LED chip edge electrode The effect can be increased.
  • the second electrode 155 may be formed on the ohmic layer 160.
  • the light emitting device and the light emitting device package according to the embodiment in the horizontal type (Lateral Type) structure by forming one of the two electrodes on the outer surface of the epi layer to increase the current spreading (Current Spreading) effect through the LED chip outer electrode You can.
  • FIG. 8 and 9 are cross-sectional views and plan views of the light emitting device according to the second embodiment
  • FIG. 10 is a packaged cross-sectional view of the light emitting device according to the second embodiment.
  • FIG. 8 is a cross-sectional view taken along line II-II ′ of FIG. 9.
  • the second embodiment can employ the technical features of the first embodiment.
  • the points of distinction from the first embodiment will be mainly described.
  • the second embodiment includes a second insulating layer 172 separating the second conductive semiconductor layer 150, the active layer 140, and the first conductive semiconductor layer 130 into a plurality of regions.
  • the epi layer is etched and separated into four quadrangles, and the uniformity is improved by distributing the current flow into four divided regions for a larger area chip for larger size. Local heat generation can also be suppressed.
  • the four divisions are not limited and may be divided into a plurality of regions such as two divisions and three divisions.
  • the first conductive semiconductor layer 130, the active layer 140, and the second conductive semiconductor layer 150 are formed on the substrate 110.
  • the buffer layer 120 may be further formed on the substrate 110
  • the ohmic layer 160 may be further formed on the second conductive semiconductor layer 150.
  • outer portions of the ohmic layer 160, the second conductivity type semiconductor layer 150, and the active layer 140 are removed to expose the first conductivity type semiconductor layer 130.
  • the ohmic layer 160, the second conductivity type semiconductor layer 150, the active layer 140, the first conductivity type semiconductor layer 130, and the buffer layer 120 are provided in a plurality of regions.
  • a second trench T2 is formed to be separated.
  • the insulating layer 171 is formed.
  • a second insulating layer 172 filling the second trench T2 is formed.
  • an insulating layer surrounding the first trench T1, the ohmic layer 160, the second conductive semiconductor layer 150, the active layer 140, and the exposed first conductive semiconductor layer 130 is provided.
  • the first insulating layer 171 and the second insulating layer 172 may be simultaneously formed by removing the insulating layer on the upper side of the ohmic layer 160.
  • the epi layer is etched and separated into square quadrants, and the current flow is divided into four divided regions for a larger area chip for larger size, thereby improving uniformity and suppressing local heat generation. You can.
  • the four divisions are not limited and may be divided into a plurality of regions such as two divisions and three divisions.
  • the first electrode layer 135 may be formed only on the first conductivity type semiconductor layer 130.
  • the common second electrode 155a may be formed on the plurality of separated second conductive semiconductor layers 150 or the ohmic layer 160.
  • the common second electrode 155a may be formed to be in contact with both of the plurality of second conductive semiconductor layers 150 or the ohmic layer 160.
  • the first electrode layer 135 and the common second electrode 155a may be simultaneously formed of the same material.
  • the metal layer above the common second electrode 155a is left and the metal layer is removed to expose the first insulating layer 171.
  • the common second electrode 155a may be formed at the same time.
  • FIG. 14 and 15 are cross-sectional views and plan views of the light emitting device according to the third embodiment
  • FIG. 16 is a packaged cross-sectional view of the light emitting device according to the third embodiment
  • 14 is a vertical cross-sectional view taken along line III-III 'of FIG. 15.
  • the third embodiment may employ the technical features of the first embodiment, and will be mainly described below in terms of being different from the first embodiment.
  • the light emitting device and the light emitting device package according to the third embodiment include a first conductive semiconductor layer 130, an active layer 140, and a second conductive semiconductor layer 150 sequentially formed on the substrate 110. And a first electrode 133 formed on the center portion of the first conductivity type semiconductor layer 130 exposed by partially removing the center portion of the second conductivity type semiconductor layer 150 and the active layer 140. 110, a third insulating layer 173 surrounding the outer portions of the first conductive semiconductor layer 130, the active layer 140, and the second conductive semiconductor layer 150, and the second conductive semiconductor layer ( The second electrode layer 157 may be included around the upper side of the 150.
  • the third embodiment has a structure in which the second electrode layer 157 to be used as a P-type electrode is formed on the outer side, and the first layer is etched by etching the center of the ohmic layer 160, the second conductive semiconductor layer 150, and the active layer 140.
  • the N-type electrode 133 is formed in the center of the conductive semiconductor layer 130. In FIG. 16, the N-type electrode 133 is wire bonded with the N-type pad 235.
  • a buffer layer 120, a first conductivity type semiconductor layer 130, an active layer 140, a second conductivity type semiconductor layer 150, and an ohmic layer 160 are formed on the substrate 110 as shown in FIG. 17. .
  • the third insulating layer 173 surrounding the portion is formed.
  • the passivation layer which is the third insulating layer 173, may be formed of an oxide film, a nitride film, or the like to serve as electrical isolation from the second electrode layer 157 formed thereafter.
  • a second electrode layer 157 is formed around the upper side of the second conductivity-type semiconductor layer 150.
  • the second electrode layer 157 may be formed to surround the third insulating layer 173.
  • the second electrode layer 157 may be formed of a metal capable of reflecting light like the first electrode layer 135, but is not limited thereto.
  • a first electrode 133 may be formed on the exposed first conductive semiconductor layer 130.
  • the first trench T1 is filled with a metal layer, and then the first pattern 310 is removed by ashing or etching, and thus, a first conductive layer.
  • the first electrode 133 may be formed on the type semiconductor layer 130.
  • FIG. 21 and 22 are cross-sectional views and plan views of the light emitting device according to the fourth embodiment
  • FIG. 23 is a packaged cross-sectional view of the light emitting device according to the fourth embodiment.
  • FIG. 21 is a vertical cross-sectional view taken along line IV-IV 'of FIG. 22.
  • the fourth embodiment can employ the technical features of the first to third embodiments. Hereinafter, a description will be given focusing on differences from the above embodiments.
  • the fourth embodiment is formed by etching and separating an epitaxial layer into quadrants.
  • current flow is divided into four divided regions for a larger area of chip for larger size, thereby improving uniformity. Local heat generation can also be suppressed.
  • the four divisions are not limited and may be divided into a plurality of regions such as two divisions and three divisions.
  • the buffer layer 120, the first conductive semiconductor layer 130, the active layer 140, the second conductive semiconductor layer 150, and the ohmic layer 160 are sequentially formed on the substrate 110. .
  • the ohmic layer 160, the second conductivity type semiconductor layer 150, the active layer 140, the first conductivity type semiconductor layer 130, and the buffer layer 120 using the second pattern 320 as a mask.
  • the second pattern 320 may be a photosensitive film or a dielectric.
  • the second pattern 320 is removed and the third pattern 330 is formed as a mask to form the ohmic layer 160, the second conductive semiconductor layer 150, and the active layer ( A portion of the center portion 140 is removed to expose the first conductivity type semiconductor layer 130.
  • a first trench T1 may be formed to partially remove a central portion of the ohmic layer 160, the second conductive semiconductor layer 150, and the active layer 140.
  • the third pattern 330 is removed by ashing or etching, and a fourth insulating layer 174 filling the second trench T2 is formed to form the ohmic layer ( 160, a third insulating layer surrounding the outer portion of the second conductive semiconductor layer 150, the active layer 140, the first conductive semiconductor layer 130, the buffer layer 120, and the substrate 110.
  • 173 can be formed.
  • an insulating layer (not shown) is formed on the chip in which the third pattern 330 is removed and the insulating layers on the first trenches T1 and the ohmic layer 160 are removed, the fourth insulating layer is removed.
  • the layer 174 and the third insulating layer 173 may be simultaneously formed, but are not limited thereto.
  • a common first electrode 133a may be formed on the exposed first conductive semiconductor layer 130 and the fourth insulating layer 174.
  • the common first electrode 133a may serve as a common electrode to contact all of the plurality of separated first conductive semiconductor layers 130.
  • the second electrode layer 157 and the common first electrode 133a may be formed at the same time.
  • a metal layer (not shown) surrounding the chip is formed, and a portion of the metal formed in the first trench T1 is removed to contact only the first conductive semiconductor layer 130.
  • the metal layer may remain to form the common first electrode 133a, and a portion of the metal layer on the ohmic layer 160 may be removed to simultaneously form the second electrode layer 157.
  • the epi layer is etched and separated into four quadrangles, and the current flow is divided into four divided regions for a larger area chip for larger size, thereby improving uniformity and suppressing local heat generation. You can.
  • the four divisions are not limited and may be divided into a plurality of regions such as two divisions and three divisions.
  • the light emitting device and the light emitting device package according to the embodiment in the horizontal type (Lateral Type) structure by forming one of the two electrodes on the outer surface of the exposed epi layer to effect the current spreading (Current Spreading) effect through the LED chip outer electrode You can increase it.
  • the embodiment is a one-wire bonding packaging because the current through the electrode formed on the outside of the chip is much better spreading and can be attached without reducing the operating voltage and wire-bonding Can be provided.
  • the embodiment may improve the current spreading and thermal characteristics of the small-area separation structure of the large-area chip by contacting the package and the lower end of the chip through soldering to improve heat dissipation.

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Abstract

실시예는 발광소자에 관한 것이다. 실시예에 따른 발광소자는 기판 상에 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층; 상기 제2 도전형 반도체층 및 상기 활성층의 외곽부를 감싸는 제1 절연층; 및 상기 제1 도전형 반도체층의 외곽부에 형성된 제1 전극층;을 포함한다.

Description

발광소자 및 발광소자 패키지
실시예는 발광소자 및 발광소자 패키지에 관한 것이다.
발광소자(Light Emitting Device:LED)는 전류를 빛으로 변환시키는 반도체소자로서, 적색 LED가 상품화된 것을 시작으로 녹색 LED와 함께 정보 통신기기를 비롯한 전자장치의 광원으로 이용되어 왔다.
예를 들어, Gallium Nitride(GaN) 반도체 등의 질화물 반도체는 높은 열적 안정성과 폭넓은 밴드갭을 가지고 있고, In, Al 등 타 원소들과 조합되어 녹색, 청색 및 백색광을 방출하는 반도체층을 제조할 수 있고, 방출파장 조절이 용이하여 LED를 포함한 고출력 전자소자 개발 분야에서 많은 주목을 받아왔다.
최근 LCD 백라이트 유닛(Back Light Unit: BLU)의 램프타입을 고출력 LED 어레이로 대체하는 고화질의 디스플레이 어플리케이션이 진행 중이다.
이러한 고출력 LED 적용의 조건에는 고휘도, 저전력, 효율적인 열방출과 같은 보편적인 요구가 만족되어야 하므로 여러 업체들간 기술적 기반를 축적하여 시장 선점에 박차를 가하고 있다.
고출력 LED 시장의 확대에 따라 열방출에 효과적인 설계기법과 관련하여 칩, 패키지, 모듈 등 다양한 단계에서의 개발이 진행되고 있다.
실시예는 외부에서 공급되는 캐리어가 소자 내부로 균일한 전류 퍼짐(Current Spreading) 효과를 증대시킬 수 있는 발광소자 및 발광소자 패키지를 제공하고자 한다.
또한, 실시예는 원 와이어 본딩(one Wire-Bonding) 패키징을 제공할 수 있는 발광소자 및 발광소자 패키지를 제공하고자 한다.
또한, 실시예는 넓은 면적을 통해 열방출할 수 있는 발광소자 및 발광소자 패키지를 제공하고자 한다.
또한, 실시예는 대면적 칩에 대한 분리 구조로 전류 퍼짐(Current Spreading) 개선 및 열적인 특성 개선할 수 있는 발광소자 및 발광소자 패키지를 제공하고자 한다.
실시예에 따른 발광소자는 기판 상에 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층; 상기 제2 도전형 반도체층 및 상기 활성층의 외곽부를 감싸는 제1 절연층; 및 상기 제1 도전형 반도체층의 외곽부에 형성된 제1 전극층;을 포함한다.
또한, 실시예에 따른 발광소자는 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 포함하는 발광구조물; 상기 제2 도전형 반도체층과 상기 활성층의 일부가 제거되어 노출된 상기 제1 도전형 반도체층 상에 제1 전극; 상기 제1 도전형 반도체층, 상기 활성층의 외곽부에 형성된 제3 절연층; 및 상기 제2 도전형 반도체층의 상에 형성된 제2 전극층;을 포함한다.
또한, 실시예에 따른 발광소자 패키지는 기판 상에 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층; 상기 제2 도전형 반도체층 및 상기 활성층의 외곽부를 감싸는 제1 절연층; 및 상기 제1 도전형 반도체층의 외곽부에 형성된 제1 전극층;을 포함할 수 있다.
또한, 실시예에 따른 발광소자 패키지는 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 포함하는 발광구조물; 상기 제2 도전형 반도체층과 상기 활성층의 일부가 제거되어 노출된 상기 제1 도전형 반도체층 상에 제1 전극; 상기 제1 도전형 반도체층, 상기 활성층의 외곽부에 형성된 제3 절연층; 및 상기 제2 도전형 반도체층의 상에 형성된 제2 전극층;을 포함할 수 있다.
실시예에 따른 발광소자 및 발광소자 패키지에 의하면 수평형(Lateral Type) 구조에서 두 전극 중 하나의 전극을 드러난 에피층 외곽에 형성함으로써 LED 칩 외곽부 전극을 통한 전류 퍼짐(Current Spreading) 효과를 증대시킬 수 있다.
또한, 실시예는 칩 외곽에 형성된 전극을 통한 전류는 스프레딩(Spreading)이 잘 일어나며 이를 통해 동작전압 감소 및 와이어 본딩(Wire-bonding )없이 부착 가능하므로 원 와이어 본딩(one Wire-Bonding) 패키징을 제공할 수 있다.
또한, 실시예는 대면적의 경우 칩 분리 구조를 통해 전류 퍼짐(Current Spreading) 효과 증대가 가능하여 넓은 면적을 통한 열방출할 수 있다.
또한, 실시예는 솔더링(Soldering)을 통해 패키지와 칩 하단부을 접촉하여 열 방출을 개선함으로써 대면적 칩의 소면적 분리 구조로 전류 퍼짐(Current Spreading) 개선 및 열적인 특성 개선할 수 있다.
도 1 및 도 2는 제1 실시예에 따른 발광소자의 단면도와 평면도.
도 3은 제1 실시예에 따른 발광소자의 패키징된 단면도.
도 4 내지 7은 제1 실시예에 따른 발광소자의 제조공정 단면도.
도 8 및 도 9는 제2 실시예에 따른 발광소자의 단면도와 평면도.
도 10은 제2 실시예에 따른 발광소자의 패키징된 단면도.
도 11 내지 13은 제2 실시예에 따른 발광소자의 제조공정 단면도.
도 14 및 도 15는 제3 실시예에 따른 발광소자의 단면도와 평면도.
도 16은 제3 실시예에 따른 발광소자의 패키징된 단면도.
도 17 내지 20은 제3 실시예에 따른 발광소자의 제조공정 단면도.
도 21 및 도 22는 제4 실시예에 따른 발광소자의 단면도와 평면도.
도 23은 제4 실시예에 따른 발광소자의 패키징된 단면도.
도 24 내지 27은 제4 실시예에 따른 발광소자의 제조공정 단면도.
이하에서 첨부된 도면을 참조하여 실시예를 상세히 설명한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상(on)/위(over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상(on)/위(over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
(제1 실시예)
도 1 및 도 2는 제1 실시예에 따른 발광소자의 단면도와 평면도이다. 도 1은 도 2의 I-I'선을 따른 수직 단면도이다.
제1 실시예에 따른 발광소자는 기판(110) 상에 형성된 제1 도전형 반도체층(130), 활성층(140), 제2 도전형 반도체층(150)을 포함하고, 상기 제2 도전형 반도체층(150)과 상기 활성층(140)의 외곽부를 감싸는 제1 절연층(171)을 구비하고, 상기 제1 도전형 반도체층(130)의 외곽부를 감싸는 제1 전극층(135)을 포함할 수 있다.
실시예에서 상기 제1 전극층(135)은 상기 제1 전열층(171) 상에도 형성되는 것으로 도시하였으나 이에 한정되는 것이 아니며 상기 제1 절연층(171) 상에 형성되지 않을 수도 있다.
또한, 상기 제1 전극층(135)은 상기 제1 도전형 반도체층(130) 외에 기판(110), 버퍼층(120) 상에도 형성되는 것으로 도시하였으나 이에 한정되는 것이 아니며, 상기 제1 전극층(135)은 상기 제1 도전형 반도체층(130) 상에만 형성될 수도 있다.
상기 제1 전극층(135)이 상기 제1 도전형 반도체층(130) 외에 기판(110), 버퍼층(120) 상에도 형성되는 경우 유효 접촉면적으로 증대로 전류 퍼짐(Current Spreading) 개선 및 열적인 특성을 개선할 수 있다.
제1 실시예에 따른 발광소자는 도 1 및 도 2와 같이 두 전극 중 N형 전극 형성방법을 제시하고 있는데, 식각시 활성층(140), 제2 도전형 반도체층(150)의 외곽부를 일부 식각하고 제1 절연층(171)으로 패시베이션 한 후 상기 제1 도전형 반도체층(130) 상에 제1 전극층(135)으로 N형 전극을 형성시킴으로써 에피 내부로의 전류 주입을 균일하게 만들어줄 수 있다.
예를 들어, 식각되기 전의 LED 칩이 상면에서 볼 때 500㎛×500㎛인 정사각형의 칩인 경우, 정사각형의 각변으로 부터 내부로 약 25㎛~50㎛ 까지의 영역을 제거되는 외곽부로 볼 수 있으나 이에 한정되는 것은 아니다.
실시예에 따른 발광소자에 의하면, 수평형(Lateral Type) 구조에서 두 전극 중 하나의 전극을 드러난 에피층 외곽에 형성함으로써 LED 칩 외곽부 전극을 통한 전류 퍼짐(Current Spreading) 효과를 증대시킬 수 있다. 또한, 실시예는 대면적의 경우 칩 분리 구조를 통해 전류 퍼짐(Current Spreading) 효과 증대가 가능하므로, 넓은 면적을 통한 열방출할 수 있다.
제1 실시예에 따른 발광소자는 도 1 및 도 2와 같이 외곽에 제1 전극층(135)을 형성하여 N형 전극으로 구현한 구조이다.
제1 실시예는 외곽부의 제1 도전형 반도체층(130)이 드러나도록 식각하여 제1 절연층(171), 예를 들어 패시베이션층(Passivation layer)으로 절연하고, 그 위에 제1 전극층(135)을 증착 후 연전도성이 우수한 재질의 패키지와 전부 또는 일부 솔더링(Soldering)을 할 수 있다. 예를 들어, 상기 패키지는 메탈 계열의 패키지 일 수 있으나 이에 한정되는 것은 아니다.
도 1에는 전류의 흐름을 도식화하여 표시하였는데 상부 P형 전극(155)으로부터 외곽에 형성된 제1 전극층(135)인 N형 전극으로 전류가 흐르는 구조를 갖게 되어 보다 균일한 전류 퍼짐(Current Spreading)을 얻을 수 있다.
제1 실시예에 의하면 국부적인 발광의 문제점을 해소하고 그로 인한 전압 및 주입 전류에 불필요한 열소모 감소에도 이점을 가지게 된다.
제1 실시예와 같이 외곽에 N형 전극을 형성한 LED 구조의 칩은 열 전도성이 우수한 패키지와 솔더링(Soldering)을 통해 바닥 및 측면부 접촉이 가능하게 할 수 있는데 이를 위해 외곽의 N형 전극인 제1 전극층(135)은 발생된 빛을 반사시켜 외부로 추출가능케 하는 반사도가 높은 반사금속층을 포함하여 형성할 수 있으나 이에 한정되는 것은 아니다.
도 3은 제1 실시예에 따른 발광소자의 패키징된 단면도로서, 상기 도 1과 같은 LED 칩 구조에 대해 패키징된 최종 단면구조를 나타낸 것인다.
칩 상부의 투명수지(260)와 같은 광추출 부를 제외하고 제1 전극층(135)과 패키지 금속 바디(210)가 솔더(Solder)(220)에 의해 접촉하여 하나의 N형 전극을 형성하고 있다.
칩 구동에 의한 전류의 흐름이 이 계면을 통해 흐를 수 있기 때문에 기존 2(two) 와이어 본딩(wire-bonding)에 의한 전류 주입보다 동작 전압을 감소시킬 수 있고 칩 내부 발광에 의해 발생되는 불필요 열적인 요소를 방출하는데도 효과적이다.
즉, 실시예에 의하면 칩 외곽에 형성된 전극을 통한 전류는 스프레딩(Spreading)이 훨씬 잘 일어나며 이를 통해 동작전압 감소 및 와이어 본딩(Wire-bonding )없이 부착 가능하므로 원 와이어 본딩(one Wire-Bonding) 패키징을 제공할 수 있다.
또한, 열적인 부분에서의 개선은 실제 고출력 응용 디스플레이에서 패키지 수명에 주요 인자가 되기 때문에 신뢰성 측면에서 이점이 생기게 된다. 특히 수평형 구조에서 주로 사용되는 바닥부 기판(substrate)의 열전도성은 상대적으로 매우 낮으므로 발생된 열의 외부로의 효과적인 방출은 중요하다.
실시예에 의하면 대면적의 경우 칩 분리 구조를 통해 전류 퍼짐(Current Spreading) 효과 증대가 가능하므로, 넓은 면적을 통한 열방출할 수 있다.
또한, 실시예는 솔더링(Soldering)을 통해 패키지와 칩 하단부을 접촉하여 열 방출을 개선함으로써 대면적 칩의 소면적 분리 구조로 전류 퍼짐(Current Spreading) 개선 및 열적인 특성 개선할 수 있다.
실시예는 상부에 형성된 P형 패드(250)는 패키지 표면에 절연체(230)로 전기적으로 분리된 패드를 형성하고, 와이어 본딩(wire-bonding)(255)을 실시하면 금속 패키지가 하나의 전극을 형성하고 상부 P형 패드(250)가 또 하나의 전극을 형성하게 된다.
이하, 4 내지 7을 참조하여 제1 실시예에 따른 발광소자 및 발광소자 패키지의 제조공정을 설명한다.
우선, 도 4와 같이 기판(110)이 준비된다. 상기 기판(110)은 사파이어(Al2O3) 단결정 기판일 수 있으나 이에 한정되는 것은 아니다. 상기 기판(110)에 대해 습식세척을 실시하여 표면의 불순물을 제거할 수 있다. 이후, 상기 기판(110) 상에 버퍼층(120)을 형성할 수 있다.
이후, 상기 버퍼층(120) 상에 제1 도전형 반도체층(130)을 형성한다. 예를 들어, 상기 제1 도전형 반도체층(130)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성할 수 있다. 또한, 상기 제1 도전형 반도체층(130)은 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 수소 가스(H2)및 실리콘(Si)와 같은 n 형 불순물을 포함하는 실란 가스(SiH4)가 주입되어 형성될 수 있다.
다음으로, 상기 제1 도전형 반도체층(130) 상에 활성층(140)을 형성한다. 상기 활성층(140)은 제1 도전형 반도체층(130)을 통해서 주입되는 전자와 제2 도전형 반도체층(150)을 통해서 주입되는 정공이 서로 만나서 활성층 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.
상기 활성층(140)은 에너지 밴드가 서로 다른 질화물 반도체 박막층을 교대로 한 번 혹은 여러 번 적층하여 이루어지는 단일(Single) 및 다중(Multi) 양자 우물(Quantum-Well) 구조, 양자 선(Quantum-Wire) 구조, 양자 점(Quantum Dot) 구조를 가질 수 있다. 예를 들어, 상기 활성층(140)은 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 트리메틸 인듐 가스(TMIn)가 주입되어 InGaN/GaN 구조를 갖는 다중 양자우물구조가 형성될 수 있으나 이에 한정되는 것은 아니다.
이후, 상기 활성층(140) 상에 제2 도전형 반도체층(150)을 형성한다. 예를 들어, 상기 제2 도전형 반도체층(150)은 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 수소 가스(H2) 및 마그네슘(Mg)과 같은 p 형 불순물을 포함하는 비세틸 사이클로 펜타디에닐 마그네슘(EtCp2Mg){Mg(C2H5C5H4)2}가 주입되어 형성될 수 있으나 이에 한정되는 것은 아니다.
이후, 상기 제2 도전형 반도체층(150) 상에 오믹층(160)을 형성할 수 있다. 예를 들어, 상기 오믹층은 ITO(Indium-Tin-Oxide), IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다. 실시예는 오믹층을 형성하여 전기적인 전도성을 높이면서 광추출의 효율을 높일 수 있다.
또한, 제1 실시예에 의하면 오믹층(160)을 통한 전류의 스프레딩(Spreading)이 고른 칩 상부 발광분포에 주요 역할을 하게 된다.
다음으로, 도 5와 같이 상기 오믹층(160), 상기 제2 도전형 반도체층(150) 및 상기 활성층(140)의 외곽부를 제거하여 상기 제1 도전형 반도체층(130)을 노출한다. 예를 들어, 제1 패턴(미도시)을 형성하고, 이를 식각마스크로 하여 오믹층(160), 제2 도전형 반도체층(150)과 활성층(140) 및 제1 도전형 반도체층(130) 외곽부를 제거하여 상기 제1 도전형 반도체층(130)을 노출시킬 수 있다. 상기 제1 패턴은 실리콘 질화물, 실리콘 산화물 또는 감광막 등일 수 있다. 이후, 상기 제1 패턴을 습식식각 또는 애싱(ashing) 공정 등에 의해 제거할 수 있다.
예를 들어, 식각되기 전의 LED 칩이 상면에서 볼 때 500㎛×500㎛인 정사각형의 칩인 경우, 정사각형의 각변으로 부터 내부로 약 25㎛~50㎛ 까지의 영역을 제거되는 외곽부로 볼 수 있으나 이에 한정되는 것은 아니다.
다음으로, 도 6과 같이 상기 오믹층(160), 상기 제2 도전형 반도체층(150) 및 상기 활성층(140)의 외곽부를 감싸는 제1 절연층(171)을 형성한다. 예를 들어, 산화막, 질화막 등을 이용하여 표면 불안전 상태로 인한 누설전류 억제를 위해 드러난 에피 표면에 보호층(Passivation layer)인 제1 절연층(171)을 형성할 수 있다. 이러한 제1 절연층(171)은 이후 형성되는 제1 전극층(135)과 활성층(140), 제2 도전형 반도체층(150)간의 전기적으로 격리역할을 하게된다.
이후, 상기 제1 절연층(171)이 형성된 상기 제2 도전형 반도체층(150) 및 상기 활성층(140)의 외곽부 및 상기 기판(110), 상기 제1 도전형 반도체층(130)의 외곽부를 감싸는 제1 전극층(135)을 형성한다.
도 6에서 상기 제1 전극층(135)은 상기 제1 전열층(171) 상에도 형성되는 것으로 도시하였으나 이에 한정되는 것이 아니며 상기 제1 절연층(171) 상에 형성되지 않을 수도 있다.
또한, 상기 제1 전극층(135)은 상기 제1 도전형 반도체층(130) 외에 기판(110), 버퍼층(120) 상에도 형성되는 것으로 도시하였으나 이에 한정되는 것이 아니며, 상기 제1 전극층(135)은 상기 제1 도전형 반도체층(130) 상에만 형성될 수도 있다.
상기 제1 전극층(135)이 상기 제1 도전형 반도체층(130) 외에 기판(110), 버퍼층(120) 상에도 형성되는 경우 유효 접촉면적으로 증대로 전류 퍼짐(Current Spreading) 개선 및 열적인 특성을 개선할 수 있다.
실시예에서 상기 제1 전극층(135)은 빛을 반사할 수 있는 금속으로 형성될 수 있다. 예를 들어, 제1 전극층(135)은 상기 활성층으로부터 방출되는 빛의 반사도가 우수한 Al, Ag, 혹은 Al이나 Ag를 포함하는 합금을 포함하는 금속층으로 이루어질 수 있다.
실시예에 따른 발광소자 및 발광소자 패키지에 의하면, 수평형(Lateral Type) 구조에서 두 전극 중 하나의 전극을 드러난 에피층 외곽에 형성함으로써 LED 칩 에지(edge)부 전극을 통한 스프레딩(Spreading) 효과를 증대시킬 수 있다.
다음으로, 도 7과 같이 상기 오믹층(160) 상에 제2 전극(155)을 형성할 수 있다.
실시예에 따른 발광소자 및 발광소자 패키지에 의하면, 수평형(Lateral Type) 구조에서 두 전극 중 하나의 전극을 에피층 외곽에 형성함으로써 LED 칩 외곽부 전극을 통한 전류 퍼짐(Current Spreading) 효과를 증대시킬 수 있다.
또한, 실시예는 대면적의 경우 칩 분리 구조를 통해 전류 퍼짐(Current Spreading) 효과 증대가 가능하므로, 넓은 면적을 통한 열방출할 수 있다.
(제2 실시예)
도 8 및 도 9는 제2 실시예에 따른 발광소자의 단면도와 평면도이며, 도 10은 제2 실시예에 따른 발광소자의 패키징된 단면도이다. 도 8은 도 9의 Ⅱ-Ⅱ'선을 따른 단면도이다.
제2 실시예는 상기 제1 실시예의 기술적인 특징을 채용할 수 있다. 이하, 제1 실시예와 차별되는 점에 대해서 주로 설명한다.
제2 실시예는 상기 제2 도전형 반도체층(150), 상기 활성층(140), 상기 제1 도전형 반도체층(130)을 복수의 영역으로 분리하는 제2 절연층(172)을 포함한다.
제2 실시예는 도 8 및 도 9와 같이 정사각형 4분할로 에피층을 식각하여 분리한 형태로서 대형화를 위한 보다 큰 면적의 칩에 대해 전류의 흐름을 4분할된 영역으로 분산시켜 균일도를 향상시키고, 국소적인 열 발생도 억제시킬 수 있다. 상기 4분할은 한정되는 것이 아니며 2분할, 3분할 등 복수의 영역으로 분리될 수 있다.
이하, 도 11 내지 13을 참조하여 제2 실시예에 따른 발광소자 및 발광소자 패키지의 제조방법을 설명한다.
도 11과 같이 기판(110) 상에 제1 도전형 반도체층(130), 활성층(140), 제2 도전형 반도체층(150)을 형성한다. 이때, 기판(110) 상에 버퍼층(120)이, 제2 도전형 반도체층(150) 상에 오믹층(160)이 더 형성될 수 있다.
이후, 상기 오믹층(160), 상기 제2 도전형 반도체층(150) 및 상기 활성층(140)의 외곽부를 제거하여 상기 제1 도전형 반도체층(130)을 노출한다.
또한, 제2 실시예는 상기 오믹층(160), 상기 제2 도전형 반도체층(150), 상기 활성층(140), 상기 제1 도전형 반도체층(130), 버퍼층(120)을 복수의 영역으로 분리하는 제2 트렌치(T2)를 형성한다.
다음으로, 도 12와 같이 상기 오믹층(160), 상기 제2 도전형 반도체층(150) 및 상기 활성층(140)의 외곽부와 상기 노출된 제1 도전형 반도체층(130)을 감싸는 제1 절연층(171)을 형성한다. 또한, 상기 제2 트렌치(T2)를 메우는 제2 절연층(172)을 형성한다. 이때, 상기 제1 트렌치(T1)와 상기 오믹층(160), 상기 제2 도전형 반도체층(150), 상기 활성층(140), 상기 노출된 제1 도전형 반도체층(130)을 감싸는 절연층(미도시)을 형성후 상기 오믹층(160) 상측의 절연층을 제거함으로써 제1 절연층(171)과 제2 절연층(172)을 동시에 형성할수도 있다.
제2 실시예는 정사각형 4분할로 에피층을 식각하여 분리한 형태로서 대형화를 위한 보다 큰 면적의 칩에 대해 전류의 흐름을 4분할된 영역으로 분산시켜 균일도를 향상시키고, 국소적인 열 발생도 억제시킬 수 있다. 상기 4분할은 한정되는 것이 아니며 2분할, 3분할 등 복수의 영역으로 분리될 수 있다.
다음으로, 상기 제1 절연층(171)이 형성된 오믹층(160), 상기 제2 도전형 반도체층(150) 및 상기 활성층(140)의 외곽부 및 상기 기판(110), 상기 제1 도전형 반도체층(130)의 외곽부를 감싸는 제1 전극층(135)을 형성할 수 있다.
상기 제1 전극층(135)은 상기 제1 도전형 반도체층(130) 상에만 형성될 수 있다.
이후, 상기 복수의 분리된 제2 도전형 반도체층(150) 또는 오믹층(160) 상에 공통 제2 전극(155a)을 형성할 수 있다. 예를 들어, 상기 공통 제2 전극(155a)은 복수로 분리된 제2 도전형 반도체층(150) 또는 오믹층(160)을 모두 접할 수 있도록 형성될 수 있다.
이때, 상기 제1 전극층(135)과 상기 공통 제2 전극(155a)은 같은 물질로 동시에 형성될 수도 있다. 예를 들어, 상기 LED 칩을 둘러 싸도록 금속층을 형성한 후 공통 제2 전극(155a) 상측의 금속층은 남기고, 제1 절연층(171)을 노출하도록 금속층을 제거하면 제1 전극층(135)과 상기 공통 제2 전극(155a)은 동시에 형성될 수도 있다.
(제3 실시예)
도 14 및 도 15는 제3 실시예에 따른 발광소자의 단면도와 평면도이며, 도 16은 제3 실시예에 따른 발광소자의 패키징된 단면도이다. 도 14는 도 15의 Ⅲ-Ⅲ'선을 따른 수직 단면도이다.
제3 실시예는 상기 제1 실시예의 기술적인 특징을 채용할 수 있으며, 이하 제1 실시예와 차별되는 점을 위주로 설명한다.
제3 실시예에 따른 발광소자 및 발광소자 패키지는 기판(110) 상에 순차적으로 형성된 제1 도전형 반도체층(130), 활성층(140), 제2 도전형 반도체층(150)을 구비하고, 상기 제2 도전형 반도체층(150) 및 상기 활성층(140)의 중심부가 일부 제거되어 노출된 제1 도전형 반도체층(130) 중심부 상에 형성된 제1 전극(133)을 구비하며, 상기 기판(110), 상기 제1 도전형 반도체층(130), 상기 활성층(140) 및 상기 제2 도전형 반도체층(150)의 외곽부를 감싸는 제3 절연층(173) 및 상기 제2 도전형 반도체층(150)의 상측 둘레에 제2 전극층(157)을 포함할 수 있다.
제3 실시예는 외곽에 P형 전극으로 사용할 제2 전극층(157)을 구현한 구조이며, 오믹층(160), 제2 도전형 반도체층(150)과 활성층(140) 중심부 식각을 통해 제1 도전형 반도체층(130) 중심부에 N형 전극(133) 형성을 형성한 예이다. 도 16에서 N형 전극(133)은 N형 패드(235)와 와이어 본딩된다.
도 17 내지 19를 참조하여 제3 실시예에 따른 발광소자 및 발광소자 패키지의 제조공정을 설명한다.
우선, 도 17과 같이 기판(110) 상에 버퍼층(120), 제1 도전형 반도체층(130), 활성층(140), 제2 도전형 반도체층(150), 오믹층(160)을 형성한다.
이후, 상기 기판(110), 상기 버퍼층(120), 상기 제1 도전형 반도체층(130), 상기 활성층(140), 상기 오믹층(160) 및 상기 제2 도전형 반도체층(150)의 외곽부를 감싸는 제3 절연층(173)을 형성한다. 예를 들어, 산화막, 질화막 등으로 제3 절연층(173)인 패시베이션층을 형성함으로써 이후 형성되는 제2 전극층(157)과의 전기적인 격리 역할을 할 수 있다.
다음으로, 도 18과 같이 상기 제2 도전형 반도체층(150)의 상측 둘레에 제2 전극층(157)을 형성한다. 이때, 상기 제2 전극층(157)은 상기 제3 절연층(173)도 감싸도록 형성될 수 있다. 상기 제2 전극층(157)은 상기 제1 전극층(135)과 같이 빛을 반사할 수 있는 금속으로 형성될 수 있으나 이에 한정되는 것은 아니다.
다음으로, 도 19와 같이 제1 패턴(310)을 마스크로하여 상기 오믹층(160), 상기 제2 도전형 반도체층(150) 및 상기 활성층(140)의 중심부를 일부 제거하여 상기 제1 도전형 반도체층(130)을 노출한다. 예를 들어, 상기 오믹층(160), 상기 제2 도전형 반도체층(150) 및 상기 활성층(140)의 중심부를 일부 제거하는 제1 트렌치(T1)를 형성할 수 있다. 상기 제1 패턴(310)은 감광막 또는 산화막, 질화막 등의 유전막일 수 있다.
다음으로, 도 20과 같이 상기 노출된 제1 도전형 반도체층(130) 상에 제1 전극(133)을 형성할 수 있다. 예를 들어, 상기 제1 패턴(310)을 잔존하는 상태에서 상기 제1 트렌치(T1)을 금속층으로 메우고, 이후 상기 제1 패턴(310)을 애싱(ashing) 또는 식각 등으로 제거하여 제1 도전형 반도체층(130) 상에 제1 전극(133)을 형성할 수 있다.
(제4 실시예)
도 21 및 도 22는 제4 실시예에 따른 발광소자의 단면도와 평면도이며, 도 23은 제4 실시예에 따른 발광소자의 패키징된 단면도이다. 도 21은 도 22의 Ⅳ-Ⅳ'선을 따른 수직 단면도이다.
제4 실시예는 상기 제1 실시예 내지 제3 실시예의 기술적인 특징을 채용할 수 있다. 이하, 상기 실시예들과 차별되는 점을 중심으로 설명한다.
제4 실시예는 상기 오믹층(160), 상기 제2 도전형 반도체층(150), 상기 활성층(140), 상기 제1 도전형 반도체층(130)을 복수의 영역으로 분리하는 제4 절연층(174)을 포함한다.
제4 실시예는 도 21 및 도 22와 같이 정사각형 4분할로 에피층을 식각하여 분리한 형태로서 대형화를 위한 보다 큰 면적의 칩에 대해 전류의 흐름을 4분할된 영역으로 분산시켜 균일도를 향상시키고, 국소적인 열 발생도 억제시킬 수 있다. 상기 4분할은 한정되는 것이 아니며 2분할, 3분할 등 복수의 영역으로 분리될 수 있다.
이하, 도 24 내지 27을 참조하여 제4 실시예에 따른 발광소자 및 발광소자 패키지의 제조방법을 설명한다.
도 24와 같이 기판(110) 상에 순차적으로 버퍼층(120), 제1 도전형 반도체층(130), 활성층(140), 제2 도전형 반도체층(150), 오믹층(160)을 형성한다.
이후, 제2 패턴(320)을 마스크로 하여 상기 오믹층(160), 상기 제2 도전형 반도체층(150), 상기 활성층(140), 상기 제1 도전형 반도체층(130), 버퍼층(120)을 복수의 영역으로 분리하는 제2 트렌치(T2)를 형성한다. 상기 제2 패턴(320)은 감광막 또는 유전체일 수 있다.
다음으로, 도 25와 같이 상기 제2 패턴(320)을 제거하고, 제3 패턴(330)을 마스크로 형성하여 상기 오믹층(160), 상기 제2 도전형 반도체층(150) 및 상기 활성층(140)의 중심부를 일부 제거하여 상기 제1 도전형 반도체층(130)을 노출한다. 예를 들어, 상기 오믹층(160), 상기 제2 도전형 반도체층(150) 및 상기 활성층(140)의 중심부를 일부 제거하는 제1 트렌치(T1)를 형성할 수 있다.
다음으로, 도 26과 같이 상기 제3 패턴(330)을 애싱(ashing) 또는 식각 등으로 제거하고, 상기 제2 트렌치(T2)를 메우는 제4 절연층(174)을 형성하고, 상기 오믹층(160), 상기 제2 도전형 반도체층(150), 상기 활성층(140), 상기 제1 도전형 반도체층(130), 상기 버퍼층(120), 상기 기판(110)의 외곽부를 감싸는 제3 절연층(173)을 형성할 수 있다. 예를 들어, 상기 제3 패턴(330)을 제거한 상태의 칩 상에 절연층(미도시)을 형성하고, 상기 제1 트렌치(T1) 및 오믹층(160) 상의 절연층을 제거하면 제4 절연층(174), 제3 절연층(173)을 동시에 형성할 수 있으나 이에 한정되는 것은 아니다.
다음으로, 도 27과 같이 상기 제3 절연층(173)이 형성된 오믹층(160), 제2 도전형 반도체층(150) 및 상기 활성층(140)의 외곽부 및 상기 기판(110), 상기 제1 도전형 반도체층(130)의 외곽부를 감싸는 제2 전극층(157)을 형성할 수 있다.
또한, 상기 노출된 제1 도전형 반도체층(130) 및 상기 제4 절연층(174) 상에 공통 제1 전극(133a)을 형성할 수 있다. 상기 공통 제1 전극(133a)은 복수로 분리된 제1 도전형 반도체층(130)에 모두 접하도록 공통 전극의 역할을 할 수 있다.
상기 제2 전극층(157)과 상기 공통 제1 전극(133a)은 동시에 형성될 수도 있다. 예를 들어, 상기 도 26의 상태에서 칩 상을 감싸는 금속층(미도시)을 형성하고, 상기 제1 트렌치(T1)에 형성된 금속중 일부를 제거하여 제1 도전형 반도체층(130)과만 접촉하도록 금속층을 잔존하여 공통 제1 전극(133a)을 형성하고, 오믹층(160) 상의 금속층의 일부를 제거하여 제2 전극층(157)을 동시에 형성할 수 있다.
제4 실시예는 정사각형 4분할로 에피층을 식각하여 분리한 형태로서 대형화를 위한 보다 큰 면적의 칩에 대해 전류의 흐름을 4분할된 영역으로 분산시켜 균일도를 향상시키고, 국소적인 열 발생도 억제시킬 수 있다. 상기 4분할은 한정되는 것이 아니며 2분할, 3분할 등 복수의 영역으로 분리될 수 있다.
실시예에 따른 발광소자 및 발광소자 패키지에 의하면, 수평형(Lateral Type) 구조에서 두 전극 중 하나의 전극을 드러난 에피층 외곽에 형성함으로써 LED 칩 외곽부 전극을 통한 전류 퍼짐(Current Spreading) 효과를 증대시킬 수 있다.
또한, 실시예는 칩 외곽에 형성된 전극을 통한 전류는 스프레딩(Spreading)이 훨씬 잘 일어나며 이를 통해 동작전압 감소 및 와이어 본딩(Wire-bonding )없이 부착 가능하므로 원 와이어 본딩(one Wire-Bonding) 패키징을 제공할 수 있다.
또한, 실시예는 대면적의 경우 칩 분리 구조를 통해 전류 퍼짐(Current Spreading) 효과 증대가 가능하므로, 넓은 면적을 통한 열방출할 수 있다.
또한, 실시예는 솔더링(Soldering)을 통해 패키지와 칩 하단부을 접촉하여 열 방출을 개선함으로써 대면적 칩의 소면적 분리 구조로 전류 퍼짐(Current Spreading) 개선 및 열적인 특성 개선할 수 있다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 기판 상에 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층;
    상기 제2 도전형 반도체층 및 상기 활성층의 외곽부를 감싸는 제1 절연층; 및
    상기 제1 도전형 반도체층의 외곽부에 형성된 제1 전극층;을 포함하는 발광소자.
  2. 제1 항에 있어서,
    상기 제1 전극층은
    상기 제1 절연층, 상기 기판 중 적어도 하나의 일부분까지 연장되어 형성되는 발광소자.
  3. 제1 항에 있어서,
    상기 제1 전극층은
    상기 제1 도전형 반도체층 상에만 형성된 발광소자.
  4. 제1 항에 있어서,
    상기 제2 도전형 반도체층, 상기 활성층, 상기 제1 도전형 반도체층을 복수의 영역으로 분리하는 제2 절연층을 포함하는 발광소자.
  5. 제4 항에 있어서,
    상기 제1 절연층과 상기 제2 절연층은 같은 물질인 발광소자.
  6. 제4 항에 있어서,
    상기 복수의 분리된 제2 도전형 반도체층 상에 공통 제2 전극을 포함하는 발광소자.
  7. 제6 항에 있어서,
    상기 공통 제2 전극과 상기 제1 전극층은 같은 물질인 발광소자.
  8. 제6 항에 있어서,
    상기 공통 제2 전극은 상기 복수로 분리된 제2 도전형 반도체층과 모두 접하는 발광소자.
  9. 제1 항에 있어서,
    상기 제1 전극층은
    반사금속층을 포함하는 발광소자.
  10. 제1 항에 있어서,
    상기 제2 도전형 반도체층 상에 오믹층을 포함하는 발광소자.
  11. 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 포함하는 발광구조물;
    상기 제2 도전형 반도체층과 상기 활성층의 일부가 제거되어 노출된 상기 제1 도전형 반도체층 상에 제1 전극;
    상기 제1 도전형 반도체층, 상기 활성층의 외곽부에 형성된 제3 절연층; 및
    상기 제2 도전형 반도체층의 상에 형성된 제2 전극층;을 포함하는 발광소자.
  12. 제11 항에 있어서,
    상기 제2 전극층은
    상기 제3 절연층의 일부를 감싸는 발광소자.
  13. 제11 항에 있어서,
    상기 제2 도전형 반도체층, 상기 활성층, 상기 제1 도전형 반도체층을 복수의 영역으로 분리하는 제4 절연층을 포함하는 발광소자.
  14. 제13 항에 있어서,
    상기 제1 전극은 상기 복수로 분리된 제1 도전형 반도체층 상에 공통 제1 전극으로 형성되는 발광소자.
  15. 제11 항에 있어서,
    상기 제2 전극층은 반사전극층, 투명전극층 중 적어도 하나를 포함하는 발광소자.
  16. 기판 상에 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층;
    상기 제2 도전형 반도체층 및 상기 활성층의 외곽부를 감싸는 제1 절연층; 및
    상기 제1 도전형 반도체층의 외곽부에 형성된 제1 전극층;을 포함하는 발광소자 패키지.
  17. 제16 항에 있어서,
    상기 제1 전극층은
    상기 제1 절연층, 상기 기판 중 적어도 하나의 일부분까지 연장되어 형성되는 발광소자 패키지.
  18. 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 포함하는 발광구조물;
    상기 제2 도전형 반도체층과 상기 활성층의 일부가 제거되어 노출된 상기 제1 도전형 반도체층 상에 제1 전극;
    상기 제1 도전형 반도체층, 상기 활성층의 외곽부에 형성된 제3 절연층; 및
    상기 제2 도전형 반도체층의 상에 형성된 제2 전극층;을 포함하는 발광소자 패키지.
  19. 제18 항에 있어서,
    상기 제2 전극층은
    상기 제3 절연층의 일부를 감싸는 발광소자.
  20. 제18 항에 있어서,
    상기 제2 도전형 반도체층, 상기 활성층, 상기 제1 도전형 반도체층을 복수의 영역으로 분리하는 제4 절연층을 포함하는 발광소자.
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