CN111490099A - 半导体器件和半导体器件制造方法 - Google Patents

半导体器件和半导体器件制造方法 Download PDF

Info

Publication number
CN111490099A
CN111490099A CN201910075271.6A CN201910075271A CN111490099A CN 111490099 A CN111490099 A CN 111490099A CN 201910075271 A CN201910075271 A CN 201910075271A CN 111490099 A CN111490099 A CN 111490099A
Authority
CN
China
Prior art keywords
substrate
layer
semiconductor device
manufacturing
heat dissipation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910075271.6A
Other languages
English (en)
Other versions
CN111490099B (zh
Inventor
韩啸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suzhou Nexun High Energy Semiconductor Co ltd
Original Assignee
Suzhou Nexun High Energy Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Suzhou Nexun High Energy Semiconductor Co ltd filed Critical Suzhou Nexun High Energy Semiconductor Co ltd
Priority to CN201910075271.6A priority Critical patent/CN111490099B/zh
Publication of CN111490099A publication Critical patent/CN111490099A/zh
Application granted granted Critical
Publication of CN111490099B publication Critical patent/CN111490099B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本申请提供的半导体器件和半导体器件制造方法，涉及半导体技术领域。其中，半导体器件包括：衬底；在所述衬底上制作的半导体层；基于所述半导体层远离所述衬底的一侧制作的源极、栅极和漏极；散热结构，该散热结构与所述源极接触并贯穿所述半导体层后与所述衬底接触，且该散热结构靠近所述衬底的一端至少延伸至所述栅极对应的位置。通过上述设置，可以改善现有的半导体器件中存在的散热效果较差的问题。

Description

半导体器件和半导体器件制造方法
技术领域
本申请涉及半导体技术领域，具体而言，涉及一种半导体器件和半导体器件制造方法。
背景技术
在现有的高电子迁移率晶体管(High Electron Mobility Transistor，HEMT)器件中，由于衬底与缓冲层之间的成核层存在大量位错，导致形成热传递障碍区，增加了器件整体的热阻。并且，这部分热阻在整体热阻中占较大比例。
其中，现有技术中一般通过在源极对应的位置开设通孔，以实现散热的目的。经发明人研究发现，在HEMT器件中，产生热量最大的区域为栅极，因而，通过上述通孔难以对栅极产生的热量进行有效地散热，进而导致器件整体容易出现高温的问题。
因此，提供一种可以对栅极进行有效地散热以避免器件整体出现高温的问题的技术方案，是亟待解决的技术问题。
发明内容
有鉴于此，本申请的目的在于提供一种半导体器件和半导体器件制造方法，以改善现有的半导体器件中存在的散热效果较差的问题。
为实现上述目的，本申请实施例采用如下技术方案：
一种半导体器件，包括：
衬底；
在所述衬底上制作的半导体层；
基于所述半导体层远离所述衬底的一侧制作的源极、栅极和漏极；以及
散热结构，该散热结构与所述源极接触并贯穿所述半导体层后与所述衬底接触，且该散热结构靠近所述衬底的一端至少延伸至所述栅极对应的位置。
在本申请实施例较佳的选择中，在上述半导体器件中，所述散热结构靠近所述衬底的一端至少延伸至所述栅极远离所述源极的一侧对应的位置，以完全覆盖所述栅极在所述衬底上的投影。
在本申请实施例较佳的选择中，在上述半导体器件中，所述散热结构包括第一部分和第二部分，该第一部分至少从所述源极靠近所述衬底的一面贯穿至所述衬底，该第二部分沿不平行于该第一部分的方向延伸至所述栅极对应的位置。
在本申请实施例较佳的选择中，在上述半导体器件中，所述第一部分沿垂直于所述衬底的方向至少从所述源极靠近所述衬底的一面贯穿至所述衬底，所述第二部分沿垂直于所述第一部分的方向延伸至所述栅极对应的位置。
在本申请实施例较佳的选择中，在上述半导体器件中，所述第二部分的厚度大于或等于所述成核层的厚度，且小于或等于所述成核层与所述牺牲层的厚度之和。
在本申请实施例较佳的选择中，在上述半导体器件中，所述第一部分的截面积大于或等于2um*2um。
在本申请实施例较佳的选择中，在上述半导体器件中，所述第一部分在所述源极的宽度方向上的宽度小于或等于该源极的宽度的一半。
在本申请实施例较佳的选择中，在上述半导体器件中，在所述源极的长度方向上分布有多个所述第一部分，且任意相邻两个第一部分之间的间距小于或等于该第一部分与所述栅极之间的距离、大于或等于该第一部分在所述源极的长度方向上的宽度。
在本申请实施例较佳的选择中，在上述半导体器件中，所述半导体层包括：
在所述衬底上制作的成核层；
在所述成核层远离所述衬底的一面制作的缓冲层；
在所述缓冲层远离所述成核层的一面制作的势垒层；
其中，所述第二部分的厚度等于所述成核层的厚度。
在本申请实施例较佳的选择中，在上述半导体器件中，所述半导体层包括：
在所述衬底上制作的成核层；
在所述成核层远离所述衬底的一面制作的牺牲层；
在所述牺牲层远离所述成核层的一面制作的缓冲层；
在所述缓冲层远离所述牺牲层的一面制作的势垒层；
其中，所述第二部分的厚度大于或等于所述成核层的厚度，且小于或等于所述成核层与所述牺牲层的厚度之和。
在上述基础上，本申请实施例还提供了一种半导体器件制造方法，用于制造上述半导体器件，所述方法包括：
提供一衬底，并在该衬底上制作半导体层；
制作贯穿所述半导体层后与所述衬底接触的散热结构；
制作形成位于所述半导体层远离衬底一侧的源极、栅极和漏极，其中，所述源极与所述散热结构接触，所述栅极在所述衬底上的投影与所述散热结构靠近所述衬底的一端至少部分重合。
在本申请实施例较佳的选择中，在上述半导体器件制造方法中，所述散热结构靠近所述衬底的一端至少延伸至所述栅极远离所述源极的一侧对应的位置，以完全覆盖所述栅极在所述衬底上的投影。
在本申请实施例较佳的选择中，在上述半导体器件制造方法中，所述散热结构包括第一部分和第二部分，该第一部分至少从所述源极靠近所述衬底的一面贯穿至所述衬底靠近所述源极的一面，该第二部分沿不平行于该第一部分的方向延伸至所述栅极对应的位置。
在本申请实施例较佳的选择中，在上述半导体器件制造方法中，所述在该衬底上制作半导体层的步骤，包括：
在该衬底上制作成核层；
在所述成核层远离所述衬底的一面制作缓冲层；
在所述缓冲层远离所述成核层的一面制作势垒层；
其中，所述第一部分沿垂直于所述衬底的方向至少从所述源极靠近所述衬底的一面贯穿至所述衬底，所述第二部分沿垂直于所述第一部分的方向延伸至所述栅极对应的位置，所述第二部分的厚度等于所述成核层的厚度。
在本申请实施例较佳的选择中，在上述半导体器件制造方法中，所述在该衬底上制作半导体层的步骤，包括：在该衬底上制作成核层；
在所述成核层远离所述衬底的一面制作牺牲层；
在所述牺牲层远离所述成核层的一面制作缓冲层；
在所述缓冲层远离所述牺牲层的一面制作势垒层；
其中，所述第一部分沿垂直于所述衬底的方向至少从所述源极靠近所述衬底的一面贯穿至所述衬底，所述第二部分沿垂直于所述第一部分的方向延伸至所述栅极对应的位置，所述第二部分的厚度大于或等于所述成核层的厚度，且小于或等于所述成核层与所述牺牲层的厚度之和。
在本申请实施例较佳的选择中，在上述半导体器件制造方法中，制作贯穿所述半导体层后与所述衬底接触的散热结构的步骤，包括：
包括：
在所述半导体层通过刻蚀形成一通孔，其中，该通孔贯穿所述半导体层后与所述衬底接触，且该通孔靠近所述衬底的一端至少延伸至所述栅极对应的位置；
在所述通孔中填充导热材料，形成散热结构。
本申请提供的半导体器件和半导体器件制造方法，通过设置与源极接触并贯穿半导体层后与衬底接触的散热结构，且该散热结构靠近衬底的一端至少延伸至栅极对应的位置，从而对栅极产生的热量进行有效地传导，进而改善现有的半导体器件中存在的散热效果较差的问题，有效地避免了现有的半导体器件中由于栅极的热量不能被及时传导而导致半导体器件容易出现高温的问题，具有极高的实用价值，保证了半导体器件使用的安全性。
为使本申请的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
图1为本申请实施例提供的半导体器件的结构示意图。
图2为本申请实施例提供的半导体器件的另一结构示意图。
图3为本申请实施例提供的半导体器件的另一结构示意图。
图4为本申请实施例提供的半导体器件的另一结构示意图。
图5为本申请实施例提供的半导体器件的另一结构示意图。
图6为本申请实施例提供的半导体器件的另一结构示意图。
图7为本申请实施例提供的多个散热结构与源极的对应关系图。
图8为本申请实施例提供的牺牲层的结构示意图。
图9为本申请实施例提供的半导体器件制造方法的流程示意图。
图10为本申请实施例提供的制作半导体层的流程示意图。
图11为本申请实施例提供的制作散热结构和金属电极的效果示意图。
图12为本申请实施例提供的制作散热结构和金属电极的另一效果示意图。
图13为本申请实施例提供的制作散热结构和金属电极的另一效果示意图。
图14为本申请实施例提供的制作散热结构的效果示意图。
图标：100-半导体器件；110-衬底；120-成核层；130-牺牲层；140-缓冲层；150-势垒层；160-帽层；171-源极；173-漏极；175-栅极；180-散热结构；181-通孔；181a-第一通孔；181b-第二通孔；183-导热材料。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例只是本申请的一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。在本申请的描述中，术语“第一”、“第二”、“第三”、“第四”等仅用于区分描述，而不能理解为只是或暗示相对重要性。
如图1和图2所示，本申请实施例提供了一种半导体器件100，可以包括衬底110、半导体层、金属电极和散热结构180。
详细地，在本实施例中，所述半导体层在所述衬底110上制作形成。所述金属电极基于所述半导体层远离所述衬底110的一侧制作形成，且可以包括源极171、漏极173和栅极175。所述散热结构180与所述源极171接触并贯穿所述半导体层后与所述衬底110接触，且该散热结构180靠近所述衬底110的一端至少延伸至所述栅极175对应的位置。
其中，“该散热结构180靠近所述衬底110的一端至少延伸至所述栅极175对应的位置”是指，所述散热结构180在所述衬底110上的投影与所述栅极175在所述衬底110上的投影至少部分重合。通过上述设置，所述散热结构180可以对所述栅极175产生的热量进行有效地传导，进而改善现有技术中存在的散热效果较差的问题，有效地避免了由于栅极175的热量不能被及时传导而导致器件容易出现高温的问题，具有极高的实用价值，保证了器件使用的安全性。
可选地，所述半导体层的具体构成不受限制，可以根据实际应用需求进行选择。例如，在一种可以替代的示例中，所述半导体层可以包括成核层120、缓冲层140和势垒层150(如图1)。所述成核层120在所述衬底110上制作形成。所述缓冲层140在所述成核层120远离所述衬底110的一面制作形成。所述势垒层150在所述缓冲层140远离所述成核层120的一面制作。
又例如，在另一种可以替代的示例中，所述半导体层可以包括成核层120、牺牲层130、缓冲层140和势垒层150(如图2)。所述成核层120在所述衬底110上制作形成。所述牺牲层130在所述成核层120远离所述衬底110的一面制作形成。所述缓冲层140在所述牺牲层130远离所述成核层120的一面制作形成。所述势垒层150在所述缓冲层140远离所述牺牲层130的一面制作。
可选地，所述散热结构180的具体设置方式不受限制，可以根据实际应用需求进行选择，例如，可以考虑刻蚀工艺、散热需求等因素。在本实施例中，为了有效地提高散热结构180的热传导能力，以对所述栅极175产生的热量进行有效地传导，所述散热结构180靠近所述衬底110的一端可以至少延伸至所述栅极175远离所述源极171的一侧对应的位置，以完全覆盖所述栅极175在所述衬底110上的投影。
也就是说，在一种可以替代的示例中，如图3所示，所述散热结构180靠近所述衬底110的一端在所述衬底110上的投影与所述栅极175远离所述源极171的一侧在所述衬底110上的投影重合。在另一种可以替代的示例中，如图4所示，所述栅极175远离所述源极171的一侧在所述衬底110上的投影位于所述散热结构180在所述衬底110上的投影的内部。
其中，所述散热结构180的组成不受限制，可以根据实际应用需求进行选择。例如，在一种可以替代的示例中，如图5所示，所述散热结构180可以包括一个部分，该部分可以沿不垂直于所述衬底110的方向从所述源极171延伸至所述衬底110，并且，靠近该衬底110的一端至少延伸至所述栅极175对应的位置。
也就是说，在如图5所示的示例中，所述散热结构180的延伸方向与所述衬底110的垂直方向存在不为0的一个倾角。并且，该倾角的大小不受限制，根据对刻蚀工艺、散热需求进行选择即可，在此不做具体限定。
又例如，在另一种可以替代的示例中，如图1-4所示，所述散热结构180可以包括两个部分，分别为第一部分和第二部分。其中，所述第一部分至少从所述源极171靠近所述衬底110的一面贯穿至所述衬底110，所述第二部分沿不平行于该第一部分的方向延伸至所述栅极175对应的位置。
在一种具体的应用示例中，所述第一部分沿垂直于所述衬底110的方向至少从所述源极171靠近所述衬底110的一面贯穿至所述衬底110，所述第二部分沿垂直于所述第一部分的方向延伸至所述栅极175对应的位置。也就是说，所述第一部分和所述第二部分可以形成“L”型。
需要说明的是，在形成所述第二部分时，该第二部分的一端可以沿第一方向延伸至所述栅极175对应的位置、另一端也可以沿第二方向进行延伸。其中，所述第一方向和所述第二方向平行且相反，以使所述第一部分和所述第二部分形成“倒T”型(如图6所示)。
可选地，在上述“L”或“倒T”的散热结构180中，所述第一部分的具体设置方式不受限制，可以根据实际应用需求进行选择。例如，在一种可以替代的示例中，为实现对所述栅极175产生的热量的有效传导，所述第一部分与所述栅极175之间的距离可以小于或等于1um。其中，所述第一部分与所述栅极175之间的距离为L1。
其中，为避免所述散热结构180在平行于所述衬底110的方向上形成的截面的截面积较小而导致散热效果不佳的问题，在本实施例中，该截面积大于或等于2um*2um。也就是说，该截面积的最小值可以为4um2。
并且，所述第一部分在所述源极171的宽度方向上的宽度小于或等于该源极171的宽度的一半。其中，所述第一部分在所述源极171的宽度方向上的宽度为d1，所述源极171的宽度为d2。
可选地，所述第一部分的数量不受限制，可以根据实际应用需求进行选择，例如，可以根据对散热的需求进行选择。在本实施例中，结合图7，所述第一部分可以为多个。其中，多个所述第一部分可以在所述源极171的长度方向上依次分布。其中，任意相邻两个第一部分之间的间距小于或等于该第一部分与所述栅极175之间的距离、大于或等于该第一部分在所述源极171的长度方向上的宽度。
通过上述关于所述第一部分的设置，可以使所述第一部分不会因截面积过小而导致热传导能力降低的问题，并且，也不会因截面积过大而导致所述源极171与所述势垒层150的接触面积过小，进而对所述源极171的接触电阻造成影响的问题。
可选地，在上述“L”或“倒T”的散热结构180中，所述第二部分的具体设置方式也不受限制，可以根据实际应用需求进行选择。例如，在一种可以替代的示例中，所述半导体层可以包括成核层120、缓冲层140和势垒层150(如图1)，所述第二部分位于成核层120中，且第二部分的厚度等于所述成核层120的厚度。由于成核层120的厚度一般比较薄，会造成刻蚀第二部分困难，所以在一种示例中，所述半导体层可以包括成核层120、牺牲层130、缓冲层140和势垒层150(如图2)，所述第二部分位于成核层120和牺牲层130中，第二部分的厚度大于或等于所述成核层120的厚度且小于或等于所述成核层120与所述牺牲层130的厚度之和。
也就是说，所述第二部分可以贯穿所述成核层120，以有效避免该成核层120阻挡所述栅极175的热量传导，并且，为了避免对所述缓冲层140造成影响，进而因与所述漏极173的距离过小而导致半导体器件100的耐压能力降低的问题。在本实施例中，所述第二部分可以贯穿所述成核层120和所述牺牲层130后，与所述缓冲层140靠近所述衬底110的一面接触。
其中，考虑到形成所述第二部分的步骤中会存在刻蚀工艺，为避免该刻蚀工艺对所述缓冲层140进行刻蚀，且能够对成核层120进行快速有效的刻蚀，在本实施例中，所述牺牲层130可以包括GaN层和AlGaN层，或包括第一AlGaN层和与该第一AlGaN层具有不同Al组分的第二AlGaN层。
需要说明的是，包括的GaN层和AlGaN层或第一AlGaN层第二AlGaN层的具体数量不受限制，可以根据实际应用需求进行选择。例如，结合图8，每一种材料的层状结构可以为3-5个，且不同材料的层状结构可以交替排列。
并且，在包括的GaN层和AlGaN层的牺牲层130中，从靠近所述衬底110至远离所述衬底110的方向上，各AlGaN层中Al的组分依次降低，且属于15％-40％。在包括第一AlGaN层和第二AlGaN层的牺牲层130中，与所述成核层120接触的层状结构中Al的组分小于与所述成核层120不接触的层状结构中Al的组分，例如，与所述成核层120接触的层状结构中Al的组分可以小于10％，与所述成核层120不接触的层状结构中Al的组分可以为15％-40％。
其中，靠近所述衬底110的层状结构的厚度可以大于远离所述衬底110的层状结构的厚度。例如，与所述成核层120接触的层状结构的厚度可以为20nm，与所述成核层120不接触的层状结构的厚度可以为2-10nm。
其中，需要说明的是，在上述的示例中，所述半导体器件100还可以包括帽层160。并且，该帽层160在所述势垒层150远离所述缓冲层140的一面制作形成。
结合图9，本申请实施例还提供一种半导体器件制造方法，可以用于制备上述的半导体器件100。其中，所述半导体器件制造方法可以包括步骤S110-步骤S130，具体内容如下所述。
步骤S110，提供一衬底110，并在该衬底110上制作半导体层。
在本实施例中，可以先获取一衬底110，并对该衬底110进行清洗处理。然后，在完成清洗处理之后的衬底110上制作形成所述半导体层。例如，可以通过在所述衬底110上沉积半导体材料，以形成所述半导体层。
其中，所述衬底110的材料不受限制，可以根据实际应用需求进行选择，例如，可以包括，但不限于SiC、蓝宝石、GaN、Si等一种或多种的混合。
步骤S120，制作贯穿所述半导体层后与所述衬底110接触的散热结构180。
在本实施例中，在制作形成所述半导体层后，可以基于所述半导体层远离所述衬底110的一面制作贯穿所述半导体层后与所述衬底110接触的散热结构180。例如，可以先制作贯穿所述半导体层的通孔181，然后，在该通孔181中填充导热材料183以形成所述散热结构180。
步骤S130，制作形成位于所述半导体层远离衬底110一侧的源极171、栅极175和漏极173。
在本实施例中，在制作形成所述半导体层后，可以基于所述半导体层远离所述衬底110的一面制作源极171、栅极175和漏极173。所述源极171与所述散热结构180接触，所述栅极175在所述衬底110上的投影与所述散热结构180靠近所述衬底110的一端至少部分重合。
其中，所述散热结构180与所述源极171、漏极173和栅极175的具体关系不受限制，可以根据实际应用需求进行选择。例如，所述散热结构180靠近所述衬底110的一端至少延伸至所述栅极175远离所述源极171的一侧对应的位置。又例如，所述散热结构180可以包括第一部分和第二部分，该第一部分至少从所述源极171靠近所述衬底110的一面贯穿至所述衬底110靠近所述源极171的一面，该第二部分沿不平行于该第一部分的方向延伸至所述栅极175对应的位置。
在本实施例中，所述散热结构180具体的构成可以参照图1-图8所示的内容，以及前文中对图1-图8的解释说明，在此不再一一赘述。
可选地，根据所述半导体层的具体构成不同，制作所述半导体层的步骤也可以不同。例如，在另一种可以替代的示例中，制作所述半导体层的步骤可以包括以下子步骤：在所述衬底110上制作成核层120；在所述成核层120远离所述衬底110的一面制作缓冲层140；在所述缓冲层140远离所述成核层120的一面制作势垒层150。
又例如，在一种可以替代的示例中，结合图10，制作所述半导体层的步骤可以包括步骤S111、步骤S112、步骤S113和步骤S114，具体内容如下所述。
步骤S111，在所述衬底110上制作成核层120。
在本实施例中，可以通过在所述衬底110上沉积GaN、AlGaN或其它半导体材料，以形成所述成核层120。
步骤S112，在所述成核层120远离所述衬底110的一面制作牺牲层130。
在本实施例中，在制作形成所述成核层120之后，还可以在所述成核层120远离所述衬底110的一面制作形成所述牺牲层130。例如，可以通过在所述成核层120上沉积GaN和/或AlGaN，以形成所述牺牲层130。
在一种可以替代的示例中，所述牺牲层130可以包括GaN层和AlGaN层。在另一种可以替代的示例中，所述牺牲层130可以包括具有不同Al组分的AlGaN层。其中，所述牺牲层130具体的构成可以参照前文对所述半导体器件100的描述，在此不再一一赘述。
步骤S113，在所述牺牲层130远离所述成核层120的一面制作缓冲层140。
在本实施例中，在制作形成所述牺牲层130之后，还可以在所述牺牲层130远离所述成核层120的一面制作所述缓冲层140。例如，可以通过所述所述牺牲层130上沉积GaN、AlGaN或其它半导体材料，以形成所述缓冲层140。
步骤S114，在所述缓冲层140远离所述牺牲层130的一面制作势垒层150。
在本实施例中，在制作形成所述缓冲层140之后，还可以在所述缓冲层140远离所述牺牲层130的一面制作所述势垒层150。例如，可以通过在所述缓冲层140上沉积AlGaN、AlN或其它半导体材料，以形成所述势垒层150。
需要说明的是，步骤S120和步骤S130之间没有具体的先后顺序，可以根据实际应用需求进行选择。例如，既可以是先通过步骤S120制作形成所述散热结构180，也可以是先通过步骤S130制作形成所述源极171、栅极175和漏极173。
例如，在一种可以替代的示例中，如图11所示，可以先制作所述散热结构180，然后，再制作所述源极171、漏极173和栅极175。具体的步骤可以为：
在所述势垒层150远离所述缓冲层140的一面通过刻蚀形成一通孔181，其中，该通孔181贯穿所述势垒层150、缓冲层140、牺牲层130以及成核层120后与所述衬底110接触，且该通孔181靠近所述衬底110的一端至少延伸至所述栅极175对应的位置；
在所述通孔181中填充导热材料183，形成所述散热结构180；
在制作形成所述散热结构180之后，在所述势垒层150远离所述缓冲层140的一面通过沉积GaN、AlGaN或其它半导体材料，以形成帽层160；
然后，通过对所述帽层160进行刻蚀形成源极槽、漏极槽和栅极槽，并通过在该源极槽、漏极槽和栅极槽分别沉积金属材料，以形成所述源极171、漏极173和栅极175。
又例如，在另一种可以替代的示例中，如图12所示，也可以通过另一种方式先制作所述散热结构180，然后，再制作所述源极171、漏极173和栅极175。具体的步骤可以为：
在所述势垒层150远离所述缓冲层140的一面制作所述帽层160；
在所述帽层160远离所述势垒层150的一面通过刻蚀形成一通孔181，其中，该通孔181贯穿所述帽层160、势垒层150、缓冲层140、牺牲层130以及成核层120后与所述衬底110接触，且该通孔181靠近所述衬底110的一端至少延伸至所述栅极175对应的位置；
在所述通孔181中填充导热材料183，形成所述散热结构180；
然后，通过对所述帽层160进行刻蚀形成源极槽、漏极槽和栅极槽，并通过在该源极槽、漏极槽和栅极槽分别沉积金属材料，以形成所述源极171、漏极173和栅极175。
又例如，在另一种可以替代的示例中，如图13所示，可以先制作形成所述源极171、漏极173和栅极175，然后，再制作形成所述散热结构180。
具体的步骤可以为：
在所述势垒层150远离所述缓冲层140的一面制作帽层160；
通过对所述帽层160进行刻蚀形成源极槽、漏极槽和栅极槽，并通过在该源极槽、漏极槽和栅极槽分别沉积金属材料，以形成所述源极171、漏极173和栅极175；
在所述源极171远离所述势垒层150的一面通过刻蚀形成一通孔181，其中，该通孔181贯穿所述源极171、势垒层150、缓冲层140、牺牲层130以及成核层120后与所述衬底110接触，且该通孔181靠近所述衬底110的一端至少延伸至所述栅极175对应的位置；
在所述通孔181中填充导热材料183，形成散热结构180。
可选地，在上述示例中形成所述通孔181的具体方式不受限制，例如，可以通过一道工艺形成，也可以通过两道工艺形成，或者更多的工艺形成。在本实施例中，提供一种可以替代的示例，结合图14，具体可以通过以下步骤形成所述通孔181：
沿垂直于所述衬底110的方向通过刻蚀形成贯穿所述势垒层150、缓冲层140、牺牲层130以及成核层120的第一通孔181a，其中，该第一通孔181a靠近所述衬底110的一端可以位于所述成核层120远离所述衬底110的一面与所述牺牲层130远离所述成核层120的一面之间；
然后，在所述第一通孔181a的侧壁沉积一保护薄膜(如SiO2)；
通过熔融氢氧化钾或AZ400K显影液对所述第一通孔181a靠近所述衬底110的一端附近的成核层120和/或牺牲层130进行刻蚀，以形成第二通孔181b；
去除所述保护薄膜；
然后，在所述第一通孔181a和所述第二通孔181b中填充导热材料183，以形成包括第一部分和第二部分的散热结构180。
需要说明的是，在上述示例中，所述导热材料183的具体种类不受限制，可以根据实际应用需求进行设置，只要导热能力高于成核层120的导热能力即可。例如，可以包括，但不限于Cu或碳纳米管等。
综上所述，本申请提供的半导体器件100和半导体器件制造方法，通过设置与源极171接触并贯穿半导体层后与衬底110接触的散热结构180，且该散热结构180靠近衬底110的一端至少延伸至栅极175对应的位置，从而对栅极175产生的热量进行有效地传导，进而改善现有技术中存在的散热效果较差的问题，有效地避免了由于栅极175的热量不能被及时传导而导致器件容易出现高温的问题，具有极高的实用价值，保证了器件使用的安全性。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (14)

1.一种半导体器件，其特征在于，包括：
衬底；
在所述衬底上制作的半导体层；
基于所述半导体层远离所述衬底的一侧制作的源极、栅极和漏极；以及
散热结构，该散热结构与所述源极接触并贯穿所述半导体层后与所述衬底接触，且该散热结构靠近所述衬底的一端至少延伸至所述栅极对应的位置。
2.根据权利要求1所述的半导体器件，其特征在于，所述散热结构靠近所述衬底的一端至少延伸至所述栅极远离所述源极的一侧对应的位置，以完全覆盖所述栅极在所述衬底上的投影。
3.根据权利要求1或2所述的半导体器件，其特征在于，所述散热结构包括第一部分和第二部分，该第一部分至少从所述源极靠近所述衬底的一面贯穿至所述衬底，该第二部分沿不平行于该第一部分的方向延伸至所述栅极对应的位置。
4.根据权利要求3所述的半导体器件，其特征在于，所述第一部分沿垂直于所述衬底的方向至少从所述源极靠近所述衬底的一面贯穿至所述衬底，所述第二部分沿垂直于所述第一部分的方向延伸至所述栅极对应的位置。
5.根据权利要求4所述的半导体器件，其特征在于，所述第一部分的截面积大于或等于2um*2um。
6.根据权利要求4所述的半导体器件，其特征在于，所述第一部分在所述源极的宽度方向上的宽度小于或等于该源极的宽度的一半。
7.根据权利要求4所述的半导体器件，其特征在于，在所述源极的长度方向上分布有多个所述第一部分，且任意相邻两个第一部分之间的间距小于或等于该第一部分与所述栅极之间的距离、大于或等于该第一部分在所述源极的长度方向上的宽度。
8.根据权利要求4所述的半导体器件，其特征在于，所述半导体层包括：
在所述衬底上制作的成核层；
在所述成核层远离所述衬底的一面制作的缓冲层；
在所述缓冲层远离所述成核层的一面制作的势垒层；
其中，所述第二部分的厚度等于所述成核层的厚度。
9.根据权利要求4所述的半导体器件，其特征在于，所述半导体层包括：
在所述衬底上制作的成核层；
在所述成核层远离所述衬底的一面制作的牺牲层；
在所述牺牲层远离所述成核层的一面制作的缓冲层；
在所述缓冲层远离所述牺牲层的一面制作的势垒层；
其中，所述第二部分的厚度大于或等于所述成核层的厚度，且小于或等于所述成核层与所述牺牲层的厚度之和。
10.一种半导体器件制造方法，其特征在于，用于制造权利要求1-9任意一项所述的半导体器件，所述方法包括：
提供一衬底，并在该衬底上制作半导体层；
制作贯穿所述半导体层后与所述衬底接触的散热结构；
制作形成位于所述半导体层远离衬底一侧的源极、栅极和漏极，其中，所述源极与所述散热结构接触，所述栅极在所述衬底上的投影与所述散热结构靠近所述衬底的一端至少部分重合。
11.根据权利要求10所述的半导体器件制造方法，其特征在于，所述散热结构包括第一部分和第二部分，该第一部分至少从所述源极靠近所述衬底的一面贯穿至所述衬底靠近所述源极的一面，该第二部分沿不平行于该第一部分的方向延伸至所述栅极对应的位置。
12.根据权利要求11所述的半导体器件制造方法，其特征在于，所述在该衬底上制作半导体层的步骤，包括：
在该衬底上制作成核层；
在所述成核层远离所述衬底的一面制作缓冲层；
在所述缓冲层远离所述成核层的一面制作势垒层；
其中，所述第一部分沿垂直于所述衬底的方向至少从所述源极靠近所述衬底的一面贯穿至所述衬底，所述第二部分沿垂直于所述第一部分的方向延伸至所述栅极对应的位置，所述第二部分的厚度等于所述成核层的厚度。
13.根据权利要求11所述的半导体器件制造方法，其特征在于，所述在该衬底上制作半导体层的步骤，包括：
在该衬底上制作成核层；
在所述成核层远离所述衬底的一面制作牺牲层；
在所述牺牲层远离所述成核层的一面制作缓冲层；
在所述缓冲层远离所述牺牲层的一面制作势垒层；
其中，所述第一部分沿垂直于所述衬底的方向至少从所述源极靠近所述衬底的一面贯穿至所述衬底，所述第二部分沿垂直于所述第一部分的方向延伸至所述栅极对应的位置，所述第二部分的厚度大于或等于所述成核层的厚度，且小于或等于所述成核层与所述牺牲层的厚度之和。
14.根据权利要求10-13任一项所述的半导体器件制造方法，其特征在于，制作贯穿所述半导体层后与所述衬底接触的散热结构的步骤，包括：
在所述半导体层通过刻蚀形成一通孔，其中，该通孔贯穿所述半导体层后与所述衬底接触，且该通孔靠近所述衬底的一端至少延伸至所述栅极对应的位置；
在所述通孔中填充导热材料，形成散热结构。
CN201910075271.6A 2019-01-25 2019-01-25 半导体器件和半导体器件制造方法 Active CN111490099B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910075271.6A CN111490099B (zh) 2019-01-25 2019-01-25 半导体器件和半导体器件制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910075271.6A CN111490099B (zh) 2019-01-25 2019-01-25 半导体器件和半导体器件制造方法

Publications (2)

Publication Number Publication Date
CN111490099A true CN111490099A (zh) 2020-08-04
CN111490099B CN111490099B (zh) 2022-09-27

Family

ID=71812234

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910075271.6A Active CN111490099B (zh) 2019-01-25 2019-01-25 半导体器件和半导体器件制造方法

Country Status (1)

Country Link
CN (1) CN111490099B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103053015A (zh) * 2010-08-06 2013-04-17 松下电器产业株式会社 半导体装置及其制造方法
CN104134689A (zh) * 2014-06-11 2014-11-05 华为技术有限公司 一种hemt器件及制备方法
WO2017069461A1 (ko) * 2015-10-23 2017-04-27 (주)기가레인 고전자이동도 트랜지스터 및 그의 제조방법
CN107170673A (zh) * 2017-05-19 2017-09-15 北京华进创威电子有限公司 具有石墨烯掩埋散热层和源接地的GaNMMIC器件及制备方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103053015A (zh) * 2010-08-06 2013-04-17 松下电器产业株式会社 半导体装置及其制造方法
CN104134689A (zh) * 2014-06-11 2014-11-05 华为技术有限公司 一种hemt器件及制备方法
WO2017069461A1 (ko) * 2015-10-23 2017-04-27 (주)기가레인 고전자이동도 트랜지스터 및 그의 제조방법
CN107170673A (zh) * 2017-05-19 2017-09-15 北京华进创威电子有限公司 具有石墨烯掩埋散热层和源接地的GaNMMIC器件及制备方法

Also Published As

Publication number Publication date
CN111490099B (zh) 2022-09-27

Similar Documents

Publication Publication Date Title
US11296195B2 (en) Semiconductor device manufacturing method
TWI538056B (zh) 增強模式氮化物異質場效電晶體元件及其製造方法
US11145711B2 (en) Capacitor and method for manufacturing capacitor
US9536949B2 (en) Nitride semiconductor device comprising nitride semiconductor regrowth layer
US20110133205A1 (en) Field-effect transistor
JP2013235873A (ja) 半導体装置およびその製造方法
TWI500157B (zh) 場效電晶體裝置及其製造方法
US10312175B1 (en) Diamond air bridge for thermal management of high power devices
JP5383059B2 (ja) 電界効果トランジスタ
TW201607047A (zh) 半導體裝置
JP2019169551A (ja) 窒化物半導体装置
TWI624872B (zh) 氮化物半導體元件
JP5740356B2 (ja) 半導体装置
CN111490099B (zh) 半导体器件和半导体器件制造方法
JP2008021756A (ja) Ｉｉｉ族窒化物半導体装置
US9530881B2 (en) Semiconductor device, and method of manufacturing the same
CN102637734A (zh) 化合物半导体装置及化合物半导体装置的制造方法
JP6673088B2 (ja) 半導体装置
JP6571431B2 (ja) 吸熱素子及びそれを備えた半導体装置並びに吸熱素子の製造方法
TWI740058B (zh) 半導體裝置及其製造方法
JP5386810B2 (ja) Ｍｉｓ型ｆｅｔ及びその製造方法
JP2007173742A (ja) 窒化物半導体装置の製造方法
JP2007036135A (ja) 炭化珪素半導体装置及びその製造方法
JP5721868B2 (ja) 半導体装置およびその製造方法
JP2015159138A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant