TW201607047A - 半導體裝置 - Google Patents

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土屋秀昭
木村央
井手□
国宗依信
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瑞薩電子股份有限公司
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Abstract

本發明公開了一種可提高電極之電遷移耐力之技術。 汲極電極DE之一部分形成於汲極墊DP之側面DSF中。此時，汲極電極DE與汲極墊DP一體形成，且從平面上看從側面DSF起在第1方向(y方向)上延伸。凹部DRE位於從平面上看與汲極電極DE重合之區域上。汲極電極DE之至少一部分填埋在凹部DRE中。從第1方向(y方向)上看，凹部DRE中面向汲極墊DP之側面(側面RDS)嵌入汲極墊DP中。

Description

半導體裝置
本發明涉及一種半導體裝置，例如涉及一種可適用於功率元件之技術。
功率元件中有時使用了具有氮化物半導體層之電晶體。專利文獻1中公開了此類電晶體之一例。專利文獻1所公開之電晶體中，在氮化物半導體層上形成有層間絕緣膜。且在層間絕緣膜上設有汲極墊和源極墊、以及汲極電極及源極電極。汲極電極以梳狀設置在汲極墊上。同樣地，源極電極以梳狀設置在源極墊上。此時，汲極電極及源極電極以相互咬合之方式配置。
而且，專利文獻1所公開之技術中，從平面上看，汲極電極內側還具有在層間絕緣膜中形成之凹部。所述凹部中埋有汲極電極之一部分。汲極電極經由所述凹部與氮化物半導體層電連接。同樣地，從平面上看，源極電極內側也具有在層間絕緣膜中形成之凹部。所述凹部中埋有源極電極之一部分。源極電極經由所述凹部與氮化物半導體層 電連接。
專利文獻1 日本特開2014-22413號公報
一般來說，電流路徑之寬度隨著電流之流動方向而越來越變窄之區域(電流集中區域)中，容易產生電遷移現象。尤其在與氮化物半導體層連接之電極上，有時會流過大電流。因此，在與氮化物半導體層連接之電極上形成電流集中區域時，就需要具備具有很高電遷移耐力之結構。本發明之所述內容及所述內容以外之目的和新特徵將在本說明書之描述及附圖說明中寫明。
根據本發明之一實施方式，層間絕緣膜位於氮化物半導體層上。佈線位於層間絕緣膜上。所述佈線之第1側面上形成有電極之一部分。電極與佈線一體形成，且從平面上看從第1側面向第1方向延伸。層間絕緣膜上形成有凹部。所述凹部從平面上看位於與電極重合之區域上。所述凹部中至少埋有電極之一部分。沿著所述凹部之底面及側面、佈線之底面、以及電極之底面形成有阻障金屬膜。佈線及電極含有鋁。阻障金屬膜含有鈦。從第1方向上看，所述凹部中面向佈線之側面抵達佈線之第1側面，或者嵌入了佈線。
根據本發明之一實施方式，便可提高電極之電遷移耐力。
BM‧‧‧阻障金屬膜
BM1‧‧‧金屬膜
BUF‧‧‧緩衝層
CL‧‧‧覆蓋層
DBM‧‧‧阻障金屬膜
DE‧‧‧汲極電極
DP‧‧‧汲極墊
DRE‧‧‧凹部
DSF‧‧‧側面
GE‧‧‧閘極電極
GE1‧‧‧導電膜
GI‧‧‧閘極絕緣膜
GI1‧‧‧絕緣膜
GL‧‧‧閘極佈線
GP‧‧‧閘極墊
GRE‧‧‧凹部
ILD‧‧‧層間絕緣膜
MF‧‧‧金屬膜
NSL‧‧‧氮化物半導體層
NSL1‧‧‧第1氮化物半導體層
NSL2‧‧‧第2氮化物半導體層
PIL‧‧‧保護絕緣層
RDS‧‧‧側面
REC‧‧‧凹部
RSS‧‧‧侧面
SBM‧‧‧阻障金属膜
SD‧‧‧半導體裝置
SE‧‧‧源極電極
SMS‧‧‧半導體基板
SP‧‧‧源極墊
SRE‧‧‧凹部
SSF‧‧‧側面
TR‧‧‧電晶體
圖1係第1實施中相關之半導體裝置結構之平面圖。
圖2係沿著圖1之A-A’線截斷之截面圖。
圖3係沿著圖1之B-B’線截斷之截面圖。
圖4係將圖1之虛線α所圍住之區域進行擴大後之示意圖。
圖5係將圖1之虛線β所圍住之區域進行擴大後之示意圖。
圖6係圖1至圖3中半導體裝置製造方法之截面圖。
圖7係圖1至圖3中半導體裝置製造方法之截面圖。
圖8係圖1至圖3中半導體裝置製造方法之截面圖。
圖9係圖1至圖3中半導體裝置製造方法之截面圖。
圖10係圖1至圖3中半導體裝置製造方法之截面圖。
圖11係圖1至圖3中半導體裝置製造方法之截面圖。
圖12係圖1至圖3中半導體裝置製造方法之截面圖。
圖13係與比較例相關之半導體裝置結構之平面圖。
圖14係第1實施方式中相關佈局之電遷移特性和與比較例相關之佈局之電遷移特性之曲線圖。
圖15係圖2中第1變形例之示意圖。
圖16係圖2中第2變形例之示意圖。
圖17係圖2中第3變形例之示意圖。
圖18係圖2中第4變形例之示意圖。
圖19係圖2中第5變形例之示意圖。
圖20係圖2中第6變形例之示意圖。
圖21係第2實施中相關之半導體裝置結構之平面圖。
圖22係將圖21之虛線α所圍住之區域進行擴大後之示意圖。
圖23係將圖21之虛線β所圍住之區域進行擴大後之示意圖。
圖24係第3實施方式相關之半導體裝置結構之平面圖。
圖25係將圖24之虛線α所圍住之區域進行擴大後之示意圖。
圖26係將圖24之虛線β所圍住之區域進行擴大後之示意圖。
圖27係圖1中變形例之示意圖。
圖28係將圖27之虛線α所圍住之區域進行擴大後之示意圖。
圖29係將圖27之虛線β所圍住之區域進行擴大後之 示意圖。
下面通過附圖對實施方式進行說明。用於說明實施方式之所有圖中，對於相同之結構要素採用同一符號，並省略掉重複之說明。
(第1實施方式)
圖1係第1實施中相關之半導體裝置SD結構之平面圖。圖2係沿著圖1之A-A’線截斷之截面圖。圖3係沿著圖1之B-B’線截斷之截面圖。如圖2及圖3所示，半導體裝置SD具有半導體基板SMS、緩衝層BUF、氮化物半導體層NSL(第1氮化物半導體層NSL1及第2氮化物半導體層NSL2)、保護絕緣層PIL(如氮化矽膜(SiN))、及層間絕緣膜ILD(如氧化矽膜(SiO2))。並按順序層積有半導體基板SMS、緩衝層BUF、第1氮化物半導體層NSL1、第2氮化物半導體層NSL2、保護絕緣層PIL、及層間絕緣膜ILD等。
下面通過圖1對半導體裝置SD之平面佈局進行說明。如本圖所示，半導體裝置SD具有複數個電晶體TR、汲極墊DP(佈線)、源極墊SP(佈線)、閘極墊GP、複數個汲極電極DE、複數個源極電極SE、複數個閘極電極GE、以及閘極佈線GL等。
各電晶體TR具有閘極電極GE，且氮化物半導體層 NSL(圖2及圖3)上具有汲極及源極。如後文所述，閘極電極GE在第1方向(y方向)上延伸。汲極及源極上分別與汲極電極DE及源極電極SE電連接。此時，各電晶體TR中在與第1方向(y方向)垂直相交之第2方向(x方向)上按順序形成有汲極(汲極電極DE)、閘極電極GE、及源極(源極電極SE)。
圖1所示之示例中，複數個電晶體TR在第2方向(x方向)上排列。具體地說就是，複數個電晶體TR各自之閘極電極GE在第2方向(x方向)上排列。而且，本圖所示之示例中，在第2方向(x方向)上重複按順序配置有汲極電極DE、閘極電極GE、源極電極SE及閘極電極GE。此時，相鄰之電晶體TR之汲極經由汲極電極DE與同一個汲極電極DE電連接。同樣地，相鄰之電晶體TR之源極經由源極電極SE與同一個源極電極SE電連接。
從平面上看，汲極墊DP及源極墊SP經由電晶體TR在第1方向(y方向)上相向配置。而汲極墊DP及源極墊SP在第2方向(x方向)上延伸。更具體地說就是，汲極墊DP及源極墊SP之平面形狀為長邊方向在第2方向(x方向)上之矩形。
在汲極墊DP上以梳狀形成有複數個汲極電極DE。此時，複數個汲極電極DE與汲極墊DP一體形成。同樣地，在源極墊SP上以梳狀形成有複數個源極電極SE。此時，複數個源極電極SE與源極墊SP一體形成。而且， 汲極電極DE及源極電極SE以相互咬合之方式配置。
更具體地說就是，汲極墊DP在面向源極墊SP之側面(側面DSF：第1側面)上具有複數個汲極電極DE。此時，各汲極電極DE部分形成於汲極墊DP之側面DSF上。而且，各汲極電極DE從汲極墊DP側朝向源極墊SP側在第1方向(y方向)上延伸。同樣地，源極墊SP在面向汲極墊DP之側面(側面SSF：第1側面)上具有複數個源極電極SE。此時，各源極電極SE部分形成於源極墊SP之側面SSF上。而且，各源極電極SE從源極墊SP側朝向汲極墊DP側在第1方向(y方向)上延伸。而且，源極電極SE及汲極電極DE在第2方向(x方向)按此順序重複配置。
另外，圖1所示之示例中，各汲極電極DE之寬度都相等。但是，各汲極電極DE之寬度也可互不相同。同樣地，圖1所示之示例中，各源極電極SE之寬度都相等，但是，各源極電極SE之寬度也可互不相同。
如後文之圖2及圖3所示，層間絕緣膜ILD(圖2及圖3)上形成有凹部REC。下面通過圖1來說明凹部REC之平面形狀。從平面上看設有複數個凹部REC，且從平面上看，各凹部REC設置在各汲極電極DE及各源極電極SE中。
具體地說就是，從平面上看，設置在汲極電極DE中之凹部REC(凹部DRE)位於與汲極電極DE重合之區域上。同樣地，從平面上看，設置在源極電極SE中之凹部 REC(凹部SRE)位於與源極電極SE重合之區域上。而且，本圖所示之示例中，凹部DRE沿著汲極電極DE之延伸方向(y方向)延伸。同樣地，凹部SRE沿著源極電極SE之延伸方向(y方向)延伸。
另外，本圖所示之示例中，凹部DRE中，從平面上看與汲極電極DE重合之部分在第1方向(y方向)上之長度為汲極電極DE在第1方向(y方向)上之長度之75%以上小於100%。同樣地，凹部SRE中，從平面上看與源極電極SE重合之部分在第1方向(y方向)上之長度為源極電極SE在第1方向(y方向)上之長度之75%以上小於100%。但凹部DRE及凹部SRE之上述長度並不僅限於上述示例。
而且，從平面上看，凹部DRE經由汲極電極DE被相鄰之閘極電極GE夾著。同樣地，從平面上看，凹部SRE經由源極電極SE被相鄰之閘極電極GE夾著。各閘極電極GE從閘極佈線GL起在第1方向(y方向)上延伸。
從平面上看，閘極佈線GL比汲極電極DE更靠近源極墊SP。此時，閘極佈線GL在第2方向(x方向)上延伸。而且，在本圖所示之示例中，閘極佈線GL之一端與一個閘極墊GP連接，另一端與其他閘極墊GP連接。而且，閘極佈線GL上以梳狀形成有複數個閘極電極GE。此時，閘極電極GE與閘極佈線GL一體形成。
本圖所示之示例中，凹部DRE在第2方向(x方向)上之寬度比汲極電極DE在第2方向(x方向)上之寬度 小。同樣地，凹部SRE在第2方向(x方向)上之寬度比源極電極SE在第2方向(x方向)上之寬度小。此時，如後文所述，汲極電極DE在形成有凹部REC之區域中被填埋在凹部REC中，且在沒形成有凹部REC之區域中位於層間絕緣膜ILD(圖2及圖3)上。同樣地，源極電極SE在形成有凹部REC之區域中被填埋在凹部REC中，且在沒形成有凹部REC之區域中位於層間絕緣膜ILD(圖2及圖3)之上。
另外，凹部DRE在第2方向(x方向)上之寬度也可等於汲極電極DE在第2方向(x方向)上之寬度。此時，在第2方向(x方向)上，整個汲極電極DE都埋在凹部DRE中。同樣地，凹部SRE在第2方向(x方向)上之寬度也可等於源極電極SE在第2方向(x方向)上之寬度。此時，在第2方向(x方向)上，整個源極電極SE都埋在凹部SRE中。
圖4係將圖1之虛線α所圍住之區域進行擴大後之示意圖。如圖4所示，從第1方向(y方向)上看，凹部DRE中面向汲極墊DP之側面(側面RDS)嵌入汲極墊DP中。此時，汲極墊DP之一部分埋在凹部DRE中。
從第1方向(y方向)上看，凹部DRE中嵌入汲極墊DP之部分之長度例如可設為300nm。此時，可確保凹部DRE確實嵌入汲極墊DP中。具體地說就是，對凹部DRE及汲極墊DP進行設計時，即使使凹部DRE之一部分嵌入汲極墊DP中，如因微影成像之誤差等有可能造成凹部 DRE之位置偏離所設計之位置。在上述情況下，在實際製造時之佈局中，只要凹部DRE滿足了上述示例中之條件時，便可確保凹部DRE確實嵌入汲極墊DP中。
圖5係將圖1之虛線β所圍住之區域進行擴大後之示意圖。如圖5所示，從第1方向(y方向)上看，凹部SRE中面向源極墊SP之側面(側面RSS)嵌入源極墊SP中。此時，源極墊SP之一部分埋在凹部SRE中。另外，從第1方向(y方向)上看，凹部SRE中嵌入源極墊SP之部分之長度例如也可設為與上述凹部DRE之示例一樣。
而且，本圖所示之示例中，在第1方向(y方向)上按順序排列有閘極佈線GL、側面SSF(源極墊SP中形成有源極電極SE之側面)、及源極電極SE。因此，從第1方向(y方向)上看，可使凹部SRE嵌入源極墊SP中。如後文所述，凹部SRE形成於層間絕緣膜ILD中(圖2及圖3)。另一方面，閘極佈線GL填埋在層間絕緣膜ILD中(圖3)。因此，在從平面上看與閘極佈線GL重合之區域上不可形成凹部SRE。因此，本圖所示之示例中，從第1方向(y方向)上看閘極佈線GL嵌入源極墊SP中。此時，如上所述，從第1方向(y方向)上看，可使凹部SRE嵌入源極墊SP中。
下面通過圖2及圖3來說明半導體裝置SD之截面結構。半導體基板SMS例如為矽基板、SOI(Silicon On Insulator，絕緣矽)基板、GaN基板、或SiC基板等。但 半導體基板SMS並不僅限於此。如也可用藍寶石基板(Sapphire Substrates)來代替半導體基板SMS。
氮化物半導體層NSL中，第1氮化物半導體層NSL1及第2氮化物半導體層NSL2形成異質接合。因此，第1氮化物半導體層NSL1在第2氮化物半導體層NSL2側形成二維電子氣(2DEG：2-Dimensional Electron Gas)。第1氮化物半導體層NSL1及第2氮化物半導體層NSL2通過磊晶生長法形成，如分別為GaN層(第1氮化物半導體層NSL1)及AlGaN層(第2氮化物半導體層NSL2)。但第1氮化物半導體層NSL1及第2氮化物半導體層NSL2之材料並不僅限於此。
本圖所示之示例中，半導體基板SMS和氮化物半導體層NSL(第1氮化物半導體層NSL1)之間形成有緩衝層BUF。所述緩衝層BUF如為AlN/AlGaN之超晶格(Super Lattice)結構。因存在緩衝層BUF，所以可抑制在半導體基板SMS上出現裂痕(如因半導體基板SMS和第1氮化物半導體層NSL1之晶格常數(lattice constant)之差而引起之裂痕)。
如圖2所示，保護絕緣層PIL上形成有凹部GRE。圖2所示之示例中，凹部GRE之下端抵達氮化物半導體層NSL(第2氮化物半導體層NSL2)之上表面。且沿著凹部GRE之底面及側面形成有閘極絕緣膜GI(如氧化矽膜(SiO2)、氧化鋁膜(Al2O3)、或氧化鉿膜(HfO2))。而且閘極絕緣膜GI上形成有閘極電極GE。 因此，凹部GRE中埋有閘極電極GE。而且閘極電極GE還被層間絕緣膜ILD覆蓋。另外，閘極電極GE如由多晶矽或金屬(如鋁)形成。
另外，本圖所示之示例中，凹部GRE之週邊也形成有閘極絕緣膜GI及閘極電極GE。此時，在形成有凹部GRE之區域中，閘極絕緣膜GI及閘極電極GE填埋在凹部GRE中。相反地，在沒形成有凹部GRE之區域中，閘極絕緣膜GI及閘極電極GE位於保護絕緣層PIL之上。
層間絕緣膜ILD上形成有凹部REC(凹部DRE及凹部SRE)。本圖所示之示例中，凹部REC之下端抵達氮化物半導體層NSL(第2氮化物半導體層NSL2)之上表面。且沿著凹部DRE之底面及側面形成有阻障金屬膜BM(阻障金屬膜DBM)。同樣地，沿著凹部SRE之底面及側面形成有阻障金屬膜BM(阻障金屬膜SBM)。另外，阻障金屬膜DBM上形成有汲極電極DE。因此，凹部DRE中埋有汲極電極DE。同樣地，阻障金屬膜SBM上形成有源極電極SE。因此，凹部SRE中埋有源極電極SE。
另外，本圖所示之示例中，在凹部REC之週邊形成有阻障金屬膜BM及汲極電極DE(源極電極SE)。此時，在形成有凹部REC之區域中，阻障金屬膜BM及汲極電極DE(源極電極SE)填埋在凹部REC中。相反地，在沒形成有凹部REC之區域中，阻障金屬膜BM及汲極電極DE(源極電極SE)位於層間絕緣膜ILD之上。
本圖所示之示例中，阻障金屬膜BM為由鈦(Ti)構 成之單層膜，且汲極電極DE及源極電極SE由含銅之鋁合金(AlCu)形成。此時，本圖所示之示例中，阻障金屬膜BM和汲極電極DE(源極電極SE)之間，沒形成有抑制鈦和鋁產生反應之膜(阻擋膜)。換言之便是，阻障金屬膜BM直接與汲極電極DE(源極電極SE)連接。阻擋膜如為由氮化鈦(TiN)構成之膜。詳細內容在後文有述。本圖所示之示例中，即使不設有阻擋膜，也可抑制阻障金屬膜BM中之鈦(Ti)和汲極電極DE(源極電極SE)中之鋁(Al)發生反應。
而且，如果阻擋膜為由氮化鈦(TiN)構成之膜時，則無須為了形成汲極電極DE(源極電極SE)和氮化物半導體層NSL之歐姆接合(Ohmic Junction)而進行之高溫熱工程。具體地說就是，汲極電極DE(源極電極SE)和氮化物半導體層NSL必須通過歐姆接合而相互電連接。此時，如果由氮化鈦(TiN)構成之膜包含於阻障金屬膜BM和汲極電極DE(源極電極SE)之間時，就需要進行高溫熱工程。與此相反，本圖所示之示例中無需此類熱工程。
但阻障金屬膜BM如也可為氮化鈦/鈦(TiN/Ti)之積層膜。此時如果實施上述熱工程，便可通過歐姆接合將汲極電極DE(源極電極SE)和氮化物半導體層NSL進行電連接。而且，如果阻障金屬膜BM中含有鈦(Ti)，便不受上述示例所限定。
而且，汲極電極DE(源極電極SE)之材料也不受上 述示例(即為AlCu)所限。汲極電極DE(源極電極SE)由具有鋁(Al)之膜形成。如汲極電極DE(源極電極SE)為由鋁(Al)形成之單層膜。其他示例中，汲極電極DE(源極電極SE)為含有矽(Si)及銅(Cu)之鋁合金(AlSiCu)。
如圖3所示，保護絕緣層PIL上設有閘極佈線GL，且閘極佈線GL被層間絕緣膜ILD覆蓋。而且，源極墊SP經由層間絕緣膜ILD位於閘極佈線GL之上方。
如本圖所示，源極墊SP及源極電極SE一體形成。而且阻障金屬膜BM沿著凹部SRE之底面及側面、以及源極墊SP之底面形成。另外，如上所述，從在第1方向(y方向)上看，凹部SRE之側面RSS嵌入源極墊SP中。因此，在第1方向(y方向)上按順序形成有側面RSS、側面SSF(源極墊SP中形成有源極電極SE之側面)、以及源極電極SE。
本圖所示之示例中，在厚度方向上按順序排列之氮化物半導體層NSL、阻障金屬膜BM、及源極墊SP之層積結構位於第1方向(y方向)上之側面RSS和側面SSE之間。換言之便是，第1方向(y方向)上之側面RSS和側面SSF之間，在厚度方向(z方向)上沒形成有層間絕緣膜ILD和阻障金屬膜BM(阻障金屬膜SBM)之界面。此時，便可提高源極電極SE之電遷移耐力，詳細內容如後文所述。
圖6至圖12係圖1至圖3中半導體裝置SD之製造 方法之截面圖，與圖2對應。首先如圖6所示，如通過MOCVD(Metal Organic Chemical Vapor Deposition，金屬有機化學氣相沈積技術)法在半導體基板SMS上形成緩衝層BUF。接著如通過磊晶生長法在緩衝層BUF上形成氮化物半導體層NSL(第1氮化物半導體層NSL1及第2氮化物半導體層NSL2)。接著在氮化物半導體層NSL上形成保護絕緣層PIL。
接下來如圖7所示，在保護絕緣層PIL上形成凹部GRE。圖7所示之示例中，凹部GRE貫穿保護絕緣層PIL。而且，凹部GRE之下端抵達氮化物半導體層NSL(第2氮化物半導體層NSL2)之上表面。
接下來如圖8所示，在保護絕緣層PIL上按順序層積絕緣膜GI1及導電膜GE1。絕緣膜GI1即成為閘極絕緣膜GI之絕緣膜。導電膜GE1即成為閘極電極GE及閘極佈線GL之導電膜。圖8所示之示例中，絕緣膜GI1之一部分及導電膜GE1之一部分填埋在凹部GRE中。
接下來如圖9所示，對絕緣膜GI1及導電膜GE1(圖8)進行構圖(patterning)。由此便可形成閘極絕緣膜GI及閘極電極GE。另外，此工程中也形成了閘極佈線GL(圖1及圖3)及閘極電極GE。
接下來如圖10所示，如藉由CVD(Chemical Vapor Deposition，化學氣相沉積)法在保護絕緣層PIL上及閘極電極GE上形成層間絕緣膜ILD。因此，保護絕緣層PIL及閘極電極GE便被層間絕緣膜ILD覆蓋。
接下來如圖11所示，通過微影成像法在層間絕緣膜ILD上形成凹部REC(凹部DRE及凹部SRE)。此時，凹部REC貫穿層間絕緣膜ILD及保護絕緣層PIL。而且，凹部REC之下端抵達氮化物半導體層NSL(第2氮化物半導體層NSL2)之上表面。
接下來如圖12所示，如通過濺射法在層間絕緣膜ILD上形成金屬膜BM1。金屬膜BM1即成為阻障金屬膜BM之金屬膜。接著如通過濺射法在金屬膜BM1上形成金屬膜MF。金屬膜MF即成為汲極墊DP及源極墊SP、以及汲極電極DE及源極電極SE之金屬膜。圖12所示之示例中，金屬膜BM1沿著凹部REC之底面及側面、以及層間絕緣膜ILD之上表面形成。另一方面，金屬膜MF之一部分填埋在凹部REC中。
接下來對金屬膜MF及金屬膜BM1進行構圖。由此便可形成汲極墊DP及源極墊SP、以及汲極電極DE及源極電極SE，同時也形成了阻障金屬膜BM。如上所述，便可製造出圖1至圖3中之半導體裝置SD。
圖13係與比較例相關之半導體裝置SD結構之平面圖，與本實施方式之圖1對應。比較例相關之半導體裝置SD除了以下幾點外，與本實施方式中相關之半導體裝置SD具有相同之結構。
如圖13所示，與本實施方式一樣，凹部DRE在汲極墊DP側上具有側面RDS。同樣地，凹部SRE在源極墊SP側上具有側面RSS。而且，圖13所示之示例中，側面 RDS在第1方向(y方向)上經由側面DSF(汲極墊DP中形成有汲極電極DE之側面)而位於汲極墊DP之相反側上。同樣地，側面RSS在第1方向(y方向)上經由側面SSF(源極墊SP中形成有源極電極SE之側面)而位於源極墊SP之相反側上。換言之便是，在第1方向(y方向)上側面RDS嵌入汲極電極DE之內側。同樣地，在第1方向(y方向)上側面RSS嵌入源極電極SE之內側。
圖14係本實施方式中相關之佈局之電遷移特性和與比較例相關之佈局之電遷移特性之曲線圖。圖14中，橫軸之1000〔a.u.〕和2000〔a.u.〕之間畫有虛線。該虛線表示實驗之結束時間。
圖14中，本案發明人採用了與本實施方式相關佈局之TEG(Test Element Group，測試式元件組)及與比較例相關佈局之TEG。具體地說就是，與本實施方式相關之TEG中，汲極墊DP具有1個汲極電極DE，源極墊SP具有1個源極電極SE。同樣地，與比較例相關之TEG中，汲極墊DP也具有1個汲極電極DE，源極墊SP具有1個源極電極SE。
如本圖所示，與本實施方式相關佈局之電遷移壽命約為與比較例相關佈局之電遷移壽命之2.4倍。如上所述，本實施方式中之電遷移耐力比比較例好。下面說明其理由。
一般來說，電遷移係佈線金屬將與電子之衝突而造成之動量交換作為驅動力進行移動之現象。因此，在電流密 度高之區域(電流集中區域)更容易產生電遷移現象。本實施方式及比較例中，電流集中區域相當於從汲極墊DP到汲極電極DE之區域(圖1及圖13)以及從源極墊SP到源極電極SE之區域(圖1及圖13)。
本實施方式及比較例中，Al3Ti即導致出現電遷移之原因。如上所述，汲極電極DE(源極電極SE)含有鋁，而阻障金屬膜BM含有鈦。而且汲極電極DE(源極電極SE)和阻障金屬膜BM彼此相接。因此，汲極電極DE(源極電極SE)中之鋁和阻障金屬膜BM中之鈦有時會相互起反應。此時，汲極電極DE(源極電極SE)和阻障金屬膜BM之界面上生成Al3Ti。因此此時，高速擴散路徑也可形成在Al3Ti及其週邊區域之界面上。而且高速擴散路徑也能引起電遷移現象。
本實施方式中，如圖1所示，凹部DRE之側面RDS及凹部SRE之側面RSS分別在第1方向(y方向)上嵌入汲極墊DP及源極墊SP中。而比較例如圖13所示，凹部DRE之側面RDS及凹部SRE之側面RSS分別在第1方向(y方向)上嵌入汲極電極DE之內側及源極電極SE之內側。從這個對比中可明確，汲極電極DE中，凹部DRE位於汲極墊DP側之端部上(即凹部SRE位於源極電極SE中源極墊SP側之端部上)與提高電遷移耐力密切相關。
本案發明人經過研究發現，凹部REC位於上述端部時，提高了抑制高速擴散路徑形成于電流集中區域之可能 性。具體地說就是，本實施方式中，凹部REC位於上述端部中。此時，所述端部之層積結構為汲極電極DE(源極電極SE)/阻障金屬膜BM/氮化物半導體層NSL(如圖3)。相反地，比較例中凹部REC並不位於上述端部中。此時，所述端部之層積結構為汲極電極DE(源極電極SE)/阻障金屬膜BM/層間絕緣膜ILD。從此對比中可發現，與比較例中之層積結構相比，本實施方式中之層積結構可有效地抑制高速擴散路徑之形成。
本案發明人利用TEM(Transmission Electron Microscope，透射電子顯微鏡)對以下兩個截面結構進行了觀察。由此對本實施方式之層積結構比比較例之層積結構更能有效抑制高速擴散路徑形成之原因進行了探討。
首先對按順序層積有GaN膜、Ti膜及Al膜之層積結構(Al/Ti/GaN)之截面進行了觀察。所述結構相當於本實施方式中之上述層積結構。結果發現，Al膜之(111)之取向性很高。其原因可能係由於Al膜形成於GaN膜上之緣故。換言之便是，Al膜可能係繼承了GaN膜很高之取向性之緣故。再換言之便是，Al膜以GaN膜為底層可能出現了磊晶生長。
其次，對按順序層積有SiO2膜、Ti膜及Al膜之層積結構(Al/Ti/SiO2)之截面進行了觀察。此結構相當於比較例中之層積結構。結果發現，Al膜之(111)之取向性較低。原因可能係由於Al膜形成於SiO2膜上之緣故。
根據上述觀察結果，本實施方式中，即使形成有 Al3Ti，Al3Ti之週邊區域也具有很高之取向性。因此，可抑制高速擴散路徑之形成。相反地，比較例中Al3Ti週邊區域之取向性較低。因此，當形成Al3Ti時，Al3Ti及其週邊區域之界面上更加容易形成高速擴散路徑。如上所述，通過本實施方式，可獲得比比較例更好之電遷移耐力。
如上所述，本實施方式中，從平面上看，在與汲極電極DE重合之區域上形成有凹部DRE。同樣地，從平面上看與源極電極SE重合之區域上形成有凹部SRE。而且從平面上看，凹部DRE之一部分嵌入汲極墊DP中。同樣地，從平面上看，凹部SRE之一部分嵌入源極墊SP中。由此，便可提高汲極電極DE之電遷移耐力及源極電極SE之電遷移耐力。
圖15係圖2中第1變形例之示意圖。如圖15所示，凹部REC(凹部DRE及凹部SRE)之下端也可貫穿第2氮化物半導體層NSL2。圖15所示之示例中，凹部REC之下端抵達第1氮化物半導體層NSL1之上表面。通過本圖所示之示例也可獲得與本實施方式相同之效果。
圖16係圖2中第2變形例之示意圖，相當於圖15所示之變形例。如圖16所示，凹部REC之下端也可嵌入第1氮化物半導體層NSL1中。此時，凹部REC之下端沒有貫穿第1氮化物半導體層NSL1。根據圖16所示之示例也可獲得與本實施方式相同之效果。
圖17係圖2中第3變形例之示意圖，相當於圖15所 示之變形例。如圖17所示，凹部GRE之下端也可嵌入第2氮化物半導體層NSL2中。此時，凹部GRE之下端沒有貫穿第2氮化物半導體層NSL2。根據圖17所示之示例也可獲得與本實施方式相同之效果。
圖18係圖2中第4變形例之示意圖。如圖18所示，第2氮化物半導體層NSL2和保護絕緣層PIL之間也可設有覆蓋層CL。所述覆蓋層CL為氮化物半導體層，具體地說就是例如可為未摻雜GaN(U(undope)-GaN)膜。凹部GRE之下端貫穿保護絕緣層PIL並抵達覆蓋層CL之上表面。凹部REC之下端貫穿層間絕緣膜ILD、保護絕緣層PIL及覆蓋層CL並抵達氮化物半導體層NSL(第2氮化物半導體層NSL2)之上表面。
通過圖18所示之示例也可獲得與本實施方式相同之效果。而且，圖18所示之示例中，第2氮化物半導體層NSL2上面被覆蓋層CL覆蓋。也就是說，第2氮化物半導體層NSL2受到覆蓋層CL之保護。尤其是在第2氮化物半導體層NSL2由AlGaN形成時，覆蓋層CL之保護作用更加明顯。AlGaN中之Al很容易被氧化。根據圖18所示之示例，覆蓋層CL可抑制Al之氧化。
圖19係圖2中第5變形例之示意圖，相當於圖18之變形例。如圖19所示，凹部REC(凹部DRE及凹部SRE)之下端也可貫穿第2氮化物半導體層NSL2。圖19所示之示例中，凹部REC下端抵達第1氮化物半導體層NSL1之上表面。根據圖19所示之示例也可獲得與本實施 方式相同之效果。
圖20係圖2中第6變形例之示意圖，相當於圖18之變形例。如圖20所示，凹部REC之下端也可嵌入第1氮化物半導體層NSL1中。此時凹部REC之下端並沒貫穿第1氮化物半導體層NSL1。根據圖20所示之示例也可獲得與本實施方式相同之效果。
(第2實施方式)
圖21係與第2實施相關之半導體裝置SD結構之平面圖，與第1實施方式之圖1對應。本實施中相關之半導體裝置SD除了如下幾點之外，與第1實施中相關之半導體裝置SD具有相同結構。
如圖21所示，本實施方式也與第1實施方式(圖1)一樣，從平面上看在與汲極電極DE重合之區域上形成有凹部DRE。同樣地，從平面上看在與源極電極SE重合之區域上形成有凹部SRE。
圖22係將圖21之虛線α所圍住之區域進行擴大後之示意圖，與第1實施方式之圖4對應。如圖22所示，從第1方向(y方向)上看，凹部DRE之側面RDS(凹部DRE中面向汲極墊DP之側面)抵達汲極墊DP之側面DSF(形成有汲極電極DE之側面)。
圖23係將圖21之虛線β所圍住之區域進行擴大後之示意圖，與第1實施方式之圖5對應。如圖23所示，從第1方向(y方向)上看，凹部SRE之側面RSS(凹部 SRE中面向源極墊SP之側面)抵達源極墊SP之側面SSF(形成有源極電極SE之側面)。
本實施方式中，從平面上看，凹部REC(凹部DRE及凹部SRE)並沒有嵌入焊墊(汲極墊DP及源極墊SP)中。此時，凹部DRE也位於汲極電極DE中汲極墊DP側之端部上。同樣地，凹部SRE也位於源極電極SE中源極墊SP側之端部上。因此，根據本實施方式，也可獲得與第1實施方式相同之效果。
(第3實施方式)
圖24係與第3實施方式相關之半導體裝置SD結構之平面圖，與第1實施方式之圖1對應。本實施中相關之半導體裝置SD除了如下幾點，與第1實施中相關之半導體裝置SD為同樣結構。
如圖24所示，本實施方式也與第1實施方式(圖1)一樣，在第2方向(x方向)上按順序重複配置有汲極電極DE及源極電極SE。因此，本實施方式中，源極電極SE之寬度比汲極電極DE之寬度大。此時，與第1實施方式相比，可使從源極墊SP到源極電極SE之電流集中現象更小。因此，無需使凹部SRE位於源極電極SE中源極墊SP側之端部上。詳細內容如後文所述。
圖24所示之示例中，從平面上看，源極電極SE至少與與所述源極電極SE相鄰之閘極電極GE之一部分重合。具體地說就是，凹部SRE位於從平面上看與源極電 極SE重合之區域上。而且閘極電極GE位於第2方向(x方向)上凹部SRE之兩側。此時，源極電極SE在寬度方向(x方向)上將這些閘極電極GE包含在內側。此時，源極電極SE中覆蓋閘極電極GE之部分具有場板(field plate)之作用，因此對電場集中在閘極電極GE中之現象具有緩和作用。
另外，圖24所示之示例中，閘極電極GE和汲極電極DE之中心間之距離比閘極電極GE和源極電極SE之中心間之距離大。因此，各電晶體TR中閘極和汲極之間之距離比閘極和源極之間之距離大。因此，可提高閘極和汲極之間之耐壓。
圖25係將圖24之虛線α所圍住之區域進行擴大後之示意圖，與第1實施方式之圖4對應。如圖25所示，本實施方式也與第1實施方式(圖4)一樣，從第1方向(y方向)上看，凹部DRE中面向汲極墊DP之側面(側面RDS)嵌入汲極墊DP中。而且，如上所述，從平面上看，閘極電極GE之至少一部分與源極電極SE重合。另外，圖25所示之示例中，與源極電極SE之尖端相比，閘極電極GE之尖端在第1方向(y方向)上更靠近汲極墊DP側。
圖26係將圖24之虛線β所圍住之區域進行擴大後之示意圖，與第1實施方式之圖5對應。圖26所示之示例中，從第1方向(y方向)上看，凹部SRE之側面RSS並未抵達源極墊SP之側面SSF，也沒有嵌入源極墊SP 中。具體地說就是，從平面上看，閘極佈線GL比源極墊SP更靠近汲極墊DP側。因此，凹部SRE比源極墊SP之側面SSF更靠近汲極墊DP側。
通過本實施方式也可獲得與第1實施方式相同之效果。具體地說就是，如圖24所示，源極電極SE之寬度比汲極電極DE之寬度大。因此，可緩和電流集中在源極墊SP至源極電極SE上之現象。因此，即使從第1方向(y方向)上看，凹部SRE之側面RSS嵌入了源極電極SE之內側(圖26)中，也可提高源極電極SE之電遷移耐力。
如上所述，本實施方式中，無需使凹部SRE位於源極電極SE中源極墊SP側之端部上(圖24及圖26)。此時，在實際形成時即使凹部SRE之位置與所設計之位置相比在第1方向(y方向)上偏離汲極墊DP側，也可提高源極電極SE之電遷移耐力。
具體地說就是，第1實施方式(圖1)之佈局中為了提高源極電極SE之電遷移耐力，必須使凹部SRE從平面上看嵌入源極墊SP中。此時，實際形成時如果凹部SRE與設計時之位置相比在第1方向(y方向)上偏離汲極墊DP側，就有可能導致無法使源極電極SE獲得所期望之電遷移耐力。對此，本實施方式可防止此類事態發生。
(變形例)
圖27係圖1之變形例之示意圖。如圖27所示，可沿著汲極電極DE配置複數個凹部DRE。同樣地，也可沿著 源極電極SE配置複數個凹部SRE。換言之便是，凹部DRE也可不沿著汲極電極DE延伸。同樣地，凹部SRE也可不沿著源極電極SE延伸。另外，圖27所示之示例中，凹部REC(凹部DRE及凹部SRE)之平面形狀為矩形。但凹部REC之平面形狀並不受圖27之示例所限定。
圖27所示之示例中，彼此相鄰之汲極電極DE及源極電極SE中，凹部DRE及凹部SRE之中心在第1方向(y方向)上也彼此不同。但凹部DRE及凹部SRE之平面佈局並不受圖27之示例所限。例如，彼此相鄰之汲極電極DE及源極電極SE中，凹部DRE及凹部SRE具有同一平面形狀，且中心也可集中在第1方向(y方向)上。
圖28係將圖27之虛線α所圍住之區域進行擴大之示意圖，與第1實施方式之圖4對應。圖28所示之示例中，從平面上看，汲極墊DP側之1個凹部DRE嵌入汲極墊DP中。具體地說就是，所述凹部DRE具有面向汲極墊DP之側面(側面RDS)，且從第1方向(y方向)上看，側面RDS嵌入汲極墊DP中。但側面RDS也可不嵌入汲極墊DP中。例如，從第1方向(y方向)上看，側面RDS僅抵達汲極墊DP之側面DSF便可。
圖29係將圖27之虛線β所圍住之區域進行擴大後之示意圖，與第1實施方式之圖5對應。圖29所示之示例中，從平面上看，源極墊SP側之1個凹部SRE嵌入源極墊SP中。具體地說就是，所述凹部SRE具有面向源極墊SP之側面(側面RSS)。而且，從第1方向(y方向)上 看，側面RSS嵌入源極墊SP中。但是側面RSS也可不嵌入源極墊SP中。例如，從第1方向(y方向)上看，側面RSS也可僅抵達源極墊SP之側面SSF。
以上根據實施方式具體地說明瞭本案發明人所作之發明，但本發明並不受到所述實施方式之限定，在不超出其要旨之範圍內能夠進行種種變更，在此無需贅言。
DE‧‧‧汲極電極
DP‧‧‧汲極墊
DRE‧‧‧凹部
DSF‧‧‧側面
GE‧‧‧閘極電極
RDS‧‧‧側面
REC‧‧‧凹部
SD‧‧‧半導體裝置
α‧‧‧虛線

Claims (8)

  1. 一種半導體裝置，其特徵在於，具有：氮化物半導體層；層間絕緣膜，位於所述氮化物半導體層上；佈線，位於所述層間絕緣膜上；電極，與所述佈線一體形成，且部分形成於所述佈線之第1側面上，而且從平面上看從所述第1側面在第1方向上延伸；凹部，從平面上看位於與所述電極重合之區域上，且形成於所述層間絕緣膜，下端抵達所述氮化物半導體層，且埋有所述電極之至少一部分；以及阻障金屬膜，沿著所述凹部之底面及側面、所述佈線之底面以及所述電極之底面而形成；所述佈線及所述電極含有鋁，所述阻障金屬膜含有鈦，從所述第1方向看，所述凹部中面向所述佈線之側面抵達所述佈線之所述第1側面，或嵌入所述佈線中。
  2. 如申請專利範圍第1項所記載之半導體裝置，其中，具有：第1電晶體，從平面上看，在與所述第1方向相交之第2方向上按順序排列有汲極、閘極電極以及源極；汲極墊，在所述第2方向上延伸；汲極電極，從所述汲極墊向所述第2方向延伸，且與 所述汲極電連接；源極墊，在所述第1方向上經由所述汲極電極面向所述汲極墊，且在所述第2方向上延伸；以及源極電極，從所述源極墊朝向所述汲極墊側在所述第1方向上延伸，且與所述源極電連接；所述佈線及所述電極分別成為所述汲極墊及所述汲極電極，或者分別成為所述源極墊及所述源極電極。
  3. 如申請專利範圍第2項所記載之半導體裝置，其中，具有：第2電晶體，從平面上看，汲極、閘極電極、及源極在所述第2方向按與所述第1電晶體相反之順序排列，且所述源極和所述第1電晶體之所述源極係電連接於同一個所述源極電極；以及閘極佈線，從平面上看，比所述汲極電極更靠近所述源極墊，且將所述第1電晶體之所述閘極電極和所述第2電晶體之所述閘極電極進行連接；所述佈線及所述電極分別成為所述源極墊及所述源極電極，從平面上看，所述凹部被夾在所述第1電晶體之所述閘極電極和所述第2電晶體之所述閘極電極之間，而且，所述凹部比所述閘極佈線更靠近所述汲極墊側；所述閘極佈線、所述第1側面、及所述源極電極按順序排列在所述第1方向上。
  4. 如申請專利範圍第2項所記載之半導體裝置，其 中，所述佈線及所述電極分別成為所述汲極墊及所述汲極電極，且所述源極電極之寬度比所述汲極電極之寬度大。
  5. 如申請專利範圍第4項所記載之半導體裝置，其中，從平面上看，所述源極電極與所述閘極電極之至少一部分重合。
  6. 如申請專利範圍第1項所記載之半導體裝置，其中，所述阻障金屬膜為由鈦構成之單層膜。
  7. 如申請專利範圍第6項所記載之半導體裝置，其中，所述阻障金屬膜和所述電極之間，不具有由氮化鈦構成之膜。
  8. 如申請專利範圍第6項所記載之半導體裝置，其中，所述阻障金屬膜直接與所述電極連接。
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