JP5765143B2 - 高電子移動度トランジスタとその製造方法 - Google Patents
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Description
(第1特徴)本明細書で開示される技術は、高電子移動度トランジスタに適用され、その半導体材料は特に限定されるものではない。典型的には、窒化物系の化合物半導体を用いるのが望ましい。例えば、電子走行層(半導体下層の一例)の半導体材料は、InXaGaYaAl1−Xa−YaN(0≦Xa≦1、0≦Ya≦1、0≦Xa+Ya≦1)であり、電子供給層(第1半導体上層の一例)の半導体材料は、InXbGaYbAl1−Xb−YbN(0≦Xb≦1、0≦Yb≦1、0≦Xb+Yb≦1)であり、(1−Xa−Ya)<(1−Xb−Yb)であるのが望ましい。また、配線抵抗層(第2半導体上層の一例)の半導体材料も、InXbGaYbAl1−Xb−YbN(0≦Xb≦1、0≦Yb≦1、0≦Xb+Yb≦1)であるのが望ましい。
(第2特徴)本明細書で開示される高電子移動度トランジスタのゲート部は、絶縁ゲート構造を備えていてもよい。また、ゲート部は、リセス型の絶縁ゲート構造を備えていてもよい。リセス型の絶縁ゲート構造では、ドレイン側端部の電界集中が特に問題となることから、本明細書で開示される技術を適用することが有用である。
(第3特徴)本明細書で開示される高電子移動度トランジスタの導電体部は、導電体であればその材料は特に限定されない。導電体部が電子供給層に直接的に接触する場合は、電子供給層に対してショットキー接触する材料が選ばれるのが望ましい。また、導電体部は、ドレイン電極とゲート電極の間において、複数個が設けられていてもよい。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
11:電子走行層
12:電子供給層
13:配線抵抗層
14:半導体層
21:ドレイン電極
23:導電体部
26:ゲート部
28:ソース電極
32:素子部
34:分離部
36:配線抵抗部
R1:第1抵抗部
R2:第2抵抗部
Claims (4)
- 高電子移動度トランジスタであって、
半導体下層と、
前記半導体下層の表面の少なくとも一部に設けられており、前記半導体下層とは異なるバンドギャップを有している第1半導体上層と、
前記第1半導体上層の上方の一部に設けられているドレイン電極と、
前記ドレイン電極から離れているとともに、前記第1半導体上層の上方の一部に設けられているソース電極と、
前記ドレイン電極と前記ソース電極の間に設けられているゲート部と、
前記ドレイン電極と前記ゲート部の間に設けられている導電体部と、
一端が前記ドレイン電極に電気的に接続されており、他端が前記導電体部に電気的に接続されている第1抵抗部と、
一端が前記ソース電極に電気的に接続されており、他端が前記導電体部に電気的に接続されている第2抵抗部と、
前記半導体下層の表面の一部に設けられており、前記第1半導体上層から離れて設けられているとともに、前記半導体下層とは異なるバンドギャップを有する第2半導体上層と、を備えており、
前記第2半導体上層は、第1部位が前記ドレイン電極に接触しており、第2部位が前記ソース電極に接触しており、第3部位が前記導電体部に接触しており、
前記第3部位が、前記第1部位と前記第2部位の間に位置する高電子移動度トランジスタ。 - 高電子移動度トランジスタの製造方法であって、
半導体下層とその半導体下層とは異なるバンドギャップの半導体上層が積層した積層基板を用意し、前記半導体上層の一部を除去して前記半導体上層を第1半導体上層と第2半導体上層に分離する分離工程と、
前記第1半導体上層の上方の一部に設けられているとともに、前記第2半導体上層の第1部位に接触するドレイン電極を形成するドレイン電極形成工程と、
前記ドレイン電極から離れており、前記第1半導体上層の上方の一部に設けられているとともに、前記第2半導体上層の第2部位に接触するソース電極を形成するソース電極形成工程と、
前記ドレイン電極と前記ソース電極の間に設けられているゲート部を形成するゲート部形成工程と、
前記ドレイン電極と前記ゲート部の間に設けられているとともに、前記第2半導体上層の第3部位に接触する導電体部を形成する導電体部形成工程と、を備えており、
前記第3部位が、前記第1部位と前記第2部位の間に位置する製造方法。 - 前記ゲート部形成工程では、前記第1半導体上層の少なくとも一部を除去してリセス型ゲート部を形成する請求項2に記載の製造方法。
- 前記分離工程において前記半導体上層を除去する段階と前記ゲート部形成工程において前記第1半導体上層を除去する段階が同時に実施される請求項3に記載の製造方法。
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