JP5765143B2 - 高電子移動度トランジスタとその製造方法 - Google Patents

Description

本発明は、高電子移動度トランジスタに関する。本発明はまた、高電子移動度トランジスタの製造方法にも関する。

バンドギャップの異なる２つの半導体層のヘテロ接合面に形成される２次元電子ガスをチャネルとして利用する高電子移動度トランジスタが開発されている。高電子移動度トランジスタは、ドレイン電極と、ソース電極と、ドレイン電極とソース電極の間に設けられているゲート部を備えている。高電子移動度トランジスタでは、２次元電子ガスを介してドレイン電極とソース電極の間を電流が流れており、ゲート部に印加される電圧に応じてオンとオフが切換えられる。この種の高電子移動度トランジスタの一例が特許文献１に開示されている。

特開２００１−８５６７０号公報

高電子移動度トランジスタがオフすると、ドレイン電極に高電圧が印加される。これにより、ゲート部のドレイン側端部に電界が集中し、ゲート部が破損するという問題がある。

本願明細書で開示される技術は、ドレイン電極に高電圧が印加されたとしても、ゲート部の破損が抑制された信頼性の高い高電子移動度トランジスタを提供すること、及びそのような高電子移動度トランジスタの製造方法を提供することを目的としている。

本明細書で開示される高電子移動度トランジスタは、半導体下層と第１半導体上層とドレイン電極とソース電極とゲート部と導電体部と第１抵抗部と第２抵抗部とを備えている。第１半導体上層は、半導体下層の表面の少なくとも一部に設けられており、半導体下層とは異なるバンドギャップを有している。半導体下層と第１半導体上層のヘテロ接合面に２次元電子ガスが形成されており、この２次元電子ガスがチャネルとして利用される。ドレイン電極は、第１半導体上層の上方の一部に設けられている。ソース電極は、ドレイン電極から離れているとともに、第１半導体上層の上方の一部に設けられている。ゲート部は、ドレイン電極とソース電極の間に設けられている。導電体部は、ドレイン電極とゲート部の間に設けられている。第１抵抗部は、一端がドレイン電極に電気的に接続されており、他端が導電体部に電気的に接続されている。第２抵抗部は、一端がソース電極に電気的に接続されており、他端が導電体部に電気的に接続されている。この態様の高電子移動度トランジスタは、ドレイン電極とゲート部の間に導電体部が設けられていることを特徴としている。さらに、この導電体部が、第１抵抗部を介してドレイン電極に接続されているとともに、第２抵抗部を介してソース電極に接続されていることを特徴としている。これにより、導電体部には、第１抵抗部と第２抵抗部の分圧比に応じて、ドレイン電極の電圧とソース電極の電圧の間に調整された電圧が印加されている。第１抵抗部と第２抵抗部の分圧比を適宜に調整し、導電体部に印加される電圧を適宜に調整すれば、ゲート部のドレイン側端部の電界集中を緩和することが可能となり、ゲート部の破壊を抑制することができる。

本明細書で開示される高電子移動度トランジスタは、第２半導体上層をさらに備えていてもよい。第２半導体上層は、半導体下層の表面の一部に設けられているとともに、半導体下層とは異なるバンドギャップを有する。また、第２半導体上層は、第１半導体上層から離れて設けられている。さらに、第２半導体上層では、第１部位がドレイン電極に接触しており、第２部位がソース電極に接触しており、第３部位が導電体部に接触している。ここで、第３部位は、第１部位と第２部位の間に位置している。この態様では、半導体下層と第２半導体上層のヘテロ接合面に形成されている２次元電子ガス層を利用して配線抵抗が構成されている。このため、第１抵抗部は、第１部位と第３部位の間に存在する半導体下層と第２半導体上層のヘテロ接合面に形成される２次元電子ガスを利用して形成されている。第２抵抗部は、第２部位と第３部位の間に存在する半導体下層と第２半導体上層のヘテロ接合面に形成される２次元電子ガスを利用して形成されている。この態様の高電子移動度トランジスタは、トランジスタ構造を含む素子部と配線抵抗構造を含む配線抵抗部の双方が半導体下層の表面に搭載されており、小型化に有利な形態を有している。

本明細書で開示される高電子移動度トランジスタの製造方法は、分離工程とドレイン電極形成工程とソース電極形成工程とゲート部形成工程と導電体部形成工程とを備えている。分離工程では、半導体下層とその半導体下層とは異なるバンドギャップの半導体上層が積層した積層基板を用意し、半導体上層の一部を除去して半導体上層を第１半導体上層と第２半導体上層に分離する。ドレイン電極形成工程では、第１半導体上層の上方の一部に設けられているとともに、第２半導体上層の第１部位に接触するドレイン電極を形成する。ソース電極形成工程では、ドレイン電極から離れており、第１半導体上層の上方の一部に設けられているとともに、第２半導体上層の第２部位に接触するソース電極を形成する。ゲート部形成工程では、ドレイン電極とソース電極の間に設けられているゲート部を形成する。導電体部形成工程では、ドレイン電極とゲート部の間に設けられているとともに、第２半導体上層の第３部位に接触する導電体部を形成する。ここで、第３部位が、第１部位と第２部位の間に位置する。この製造方法によると、トランジスタ構造を含む素子部と配線抵抗構造を含む配線抵抗部の双方が半導体下層の表面に搭載された高電子移動度トランジスタを製造することができる。

ゲート部形成工程では、第１半導体上層の一部を除去してリセス型のゲート部を形成してもよい。この製造方法によると、ノーマリオフ型の高電子移動度トランジスタを製造することができる。

分離工程において半導体上層を除去する段階とゲート部形成工程において第１半導体上層を除去する段階が、同時に実施されてもよい。この製造方法によると、製造に要する工程の増加を抑えながら、本明細書で開示される高電子移動度トランジスタを製造することができる。

本明細書で開示される技術によると、ドレイン電極とゲート部の間に導電体部が設けられたことにより、ゲート部のドレイン側端部の電界集中が緩和され、ゲート部の破壊が抑制される。本明細書で開示される技術によると、信頼性の高い高電子移動度トランジスタを提供することができる。

図１は、実施例の高速移動度トランジスタの要部斜視図を示す。 図２は、図１のII-II線に対応した断面図を示す。 図３は、図１おIII-III線に対応した断面図を示す。 図４は、実施例の高速移動度トランジスタを製造する１つの工程を示す。 図５は、実施例の高速移動度トランジスタを製造する１つの工程を示す。 図６は、実施例の高速移動度トランジスタを製造する１つの工程を示す。 図７は、実施例の高速移動度トランジスタを製造する１つの工程を示す。

本明細書で開示される技術の特徴を整理しておく。
（第１特徴）本明細書で開示される技術は、高電子移動度トランジスタに適用され、その半導体材料は特に限定されるものではない。典型的には、窒化物系の化合物半導体を用いるのが望ましい。例えば、電子走行層（半導体下層の一例）の半導体材料は、Ｉｎ_ＸａＧａ_ＹａＡｌ_{１−Ｘａ−Ｙａ}Ｎ（０≦Ｘａ≦１、０≦Ｙａ≦１、０≦Ｘａ＋Ｙａ≦１）であり、電子供給層（第１半導体上層の一例）の半導体材料は、Ｉｎ_ＸｂＧａ_ＹｂＡｌ_{１−Ｘｂ−Ｙｂ}Ｎ（０≦Ｘｂ≦１、０≦Ｙｂ≦１、０≦Ｘｂ＋Ｙｂ≦１）であり、（１−Ｘａ−Ｙａ）＜（１−Ｘｂ−Ｙｂ）であるのが望ましい。また、配線抵抗層（第２半導体上層の一例）の半導体材料も、Ｉｎ_ＸｂＧａ_ＹｂＡｌ_{１−Ｘｂ−Ｙｂ}Ｎ（０≦Ｘｂ≦１、０≦Ｙｂ≦１、０≦Ｘｂ＋Ｙｂ≦１）であるのが望ましい。
（第２特徴）本明細書で開示される高電子移動度トランジスタのゲート部は、絶縁ゲート構造を備えていてもよい。また、ゲート部は、リセス型の絶縁ゲート構造を備えていてもよい。リセス型の絶縁ゲート構造では、ドレイン側端部の電界集中が特に問題となることから、本明細書で開示される技術を適用することが有用である。
（第３特徴）本明細書で開示される高電子移動度トランジスタの導電体部は、導電体であればその材料は特に限定されない。導電体部が電子供給層に直接的に接触する場合は、電子供給層に対してショットキー接触する材料が選ばれるのが望ましい。また、導電体部は、ドレイン電極とゲート電極の間において、複数個が設けられていてもよい。

図１に示されるように、高速移動度トランジスタ（以下、ＨＥＭＴという）１０は、素子部３２と分離部３４と配線抵抗部３６を有している。素子部３２には、２次元電子ガスを利用したトランジスタ構造が形成されている。配線抵抗部３６には、２次元電子ガスを利用した配線抵抗構造が形成されている。分離部３４は、素子部３２の２次元電子ガスと配線抵抗部３６の２次元電子ガスを絶縁分離している。

図１及び図２に示されるように、ＨＥＭＴ１０の素子部３２は、電子走行層（半導体下層の一例）１１と電子供給層（第１半導体上層の一例）１２の積層を備えている。電子走行層１１の材料にはノンドープの窒化ガリウム（ＧａＮ）が用いられている。電子供給層１２の材料には、ノンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）が用いられており、アルミニウムの組成比は約２０〜２５％である。電子供給層１２のバンドギャップは電子走行層１１のバンドギャップよりも大きい。このため、電子走行層１１と電子供給層１２のヘテロ接合面には、２次元電子ガス（２ＤＥＧ）が形成されている。

ＨＥＭＴ１０の素子部３２はさらに、ドレイン電極２１と、導電体部２３と、ゲート部２６と、ソース電極２８を備えている。ドレイン電極２１と導電体部２３とゲート部２６とソース電極２８は、ｘ軸方向に沿ってこの順に間隔を置いて配置されているとともに、電子供給層１２の表面に形成されている絶縁膜２２によって電気的に絶縁されている。

ドレイン電極２１は、平面視したときに、ｙ軸方向に沿って伸びており、矩形状の形態を有している。ドレイン電極２１は、電子供給層１２の表面の一部に接触するとともに、分離部３４を超えて配線抵抗部３６にまで伸びている。ドレイン電極２１の材料にはバナジウム（Ｖａ）／アルミニウム（Ａｌ）／モリブテン（Ｍｏ）／ニッケル（Ｎｉ）／金（Ａｕ）の積層電極が用いられており、電子供給層１２に対してオーミック接触している。

導電体部２３は、平面視したときに、ｙ軸方向に沿って伸びており、矩形状の形態を有している。導電体部２３は、ドレイン電極２１とゲート部２６の間に設けられており、電子供給層１２の表面の一部に接触するとともに、分離部３４を超えて配線抵抗部３６にまで伸びている。導電体部２３の材料にはニッケル（Ｎｉ）／金（Ａｕ）の積層電極が用いられており、電子供給層１２に対してショットキー接触している。

ゲート部２６は、平面視したときに、ｙ軸方向に沿って伸びており、矩形状の形態を有している。ゲート部２６は、ドレイン電極２１とソース電極２８の間に設けられている。特に、本実施例のゲート部２６は、電子供給層１２に形成された溝２７内に設けられており、所謂リセス型であることを特徴としている。ゲート部２６は、ゲート絶縁膜２４と、そのゲート絶縁膜２４で被覆されているゲート電極２５を有している。ゲート絶縁膜２４の材料には窒化シリコン（ＳｉＮ）が用いられており、ゲート電極２５の材料にはニッケル（Ｎｉ）／金（Ａｕ）、又はチタン（Ｔｉ）／アルミニウム（Ａｌ）の積層電極が用いられている。この例では、溝２７の深さが、電子供給層１２の厚みと一致している。この例に代えて、電子供給層１２の一部が残るように溝２７が浅く形成されてもよく、あるいは、電子走行層１１の一部が除去されるように溝２７が深く形成されてもよい。このように、リセス型のゲート部２６を設けることで、ゲート部２６の下方の２次元電子ガスの電子密度を薄く調整することができる。これにより、ゲート電極２５に正電圧が印加されない状態では、ゲート部２６の下方の電子密度が薄く、ゲート部２６に対してドレイン側とソース側の２次元電子ガスが絶縁される。一方、ゲート電極２５に正電圧が印加された状態では、ゲート部２６の下方の電子密度が濃く、ゲート部２６に対してドレイン側とソース側の２次元電子ガスが導通する。このように、ＨＥＭＴ１０は、リセス型のゲート部２６を利用することにより、ノーマリオフで動作するように構成されている。

ソース電極２８は、平面視したときに、ｙ軸方向に沿って伸びており、矩形状の形態を有している。ソース電極２８は、電子供給層１２の表面の一部に接触するとともに、分離部３４を超えて配線抵抗部３６にまで伸びている。ソース電極２８の材料にはバナジウム（Ｖａ）／アルミニウム（Ａｌ）／モリブテン（Ｍｏ）／ニッケル（Ｎｉ）／金（Ａｕ）の積層電極が用いられており、電子供給層１２に対してオーミック接触している。

図１及び図３に示されるように、ＨＥＭＴ１０の配線抵抗部３６は、配線抵抗層(第２半導体上層の一例）１３を備えている。配線抵抗層１３は、平面視したときに、ｘ軸方向に沿って伸びており、矩形状の形態を有している。配線抵抗層１３の材料にはノンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）が用いられており、アルミニウムの組成比は約２０〜２５％である。配線抵抗層１３のバンドギャップは電子走行層１１のバンドギャップよりも大きい。このため、電子走行層１１と配線抵抗層１３のヘテロ接合面には、２次元電子ガス（２ＤＥＧ）が形成されている。

図１に示されるように、配線抵抗層１３には、ドレイン電極２１と導電体部２３とソース電極２８がそれぞれ接触している。ドレイン電極２１は、配線抵抗層１３の一方の端部に接触している。ソース電極２８は、配線抵抗層１３の他方の端部に接触している。導電体部２３は、ドレイン電極２１が接触する部位とソース電極２８が接触する部位の間の部位で配線抵抗層１３に接触している。

配線抵抗層１３のｙ軸方向の幅Ｗ１，Ｗ２は極めて細く形成されている。このため、ｘ軸方向で計測したときに、電子走行層１１と配線抵抗層１３のヘテロ接合面に形成される２次元電子ガス（２ＤＥＧ）による抵抗値は非常に高い。このため、ドレイン電極２１と導電体部２３の間に存在する電子走行層１１と配線抵抗層１３によって第１抵抗部Ｒ１が構成されており、ソース電極２８と導電体部２３の間に存在する電子走行層１１と配線抵抗層１３によって第２抵抗部Ｒ２が構成されている。第１抵抗部Ｒ１の配線抵抗層１３の幅Ｗ１を調整することで、第１抵抗部Ｒ１の抵抗値を適宜に調整することができる。第２抵抗部Ｒ２の配線抵抗層１３の幅Ｗ２を調整することで、第２抵抗部Ｒ２の抵抗値を適宜に調整することができる。なお、抵抗部Ｒ１，Ｒ２を介してドレイン電極２１とソース電極２８の間にリーク電流が流れるのを抑えるためには、抵抗部Ｒ１，Ｒ２の抵抗値が高いのが望ましく、抵抗部Ｒ１，Ｒ２の幅Ｗ１，Ｗ２は、約２〜１０μｍであるのが望ましい。

分離部３４は、素子部３２と配線抵抗部３６の間に位置しており、電子走行層１１上に他の半導体層が形成されていない領域である。このため、分離部３４では、２次元電子ガスが形成されないので、素子部３２に形成されている２次元電子ガスと配線抵抗部３６に形成されている２次元電子ガスは、分離部３４によって電気的に分離されている。なお、後述の製造方法で説明するように、素子部３２の電子供給層１２と配線抵抗部３６の配線抵抗層１３は、共通の半導体層の一部を除去することで分離されたものである。分離部３４は、この半導体層が分離された部分に対応している。

次に、ＨＥＭＴ１０の動作を説明する。ＨＥＭＴ１０は、ドレイン電極２１に正電圧を印加し、ソース電極２８に接地電圧を印加して用いられる。ゲート部２６のゲート電極２５に正電圧が印加されると、ゲート部２６の下方に反転層が形成され、その反転層を介してドレイン側とソース側の２次元電子ガスが導通する。これにより、ＨＥＭＴ１０はオンとなり、ドレイン電極２１とソース電極２８の間を電流が流れる。

ゲート部２６のゲート電極２５に接地電圧が印加されると、ゲート部２６の下方の反転層が消失し、ドレイン側とソース側の２次元電子ガスが分離され、ＨＥＭＴ１０がオフとなる。ＨＥＭＴ１０がオフすると、ドレイン電極２１の電圧が上昇する。ドレイン電極２１の電圧が上昇すると、第１抵抗部Ｒ１と第２抵抗部Ｒ２の分圧比に応じて、導電体部２３の電圧も上昇する。例えば、導電体部２３が設けられていない場合、ゲート部２６のドレイン側の端部（図２の２６ａ参照）に電界が集中し、ゲート部２６のゲート絶縁膜２４が破損するという問題がある。一方、本実施例のＨＥＭＴ１０のように、導電体部２３が設けられていると、導電体部２３近傍の電界が高くなり（換言すれば、導電体部２３近傍で電界を負担することができるようになり）、ゲート部２６のドレイン側の端部における電界集中が緩和される。このため、ＨＥＭＴ１０では、ゲート部２６の絶縁破壊が抑制されるので、信頼性が大幅に向上している。

また、ＨＥＭＴ１０の分離部３４及び配線抵抗部３６は、素子部３２に隣接して設けられている。従来のＨＥＭＴでは、素子部に隣接する領域は、ドレイン電極及びソース電極の配線のみが形成されている領域である。本実施例のＨＥＭＴ１０は、このようなドレイン電極２１及びソース電極２８の配線が形成されている領域内に作り込まれていると評価できる。すなわち、本実施例のＨＥＭＴ１０では、素子面積の増大を抑えながら分離部３４及び配線抵抗部３６が形成されており、小型化に有利な形態である。

以下、図４〜図７を参照して、ＨＥＭＴ１０を製造する方法を説明する。まず、図４に示されるように、電子走行層１１と半導体層１４が積層した積層基板を用意する。電子走行層１１と半導体層１４は、有機金属気相成長法（MOCVD: Metal Organic Chemical Vapor Deposition）を利用して、図示しないサファイア基板上に積層して形成されている。

次に、図５に示されるように、半導体層１４を貫通するように、ゲート部２６用の溝２７を形成する。溝２７は、ＲＩＥ（Reactive Ion Etching）法を利用して形成されている。なお、この溝２７の形成するときに、分離部３４に対応する半導体層１４も同時に除去される。これにより、半導体層１４は、素子部３２に対応した電子供給層１２と配線抵抗部３６に対応した配線抵抗層１３に分離される。このように、本実施例の製造方法では、ゲート部２６の溝２７を形成する段階と素子部３２と配線抵抗部３６を分離する分離部３４を形成する段階が同時に実施される。

次に、図６に示されるように、半導体層１４の表面にドレイン電極２１と導電体部２３とソース電極２８を形成する。より具体的には、まず、ドレイン電極２１とソース電極２８に対応する部分に、電子ビーム蒸着法を利用して、バナジウム（Ｖ）／アルミニウム（Ａｌ）／モリブテン（Ｍｏ）を積層する。次に、熱処理を実施して、積層したバナジウム（Ｖ）／アルミニウム（Ａｌ）／モリブテン（Ｍｏ）を合金化し、オーミック接触性を向上させる。次に、ドレイン電極２１と導電体部２３とソース電極２８に対応する部分に、ニッケル（Ｎｉ）と金（Ａｕ）が積層される。この結果、ドレイン電極２１とソース電極２８にはバナジウム（Ｖ）／アルミニウム（Ａｌ）／モリブテン（Ｍｏ）／ニッケル（Ｎｉ）／金（Ａｕ）が積層されており、導電体部２３にはニッケル（Ｎｉ）／金（Ａｕ）が積層されている。

次に、図７に示されるように、電子供給層１２の表面を覆うように絶縁膜２２を形成する。絶縁膜２２の材料には、窒化シリコン（ＳｉＮ）が用いられている。絶縁膜２２のうち溝２７内に形成されている部分がゲート絶縁膜２４となる。最後に、溝２７内にゲート電極２５を充填すると、ＨＥＭＴ１０が完成する。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０：高電子移動度トランジスタ
１１：電子走行層
１２：電子供給層
１３：配線抵抗層
１４：半導体層
２１：ドレイン電極
２３：導電体部
２６：ゲート部
２８：ソース電極
３２：素子部
３４：分離部
３６：配線抵抗部
Ｒ１：第１抵抗部
Ｒ２：第２抵抗部

Claims (4)

1. 高電子移動度トランジスタであって、
   半導体下層と、
   前記半導体下層の表面の少なくとも一部に設けられており、前記半導体下層とは異なるバンドギャップを有している第１半導体上層と、
   前記第１半導体上層の上方の一部に設けられているドレイン電極と、
   前記ドレイン電極から離れているとともに、前記第１半導体上層の上方の一部に設けられているソース電極と、
   前記ドレイン電極と前記ソース電極の間に設けられているゲート部と、
   前記ドレイン電極と前記ゲート部の間に設けられている導電体部と、
   一端が前記ドレイン電極に電気的に接続されており、他端が前記導電体部に電気的に接続されている第１抵抗部と、
   一端が前記ソース電極に電気的に接続されており、他端が前記導電体部に電気的に接続されている第２抵抗部と、
   前記半導体下層の表面の一部に設けられており、前記第１半導体上層から離れて設けられているとともに、前記半導体下層とは異なるバンドギャップを有する第２半導体上層と、を備えており、
   前記第２半導体上層は、第１部位が前記ドレイン電極に接触しており、第２部位が前記ソース電極に接触しており、第３部位が前記導電体部に接触しており、
   前記第３部位が、前記第１部位と前記第２部位の間に位置する高電子移動度トランジスタ。
2. 高電子移動度トランジスタの製造方法であって、
   半導体下層とその半導体下層とは異なるバンドギャップの半導体上層が積層した積層基板を用意し、前記半導体上層の一部を除去して前記半導体上層を第１半導体上層と第２半導体上層に分離する分離工程と、
   前記第１半導体上層の上方の一部に設けられているとともに、前記第２半導体上層の第１部位に接触するドレイン電極を形成するドレイン電極形成工程と、
   前記ドレイン電極から離れており、前記第１半導体上層の上方の一部に設けられているとともに、前記第２半導体上層の第２部位に接触するソース電極を形成するソース電極形成工程と、
   前記ドレイン電極と前記ソース電極の間に設けられているゲート部を形成するゲート部形成工程と、
   前記ドレイン電極と前記ゲート部の間に設けられているとともに、前記第２半導体上層の第３部位に接触する導電体部を形成する導電体部形成工程と、を備えており、
   前記第３部位が、前記第１部位と前記第２部位の間に位置する製造方法。
3. 前記ゲート部形成工程では、前記第１半導体上層の少なくとも一部を除去してリセス型ゲート部を形成する請求項２に記載の製造方法。
4. 前記分離工程において前記半導体上層を除去する段階と前記ゲート部形成工程において前記第１半導体上層を除去する段階が同時に実施される請求項３に記載の製造方法。

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