JP3744381B2 - 電界効果型トランジスタ - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、移動体通信、衛星通信、及び衛星放送等のマイクロ波領域で動作する高出力のショットキゲート電界効果型トランジスタに関する。
【０００２】
【従来の技術】
化合物半導体は電子の高速性を利用して、高周波素子としての応用が進んでいる。しかしながら、化合物半導体を用いた電界効果型トランジスタ（以下、ＦＥＴと称す）では、Si−MOSFETとは異なり、ゲート電極が基板のチャネル層またはショットキ層と接触しているために、ゲート電極のドレイン側の端に電界が集中し、破壊が生じたり、ゲートに電流が流れ込むことによる高周波特性の劣化が生じることがあった。このことは特に大信号動作を必要とする高出力増幅器用途のＦＥＴにおいては大きな問題である。これまで、ゲート電極のドレイン側の端に生じる高電界を緩和させる様々な試みが行われている。その一例としては特開２０００−３９１９号公報にはゲート・ドレイン間の絶縁膜上に電界制御電極を設ける技術が記載されている（従来例１）。また、特開平１０−２６１６５３号公報には、チャネル層にGaAsやInGaAsではなく、バンドギャップが大きいInGaPをチャネル層に用いることにより高電界耐性を高める方法も報告されている（従来例２）。
【０００３】
【発明が解決しようとする課題】
しかしながら、InGaPをチャネルに有する電界効果型トランジスタにおいては、バンドギャップが従来用いられているGaAs系に比べ大きく、ゲートのドレイン側の端に生じる電界集中による破壊やゲートリークによる高周波特性の劣化は十分に解決されるが、従来、チャネル層に用いられるGaAsやInGaAsに比べ、電子速度が遅いためにドレイン電流が大きくとれず、高出力動作時の電流振幅が小さく高出力が得られにくいという問題が生じていた。本発明の目的は、このような問題を解決し、従来実現し得なかった高耐圧性と高電流性の両方を満足させ、高出力化可能な電界効果型トランジスタを提供することにある。
【０００４】
【課題を解決するための手段】
本発明の一手段は、ＩｎＧａＰをチャネル層またはリセス表面に有する電界効果型トランジスタにおいて、ゲート・ドレイン間の絶縁膜上に電界制御電極を設ける。ここで、電界制御電極は、ゲート電極と接続されＤＣ上は同電位に、また、ＲＦ上は同電位同位相に保つ。これにより、ゲートに入力されたＲＦ電力が正に振幅した場合に電界制御電極下の空乏層の延びが小さくなり、大きな電流振幅を得ることができ、高出力化が可能である。また、別の方法としては、上記電界制御電圧をゲート電極とは独立させて、電界制御電極電圧ＶｃをＶｃ＞０の電圧をかける。これにより、ドレイン電流が増加し、前記と同様の効果が得られる。この場合、ゲートのドレイン側端の電界集中が電界制御電極を付加しなかった場合に比べ大きくなるが、バンドギャップの大きいＩｎＧａＰ層をチャネル層に用いており、顕著な耐圧劣化は無い。また、別の手段として、ゲート電極のドレイン側を庇状にして、絶縁膜上にせり出させることもできる。この場合、前記のゲートと電界制御電極とを接続した場合と同様の効果がある。この方法では、本来のゲートとして機能する部分と電界制御部分とが接続されている為、ゲート容量の増加があり高周波動作には多少の影響を生じるが、ゲート電極と電界制御部分を同時に作製できるので、プロセスが簡単になるという利点がある。
【０００５】
【発明の実施の形態】
以下、図面を参照して本発明の好ましい実施の形態について説明する。
（第１の実施の形態）
本発明の第１の実施の形態を示す断面構成図を図１に示す。この実施の形態は、GaAs基板１上に、バッファ層２、n-型InGaP３をチャネル層に有し、ゲート電極８とドレイン電極７との間に、ショットキ層４の上部に絶縁膜９を介して、電界制御電極１０が形成された構成である。電界制御電極１０は、ゲート電極８とドレイン電極７との間に、これらの電極と接触しないように形成される。この電界制御電極１０をゲート電極と電気的に接続する。これにより、電界制御電極１０はゲート電極８とＤＣ上は同電位となり、ＲＦ上は同電位同位相となる。ゲートにＲＦ信号を入力した場合、ゲート電位が正方向に振幅すると、電界制御電極下の空乏層の延びが小さくなる。すなわち、この時にドレイン電流が増加し、高出力動作時の電流振幅が大きくなることにより、ＲＦ出力が向上する。また、ドレイン側の抵抗成分によるＲＦ損失を小さくすることでもＲＦ出力向上が図れる。また、InGaP層はバンドギャップが約1.9eVとGaAs層の約1.4eVに比べ大きく、高電圧動作が可能である。InGaP層の高耐圧性と本発明の上記構成による高電流性とにより、従来よりも高出力化が可能となる。
【０００６】
（第２の実施の形態）
本発明の第２の実施の形態を示す断面構成図を図２に示す。この実施の形態では、GaAs基板１上に、バッファ層２、n-型InGaP３をチャネル層に有し、ゲート電極８とドレイン電極７との間に、InGaPショットキ層１１の上部に絶縁膜９を介して、電界制御電極１０が形成された構成である。電界制御電極１０は、ゲート電極８とドレイン電極７との間の、これらの電極の存在しない領域に形成される。この電界制御電極１０をゲート電極と電気的に接続する。これにより、電界制御電極１０はゲート電極８とＤＣ上は同電位となり、ＲＦ上は同電位同位相となる。ゲートにＲＦ信号を入力した場合、ゲート電位が正方向に振幅すると、電界制御電極下の空乏層の延びが小さくなる。すなわち、この瞬間にドレイン電流が増加し、高出力動作時の電流振幅が大きくなることにより、ＲＦ出力が向上する。また、ドレイン側の抵抗成分によるＲＦ損失を小さくすることでもＲＦ出力向上が図れる。また、本実施形態のようにInGaP層をショットキ層に用いた場合、InGaP表面が安定でありショットキ層と絶縁膜９との間の界面準位密度が極めて小さい。したがって、電界制御電極１０下の空乏層変調の入力ＲＦに対する遅延が少なく、第１の実施の形態に記載のチャネル層のみをInGaP層にした場合と比べて出力向上に効果的である。
【０００７】
（第３の実施の形態）本発明の第３の実施の形態を示す断面構成図を図３に示す。この実施の形態では、GaAs基板１上に、バッファ層２、n-型InGaP３をチャネル層に有し、ゲート電極８とドレイン電極７との間に、InGaP ３をチャネル層よりも格子定数が小さいInGaPショットキ層１２（以下、歪みInGaPショットキ層と記す）の上部に絶縁膜９を介して、電界制御電極１０が形成された構成である。電界制御電極１０は、ゲート電極８とドレイン電極７との間の、これらの電極の存在しない領域に形成される。この電界制御電極１０をゲート電極と電気的に接続する。これにより、電界制御電極１０はゲート電極８とＤＣ上は同電位となり、ＲＦ上は同電位同位相となる。ゲートにＲＦ信号を入力した場合、ゲート電位が正方向に振幅すると、電界制御電極下の空乏層の延びが小さくなる。すなわち、この瞬間にドレイン電流が増加し、高出力動作時の電流振幅が大きくなることにより、ＲＦ出力が向上する。また、ドレイン側の抵抗成分によるＲＦ損失を小さくすることでもＲＦ出力向上が図れる。また、この第３の実施形態のように歪みInGaP層をショットキ層に用いた場合、GaAsに格子整合するInGaPをショットキに用いた場合よりも、耐圧が高くなり、ゲート電極のドレイン側の端での電界集中に対する破壊耐性も大きく、より高い電圧での動作が可能である。
【０００８】
（第４の実施の形態）
本発明の第４の実施の形態を示す断面構成図を図４に示す。この実施の形態は、GaAs基板１上に、バッファ層２、n-型InGaP３をチャネル層に有し、ゲート電極８とドレイン電極７との間に、InAlGaPショットキ層１３の上部に絶縁膜９を介して、電界制御電極１０が形成された構成である。電界制御電極１０は、ゲート電極８とドレイン電極７との間の、これらの電極の存在しない領域に形成される。この電界制御電極１０をゲート電極と電気的に接続する。これにより、電界制御電極１０はゲート電極８とＤＣ上は同電位となり、ＲＦ上は同電位同位相となる。ゲートにＲＦ信号を入力した場合、ゲート電位が正方向に振幅すると、電界制御電極下の空乏層の延びが小さくなる。すなわち、この瞬間にドレイン電流が増加し、高出力動作時の電流振幅が大きくなることにより、ＲＦ出力が向上する。また、ドレイン側の抵抗成分によるＲＦ損失を小さくすることでもＲＦ出力向上が図れる。また、本実施形態のようにInAlGaP層をショットキ層に用いた場合、第２の実施の形態に示したInGaPをショットキに用いた場合よりも、耐圧が高くなり、ゲート電極のドレイン側の端での電界集中に対する破壊耐性も大きく、より高い電圧での動作が可能である。また、本構造では、InAlGaPショットキ層１３はGaAsと格子整合を保ったままバンドギャップを大きくできるので、その膜厚に制限がなくより高耐圧をねらった場合に有効である。
【０００９】
（第５の実施の形態）
本発明の第５の実施の形態を示す断面構成図を図５に示す。この実施の形態では、GaAs基板１上に、バッファ層２、n-型InGaP３をチャネル層に有し、ゲート電極８とドレイン電極７との間に、ショットキ層４の上部に絶縁膜９を介して、電界制御電極１０が形成された構成である。電界制御電極１０は、他の電極とは接続せず、独自に制御可能とする。この電界制御電極１０の電圧VcをVc>0にする。これにより、ゲート電極８のドレイン側端で生じている電界集中はさらに大きくなるが、すでに記述したように、InGaP層はバンドギャップが約1.9eVとGaAsの約1.4eVに比べ大きく、耐圧性能には大きな影響を与えない。一方、電界制御電極下の空乏層の延びが小さくなり、ドレイン電流が増加し、高出力動作時の電流振幅が大きくとれ、ＲＦ出力が向上する。また、ドレイン側の抵抗成分によるＲＦ損失を小さくすることでもＲＦ出力向上が図れる。
【００１０】
（第６の実施の形態）
本発明の第６の実施の形態を示す断面構成図を図６に示す。この実施の形態は、GaAs基板１上に、バッファ層２、n-型InGaP３をチャネル層に有し、ゲート電極８とドレイン電極７との間に、InGaPショットキ層１１の上部に絶縁膜９を介して、電界制御電極１０が形成された構成である。電界制御電極１０は、他の電極とは接続せず、独自に制御可能とする。この電界制御電極１０の電圧VcをVc>0にする。これにより、ゲート電極８のドレイン側端で生じている電界集中はさらに大きくなるが、すでに記述したように、InGaP層はバンドギャップが約1.9eVとGaAsの約1.4eVに比べ大きく耐圧性能には大きな影響を与えない。一方、電界制御電極下の空乏層の延びが小さくなり、ドレイン電流が増加し、高出力動作時の電流振幅が大きくとれ、ＲＦ出力が向上する。また、ドレイン側の抵抗成分によるＲＦ損失を小さくすることでもＲＦ出力向上が図れる。また、このようにInGaP層をショットキ層に用いた場合、InGaP表面が安定でありショットキ層と絶縁膜９との間の界面準位密度が極めて小さい。したがって、電界制御電極１０がＭＩＳＦＥＴのゲート電極のように働き、電界制御電極１０に印加した電圧に対する、電界制御電極１０下の空乏層の応答性が良い。その結果、第５の実施の形態に記載のチャネル層のみをInGaP層にした場合と比べてドレイン電流をさらに大きくすることができ、さらなる出力向上が得られる。
【００１１】
（第７の実施の形態）本発明の第７の実施の形態を示す断面構成図を図７に示す。この実施の形態は、GaAs基板１上に、バッファ層２、n-型InGaP３をチャネル層に有し、ゲート電極８とドレイン電極７との間に、InGaP ３をチャネル層よりも格子定数が小さいInGaPショットキ層１２（以下、歪みInGaPショットキ層）の上部に絶縁膜９を介して、電界制御電極１０が形成された構成である。電界制御電極１０は、他の電極とは接続せず、独自に制御可能とする。この電界制御電極１０の電圧VcをVc>0にする。これにより、ゲート電極８のドレイン側端で生じている電界集中はさらに大きくなるが、すでに記述したように、InGaP層はバンドギャップが約1.9eVとGaAsの約1.4eVに比べ大きく耐圧性能には大きな影響を与えない。一方、電界制御電極下の空乏層の延びが小さくなり、ドレイン電流が増加し、高出力動作時の電流振幅が大きくとれ、ＲＦ出力が向上する。また、ドレイン側の抵抗成分によるＲＦ損失を小さくすることでもＲＦ出力向上が図れる。また、このように歪みInGaP層をショットキ層に用いた場合、GaAsに格子整合するInGaPをショットキに用いた場合よりも、耐圧が高くなり、ゲート電極のドレイン側の端での電界集中に対する破壊耐性も大きく、より高い電圧での動作が可能である。
【００１２】
（第８の実施の形態）
本発明の第８の実施の形態を示す断面構成図を図８に示す。この実施の形態は、GaAs基板１上に、バッファ層２、n-型InGaP３をチャネル層に有し、ゲート電極８とドレイン電極７との間に、InAlGaPショットキ層１３の上部に絶縁膜９を介して、電界制御電極１０が形成された構成である。電界制御電極１０は、他の電極とは接続せず、独自に制御可能とする。この電界制御電極１０の電圧VcをVc>0にする。これにより、ゲート電極８のドレイン側端で生じている電界集中はさらに大きくなるが、すでに記述したように、InGaP層はバンドギャップが約1.9eVとGaAsの約1.4eVに比べ大きく耐圧性能には大きな影響を与えない。一方、電界制御電極下の空乏層の延びが小さくなり、ドレイン電流が増加し、高出力動作時の電流振幅が大きくとれ、ＲＦ出力が向上する。また、ドレイン側の抵抗成分によるＲＦ損失を小さくすることでもＲＦ出力向上が図れる。また、この実施形態のようにInAlGaP層をショットキ層に用いた場合、第２の実施の形態に示したInGaPをショットキに用いた場合よりも、耐圧が高くなり、ゲート電極のドレイン側の端での電界集中に対する破壊耐性も大きく、より高い電圧での動作が可能である。また、本構造では、InAlGaPショットキ層１３はGaAsと格子整合を保ったままバンドギャップを大きくできるので、その膜厚に制限がなくより高耐圧をねらった場合に有効である。
【００１３】
（第９の実施の形態）
本発明の第９の実施の形態を示す断面構成図を図９に示す。この実施の形態では、GaAs基板１上に、バッファ層２、n-型InGaP３をチャネル層に有し、ドレイン側に庇状の庇部を有する庇型ゲート電極１４とこの庇部の下に絶縁膜９を配置する。（以下、この庇部を電界制御部と呼ぶ）。この電界制御部下のInGaPチャネル層中は、ゲートの変調と同調して変化する。すなわち、ゲートにＲＦ信号を入力した場合、ゲート電位が正方向に振幅すると、電界制御部下の空乏層が絶縁膜を介しての延びが小さくなる。この時にドレイン電流が増加し、高出力動作時の電流振幅が大きくなることにより、ＲＦ出力が向上する。また、ドレイン側の抵抗成分によるＲＦ損失を小さくすることでもＲＦ出力向上が図れる。また、すでに述べたように、InGaP層はバンドギャップが約1.9eVと従来例のGaAsの約1.4eVに比べ大きく、高電圧動作が可能である。InGaP高耐圧性と本発明により高電流性とにより、従来技術よりも高出力化が可能である。
【００１４】
（第１０の実施の形態）
本発明の第１０の実施の形態を示す断面構成図を図１０に示す。この実施の形態は、GaAs基板１上に、バッファ層２、n-型InGaP３をチャネル層に、InGaPショットキ層１１を有し、ドレイン側に庇形状（庇部）を有する庇型ゲート電極１４とこの庇部下に絶縁膜９が配置される。（以下、この庇部を電界制御部と呼ぶ）。この電界制御部下のInGaPチャネル層中は、ゲートの変調と同調して変化する。すなわち、ゲートにＲＦ信号を入力した場合、ゲート電位が正方向に振幅すると、電界制御部下の空乏層が絶縁膜を介しての延びが小さくなる。この時にドレイン電流が増加し、高出力動作時の電流振幅が大きくなることにより、ＲＦ出力が向上する。また、ドレイン側の抵抗成分によるＲＦ損失を小さくすることでもＲＦ出力向上が図れる。また、すでに述べたように、InGaP層はバンドギャップが約1.9eVとGaAsの約1.4eVに比べ大きく、高電圧動作が可能である。InGaP高耐圧性と本発明により高電流性とにより、従来技術よりも高出力化が可能である。また、このようにInGaP層をショットキ層に用いた場合、InGaP表面が安定でありショットキ層と絶縁膜９との間の界面準位密度が極めて小さい。したがって、電界制御電極１０下の空乏層変調の入力ＲＦに対する遅延が少なく、第１の実施の形態に記載のチャネル層のみをInGaP層にした場合と比べて出力向上に効果的である。
【００１５】
（第１１の実施の形態）本発明の第１１の実施の形態を示す断面構成図を図１１に示す。この実施の形態では、GaAs基板１上に、バッファ層２、n-型InGaP３をチャネル層に、さらに、InGaP ３をチャネル層よりも格子定数が小さいInGaPをショットキ層１２に有し（以下、歪みInGaPショットキ層）、ドレイン側に庇形状（庇部）を有する庇型ゲート電極１４とこの庇部下に絶縁膜９が配置される。（以下、この庇部を電界制御部と呼ぶ）。この電界制御部下のInGaPチャネル層中は、ゲートの変調と同調して変化する。すなわち、ゲートにＲＦ信号を入力した場合、ゲート電位が正方向に振幅すると、電界制御部下の空乏層が絶縁膜を介しての延びが小さくなる。この時にドレイン電流が増加し、高出力動作時の電流振幅が大きくなることにより、ＲＦ出力が向上する。また、ドレイン側の抵抗成分によるＲＦ損失を小さくすることでもＲＦ出力向上が図れる。また、すでに述べたように、InGaP層はバンドギャップが約1.9eVとGaAsの約1.4eVに比べ大きく、高電圧動作が可能である。InGaP高耐圧性と本発明により高電流性とにより、従来技術よりも高出力化が可能である。また、このように歪みInGaP層をショットキ層に用いた場合、GaAsに格子整合するInGaPをショットキに用いた場合よりも、耐圧が高くなり、ゲート電極のドレイン側の端での電界集中に対する破壊耐性も大きく、より高い電圧での動作が可能である。
【００１６】
（第１２の実施の形態）
本発明の第１２の実施の形態を示す断面構成図を図１２に示す。この実施の形態では、GaAs基板１上に、バッファ層２、n-型InGaP３をチャネル層に、さらに、InAlGaP層をショットキ層１３に有し、ドレイン側に庇形状（庇部）を有する庇型ゲート電極１４とこの庇部下に絶縁膜９が配置される。（以下、この庇部を電界制御部と呼ぶ）。この電界制御部下のInGaPチャネル層中は、ゲートの変調と同調して変化する。すなわち、ゲートにＲＦ信号を入力した場合、ゲート電位が正方向に振幅すると、電界制御部下の空乏層が絶縁膜を介しての延びが小さくなる。この時にドレイン電流が増加し、高出力動作時の電流振幅が大きくなることにより、ＲＦ出力が向上する。また、ドレイン側の抵抗成分によるＲＦ損失を小さくすることでもＲＦ出力向上が図れる。また、すでに述べたように、InGaP層はバンドギャップが約1.9eVとGaAsの約1.4eVに比べ大きく、高電圧動作が可能である。InGaP高耐圧性と本発明により高電流性とにより、従来技術よりも高出力化が可能である。また、本構造では、InAlGaPショットキ層１３はGaAsと格子整合を保ったままバンドギャップを大きくできるので、その膜厚に制限がなくより高耐圧をねらった場合に有効である。
【００１７】
【実施例】
次に本発明の実施例を示し、より詳細に説明する。
【００１８】
（実施例１）本実施例のＦＥＴは図１に示すように、n型InGaP層３をチャネル層に有し、ゲート電極８とドレイン電極７との間に、ゲート電極８と接続された電界制御電極１０が設けられている。以下、図１３(a)〜(h)を参照して本実施例のFETの作製方法について説明する。
【００１９】
まず、半絶縁性GaAs基板１にMOCVD法により、AlGaAsバッファ層２、Siを3×1017cm-3ドーピングしたn型InGaP層３（厚さ、150nm）、AlGaAsショットキ層４（厚さ、20nm）、Siを3×1017cm-3ドーピングしたn型GaAsコンタクト層５（厚さ、150nm）を成長させる（図１３(a)）。次に、レジスト（図示せず）をマスクに、硫酸系水溶液によりGaAsコンタクト層５をウェットエッチングし、リセスを形成する（図１３(b)）。つづいてCVD法により、厚さ300nmのSiO2膜からなる絶縁膜１４を堆積した後、ゲート電極形成箇所の絶縁膜１４をSF6を用いてドライエッチングする（図１３(c)）。次いで絶縁膜１４をマスクとして、ゲート電極箇所のAlGaAsショットキ層４を5nm程度エッチングした後。全面に100nmのWSi膜及び400nmのAu膜をこの順にスパッタ蒸着する。その後、ゲート電極形成箇所にのみレジストを設け、イオンミリングにより不要金属を除去して、ゲート電極を形成する。さらに、残っている絶縁膜１４を弗酸により除去した後、再度、CVD法により全面にSiO2からなる絶縁膜９を100nm堆積する（図１３(d)）。次にドレイン電極形成箇所とゲート電極形成箇所との間に電界制御電極１０（Ti：100nm、Au：500nm）を形成する（図１３(e)）。つづいて、絶縁膜９の所定箇所をエッチングしてコンタクト層５を露出させ、50nmのAuGe、8nmのNi、250nmのAuをこの順に真空蒸着し、ソース電極６及びドレイン電極７を形成する（図１３(f)）。さらに、TiAu配線を用いて、ゲート電極８と電界制御電極１０とを接続し本発明のＦＥＴを完成する（図１３(g)）。
【００２０】
上記のようにして作製したＦＥＴ（ゲート幅、１ｍｍ）の特性を評価するため、比較例として、電界制御電極が無い従来型のＧａＡｓ−ＦＥＴ（断面構成図は図２５）（以下、「従来ＧａＡｓ−ＦＥＴ」と記す）と、特開２０００−３９１９号公報に記載されている構成のＦＥＴ（断面構成図は図２６）（以下、従来例１と記す）と、特開平１０−２６１６５３号公報に記載されている構成のＩｎＧａＰ層をチャネル層に有するＦＥＴ（断面構成図は図２７）（以下、「ＩｎＧａＰ−ＦＥＴと記す」とを作製した。
【００２１】
以下、各比較例の構成、素子作製工程について説明する。
【００２２】
まず、従来ＧａＡｓ−ＦＥＴの構成は図２５に示した通りである。この素子作製工程は、GaAs基板上にAlGaAsバッファ層２、Siを2×1017cm-3ドーピングしたn型GaAs層１５（厚さ、150nm）、AlGaAsショットキ層１６，Siを3×1017cm-3ドーピングしたn型GaAsコンタクト層５（厚さ、150nm）をＭＯＣＶＤ法により成長させた後、上記実施例１の素子作製工程と同様にリセス形成、ゲート電極形成を行い、その後、電界制御電極工程を行わずに、ソース及びドレイン電極工程を行うことにより作製した。ゲート幅や電極間隔等は実施例１と同様とした（ゲート幅は１ｍｍ）。
【００２３】
従来例１の構成は図２６に示した通りである。この素子作製工程は、GaAs基板１上にAlGaAsバッファ層２、Siを2×1017cm-3ドーピングしたn型GaAs層１５（厚さ、150nm）、AlGaAsショットキ層１６，Siを3×1017cm-3ドーピングしたn型GaAsコンタクト層５（厚さ、150nm）をＭＯＣＶＤ法により成長させた後、実施例１の素子作製工程と同様に、リセス形成、ゲート電極形成、電界制御電極工程、ソース及びドレイン電極工程を行うことにより作製した。ゲート幅や電極間隔等は実施例１と同様とした（ゲート幅は１ｍｍ）。
【００２４】
「ＩｎＧａＰ−ＦＥＴの構成は図２７に示した通りである。この素子作製工程はGaAs基板１上にMOCVD法により、AlGaAsバッファ層２、Siを3×1017cm-3ドーピングしたn型InGaP層３（厚さ、150nm）、AlGaAsショットキ層４（厚さ、20nm）、Siを3×1017cm-3ドーピングしたn型GaAsコンタクト層５（厚さ、150nm）を成長させ、つづいて、上記実施例１の素子作製工程と同様にリセス形成、ゲート電極形成を行い、その後、電界制御電極工程を行わずに、ソース及びドレイン電極工程を行うことにより作製した。ゲート幅や電極間隔等は実施例１と同様とした（ゲート幅は１ｍｍ）。
【００２５】
上記のようにして作製した実施例１の構成のＦＥＴと、比較例として作製した３種類のＦＥＴとの特性を比較した結果を図１４（ａ）〜（ｄ）に示す。
【００２６】
図１４（ａ）は実施例１、及び比較例（３種類）との最大ドレイン電流を示したものである。これより、InGaP系FETではドレイン電流が小さく、RF動作時に電流振幅が大きくとれず、高出力が得られ難いことがわかる。
【００２７】
図１４(ｂ)には上記４種類の素子のゲート耐圧を示す。これよりバンドギャップの大きいＩｎＧａＰ系ＦＥＴのゲート耐圧は大きいことが分かる。また、ＧａＡｓ系ＦＥＴにおいては、電界制御電極が付加されていることによりゲート耐圧が向上するが、ＩｎＧａＰをチャネルとするＩｎＧａＰ系ＦＥＴにおいては、電界制御電極の有無がゲート耐圧にほとんど影響を与えないことが分かる。
【００２８】
図１４(ｃ)には、上記４種類のゲート幅１mmの素子における、ドレイン電圧と２GHzにおける出力の関係を示す。この図から従来ＧａＡｓ−ＦＥＴにおいては、ドレイン電圧が１０Ｖから１５Ｖという比較的低い電圧においては同じ出力が得られる。電圧を増加させた場合には、電界制御電極の無い素子では２０Ｖで出力が飽和するが、電界制御電極が付加された素子においてはさらに出力が増加している。このことから、ＧａＡｓ系ＦＥＴにおいては、電界制御電極により耐圧が向上し、高いドレイン電圧での動作が可能になり、その結果高出力が得られていることが分かる。一方、ＩｎＧａＰ系ＦＥＴでは、ＧａＡｓ系ＦＥＴより電界制御電極の有無（実施例１では電界制御電極有り、ＩｎＧａＰ−ＦＥＴでは電界制御電極無し）により出力に顕著な差があり、特に、より低いドレイン電圧においても出力が顕著に向上する。また、ドレイン電圧を増加させるに従ってその出力差は大きくなる。なお、出力が飽和するドレイン電圧は同じである。以上の結果から、ＩｎＧａＰ系ＦＥＴにおける電界制御電極は、耐圧を向上させる効果は少ないが、ＲＦ動作時の電流振幅が大きくなったことにより高出力化が得られていると考えられ、出力向上に及ぼす影響はＧａＡｓ系ＦＥＴに比べ顕著であると言える。なお、このことを示すために、図１４(ｄ)には図１４(ｃ)から見積もった上記４種類の素子のＲＦ動作時の最大ドレイン電流を示す。このように、InGaP系FETでは、電界制御電極を付加すること（実施例１）により、RFドレイン電流が増加していることが分かる。
【００２９】
（実施例２）
本実施例のＦＥＴは図２に示すように、n型InGaP層３をチャネル層に有し、かつ、InGaPショットキ層１１を有する。ゲート電極８とドレイン電極７との間に、ゲート電極８と接続された電界制御電極１０が設けられている。以下、図１５(ａ) (ｂ)を参照して本実施例のFETの作製方法について説明する。
【００３０】
まず、半絶縁性GaAs基板１にMOCVD法により、AlGaAsバッファ層２、Siを3×1017cm-3ドーピングしたn型InGaP層３（厚さ、150nm）、InGaPショットキ層１１（厚さ、20nm）、Siを3×1017cm-3ドーピングしたn型GaAsコンタクト層５（厚さ、150nm）を成長させる（図１５(a)）。その後、実施例１と同等の工程を行い、本発明のＦＥＴを作製する（図１５(b)）。
【００３１】
図１６（ａ）は、実施例１と実施例２の構成のＦＥＴのドレイン電圧と２GHzにおける出力との関係である。本実施例２で作製した素子は実施例１と比べ出力が約１５％向上することが分かる。なお、本実施例２で作製した素子のＤＣドレイン電流及び耐圧は、実施例１で作製した素子とほぼ同じであった。
【００３２】
図１６（ｂ）は、周波数と飽和出力との関係である。本実施例の構成のＦＥＴでは飽和出力の周波数依存性が良好であることがわかる。これは、本実施例では電界制御電極１０下の絶縁膜９と接する半導体にAlを含まないので、絶縁膜９と半導体との界面準位が少なく非常に安定であるためと考えられる。
【００３３】
図１６（ｃ）は、高温保管試験（３００℃、窒素雰囲気）における、保管時間とドレイン電流変動との関係を示したものである。本実施例の素子はAlの酸化の問題も生じず安定であることが分かる。
【００３４】
本実施例では、n型InGaPチャネル層３とInGaPショットキ層１１とが連続的に構成されているが、この間に別の層を設けても電界制御電極下の絶縁膜に接する半導体がInGaP層であれば同様の効果が得られる。
【００３５】
（実施例３）
本実施例のＦＥＴは図３に示すように、n型InGaP層３をチャネル層に有し、かつ、歪みInGaPショットキ層１２を有する。ゲート電極８とドレイン電極７との間に、ゲート電極８と接続された電界制御電極１０が設けられている。以下、図１７(ａ) (ｂ)を参照して本実施例のFETの作製方法について説明する。
【００３６】
まず、半絶縁性GaAs基板１上にMOCVD法により、AlGaAsバッファ層２、Siを3×1017cm-3ドーピングしたn型InGaP層３（厚さ、150nm）、歪みIn0.4Ga0.6Pショットキ層１２（厚さ、20nm）、Siを3×1017cm-3ドーピングしたn型GaAsコンタクト層５（厚さ、150nm）を成長させる（図１７(a)）。その後、実施例１と同等の工程を行い、本実施例のＦＥＴを作製する（図１７(b)）。
【００３７】
本実施例で作製した素子の最大ドレイン電流及び耐圧を実施例２で作製した素子と比較した結果を図１８（ａ）に示す。本実施例及び実施例２ともに最大ドレイン電流はほぼ同じであるが、本実施例の素子では耐圧が約１５Ｖ向上する。
【００３８】
さらに、ドレイン電圧と２GHzにおける出力の関係を図１８（ｂ）に示す。実施例２の素子ではドレイン電圧５５Ｖで出力が飽和するが、本実施例の素子では６０Ｖで出力が飽和し、最大出力が約１０％向上することが分かる。なお、両素子とも５０Ｖまで出力がほぼ同じであることから、ＲＦ動作時のドレイン電流振幅は同じである。
【００３９】
本実施例では、n型InGaPチャネル層３と歪みInGaPショットキ層１２とが連続的に構成されているが、この間に別の層を設けても電界制御電極下の絶縁膜に接する半導体が歪みInGaP層であれば同様の効果が得られる。
【００４０】
（実施例４）
本実施例のＦＥＴは図４に示すように、n型InGaP層３をチャネル層に有し、かつ、InAlGaPショットキ層１３を有する。ゲート電極８とドレイン電極７との間に、ゲート電極８と接続された電界制御電極１０が設けられている。以下、図１９(ａ) (ｂ)を参照して本実施例のFETの作製方法について説明する。
【００４１】
まず、半絶縁性GaAs基板１にMOCVD法により、AlGaAsバッファ層２、Siを3×1017cm-3ドーピングしたn型InGaP層３（厚さ、150nm）、In0.5Al0.4Ga0.1Pショットキ層１３（厚さ、20nm）、Siを3×1017cm-3ドーピングしたn型GaAsコンタクト層５（厚さ、150nm）を成長させる（図１９(a)）。その後、実施例１と同等の工程を行い、本発明のＦＥＴを完成する（図１９(b)）。
【００４２】
本実施例で作製した素子の最大ドレイン電流及び耐圧を実施例２で作製した素子と比較した結果を図２０（ａ）に示す。本実施例及び実施例２ともにドレイン電流はほぼ同じであるが、本実施例では耐圧が約２５Ｖ向上している。
【００４３】
さらに、ドレイン電圧と２GHzにおける出力の関係を図２０（ｂ）に示す。実施例２の素子ではドレイン電圧５５Ｖで出力が飽和するが、本実施例の素子は６５Ｖで出力が飽和し、最大出力が約１５％向上することが分かる。
【００４４】
なお、本実施例では、絶縁膜と接する半導体がInAlGaPであるので、表面安定化の面で実施例２に比べて劣る。そのためドレイン電圧が５０Ｖ以下の領域では、実施例２の素子の方が出力が大きい。しかしながら、本素子では、InAlGaPの膜厚を厚くすることでさらに耐圧を高くすることが出来る点で、実施例２の素子や実施例３の素子よりも高出力化が可能である。
【００４５】
本実施例では、n型InGaPチャネル層３とInAlGaPショットキ層１３とが連続的に構成されているが、この間に別の層を設けても電界制御電極下の絶縁膜に接する半導体がInAlGaP層であれば同様の効果が得られる。
【００４６】
（実施例５）
本実施例のＦＥＴは図５に示すように、n型InGaP層３をチャネル層に有し、ゲート電極８とドレイン電極７との間に他の電極とは独立に電圧を印加できる電界制御電極１０が設けられている。以下、図１３と図２１を参照して本実施例のFETの作製方法について説明する。
【００４７】
実施例１と同様のプロセスで、図１３（ａ）〜(ｆ)までの工程を行う。TiAu配線を用いて、ソース電極６、ドレイン電極７，ゲート電極８と電界制御電極１０とに独立に電圧を印加できるようにし本実施例のＦＥＴを作製する（図２１）。
【００４８】
図２２（ａ）は電界制御電極電圧と最大ドレイン電流との関係を示したものである。ここでの従来例１は上記した図２６の構成において、ゲート電極８と電界制御電極１０とを接続せず、それぞれ独立に制御する構成としたものである。本実施例の素子においては、たとえば電界制御電極を電気的にフローティングした場合には、電界制御電極を付けなかった素子と同じドレイン電流（0.15A（ゲート幅1mmの素子））である。また、例えば電界制御電極電圧（Vc)を＋６Ｖとした場合の、素子の最大ドレイン電流は0.3A（ゲート幅1mmの素子）であり、Vcに正の電圧を印加することで、大幅なドレイン電流の増加が見られる。一方、従来例１の素子の場合には若干のドレイン電流の向上が見られるだけである。
【００４９】
図２２（ｂ）は電界制御電極電圧と耐圧との関係を示したものである。本実施例の素子の耐圧はほとんど変化しないのに対して、従来例１の素子では耐圧が急激に劣化してしまうことが分かる。
【００５０】
即ち、本実施例のＦＥＴでは従来例１（ＧａＡｓ系ＦＥＴ）に比べ、電界制御電極電圧の制御により最大ドレイン電流の大幅な向上が図れると伴に、耐圧の劣化を抑制でき、出力の大幅な向上を図ることができる。
【００５１】
なお、特開２０００−３９１９号公報に記載の従来例１の場合には耐圧向上の観点からＶｃを印加するもので、Ｖｃを正にするものではない。一方、本発明においては、ＩｎＧａＰの高耐圧性により、Ｖｃ印加による耐圧向上ではなく、ドレイン電流増加を図るためＶｃ＞０とするもので、このため、高耐圧と高ドレイン電流の両者を満足でき、出力の大幅な向上を図ることが可能となる。
【００５２】
次に、図２２（ｃ）には２GHzでのドレイン電流と出力との関係を示す。ここでの本実施例の素子は電界制御電極電圧Ｖｃとして＋６Ｖ印加した素子を示している。また、比較例として電界制御電極無しのＩｎＧａＰ−ＦＥＴ（従来例２）（断面構成は図２７）も示している。本発明の素子では、ＤＣドレイン電流が増加したことにより、ＲＦ電流振幅が大きくとれ出力が大幅に増大していることが分かる。
【００５３】
本実施例の構成では、ゲート電極８と電界制御電極１０とに独立に電界を印加できるため、電界制御電極１０には絶縁膜の破壊電圧までの電圧を印加できる。このため、特に絶縁膜９の厚さを厚くする必要が生じた場合（プロセス上の要求などから厚くする必要がある場合など）においても、本実施例の構成ではチャネル層の空乏層を十分に縮めることができる。即ち、本実施例の構成は、特に、絶縁膜９の厚さを厚くした場合にも有効である。
【００５４】
なお、実施例１〜４の素子を、本実施例のようにゲート電極電圧と電界制御電極電圧とを独立に制御する構成としても上記と同様に有効である。
【００５５】
（実施例６）
本実施例のＦＥＴは図９に示すように、n型InGaP層３をチャネル層に有し、ゲート電極８のドレイン側が庇状になって絶縁膜上に迫り出した構造である。以下、図２３(ａ)〜(ｅ)を参照して本実施例のFETの作製方法について説明する。
【００５６】
まず、実施例１と同様に各層を形成する（図２３(a)）。次に、レジスト（図示せず）をマスクに、硫酸系水溶液によりGaAsコンタクト層５をウェットエッチングし、リセスを形成する（図２３(b)）。つづいてCVD法により、厚さ300nmのSiO2膜からなる絶縁膜９を堆積した後、ゲート電極形成箇所の絶縁膜９をSF6を用いてドライエッチングする（図２３(c)）。次いで絶縁膜９をマスクとして、ゲート電極箇所のAlGaAsショットキ層４を5nm程度エッチングした後、全面に100nmのWSi膜及び400nmのAu膜をこの順にスパッタ蒸着する。その後、ゲート電極形成箇所にのみレジストを設け、イオンミリングにより不要金属を除去して、ドレイン側に庇を有するゲート電極１４を形成する（図２３(d)）。つづいて、絶縁膜９の所定箇所をエッチングしてコンタクト層５を露出させ、50nmのAuGe、8nmのNi、250nmのAuをこの順に真空蒸着し、ソース電極６及びドレイン電極７を形成し、本発明のＦＥＴを完成する（図２３(e)）。このように、庇型ゲート電極構造は、ゲート形成時の絶縁膜をそのまま使えること、ゲート電極とは別に電界制御電極を形成する必要がないことでプロセスが簡便になるという長所がある。
【００５７】
本実施例の素子における庇の迫り出し幅と２GHzにおける出力（ドレイン電圧４０Ｖ）との関係を図２４に示す。これより、迫り出し幅が0.5μｍ以上で出力向上の効果があることが分かる。更に望ましくは1μｍ以上が好ましい。ただ、この庇部の迫り出し幅は大きすぎるとゲート容量が増加する。また、図２４からもわかるように迫り出し幅が1μｍ以上の場合には出力がほぼ一定である。このことから、高出力と、ゲート容量の増大抑制とを満足するための最適値は1μｍ程度で、迫り出し幅は大きくとも２μｍ以下とすることが好ましい。
【００５８】
なお、実施例２〜４の構成におけるゲート電極と電界制御電極とを、本実施例のように庇構造としても上記と同様に有効である。
【００５９】
【発明の効果】
以上説明したように、本発明のＦＥＴによれば、ゲート電極とドレイン電極の間にゲートと接続された電界制御電極が形成されているため、ＲＦ動作時に電界制御電極下部の空乏層がＲＦに追従しながら延び縮みし、従来、ドレイン電流が大きくとれなかったInGaPチャネルを有するFETにおいても電流振幅が大きくなり、良好な高出力特性を得ることができる。
【００６０】
また、電界制御電極をゲート電極とは接続せず、独立に電圧制御する場合においても、この電圧を正に印加することで、ドレイン電流増加による高出力化が図れる。
【００６１】
またゲートのドレイン側を庇状にして、絶縁膜上に迫り出させることによっても、ＲＦ動作時の電流振幅を大きくすることができ、高出力化が可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す断面構成図である。
【図２】本発明の第２の実施の形態を示す断面構成図である。
【図３】本発明の第３の実施の形態を示す断面構成図である。
【図４】本発明の第４の実施の形態を示す断面構成図である。
【図５】本発明の第５の実施の形態を示す断面構成図である。
【図６】本発明の第６の実施の形態を示す断面構成図である。
【図７】本発明の第７の実施の形態を示す断面構成図である。
【図８】本発明の第８の実施の形態を示す断面構成図である。
【図９】本発明の第９の実施の形態を示す断面構成図である。
【図１０】本発明の第１０の実施の形態を示す断面構成図である。
【図１１】本発明の第１１の実施の形態を示す断面構成図である。
【図１２】本発明の第１２の実施の形態を示す断面構成図である。
【図１３】本発明の製造方法を示す工程断面図である。
【図１４】本発明の電界効果トランジスタの特性を示す図である。
【図１５】本発明の製造方法を示す工程断面図である。
【図１６】本発明の電界効果トランジスタの特性を示す図である。
【図１７】本発明の製造方法を示す工程断面図である。
【図１８】本発明の電界効果トランジスタの特性を示す図である。
【図１９】本発明の製造方法を示す工程断面図である。
【図２０】本発明の電界効果トランジスタの特性を示す図である。
【図２１】本発明の製造方法を示す工程断面図である。
【図２２】本発明の電界効果トランジスタの特性を示す図である。
【図２３】本発明の製造方法を示す工程断面図である。
【図２４】本発明の電界効果トランジスタの特性を示す図である。
【図２５】従来技術の構成を示す断面図である。
【図２６】従来技術の構成を示す断面図である。
【図２７】従来技術の構成を示す断面図である。
【符号の説明】
１・・・ＧａＡｓ基板
２・・・バッファ層
３・・・ｎ型ＩｎＧａＰ層
４・・・ショットキ層
５・・・コンタクト層
６・・・ソース電極
７・・・ドレイン電極
８・・・ゲート電極
９・・・絶縁膜
１０・・・電界制御電極
１１・・・ＩｎＧａＰショットキ層
１２・・・歪みＩｎＧａＰショットキ層
１３・・・ＩｎＡｌＧａＰ層
１４・・・庇型ゲート電極
１５・・・ｎ型ＧａＡｓ層
１６・・・ＡｌＧａＡｓショットキ層

Claims (9)

  1. 半導体基板上に、少なくともＩｎＧａＰ層と、互いに離間して設けられたソース電極及びドレイン電極と、該ソース電極とドレイン電極との間にゲート電極とが配置された電界効果型トランジスタにおいて、前記ＩｎＧａＰ層の一部または全部がチャネル層として機能し、前記ゲート電極とドレイン電極との間に、絶縁膜を介して電界制御電極が配置され、該電界制御電極と前記ゲート電極とが電気的に接続されていることを特徴とする電界効果型トランジスタ。
  2. ＧａＡｓ基板上に、少なくともＩｎＧａＰ層と、互いに離間して設けられたソース電極及びドレイン電極と、該ソース電極とドレイン電極との間にゲート電極とが配置された電界効果型トランジスタにおいて、前記ＩｎＧａＰ層の一部または全部がチャネル層として機能し、該ＩｎＧａＰ層と前記ゲート電極とがショットキ接合し、該ＩｎＧａＰ層上に絶縁膜を介して電界制御電極が前記ゲート電極とドレイン電極との間に配置され、該電界制御電極と前記ゲート電極とが電気的に接続されていることを特徴とする電界効果型トランジスタ。
  3. ＧａＡｓ基板上に、少なくともＩｎＧａＰ層と、ＩｎＡｌＧａＰ層と、互いに離間して設けられたソース電極及びドレイン電極と、該ソース電極とドレイン電極との間にゲート電極とが配置された電界効果型トランジスタにおいて、前記ＩｎＧａＰ層の一部または全部がチャネル層として機能し、前記ＩｎＡｌＧａＰ層が前記ゲート電極とショットキ接合し、該ＩｎＡｌＧａＰ層上に絶縁膜を介して電界制御電極が前記ゲート電極とドレイン電極との間に配置され、該電界制御電極と前記ゲート電極とが電気的に接続されていることを特徴とする電界効果型トランジスタ。
  4. 半導体基板上に、少なくともＩｎＧａＰ層と、互いに離間して設けられたソース電極及びドレイン電極と、該ソース電極とドレイン電極との間にゲート電極とが配置された電界効果型トランジスタにおいて、前記ＩｎＧａＰ層の一部または全部がチャネル層として機能し、前記ゲート電極とドレイン電極との間に、絶縁膜を介して電界制御電極が配置され、該電界制御電極に印加するＤＣ電圧ＶｃをＶｃ＞０とすることを特徴とする電界効果型トランジスタ。
  5. ＧａＡｓ基板上に、少なくともＩｎＧａＰ層と、互いに離間して設けられたソース電極及びドレイン電極と、該ソース電極とドレイン電極との間にゲート電極とが配置された電界効果型トランジスタにおいて、前記ＩｎＧａＰ層の一部または全部がチャネル層として機能し、該ＩｎＧａＰ層と前記ゲート電極とがショットキ接合し、該ＩｎＧａＰ層上に絶縁膜を介して電界制御電極が前記ゲート電極とドレイン電極との間に配置され、該電界制御電極に印加するＤＣ電圧ＶｃをＶｃ＞０とすることを特徴とする電界効果型トランジスタ。
  6. ＧａＡｓ基板上に、少なくともＩｎＧａＰ層と、ＩｎＡｌＧａＰ層と、互いに離間して設けられたソース電極及びドレイン電極と、該ソース電極とドレイン電極との間にゲート電極とが配置された電界効果型トランジスタにおいて、前記ＩｎＧａＰ層の一部または全部がチャネル層として機能し、前記ＩｎＡｌＧａＰ層が前記ゲート電極とショットキ接合し、該ＩｎＡｌＧａＰ層上に絶縁膜を介して電界制御電極が前記ゲート電極とドレイン電極との間に配置され、該電界制御電極に印加するＤＣ電圧ＶｃをＶｃ＞０とすることを特徴とする電界効果型トランジスタ。
  7. 半導体基板上に、少なくともＩｎＧａＰ層と、互いに離間して設けられたソース電極及びドレイン電極と、該ソース電極とドレイン電極との間にゲート電極とが配置された電界効果型トランジスタにおいて、前記ＩｎＧａＰ層の一部または全部がチャネル層として機能し、前記ゲート電極がドレイン側に庇状の庇部を有し、該庇部と、前記ゲート電極とショットキ接合する層との間に絶縁膜が配置されていることを特徴とする電界効果型トランジスタ。
  8. ＧａＡｓ基板上に、少なくともＩｎＧａＰ層と、互いに離間して設けられたソース電極及びドレイン電極と、該ソース電極とドレイン電極との間にゲート電極とが配置された電界効果型トランジスタにおいて、前記ＩｎＧａＰ層の一部または全部がチャネル層として機能し、該ＩｎＧａＰ層と前記ゲート電極とがショットキ接合し、前記ゲート電極がドレイン側に庇状の庇部を有し、該庇部が前記ＩｎＧａＰ層上に配置された絶縁膜上にせり出された構造となっていることを特徴とする電界効果型トランジスタ。
  9. ＧａＡｓ基板上に、少なくともＩｎＧａＰ層と、ＩｎＡｌＧａＰ層と、互いに離間して設けられたソース電極及びドレイン電極と、該ソース電極とドレイン電極との間にゲート電極とが配置された電界効果型トランジスタにおいて、前記ＩｎＧａＰ層の一部または全部がチャネル層として機能し、前記ＩｎＡｌＧａＰ層が前記ゲート電極とショットキ接合し、前記ゲート電極がドレイン側に庇状の庇部を有し、該庇部が前記ＩｎＡｌＧａＰ層上に配置された絶縁膜上にせり出された構造となっていることを特徴とする電界効果型トランジスタ。
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JP2003203930A (ja) * 2002-01-08 2003-07-18 Nec Compound Semiconductor Devices Ltd ショットキーゲート電界効果型トランジスタ
WO2005024909A2 (en) * 2003-09-09 2005-03-17 The Regents Of The University Of California Fabrication of single or multiple gate field plates
US7501669B2 (en) 2003-09-09 2009-03-10 Cree, Inc. Wide bandgap transistor devices with field plates
US7573078B2 (en) * 2004-05-11 2009-08-11 Cree, Inc. Wide bandgap transistors with multiple field plates
US9773877B2 (en) 2004-05-13 2017-09-26 Cree, Inc. Wide bandgap field effect transistors with source connected field plates
US7229903B2 (en) * 2004-08-25 2007-06-12 Freescale Semiconductor, Inc. Recessed semiconductor device
JP4282625B2 (ja) * 2005-03-10 2009-06-24 株式会社東芝 半導体装置及びその製造方法
US11791385B2 (en) 2005-03-11 2023-10-17 Wolfspeed, Inc. Wide bandgap transistors with gate-source field plates
US7800131B2 (en) 2005-06-10 2010-09-21 Nec Corporation Field effect transistor
US7863648B2 (en) 2005-06-10 2011-01-04 Nec Corporation Field effect transistor
JP2007201413A (ja) * 2006-01-25 2007-08-09 Toshiba Corp 半導体装置
JP5050364B2 (ja) * 2006-02-13 2012-10-17 サンケン電気株式会社 電界効果半導体装置及びその製造方法
JP5105160B2 (ja) 2006-11-13 2012-12-19 クリー インコーポレイテッド トランジスタ
US10579920B2 (en) * 2007-12-24 2020-03-03 Dynamics Inc. Systems and methods for programmable payment cards and devices with loyalty-based payment applications
JP5589850B2 (ja) * 2009-01-16 2014-09-17 日本電気株式会社 半導体装置及びその製造方法
US8860120B2 (en) 2010-09-22 2014-10-14 Nxp, B.V. Field modulating plate and circuit
JP5776217B2 (ja) * 2011-02-24 2015-09-09 富士通株式会社 化合物半導体装置
JP5765143B2 (ja) * 2011-08-30 2015-08-19 株式会社豊田中央研究所 高電子移動度トランジスタとその製造方法
US9755059B2 (en) 2013-06-09 2017-09-05 Cree, Inc. Cascode structures with GaN cap layers
US9847411B2 (en) 2013-06-09 2017-12-19 Cree, Inc. Recessed field plate transistor structures
US9679981B2 (en) 2013-06-09 2017-06-13 Cree, Inc. Cascode structures for GaN HEMTs

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