JP3164078B2 - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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- JP3164078B2 JP3164078B2 JP28308698A JP28308698A JP3164078B2 JP 3164078 B2 JP3164078 B2 JP 3164078B2 JP 28308698 A JP28308698 A JP 28308698A JP 28308698 A JP28308698 A JP 28308698A JP 3164078 B2 JP3164078 B2 JP 3164078B2
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Description
【０００１】
【発明の属する技術分野】本発明は、化合物半導体を動
作層とする電界効果トランジスタに関し、特に高周波、
高耐圧に適した高出力デバイスに関する。
作層とする電界効果トランジスタに関し、特に高周波、
高耐圧に適した高出力デバイスに関する。
【０００２】
【従来の技術】化合物半導体を導電層とする電界効果ト
ランジスタでは、半絶縁性基板の持つ深い準位に起因す
るサイドゲート効果やドレインコンダクタンスＧｄの周
波数分散などが問題となり、デバイスの構造によってこ
れらを解決することが求められている。特に高出力素子
におけるゲートードレイン間の高耐圧化は素子の性能を
決める重要な要素である。これらを解決する一つの方法
として、基板とチャネルとの間にＰ層を介在させる手法
が採用されている。しかしながら、Ｐ型基板を用いた
り、エピタキシャル層全体にＰ層が入ると配線容量の増
加を招き、高周波特性が劣化する虞がある。
ランジスタでは、半絶縁性基板の持つ深い準位に起因す
るサイドゲート効果やドレインコンダクタンスＧｄの周
波数分散などが問題となり、デバイスの構造によってこ
れらを解決することが求められている。特に高出力素子
におけるゲートードレイン間の高耐圧化は素子の性能を
決める重要な要素である。これらを解決する一つの方法
として、基板とチャネルとの間にＰ層を介在させる手法
が採用されている。しかしながら、Ｐ型基板を用いた
り、エピタキシャル層全体にＰ層が入ると配線容量の増
加を招き、高周波特性が劣化する虞がある。
【０００３】そこで、例えば、特開昭６４−５９９６１
号公報には、このＰ層をイオン注入で選択的に作成して
配線容量の問題を回避し、それなりの効果を得ている。
すなわち、図６の、従来の電界効果トランジスタの断面
図に示すように、化合物半導体基板３１に、Ｐ型バック
ゲート効果抑制層として第１反対導電型層３２と、Ｐ +
型配線層として第２反対導電型層３３とを、イオン注入
によって選択的に形成し、Ｐ層の面積を狭めることによ
り配線容量の増加を回避している。このようにしてＰ層
を設けることにより、ゲート電極３４とドレイン電極３
５との間の電位勾配がゲート電極３５の近傍に集中する
ことが緩和され、耐圧を向上させた高出力デバイスを実
現することが出来る。
号公報には、このＰ層をイオン注入で選択的に作成して
配線容量の問題を回避し、それなりの効果を得ている。
すなわち、図６の、従来の電界効果トランジスタの断面
図に示すように、化合物半導体基板３１に、Ｐ型バック
ゲート効果抑制層として第１反対導電型層３２と、Ｐ +
型配線層として第２反対導電型層３３とを、イオン注入
によって選択的に形成し、Ｐ層の面積を狭めることによ
り配線容量の増加を回避している。このようにしてＰ層
を設けることにより、ゲート電極３４とドレイン電極３
５との間の電位勾配がゲート電極３５の近傍に集中する
ことが緩和され、耐圧を向上させた高出力デバイスを実
現することが出来る。
【０００４】また、特開平４ー２７３１７３号公報に
は、Ｐ型ＧａＡｓ基板の両面にＡｌＧａＡｓ層を形成
し、裏面側のＡｌＧａＡｓ層をＰ層として、このＰ層に
オーミック金属電極を設けた化合物電界効果トランジス
タが開示されている。このデバイスによれば、Ｐ型バッ
クゲートを裏面から供給できるので、ゲートードレイン
間の電界を緩和して高耐圧化が図れると共に、ドレイン
近傍の空乏層で発生するホールをＰ型基板で吸い取るこ
とがで出来るので、ドレイン電流の増加すなわちキンク
効果を防止することが出来る。
は、Ｐ型ＧａＡｓ基板の両面にＡｌＧａＡｓ層を形成
し、裏面側のＡｌＧａＡｓ層をＰ層として、このＰ層に
オーミック金属電極を設けた化合物電界効果トランジス
タが開示されている。このデバイスによれば、Ｐ型バッ
クゲートを裏面から供給できるので、ゲートードレイン
間の電界を緩和して高耐圧化が図れると共に、ドレイン
近傍の空乏層で発生するホールをＰ型基板で吸い取るこ
とがで出来るので、ドレイン電流の増加すなわちキンク
効果を防止することが出来る。
【０００５】
【発明が解決しようとする課題】しかしながら、前述の
特開昭６４−５９９６１号公報の技術では、Ｐ層の形成
において、表面からイオン注入を行なった後に高温でア
ニール処理を行うため、エピタキシャル基板を用いた場
合には、エピタキシャル層が歪などによって変化すると
いう問題を生じる。また、表面からコンタクトをとるこ
とによる特別のマスクを用いた行程を行うのに加え、素
子面積が増加して配線容量が増加するという問題も生じ
る。また、特開平４ー２７３１７３号公報の技術では、
ドレイン電極あるいはドレインパッドの下に広い面積の
Ｐ層が存在するするので、寄生容量の増加を招き、高周
波特性を劣化させるなどの問題を生じる。
特開昭６４−５９９６１号公報の技術では、Ｐ層の形成
において、表面からイオン注入を行なった後に高温でア
ニール処理を行うため、エピタキシャル基板を用いた場
合には、エピタキシャル層が歪などによって変化すると
いう問題を生じる。また、表面からコンタクトをとるこ
とによる特別のマスクを用いた行程を行うのに加え、素
子面積が増加して配線容量が増加するという問題も生じ
る。また、特開平４ー２７３１７３号公報の技術では、
ドレイン電極あるいはドレインパッドの下に広い面積の
Ｐ層が存在するするので、寄生容量の増加を招き、高周
波特性を劣化させるなどの問題を生じる。
【０００６】本発明は、このような事情に鑑みてなされ
たものであり、その目的は、Ｐ層とコンタクト電極の層
構造を工夫して従来技術の問題点を解消し、もって、サ
イドゲート効果やドレインコンダクタンスＧｄの周波数
分散などのない高耐圧の電界効果トランジスタを提供す
ることにある。
たものであり、その目的は、Ｐ層とコンタクト電極の層
構造を工夫して従来技術の問題点を解消し、もって、サ
イドゲート効果やドレインコンダクタンスＧｄの周波数
分散などのない高耐圧の電界効果トランジスタを提供す
ることにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の電界効果トランジスタは、Ｐ型基板の表
面にＰ層及びこのＰ層の一部に絶縁層を設け、その上に
素子形成層を形成する。さらに、Ｐ型基板の裏面には金
属電極を設け、この金属電極からＰ層にコンタクトをと
る層構造を持たせて、高耐圧な高出力素子を実現したこ
とを特徴とする。これにより、寄生容量も小さく、且つ
サイドゲート効果やドレインコンダクタンスの周波数分
散などのない電界効果トランジスタを得ることが出来
る。
めに、本発明の電界効果トランジスタは、Ｐ型基板の表
面にＰ層及びこのＰ層の一部に絶縁層を設け、その上に
素子形成層を形成する。さらに、Ｐ型基板の裏面には金
属電極を設け、この金属電極からＰ層にコンタクトをと
る層構造を持たせて、高耐圧な高出力素子を実現したこ
とを特徴とする。これにより、寄生容量も小さく、且つ
サイドゲート効果やドレインコンダクタンスの周波数分
散などのない電界効果トランジスタを得ることが出来
る。
【０００８】すなわち、本発明の電界効果トランジスタ
の一つの手段は、Ｐ型半導体結晶基板に作製されたＰ層
上に、Ｎ型動作層を含む素子形成層が形成された化合物
半導体電界効果トランジスタにおいて、Ｐ型半導体結晶
基板の裏面に金属電極を形成し、この金属電極からＰ層
にオーミックコンタクトをとることを特徴としている。
このＰ層は、Ｐ型半導体基板上の所望に位置にイオンを
注入して新たに作製してもよいし、又は、Ｐ型半導体基
板自体をエッチングすることに形成してもよい。さら
に、Ｐ層の一部には、絶縁化された絶縁領域を備えてい
ることを特徴とする。この絶縁領域は、Ｐ型半導体基板
の一部をエッチングして、そこに絶縁層を介在させるこ
とにより形成し、且つエッチングされない部分をＰ層領
域とする。あるいは、Ｐ型半導体基板の一部にイオンを
注入してこの部分に絶縁層を形成して絶縁領域とし、且
つイオンを注入しない部分にＰ層領域を形成するように
してもよい。
の一つの手段は、Ｐ型半導体結晶基板に作製されたＰ層
上に、Ｎ型動作層を含む素子形成層が形成された化合物
半導体電界効果トランジスタにおいて、Ｐ型半導体結晶
基板の裏面に金属電極を形成し、この金属電極からＰ層
にオーミックコンタクトをとることを特徴としている。
このＰ層は、Ｐ型半導体基板上の所望に位置にイオンを
注入して新たに作製してもよいし、又は、Ｐ型半導体基
板自体をエッチングすることに形成してもよい。さら
に、Ｐ層の一部には、絶縁化された絶縁領域を備えてい
ることを特徴とする。この絶縁領域は、Ｐ型半導体基板
の一部をエッチングして、そこに絶縁層を介在させるこ
とにより形成し、且つエッチングされない部分をＰ層領
域とする。あるいは、Ｐ型半導体基板の一部にイオンを
注入してこの部分に絶縁層を形成して絶縁領域とし、且
つイオンを注入しない部分にＰ層領域を形成するように
してもよい。
【０００９】本発明の電界効果トランジスタの別の手段
は、半絶縁性基板上に作製されたＰ層上に、Ｎ型動作層
を含む素子形成層が形成された化合物半導体電界効果ト
ランジスタにおいて、Ｐ層中あるいはこのＰ層に隣接し
てエッチングストッパー層を形成し、半絶縁性基板の一
部にＰ層が露呈するまでエッチングを施し、且つ絶縁性
基板の裏面に、エッチング部分を通してＰ層にコンタク
トするように金属電極を形成したことを特徴とする。そ
して、このＰ層は、Ｐ型半導体基板上の所望の位置にイ
オンを注入して新たに形成するか、又は、Ｐ型半導体基
板自体をエッチングすることにより形成する。さらに、
Ｐ層の一部には、エッチングまたはイオン注入によって
絶縁領域が形成されていることを特徴とする。
は、半絶縁性基板上に作製されたＰ層上に、Ｎ型動作層
を含む素子形成層が形成された化合物半導体電界効果ト
ランジスタにおいて、Ｐ層中あるいはこのＰ層に隣接し
てエッチングストッパー層を形成し、半絶縁性基板の一
部にＰ層が露呈するまでエッチングを施し、且つ絶縁性
基板の裏面に、エッチング部分を通してＰ層にコンタク
トするように金属電極を形成したことを特徴とする。そ
して、このＰ層は、Ｐ型半導体基板上の所望の位置にイ
オンを注入して新たに形成するか、又は、Ｐ型半導体基
板自体をエッチングすることにより形成する。さらに、
Ｐ層の一部には、エッチングまたはイオン注入によって
絶縁領域が形成されていることを特徴とする。
【００１０】このような構成によって、動作層の下に設
けられたＰ層は、金属電極からコンタクトをとってその
電位を一定に保つことにより、ゲートードレイン間の電
位勾配がゲート電極端に集中することを緩和する働きを
持ち、デバイスの耐圧を向上させることができる。さら
にＰ層より下のポテンシャル変動を遮蔽する効果がある
ためサイドゲート効果やドレインコンダクタンスＧｄの
周波数分散などの変動を遮蔽することが可能となる。ま
た、一部のＰ層を絶縁化させて寄生容量を低減させるこ
とにより、高周波特性も改善される。さらに、高電界領
域で発生したホールを金属電極が抜き抜くので、ホール
の蓄積が抑制されてキンク効果を起きにくくすることも
できる。また、Ｐ層へのコンタクトを裏面から行うこと
により、表面側におけるデバイス作製プロセスは、Ｐ層
を持たないプロセスをそのまま用いることが可能であ
り、且つデバイス面積も増加しないためコストの低減に
もつながる。また、半絶縁性基板のように、Ｐ型基板を
用いないで裏面からＰ層にコンタクトをとる場合は、Ｐ
層に隣接してエッチングストッパー層を設けることによ
り、Ｐ層が露呈する深さまでエッチングを施すことがで
きるので、電界効果トランジスタの歩留まりや信頼性を
向上させることができる。
けられたＰ層は、金属電極からコンタクトをとってその
電位を一定に保つことにより、ゲートードレイン間の電
位勾配がゲート電極端に集中することを緩和する働きを
持ち、デバイスの耐圧を向上させることができる。さら
にＰ層より下のポテンシャル変動を遮蔽する効果がある
ためサイドゲート効果やドレインコンダクタンスＧｄの
周波数分散などの変動を遮蔽することが可能となる。ま
た、一部のＰ層を絶縁化させて寄生容量を低減させるこ
とにより、高周波特性も改善される。さらに、高電界領
域で発生したホールを金属電極が抜き抜くので、ホール
の蓄積が抑制されてキンク効果を起きにくくすることも
できる。また、Ｐ層へのコンタクトを裏面から行うこと
により、表面側におけるデバイス作製プロセスは、Ｐ層
を持たないプロセスをそのまま用いることが可能であ
り、且つデバイス面積も増加しないためコストの低減に
もつながる。また、半絶縁性基板のように、Ｐ型基板を
用いないで裏面からＰ層にコンタクトをとる場合は、Ｐ
層に隣接してエッチングストッパー層を設けることによ
り、Ｐ層が露呈する深さまでエッチングを施すことがで
きるので、電界効果トランジスタの歩留まりや信頼性を
向上させることができる。
【００１１】
【発明の実施の形態】以下、図面を参照しながら本発明
の第１の実施の形態を詳細に説明する。図１は、本発明
の第１の実施の形態の電界効果トランジスタの断面構造
図である。この例は、Ｐ型層１上に作製したヘテロジャ
ンクション電界効果トランジスタである。
の第１の実施の形態を詳細に説明する。図１は、本発明
の第１の実施の形態の電界効果トランジスタの断面構造
図である。この例は、Ｐ型層１上に作製したヘテロジャ
ンクション電界効果トランジスタである。
【００１２】先ず、この実施の形態のデバイス構成の一
例を説明する。すなわち、Ｐ型基板２としてＰ型ＧａＡ
ｓ基板（ｐ〜１０19ｃｍ-3）を用い、このＰ型基板２の
所望の位置に、例えば酸素のイオン注入（加速電圧２０
０ＫＶ、ドーズ量１×１０14ｃｍ-2）を行い絶縁領域３
を形成し、絶縁領域３の形成されない部分をＰ型層１と
する。この上にＭＯＣＶＤ（Metal Organic Chemical V
apor Deposition）法により、バッファ層４としてノン
ドープＧａＡｓ層５００ｎｍを、動作層５としてノンド
ープＩｎＧａＡｓ層１５ｎｍを、電子供給層６としてＮ
型（ｎ〜２×１０18ｃｍ-3）Ａｌ0.2Ｇａ0.8Ａｓ層を、
コンタクト層７としてＮ型（ｎ〜２×１０18ｃｍ-3）Ｇ
ａＡｓ層８０ｎｍを成長させる。このエピタキシャルを
用いて、ソース電極１１およびドレイン電極１３はＡｕ
Ｇｅ／Ｎｉ／Ａｕを蒸着してアロイすることで形成し、
ゲートリセスエッチング後にゲート電極１２をＴｉ／Ｐ
ｔ／Ａｕを用いて形成する。層間絶縁膜８としてＳｉＯ
2などを１μｍデポジションして、パッドおよび配線金
属９をＴｉ／Ａｕで形成する。そして、Ｐ型基板２の裏
面にＡｕＭｎ／Ｐｔ／Ａｕを蒸着しアロイしてオーミッ
ク電極１０を形成する。以上のようにして、この実施の
形態の電界効果トランジスタは製作されている。
例を説明する。すなわち、Ｐ型基板２としてＰ型ＧａＡ
ｓ基板（ｐ〜１０19ｃｍ-3）を用い、このＰ型基板２の
所望の位置に、例えば酸素のイオン注入（加速電圧２０
０ＫＶ、ドーズ量１×１０14ｃｍ-2）を行い絶縁領域３
を形成し、絶縁領域３の形成されない部分をＰ型層１と
する。この上にＭＯＣＶＤ（Metal Organic Chemical V
apor Deposition）法により、バッファ層４としてノン
ドープＧａＡｓ層５００ｎｍを、動作層５としてノンド
ープＩｎＧａＡｓ層１５ｎｍを、電子供給層６としてＮ
型（ｎ〜２×１０18ｃｍ-3）Ａｌ0.2Ｇａ0.8Ａｓ層を、
コンタクト層７としてＮ型（ｎ〜２×１０18ｃｍ-3）Ｇ
ａＡｓ層８０ｎｍを成長させる。このエピタキシャルを
用いて、ソース電極１１およびドレイン電極１３はＡｕ
Ｇｅ／Ｎｉ／Ａｕを蒸着してアロイすることで形成し、
ゲートリセスエッチング後にゲート電極１２をＴｉ／Ｐ
ｔ／Ａｕを用いて形成する。層間絶縁膜８としてＳｉＯ
2などを１μｍデポジションして、パッドおよび配線金
属９をＴｉ／Ａｕで形成する。そして、Ｐ型基板２の裏
面にＡｕＭｎ／Ｐｔ／Ａｕを蒸着しアロイしてオーミッ
ク電極１０を形成する。以上のようにして、この実施の
形態の電界効果トランジスタは製作されている。
【００１３】ここで、基板裏面に形成したＰ型層１に対
するオーミック電極１０に一定の電圧をかけるか、ある
いはソース電極１１と短絡することにより、Ｐ型層１の
電位は固定される。このようにしてＰ型層１を構成する
ことにより、ゲート電極１２とドレイン電極１３との間
で動作層５が空乏化すれば、ゲート電極１２とドレイン
電極１３との間の電位はこの間において一様に変化す
る。このため、従来技術のように、ゲート電極１２のド
レイン電極１３側に電界が集中することはなく、両電極
間の電界が緩和されて高い耐圧を保持することができ
る。
するオーミック電極１０に一定の電圧をかけるか、ある
いはソース電極１１と短絡することにより、Ｐ型層１の
電位は固定される。このようにしてＰ型層１を構成する
ことにより、ゲート電極１２とドレイン電極１３との間
で動作層５が空乏化すれば、ゲート電極１２とドレイン
電極１３との間の電位はこの間において一様に変化す
る。このため、従来技術のように、ゲート電極１２のド
レイン電極１３側に電界が集中することはなく、両電極
間の電界が緩和されて高い耐圧を保持することができ
る。
【００１４】また、高電界で発生したホールを、Ｐ型基
板２に設けたオーミック電極１０が吸い出してくれるた
め、ホールの蓄積が起こりにくくなり、キンク効果と呼
ばれるドレイン電流の増加も抑えられる。さらに、動作
層５の下のＰ型層１の電位が固定されることにより、サ
イドゲート効果やドレインコンダクタンスＧｄの周波数
分散などの変動も抑制される。また、Ｐ型層１が、ドレ
インパッド等の配線金属９の下では、部分的に絶縁領域
３によって絶縁化されいるため、配線金属９との距離を
持つことにより寄生容量を低減化させることができるの
で、高周波特性の劣化を抑制することもできる。
板２に設けたオーミック電極１０が吸い出してくれるた
め、ホールの蓄積が起こりにくくなり、キンク効果と呼
ばれるドレイン電流の増加も抑えられる。さらに、動作
層５の下のＰ型層１の電位が固定されることにより、サ
イドゲート効果やドレインコンダクタンスＧｄの周波数
分散などの変動も抑制される。また、Ｐ型層１が、ドレ
インパッド等の配線金属９の下では、部分的に絶縁領域
３によって絶縁化されいるため、配線金属９との距離を
持つことにより寄生容量を低減化させることができるの
で、高周波特性の劣化を抑制することもできる。
【００１５】このように、埋め込まれたＰ型層１に裏面
からオーミック電極１０を形成することは、表面側のの
ＦＥＴの製造プロセスを変更することなく実現すること
が可能である上に、余計な電極を表面に作る必要がない
ため、デバイスサイズを小さく出来るため必然的に寄生
容量も減少する。また、Ｐ型基板２にオーミック電極１
０を形成するプロセス自体も容易である。
からオーミック電極１０を形成することは、表面側のの
ＦＥＴの製造プロセスを変更することなく実現すること
が可能である上に、余計な電極を表面に作る必要がない
ため、デバイスサイズを小さく出来るため必然的に寄生
容量も減少する。また、Ｐ型基板２にオーミック電極１
０を形成するプロセス自体も容易である。
【００１６】この実施の形態では、Ｐ型層１の一部絶縁
化により作製した絶縁領域３を、酸素のイオン注入によ
って作製したが、打ち込むイオンはＢ、Ｇａ、Ａｓ等で
も可能であり、絶縁化できる範囲であればこの限りでは
ない。また、Ｐ型層１としてＰ型基板２の一部を用いた
が、所望のＰ型ＧａＡｓ層をＭＯＣＶＤで成長させてこ
の一部をイオン注入で絶縁化して絶縁領域３を形成して
も構わなし、ノンドープＧａＡｓ層にＢｅ等をイオン注
入後にアニールしても構わない。
化により作製した絶縁領域３を、酸素のイオン注入によ
って作製したが、打ち込むイオンはＢ、Ｇａ、Ａｓ等で
も可能であり、絶縁化できる範囲であればこの限りでは
ない。また、Ｐ型層１としてＰ型基板２の一部を用いた
が、所望のＰ型ＧａＡｓ層をＭＯＣＶＤで成長させてこ
の一部をイオン注入で絶縁化して絶縁領域３を形成して
も構わなし、ノンドープＧａＡｓ層にＢｅ等をイオン注
入後にアニールしても構わない。
【００１７】また、電界効果トランジスタとして２次元
電子ガスを持つヘテロ構造電界効果トランジスタ（ＨＪ
ＦＥＴ）を例に用いたが、メタル半導体電界効果トラン
ジスタ（ＭＥＳＦＥＴ）を用いても構わない。さらに、
材料系としてＧａＡｓを例にとって述べたが、ＩｎＰ、
ＡｌＩｎＡｓ／ＧａＩｎＡｓ、ＧａＮにも適用すること
ができる。尚、プロセスの行程順序や金属種類などは適
宜変えることができる。
電子ガスを持つヘテロ構造電界効果トランジスタ（ＨＪ
ＦＥＴ）を例に用いたが、メタル半導体電界効果トラン
ジスタ（ＭＥＳＦＥＴ）を用いても構わない。さらに、
材料系としてＧａＡｓを例にとって述べたが、ＩｎＰ、
ＡｌＩｎＡｓ／ＧａＩｎＡｓ、ＧａＮにも適用すること
ができる。尚、プロセスの行程順序や金属種類などは適
宜変えることができる。
【００１８】以上述べたように、本発明の特徴とする構
造部分については、この例では、Ｐ型基板２上に一部の
絶縁領域３を設けてＰ型層１を形成したが、Ｐ型層１は
Ｐ型基板２の一部を用いてもかまわないし、新たなＰ型
層２を形成した後、これの一部分をエッチングして絶縁
領域３としても構わない。このように絶縁領域３を設け
ることにより、全面にＰ層がある場合に比べて、配線金
属との間の寄生容量を低減させることができ、遮断周波
数ftや最高発信周波数fmaxなど高周波特性を改善させる
ことができる。さらに、このような構成によりＰ型層１
の電位を一定に保つようにすれば、サイドゲート効果や
ドレインコンダクタンスＧｄの周波数分散などの抑制も
できる。
造部分については、この例では、Ｐ型基板２上に一部の
絶縁領域３を設けてＰ型層１を形成したが、Ｐ型層１は
Ｐ型基板２の一部を用いてもかまわないし、新たなＰ型
層２を形成した後、これの一部分をエッチングして絶縁
領域３としても構わない。このように絶縁領域３を設け
ることにより、全面にＰ層がある場合に比べて、配線金
属との間の寄生容量を低減させることができ、遮断周波
数ftや最高発信周波数fmaxなど高周波特性を改善させる
ことができる。さらに、このような構成によりＰ型層１
の電位を一定に保つようにすれば、サイドゲート効果や
ドレインコンダクタンスＧｄの周波数分散などの抑制も
できる。
【００１９】また、最も重要な耐圧の向上にとっても、
Ｐ型層１の電位が固定されると、ゲート電極１２とドレ
イン電極１３との間で動作層５が空乏化して、ゲート電
極１２とドレイン電極１３との間の電位はこの間で一様
に変化する。このため、従来のように、ゲート電極１２
のドレイン電極１３側で電界が集中してしまう問題は解
決され、ゲートードレイン間の電界が緩和されて高い耐
圧を保持することができ、且つ高電界領域で発生したホ
ールをオーミック電極１０が抜き出すため、ホールの蓄
積が抑制されてキンク効果が起こりにくくなる。
Ｐ型層１の電位が固定されると、ゲート電極１２とドレ
イン電極１３との間で動作層５が空乏化して、ゲート電
極１２とドレイン電極１３との間の電位はこの間で一様
に変化する。このため、従来のように、ゲート電極１２
のドレイン電極１３側で電界が集中してしまう問題は解
決され、ゲートードレイン間の電界が緩和されて高い耐
圧を保持することができ、且つ高電界領域で発生したホ
ールをオーミック電極１０が抜き出すため、ホールの蓄
積が抑制されてキンク効果が起こりにくくなる。
【００２０】従来技術のように、このオーミック電極１
０を表面からとる場合、エッチングあるいはイオン注入
により、Ｐ型層１の頭出しあるいはコンタクト領域を形
成しなければならず、デバイス面積が増加するだけでな
く特別なマスクも必要となる。ところが本発明では、こ
のオーミック電極１０を裏面からとるため、表面側の電
界効果トランジスタの作製に当たっては、Ｐ型層１にコ
ンタクトをとらないマスクと同様のプロセスで行うこと
ができる。さらに、オーミック電極１０を表面にとらな
いためデバイス面積が小さくなり、且つＰ型基板２を用
いることにより容易にＰ型層１へのコンタクトが形成さ
れる。
０を表面からとる場合、エッチングあるいはイオン注入
により、Ｐ型層１の頭出しあるいはコンタクト領域を形
成しなければならず、デバイス面積が増加するだけでな
く特別なマスクも必要となる。ところが本発明では、こ
のオーミック電極１０を裏面からとるため、表面側の電
界効果トランジスタの作製に当たっては、Ｐ型層１にコ
ンタクトをとらないマスクと同様のプロセスで行うこと
ができる。さらに、オーミック電極１０を表面にとらな
いためデバイス面積が小さくなり、且つＰ型基板２を用
いることにより容易にＰ型層１へのコンタクトが形成さ
れる。
【００２１】次に、第１の実施の形態における本発明の
構成部分の製造方法について説明する。図２は、第１の
実施の形態の電界効果トランジスタの製造方法の一部を
示す断面図である。先ず、Ｐ型基板２を用意し（図２
（ａ））、このＰ型基板２の一部に、例えばフォトレジ
ストをマスクとして酸素をイオン注入する（加速電圧２
００ＫＶ、ドーズ量１×１０14ｃｍ-2）（図２
（ｂ））。このようにしてイオン注入された層は高抵抗
となって絶縁領域３が形成され、その他の部分がＰ型層
１となる。そして、この上にＭＯＣＶＤ法により動作層
５、電子供給層６、コンタクト層７などを、順次エピタ
キシャルする（図２（ｃ））。さらに、Ｐ型基板２の裏
面にオーミック電極を形成する。このようにして出来た
エピタキシャルを用いて、電界効果トランジスタを、前
述の第１の実施の形態の手順で作製する。このとき、動
作層５のゲート下近傍はＰ型層１になっているが、パッ
ドの領域ではＰ型層１は絶縁化されて絶縁領域３となっ
ているので、当然、寄生容量は小さくなる。また、Ｐ型
層１の電位は裏面のオーミック電極から容易に取ること
ができる。
構成部分の製造方法について説明する。図２は、第１の
実施の形態の電界効果トランジスタの製造方法の一部を
示す断面図である。先ず、Ｐ型基板２を用意し（図２
（ａ））、このＰ型基板２の一部に、例えばフォトレジ
ストをマスクとして酸素をイオン注入する（加速電圧２
００ＫＶ、ドーズ量１×１０14ｃｍ-2）（図２
（ｂ））。このようにしてイオン注入された層は高抵抗
となって絶縁領域３が形成され、その他の部分がＰ型層
１となる。そして、この上にＭＯＣＶＤ法により動作層
５、電子供給層６、コンタクト層７などを、順次エピタ
キシャルする（図２（ｃ））。さらに、Ｐ型基板２の裏
面にオーミック電極を形成する。このようにして出来た
エピタキシャルを用いて、電界効果トランジスタを、前
述の第１の実施の形態の手順で作製する。このとき、動
作層５のゲート下近傍はＰ型層１になっているが、パッ
ドの領域ではＰ型層１は絶縁化されて絶縁領域３となっ
ているので、当然、寄生容量は小さくなる。また、Ｐ型
層１の電位は裏面のオーミック電極から容易に取ること
ができる。
【００２２】さらに、第１の実施の形態における本発明
の構成部分の他の製造方法について説明する。図３は、
第１の実施の形態の電界効果トランジスタの他の製造方
法の一部を示すデバイスの断面図である。この製造方法
は、前述の製造方法と同様のＰ型ＧａＡｓ基板から成る
Ｐ型基板２を用い（図３（ａ））、リン酸系エッチング
液で所望の動作層の近傍をエッチングする（図３
（ｂ））。そして、この上に、前述の製造方法と同様
に、各層をＭＯＣＶＤ法で埋め込み成長を行う（図３
（ｃ））。これによって、エッチングされた部分に絶縁
領域３が形成され、エッチングされない部分がＰ型層１
となる。
の構成部分の他の製造方法について説明する。図３は、
第１の実施の形態の電界効果トランジスタの他の製造方
法の一部を示すデバイスの断面図である。この製造方法
は、前述の製造方法と同様のＰ型ＧａＡｓ基板から成る
Ｐ型基板２を用い（図３（ａ））、リン酸系エッチング
液で所望の動作層の近傍をエッチングする（図３
（ｂ））。そして、この上に、前述の製造方法と同様
に、各層をＭＯＣＶＤ法で埋め込み成長を行う（図３
（ｃ））。これによって、エッチングされた部分に絶縁
領域３が形成され、エッチングされない部分がＰ型層１
となる。
【００２３】次に、本発明の第２の実施の形態を説明す
る。図４は、本発明の第２の実施の形態の電界効果トラ
ンジスタの断面構造図である。この例も、第１の実施の
形態と同様に、Ｐ型層１上に作製したヘテロジャンクシ
ョン電界効果トランジスタである。
る。図４は、本発明の第２の実施の形態の電界効果トラ
ンジスタの断面構造図である。この例も、第１の実施の
形態と同様に、Ｐ型層１上に作製したヘテロジャンクシ
ョン電界効果トランジスタである。
【００２４】この実施の形態は、第１の実施の形態のよ
うなＰ型基板ではなく半絶縁性基板を用いたことを特徴
としている。先ず、半絶縁性基板２１にＭＢＥによりノ
ンドープＧａＡｓバッファ層２２を２００ｎｍ成長させ
る。そして、この上にＡｌＡｓエッチングストッパー層
２３を２ｎｍ成長させ、これに隣接してＰ型ＧａＡｓ
（ｐ〜１０19ｃｍ-3）から成るＰ型層１を１００ｎｍ成
長させる。この状態で所望の部分のＰ型層１をフォトレ
ジストで残して、Ｂをイオン注入する。そして、この上
にＭＯＣＶＤ法により、第１の実施の形態と同様にバッ
ファ層４、動作層５、電子供給層６及びコンタクト層７
を形成し、さらに、ゲート電極１２、ソース電極１１、
ドレイン電極１３及び層間絶縁膜８を介して配線金属９
を形成して電界効果トランジスタを得る。
うなＰ型基板ではなく半絶縁性基板を用いたことを特徴
としている。先ず、半絶縁性基板２１にＭＢＥによりノ
ンドープＧａＡｓバッファ層２２を２００ｎｍ成長させ
る。そして、この上にＡｌＡｓエッチングストッパー層
２３を２ｎｍ成長させ、これに隣接してＰ型ＧａＡｓ
（ｐ〜１０19ｃｍ-3）から成るＰ型層１を１００ｎｍ成
長させる。この状態で所望の部分のＰ型層１をフォトレ
ジストで残して、Ｂをイオン注入する。そして、この上
にＭＯＣＶＤ法により、第１の実施の形態と同様にバッ
ファ層４、動作層５、電子供給層６及びコンタクト層７
を形成し、さらに、ゲート電極１２、ソース電極１１、
ドレイン電極１３及び層間絶縁膜８を介して配線金属９
を形成して電界効果トランジスタを得る。
【００２５】このとき、半絶縁性基板２１を用いた場合
は、裏面からＰ型層１にコンタクトをとるため、図４に
示すように、Ｐ型層１に達するまでのエッチングを行
い、これにオーミック電極１０を形成する必要がある。
このとき正確にＰ型層１でエッチングの停止を行うため
に、Ｐ型層１に隣接する層にエッチングストッパー層２
３を導入し、裏面から選択エッチングを行う。その後に
裏面からオーミック電極１０を形成してＰ型層１にコン
タクトするようにすれば、表面のデバイスの構造に左右
されずに高耐圧のデバイスを作製することが出来る。
は、裏面からＰ型層１にコンタクトをとるため、図４に
示すように、Ｐ型層１に達するまでのエッチングを行
い、これにオーミック電極１０を形成する必要がある。
このとき正確にＰ型層１でエッチングの停止を行うため
に、Ｐ型層１に隣接する層にエッチングストッパー層２
３を導入し、裏面から選択エッチングを行う。その後に
裏面からオーミック電極１０を形成してＰ型層１にコン
タクトするようにすれば、表面のデバイスの構造に左右
されずに高耐圧のデバイスを作製することが出来る。
【００２６】すなわち、裏面の半絶縁性基板２１を３０
μｍまで研磨した後、クエン酸系エッチング液でＰ型Ｇ
ａＡｓのＰ型層１の表面が出るまでエッチングする。ク
エン酸系エッチング液はＧａＡｓ／ＡｌＧａＡｓ系の選
択比の高いエッチャントである。ここで、選択的にエッ
チングを行い、Ｐ型層１の表面でエッチングを止めるた
めに、ＡｌＡｓエッチングストッパー層２３をＰ型層１
の下に介在させた。そして、Ｐ型層１が顕れたところ
で、表面に残るＡｌＡｓをＨＣｌでリンスした後に、第
１の実施の形態と同様に、オーミック電極１０を半絶縁
性基板２１の裏面に設けて電界効果トランジスタを得
る。尚、エッチングストッパー層２３はＰ型層１中に設
けても構わない。このようにして得られた電界効果トラ
ンジスタは第１の実施の形態と同様の効果を呈し、さら
に、Ｐ型層１が動作層５のゲート近傍のみに存在するた
め、寄生容量を、第１の実施の形態より一層小さく抑え
ることができる。
μｍまで研磨した後、クエン酸系エッチング液でＰ型Ｇ
ａＡｓのＰ型層１の表面が出るまでエッチングする。ク
エン酸系エッチング液はＧａＡｓ／ＡｌＧａＡｓ系の選
択比の高いエッチャントである。ここで、選択的にエッ
チングを行い、Ｐ型層１の表面でエッチングを止めるた
めに、ＡｌＡｓエッチングストッパー層２３をＰ型層１
の下に介在させた。そして、Ｐ型層１が顕れたところ
で、表面に残るＡｌＡｓをＨＣｌでリンスした後に、第
１の実施の形態と同様に、オーミック電極１０を半絶縁
性基板２１の裏面に設けて電界効果トランジスタを得
る。尚、エッチングストッパー層２３はＰ型層１中に設
けても構わない。このようにして得られた電界効果トラ
ンジスタは第１の実施の形態と同様の効果を呈し、さら
に、Ｐ型層１が動作層５のゲート近傍のみに存在するた
め、寄生容量を、第１の実施の形態より一層小さく抑え
ることができる。
【００２７】図５は、オーミック電極を有した場合と無
い場合について、電界効果トランジスタのキンク効果を
比較するための特性図である。この図から明らかなよう
に、オーミック電極の導電層が無い場合は、ドレイン電
圧がある値以上になるとドレイン電流が急激に上昇し、
キンク効果が起こっている。一方、オーミック電極の導
電層を有した場合は、高電界領域で発生したホールを導
電層が引き抜いてくれるため、ホールが蓄積することな
く、ドレイン電流の増加は見られない。すなわちキンク
効果が起こりにくくなっている。
い場合について、電界効果トランジスタのキンク効果を
比較するための特性図である。この図から明らかなよう
に、オーミック電極の導電層が無い場合は、ドレイン電
圧がある値以上になるとドレイン電流が急激に上昇し、
キンク効果が起こっている。一方、オーミック電極の導
電層を有した場合は、高電界領域で発生したホールを導
電層が引き抜いてくれるため、ホールが蓄積することな
く、ドレイン電流の増加は見られない。すなわちキンク
効果が起こりにくくなっている。
【００２８】以上述べた実施の形態は本発明のための一
例であり、本発明は、上記の実施の形態に限定されるも
のではなく、本発明の技術思想の範囲内において適宜変
更され、種々の変形が可能であることは明らかである。
例であり、本発明は、上記の実施の形態に限定されるも
のではなく、本発明の技術思想の範囲内において適宜変
更され、種々の変形が可能であることは明らかである。
【００２９】
【発明の効果】以上説明したように、本発明の電解効果
トランジスタによれば、ゲートードレイン間電圧の高耐
圧化やキンク効果の抑制、サイドゲート効果の抑制、あ
るいはドレインコンダクタンスＧｄの周波数分散の低減
などを、高周波特性を劣化させることなく実現させるこ
とができる。さらに、裏面からのコンタクト電極をとる
ようにしたので、表面のデバイスには電極面積をとる必
要がなくなり、デバイスの小型化と寄生容量の低減化が
可能となる。また、表面のプロセスを変更しないでデバ
イスを作製することができるため、製作プロセスも従来
技術と変わらない。
トランジスタによれば、ゲートードレイン間電圧の高耐
圧化やキンク効果の抑制、サイドゲート効果の抑制、あ
るいはドレインコンダクタンスＧｄの周波数分散の低減
などを、高周波特性を劣化させることなく実現させるこ
とができる。さらに、裏面からのコンタクト電極をとる
ようにしたので、表面のデバイスには電極面積をとる必
要がなくなり、デバイスの小型化と寄生容量の低減化が
可能となる。また、表面のプロセスを変更しないでデバ
イスを作製することができるため、製作プロセスも従来
技術と変わらない。
【図１】 本発明第１の実施の形態の電界効果トランジ
スタの断面図。
スタの断面図。
【図２】 本発明の電界効果トランジスタの製造過程の
一例を示すデバイスの断面図。
一例を示すデバイスの断面図。
【図３】 本発明の電界効果トランジスタの製造過程の
他の例を示すデバイスの断面図。
他の例を示すデバイスの断面図。
【図４】 本発明第２の実施の形態の電界効果トランジ
スタの断面図。
スタの断面図。
【図５】 金属電極を有した場合と無い場合の、電界効
果トランジスタのキンク効果を比較するための特性図。
果トランジスタのキンク効果を比較するための特性図。
【図６】 従来の電界効果トランジスタの断面図。
１・・・Ｐ型層、２・・・Ｐ型基板、３・・・絶縁領域、４、２
２・・・バッファ層、５・・・動作層、 ６・・・電子供給層、
７・・・コンタクト層、８・・・層間絶縁膜、９・・・配線金
属、１０・・・オーミック電極、１１・・・ソース電極、１２
・・・ゲート電極、１３ ・・・ドレイン電極、２１・・・半絶
縁性基板、２３・・・エッチングストッパー層
２・・・バッファ層、５・・・動作層、 ６・・・電子供給層、
７・・・コンタクト層、８・・・層間絶縁膜、９・・・配線金
属、１０・・・オーミック電極、１１・・・ソース電極、１２
・・・ゲート電極、１３ ・・・ドレイン電極、２１・・・半絶
縁性基板、２３・・・エッチングストッパー層
フロントページの続き (72)発明者 高橋 裕之 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 平４−39968（ＪＰ，Ａ) 特開 平９−260405（ＪＰ，Ａ) 特開 平６−51473（ＪＰ，Ａ) 特開 昭57−207379（ＪＰ，Ａ) 特開 平３−81138（ＪＰ，Ａ) 特開 平７−321343（ＪＰ，Ａ) 特開 平５−343434（ＪＰ，Ａ) 特開 平９−232337（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/812
Claims (8)
- 【請求項１】 Ｐ型半導体結晶基板に作製されたＰ層上
に、Ｎ型動作層を含む素子形成層が形成された化合物半
導体電界効果トランジスタにおいて、 前記Ｐ型半導体結晶基板の裏面に金属電極を形成し、前
記金属電極から前記Ｐ層にオーミックコンタクトをとる
ことを特徴とする電界効果トランジスタ。 - 【請求項２】 前記Ｐ層は、前記Ｐ型半導体基板上に新
たに作製された層、又は、前記Ｐ型半導体基板自体をエ
ッチングすることにより形成された層、の何れかである
ことを特徴とする請求項１記載の電界効果トランジス
タ。 - 【請求項３】 前記Ｐ層の一部には、絶縁化された絶縁
領域を備えていることを特徴とする請求項２記載の電界
効果トランジスタ。 - 【請求項４】 請求項３記載の電界効果トランジスタの
製造方法において、前記Ｐ型半導体基板の一部をエッチ
ングする工程と、該エッチング部分に絶縁層を形成する
工程と、エッチングされない部分に前記Ｐ層を形成する
工程とを備えたことを特徴とする電界効果トランジスタ
の製造方法。 - 【請求項５】 請求項３記載の電界効果トランジスタの
製造方法において、前記Ｐ型半導体基板の一部にイオン
を注入する工程と、該イオンを注入した部分に絶縁層を
形成する工程と、該イオンを注入しない部分に前記Ｐ層
を形成する工程とを備えたことを特徴とする電界効果ト
ランジスタの製造方法。 - 【請求項６】 半絶縁性基板上に作成されたＰ層上に、
Ｎ型動作層を含む素子形成層が形成された化合物半導体
電界効果トランジスタにおいて、前記Ｐ層中あるいは該
Ｐ層に隣接してエッチングストッパー層を有し、前記半
絶縁性基板の裏面に、露呈された前記Ｐ層にコンタクト
するように金属電極を有したことを特徴とする電界効果
トランジスタ。 - 【請求項７】 前記Ｐ層は、Ｐ型半導体基板上に新たに
作製された層、又は、前記Ｐ型半導体基板自体をエッチ
ングすることにより形成された層、の何れかであること
を特徴とする請求項６記載の電界効果トランジスタ。 - 【請求項８】 前記Ｐ層の一部には、絶縁化された絶縁
領域を備えていることを特徴とする請求項７記載の電界
効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28308698A JP3164078B2 (ja) | 1998-10-05 | 1998-10-05 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28308698A JP3164078B2 (ja) | 1998-10-05 | 1998-10-05 | 電界効果トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000114275A JP2000114275A (ja) | 2000-04-21 |
| JP3164078B2 true JP3164078B2 (ja) | 2001-05-08 |
Family
ID=17661044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28308698A Expired - Fee Related JP3164078B2 (ja) | 1998-10-05 | 1998-10-05 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3164078B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6611002B2 (en) * | 2001-02-23 | 2003-08-26 | Nitronex Corporation | Gallium nitride material devices and methods including backside vias |
| US7078743B2 (en) * | 2003-05-15 | 2006-07-18 | Matsushita Electric Industrial Co., Ltd. | Field effect transistor semiconductor device |
| JP2010103236A (ja) * | 2008-10-22 | 2010-05-06 | Panasonic Corp | 窒化物半導体装置 |
| JP5618571B2 (ja) * | 2010-03-02 | 2014-11-05 | パナソニック株式会社 | 電界効果トランジスタ |
| JP5707786B2 (ja) * | 2010-08-31 | 2015-04-30 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| JP6054621B2 (ja) * | 2012-03-30 | 2016-12-27 | トランスフォーム・ジャパン株式会社 | 化合物半導体装置及びその製造方法 |
| JP5895666B2 (ja) * | 2012-03-30 | 2016-03-30 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| JP5739564B2 (ja) * | 2014-04-11 | 2015-06-24 | パナソニック株式会社 | 電界効果トランジスタ |
| US9960127B2 (en) | 2016-05-18 | 2018-05-01 | Macom Technology Solutions Holdings, Inc. | High-power amplifier package |
| US10134658B2 (en) | 2016-08-10 | 2018-11-20 | Macom Technology Solutions Holdings, Inc. | High power transistors |
-
1998
- 1998-10-05 JP JP28308698A patent/JP3164078B2/ja not_active Expired - Fee Related
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|---|---|
| JP2000114275A (ja) | 2000-04-21 |
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|---|---|---|---|
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