JP2000012560A - メサ型化合物半導体電界効果トランジスタ及びその作製方法 - Google Patents
メサ型化合物半導体電界効果トランジスタ及びその作製方法Info
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Abstract
(57)【要約】
【課題】 高温雰囲気でもトランジスタ特性が安定して
いる構造を備えたメサ型化合物半導体電界効果トランジ
スタを提供する。 【解決手段】 本メサ型ＭＥＳＦＥＴ２０は、半絶縁性
Ｇa Ａs 基板１と、半絶縁性Ｇa Ａs 基板１上に形成さ
れたメサ型の積層構造とから構成されている。積層構造
は、半絶縁性Ｇa Ａs 基板１上に順次積層されたｉ−Ａ
ｌＧa Ａs バッファ層２、ｎ−ＡｌＧa Ａs エッチング
停止層４、及びｎ+ −Ｇa Ａs キャップ層６の多層構造
である。ゲート電極７は活性層３上にショットキー接触
で形成され、ソース電極８及びドレイン電極９は、それ
ぞれ、ｎ−ＡｌＧa Ａs エッチング停止層４、及びｎ+
−Ｇa Ａs キャップ層６を介して活性層３上に配置され
て、活性層３とオーミック接触している。パッシベーシ
ョン膜２２がソース電極８、ゲート電極７及びドレイン
電極９を含むメサ型構造の全面に被覆されているので、
Ｇa Ａs 層が露出していない。
いる構造を備えたメサ型化合物半導体電界効果トランジ
スタを提供する。 【解決手段】 本メサ型ＭＥＳＦＥＴ２０は、半絶縁性
Ｇa Ａs 基板１と、半絶縁性Ｇa Ａs 基板１上に形成さ
れたメサ型の積層構造とから構成されている。積層構造
は、半絶縁性Ｇa Ａs 基板１上に順次積層されたｉ−Ａ
ｌＧa Ａs バッファ層２、ｎ−ＡｌＧa Ａs エッチング
停止層４、及びｎ+ −Ｇa Ａs キャップ層６の多層構造
である。ゲート電極７は活性層３上にショットキー接触
で形成され、ソース電極８及びドレイン電極９は、それ
ぞれ、ｎ−ＡｌＧa Ａs エッチング停止層４、及びｎ+
−Ｇa Ａs キャップ層６を介して活性層３上に配置され
て、活性層３とオーミック接触している。パッシベーシ
ョン膜２２がソース電極８、ゲート電極７及びドレイン
電極９を含むメサ型構造の全面に被覆されているので、
Ｇa Ａs 層が露出していない。
Description
【０００１】
【発明の属する技術分野】本発明は、化合物半導体から
なるメサ型電界効果トランジスタ（メサ型ＭＥＳＦＥ
Ｔ）に関し、更に詳細には、高温時のデバイス特性の安
定性が高いメサ型ＭＥＳＦＥＴ及びその作製方法に関す
るものである。
なるメサ型電界効果トランジスタ（メサ型ＭＥＳＦＥ
Ｔ）に関し、更に詳細には、高温時のデバイス特性の安
定性が高いメサ型ＭＥＳＦＥＴ及びその作製方法に関す
るものである。
【０００２】
【従来の技術】電界効果トランジスタ（ＦＥＴ）は、ゲ
ート電極に印加するバイアス電圧を変化させてチャネル
層の厚みを変えることにより、ソース−ドレイン間に流
れる電流を制御する電子デバイスである。ＧａＡｓ、Ｉ
ｎＰなどの化合物半導体は、Ｓｉに比べて、電子の移動
度が大きく、デバイスの動作高速性に優れているので、
化合物半導体系ＦＥＴは、超高速、低雑音デバイスとし
て、また高出力デバイスとして実用化されている。
ート電極に印加するバイアス電圧を変化させてチャネル
層の厚みを変えることにより、ソース−ドレイン間に流
れる電流を制御する電子デバイスである。ＧａＡｓ、Ｉ
ｎＰなどの化合物半導体は、Ｓｉに比べて、電子の移動
度が大きく、デバイスの動作高速性に優れているので、
化合物半導体系ＦＥＴは、超高速、低雑音デバイスとし
て、また高出力デバイスとして実用化されている。
【０００３】化合物半導体系ＦＥＴの代表的なものは、
ゲート電極と半導体層とのショットキー接合を利用した
メサ型ＭＥＳ（MEtal Semicomductor ）−ＦＥＴと呼ば
れる半導体デバイスである。ここで、図２を参照して、
従来のメサ型ＭＥＳＦＥＴの構成を説明する。図２は従
来のメサ型ＭＥＳＦＥＴの層構造を示す模式的基板断面
図である。従来のメサ型ＭＥＳＦＥＴ３０は、図２に示
すように、半絶縁性Ｇa Ａs 基板１上に形成された膜厚
１００ｎｍの薄い活性層３上に、ソース電極８、ゲート
電極７、ドレイン電極９の３つの電極が配置されたメサ
型構造を備えている。
ゲート電極と半導体層とのショットキー接合を利用した
メサ型ＭＥＳ（MEtal Semicomductor ）−ＦＥＴと呼ば
れる半導体デバイスである。ここで、図２を参照して、
従来のメサ型ＭＥＳＦＥＴの構成を説明する。図２は従
来のメサ型ＭＥＳＦＥＴの層構造を示す模式的基板断面
図である。従来のメサ型ＭＥＳＦＥＴ３０は、図２に示
すように、半絶縁性Ｇa Ａs 基板１上に形成された膜厚
１００ｎｍの薄い活性層３上に、ソース電極８、ゲート
電極７、ドレイン電極９の３つの電極が配置されたメサ
型構造を備えている。
【０００４】Ｇa Ａs では、通常、電子の方が、正孔に
比べて高移動度であり、またピークの速度が大きくなる
ことから、活性層３としてドーズ量５×１０17／cm3 の
ｎ型Ｇa Ａs 活性層が設けられている。基板１と活性層
３との間には、膜厚２μm のｉ−ＡｌＧa Ａs バッファ
層２が介在している。また、ソース電極８及びドレイン
電極９は、それぞれ、ドーズ量５×１０17／cm3 で膜厚
１０ｎｍのｎ−ＡｌＧa Ａs エッチング停止層４及び膜
厚１００ｎｍでドーズ量２×１０18／cm3 のｎ+ −Ｇa
Ａs キャップ層６を介して活性層３上に配置されてい
る。エッチング停止層４は、キャップ層６のエッチング
の際のエッチングをそこで停止させる機能に加えて、閾
値やＩｄｓ（ドレイン電流）等の均一性を図るために設
けられたている。キャップ層６は、ソース電極８及びド
レイン電極９が活性層３とオーミック接触して、ソース
−ドレイン抵抗が低減するように設けられている。一
方、ゲート電極７は、活性層３とショットキー接触し、
このショットキー内蔵の障壁電位によって活性層３中に
空乏層５が形成される。メサ型構造上には、ＳｉＮX 膜
からなるパッシベーション膜１０が、保護膜として成膜
されている。
比べて高移動度であり、またピークの速度が大きくなる
ことから、活性層３としてドーズ量５×１０17／cm3 の
ｎ型Ｇa Ａs 活性層が設けられている。基板１と活性層
３との間には、膜厚２μm のｉ−ＡｌＧa Ａs バッファ
層２が介在している。また、ソース電極８及びドレイン
電極９は、それぞれ、ドーズ量５×１０17／cm3 で膜厚
１０ｎｍのｎ−ＡｌＧa Ａs エッチング停止層４及び膜
厚１００ｎｍでドーズ量２×１０18／cm3 のｎ+ −Ｇa
Ａs キャップ層６を介して活性層３上に配置されてい
る。エッチング停止層４は、キャップ層６のエッチング
の際のエッチングをそこで停止させる機能に加えて、閾
値やＩｄｓ（ドレイン電流）等の均一性を図るために設
けられたている。キャップ層６は、ソース電極８及びド
レイン電極９が活性層３とオーミック接触して、ソース
−ドレイン抵抗が低減するように設けられている。一
方、ゲート電極７は、活性層３とショットキー接触し、
このショットキー内蔵の障壁電位によって活性層３中に
空乏層５が形成される。メサ型構造上には、ＳｉＮX 膜
からなるパッシベーション膜１０が、保護膜として成膜
されている。
【０００５】上述のＭＥＳＦＥＴの作製に当たっては、
先ず、図３（ａ）に示すように、半絶縁性ＧａＡｓ基板
１上に、ＭＯＣＶＤ法やＭＢＥ法などのエピタキシャル
成長方法によって、ｉ−ＡｌＧａＡｓ高抵抗バッファ層
２、ｎ−ＧａＡｓ活性層３、ｎ−ＡｌＧａＡｓエッチン
グ停止層４、及びｎ+ −ＧａＡｓキャップ層６の順で、
順次、エピタキシャル成長させる。次いで、図３（ｂ）
に示すように、キャップ層６、エッチング停止層４、活
性層３、高抵抗バッファ層２、及び基板１の上部をエッ
チングするメサエッチングを施して、素子間分離のため
のアイソレーションを行い、続いて、メサ構造全面に表
面保護のためのパッシベーション層１０を成膜する。次
に、ソース電極８及びドレイン電極９を形成するため
に、パッシベーション膜１０を開口してソース領域及び
ドレイン領域のキャップ層６を露出させ、図３（ｃ）に
示すように、ソース領域及びドレイン領域のキャップ層
６上にオーミック電極金属（ＡｕＧｅＮｉ／Ａｕ）を蒸
着させ、合金化して、ソース電極８及びドレイン電極９
を形成する。
先ず、図３（ａ）に示すように、半絶縁性ＧａＡｓ基板
１上に、ＭＯＣＶＤ法やＭＢＥ法などのエピタキシャル
成長方法によって、ｉ−ＡｌＧａＡｓ高抵抗バッファ層
２、ｎ−ＧａＡｓ活性層３、ｎ−ＡｌＧａＡｓエッチン
グ停止層４、及びｎ+ −ＧａＡｓキャップ層６の順で、
順次、エピタキシャル成長させる。次いで、図３（ｂ）
に示すように、キャップ層６、エッチング停止層４、活
性層３、高抵抗バッファ層２、及び基板１の上部をエッ
チングするメサエッチングを施して、素子間分離のため
のアイソレーションを行い、続いて、メサ構造全面に表
面保護のためのパッシベーション層１０を成膜する。次
に、ソース電極８及びドレイン電極９を形成するため
に、パッシベーション膜１０を開口してソース領域及び
ドレイン領域のキャップ層６を露出させ、図３（ｃ）に
示すように、ソース領域及びドレイン領域のキャップ層
６上にオーミック電極金属（ＡｕＧｅＮｉ／Ａｕ）を蒸
着させ、合金化して、ソース電極８及びドレイン電極９
を形成する。
【０００６】次いで、ゲート電極７を形成するためにパ
ターニング工程に移行する。それには、先ず、ＣＦ4 等
を用いてＲＩＥ等により、パッシベーション膜１０をエ
ッチングして、図４（ｄ）に示すように、ゲート電極形
成領域のキャップ層６を露出させる。続いて、パッシベ
ーション膜１０をマスクにして、エッチング停止層４ま
でキャップ層６をリセスエッチングし、図４（ｅ）に示
すように、活性層３上にゲート電極領域を形成する。次
いで、図４（ｆ）に示すように、ゲート電極形成領域に
電極金属（Ｔｉ／Ｐｔ／Ａｕ）を蒸着して、ゲート電極
７を形成する。本ＭＥＳＦＥＴでは、リセスエッチング
後のゲート電極蒸着によって、表面空乏層５が形成さ
れ、チャネル幅が規定され、ドレイン電流が制御され
る。
ターニング工程に移行する。それには、先ず、ＣＦ4 等
を用いてＲＩＥ等により、パッシベーション膜１０をエ
ッチングして、図４（ｄ）に示すように、ゲート電極形
成領域のキャップ層６を露出させる。続いて、パッシベ
ーション膜１０をマスクにして、エッチング停止層４ま
でキャップ層６をリセスエッチングし、図４（ｅ）に示
すように、活性層３上にゲート電極領域を形成する。次
いで、図４（ｆ）に示すように、ゲート電極形成領域に
電極金属（Ｔｉ／Ｐｔ／Ａｕ）を蒸着して、ゲート電極
７を形成する。本ＭＥＳＦＥＴでは、リセスエッチング
後のゲート電極蒸着によって、表面空乏層５が形成さ
れ、チャネル幅が規定され、ドレイン電流が制御され
る。
【０００７】上述のメサ型ＭＥＳＦＥＴでは、パッシベ
ーション膜にＳｉＮX を用いている。ゲート長がサブミ
クロンオーダーのゲート電極を形成するためのレジスト
マスクとしては、微細加工しやすいように膜厚５００ｎ
ｍ〜８００ｎｍの比較的薄いレジスト膜を用いている。
そのために、リフトオフによって形成するような電極の
場合、このＳｉＮX からなるパッシベーション膜は、ト
ランジスタ素子のパッシベーションと共にリフトオフ特
性を向上させるためのリフトオフアシスト層としての役
割も果たす。
ーション膜にＳｉＮX を用いている。ゲート長がサブミ
クロンオーダーのゲート電極を形成するためのレジスト
マスクとしては、微細加工しやすいように膜厚５００ｎ
ｍ〜８００ｎｍの比較的薄いレジスト膜を用いている。
そのために、リフトオフによって形成するような電極の
場合、このＳｉＮX からなるパッシベーション膜は、ト
ランジスタ素子のパッシベーションと共にリフトオフ特
性を向上させるためのリフトオフアシスト層としての役
割も果たす。
【０００８】
【発明が解決しようとする課題】しかし、上述の従来の
メサ型のＭＥＳＦＥＴでは、ゲート電極７を形成する工
程で、ＳＩＮX からなるパッシベーション膜をエッチン
グした後に行うキャップ層６のリセスエッチング工程で
は、ＡｌＧａＡｓに対してＧａＡｓの選択性が高いクエ
ン酸系のエッチャントを用いてウエットエッチングし
て、キャップ層を除去している。そのために、図４
（ｅ）に示すように、パッシベーション膜１０の下にア
ンダーカットＵが形成される。
メサ型のＭＥＳＦＥＴでは、ゲート電極７を形成する工
程で、ＳＩＮX からなるパッシベーション膜をエッチン
グした後に行うキャップ層６のリセスエッチング工程で
は、ＡｌＧａＡｓに対してＧａＡｓの選択性が高いクエ
ン酸系のエッチャントを用いてウエットエッチングし
て、キャップ層を除去している。そのために、図４
（ｅ）に示すように、パッシベーション膜１０の下にア
ンダーカットＵが形成される。
【０００９】ゲート電極周りがバッシベーション膜で被
膜されておらず、ＧａＡｓ表面が露出していると、以下
の式に示すメカニズムによって、Ｇa Ａs 層のＡｓが、
表面のＡｓ酸化物によってＧａＡｓ層から徐々に放出さ
れるために、Ｇa Ａs 層が劣化する。 ２ＧａＡｓ＋Ａｓ2 Ｏ3 →Ｇａ2 Ｏ3 ＋４Ａｓ＋δＨ
（δＨ＝−６０kcal/mol） この反応は、吸熱反応であるから、反応は温度上昇とと
もに右に進み、高温でより一層顕著に進行する。
膜されておらず、ＧａＡｓ表面が露出していると、以下
の式に示すメカニズムによって、Ｇa Ａs 層のＡｓが、
表面のＡｓ酸化物によってＧａＡｓ層から徐々に放出さ
れるために、Ｇa Ａs 層が劣化する。 ２ＧａＡｓ＋Ａｓ2 Ｏ3 →Ｇａ2 Ｏ3 ＋４Ａｓ＋δＨ
（δＨ＝−６０kcal/mol） この反応は、吸熱反応であるから、反応は温度上昇とと
もに右に進み、高温でより一層顕著に進行する。
【００１０】ところで、２００℃程度の高温雰囲気中
で、従来のＭＥＳＦＥＴに通電したときのＶｄｓ（ドレ
イン電圧）とＩｄｓ（ドレイン電流）の関係は、図５の
通電前後のＩｄｓ曲線に示す通りである。通電後は、上
述したように、チャネル温度の上昇によって、Ａｓ原子
の析出が進行し、Ｇa Ａs 層の表面がＡｓ−ｐｏｏｒ、
即ちＡs の濃度が低下し、表面空乏層が広がる。この結
果、通電後のピンチオフ電圧２４は、通電前のピンチオ
フ電圧２３から＋側にシフトして、図５に示す位置に移
る。Ｉｄｓ曲線の直線部分の傾きに相当するｇｍ（相互
コンダクタンス）自身は、ほとんど変化がないにも関わ
らず、通電後のピンチオフ電圧がＶｐ２４にシフトした
ために、バイアスポイントが実効的に＋側にシフトする
ことによって、Ｉｄｓが△Ｉｄｓ２５の電流差だけ急激
に減少することが観測され、高温時のＭＥＳＦＥＴのト
ランジスタ特性に対する信頼性が問題になっていた。
で、従来のＭＥＳＦＥＴに通電したときのＶｄｓ（ドレ
イン電圧）とＩｄｓ（ドレイン電流）の関係は、図５の
通電前後のＩｄｓ曲線に示す通りである。通電後は、上
述したように、チャネル温度の上昇によって、Ａｓ原子
の析出が進行し、Ｇa Ａs 層の表面がＡｓ−ｐｏｏｒ、
即ちＡs の濃度が低下し、表面空乏層が広がる。この結
果、通電後のピンチオフ電圧２４は、通電前のピンチオ
フ電圧２３から＋側にシフトして、図５に示す位置に移
る。Ｉｄｓ曲線の直線部分の傾きに相当するｇｍ（相互
コンダクタンス）自身は、ほとんど変化がないにも関わ
らず、通電後のピンチオフ電圧がＶｐ２４にシフトした
ために、バイアスポイントが実効的に＋側にシフトする
ことによって、Ｉｄｓが△Ｉｄｓ２５の電流差だけ急激
に減少することが観測され、高温時のＭＥＳＦＥＴのト
ランジスタ特性に対する信頼性が問題になっていた。
【００１１】そこで、本発明の目的は、高温雰囲気でも
トランジスタ特性が安定している構造を備えたメサ型化
合物半導体電界効果トランジスタを提供することであ
る。
トランジスタ特性が安定している構造を備えたメサ型化
合物半導体電界効果トランジスタを提供することであ
る。
【００１２】
【課題を解決するための手段】ところで、従来も、ゲー
ト電極７を形成した後に、更に、ＳｉＮX を成膜してア
ンダーカットＵを埋める試みを行っていた。しかし、Ｐ
−ＣＶＤ法によっても、このアンダーカット部分に原料
ガスを回り込ませてＳｉＮX 保護膜を形成することが難
しく、アンダーカット部分にはボイドが残ってＧa Ａs
層の一部が露出し、その結果、上述した問題を解決する
ことはできなかった。そこで、本発明者は、従来の方法
に代わる新規な手法を使うことが必要であると考え、ゲ
ート電極を形成した後、一旦、メサ上からパッシベーシ
ョン膜を除去し、新たにパッシベーション膜を成膜する
ことを着想し、研究を重ねた末に、本発明を完成するに
到った。
ト電極７を形成した後に、更に、ＳｉＮX を成膜してア
ンダーカットＵを埋める試みを行っていた。しかし、Ｐ
−ＣＶＤ法によっても、このアンダーカット部分に原料
ガスを回り込ませてＳｉＮX 保護膜を形成することが難
しく、アンダーカット部分にはボイドが残ってＧa Ａs
層の一部が露出し、その結果、上述した問題を解決する
ことはできなかった。そこで、本発明者は、従来の方法
に代わる新規な手法を使うことが必要であると考え、ゲ
ート電極を形成した後、一旦、メサ上からパッシベーシ
ョン膜を除去し、新たにパッシベーション膜を成膜する
ことを着想し、研究を重ねた末に、本発明を完成するに
到った。
【００１３】上記目的を達成するために、本発明に係る
メサ型化合物半導体電界効果トランジスタは、少なくと
もＡs を含む周期律表第III −V 族化合物半導体で形成
された活性層上にソース電極、ゲート電極、及びドレイ
ン電極を配置してなるメサ型構造を半絶縁性Ｇa Ａs 基
板上に備えたメサ型化合物半導体電界効果トランジスタ
において、絶縁体からなるパッシベーション膜が、ソー
ス電極、ゲート電極及びドレイン電極を含むメサ型構造
の全面に被覆されていることを特徴としている。
メサ型化合物半導体電界効果トランジスタは、少なくと
もＡs を含む周期律表第III −V 族化合物半導体で形成
された活性層上にソース電極、ゲート電極、及びドレイ
ン電極を配置してなるメサ型構造を半絶縁性Ｇa Ａs 基
板上に備えたメサ型化合物半導体電界効果トランジスタ
において、絶縁体からなるパッシベーション膜が、ソー
ス電極、ゲート電極及びドレイン電極を含むメサ型構造
の全面に被覆されていることを特徴としている。
【００１４】本発明は、少なくともＡs を含む周期律表
第III −V 族化合物半導体からなる活性層を備えている
限り、適用できるが、特に、ＡｌＧa Ａs ／（Ｉｎ）Ｇ
a Ａs 系、ＩｎＧａＰ／ＩｎＧａＡｓ系、Ｉｎ（Ａｌ）
ＧａＰ／ＧａＡｓ系、ＩｎＡｌ（Ｇａ）Ａｓ／ＩｎＧａ
Ａｓ系、ＩｎＰ／ＩｎＧａＡｓ系のいずれかの系の化合
物半導体から構成されているメサ型化合物半導体電界効
果トランジスタに好適に適用できる。
第III −V 族化合物半導体からなる活性層を備えている
限り、適用できるが、特に、ＡｌＧa Ａs ／（Ｉｎ）Ｇ
a Ａs 系、ＩｎＧａＰ／ＩｎＧａＡｓ系、Ｉｎ（Ａｌ）
ＧａＰ／ＧａＡｓ系、ＩｎＡｌ（Ｇａ）Ａｓ／ＩｎＧａ
Ａｓ系、ＩｎＰ／ＩｎＧａＡｓ系のいずれかの系の化合
物半導体から構成されているメサ型化合物半導体電界効
果トランジスタに好適に適用できる。
【００１５】本発明に係るメサ型化合物半導体電界効果
トランジスタを作製する方法は、活性層上にゲート電極
を形成した後、ゲート電極形成前にメサ型構造上に成膜
されていたパッシベーション膜を除去する工程と、次い
で、ソース電極、ゲート電極及びドレイン電極を含むメ
サ型構造の全面に絶縁体からなるパッシベーション膜を
改めて成膜する工程とを備えていることを特徴としてい
る。本発明では、メサ型構造の全面をパッシベーション
膜で被覆することにより、Ｇa Ａs 層が露出しないの
で、前述したようなＧa Ａs 層の劣化が生じない。よっ
て、高温雰囲気でメサ型ＭＥＳＦＥＴを通電しても、ピ
ンチオフ電圧の＋側シフトが起こらないので、Ｉｄｓの
減少も発生せず、トランジスタ特性は安定している。パ
ッシベーション膜は、絶縁膜であって、例えばＳｉ
ＮX 、ＳｉＯ2 、ＳｉＯＮ等の誘電体膜、ポリイミドや
ＢＣＢ（ベンゾシクロブテン）等の絶縁体である。
トランジスタを作製する方法は、活性層上にゲート電極
を形成した後、ゲート電極形成前にメサ型構造上に成膜
されていたパッシベーション膜を除去する工程と、次い
で、ソース電極、ゲート電極及びドレイン電極を含むメ
サ型構造の全面に絶縁体からなるパッシベーション膜を
改めて成膜する工程とを備えていることを特徴としてい
る。本発明では、メサ型構造の全面をパッシベーション
膜で被覆することにより、Ｇa Ａs 層が露出しないの
で、前述したようなＧa Ａs 層の劣化が生じない。よっ
て、高温雰囲気でメサ型ＭＥＳＦＥＴを通電しても、ピ
ンチオフ電圧の＋側シフトが起こらないので、Ｉｄｓの
減少も発生せず、トランジスタ特性は安定している。パ
ッシベーション膜は、絶縁膜であって、例えばＳｉ
ＮX 、ＳｉＯ2 、ＳｉＯＮ等の誘電体膜、ポリイミドや
ＢＣＢ（ベンゾシクロブテン）等の絶縁体である。
【００１６】
【発明の実施の形態】以下に、実施形態例を挙げ、添付
図面を参照して、本発明の実施の形態を具体的かつ詳細
に説明する。実施形態例 本実施形態例は、本発明に係るメサ型ＭＥＳＦＥＴの実
施形態の一例であって、図１は本実施形態例のメサ型Ｍ
ＥＳＦＥＴの構成を示す断面図である。本実施形態例の
メサ型ＭＥＳＦＥＴ２０は、図１に示すように、パッシ
ベーション膜２２がソース電極８、ゲート電極７及びド
レイン電極９を含むメサ型構造の全面に被覆されている
ことを除いて、従来のメサ型ＭＥＳＦＥＴ３０と同じ構
成を備えている。即ち、本実施形態例のメサ型ＭＥＳＦ
ＥＴ２０は、図１に示すように、半絶縁性Ｇa Ａs 基板
１上に形成された膜厚１００ｎｍの薄い活性層３上にソ
ース電極８、ゲート電極７、ドレイン電極９の３つの電
極が配置されたメサ型構造を備えている。
図面を参照して、本発明の実施の形態を具体的かつ詳細
に説明する。実施形態例 本実施形態例は、本発明に係るメサ型ＭＥＳＦＥＴの実
施形態の一例であって、図１は本実施形態例のメサ型Ｍ
ＥＳＦＥＴの構成を示す断面図である。本実施形態例の
メサ型ＭＥＳＦＥＴ２０は、図１に示すように、パッシ
ベーション膜２２がソース電極８、ゲート電極７及びド
レイン電極９を含むメサ型構造の全面に被覆されている
ことを除いて、従来のメサ型ＭＥＳＦＥＴ３０と同じ構
成を備えている。即ち、本実施形態例のメサ型ＭＥＳＦ
ＥＴ２０は、図１に示すように、半絶縁性Ｇa Ａs 基板
１上に形成された膜厚１００ｎｍの薄い活性層３上にソ
ース電極８、ゲート電極７、ドレイン電極９の３つの電
極が配置されたメサ型構造を備えている。
【００１７】メサ型ＭＥＳＦＥＴ２０は、半絶縁性Ｇa
Ａs 基板１と、半絶縁性Ｇa Ａs 基板１上に形成された
メサ型の積層構造とから構成されている。積層構造は、
半絶縁性Ｇa Ａs 基板１上に順次積層された膜厚２μm
のｉ−ＡｌＧa Ａs バッファ層２、ドーズ量５×１０17
／cm3 で膜厚１０ｎｍのｎ−ＡｌＧa Ａs エッチング停
止層４、及び膜厚１００ｎｍでドーズ量２×１０18／cm
3のｎ+ −Ｇa Ａs キャップ層６の多層構造である。ゲ
ート電極７は活性層３上にショットキー接触で形成さ
れ、ソース電極８及びドレイン電極９は、それぞれ、ｎ
−ＡｌＧa Ａs エッチング停止層４、及びｎ+−Ｇa Ａs
キャップ層６を介して活性層３上に配置されて、活性
層３とオーミック接触している。
Ａs 基板１と、半絶縁性Ｇa Ａs 基板１上に形成された
メサ型の積層構造とから構成されている。積層構造は、
半絶縁性Ｇa Ａs 基板１上に順次積層された膜厚２μm
のｉ−ＡｌＧa Ａs バッファ層２、ドーズ量５×１０17
／cm3 で膜厚１０ｎｍのｎ−ＡｌＧa Ａs エッチング停
止層４、及び膜厚１００ｎｍでドーズ量２×１０18／cm
3のｎ+ −Ｇa Ａs キャップ層６の多層構造である。ゲ
ート電極７は活性層３上にショットキー接触で形成さ
れ、ソース電極８及びドレイン電極９は、それぞれ、ｎ
−ＡｌＧa Ａs エッチング停止層４、及びｎ+−Ｇa Ａs
キャップ層６を介して活性層３上に配置されて、活性
層３とオーミック接触している。
【００１８】本実施形態例のメサ型ＭＥＳＦＥＴ２０を
作製するには、先ず、従来のメサ型ＭＥＳＦＥＴ３０の
作製方法と同様にして、ゲート電極７の形成を行う。次
いで、一旦、ＲＩＥ等でエッチングしてメサ型構造上か
らパッシベーション膜１０（図２参照）を除去し、再
度、メサ型構造全面にＳｉＮX からなるパッシベーショ
ン膜２０を成膜する。これにより、従来のメサ型ＭＥＳ
ＦＥＴ３０とは異なり、図１に示すように、ゲート電極
７付近のＡs を含む半導体層がパッシベーション膜２０
により覆われ、外部に露出しない、つまり、完全にパッ
シベートされている。従って、ＡｓがＧa Ａs 層から解
離するといった表面反応が起き難く、前述したようなＧ
a Ａs 層の劣化が生じない。よって、高温雰囲気でメサ
型ＭＥＳＦＥＴを通電しても、ピンチオフ電圧の＋側シ
フトが起こらないので、Ｉｄｓの減少も発生せず、トラ
ンジスタ特性は安定している。
作製するには、先ず、従来のメサ型ＭＥＳＦＥＴ３０の
作製方法と同様にして、ゲート電極７の形成を行う。次
いで、一旦、ＲＩＥ等でエッチングしてメサ型構造上か
らパッシベーション膜１０（図２参照）を除去し、再
度、メサ型構造全面にＳｉＮX からなるパッシベーショ
ン膜２０を成膜する。これにより、従来のメサ型ＭＥＳ
ＦＥＴ３０とは異なり、図１に示すように、ゲート電極
７付近のＡs を含む半導体層がパッシベーション膜２０
により覆われ、外部に露出しない、つまり、完全にパッ
シベートされている。従って、ＡｓがＧa Ａs 層から解
離するといった表面反応が起き難く、前述したようなＧ
a Ａs 層の劣化が生じない。よって、高温雰囲気でメサ
型ＭＥＳＦＥＴを通電しても、ピンチオフ電圧の＋側シ
フトが起こらないので、Ｉｄｓの減少も発生せず、トラ
ンジスタ特性は安定している。
【００１９】実施形態例のメサ型ＭＥＳＦＥＴ２０を試
作し、Ｖｄｓ＝４Ｖ、Ｖｇ＝０Ｖの通電条件で、温度２
１０℃でのメサ型ＭＥＳＦＥＴ２０の寿命を調べた。通
電開始後、Ｉｄｓが１０％低下した経過時間をＭＴＴＦ
（Mean Time to Failure、平均故障時間）と規定する
と、メサ型ＭＥＳＦＥＴ２０のＭＴＴＦは、８３４hrs
＠２１０℃であった。また、同じ通電条件で従来のメサ
型ＭＥＳＦＥＴ３０のＭＴＴＦを求めたところ、ＭＴＴ
Ｆは１．６hrs ＠２００℃であった。よって、本実施形
態例のメサ型ＭＥＳＦＥＴ２０のＭＴＴＦは、従来のメ
サ型ＭＥＳＦＥＴ３０に比べて、約５００倍程度の改善
がなされていると評価でき、本実施形態例のメサ型ＭＥ
ＳＦＥＴ２０では、高温におけるデバイス特性の安定性
が向上していることを確認できた。
作し、Ｖｄｓ＝４Ｖ、Ｖｇ＝０Ｖの通電条件で、温度２
１０℃でのメサ型ＭＥＳＦＥＴ２０の寿命を調べた。通
電開始後、Ｉｄｓが１０％低下した経過時間をＭＴＴＦ
（Mean Time to Failure、平均故障時間）と規定する
と、メサ型ＭＥＳＦＥＴ２０のＭＴＴＦは、８３４hrs
＠２１０℃であった。また、同じ通電条件で従来のメサ
型ＭＥＳＦＥＴ３０のＭＴＴＦを求めたところ、ＭＴＴ
Ｆは１．６hrs ＠２００℃であった。よって、本実施形
態例のメサ型ＭＥＳＦＥＴ２０のＭＴＴＦは、従来のメ
サ型ＭＥＳＦＥＴ３０に比べて、約５００倍程度の改善
がなされていると評価でき、本実施形態例のメサ型ＭＥ
ＳＦＥＴ２０では、高温におけるデバイス特性の安定性
が向上していることを確認できた。
【００２０】本実施形態例では、パッシベーション膜と
して、ＳｉＮx を用いているが、ＳｉＯ2 やＳｉＯＮ等
の誘電体膜、ポリイミドやＢＣＢ等の絶縁膜を用いて
も、本発明の効果があることは言うまでもない。また、
本実施形態例では、ＡｌＧａＡｓ／ＧａＡｓ系のメサ型
ＭＥＳＦＥＴを例にしているが、本発明は、ヘテロ接合
ＦＥＴであるＩｎＧａＰ／ＩｎＧａＡｓ系や、ＩｎＧａ
（Ａｌ）Ｐ／ＧａＡｓ系や、更には、ＩｎＰ系の例えば
ＩｎＡｌ（Ｇａ）Ａｓ／ＩｎＧａＡｓ系やＩｎＰ／Ｉｎ
ＧａＡｓ系のメサ型ＭＥＳＦＥＴにおいても成り立つこ
とは言うまでもない。
して、ＳｉＮx を用いているが、ＳｉＯ2 やＳｉＯＮ等
の誘電体膜、ポリイミドやＢＣＢ等の絶縁膜を用いて
も、本発明の効果があることは言うまでもない。また、
本実施形態例では、ＡｌＧａＡｓ／ＧａＡｓ系のメサ型
ＭＥＳＦＥＴを例にしているが、本発明は、ヘテロ接合
ＦＥＴであるＩｎＧａＰ／ＩｎＧａＡｓ系や、ＩｎＧａ
（Ａｌ）Ｐ／ＧａＡｓ系や、更には、ＩｎＰ系の例えば
ＩｎＡｌ（Ｇａ）Ａｓ／ＩｎＧａＡｓ系やＩｎＰ／Ｉｎ
ＧａＡｓ系のメサ型ＭＥＳＦＥＴにおいても成り立つこ
とは言うまでもない。
【００２１】
【発明の効果】本発明によれば、半絶縁性基板上に形成
され、少なくともＡs を含む周期律表第III −V 族化合
物半導体からなる活性層上にソース電極、ゲート電極、
及びドレイン電極を配置してなるメサ型構造を備えたメ
サ型化合物半導体電界効果トランジスタにおいて、ソー
ス電極、ゲート電極及びドレイン電極を含むメサ型構造
の全面を絶縁体からなるパッシベーション膜で被覆する
ことにより、Ｇa Ａs 層の劣化が生じない。よって、高
温雰囲気でメサ型ＭＥＳＦＥＴを通電しても、ピンチオ
フ電圧の＋側シフトが起こらないので、Ｉｄｓの減少も
発生せず、トランジスタ特性は安定している。
され、少なくともＡs を含む周期律表第III −V 族化合
物半導体からなる活性層上にソース電極、ゲート電極、
及びドレイン電極を配置してなるメサ型構造を備えたメ
サ型化合物半導体電界効果トランジスタにおいて、ソー
ス電極、ゲート電極及びドレイン電極を含むメサ型構造
の全面を絶縁体からなるパッシベーション膜で被覆する
ことにより、Ｇa Ａs 層の劣化が生じない。よって、高
温雰囲気でメサ型ＭＥＳＦＥＴを通電しても、ピンチオ
フ電圧の＋側シフトが起こらないので、Ｉｄｓの減少も
発生せず、トランジスタ特性は安定している。
【図１】実施形態例のメサ型ＭＥＳＦＥＴの構成を示す
断面図である。
断面図である。
【図２】従来のメサ型ＭＥＳＦＥＴの構成を示す断面図
である。
である。
【図３】図３（ａ）から（ｃ）は、それぞれ、従来のメ
サ型ＭＥＳＦＥＴを作製する際の各工程の層構造を示す
断面図である。
サ型ＭＥＳＦＥＴを作製する際の各工程の層構造を示す
断面図である。
【図４】図４（ｄ）から（ｆ）は、それぞれ、図３
（ｃ）に続く、従来のメサ型ＭＥＳＦＥＴを作製する際
の各工程の層構造を示す断面図である。
（ｃ）に続く、従来のメサ型ＭＥＳＦＥＴを作製する際
の各工程の層構造を示す断面図である。
【図５】従来のメサ型ＭＥＳＦＥＴの通電前後のＶｄｓ
−ｌｄｓ曲線を示すグラフである。
−ｌｄｓ曲線を示すグラフである。
１ 半絶縁性Ｇa Ａs 基板 ２ 膜厚２μm のｉ−ＡｌＧa Ａs バッファ層 ３ ドーズ量５×１０17／cm3 で膜厚１００ｎｍのｎ型
Ｇa Ａs 活性層 ４ ドーズ量５×１０17／cm3 で膜厚１０ｎｍのｎ−Ａ
ｌＧa Ａs エッチング停止層 ５ 空乏層 ６ ドーズ量２×１０18／cm3 で膜厚１００ｎｍのｎ+
−Ｇa Ａs キャップ層 ７ ゲート電極 ８ ソース電極 ９ ドレイン電極 １０ パッシベーション膜 ２０ 本実施形態例のメサ型ＭＥＳＦＥＴ ２２ パッシベーション膜 ３０ 従来のメサ型ＭＥＳＦＥＴ
Ｇa Ａs 活性層 ４ ドーズ量５×１０17／cm3 で膜厚１０ｎｍのｎ−Ａ
ｌＧa Ａs エッチング停止層 ５ 空乏層 ６ ドーズ量２×１０18／cm3 で膜厚１００ｎｍのｎ+
−Ｇa Ａs キャップ層 ７ ゲート電極 ８ ソース電極 ９ ドレイン電極 １０ パッシベーション膜 ２０ 本実施形態例のメサ型ＭＥＳＦＥＴ ２２ パッシベーション膜 ３０ 従来のメサ型ＭＥＳＦＥＴ
Claims (3)
- 【請求項１】 少なくともＡs を含む周期律表第III −
V 族化合物半導体で形成された活性層上にソース電極、
ゲート電極、及びドレイン電極を配置してなるメサ型構
造を半絶縁性Ｇa Ａs 基板上に備えたメサ型化合物半導
体電界効果トランジスタにおいて、 絶縁体からなるパッシベーション膜が、ソース電極、ゲ
ート電極及びドレイン電極を含むメサ型構造の全面に被
覆されていることを特徴とするメサ型化合物半導体電界
効果トランジスタ。 - 【請求項２】 メサ型化合物半導体電界効果トランジス
タが、ＡｌＧa Ａs／（Ｉｎ）Ｇa Ａs 系、ＩｎＧａＰ
／ＩｎＧａＡｓ系、Ｉｎ（Ａｌ）ＧａＰ／ＧａＡｓ系、
ＩｎＡｌ（Ｇａ）Ａｓ／ＩｎＧａＡｓ系、ＩｎＰ／Ｉｎ
ＧａＡｓ系のいずれかの系の化合物半導体から構成され
ていることを特徴とする請求項１に記載のメサ型化合物
半導体電界効果トランジスタ。 - 【請求項３】 請求項１又は２に記載のメサ型化合物半
導体電界効果トランジスタの作製方法であって、 活性層上にゲート電極を形成した後、ゲート電極形成前
にメサ型構造上に成膜されていたパッシベーション膜を
除去する工程と、 次いで、ソース電極、ゲート電極及びドレイン電極を含
むメサ型構造の全面に絶縁体からなるパッシベーション
膜を改めて成膜する工程とを備えていることを特徴とす
るメサ型化合物半導体電界効果トランジスタの作製方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10174759A JP2000012560A (ja) | 1998-06-22 | 1998-06-22 | メサ型化合物半導体電界効果トランジスタ及びその作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10174759A JP2000012560A (ja) | 1998-06-22 | 1998-06-22 | メサ型化合物半導体電界効果トランジスタ及びその作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000012560A true JP2000012560A (ja) | 2000-01-14 |
Family
ID=15984188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10174759A Pending JP2000012560A (ja) | 1998-06-22 | 1998-06-22 | メサ型化合物半導体電界効果トランジスタ及びその作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000012560A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003533051A (ja) * | 2000-05-10 | 2003-11-05 | クリー インコーポレイテッド | 炭化ケイ素金属半導体電界効果トランジスタ及び炭化ケイ素の金属半導体電界効果トランジスタを製造する方法 |
-
1998
- 1998-06-22 JP JP10174759A patent/JP2000012560A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003533051A (ja) * | 2000-05-10 | 2003-11-05 | クリー インコーポレイテッド | 炭化ケイ素金属半導体電界効果トランジスタ及び炭化ケイ素の金属半導体電界効果トランジスタを製造する方法 |
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