JP2003533051A - 炭化ケイ素金属半導体電界効果トランジスタ及び炭化ケイ素の金属半導体電界効果トランジスタを製造する方法 - Google Patents

炭化ケイ素金属半導体電界効果トランジスタ及び炭化ケイ素の金属半導体電界効果トランジスタを製造する方法

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Abstract

(57)【要約】 深いレベルのドーパントをほとんど含んでいない半絶縁性のＳｉＣ基板を利用するＳｉＣのＭＥＳＦＥＴを開示する。半絶縁性の基板を利用することにより、ＭＥＳＦＥＴ内の背面ゲート効果を減少させることができる。ＳｉＣのＭＥＳＦＥＴは、２つの凹部を有するゲート構造体も備えている。選択的にドープされたｐ型バッファ層を有するＭＥＳＦＥＴも提供される。そのようなバッファ層を利用することにより、従来のｐ型バッファ層を有するＳｉＣのＭＥＳＦＥＴよりも、出力コンダクタンスを１／３に減少することができ、また電力のゲインを３ｄｂ増加することができる。グラウンド接点をｐ型バッファ層に設けることもでき、ｐ型バッファ層を、基板上に形成されたドーパント濃度がより高い層を有する２つのｐ型層から作ることができる。本発明の実施形態によるＳｉＣのＭＥＳＦＥＴは、クロムをショットキーゲート接点として利用することもできる。さらに、酸化物−窒化物−酸化物（ＯＮＯ）の保護層を利用して、ＳｉＣのＭＥＳＦＥＴ内の表面効果を減少させる。また、ソース及びドレインのオーム接点をｎ型チャネル層上に直接形成して、これにより、ｎ+領域を製造する必要がなく、またそのような製造に関係するステップを製造工程から除くことができる。そのようなＳｉＣのＭＥＳＦＥＴ、ＳｉＣのＭＥＳＦＥＴ用のゲート構造体、及び保護層を製造する方法も開示される。

Description

【発明の詳細な説明】
【０００１】 ［発明の分野］ 本発明は、マイクロ電子装置に関し、より詳細には、炭化ケイ素内に形成され
た金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）に関する。
【０００２】 ［発明の配景］ 無線周波数（５００ＭＨｚ）、Ｓ−帯域（３ＧＨｚ）、及びＸ−帯域（１０Ｇ
Ｈｚ）のような高周波数で動作する、高電力取扱い能力（２０ワット以上）を必
要とする電気回路は、近年より多く普及するようになってきた。高電力で高周波
数の回路が増加したため、高電力の負荷を取り扱うことができると共に、無線周
波数以上の周波数で信頼性高く動作することができるトランジスタに対する需要
が対応して高まっている。これまでは、バイポーラトランジスタ及びパワー金属
酸化膜半導体の電界効果トランジスタ（ＭＯＳＦＥＴ）は高電力の用途に使用さ
れてきたが、そのような素子の電力取扱い能力は高い動作周波数においては限定
されている。接合型電界効果トランジスタ（ＪＦＥＴ）は、一般に、高周波数の
用途に使用されていたが、従来周知のＪＦＥＴの電力取扱い能力はやはり限定さ
れる。
【０００３】 最近、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）が高周波数の用途に
対して開発されてきた。ＭＥＳＦＥＴの構造は、多数キャリアのみが電流を運ぶ
ため、高周波数の用途に好適である。ＭＥＳＦＥＴの設計は、ゲート容量が少な
いことによりゲート入力のスイッチング時間を高速にできるため、現在のＭＯＳ
ＦＥＴの設計に好ましい。このため、全ての電界効果トランジスタは多数キャリ
アのみを使用して電流を運ぶものの、ＭＥＳＦＥＴのショットキー形ゲート構造
によりＭＥＳＦＥＴは高周波数の用途に対してより望ましくされる。
【０００４】 構造の形式に加えて、また恐らくより基本的に、トランジスタが形成される半
導体材料の特性は動作パラメータにも影響を与える。トランジスタの動作パラメ
ータに影響する特性の中でも、電子の移動度、飽和電子ドリフト速度、電気的ブ
レイクダウン電界及び熱伝導率は、トランジスタの高周波数特性と高電力特性と
に最大の影響を与える。
【０００５】 電子の移動度は、電界が存在する環境で、電子がいかに急速にその飽和速度に
まで加速されるかを示す測定値である。従来は、電子の移動度が高い半導体材料
が好まれた。それは、その材料がより多くの電流をより少ない電界で発生するこ
とができ、このため電界が印加されると応答時間が早くなるためである。飽和電
子ドリフト速度は、電子が半導体材料内で得ることができる最大速度である。飽
和電子ドリフト速度がより高い材料は、速度が早くなるとソースからドレインに
より短い時間で移動できるため、高周波数の用途に対して好適である。
【０００６】 電気的ブレイクダウン電界は、ショットキー接合のブレイクダウンが発生し、
素子のゲートを通過する電流が突然増加する電界強度である。材料の所定の寸法
は一般に大きな電界強度に対応できるため、電気的ブレイクダウン電界が高い材
料は、高電力で高周波数のトランジスタに対して好ましい。小さい電界よりも大
きな電界はより早く電子を加速することができるため、大きな電界は過渡現象を
より早くすることができる。
【０００７】 熱導電率は、半導体材料の熱を放散させる能力である。一般的な動作において
、全てのトランジスタは熱を発生する。そして、高電力で高周波数のトランジス
タは、通常、小信号のトランジスタよりも大きな熱量を発生する。半導体材料の
温度が増加するにつれて、キャリア移動度が温度の増加に伴い減少するので、接
合漏洩電流は一般に増加し、電界効果トランジスタを流れる電流は一般に減少す
る。このため、熱が半導体から消散されると、材料は低い温度に留まり、漏洩電
流を低くしてより大きな電流を流すことができる。
【０００８】 従来は、最も高い周波数のＭＥＳＦＥＴは、ヒ化ガリウム（ＧａＡｓ）のよう
な電子移動度が高いｎ型のIII−Ｖ化合物から製造されてきた。これらの素子は
高い動作周波数及び適度に高い電力取扱い能力を備えているが、これらの素子の
ブレイクダウン電圧が比較的低いこと及び熱伝導率が低いことにより、高い電力
の用途における有用性が制限されてきた。
【０００９】 炭化ケイ素（ＳｉＣ）が優れた物理的及び電子的特性を有していることは、何
年にもわたって知られている。これらの特性により、シリコン（Ｓｉ）又はＧａ
Ａｓから作られた素子よりも高い温度、高い電力及び高い周波数で動作すること
ができる電子素子の製造が理論的に可能になる。約４×１０6Ｖ／ｃｍの高い電
気的ブレイクダウン電界、約２．０×１０7ｃｍ／ｓｅｃの高い飽和電子ドリフ
ト速度及び約４．９Ｗ／ｃｍ−°Ｋの高い熱伝導率は、ＳｉＣが高い周波数及び
高い電力の用途に対して好適であることを示している。残念なことに、製造が難
しいため、高電力及び高周波数の用途に対するＳｉＣの有用性が限定されている
。
【００１０】 最近、炭化ケイ素のチャネル層を有するＭＥＳＦＥＴが、シリコン基板上に製
造されている（Ｓｕｚｕｋｉらへの米国特許第４，７６２，８０６号及びＫｏｎ
ｄｏｈらへの米国特許第４，７５７，０２８号を参照のこと）。ＭＥＳＦＥＴの
半導体層はエピタキシャルであるため、エピタキシャル層が成長する層は素子の
特性に影響する。このため、Ｓｉ基板上に成長したＳｉＣのエピタキシャル層は
、違う基板上に成長したＳｉＣのエピタキシャル層とは一般に異なる電気的及び
熱的特性を有する。米国特許第４，７６２，８０６号及び第４，７５７，０２８
号の中で説明されたＳｉ基板素子上のＳｉＣは、熱特性が改良されていることを
示すが、Ｓｉ基板を使用することは、一般に、そのような素子が熱を放散する能
力を制限する。さらに、Ｓｉ上にＳｉＣを成長させると、一般に結果として、素
子が動作すると大きな漏洩電流を発生するエピタキシャル層の欠陥を発生する。
【００１１】 他のＭＥＳＦＥＴは、ＳｉＣ基板を用いて開発されている。１９９０年６月１
９日に出願され現在放棄されている米国特許出願第０７／５４０，４８８号は、
ＳｉＣ基板上に成長したＳｉＣのエピタキシャル層を有するＳｉＣのＭＥＳＦＥ
Ｔを説明している。この特許は参照することによって、全体的に本願に組み込ま
れる。これらの素子は、ＳｉＣ基板上に成長したエピタキシャル層の結晶品質の
改良により、以前の素子に対して改良された熱特性を示した。しかしながら、高
電力及び高周波数を達成するには、ＳｉＣの電子移動度が低いという制約を克服
することが必要であろう。
【００１２】 同様に、共同発明者Ｐａｌｍｏｕｒへの、共通の譲受人に譲渡された米国特許
第５，２７０，５５４号は、ＳｉＣのｎ+領域上に形成され、基板とチャネルが
形成されるｎ型層との間に選択的な軽度にドープされたソース及びドレインの接
点を有するＳｉＣのＭＥＳＦＥＴを説明している。また、Ｓｒｉｒａｍらへの米
国特許第５，９２５，８９５号は、ＳｉＣのＭＥＳＦＥＴ及び「表面効果（surf
ace effect）」を乗り越えるとして説明される構造を説明している。この「表面
効果」は、高周波数の動作に対するＭＥＳＦＥＴの性能を低減することがある。
Ｓｒｉｒａｍらは、ｎ+のソース及びドレイン接点領域及びｐ型のバッファ層を
使用するＳｉＣのＭＥＳＦＥＴも説明している。しかしながら、これらの特許の
中で報告された性能にもかかわらず、さらなる改良をＳｉＣのＭＥＳＦＥＴにお
いて行うことができる。
【００１３】 ［発明の要約］ 本発明の実施形態は、深いレベルのドーパントがほとんど存在しない半絶縁性
のＳｉＣ基板上に形成されたＳｉＣのＭＥＳＦＥＴを提供する。そのような半絶
縁性の基板上にＳｉＣのＭＥＳＦＥＴを形成することにより、基板内に深いレベ
ルのドーパントが存在することから結果として発生するバックゲート効果（back
-gating effect）が減少されて、性能が改善される。本発明の実施形態に基づい
てＭＥＳＦＥＴを形成する場合、ｎ型、ｐ型又は未ドープのＳｉＣのバッファ層
を、そのような半絶縁性のＳｉＣ基板と共に使用することができる。
【００１４】 本発明の別の実施形態では、２つの凹部ゲート構造体（recess gate structur
e ）を利用する。この構造体では、ｎ型ＳｉＣのキャップ層がｎ型のＳｉＣチャ
ネル層上に形成される。凹部がキャップ層内に形成され、第２の凹部をキャップ
層内の凹部に形成することにより、第２の凹部がｎ型のチャネル層内に形成され
る。次に、ショットキーゲート接点が第２の凹部内に形成される。
【００１５】 本発明のさらに別の実施形態が、選択的にドープされたｐ型バッファ層を利用
するＳｉＣのＭＥＳＦＥＴによって提供される。このｐ型バッファ層のキャリア
濃度は、約１×１０16から約１×１０17ｃｍ-3、より好ましくは約３から約５×
１０16ｃｍ-3である。そのようなバッファ層を使用することにより、従来のｐ型
バッファ層を用いるＳｉＣのＭＥＳＦＥＴに対して出力コンダクタンスが１／３
に減少され、電力のゲインが３ｄｂ増加することが思いがけなく判明された。
【００１６】 本発明の実施形態によるＳｉＣのＭＥＳＦＥＴは、ショットキーゲート材料と
してクロムも利用する。さらに、ＳｉＣのＭＥＳＦＥＴにおける表面効果を減少
させるために、酸化物−窒化物−酸化物（ＯＮＯ）の保護層を利用する。また、
ソース及びドレインのオーム接点をｎ型のチャネル層上に直接形成することがで
き、これにより、ｎ+領域を製造する必要はなく、またそのような製造に関連す
るステップを製造工程から除くことができる。
【００１７】 さらに、ｐ型のバッファ層を使用する場合、ｐ型のバッファ層の接地を可能に
するために、接点をｐ型のバッファ層に形成することができる。ｐ型のバッファ
層内に形成されたｐ+井戸領域上に、接点を形成することができる。ｐ型のバッ
ファ層を、２つのｐ型層によって任意に形成することができる。この場合、基板
上に形成された第１の層のドーピングレベルは、この第１のｐ型層上に形成され
た第２の層よりも高い。
【００１８】 本発明の特定の実施形態は、大きな単結晶の炭化ケイ素基板及びこの基板上に
ｎ型導電性炭化ケイ素のｎ型エピタキシャル層を有する高電力で高周波数の金属
半導体電界効果トランジスタを提供することができる。選択的にドープされたｐ
型導電性の炭化ケイ素のｐ型エピタキシャル層は、基板とｎ型のエピタキシャル
層との間に設けられる。トランジスタは、ショットキー金属接点に加えて、ソー
ス及びドレインを定義するオーム接点も含む。
【００１９】 本発明の別の実施形態では、炭化ケイ素基板上のｎ型導電性炭化ケイ素のｎ型
層と、この基板とｎ型層との間のｐ型導電性炭化ケイ素のｐ型層とを有する高電
力で高周波数の金属半導体電界効果トランジスタを提供する。ソース及びドレイ
ンをそれぞれ定義するオーム接点を、ｎ型層の部分に間隔を空けて設ける。クロ
ムの領域も、オーム接点間すなわちソースとドレインとの間のｎ型層の部分に設
けて、バイアスがショットキー金属接点に印加される場合、ソースとドレインと
の間のｎ型層内にアクティブチャネルを形成するショットキー金属接点を提供す
る。
【００２０】 本発明のさらに別の実施形態では、オーム接点及びショットキー金属接点の上
に上部層を設ける。オーム接点はニッケルで形成し、上部層はチタン、プラチナ
及び金の層を含むことが好ましい。
【００２１】 さらに、本発明によるトランジスタの層は、トランジスタの周辺部を規定する
、ｎ型層からｐ型層の中に下側に伸びる側壁を有するメサを形成する。選択的に
、メサの側壁は基板の中に下向きに伸びる。保護層も、メサの側壁及びｎ型のエ
ピタキシャル層の露出部上に設ける。この保護層は、ＯＮＯ形保護層であること
が好ましい。
【００２２】 本発明のさらに別の実施形態では、ショットキー金属接点を、ｎ型のエピタキ
シャル層のアクティブチャネル部内に引っ込めて設ける。このショットキー金属
接点は、キノコ形ゲート接点とすることもできる。ショットキー金属接点は、プ
ラチナ及び金の層を有する上部層も含む。
【００２３】 ｎ型層の反対側の基板上に、金属被覆部も形成する。この金属被覆部は、Ａｕ
Ｇｅの共融合金の上部層でコートされたチタン、プラチナ及び金の層を含むこと
が好ましい。
【００２４】 基板は、半絶縁性の炭化ケイ素とすることもできる。特定の実施形態では、深
いレベルのドーパントがほとんどない半絶縁性基板を利用することが好ましいが
、他の実施形態では、半絶縁性の炭化ケイ素の基板を中に深いレベルのドーパン
トを含んだ炭化ケイ素とすることができる。この深いレベルのドーパントは、バ
ナジウムとすることができる。半絶縁性基板の抵抗は、約１０，０００Ω／ｃｍ
以上が好ましい。
【００２５】 本発明のさらに別の実施形態では、オーム接点をｎ+炭化ケイ素の領域上に形
成する。このｎ+炭化ケイ素の領域は、イオン注入によってｎ型のエピタキシャ
ル層内に形成するか、あるいはまた、ｎ型のエピタキシャル層上に直接形成する
ことができる。
【００２６】 本発明の態様は、単結晶の炭化ケイ素基板上に選択的にドープされた、キャリ
ア濃度が約１×１０16から約１×１０17ｃｍ-3のｐ型の導電性炭化ケイ素のｐ型
エピタキシャル層を形成すること、ｐ型エピタキシャル層上にｎ型の導電性炭化
ケイ素のｎ型エピタキシャル層を形成すること、次に、ｎ型エピタキシャル層上
にそれぞれソース及びドレインを規定するオーム接点を形成すること、ショット
キー金属接点をオーム接点間すなわちソースとドレインとの間のｎ型エピタキシ
ャル層上に形成することによって、金属半導体電界効果トランジスタを製造する
方法も提供する。ｎ型のエピタキシャル層とｐ型のエピタキシャル層とをエッチ
ングして、メサを形成する。さらに、好ましい実施形態では、メサを形成し、ま
たこのメサの露出面上にＯＮＯ保護層を形成するために、ｎ型エピタキシャル層
及びｐ型エピタキシャル層の形成の後にオーム接点及びショットキーゲート接点
の形成を行う。
【００２７】 本発明の特定の実施形態では、Ｈ2の環境において基板、ｐ型エピタキシャル
層及びｎ型エピタキシャル層の露出部分を高温アニーリングし、次に、基板、ｐ
型エピタキシャル層及びｎ型エピタキシャル層の露出部分上にＳｉＯ2層を形成
することによって、ＯＮＯ保護層を形成する。次に、ＳｉＯ2層をアルゴン環境
でアニールし、酸化させる。次に、Ｓｉ3Ｎ4の層を酸化させたＳｉＯ2層上に蒸
着し、酸化させてＯＮＯ構造を設ける。
【００２８】 本発明の特定の実施形態では、高温のアニールを、約９００℃以上の温度で約
１５分から約２時間実行する。さらに、アルゴンのアニールを約１２００℃の温
度で約１時間実行する。
【００２９】 ＳｉＯ2層も、約５０から約５００オングストロームの厚さに形成する。この
ＳｉＯ2層を、約１２００℃の温度で乾式酸化処理（dry oxide process）によっ
て形成することが好ましい。また、ＳｉＯ2層を湿った環境において約９５０℃
の温度で約１８０分間酸化させることも好ましい。
【００３０】 Ｓｉ3Ｎ4の層を約２００から約２０００オングストロームの厚さに蒸着する。
Ｓｉ3Ｎ4層は、ＰＥＣＶＤ又はＬＰＣＶＤのような化学蒸着法によって蒸着する
ことが好ましい。Ｓｉ3Ｎ4層を、湿った環境において約９５０℃の温度で約１８
０分間酸化させることも好ましい。Ｓｉ3Ｎ4層を酸化させて、厚さが約２０から
約２００オングストロームの酸化被膜を提供することができる。
【００３１】 本発明の別の実施形態では、ゲート凹部をｎ型エピタキシャル層内に形成し、
ショットキーゲート接点をこのゲート凹部の中に形成する。好ましくは、ＯＮＯ
保護層を通ってｎ型エピタキシャル層の中にエッチングすることによってゲート
凹部を形成し、ｎ型エピタキシャル層内のゲート凹部と、ＯＮＯ保護層をマスク
として利用してゲート凹部内に形成されたショットキーゲート接点とを提供する
。さらに、ＯＮＯ保護層を通ってエッチングするステップの後に、ＯＮＯ保護層
をパターニングするステップが続き、ゲート凹部用のＯＮＯ保護層の開口部の側
壁内にリッジ（ledge）を設ける。次に、キノコ形のゲート構造体を、ゲート凹
部内並びにＯＮＯ保護層の側壁及びリッジ上に形成する。電子サイクロトロン共
鳴又は誘導結合プラズマエッチングによって、ＯＮＯ保護層のエッチングを行う
。
【００３２】 本発明のなおさらに別の実施形態では、ｎ+井戸領域がｎ型エピタキシャル層
の中に注入され、このｎ+井戸領域上に形成されたソース及びドレイン並びにオ
ーム接点を提供する。
【００３３】 本発明のさらに別の態様では、基板が薄くされ、金属被覆層がｐ型エピタキシ
ャル層の反対側の基板上に形成される。ｐ型エピタキシャル層の反対側の基板上
にチタン層を形成し、次に、チタン層上にプラチナ層を形成し、また次ぎにプラ
チナ層上に金の層を形成することによって、金属被覆層を形成することができる
。ＡｕＧｅの共融合金の層も、金の層の上に形成することができる。
【００３４】 本発明の別の態様では、メサ終端炭化ケイ素の電界効果トランジスタの露出面
上にＯＮＯ保護層を形成すること、このＯＮＯ保護層内にゲートウィンドウを形
成すること、メサ終端炭化ケイ素のトランジスタのチャネル層内にゲート凹部を
形成すること、及びチャネル層の中のゲート凹部内にゲート接点を形成すること
によって、炭化ケイ素の電界効果トランジスタ用のゲート構造体を製造する方法
を提供する。ＯＮＯ保護層は、前述したように形成することが好ましい。さらに
、キノコ形のゲート構造体も前述したように形成する。
【００３５】 本発明のさらに別の実施形態では、炭化ケイ素の半導体装置上に酸化被膜を形
成し、次に、ＮＯ環境のもとでこの酸化被膜をアニールすることによって、炭化
ケイ素の半導体装置の保護層を製造する方法を提供する。酸化被膜は熱的に成長
又は蒸着させることができる。さらに、ＮＯ環境におけるアニールの後には、酸
化させたＳｉＯ2上にＳｉ3Ｎ4層の蒸着を行い、次に、このＳｉ3Ｎ4層を酸化す
る。
【００３６】 特定の実施形態では、基板、ｐ型エピタキシャル層及びｎ型エピタキシャル層
の露出した部分をＨ2の環境で高温アニーリングを行い、次に、基板、ｐ型エピ
タキシャル層及びｎ型エピタキシャル層の露出した部分上にＳｉＯ2層を形成し
、ＳｉＯ2層をアルゴン環境でアニールし、またＳｉＯ2層を酸化させることによ
って、酸化被膜を形成することができる。
【００３７】 本発明のさらに別の実施形態では、炭化ケイ素の基板上にｎ型導電性炭化ケイ
素のｎ型エピタキシャル層を形成すること、このｎ型エピタキシャル層上に、そ
れぞれソース及びドレインを規定するオーム接点を形成すること、ｎ型エピタキ
シャル層上にｎ型炭化ケイ素のキャップ層を形成すること、第１の凹部をこのキ
ャップ層内に形成すること、ｎ型エピタキシャル層内のキャップ層の中の第１の
凹部内に第２の凹部を形成すること、及びオーム接点間すなわちソースとドレイ
ンとの間のｎ型エピタキシャル層内の凹部内に、バイアスが印加される場合ソー
スとドレインとの間のｎ型エピタキシャル層内にアクティブチャネルを形成する
ショットキー金属接点を形成することによって、二重凹設ゲート（double reces
sed gate）のＭＥＳＦＥＴを製造することができる。
【００３８】 特定の実施形態では、ｎ型エピタキシャル層及びキャップ層の形成は、１つの
成長ステップの中でｎ型エピタキシャル層及びキャップ層をエピタキシャル成長
させることによって行う。その上、さらに別の実施形態では、キャップ層を成長
させるために、単一成長のステップにおいてｎ型ドーパントの濃度を変更するこ
とができる。
【００３９】 本発明のさらに別の実施形態では、キャップ層をパターニングすることによっ
て、キャップ層内の第１の凹部を形成することができる。さらに、キャップ層を
通って伸びる側壁及びｎ型エピタキシャル層を有するメサも形成することができ
る。そのような実施形態では、キャップ層をパターニングして第１の凹部を形成
する動作の後に、メサ及び第１の凹部の露出面上にＯＮＯ保護層を形成する動作
、ＯＮＯ保護層の中の第１の凹部内にゲート用ウィンドウを形成する動作、ｎ型
エピタキシャル層内に第２の凹部を形成する動作、及びこの第２の凹部内にゲー
ト接点を形成する動作が続く。
【００４０】 なおさらに別の実施形態では、深いレベルのドーパントがほとんどない半導電
性のＳｉＣ基板を形成することによって、基板を形成する。また、バッファ層を
この基板とｎ型エピタキシャル層との間に形成する。このバッファ層は、ドープ
してないＳｉＣ、ｎ型ＳｉＣ又はｐ型ＳｉＣとすることができる。バッファ層が
ｐ型ＳｉＣの場合、特定の実施形態では、基板上に第１のｐ型エピタキシャル層
を形成し、この第１のｐ型エピタキシャル層上に第２のｐ型エピタキシャル層を
形成することによって、ｐ型エピタキシャル層を形成することができる。ここで
、第２のｐ型エピタキシャル層のドーパント濃度は、第１のｐ型エピタキシャル
層よりも低い。
【００４１】 なおさらに別の実施形態では、オーム接点をｐ型エピタキシャル層に形成する
。その上、ｐ型ドーパントをｐ型エピタキシャル層内に注入して、キャリア濃度
が注入された領域上に形成されたｐ型エピタキシャル層のオーム接点よりも高い
ｐ型の導電性炭化ケイ素の領域を提供する。ＭＥＳＦＥＴのソース領域に隣接す
る領域内にキャップ層及びｎ型エピタキシャル層を通ってグラウンドの接点ウィ
ンドウをエッチングし、このグラウンドの接点ウィンドウの中にオーム接点を形
成することによって、オーム接点を形成する。
【００４２】 本発明の利点及び特徴並びにそれらを実現する方法は、好ましいまた例証とな
る実施形態を図示している添付した図面に関連して行われた、本発明の以下の詳
細な説明を考慮すればより容易に明らかになるであろう。
【００４３】 ［詳細な説明］ 本発明の種々の実施形態を例証する図面を参照して、本発明をここで説明する
。図面に示すように、層又は領域の寸法は説明の目的のために誇張されており、
このため、本発明の全体的な構造体を説明している。さらに、基板又は別の層の
上に形成されている層を参照して、本発明の種々の態様を説明する。当業者は理
解するように、他の層又は基板上に形成されている層に言及することは、別の層
が介在することを企図している。介在する層なしで他の層又は基板上に形成され
た層に言及することは、層又は基板上に「直接的に」存在するとして、本願では
説明される。同様の番号は、全体を通して同じ素子を示している。
【００４４】 図１は、本発明のＭＥＳＦＥＴの第１の実施形態を示している。ｐ型又はｎ型
のいずれかの導電性又は半絶縁性の単結晶体の炭化ケイ素基板１０上に、ｐ型で
導電性の第１のエピタキシャル層１２を成長させる。基板１０とｎ型エピタキシ
ャル層１４との間に、この炭化ケイ素の第１のエピタキシャル層１２を配置する
。任意に金属被覆層３２を、第１のエピタキシャル層１２とは反対側の基板上に
形成することができる。この金属被覆層３２は、図５を参照して後で説明するよ
うに形成することが好ましい。
【００４５】 第１のエピタキシャル層１２は、ｐ型の導電性炭化ケイ素のエピタキシャル層
、未ドープの炭化ケイ素のエピタキシャル層又はごく僅かドープしたｎ型の導電
性炭化ケイ素のエピタキシャル層とすることができる。低ドープ炭化ケイ素のエ
ピタキシャル層を使用する場合、第１のエピタキシャル層１２のドーピング濃度
は、約５×１０15ｃｍ-3未満とすることが好ましい。未ドープ又はｎ型の第１の
エピタキシャル層１２を使用する場合、基板１０は半絶縁性の炭化ケイ素基板で
あることが好ましい。未ドープ又はｎ型の第１のエピタキシャル層１２を使用す
る場合、トランジスタに対して何らかの有効な電気的影響を与えるバッファ層を
用いずに、高品質のチャネル層を形成することができる。
【００４６】 オーム接点２０及び２２を直接第２のエピタキシャル層１４の上に形成しそれ
らは、ソース接点２０とドレイン接点２２とを提供するように間隔を空けている
。ソース接点２０とドレイン接点２２との間の第２のエピタキシャル層１４上に
、ショットキーゲート接点２４を直接形成する。図示したように、ソース及びド
レインの接点２０及び２２並びにショットキーゲート接点２４の上に、金属の上
部層２６，２８及び３０を任意に形成する。オーム接点２０及び２２を第２のエ
ピタキシャル層１４上に直接形成する場合、これらのオーム接点２０及び２２を
ニッケルで形成し、約１０５０℃で約２分間アニールすることが好ましい。しか
しながら、約８００から約１１５０℃の温度及び約３０秒から約１０分の時間も
使用することができる。ｎ型エピタキシャル層１４上に直接形成されたＮｉ接点
の接点抵抗は、１×１０-6Ω／ｃｍ2未満であることが判明している。そのよう
な低い抵抗は、高温アニールを行う結果発生する。接点２０及び２２を直接エピ
タキシャル層１４上に形成することによって、注入ステップの必要性を回避する
ことができる。さらに、従来のＳｉＣのＭＥＳＦＥＴのｎ+領域を形成するため
にイオンの注入及び活性化を行う結果発生する表面粗さを減少させることができ
る。本願で使用するような「ｎ+」又は「ｐ+」は、同じ又は別のエピタキシャル
層又は基板の隣接した又は他の領域に存在するキャリア濃度よりも高い濃度によ
って定義される領域のことを指す。
【００４７】 図１及び、続いて図２及び図３に示すようなトランジスタの構造は、素子の周
辺部を規定するメサを形成することが好ましい。ｐ型エピタキシャル層を有しな
い素子では、基板及びｎ型エピタキシャル層は、トランジスタの周辺部を規定す
る側壁を有するメサを形成する。メサの側壁は、素子のｎ型の導電性の層を通っ
て下方に伸びる。素子の基板内に伸びるように、メサを形成することが好ましい
。メサが素子の空乏領域を通って伸びて、素子内でメサへの電流の流れを制限し
、また素子の容量を減少させることが好ましい。素子の空乏領域がメサのレベル
よりも下に伸びる場合、空乏領域はメサの外側の領域に伸びて、より大きな容量
を結果として発生する。前述した素子をリアクティブイオンエッチングすること
によって、メサを形成することが好ましいが、当業者に周知の別の方法を用いて
メサを形成しても良い。さらに、メサを使用しない場合、陽子打ち込み、補償原
子を用いる反対ドーピング（counterdoping with compensating atoms）、又は
当業者に周知の他の方法などの別の方法を用いて、素子を絶縁することができる
。
【００４８】 図２は、本発明によるＭＥＳＦＥＴの第２の実施形態を示す。図２に示すよう
に、選択的にドープされたｐ型エピタキシャル層１２’を基板１０上に形成する
。第２のｎ型エピタキシャル層１４を選択的にドープされた第１のｐ型エピタキ
シャル層１２’上に形成し、ソース及びドレインの接点２０，２２並びにショッ
トキー金属接点２４をｎ型エピタキシャル層１４上に形成する。また図２には、
素子のソース及びドレインの領域に形成された任意のｎ+領域１６及び１８が示
されている。ｎ+領域１６及び１８を形成する場合、窒素（Ｎ）も使用すること
ができるが、できればリン（Ｐ）のイオン注入を行い、続いて高温アニールを行
うことによって、これらの領域を形成することが好ましい。適当なアニール温度
は、約１１００から約１６００℃である。
【００４９】 あるいはまた、図１に示したソース、ドレイン及びゲート構造を有する素子を
提供するために、ｎ+領域１６及び１８を前述したように除くことができる。そ
のような場合、オーム接点２０及び２２を図１に関連して前述したように形成す
ることが好ましい。図示のように、ソース及びドレインの接点２０及び２２並び
にショットキーゲート接点２４の上に、金属の上部層２６，２８及び３０を任意
に形成する。また、基板１０上に形成された金属被覆層３２が図示されている。
この金属被覆層３２は、図５を参照して後で説明するように形成することが好ま
しい。
【００５０】 図３Ａは、本発明のＭＥＳＦＥＴの第３の実施形態を示す。ここでは、ショッ
トキーゲート接点４０がアクティブなチャネル層内に凹設されている。図３Ａは
、また、ショットキーゲート接点４０がキノコ形ゲート接点である、本発明の実
施形態を示している。ｐ型又はｎ型のいずれかの導電性又は半絶縁性の単結晶体
の炭化ケイ素基板１０上に、ｐ型導電性の第１のエピタキシャル層１３を成長さ
せる。このｐ型のエピタキシャル層１３は、図１に示したような軽度にドープし
たｐ型層１２又は図２に示すような選択的にドープしたｐ+層１２’とすること
ができる。ｎ型導電性の第２のエピタキシャル層１４を、第１のエピタキシャル
層１３の上に成長させる。図３Ａには、素子のソース及びドレインの領域内に形
成された任意のｎ+領域１６及び１８も示されている。これらのｎ+領域は、図２
を参照して説明したように形成することができる。図２を参照して前述したよう
にまた図１に示すように、ｎ+領域１６及び１８を除くことができる。オーム接
点２０及び２２を井戸１６及び１８上に形成して、ソース接点及びドレイン接点
を作る。第２のエピタキシャル層１４の一部を取り除いて、ソースとドレインと
の間に凹部を提供する。ショットキーゲート接点４０を、ソース及びドレインの
接点間の第２のエピタキシャル層１４の凹部の中に形成する。
【００５１】 このショットキーゲート接点４０は、キノコ形の構造体である。本願で使用す
るキノコ形ゲートは、第２のエピタキシャル層１４からの距離が増加するにつれ
て、その断面領域の少なくとも一部が増加するゲート構造体のことである。ゲー
ト構造体は、ｎ型層１４内の凹部に対して自己整列することが好ましい。さらに
、凹部を乾式エッチングによって形成すること、より詳細には、電子サイクロト
ロン共鳴（ＥＣＲ）又は誘導結合プラズマ（ＩＣＰ）式エッチングによって形成
することが好ましい。そのような方法でゲートを形成する場合に自己整列形の凹
部を形成すると、結果としてブレイクダウン特性が高くなるだけでなく、エピタ
キシャル層及びいずれかの絶縁層に対する損傷が少なくなる。
【００５２】 凹設したゲートを形成する別の方法は、図３Ｂに示すように、二重凹部工程を
用いる２つのステップでエッチングを行うことである。図３Ｂに示すように、シ
ョットキーゲート接点４０を、キャップ層１５を通り第２のエピタキシャル層１
４に達する二重の凹部の中に形成する。キャップ層１５を貫通するように第１の
エッチングを行い、次に、第２のエピタキシャル層１４の中までエッチングする
第２のエッチングを行う。第１のエッチングは、キャップ層１５を貫通して行う
ことができる。キャップ層１５は、ｎ型エピタキシャル層１４と同じレベルにド
ープするか、又はＮDが約１×１０15ｃｍ-3から約５×１０17ｃｍ-3のキャップ
層１５に対する好ましいドーピング範囲で、約５０ｎｍから約３００ｎｍのこの
キャップ層の好ましい厚さで、極めて軽度のｎ型にドープすることができる。第
１のエッチングの深さは、キャップ層１５を全面的に貫通するか、又はキャップ
層１５を単に部分的に貫通することができる。第２のエッチングの第２のエピタ
キシャル層１４内への好ましい深さは、約２０ｎｍから約１２０ｎｍである。キ
ャップ層１５は、第２のエピタキシャル層１４のエピタキシャル成長過程の一部
として形成することができる。しかしながら、ドーピング濃度を変化させて、キ
ャップ層１５に対する好ましいドーピング範囲を提供することができる。このよ
うに、キャップ層１５を分離した層又は第２のエピタキシャル層１４の一部とす
ることができる。
【００５３】 この２回エッチング方式は、単一の凹部工程に対して多数の利点を有する。１
つの利点は、第１のエッチングをウェーファ上の金属被覆化の前に行うことがで
き、これにより、熱酸化物をエッチングの後に成長させることができることであ
る。熱酸化工程は、エッチング工程によって損傷を受ける可能性があるＳｉＣを
取り除き、またエッチングによって表面に発生する可能性がある粗さを平滑化す
る。これにより、ゲートの金属被覆化の直前に実行される第２のエッチングを極
めて浅くすることができ、一般的に取り除くことができない表面下の損傷及び表
面粗さを最小にすることができる。２回凹部工程の別の利点は、第２のエッチン
グを薄くすると、エッチングされた側壁に対するゲート接点の量を少なくできる
ことである。このことは、材料が損傷されている可能性がある接点領域を最小に
し、接点領域を減少させることはゲート容量も減少させるため、トランジスタの
周波数応答を向上させる。
【００５４】 図示のように、アクティブのチャネル層と接触するクロム（Ｃｒ）の第１のゲ
ート層４２、プラチナ（Ｐｔ）のバリア層４４、及び金又は伝導性が高い他の金
属の第３の層４６から成るキノコ形のショットキーゲート接点４０を、任意に形
成することができる。クロム層４２は、蒸着によって形成することが好ましい。
【００５５】 さらに図示されているように、金属の上部層２６及び２８をソース及びドレイ
ンの接点上に任意に形成する。金属の上部層２６及び２８をニッケル接点に接着
するためにチタン（Ｔｉ）から、バリア層としてプラチナ（Ｐｔ）から、また伝
導性が高い金属として金（Ａｕ）から形成することが好ましい。
【００５６】 金属被覆層３２をエピタキシャル層１３とは反対側の基板１０上に任意に形成
して、基板１０上に導電面を作る。この金属被覆層は、図５を参照して後で説明
するように形成することが好ましい。
【００５７】 図４は、図１〜図３の保護層６０の好ましい実施形態を示している。そのよう
な保護層は、米国特許第５，９７２，８０１号で説明されているように形成する
ことができる。その特許の開示内容は、参照することによってあたかも本願中に
全面的に記載されているように、本願に組み込まれる。接点２０，２２，２４及
び４０を形成する前に、素子の上面を酸化物−窒化物−酸化物（ＯＮＯ）の保護
層６０で保護することが好ましい。図４に示すように、構造体の上面は、ＳｉＯ2 の熱酸化被膜６０Ａを成長させること、続いてＰＥＣＶＤ又はＬＰＣＶＤを用
いてＳｉ3Ｎ4層６０Ｂ及び、その後熱成長させたＳｉＯ2６０Ｃの最終層を蒸着
させることによって保護される。ＳｉＯ2層を成長させる前に、ウェーファを高
温のＨ2環境でアニールする。約１５分から約２時間で約９００℃より高い温度
はアニールに使用することができるが、約３０分で約１１００℃の温度が好まし
い。ＯＮＯ保護層により、主に表面からのトラッピングが減少するため、素子は
より高い電力密度を持つことができる。ＯＮＯの伝導帯近傍の界面トラップ密度
（Ｄit）は低い。
【００５８】 約１２００℃の乾式酸化工程により約２００オングストロームのＳｉＯ2層６
０Ａを最初に形成することによって、保護層６０を形成することが好ましい。次
に、この第１の層６０Ａを約１２００℃で約１時間アルゴン環境でアニールする
。続いて、この層は湿式環境において約９５０℃で約１８０分間酸化される。次
に、厚さが約５００オングストロームのＳｉ3Ｎ4の層６０Ｂが、ＰＥＣＶＤ又は
ＬＰＣＶＤによって蒸着される。その後、最終的な酸化が湿式環境において約９
５０℃で約１８０分間行われて、第３の酸化被膜６０Ｃを作る。これらの製造に
ついての仕様は好ましいが、他の適当な条件や仕様も利用することができる。例
えば、第１の層６０Ａの厚さは約５０から約５００オングストロームに、第２の
層６０Ｂの厚さは約２００から約２，０００オングストロームに、また第３の層
６０Ｃの厚さは約２０から約２００オングストロームにすることができる。同様
に、処理条件を変更して、前述した厚さを提供することができる。自己整列し凹
設されたゲートとＯＮＯによる表面の保護との組合わせにより、ＲＦの電力密度
を増加することができ、また駆動レベルが変化したときのＲＦ実行時のドリフト
量を大いに減少させることができる。
【００５９】 本発明のさらに別の実施形態では、保護層６０は熱的に成長させた又は蒸着さ
せた酸化物とすることができる。いずれの場合でも、ＮＯ環境において約１００
０℃から約１３００℃で約３０から約３００分間、この酸化物をアニールするこ
とが好ましい。そのようなアニールにより、伝導帯近傍の界面トラップ密度を減
少させ、これにより、素子の高周波数性能を向上させることができる。本発明の
特に好ましい実施形態では、ＯＮＯ層を作るために図４を参照して前述したよう
に、保護層６０を製造する。しかしながら、Ｓｉ3Ｎ4層６０Ｂを蒸着する前に、
ＮＯ環境において約１０００℃から約１３００℃で約３０から約３００分間、熱
酸化物の層６０Ａをアニールすることが好ましい。
【００６０】 図５は、図１〜図３の金属被覆層３２に対する好ましい実施形態を示す。図５
に示すように、金属被覆層３２は、基板１０の背面に蒸着される。金属被覆層を
形成する前に、研磨又はラップ仕上げのような機械的薄板化加工によって、ウェ
ーファを厚さが約１００μｍ以下、できれば５０μｍ又は２５μｍに薄くするこ
とが好ましい。金属被覆層３２は、ＡｕＧｅの共融合金の上部層５２で被覆され
たＴｉＰｔＡｕの層５０を含む。そのような金属被覆層３２を使用することによ
り、回路基板への素子の取付けをより容易にできるため、素子のパッケージング
を向上することができる。さらに、金属被覆化の前にウェーファを薄くすること
により、素子の熱的性能を向上させることができる。
【００６１】 前述したそれぞれの実施形態では、基板は６Ｈ，４Ｈ，１５Ｒ又は３Ｃ族の炭
化ケイ素から選択した炭化ケイ素から形成することができ、エピタキシャル層は
６Ｈ，４Ｈ，１５Ｒ又は３Ｃ族の炭化ケイ素から選択した炭化ケイ素から形成す
ることができる。基板１０は単結晶体の炭化ケイ素から形成することができ、半
絶縁性又はｐ型若しくはｎ型の導電性とすることができる。第１のエピタキシャ
ル層１２，１２’及び１３は、６Ｈ，４Ｈ，１５Ｒ又は３Ｃのポリタイプ（poly
type）のｐ型導電性の炭化ケイ素から形成することができる。第１のエピタキシ
ャル層１２’が選択的にドープされる場合、約１×１０16から約１×１０17ｃｍ-3 のキャリア濃度が第１のエピタキシャル層に対して適当であるが、３から５×
１０16のキャリア濃度が好ましい。適当なドーパントは、アルミニウム、ボロン
及びガリウムを含む。第１のエピタキシャル層１２’は、全電荷密度が１×１０12 ｃｍ-2より大きくなるように、選択的にドープすることが好ましい。第１のエ
ピタキシャル層１２’の厚さは、約０．５μｍから約２μｍであることが好まし
い。前述したように、第１のエピタキシャル層１２は、未ドープ又は軽度にドー
プしたｎ型炭化ケイ素とすることもできる。
【００６２】 第２のエピタキシャル層１４は、６Ｈ，４Ｈ，１５Ｒ又は３Ｃのポリタイプの
ｎ型導電性の炭化ケイ素から形成することができる。ｎ型のエピタキシャル層の
ｎ型キャリア濃度は、約２×１０16から約２×１０18ｃｍ-3が適当である。適当
なドーパントは窒素及びリンを含むが、窒素が好ましい。前述したトランジスタ
の任意のｎ+領域に対しては、約５×１０17のキャリア濃度が適当であるが、約
２×１０18以上のキャリア濃度が好ましい。オーム接点２０及び２２は、ニッケ
ル又は他の適当な金属から形成することが好ましい。ショットキーゲート接点２
４はクロム、プラチナ又はケイ化プラチナ、ニッケル、又はＴｉＷＮから形成す
ることができるが、ショットキー効果を実現するために当業者に周知の金のよう
な他の金属も使用することができる。しかしながら、ショットキーゲート接点２
４は、キノコ形ゲート４０に関連して説明したような３層構造であることが好ま
しい。そのような構造は、クロム（Ｃｒ）の接着性が高いため好都合である。前
述した素子は、１つ以上のオーム接点及びゲート接点上に上部層を任意に有して
いる。前述した上部層２６，２８及び３０は、金、銀、アルミニウム、プラチナ
及び銅とすることができる。他の適当な導電性が高い金属も、上部層用に使用す
ることができる。
【００６３】 ゲート接点の下方のｎ型導電性領域の厚さは、素子のチャネル領域の断面の高
さを規定し、素子の望ましいピンチオフ電圧とキャリア濃度とに基づいて選択さ
れる。第２のエピタキシャル層の所定のキャリア濃度及び所定のピンチオフ電圧
に対する層の深さは、当業者に周知の方法を用いて容易に計算することができる
。このため、ｎ型エピタキシャル層の厚さ及びキャリア濃度を、ピンチオフ電圧
が−３ボルトより大きく、好ましくは−５ボルトより大きくなるように選択する
ことが望ましい。ピンチオフ電圧は約−３ボルトと−２０ボルトとの間にするこ
ともできるが、約−５ボルトと−１５ボルトとの間が好ましい。ｎ型基板を使用
する素子については、ゲート接合部のブレイクダウンがｐ型導電層が劣化する前
に発生するように、前述した素子の埋め込まれたｐ型導電層の厚さを十分に厚く
する必要がある。Ｐ型基板を使用する素子については、ゲート接合部のブレイク
ダウンがｐ型導電層及び基板が劣化する前に発生するように、前述した素子の埋
め込まれたｐ型導電層及び基板の厚さを十分に厚くする必要がある。
【００６４】 上記の説明は本発明の好ましい実施形態について述べているが、前述した第１
のエピタキシャル層を任意に除いて、これにより、半絶縁性基板又はＰ型基板の
いずれかの上に形成されたｎ型導電性のＳｉＣの単一のエピタキシャル層を有す
るトランジスタを形成する。単一のエピタキシャル層の素子を形成する場合、素
子の基板は、ｐ型の埋込み層に対して前述したキャリア濃度を有するｐ型の導電
性炭化ケイ素又は半絶縁性基板のいずれかを使用することが好ましい。
【００６５】 ＭＥＳＦＥＴの寸法を選択する場合、ゲートの幅は、電流の流れに垂直なゲー
トの寸法として定義される。図１から図３Ｂの断面図に示すように、ゲートの幅
はページの前後にわたる。ゲートの長さは、電流の流れに平行なゲートの寸法で
ある。図１から図３Ｂの断面図に示すように、ゲートの長さは、第２のエピタキ
シャル層１４と接触しているゲート２４の寸法である。第３の重要な寸法は、ソ
ース接点２０又はもしあればｎ+領域１６からゲート接点２４への距離として図
１〜図３の断面図に示す、ソース−ゲート間の距離である。
【００６６】 電子移動度が低い影響を最小にするためには、ソースのゲートに対する漏洩電
流をほとんど発生させずに、ソース−ゲート間の距離をできるだけ小さくする必
要がある。本発明の１つの実施形態では、バイアスがゲートに印加される場合の
、ソースからゲートへの相当な漏洩電流の流れを防ぐために、ソースからショッ
トキーゲート接点への距離は十分に大きく、一方炭化ケイ素の電子移動度が小さ
い影響を最小にするためには十分に小さい。このことは、概して、ゲート接点は
ソース接点又はもしあればｎ+領域と接触させずに、ソース接点にできるだけ近
付ける必要があることを意味する。ゲートをソース領域にできるだけ近付けて配
置することにより、電子が加速されるトランジスタの領域内の電界強度を最大に
することができ、これにより、ＳｉＣの電子移動度が低い影響を減少する。一般
に、ソースからショットキー接点への距離は、１μｍ以下が望ましい。素子のゲ
ートからドレインへの距離を十分に大きくして、素子のゲートからドレインへの
空乏部の広がりを維持する必要がある。これらの距離は、一般に、約０．５μｍ
から約５μｍである。
【００６７】 電子移動度が低い影響をさらに最小にするために、ゲート接点の長さをできる
だけ小さくする必要がある。一般に、ショットキーゲートの長さは、約１．０μ
ｍより小さいことが望ましい。ゲートの長さを最小にすると、ゲートの下方の電
界強度が増加する。同じ電圧がより小さい面積にわたって加わるため、電界が結
果として増加することになる。この電界強度が増加することにより、ゲート領域
内の電子の加速が増加され、これにより、炭化ケイ素の電子移動度が低い影響が
減少される。従って、ゲートの長さを最小にし、その結果、ゲート下方の電界強
度を最大にすることが望ましい。
【００６８】 第１のエピタキシャル層１２’を選択的にドープする場合、基板１０も深いレ
ベルのバナジウムのようなドーパントでドープして、半絶縁性基板を作る。本発
明の特定の実施形態と共に半絶縁性の炭化ケイ素を形成する従来の技術を使用す
ることができるが、後述するように、半絶縁性基板を深いレベルのドーパントを
用いずに製造することが好ましい。
【００６９】 図６Ａから図６Ｉは、本発明の各種の実施形態に基づいて、ＦＥＴの製造に利
用することができる処理ステップを示す。図６Ａに示すように、ｐ型エピタキシ
ャル層１３を、前述したように、ＳｉＣの基板１０上に形成する。基板１０は半
絶縁性のＳｉＣ基板であり、ｐ型エピタキシャル層１３のキャリア濃度は、約１
×１０16から約１×１０17ｃｍ-3、より好ましくは、約３×１０16から約５×１
０16ｃｍ-3に選択的にドープすることが好ましい。
【００７０】 基板１０は、基板の抵抗率が深いレベルのドーパントに支配されないように、
深いレベルのドーパントを意図的にドーピングしていない半絶縁性であることが
好ましい。そのような基板は、「Ｓｅｍｉ−ｉｎｓｕｌａｔｉｎｇ Ｓｉｌｉｃ
ｏｎ Ｃａｒｂｉｄｅ Ｗｉｔｈｏｕｔ Ｖａｎａｄｉｕｍ Ｄｏｍｉｎａｔｉ
ｏｎ」という名称の、本出願と共通の譲受人に譲渡され、同時係属中の米国特許
出願第０９／３１３，８０２号の中で説明されているように製造することができ
る。その特許の開示内容は、あたかも本願中に全面的に記載されているように、
本願に組み込まれる。そのような半絶縁性基板は、炭化ケイ素基板の抵抗率が点
欠陥によって支配されるような、十分に高いレベルの点欠陥と十分に適合したレ
ベルのｐ型及びｎ型のドーパントとを有する炭化ケイ素基板を提供することによ
って作ることができる。そのような支配は、約１×１０16ｃｍ-3未満、好ましく
は約１×１０14ｃｍ-3未満の重金属、遷移元素、又は他の深いレベルのトラッピ
ング元素の濃度を有するソース粉末を用いて、高温で炭化ケイ素の基板を製造す
ることによって実現することができる。例えば、シード(seed)が約３００℃から
約５００℃低い、約２３６０℃と２３８０℃との間の温度を使用することができ
る。このように、半絶縁性基板が重金属、遷移元素又はバナジウムのような他の
深いレベルのトラッピング元素のドーパントをほとんど含まずに、基板の抵抗率
がそのような重金属又は遷移元素に支配されないことが好ましい。半絶縁性基板
がそのような重金属、遷移元素、又は深いレベルのトラッピング元素のドーパン
トを含まないことが好ましいが、そのような金属の存在が本願で説明されたＭＥ
ＳＦＥＴの電気的特性にほとんど影響しない場合、そのような元素は本発明の教
示からなお有用であり、測定可能な量が存在してもよい。このため、「深いレベ
ルのドーパントをほとんど含まない」という表現は、本願で使用する場合、本発
明の実施形態に基づいて、ＭＥＳＦＥＴの電気特性にほとんど影響しない重金属
、遷移元素又は深いレベルのトラッピング元素の濃度のことを指す。例えば、濃
度が１×１０17ｃｍ-3未満の重金属、遷移元素又はバナジウムのような深いレベ
ルのトラッピング元素の基板は、深いレベルのドーパントをほとんど含まないと
考えることができる。
【００７１】 図６Ｂに示すように、ｎ型エピタキシャル層１４を、図１〜図３を参照して前
に説明したように、ｐ型エピタキシャル層１３の上に形成する。さらに図６Ｂに
示すように、基板及びエピタキシャル層をエッチングして絶縁メサを形成し、Ｏ
ＮＯ保護層６０をｎ型エピタキシャル層１４を含むメサ上に形成する。ＯＮＯ保
護層６０は、図４を参照して前述したように形成することが好ましい。
【００７２】 前述したように、ｎ型エピタキシャル層１４の上又はその一部に、キャップ層
１５を任意に形成する。このように、これらの別の実施形態では、ＯＮＯ保護層
６０を形成する前に、キャップ層１５を形成する。さらに、二重凹部の第１のエ
ッチングを、ＯＮＯ保護層６０を形成する前に実行する。また、ＯＮＯ保護層の
形成の前に、ＳｉＣキャップ層１５とｎ型エピタキシャル層１４の全ての露出部
との熱酸化及び酸化物を取り除く湿式エッチングが行われる。この工程は、本発
明の単一凹部の実施形態に対して、後で説明するように続く。
【００７３】 図６Ｃに示すように、開口部をＯＮＯ層６０内に形成し、ｎ+井戸１６及び１
８をｎ型エピタキシャル層１４の中に埋め込み、アニールして、埋込み部を活性
化する。次に、ニッケルを蒸発してソース及びドレインの接点２０及び２２を付
着形成させ、アニールして、オーム接点を形成する。そのような蒸着及びアニー
ル工程は、当業者に周知の従来の技術を用いて実行される。図６Ｃは、前述した
ような上部層２６及び２８の形成も示している。当業者は理解するであろうが、
上部層はショットキーゲート構造体を形成する前又は後のいずれかに形成するこ
とができる。実際は、前述したチタン／プラチナ／金の構造体を使用する場合、
上部層のプラチナ及び金の部分は、ショットキーゲート構造体のプラチナ及び金
の部分と同じ処理ステップで形成することができる。このため、上部層２６及び
２８は凹部又はゲート接点を形成する前に形成されるように示されているが、本
発明をそのような順序に限定されると解釈してはならない。
【００７４】 図６Ｄは、ＭＥＳＦＥＴのゲート構造体用の凹部の形成を示している。ＯＮＯ
層６０を貫通してｎ型エピタキシャル層１４内までエッチングして、ゲート構造
体用の凹部１００を形成する。凹部１００を前述したエッチング工程によって形
成することが好ましい。続いて、凹部の側壁にリッジ部１０２を設けてゲート構
造体に「Ｔ」形の頂部を作るために、ＯＮＯ層をパターン化する。次に、前述し
また図６Ｅに示すように、クロムの層４２を凹部の中に蒸着する。次に、図６Ｆ
に示すように、プラチナ層４４及び金の層４６を蒸着することによって、ゲート
構造体は完成する。
【００７５】 図６Ｇは、ウェーファ上にＳｉ3Ｎ4層１１０を形成することを示す。図６Ｇは
、基板１０を前述したように薄くして、薄板化基板１０’を提供することも示し
ている。次に、図６Ｉに示すように、金属被覆３２を薄板化基板１０’上に形成
する。接点ホールもＳｉ3Ｎ4層１１０を貫通して形成して、ソース、ドレイン及
びゲート接点と金属被覆相互接続層（図示せず）との間の接続を可能にする。
【００７６】 本発明及びその予想される利点は、以下の実施例によってさらに理解されるで
あろう。ＭＥＳＦＥＴは、以下のように処理された。０．５μｍの厚さにドープ
されたｐ型バッファ層及び０．２８μｍの厚さにドープされたｎ型チャネル層に
より、半絶縁性の４Ｈ−ＳｉＣウェーファ上にエピタキシャル層を成長させた。
１３００℃で１時間のアニールで活性化したリンのイオン注入によって、ソース
及びドレインのｎ+井戸を形成した。次に、絶縁手段をエッチングし、続いて、
前述したように、ＯＮＯ保護層を設けた。次に、ｎ+井戸上のＯＮＯ層をエッチ
ングすることによりオーム接点を形成し、Ｎｉを蒸着し１０５０℃でアニールし
た。ＯＮＯを貫通しチャネル内に５００オングストロームエッチングした自己整
列した井戸に、０．７μｍのゲートを形成した。第２のフォトリソグラフィのス
テップを使用してＴ形頂部を形成し、次に、Ｃｒを２５０オングストローム、Ｐ
ｔを５００オングストローム、及びＡｕを７５００オングストローム蒸着して、
ショットキー接点を形成した。ゲートを形成した後、１０００オングストローム
のＳｉ3Ｎ4を、３５０℃でＰＥＣＶＤにより蒸着した。
【００７７】 図８は、前述した１−ｍｍのＳｉＣのＭＥＳＦＥＴに対するＤＣ曲線のファミ
リーの曲線トレーサプロットである。図８から分かるように、ＭＥＳＦＥＴの出
力コンダクタンスは減少され、２００ボルトのドレインバイアスに対して優れた
ピンチオフ出力を示している。バッファ層における選択的ドーピングの利点は、
ＮA＜５×１０15ｃｍ-3（図７）及びＮA＝９×１０16ｃｍ-3（図８）でドーピン
グされたｐ型バッファにより製造されたＭＥＳＦＥＴのＤＣのＩ−Ｖ特性を調べ
ることによって、最も良く示される。図７に示すように、軽度にドープしたｐ型
バッファ層の設計では、ドレインのバイアスが増加され、また出力コンダクタン
ス（△ＩD／△ＶD）が高い場合、チャネル電流のピンチオフを維持するためには
、追加の６から８ボルトのゲートバイアスが必要である。バッファ内のドーピン
グをＮA＝９×１０16ｃｍ-3にまで増加することによって、図８に示すように、
バッファ電流の飽和が実現された。出力コンダクタンスは１／３に減少され、Ｖds ＝２００Ｖで素子をピンチオフするために必要なゲート電圧は、わずか２Ｖで
あり、Ｖds＝１０Ｖではより大きな電圧が必要である。このため、ＭＥＳＦＥＴ
のゲインと効率を向上させることができる。図８に示したＩ−Ｖ曲線を有するウ
ェーファ上で測定されたＭＥＳＦＥＴは、図７に示したＩ−Ｖ曲線を持つウェー
ファから測定されたＭＥＳＦＥＴに比べて、パワーゲインが３．５ＧＨｚで３ｄ
Ｂ向上した。
【００７８】 本発明の実施形態によるＭＥＳＦＥＴのＤＣ特性に対するさらなる改良は、図
９に示すように、チャネルのソース側上の高濃度にドープされたｐ型バッファ層
１２’に対してグラウンド接点２９を形成することによって実証される。このグ
ラウンド接点２９は、十分に空乏化されないｐ型バッファ層の、すなわち、ホー
ル電荷がこの層内に増加され蓄積されることがあるという、潜在的な欠点の１つ
を取り除くことができる。この好ましくないホール電荷の蓄積は、ホールに対す
るグラウンド経路を設けることによって防ぐことができる。ｐ型のＳｉＣに対し
て高品質のオーム接点を作ることは難しいため、ｎ型チャネルをエッチングで除
き、Ａｌのようなｐ型のドーパントをバッファ層に注入し、また注入した種を約
１５５０℃と約１７５０℃との間の温度で活性化して、バッファ層１２’の中に
ｐ+井戸１７を設けることによって、ｐ+接点井戸をバッファ層内に形成すること
が好ましい。このｐ型接点２９は、ｎ型ソースのオーム接点２０に干渉させずに
、できるだけチャネルに近付けることが必要である。ｐ型オーム接点２９は、処
理ステップを減らすために、ｎ型オーム接点と同じステップで形成することがで
きる。それはｐ型材料へのオーム接点の抵抗を最小にするために設計されたプロ
セスを用いて、別個のステップで形成することもできる。そのような工程の実施
例は、Ｎｉを約５００オングストロームから約１５００オングストロームの範囲
の厚さに蒸着し、接点を約５５０℃から約９００℃の範囲の温度で急速熱アニー
ルすることである。
【００７９】 ｐ型バッファ層の直列抵抗は、この層のドーピングを高めることによって減ら
すことができるが、このことは、ＭＥＳＦＥＴの周波数応答及びブレイクダウン
電圧に悪影響を与えることがある。ＭＥＳＦＥＴの性能を危うくすることなく、
高濃度にドープしたｐ型層の利点を得る方法は、図９に示すように、２つの層を
用いてｐ型バッファ層１２’を形成することである。下部層１２”をＮAが約５
×１０18ｃｍ-3より大きくドープし、約０．５から約２．０μｍの厚さにして、
低抵抗の領域を設け、続いて、ＦＥＴの出力コンダクタンスを減少させると共に
２００Ｖを超えるドレイン電圧にも対応する、ＮAが約５×１０16ｃｍ-3から約
５×１０17ｃｍ-3で、厚さが約０．７５から約２．０μｍの層１２”’を形成す
る。ｐ型オーム接点の品質は、高濃度にドープした下部層１２”の中に注入した
ｐ+井戸１７を形成することによってさらに高めることができる。
【００８０】 埋め込まれたｐ型層１２’に対する接点を含む本発明の実施形態を、図９を参
照して説明してきたが、当業者は理解するように、ｐ型接点はｐ型エピタキシャ
ル層を有する、本願で説明した全ての他の実施形態の中に設けることもできる。
このため、本発明を図９に示した実施形態に限定されると解釈してはならない。
【００８１】 短く前に述べたように、本発明の好ましい実施形態によるＭＥＳＦＥＴは、半
絶縁性のＳｉＣ基板を利用する。半絶縁性基板を形成する１つの方法は、フェル
ミ準位を伝導帯に対して極めて深いエネルギーレベルに固定するために、深いレ
ベルのドーパントを格子内に意図的に組み込むことである。これらの深いレベル
のドーパントは、通常の素子の動作のもとで基板内に注入される全ての電子に対
して、トラップセンタとして機能する。これらのトラップに関連する時定数は素
子が動作する周波数よりもはるかに遅く、そのためトラップされた電荷量が時間
が経つにつれて増加し、トランジスタの動き具合を変えるため、このトラッピン
グはＭＥＳＦＥＴのマイクロ波の性能に著しい影響を与えることがある。
【００８２】 図１０は、二次元のモンテカルロシミュレーションを用いて決定された、Ｓｉ
ＣのＭＥＳＦＥＴの断面領域における電荷分布を示す。モデルにされた構造体は
、半絶縁性の４Ｈ−ＳｉＣ基板、薄いｐ+バッファ層、及びＮＤ＝３×１０17ｃ
ｍ-3でドーピングされた厚さ０．２５μｍのｎ型チャネル領域から構成した。こ
のシミュレーションは、ドレインのバイアス電圧が高い場合、ソース領域とドレ
イン領域との間の電界が高いため、基板に引かれるかなりの電荷があることを示
している。この電荷は基板内にトラップされ、ＭＥＳＦＥＴのアクティブ領域の
下側の負電荷量が増加すると、チャネルは背面から空乏化し、このため、トラン
ジスタ内を流れることができる電流の量を減少させる。
【００８３】 この背面ゲート効果（back-gating effect）は、いくつかの異なる方法でＭＥ
ＳＦＥＴの動作に影響を与えることがある。第１は、素子が利用できるピークの
ＲＦパワーは、ＲＦ駆動のもとで利用可能なピーク電流がチャネル下側のトラッ
プされた電荷によって減少されるので、素子のＤＣ特性から予想される値よりも
一般に低いことである。第２は、この場合の効率は、一般に、平均電流に対する
ピーク電流の割合が同じ理由で減少されるため、本来の値より高くはないことで
ある。トラッピング効果は、背面ゲートの電荷が蓄積されると、ＲＦ動作のもと
で素子のバイアス状態も変化させることがある。図１１は、観察されたこれらの
バイアスシフトの１つを示す。理想的なＭＥＳＦＥＴでは、ドレイン電流はＲＦ
駆動のもとで単調に増加し、ついで、ＲＦ駆動が除かれると、ゼロ入力値に戻る
。深いレベルのトラップが存在するＳｉＣのＭＥＳＦＥＴでは、ドレイン電流は
始めＲＦ駆動が増加されるにつれてゼロ入力値より下に落ち、このため、素子の
パワー、直線性及び効率を減少させる。別の問題は、ＲＦパワーを除くと、ドレ
イン電流がゼロ入力値より下に大きく降下し、もとの値に回復するには数分かか
ることである。これは深いレベルのトラップによって発生するため、素子を加熱
すること又はその上に光を当てることのいずれかによって、回復時間を短くする
ことができる。
【００８４】 図１２は、ＭＥＳＦＥＴがパルスモードで動作している間に観察されたドレイ
ン電流に関する別の問題を示す。パルス動作においては、素子へのバイアスは、
加熱を最小にするためにＲＦ信号が存在しない間は除かれ、次に、次のＲＦパル
スが始まる直前に、素子に再度加えられる。高いレベルの高濃度ドーパントの半
絶縁性ＳｉＣ基板上に製造されたＭＥＳＦＥＴでは、ＲＦパルスの前に素子が吸
引する電流は、先行するパルスのＲＦ駆動量の関数である。このメモリ効果は、
電荷が素子内のどこかに記憶されていることを意味する。図１２から分かるよう
に、波形が、（ａ）低レベルのＲＦ駆動におけるドレイン電流を示す。この場合
、ＲＦパルスがオンの間、電流が増加する。波形が、（ｂ）高いＲＦ駆動におけ
る同じＭＥＳＦＥＴを示す。この場合、ＲＦ包絡線外の電流は、低レベルのＲＦ
駆動の電流よりも低い。これは、トラップされた電荷による背面ゲート効果であ
る。波形が、（ｃ）印加されたＲＦ信号の外側の電流が駆動レベルに無関係な、
理想的な波形を示す。バナジウムを用いる意図的なドーピングをしていない半絶
縁性ウェーファ上に、単一又は二重の凹部のいずれかの凹設されたゲートを用い
る、本発明の実施形態によるＭＥＳＦＥＴを製造することによって、これらのバ
イアスシフト現象の両方を減少させる又は取り除くことができる。バナジウムは
、半絶縁性のＳｉＣを形成するときに一般的に使用される最も有力な深いレベル
のドーパントである。
【００８５】 その上、図１３及び図１４のウェーファ上のパワー測定値の比較で示すように
、素子の効率が改良された。図１３及び図１４で示した測定値は、ゲート長が０
．７μｍの０．２５ｍｍのＳｉＣのＭＥＳＦＥＴ上で３．５ＧＨｚで行われた。
バナジウムを含まない基板上で製造されたＭＥＳＦＥＴ（図１４）は、バナジウ
ムをドープした基板上で製造されたＭＥＳＦＥＴ（図１３）の３５％の効率と比
較して、５Ｗ／ｍｍより大きい比較可能なパワー密度を維持しながら、６３％と
いう極めて改良されたパワー付加効率を有した。効率の改良は、はるかに低いゼ
ロ入力のドレイン電流においてトランジスタをバイアスし、同じ量のピークパワ
ーを得る能力の結果として発生する。
【００８６】 図面及び明細書の中で、本発明の典型的な好ましい実施形態を開示してきた。
特定の用語が使用されるが、それらの用語は一般的で説明のためのみで使用され
たものであり、限定する目的で使用したのではない。本発明の範囲は、以下の特
許請求の範囲において述べる。
【図面の簡単な説明】
【図１】 ドリフト層上に直接形成されたソース及びドレインを有する、本発明の１つの
実施形態の断面図である。
【図２】 選択的にドープされた絶縁層及びｎ型エピタキシャル層内に形成されたｎ+領
域を有する、本発明の第２の実施形態の断面図である。
【図３Ａ】 凹設されたキノコ形ゲート構造体を有する、本発明の第３の実施形態の断面図
である。
【図３Ｂ】 二重凹設ゲート構造体を有する、本発明の第４の実施形態の断面図である。
【図４】 本発明の好ましい実施形態による、保護層の構造体の断面図である。
【図５】 本発明の実施形態による金属被覆構造体の断面図である。
【図６Ａ】〜
【図６Ｉ】 本発明の種々の実施形態による、ＭＥＳＦＥＴを製造する処理ステップを説明
する図である。
【図７】 アクセプタ不純物濃度（ＮA）が５×１０15ｃｍ-3未満にドープされたｐ型エ
ピタキシャル層を有する、１−ｍｍのＳｉＣのＭＥＳＦＥＴに対するＤＣ曲線の
ファミリーの曲線トレーサプロット（curve tracer plot）である。
【図８】 ＮAが９×１０16ｃｍ-3にドープされたｐ型エピタキシャル層を有する、１ｍ
ｍのＳｉＣのＭＥＳＦＥＴに対するＤＣ曲線のファミリーの曲線トレーサプロッ
トである。
【図９】 バッファ層に対するグラウンド接点を有する、本発明の１つの実施形態の断面
図である。
【図１０】 二次元モンテカルロシミュレーションを用いて決定された、ＳｉＣのＭＥＳＦ
ＥＴ内の電子分布を説明する図である。
【図１１】 ＳｉＣのＭＥＳＦＥＴ内のＲＦ駆動の関数としてのドレイン電流を説明する図
である。
【図１２】 バイアス電圧のエンベロープがＲＦ信号のエンベロープよりも長いパルス動作
における、ＭＥＳＦＥＴのドレイン電流を説明する図である。
【図１３】 ３．５ＧＨｚで５．６Ｗ／ｍｍのパワー密度を示す、バナジウムをドープした
半絶縁性基板上に製造された０．２５−ｍｍのＳｉＣのＭＥＳＦＥＴのウェーフ
ァ上のパワー測定値を説明する図である。
【図１４】 ３．５ＧＨｚで５．２６Ｗ／ｍｍのパワー密度を示す、バナジウムなしの半絶
縁性基板上に製造された０．２５−ｍｍのＳｉＣのＭＥＳＦＥＴのウェーファ上
のパワー測定値を説明する図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１４年５月１４日（２００２．５．１４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ， ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，Ｊ Ｐ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ， ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，Ｒ Ｏ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ， ＹＵ，ＺＡ，ＺＷ (72)発明者 パーマー，ジョン・ダブリュー アメリカ合衆国ノースカロライナ州27606， ローリー，ハンターズ・ブラフ・ドライヴ 2920 (72)発明者 アルコーン，テレンス・エス アメリカ合衆国ノースカロライナ州27502， エイペックス，エッジモア・アヴェニュー 309 Ｆターム(参考） 4M104 AA03 BB05 BB15 CC01 CC03 FF07 GG12 5F102 FA00 FA08 GC08 GD01 GJ02 GK02 GK08 GL02 GR04 GS02 GS04 GT03 GV06 GV07 HC01 HC10 HC11 HC16 HC21 【要約の続き】 形成して、これにより、ｎ+領域を製造する必要がな く、またそのような製造に関係するステップを製造工程 から除くことができる。そのようなＳｉＣのＭＥＳＦＥ Ｔ、ＳｉＣのＭＥＳＦＥＴ用のゲート構造体、及び保護 層を製造する方法も開示される。

Claims (189)

    【特許請求の範囲】
  1. 【請求項１】 深いレベルのドーパントをほとんど含んでいない半絶縁性の
    炭化ケイ素基板と、 前記基板上のｎ型導電性炭化ケイ素のｎ型エピタキシャル層と、 前記ｎ型エピタキシャル層上の、それぞれソース及びドレインを規定するオー
    ム接点と、 前記オーム接点間すなわち前記ソースと前記ドレインとの間の前記ｎ型エピタ
    キシャル層上のショットキー金属接点であって、前記ショットキー金属接点にバ
    イアスが印加されると前記ソースと前記ドレインとの間の前記ｎ型エピタキシャ
    ル層内にアクティブチャネルを形成するショットキー金属接点と、 を備えることを特徴とする金属半導体電界効果トランジスタ。
  2. 【請求項２】 前記半絶縁性基板が、前記基板の抵抗率を支配するレベルよ
    り低い、深いレベルのドーパントを有することを特徴とする請求項１に記載の金
    属半導体電界効果トランジスタ。
  3. 【請求項３】 前記半絶縁性の炭化ケイ素基板が約１×１０16ｃｍ-3未満の
    重金属、遷移元素、及び深いレベルのトラッピング元素を含むことを特徴とする
    請求項１に記載の金属半導体電界効果トランジスタ。
  4. 【請求項４】 前記半絶縁性の炭化ケイ素基板が約１×１０14ｃｍ-3未満の
    重金属、遷移元素、及び深いレベルのトラッピング元素を含むことを特徴とする
    請求項１に記載の金属半導体電界効果トランジスタ。
  5. 【請求項５】 前記ｎ型エピタキシャル層上のｎ型炭化ケイ素のキャップ層
    と、 前記キャップ層内の第１の凹部と、 前記キャップ層内の前記第１の凹部の中の、前記ｎ型エピタキシャル層内の第
    ２の凹部と、 前記オーム接点間すなわち前記ソースと前記ドレインとの間の前記ｎ型エピタ
    キシャル層上のショットキー金属接点であって、前記ショットキー金属接点にバ
    イアスが印加されると前記ソースと前記ドレインとの間の前記ｎ型エピタキシャ
    ル層内にアクティブチャネルを形成する、前記ｎ型エピタキシャル層内の前記凹
    部の中のショットキー金属接点と、 を備えることを特徴とする請求項１に記載の金属半導体電界効果トランジスタ。
  6. 【請求項６】 前記ｎ型エピタキシャル層と前記キャップ層とがほぼ同じキ
    ャリア濃度を有することを特徴とする請求項５に記載の金属半導体電界効果トラ
    ンジスタ。
  7. 【請求項７】 前記ｎ型エピタキシャル層内の前記凹部が約２０ｎｍから約
    １２０ｎｍまでの深さに伸びることを特徴とする請求項５に記載のトランジスタ
    。
  8. 【請求項８】 前記キャップ層のドーパントレベルが約１×１０15ｃｍ-3か
    ら約５×１０17ｃｍ-3であることを特徴とする請求項５に記載のトランジスタ。
  9. 【請求項９】 前記キャップ層の厚さが約５０ｎｍから約３００ｎｍである
    ことを特徴とする請求項５に記載のトランジスタ。
  10. 【請求項１０】 前記オーム接点が前記ｎ型エピタキシャル層の直ぐ上に存
    在することを特徴とする請求項１に記載のトランジスタ。
  11. 【請求項１１】 前記ｎ型エピタキシャル層と前記オーム接点との間にｎ+
    炭化ケイ素の領域をさらに備えることを特徴とする請求項１に記載のトランジス
    タ。
  12. 【請求項１２】 前記オーム接点が前記ｎ型エピタキシャル層の直ぐ上にニ
    ッケル接点を含むことを特徴とする請求項１に記載のトランジスタ。
  13. 【請求項１３】 前記オーム接点及び前記ショットキー金属接点の上に上部
    層をさらに備えることを特徴とする請求項１に記載のトランジスタ。
  14. 【請求項１４】 前記オーム接点がニッケルを含み、かつ前記上部層がチタ
    ン、プラチナ及び金の層を含むことを特徴とする請求項１３に記載のトランジス
    タ。
  15. 【請求項１５】 前記ｎ型エピタキシャル層が、前記トランジスタの周辺部
    を規定する、前記ｎ型層を通って伸びる側壁を有するメサを形成することを特徴
    とする請求項１に記載のトランジスタ。
  16. 【請求項１６】 前記メサが、前記基板及び前記基板内に伸びるメサの側壁
    をさらに含むことを特徴とする請求項１５に記載のトランジスタ。
  17. 【請求項１７】 前記メサの側壁及び前記ｎ型エピタキシャル層の露出部上
    に保護層をさらに含むことを特徴とする請求項１５に記載のトランジスタ。
  18. 【請求項１８】 前記保護層がＯＮＯの保護層であることを特徴とする請求
    項１７に記載のトランジスタ。
  19. 【請求項１９】 前記ｎ型層の反対側の前記基板上に形成された金属被覆部
    をさらに含むことを特徴とする請求項１に記載のトランジスタ。
  20. 【請求項２０】 前記基板の厚さが約１００μｍ以下であることを特徴とす
    る請求項１９に記載のトランジスタ。
  21. 【請求項２１】 前記金属被覆部が、ＡｕＧｅの共融合金の上部層でコート
    されたチタン、プラチナ及び金の層を含むことを特徴とする請求項１９に記載の
    トランジスタ。
  22. 【請求項２２】 前記ショットキー金属接点が、前記ｎ型エピタキシャル層
    の直ぐ上にクロムの第１のゲート層を含むことを特徴とする請求項１に記載のト
    ランジスタ。
  23. 【請求項２３】 前記ショットキー金属接点が、前記第１のゲート層上にプ
    ラチナ及び金の層から成る上部層をさらに含むことを特徴とする請求項２２に記
    載のトランジスタ。
  24. 【請求項２４】 前記ショットキー金属接点がキノコ形のゲートであること
    を特徴とする請求項２３に記載のトランジスタ。
  25. 【請求項２５】 前記ｎ型エピタキシャル層内に凹部をさらに含み、かつ前
    記第１のゲート層が前記ｎ型エピタキシャル層内の前記凹部の中に形成されるこ
    とを特徴とする請求項２４に記載のトランジスタ。
  26. 【請求項２６】 前記キノコ形のゲートが前記凹部に対して自己整列するこ
    とを特徴とする請求項２４に記載のトランジスタ。
  27. 【請求項２７】 前記基板と前記ｎ型エピタキシャル層との間に形成された
    未ドープの炭化ケイ素のバッファ層をさらに含むことを特徴とする請求項１に記
    載のトランジスタ。
  28. 【請求項２８】 前記基板と前記ｎ型エピタキシャル層との間に形成された
    ｎ型の導電性炭化ケイ素のバッファ層をさらに含むことを特徴とする請求項１に
    記載のトランジスタ。
  29. 【請求項２９】 前記基板と前記ｎ型エピタキシャル層との間に形成された
    ｐ型炭化ケイ素のバッファ層をさらに含むことを特徴とする請求項１に記載のト
    ランジスタ。
  30. 【請求項３０】 前記ｐ型エピタキシャル層上に形成されたオーム接点をさ
    らに含むことを特徴とする請求項２９に記載のトランジスタ。
  31. 【請求項３１】 前記ｐ型エピタキシャル層内に形成されたｐ+炭化ケイ素
    の井戸領域をさらに含み、かつ前記オーム接点が前記ｐ+井戸領域上に形成され
    ることを特徴とする請求項３０に記載のトランジスタ。
  32. 【請求項３２】 前記ｐ型エピタキシャル層が、 第１のｐ型エピタキシャル層と、 第２のｐ型エピタキシャル層とを備え、前記第１のｐ型エピタキシャル層のド
    ーピング濃度が前記第２のｐ型エピタキシャル層のドーピング濃度よりも高い、 ことを特徴とする請求項３０に記載のトランジスタ。
  33. 【請求項３３】 炭化ケイ素の基板と、 前記基板上のｎ型導電性炭化ケイ素のｎ型エピタキシャル層と、 前記ｎ型エピタキシャル層上の、それぞれソース及びドレインを規定するオー
    ム接点と、 前記ｎ型エピタキシャル層上のｎ型炭化ケイ素のキャップ層と、 前記キャップ層内の第１の凹部と、 前記キャップ層内の前記第１の凹部の中の、前記ｎ型エピタキシャル層内の第
    ２の凹部と、 前記オーム接点間すなわち前記ソースと前記ドレインとの間の前記ｎ型エピタ
    キシャル層上のショットキー金属接点であって、前記ショットキー金属接点にバ
    イアスが印加されると前記ソースと前記ドレインとの間の前記ｎ型エピタキシャ
    ル層内にアクティブチャネルを形成する、前記ｎ型エピタキシャル層内の前記凹
    部の中のショットキー金属接点と、 を備えることを特徴とする金属半導体電界効果トランジスタ。
  34. 【請求項３４】 前記ｎ型エピタキシャル層と前記キャップ層とがほぼ同じ
    キャリア濃度を有することを特徴とする請求項３３に記載の金属半導体電界効果
    トランジスタ。
  35. 【請求項３５】 前記ｎ型エピタキシャル層内の前記凹部が約２０ｎｍから
    約１２０ｎｍまでの深さに伸びることを特徴とする請求項３３に記載のトランジ
    スタ。
  36. 【請求項３６】 前記キャップ層のドーパントレベルが約１×１０15ｃｍ-3 から約５×１０17ｃｍ-3であることを特徴とする請求項３３に記載のトランジス
    タ。
  37. 【請求項３７】 前記キャップ層の厚さが約５０ｎｍから約３００ｎｍであ
    ることを特徴とする請求項３３に記載のトランジスタ。
  38. 【請求項３８】 前記オーム接点が前記ｎ型エピタキシャル層の直ぐ上に存
    在することを特徴とする請求項３３に記載のトランジスタ。
  39. 【請求項３９】 前記ｎ型エピタキシャル層と前記オーム接点との間にｎ+
    炭化ケイ素の領域をさらに備えることを特徴とする請求項３３に記載のトランジ
    スタ。
  40. 【請求項４０】 前記オーム接点が前記ｎ型エピタキシャル層の直ぐ上にニ
    ッケル接点を含むことを特徴とする請求項３３に記載のトランジスタ。
  41. 【請求項４１】 前記オーム接点及び前記ショットキー金属接点の上に上部
    層をさらに備えることを特徴とする請求項３３に記載のトランジスタ。
  42. 【請求項４２】 前記オーム接点がニッケルを含み、かつ前記上部層がチタ
    ン、プラチナ及び金の層を含むことを特徴とする請求項４１に記載のトランジス
    タ。
  43. 【請求項４３】 前記ｎ型エピタキシャル層が、前記トランジスタの周辺部
    を規定する、前記ｎ型層を通って伸びる側壁を有するメサを形成することを特徴
    とする請求項３３に記載のトランジスタ。
  44. 【請求項４４】 前記メサが、前記基板及び前記基板内に伸びる前記メサの
    側壁をさらに含むことを特徴とする請求項４３に記載のトランジスタ。
  45. 【請求項４５】 前記メサの側壁及び前記ｎ型エピタキシャル層の露出部上
    に保護層をさらに含むことを特徴とする請求項４３に記載のトランジスタ。
  46. 【請求項４６】 前記保護層がＯＮＯの保護層であることを特徴とする請求
    項４５に記載のトランジスタ。
  47. 【請求項４７】 前記ｎ型層の反対側の前記基板上に形成された金属被覆部
    をさらに含むことを特徴とする請求項３３に記載のトランジスタ。
  48. 【請求項４８】 請求項４７に記載のトランジスタであって、前記基板の厚
    さが約１００μｍ以下であることを特徴とするトランジスタ。
  49. 【請求項４９】 前記金属被覆部が、ＡｕＧｅの共融合金の上部層でコート
    されたチタン、プラチナ及び金の層を含むことを特徴とする請求項４７に記載の
    トランジスタ。
  50. 【請求項５０】 前記ショットキー金属接点が、前記ｎ型エピタキシャル層
    の直ぐ上にクロムの第１のゲート層を含むことを特徴とする請求項３３に記載の
    トランジスタ。
  51. 【請求項５１】 前記ショットキー金属接点が、前記第１のゲート層上にプ
    ラチナ及び金の層から成る上部層をさらに含むことを特徴とする請求項５０に記
    載のトランジスタ。
  52. 【請求項５２】 前記ショットキー金属接点がキノコ形のゲートであること
    を特徴とする 請求項５１に記載のトランジスタ。
  53. 【請求項５３】 前記キノコ形のゲートが前記第２の凹部に対して自己整列
    することを特徴とする請求項５２に記載のトランジスタ。
  54. 【請求項５４】 前記基板と前記ｎ型エピタキシャル層との間に形成された
    未ドープの炭化ケイ素のバッファ層をさらに含むことを特徴とする請求項３３に
    記載のトランジスタ。
  55. 【請求項５５】 前記基板と前記ｎ型エピタキシャル層との間に形成された
    ｎ型の導電性炭化ケイ素のバッファ層をさらに含むことを特徴とする請求項３３
    に記載のトランジスタ。
  56. 【請求項５６】 前記基板と前記ｎ型エピタキシャル層との間に形成された
    ｐ型炭化ケイ素のバッファ層をさらに含むことを特徴とする請求項３３に記載の
    トランジスタ。
  57. 【請求項５７】 前記ｐ型エピタキシャル層上に形成されたオーム接点をさ
    らに含むことを特徴とする請求項５６に記載のトランジスタ。
  58. 【請求項５８】 前記ｐ型エピタキシャル層内に形成されたｐ+炭化ケイ素
    の井戸領域をさらに含み、かつ前記オーム接点が前記ｐ+井戸領域上に形成され
    ることを特徴とする請求項５７に記載のトランジスタ。
  59. 【請求項５９】 前記ｐ型エピタキシャル層が、 第１のｐ型エピタキシャル層と、 第２のｐ型エピタキシャル層とを備え、前記第１のｐ型エピタキシャル層のド
    ーピング濃度が前記第２のｐ型エピタキシャル層のドーピング濃度よりも高い、 ことを特徴とする請求項５７に記載のトランジスタ。
  60. 【請求項６０】 大きな単結晶の炭化ケイ素の基板と、 前記基板上のｎ型導電性炭化ケイ素のｎ型エピタキシャル層と、 前記基板と前記ｎ型エピタキシャル層との間の、キャリア濃度が約１×１０16 から約１×１０17ｃｍ-3に選択的にドープされたｐ型導電性炭化ケイ素のｐ型エ
    ピタキシャル層と、 前記ｎ型エピタキシャル層上の、それぞれソース及びドレインを規定するオー
    ム接点と、 前記オーム接点間すなわち前記ソースと前記ドレインとの間の前記ｎ型エピタ
    キシャル層上のショットキー金属接点であって、前記ショットキー金属接点にバ
    イアスが印加されると前記ソースと前記ドレインとの間の前記ｎ型エピタキシャ
    ル層内にアクティブチャネルを形成するショットキー金属接点と、 を備えることを特徴とする金属半導体電界効果トランジスタ。
  61. 【請求項６１】 前記ｐ型エピタキシャル層のキャリア濃度が約３×１０16 から約５×１０16ｃｍ-3であることを特徴とする請求項６０に記載のトランジス
    タ。
  62. 【請求項６２】 前記オーム接点が前記ｎ型エピタキシャル層の直ぐ上に存
    在することを特徴とする請求項６０に記載のトランジスタ。
  63. 【請求項６３】 前記ｎ型エピタキシャル層と前記オーム接点との間にｎ+
    炭化ケイ素の領域をさらに備えることを特徴とする請求項６０に記載のトランジ
    スタ。
  64. 【請求項６４】 前記オーム接点が前記ｎ型エピタキシャル層の直ぐ上にニ
    ッケル接点を含むことを特徴とする請求項６０に記載のトランジスタ。
  65. 【請求項６５】 前記オーム接点及び前記ショットキー金属接点の上に上部
    層をさらに備えることを特徴とする請求項６０に記載のトランジスタ。
  66. 【請求項６６】 前記オーム接点がニッケルを含み、かつ前記上部層がチタ
    ン、プラチナ及び金の層を含むことを特徴とする請求項６４に記載のトランジス
    タで。
  67. 【請求項６７】 前記ｎ型エピタキシャル層及びｐ型エピタキシャル層が、
    前記トランジスタの周辺部を規定する、前記ｎ型層から前記ｐ型層に伸びる側壁
    を有するメサを形成することを特徴とする請求項６０に記載のトランジスタ。
  68. 【請求項６８】 前記メサが、前記基板及び前記基板内に伸びる前記メサの
    側壁をさらに含むことを特徴とする請求項６７に記載のトランジスタ。
  69. 【請求項６９】 前記メサの側壁及び前記ｎ型エピタキシャル層の露出部上
    に保護層をさらに含むことを特徴とする請求項６７に記載のトランジスタ。
  70. 【請求項７０】 前記保護層がＯＮＯの保護層であることを特徴とする請求
    項６９に記載のトランジスタ。
  71. 【請求項７１】 前記ｎ型層の反対側の前記基板上に形成された金属被覆部
    をさらに含むことを特徴とする請求項６０に記載のトランジスタ。
  72. 【請求項７２】 前記基板の厚さが約１００μｍ以下であることを特徴とす
    る請求項７１に記載のトランジスタ。
  73. 【請求項７３】 前記金属被覆部が、ＡｕＧｅの共融合金の上部層でコート
    されたチタン、プラチナ及び金の層を含むことを特徴とする請求項７１に記載の
    トランジスタ。
  74. 【請求項７４】 前記ショットキー金属接点が、前記ｎ型エピタキシャル層
    の直ぐ上にクロムの第１のゲート層を含むことを特徴とする請求項６０に記載の
    トランジスタ。
  75. 【請求項７５】 前記ショットキー金属接点が、前記第１のゲート層上にプ
    ラチナ及び金の層から成る上部層をさらに含むことを特徴とする請求項７４に記
    載のトランジスタ。
  76. 【請求項７６】 前記ショットキー金属接点がキノコ形のゲートであること
    を特徴とする請求項７５に記載のトランジスタ。
  77. 【請求項７７】 前記ｎ型エピタキシャル層内に凹部をさらに含み、かつ前
    記第１のゲート層が前記ｎ型エピタキシャル層内の前記凹部の中に形成されるこ
    とを特徴とする請求項７６に記載のトランジスタ。
  78. 【請求項７８】 前記キノコ形のゲートが前記凹部に対して自己整列するこ
    とを特徴とする請求項７６に記載のトランジスタ。
  79. 【請求項７９】 前記ｎ型エピタキシャル層上のｎ型炭化ケイ素のキャップ
    層と、 前記キャップ層内の凹部と、 前記キャップ層内の前記凹部の中の、前記ｎ型エピタキシャル層の中の凹部と
    、 をさらに含み、 前記ショットキー金属接点が前記ｎ型エピタキシャル層内の前記凹部の中にあ
    る、 ことを特徴とする請求項６０に記載のトランジスタ。
  80. 【請求項８０】 前記ｎ型エピタキシャル層内の前記凹部が約２０ｎｍから
    約１２０ｎｍの深さに伸びることを特徴とする請求項７９に記載のトランジスタ
    。
  81. 【請求項８１】 前記キャップ層が前記ｎ型エピタキシャル層と同じレベル
    にドープされることを特徴とする請求項７９に記載のトランジスタ。
  82. 【請求項８２】 前記キャップ層のドーパントレベルが約１×１０15ｃｍ-3 から約５×１０17ｃｍ-3であることを特徴とする請求項７９に記載のトランジス
    タ。
  83. 【請求項８３】 前記キャップ層の厚さが約５０ｎｍから約３００ｎｍであ
    ることを特徴とする請求項７９に記載のトランジスタ。
  84. 【請求項８４】 前記基板が半絶縁性の炭化ケイ素から構成することを特徴
    とする請求項６０に記載のトランジスタ。
  85. 【請求項８５】 前記半絶縁性の炭化ケイ素が深いレベルのドーパントをほ
    とんど含まないことを特徴とする請求項８４に記載のトランジスタ。
  86. 【請求項８６】 前記ｐ型エピタキシャル層に対する接点をさらに含むこと
    を特徴とする請求項６０に記載のトランジスタ。
  87. 【請求項８７】 前記ｐ型エピタキシャル層内に形成されたｐ+井戸領域を
    さらに含み、 前記ｐ型エピタキシャル層に対する前記接点が前記ｐ+井戸領域上に形成され
    る、 ことを特徴とする請求項８６に記載のトランジスタ。
  88. 【請求項８８】 前記ｐ型エピタキシャル層が、 前記基板上に形成された第１のｐ型導電性の炭化ケイ素の層と、 前記基板上に形成された第２のｐ型導電性の炭化ケイ素の層とを備え、前記第
    １のｐ型導電性の炭化ケイ素の層が前記第２のｐ型導電性の炭化ケイ素の層より
    も深くドープされる、 ことを特徴とする請求項８６に記載のトランジスタ。
  89. 【請求項８９】 炭化ケイ素基板上のｎ型導電性の炭化ケイ素のｎ型層と、 前記ｎ型エピタキシャル層上の間隔を空けた、それぞれソース及びドレインを
    規定するオーム接点と、 ショットキー金属接点を設けて、バイアスが前記ショットキー金属接点に印加
    される場合に前記ソースと前記ドレインとの間の前記ｎ型層内にアクティブチャ
    ネルを形成するための、前記オーム接点間すなわち前記ソースと前記ドレインと
    の間の前記ｎ型層上のクロム領域と、 を備えることを特徴とする金属半導体電界効果トランジスタ。
  90. 【請求項９０】 前記基板と前記ｎ型層との間にｐ型導電性の炭化ケイ素の
    ｐ型層をさらに含むことを特徴とする請求項８９に記載のトランジスタ。
  91. 【請求項９１】 前記ｐ型エピタキシャル層上に形成されたオーム接点をさ
    らに含むことを特徴とする請求項９０に記載のトランジスタ。
  92. 【請求項９２】 前記ｐ型層内に形成されたｐ+炭化ケイ素の井戸領域をさ
    らに含み、かつ前記オーム接点が前記ｐ+井戸領域上に形成されることを特徴と
    する請求項９１に記載のトランジスタ。
  93. 【請求項９３】 前記ｐ型層が、 第１のｐ型エピタキシャル層と、 第２のｐ型エピタキシャル層とを備え、前記第１のｐ型エピタキシャル層のド
    ーピング濃度が前記第２のｐ型エピタキシャル層のドーピング濃度よりも高い、 ことを特徴とする請求項９１に記載のトランジスタ。
  94. 【請求項９４】 前記ｎ型エピタキシャル層と前記オーム接点との間にｎ+
    の炭化ケイ素の領域をさらに含むことを特徴とする請求項８９に記載のトランジ
    スタ。
  95. 【請求項９５】 前記オーム接点及び前記ショットキー金属接点の上に上部
    層をさらに備えることを特徴とする請求項８９に記載のトランジスタ。
  96. 【請求項９６】 前記オーム接点がニッケルを含み、かつ前記上部層がチタ
    ン、プラチナ及び金の層を含むことを特徴とする請求項９５に記載のトランジス
    タ。
  97. 【請求項９７】 前記ｎ型層及びｐ型層が、前記トランジスタの周辺部を規
    定する、前記ｎ型層から前記ｐ型層に伸びる側壁を有するメサを形成することを
    特徴とする請求項９０に記載のトランジスタ。
  98. 【請求項９８】 前記メサが、前記基板及び前記基板内に伸びる前記メサの
    側壁をさらに含むことを特徴とする請求項９７に記載のトランジスタ。
  99. 【請求項９９】 前記メサの側壁及び前記ｎ型エピタキシャル層の露出部上
    に保護層をさらに含むことを特徴とする請求項９７に記載のトランジスタ。
  100. 【請求項１００】 前記保護層がＯＮＯの保護層であることを特徴とする請
    求項９９に記載のトランジスタ。
  101. 【請求項１０１】 前記ｎ型層の反対側の前記基板上に形成された金属被覆
    部をさらに含むことを特徴とする請求項８９に記載のトランジスタ。
  102. 【請求項１０２】 前記基板の厚さが約１００μｍ以下であることを特徴と
    する請求項１０１に記載のトランジスタ。
  103. 【請求項１０３】 前記金属被覆部が、ＡｕＧｅの共融合金の上部層でコー
    トされたチタン、プラチナ及び金の層を含むことを特徴とする請求項１０１に記
    載のトランジスタ。
  104. 【請求項１０４】 前記ショットキー金属接点が、前記クロム領域上にプラ
    チナ及び金の層から成る上部層をさらに含むことを特徴とする請求項９７に記載
    のトランジスタ。
  105. 【請求項１０５】 前記ショットキー金属接点がキノコ形のゲートであるこ
    とを特徴とする請求項８９に記載のトランジスタ。
  106. 【請求項１０６】 前記ｎ型層内に凹部をさらに含み、かつ前記クロム領域
    が前記ｎ型層内の前記凹部の中に形成されることを特徴とする請求項８９に記載
    のトランジスタ。
  107. 【請求項１０７】 前記クロム領域が自己整列することを特徴とする請求項
    １０６に記載のトランジスタ。
  108. 【請求項１０８】 前記オーム接点が前記ｎ型エピタキシャル層の直ぐ上に
    存在することを特徴とする請求項８９に記載のトランジスタ。
  109. 【請求項１０９】 大きな単結晶の炭化ケイ素の基板と、 前記基板上のｎ型導電性炭化ケイ素のｎ型エピタキシャル層と、 前記ｎ型エピタキシャル層上の、それぞれソース及びドレインを規定するオー
    ム接点と、 前記オーム接点間すなわち前記ソースと前記ドレインとの間の前記ｎ型エピタ
    キシャル層上のショットキー金属接点であって、前記ショットキー金属接点にバ
    イアスが印加されると前記ソースと前記ドレインとの間の前記ｎ型エピタキシャ
    ル層内にアクティブチャネルを形成するショットキー金属接点と、 メサの側壁及び前記ｎ型エピタキシャル層の露出部上のＯＮＯ保護層と、 を備え、 前記ｎ型エピタキシャル層がトランジスタの周辺部を規定する、ｎ型層内に伸
    びる前記側壁を有する前記メサを形成する、 ことを特徴とする金属半導体電界効果トランジスタ。
  110. 【請求項１１０】 前記メサが、前記基板及び前記基板内に伸びる前記メサ
    の側壁をさらに含むことを特徴とする請求項１０９に記載のトランジスタ。
  111. 【請求項１１１】 前記基板と前記ｎ型エピタキシャル層との間にｐ型の導
    電性炭化ケイ素のｐ型エピタキシャル層をさらに備え、 前記メサの前記側壁が前記ｎ型層から前記ｐ型層に伸びる、 ことを特徴とする請求項１０９に記載のトランジスタ。
  112. 【請求項１１２】 前記ｐ型エピタキシャル層上に形成されたオーム接点を
    さらに含むことを特徴とする請求項１１１に記載のトランジスタ。
  113. 【請求項１１３】 前記ｐ型エピタキシャル層内に形成されたｐ+炭化ケイ
    素の井戸領域をさらに含み、かつ前記オーム接点が前記ｐ+井戸領域上に形成さ
    れることを特徴とする請求項１１２に記載のトランジスタ。
  114. 【請求項１１４】 前記ｐ型エピタキシャル層が、 第１のｐ型エピタキシャル層と、 第２のｐ型エピタキシャル層とを備え、前記第１のｐ型エピタキシャル層のド
    ーピング濃度が前記第２のｐ型エピタキシャル層のドーピング濃度よりも高い、 ことを特徴とする請求項１１２に記載のトランジスタ。
  115. 【請求項１１５】 前記オーム接点が前記ｎ型エピタキシャル層の直ぐ上に
    存在することを特徴とする請求項１０９に記載のトランジスタ。
  116. 【請求項１１６】 前記ｎ型エピタキシャル層と前記オーム接点との間にｎ+ の炭化ケイ素の領域をさらに含むことを特徴とする請求項１０９に記載のトラ
    ンジスタ。
  117. 【請求項１１７】 前記オーム接点が前記ｎ型エピタキシャル層の直ぐ上に
    ニッケル接点を含むことを特徴とする請求項１０９に記載のトランジスタ。
  118. 【請求項１１８】 前記オーム接点及び前記ショットキー金属接点の上に上
    部層をさらに備えることを特徴とする請求項１０９に記載のトランジスタ。
  119. 【請求項１１９】 前記オーム接点がニッケルを含み、かつ前記上部層がチ
    タン、プラチナ及び金の層を含むことを特徴とする請求項１１８に記載のトラン
    ジスタ。
  120. 【請求項１２０】 前記ｎ型層の反対側の前記基板上に形成された金属被覆
    部をさらに含むことを特徴とする請求項１０９に記載のトランジスタ。
  121. 【請求項１２１】 前記基板の厚さが約１００μｍ以下であることを特徴と
    する請求項１２０に記載のトランジスタ。
  122. 【請求項１２２】 前記金属被覆部が、ＡｕＧｅの共融合金の上部層でコー
    トされたチタン、プラチナ及び金の層を含むことを特徴とする請求項１２０に記
    載のトランジスタ。
  123. 【請求項１２３】 前記ショットキー金属接点がキノコ形のゲートであるこ
    とを特徴とする請求項１０９に記載のトランジスタ。
  124. 【請求項１２４】 前記ｎ型エピタキシャル層内に凹部をさらに含み、かつ
    前記ゲート接点が前記ｎ型エピタキシャル層内の前記凹部の中に形成されること
    を特徴とする請求項１０９に記載のトランジスタ。
  125. 【請求項１２５】 前記ゲート接点が自己整列形のゲート接点であることを
    特徴とする請求項１２４に記載のトランジスタ。
  126. 【請求項１２６】 深いレベルのドーパントをほとんど含んでいない半絶縁
    性の炭化ケイ素基板と、 前記半絶縁性の炭化ケイ素基板上の炭化ケイ素のバッファ層と、 前記バッファ層上のｎ型エピタキシャル層と、 前記ｎ型エピタキシャル層上のキャップ層と、 前記ｎ型エピタキシャル層上の、それぞれソース及びドレインを規定するオー
    ム接点と、 前記ソースと前記ドレインの接点との間の前記キャップ層内の第１の凹部と、 前記第１の凹部の中の前記ｎ型エピタキシャル層内の第２の凹部と、 前記オーム接点間すなわち前記ソースと前記ドレインとの間の前記ｎ型エピタ
    キシャル層上のショットキー金属接点であって、前記ショットキー金属接点にバ
    イアスが印加されると前記ソースと前記ドレインとの間の前記ｎ型エピタキシャ
    ル層内にアクティブチャネルを形成する、前記第２の凹部内の前記ｎ型エピタキ
    シャル層上にクロム層を含むショットキー金属接点と、 メサの側壁及び前記ｎ型エピタキシャル層の露出部上のＯＮＯ保護層と、 を備え、 前記ｎ型エピタキシャル層がトランジスタの周辺部を規定する、ｎ型層内に伸
    びる前記側壁を有する前記メサを形成する、 ことを特徴とする金属半導体電界効果トランジスタ。
  127. 【請求項１２７】 前記バッファ層が前記基板と前記ｎ型エピタキシャル層
    との間の、キャリア濃度が約１×１０16から約１×１０17ｃｍ-3に選択的にドー
    プされたｐ型導電性炭化ケイ素のｐ型エピタキシャル層を含むことを特徴とする
    請求項１２６に記載のトランジスタ。
  128. 【請求項１２８】 前記バッファ層が未ドープの炭化ケイ素を含むことを特
    徴とする請求項１２６に記載のトランジスタ。
  129. 【請求項１２９】 炭化ケイ素の半導体素子の保護層を製造する方法であっ
    て、 前記炭化ケイ素の半導体素子上に酸化被膜を形成するステップと、 ＮＯ環境の中で前記酸化被膜をアニールするステップと、 を含むことを特徴とする方法。
  130. 【請求項１３０】 前記酸化被膜を形成するステップが酸化被膜を熱的に成
    長させるステップを含むことを特徴とする請求項１２９に記載の方法。
  131. 【請求項１３１】 前記酸化被膜を形成するステップが前記炭化ケイ素の半
    導体素子上に酸化被膜を蒸着するステップを含むことを特徴とする請求項１２９
    に記載の方法。
  132. 【請求項１３２】 前記保護層がＯＮＯの保護層であり、前記アニールする
    ステップの後に、 酸化したＳｉＯ2層上にＳｉ3Ｎ4の層を蒸着するステップと、 前記Ｓｉ3Ｎ4の層を酸化するステップと、 が続くことを特徴とする請求項１２９に記載の方法。
  133. 【請求項１３３】 前記酸化被膜を形成するステップが、 Ｈ2環境で前記基板、前記ｐ型エピタキシャル層及び前記ｎ型エピタキシャル
    層の露出部を高温アニールするステップと、 前記基板、前記ｐ型エピタキシャル層及び前記ｎ型エピタキシャル層の前記露
    出部上にＳｉＯ2層を形成するステップと、 前記ＳｉＯ2層をアルゴン環境でアニールするステップと、 前記ＳｉＯ2層を酸化するステップと、 を含むことを特徴とする請求項１３２に記載の方法。
  134. 【請求項１３４】 金属半導体電界効果トランジスタを製造する方法であっ
    て、 単結晶の炭化ケイ素の基板上に、キャリア濃度が約１×１０16から約１×１０17 ｃｍ-3に選択的にドープされたｐ型導電性炭化ケイ素のｐ型エピタキシャル層
    を形成するステップと、 前記ｐ型エピタキシャル層上に、前記トランジスタの周辺部を規定する、ｎ型
    層内に伸びる側壁を有するメサを形成するｎ型導電性炭化ケイ素の前記ｎ型エピ
    タキシャル層を形成するステップと、 前記ｎ型エピタキシャル層上に、それぞれソース及びドレインを規定するオー
    ム接点を形成するステップと、 前記オーム接点の間、従って、前記ソースと前記ドレインとの間の前記ｎ型エ
    ピタキシャル層上にショットキー金属接点を形成するステップと、 前記メサと前記ｎ型エピタキシャル層の露出部との上にＯＮＯ保護層を形成す
    るステップと、 を含むことを特徴とする方法。
  135. 【請求項１３５】 メサを形成するために、前記ｎ型エピタキシャル層及び
    前記ｐ型エピタキシャル層をエッチングするステップをさらに含むことを特徴と
    する請求項１３４に記載の方法。
  136. 【請求項１３６】 前記オーム接点を形成するステップ及び前記ショットキ
    ーゲート接点を形成するステップが、 メサを形成するために、前記ｎ型エピタキシャル層及び前記ｐ型エピタキシャ
    ル層をエッチングするステップと、 前記メサの露出部上にＯＮＯ保護層を形成するステップと、 によって先行されることを特徴とする請求項１３４に記載の方法。
  137. 【請求項１３７】 前記ＯＮＯ保護層を形成するステップが、 Ｈ2環境で前記基板、前記ｐ型エピタキシャル層及び前記ｎ型エピタキシャル
    層の露出部を高温アニールするステップと、 前記基板、前記ｐ型エピタキシャル層及び前記ｎ型エピタキシャル層の前記露
    出部上にＳｉＯ2層を形成するステップと、 前記ＳｉＯ2層をアルゴン環境でアニールするステップと、 前記ＳｉＯ2層を酸化するステップと、 前記酸化されたＳｉＯ2層上にＳｉ3Ｎ4の層を蒸着するステップと、 前記Ｓｉ3Ｎ4の層を酸化するステップと、 を含むことを特徴とする請求項１３６に記載の方法。
  138. 【請求項１３８】 前記高温アニールが、約９００℃より高い温度で約１５
    分から約２時間行われることを特徴とする請求項１３７に記載の方法。
  139. 【請求項１３９】 前記アルゴンのアニールが約１２００℃の温度で約１時
    間実行されることを特徴とする請求項１３７に記載の方法。
  140. 【請求項１４０】 前記ＳｉＯ２層を形成するステップが、厚さが約５０か
    ら約５００オングストロームのＳｉＯ２層を形成するステップを含むことを特徴
    とする請求項１３７に記載の方法。
  141. 【請求項１４１】 前記ＳｉＯ２層を形成するステップが、約１２００℃の
    温度における乾式酸化工程によりＳｉＯ２層を形成するステップを含むことを特
    徴とする請求項１３７に記載の方法。
  142. 【請求項１４２】 前記ＳｉＯ２層を酸化するステップが、約９５０℃の温
    度で約１８０分間の湿式環境でＳｉＯ２層を酸化するステップを含むことを特徴
    とする請求項１３７に記載の方法。
  143. 【請求項１４３】 前記Ｓｉ３Ｎ４の層を蒸着するステップが、厚さが約２
    ００から約２０００オングストロームのＳｉ３Ｎ４の層を蒸着するステップを含
    むことを特徴とする請求項１３７に記載の方法。 【請求項１４３】 前記Ｓｉ３Ｎ４の層を蒸着するステップが、化学蒸着法
    によってＳｉ３Ｎ４の層を蒸着するステップを含むことを特徴とする請求項１３
    ７に記載の方法。
  144. 【請求項１４４】 前記Ｓｉ３Ｎ４の層を酸化するステップが、約９５０℃
    の温度で約１８０分間の湿式環境で前記Ｓｉ３Ｎ４の層を酸化するステップを含
    むことを特徴とする請求項１３７に記載の方法。
  145. 【請求項１４５】 前記Ｓｉ３Ｎ４の層を酸化するステップが、厚さが約２
    ０から約２００オングストロームの酸化被膜を設けるためのＳｉ３Ｎ４の層を酸
    化するステップを含むことを特徴とする請求項１３７に記載の方法。
  146. 【請求項１４６】 前記酸化されたＳｉＯ２層上に前記Ｓｉ３Ｎ４の層を蒸
    着するステップが、ＮＯ環境において酸化されたＳｉＯ２層をアニールするステ
    ップにより先行されることを特徴とする請求項１３７に記載の方法。
  147. 【請求項１４７】 前記ｎ型エピタキシャル層内にゲート凹部を形成するス
    テップをさらに含み、かつ前記ショットキーゲート接点を形成するステップが前
    記ゲート凹部内にショットキーゲート接点を形成するステップを含むことを特徴
    とする請求項１３４に記載の方法。
  148. 【請求項１４８】 前記ｎ型エピタキシャル層内にゲート凹部を設けるため
    に、前記ＯＮＯ保護層を貫通して前記ｎ型エピタキシャル層内にエッチングする
    ステップをさらに含み、 前記ショットキーゲート接点を形成するステップが、前記ＯＮＯ保護層をマス
    クとして利用して、前記ゲート凹部内にショットキーゲート接点を形成するステ
    ップを含むことを特徴とする請求項１４７に記載の方法。
  149. 【請求項１４９】 前記ゲート凹部のために前記ＯＮＯ保護層の開口部の側
    壁の中にリッジを設けるために、前記ＯＮＯ保護層を貫通してエッチングするス
    テップの後に、前記ＯＮＯ保護層をパターニングするステップが続き、 前記ゲート凹部内に前記ショットキーゲート接点を形成するステップが、前記
    ゲート凹部の中並びに前記ＯＮＯ保護層の前記側壁及びリッジの上にキノコ形の
    ゲート構造体を形成するステップを含む、 ことを特徴とする請求項１４８に記載の方法。
  150. 【請求項１５０】 前記ＯＮＯ保護層を貫通してエッチングするステップが
    、電子サイクロトロン共鳴及び誘導結合プラズマエッチングの少なくとも１つに
    よって実行されることを特徴とする請求項１４８に記載の方法。
  151. 【請求項１５１】 前記ゲート凹部を形成するステップが、 前記ｎ型エピタキシャル層上に炭化ケイ素のキャップ層を形成するステップと
    、 第１の凹部を設けるために前記キャップ層を貫通してエッチングするステップ
    と、 前記ｎ型エピタキシャル層内の前記第１の凹部の中に第２の凹部を設けるため
    に、前記ＯＮＯ保護層を貫通して前記ｎ型エピタキシャル層内にエッチングする
    ステップと、 によって先行され、 前記ＯＮＯ保護層を形成するステップが前記キャップ層上にＯＮＯ保護層を形
    成するステップを含み、 前記ショットキーゲート接点を形成するステップが、前記ＯＮＯ保護層をマス
    クとして利用して前記第２の凹部の中にショットキーゲート接点を形成するステ
    ップを含む、 ことを特徴とする請求項１４７に記載の方法。
  152. 【請求項１５２】 前記ソース及びドレインの領域を設けるために、前記ｎ
    型エピタキシャル層内にｎ＋井戸領域を注入するステップをさらに含み、かつ前
    記オーム接点を形成するステップが前記ｎ＋井戸領域上にオーム接点を形成する
    ステップを含むことを特徴とする請求項１３４に記載の方法。
  153. 【請求項１５３】 前記基板を薄くするステップと、 前記ｐ型エピタキシャル層の反対側の前記基板上に金属被覆層を形成するステ
    ップと、 をさらに含むことを特徴とする請求項１３４に記載の方法。
  154. 【請求項１５４】 前記金属被覆層を形成するステップが、 前記ｐ型エピタキシャル層の反対側の前記基板上にチタンの層を形成するステ
    ップと、 前記チタンの層の上にプラチナの層を形成するステップと、 前記プラチナの層の上に金の層を形成するステップと、 を含むことを特徴とする請求項１５３に記載の方法。
  155. 【請求項１５５】 前記金の層の上にＡｕＧｅの共融合金の層を形成するス
    テップをさらに含むことを特徴とする請求項１５３に記載の方法。
  156. 【請求項１５６】 炭化ケイ素の電界効果トランジスタ用のゲート構造体を
    製造する方法であって、 メサ終端炭化ケイ素の電界効果トランジスタの露出面上にＯＮＯ保護層を形成
    するステップと、 前記ＯＮＯ保護層内にゲートウィンドウを形成するステップと、 前記メサ終端炭化ケイ素のトランジスタのチャネル層内にゲート凹部を形成す
    るステップと、 前記チャネル層内の前記ゲート凹部の中にゲート接点を形成するステップと、 を含むことを特徴とする方法。
  157. 【請求項１５７】 前記ＯＮＯ保護層を形成するステップが、 Ｈ２環境で前記基板、前記ｐ型エピタキシャル層及び前記ｎ型エピタキシャル
    層の露出部を高温アニールするステップと、 前記基板、前記ｐ型エピタキシャル層及び前記ｎ型エピタキシャル層の前記露
    出部上にＳｉＯ２層を形成するステップと、 前記ＳｉＯ２層をアルゴン環境でアニールするステップと、 前記ＳｉＯ２層を酸化するステップと、 前記酸化されたＳｉＯ２層上にＳｉ３Ｎ４の層を蒸着するステップと、 前記Ｓｉ３Ｎ４の層を酸化するステップと、 を含むことを特徴とする請求項１５６に記載の方法。
  158. 【請求項１５８】 前記酸化されたＳｉＯ２層上に前記Ｓｉ３Ｎ４の層を蒸
    着するステップが、ＮＯ環境において酸化されたＳｉＯ２層をアニールするステ
    ップにより先行されることを特徴とする請求項１５７に記載の方法。
  159. 【請求項１５９】 前記高温アニールが、約９００℃より高い温度で約１５
    分から約２時間行われることを特徴とする請求項１５７に記載の方法。
  160. 【請求項１６０】 前記アルゴンのアニールが約１２００℃の温度で約１時
    間実行されることを特徴とする請求項１５７に記載の方法。
  161. 【請求項１６１】 前記ＳｉＯ２層を形成するステップが、ＳｉＯ２層を厚
    さが約５０から約５００オングストロームに形成するステップを含むことを特徴
    とする請求項１５７に記載の方法。
  162. 【請求項１６２】 前記ＳｉＯ２層を形成するステップが、約１２００℃の
    温度における乾式酸化工程によりＳｉＯ２層を形成するステップを含むことを特
    徴とする請求項１５７に記載の方法。
  163. 【請求項１６３】 前記ＳｉＯ２層を酸化するステップが、約９５０℃の温
    度で約１８０分間の湿式環境でＳｉＯ２層を酸化するステップを含むことを特徴
    とする請求項１５７に記載の方法。
  164. 【請求項１６４】 前記Ｓｉ３Ｎ４の層を蒸着するステップが、Ｓｉ３Ｎ４ の層を厚さが約２００から約２０００オングストロームに蒸着するステップを含
    むことを特徴とする請求項１５７に記載の方法。
  165. 【請求項１６５】 前記Ｓｉ３Ｎ４の層を蒸着するステップが、化学蒸着法
    によってＳｉ３Ｎ４の層を蒸着するステップを含むことを特徴とする請求項１５
    ７に記載の方法。
  166. 【請求項１６６】 前記Ｓｉ３Ｎ４の層を酸化するステップが、約９５０℃
    の温度で約１８０分間の湿式環境で前記Ｓｉ３Ｎ４の層を酸化するステップを含
    むことを特徴とする請求項１５７に記載の方法。
  167. 【請求項１６７】 前記Ｓｉ３Ｎ４の層を酸化するステップが、厚さが約２
    ０から約２００オングストロームの酸化被膜を設けるためにＳｉ３Ｎ４の層を酸
    化するステップを含むことを特徴とする請求項１５７に記載の方法。
  168. 【請求項１６８】 前記ゲート接点を形成するステップが、前記ＯＮＯ保護
    層をマスクとして利用して前記ゲート凹部内にゲート接点を形成するステップを
    含むことを特徴とする請求項１５６に記載の方法。
  169. 【請求項１６９】 前記ゲート凹部に対して前記ＯＮＯ保護層の開口部の側
    壁の中にリッジを設けるために、ＯＮＯ保護層をパターニングするステップをさ
    らに含み、 前記ゲート凹部内に前記ゲート接点を形成するステップが、前記ゲート凹部の
    中並びに前記ＯＮＯ保護層の前記側壁及びリッジの上にキノコ形のゲート構造体
    を形成するステップを含む、 ことを特徴とする請求項１６８に記載の方法。
  170. 【請求項１７０】 前記ゲートウィンドウを形成するステップ及びゲート凹
    部を形成するステップが、電子サイクロトロン共鳴及び誘導結合プラズマエッチ
    ングの少なくとも１つによって、前記ＯＮＯ保護層を貫通して前記チャネル層内
    にエッチングすることにより実行されることを特徴とする請求項１５６に記載の
    方法。
  171. 【請求項１７１】 金属半導体電界効果トランジスタを形成する方法であっ
    て、 炭化ケイ素の基板上にｎ型導電性炭化ケイ素のｎ型エピタキシャル層を形成す
    るステップと、 前記ｎ型エピタキシャル層上に、それぞれソース及びドレインを規定するオー
    ム接点を形成するステップと、 前記ｎ型エピタキシャル層上にｎ型炭化ケイ素のキャップ層を形成するステッ
    プと、 前記キャップ層内に第１の凹部を形成するステップと、 前記ｎ型エピタキシャル層内の、前記キャップ層の中の前記第１の凹部内に第
    ２の凹部を形成するステップと、 前記オーム接点間すなわち前記ソースと前記ドレインとの間の前記ｎ型エピタ
    キシャル層内の凹部内に、バイアスが印加されると前記ソースと前記ドレインと
    の間の前記ｎ型エピタキシャル層内にアクティブチャネルを形成するショットキ
    ー金属接点を形成するステップと、 を含むことを特徴とする方法。
  172. 【請求項１７２】 前記ｎ型エピタキシャル層を形成するステップ及び前記
    キャップ層を形成するステップが、１つの成長ステップの中で前記ｎ型エピタキ
    シャル層及び前記キャップ層をエピタキシャル成長させるステップを含むことを
    特徴とする請求項１７１に記載の方法。
  173. 【請求項１７３】 前記１つの成長ステップにおけるｎ型ドーパントの濃度
    が、前記キャップ層を成長させるために変更されることを特徴とする請求項１７
    ２に記載の方法。
  174. 【請求項１７４】 前記キャップ層の中に前記第１の凹部を形成するステッ
    プが、前記第１の凹部を形成するために前記キャップ層をパターニングするステ
    ップを含むことを特徴とする請求項１７１に記載の方法。
  175. 【請求項１７５】 前記キャップ層及び前記ｎ型エピタキシャル層を貫通し
    て伸びる側壁を有するメサを形成するステップをさらに含み、 前記第１の凹部を形成するために前記キャップ層をパターニングするステップ
    の後に、 前記メサ及び前記第１の凹部の露出面上にＯＮＯ保護層を形成するステップと
    、 前記ＯＮＯ保護層内の、前記第１の凹部の中にゲートウィンドウを形成するス
    テップと、 前記ｎ型エピタキシャル層内に第２の凹部を形成するステップと、 前記第２の凹部内にゲート接点を形成するステップと、 が続くことを特徴とする請求項１７２に記載の方法。
  176. 【請求項１７６】 前記ＯＮＯ保護層を形成するステップが、 Ｈ２環境で前記基板、前記ｐ型エピタキシャル層及び前記ｎ型エピタキシャル
    層の露出部を高温アニールするステップと、 前記基板、前記ｐ型エピタキシャル層及び前記ｎ型エピタキシャル層の前記露
    出部上にＳｉＯ２層を形成するステップと、 前記ＳｉＯ２層をアルゴン環境でアニールするステップと、 前記ＳｉＯ２層を酸化するステップと、 前記酸化されたＳｉＯ２層上にＳｉ３Ｎ４の層を蒸着するステップと、 前記Ｓｉ３Ｎ４の層を酸化するステップと、 を含むことを特徴とする請求項１７５に記載の方法。
  177. 【請求項１７７】 前記酸化されたＳｉＯ２層上に前記Ｓｉ３Ｎ４の層を蒸
    着するステップが、ＮＯ環境において酸化されたＳｉＯ２層をアニールするステ
    ップにより先行されることを特徴とする請求項１７６に記載の方法。
  178. 【請求項１７８】 前記ゲート接点を形成するステップが、前記ＯＮＯ保護
    層をマスクとして利用して前記第２の凹部内にゲート接点を形成するステップを
    含むことを特徴とする請求項１７５に記載の方法。
  179. 【請求項１７９】 前記第２の凹部内に前記ゲート接点を形成するステップ
    が、前記第２の凹部の中にキノコ形のゲート構造体を形成するステップを含むこ
    とを特徴とする請求項１７８に記載の方法。
  180. 【請求項１８０】 前記ゲートウィンドウを形成するステップ及び第２の凹
    部を形成するステップが、電子サイクロトロン共鳴及び誘導結合プラズマエッチ
    ングの少なくとも１つによって、前記ＯＮＯ保護層を貫通して前記ｎ型エピタキ
    シャル層内にエッチングすることにより実行されることを特徴とする請求項１７
    ５に記載の方法。
  181. 【請求項１８１】 前記基板を形成するステップが、深いレベルのドーパン
    トがほとんどない半絶縁性のＳｉＣ基板を形成するステップを含むことを特徴と
    する請求項１７１に記載の方法。
  182. 【請求項１８２】 前記基板と前記ｎ型エピタキシャル層との間にバッファ
    層を形成するステップをさらに含むことを特徴とする請求項１７１に記載の方法
    。
  183. 【請求項１８３】 前記バッファ層を形成するステップが、未ドープの炭化
    ケイ素のエピタキシャル層を形成するステップを含むことを特徴とする方法。
  184. 【請求項１８４】 請求項１８２に記載の方法であって、前記バッファ層を
    形成するステップが、ｎ型炭化ケイ素のエピタキシャル層を形成するステップを
    含むことを特徴とする請求項１８２に記載の方法。
  185. 【請求項１８５】 前記バッファ層を形成するステップが、ｐ型炭化ケイ素
    のエピタキシャル層を形成するステップを含むことを特徴とする請求項１８２に
    記載の方法。
  186. 【請求項１８６】 前記ｐ型エピタキシャル層を形成するステップが、 前記基板上に第１のｐ型エピタキシャル層を形成するステップと、 前記第１のｐ型エピタキシャル層上に、ドーパント濃度が前記第１のｐ型エピ
    タキシャル層よりも低い第２のｐ型エピタキシャル層を形成するステップと、 を含むことを特徴とする請求項１８３に記載の方法。
  187. 【請求項１８７】 前記ｐ型エピタキシャル層にオーム接点を形成するステ
    ップをさらに含むことを特徴とする請求項１８５に記載の方法。
  188. 【請求項１８８】 キャリア濃度が前記ｐ型エピタキシャル層よりも高いｐ
    型導電性の炭化ケイ素の領域を設けるために、前記ｐ型エピタキシャル層内にｐ
    型のドーパントを注入するステップをさらに含み、 前記オーム接点を形成するステップが、前記注入された領域上にオーム接点を
    形成するステップを含む、 ことを特徴とする請求項１８７に記載の方法。
  189. 【請求項１８９】前記オーム接点を形成するステップが、 前記キャップ層とＭＥＳＦＥＴのソース領域に隣接する領域内の前記ｎ型エピ
    タキシャル層とを貫通してグラウンド接点ウィンドウをエッチングするステップ
    と、 前記グラウンド接点ウィンドウ内にオーム接点を形成するステップと、 を含むことを特徴とする 請求項１８７に記載の方法。
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JP2012056444A Pending JP2012147005A (ja) 2000-05-10 2012-03-13 炭化ケイ素金属半導体電界効果トランジスタ及び炭化ケイ素の金属半導体電界効果トランジスタを製造する方法

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CA (1) CA2408582A1 (ja)
TW (1) TW492198B (ja)
WO (1) WO2001086727A2 (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006507683A (ja) * 2002-11-26 2006-03-02 クリー　インコーポレイテッド ソース領域の下にｐ型埋込み層を備えたトランジスタ及びその作製方法。
JP2007529885A (ja) * 2004-03-12 2007-10-25 セミサウス ラボラトリーズ， インコーポレーテッド 自己整列型炭化ケイ素半導体デバイスおよびそのデバイスの作成方法
JP2008091699A (ja) * 2006-10-03 2008-04-17 Furukawa Electric Co Ltd:The 半導体トランジスタの製造方法
JP2009509339A (ja) * 2005-09-16 2009-03-05 クリー インコーポレイテッド 炭化ケイ素パワーデバイスを有する半導体ウェハを処理する方法
JP2009176804A (ja) * 2008-01-22 2009-08-06 Nippon Steel Corp 電力変換素子
JP2012114480A (ja) * 2003-08-14 2012-06-14 Cree Inc 金属−炭化珪素オーミックコンタクトの局所的アニーリングおよびそのようにして形成された素子
WO2012108080A1 (ja) * 2011-02-07 2012-08-16 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US8921903B2 (en) 2006-12-18 2014-12-30 Sumitomo Electric Industries, Ltd. Lateral junction field-effect transistor
JP2015204329A (ja) * 2014-04-11 2015-11-16 新日鐵住金株式会社 炭化ケイ素ショットキーバリアダイオード
WO2016013658A1 (ja) * 2014-07-25 2016-01-28 株式会社タムラ製作所 半導体素子及びその製造方法、半導体基板、並びに結晶積層構造体
JP2016197737A (ja) * 2016-06-29 2016-11-24 株式会社タムラ製作所 半導体素子及びその製造方法、並びに結晶積層構造体

Families Citing this family (131)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6686616B1 (en) 2000-05-10 2004-02-03 Cree, Inc. Silicon carbide metal-semiconductor field effect transistors
US7009209B2 (en) * 2001-01-03 2006-03-07 Mississippi State University Research And Technology Corporation (Rtc) Silicon carbide and related wide-bandgap transistors on semi-insulating epitaxy for high-speed, high-power applications
EP1410444B1 (en) 2001-07-24 2012-08-22 Cree, Inc. Insulating Gate AlGaN/GaN HEMT
US6906350B2 (en) * 2001-10-24 2005-06-14 Cree, Inc. Delta doped silicon carbide metal-semiconductor field effect transistors having a gate disposed in a double recess structure
JP4009106B2 (ja) * 2001-12-27 2007-11-14 浜松ホトニクス株式会社 半導体受光素子、及びその製造方法
JP2003228320A (ja) * 2002-02-05 2003-08-15 Matsushita Electric Ind Co Ltd プラズマディスプレイ装置
DE10304722A1 (de) * 2002-05-11 2004-08-19 United Monolithic Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterbauelements
US7084423B2 (en) 2002-08-12 2006-08-01 Acorn Technologies, Inc. Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions
US6833556B2 (en) * 2002-08-12 2004-12-21 Acorn Technologies, Inc. Insulated gate field effect transistor having passivated schottky barriers to the channel
US7026650B2 (en) 2003-01-15 2006-04-11 Cree, Inc. Multiple floating guard ring edge termination for silicon carbide devices
US9515135B2 (en) 2003-01-15 2016-12-06 Cree, Inc. Edge termination structures for silicon carbide devices
US7898047B2 (en) * 2003-03-03 2011-03-01 Samsung Electronics Co., Ltd. Integrated nitride and silicon carbide-based devices and methods of fabricating integrated nitride-based devices
US7112860B2 (en) * 2003-03-03 2006-09-26 Cree, Inc. Integrated nitride-based acoustic wave devices and methods of fabricating integrated nitride-based acoustic wave devices
US7217954B2 (en) * 2003-03-18 2007-05-15 Matsushita Electric Industrial Co., Ltd. Silicon carbide semiconductor device and method for fabricating the same
DE10312214B4 (de) * 2003-03-19 2008-11-20 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen von mindestens einer Mesa- oder Stegstruktur oder von mindestens einem elektrisch gepumpten Bereich in einer Schicht oder Schichtenfolge
JP4730097B2 (ja) * 2003-06-13 2011-07-20 住友電気工業株式会社 電界効果トランジスタ
JP4109159B2 (ja) * 2003-06-13 2008-07-02 浜松ホトニクス株式会社 半導体受光素子
JP4530171B2 (ja) * 2003-08-08 2010-08-25 サンケン電気株式会社 半導体装置
US7501669B2 (en) * 2003-09-09 2009-03-10 Cree, Inc. Wide bandgap transistor devices with field plates
KR100448352B1 (ko) * 2003-11-28 2004-09-10 삼성전기주식회사 ＧａＮ 기반 질화막의 형성방법
US7084475B2 (en) * 2004-02-17 2006-08-01 Velox Semiconductor Corporation Lateral conduction Schottky diode with plural mesas
US7275357B2 (en) * 2004-03-30 2007-10-02 Cnh America Llc Cotton module program control using yield monitor signal
US7550783B2 (en) * 2004-05-11 2009-06-23 Cree, Inc. Wide bandgap HEMTs with source connected field plates
US7573078B2 (en) * 2004-05-11 2009-08-11 Cree, Inc. Wide bandgap transistors with multiple field plates
US9773877B2 (en) * 2004-05-13 2017-09-26 Cree, Inc. Wide bandgap field effect transistors with source connected field plates
WO2005114746A1 (en) * 2004-05-21 2005-12-01 Nanyang Technological University Novel structures of silicon carbide metal semiconductor field effect transistors for high voltage and high power applications
US7345309B2 (en) * 2004-08-31 2008-03-18 Lockheed Martin Corporation SiC metal semiconductor field-effect transistor
US7238224B2 (en) * 2004-10-29 2007-07-03 Hewlett-Packard Development Company, L.P. Fluid-gas separator
US20060091606A1 (en) * 2004-10-28 2006-05-04 Gary Paugh Magnetic building game
US7265399B2 (en) 2004-10-29 2007-09-04 Cree, Inc. Asymetric layout structures for transistors and methods of fabricating the same
US7348612B2 (en) * 2004-10-29 2008-03-25 Cree, Inc. Metal-semiconductor field effect transistors (MESFETs) having drains coupled to the substrate and methods of fabricating the same
US7326962B2 (en) * 2004-12-15 2008-02-05 Cree, Inc. Transistors having buried N-type and P-type regions beneath the source region and methods of fabricating the same
US11791385B2 (en) * 2005-03-11 2023-10-17 Wolfspeed, Inc. Wide bandgap transistors with gate-source field plates
US7476594B2 (en) * 2005-03-30 2009-01-13 Cree, Inc. Methods of fabricating silicon nitride regions in silicon carbide and resulting structures
DE102005023361A1 (de) * 2005-05-20 2006-11-23 Robert Bosch Gmbh Feldeffekttransistor
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US8203185B2 (en) * 2005-06-21 2012-06-19 Cree, Inc. Semiconductor devices having varying electrode widths to provide non-uniform gate pitches and related methods
US7855401B2 (en) * 2005-06-29 2010-12-21 Cree, Inc. Passivation of wide band-gap based semiconductor devices with hydrogen-free sputtered nitrides
US7525122B2 (en) * 2005-06-29 2009-04-28 Cree, Inc. Passivation of wide band-gap based semiconductor devices with hydrogen-free sputtered nitrides
US7598576B2 (en) * 2005-06-29 2009-10-06 Cree, Inc. Environmentally robust passivation structures for high-voltage silicon carbide semiconductor devices
US7282401B2 (en) * 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US20070018199A1 (en) 2005-07-20 2007-01-25 Cree, Inc. Nitride-based transistors and fabrication methods with an etch stop layer
US7867851B2 (en) 2005-08-30 2011-01-11 Micron Technology, Inc. Methods of forming field effect transistors on substrates
WO2007032214A1 (ja) * 2005-09-14 2007-03-22 The Kansai Electric Power Co., Inc. 炭化珪素半導体素子の製造方法
JP5082853B2 (ja) 2005-10-19 2012-11-28 三菱電機株式会社 Ｍｏｓｆｅｔ
US7402844B2 (en) * 2005-11-29 2008-07-22 Cree, Inc. Metal semiconductor field effect transistors (MESFETS) having channels of varying thicknesses and related methods
US7368971B2 (en) * 2005-12-06 2008-05-06 Cree, Inc. High power, high frequency switch circuits using strings of power transistors
US7419892B2 (en) * 2005-12-13 2008-09-02 Cree, Inc. Semiconductor devices including implanted regions and protective layers and methods of forming the same
US7964514B2 (en) * 2006-03-02 2011-06-21 Applied Materials, Inc. Multiple nitrogen plasma treatments for thin SiON dielectrics
DE102006012369A1 (de) * 2006-03-17 2007-09-20 United Monolithic Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterbauelements mit einer metallischen Steuerelektrode und Halbleiterbauelement
US8269262B2 (en) * 2006-05-02 2012-09-18 Ss Sc Ip Llc Vertical junction field effect transistor with mesa termination and method of making the same
US7274083B1 (en) * 2006-05-02 2007-09-25 Semisouth Laboratories, Inc. Semiconductor device with surge current protection and method of making the same
US7880166B2 (en) 2006-05-10 2011-02-01 Ho-Yuan Yu Fast recovery reduced p-n junction rectifier
US8669554B2 (en) 2006-05-10 2014-03-11 Ho-Yuan Yu Fast recovery reduced p-n junction rectifier
US9040398B2 (en) * 2006-05-16 2015-05-26 Cree, Inc. Method of fabricating seminconductor devices including self aligned refractory contacts
JP5061506B2 (ja) * 2006-06-05 2012-10-31 富士電機株式会社 炭化珪素半導体装置の製造方法
US7602001B2 (en) 2006-07-17 2009-10-13 Micron Technology, Inc. Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells
US7646043B2 (en) * 2006-09-28 2010-01-12 Cree, Inc. Transistors having buried p-type layers coupled to the gate
JP4844330B2 (ja) * 2006-10-03 2011-12-28 富士電機株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
CN100411141C (zh) * 2006-10-16 2008-08-13 中国电子科技集团公司第五十五研究所 碳化硅器件的电学隔离方法
US8823057B2 (en) 2006-11-06 2014-09-02 Cree, Inc. Semiconductor devices including implanted regions for providing low-resistance contact to buried layers and related devices
JP5105160B2 (ja) * 2006-11-13 2012-12-19 クリー インコーポレイテッド トランジスタ
US7692263B2 (en) 2006-11-21 2010-04-06 Cree, Inc. High voltage GaN transistors
JP5183913B2 (ja) * 2006-11-24 2013-04-17 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US8878245B2 (en) 2006-11-30 2014-11-04 Cree, Inc. Transistors and method for making ohmic contact to transistors
US7880172B2 (en) * 2007-01-31 2011-02-01 Cree, Inc. Transistors having implanted channels and implanted P-type regions beneath the source region
US8021904B2 (en) * 2007-02-01 2011-09-20 Cree, Inc. Ohmic contacts to nitrogen polarity GaN
ITTO20070099A1 (it) * 2007-02-09 2008-08-10 St Microelectronics Srl Procedimento per la realizzazione di un'interfaccia tra carburo di silicio e ossido di silicio con bassa densita' di stati
US7737476B2 (en) * 2007-02-15 2010-06-15 Cree, Inc. Metal-semiconductor field effect transistors (MESFETs) having self-aligned structures
US8212290B2 (en) 2007-03-23 2012-07-03 Cree, Inc. High temperature performance capable gallium nitride transistor
FR2914500B1 (fr) * 2007-03-30 2009-11-20 Picogiga Internat Dispositif electronique a contact ohmique ameliore
US20080272395A1 (en) * 2007-05-03 2008-11-06 Dsm Solutions, Inc. Enhanced hole mobility p-type jfet and fabrication method therefor
KR100898225B1 (ko) * 2007-09-07 2009-05-18 주식회사 동부하이텍 반도체 소자 및 이의 제조방법
US8368100B2 (en) * 2007-11-14 2013-02-05 Cree, Inc. Semiconductor light emitting diodes having reflective structures and methods of fabricating same
US7935620B2 (en) 2007-12-05 2011-05-03 Freescale Semiconductor, Inc. Method for forming semiconductor devices with low leakage Schottky contacts
WO2009073866A1 (en) * 2007-12-07 2009-06-11 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Gate after diamond transistor
US9024327B2 (en) 2007-12-14 2015-05-05 Cree, Inc. Metallization structure for high power microelectronic devices
US9711633B2 (en) * 2008-05-09 2017-07-18 Cree, Inc. Methods of forming group III-nitride semiconductor devices including implanting ions directly into source and drain regions and annealing to activate the implanted ions
CN101320601B (zh) * 2008-06-18 2011-08-17 西北工业大学 碳化硅肖特基结式核电池及其制作方法
CN101740388B (zh) * 2008-11-10 2011-05-11 中芯国际集成电路制造(上海)有限公司 金属半导体场效应晶体管的制造方法
JP5589850B2 (ja) * 2009-01-16 2014-09-17 日本電気株式会社 半導体装置及びその製造方法
US8963163B2 (en) * 2009-10-05 2015-02-24 Sumitomo Electric Industries, Ltd. Semiconductor device
JP2011119512A (ja) * 2009-12-04 2011-06-16 Denso Corp 半導体装置およびその製造方法
US8936976B2 (en) * 2009-12-23 2015-01-20 Intel Corporation Conductivity improvements for III-V semiconductor devices
JP4985757B2 (ja) * 2009-12-25 2012-07-25 株式会社デンソー 炭化珪素半導体装置
JP2011159714A (ja) * 2010-01-29 2011-08-18 Denso Corp 炭化珪素半導体装置およびその製造方法
US8890277B2 (en) 2010-03-15 2014-11-18 University Of Florida Research Foundation Inc. Graphite and/or graphene semiconductor devices
CN101834206B (zh) * 2010-04-12 2012-10-10 清华大学 半导体器件结构及其形成方法
US9070851B2 (en) 2010-09-24 2015-06-30 Seoul Semiconductor Co., Ltd. Wafer-level light emitting diode package and method of fabricating the same
CN102446861B (zh) * 2010-10-11 2013-10-23 上海华虹Nec电子有限公司 利用选择性碳化硅外延来提升sonos擦写速度的方法
US10367089B2 (en) * 2011-03-28 2019-07-30 General Electric Company Semiconductor device and method for reduced bias threshold instability
CN102290434B (zh) * 2011-09-01 2013-08-14 西安电子科技大学 带栅下缓冲层结构的金属半导体场效应晶体管及制作方法
JP6066210B2 (ja) 2011-09-08 2017-01-25 株式会社タムラ製作所 Ｇａ２Ｏ３系半導体素子
EP3151285B1 (en) * 2011-09-08 2023-11-22 Tamura Corporation Ga2o3-based semiconductor element
US9812338B2 (en) 2013-03-14 2017-11-07 Cree, Inc. Encapsulation of advanced devices using novel PECVD and ALD schemes
US8994073B2 (en) 2012-10-04 2015-03-31 Cree, Inc. Hydrogen mitigation schemes in the passivation of advanced devices
US9991399B2 (en) 2012-10-04 2018-06-05 Cree, Inc. Passivation structure for semiconductor devices
JP6178065B2 (ja) * 2012-10-09 2017-08-09 株式会社東芝 半導体装置
TW201417149A (zh) * 2012-10-31 2014-05-01 Lg Innotek Co Ltd 磊晶晶圓
CN102931272A (zh) * 2012-11-23 2013-02-13 中国科学院微电子研究所 一种具有增益的紫外探测器结构及其制备方法
US9293627B1 (en) * 2012-12-03 2016-03-22 Sandia Corporation Sub-wavelength antenna enhanced bilayer graphene tunable photodetector
JP5803979B2 (ja) * 2013-05-29 2015-11-04 住友電気工業株式会社 炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法
US9679981B2 (en) 2013-06-09 2017-06-13 Cree, Inc. Cascode structures for GaN HEMTs
US9847411B2 (en) 2013-06-09 2017-12-19 Cree, Inc. Recessed field plate transistor structures
US9755059B2 (en) 2013-06-09 2017-09-05 Cree, Inc. Cascode structures with GaN cap layers
JP6241915B2 (ja) * 2013-07-31 2017-12-06 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
WO2016002386A1 (ja) * 2014-07-02 2016-01-07 富士電機株式会社 炭化珪素半導体素子の製造方法
JP6197957B2 (ja) * 2014-07-23 2017-09-20 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP6292104B2 (ja) * 2014-11-17 2018-03-14 三菱電機株式会社 窒化物半導体装置の製造方法
CN104900716B (zh) * 2015-05-18 2018-07-20 杭州士兰集成电路有限公司 单向tvs器件结构及其制作方法
EP3180799B1 (en) * 2015-06-09 2018-12-26 ABB Schweiz AG Silicon carbide power semiconductor device comprising an edge termination and method for manufacturing said edge termination
CN105161798B (zh) * 2015-07-01 2017-12-26 东南大学 硅基低漏电流悬臂梁栅的开关电容滤波器及制备方法
CN105261642B (zh) * 2015-08-21 2019-04-12 西安电子科技大学 异质结高电子迁移率自旋场效应晶体管及制造方法
CN105304705B (zh) * 2015-08-21 2019-01-11 西安电子科技大学 异质结高电子迁移率自旋场效应晶体管及制造方法
CN105261641A (zh) * 2015-08-21 2016-01-20 西安电子科技大学 异质结高电子迁移率自旋场效应晶体管及制造方法
CN105161531A (zh) * 2015-08-26 2015-12-16 西安电子科技大学 4H-SiC金属半导体场效应晶体管及其制作方法
CN105336686B (zh) * 2015-09-30 2019-10-25 中国电子科技集团公司第五十五研究所 一种复合结构SiC衬底器件的切割方法
JP6400618B2 (ja) * 2016-03-09 2018-10-03 株式会社東芝 半導体装置
US10243039B2 (en) 2016-03-22 2019-03-26 General Electric Company Super-junction semiconductor power devices with fast switching capability
CN205944139U (zh) 2016-03-30 2017-02-08 首尔伟傲世有限公司 紫外线发光二极管封装件以及包含此的发光二极管模块
US10002958B2 (en) * 2016-06-08 2018-06-19 The United States Of America, As Represented By The Secretary Of The Navy Diamond on III-nitride device
US9620611B1 (en) 2016-06-17 2017-04-11 Acorn Technology, Inc. MIS contact structure with metal oxide conductor
US10170627B2 (en) 2016-11-18 2019-01-01 Acorn Technologies, Inc. Nanowire transistor with source and drain induced by electrical contacts with negative schottky barrier height
US10297557B2 (en) * 2017-06-30 2019-05-21 Sanken Electric Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
US10217831B1 (en) * 2017-08-31 2019-02-26 Vanguard International Semiconductor Corporation High electron mobility transistor devices
JP7009147B2 (ja) * 2017-09-29 2022-01-25 富士電機株式会社 炭化珪素半導体基板、炭化珪素半導体基板の製造方法および炭化珪素半導体装置
CN108962418B (zh) * 2018-02-08 2022-04-26 长安大学 一种Pm-147碳化硅缓变肖特基同位素电池及其制造方法
US10818659B2 (en) 2018-10-16 2020-10-27 Globalfoundries Inc. FinFET having upper spacers adjacent gate and source/drain contacts
US10580701B1 (en) 2018-10-23 2020-03-03 Globalfoundries Inc. Methods of making a self-aligned gate contact structure and source/drain metallization structures on integrated circuit products
CN113990549B (zh) * 2021-10-09 2023-08-08 西安电子科技大学 具有减薄P型区的分布电极PiN型β辐照电池及制备方法
CN117712124B (zh) * 2024-02-05 2024-04-26 中国科学院长春光学精密机械与物理研究所 一种基于4H-SiC衬底的高性能CMOS器件

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03171637A (ja) * 1989-11-29 1991-07-25 Oki Electric Ind Co Ltd 電界効果トランジスタ
JPH05175239A (ja) * 1991-06-14 1993-07-13 Cree Res Inc 高電力、高周波金属−半導体電界効果トランジスタ
JPH09260405A (ja) * 1996-03-27 1997-10-03 Mitsubishi Electric Corp 半導体装置とその製造方法
JPH11135522A (ja) * 1997-08-28 1999-05-21 Nec Corp 化合物半導体装置の製造方法
JPH11233526A (ja) * 1998-02-17 1999-08-27 Fujitsu Ltd 半導体装置及びその製造方法
JP2000012560A (ja) * 1998-06-22 2000-01-14 Furukawa Electric Co Ltd:The メサ型化合物半導体電界効果トランジスタ及びその作製方法
WO2000013236A2 (en) * 1998-08-28 2000-03-09 Cree, Inc. Layered dielectric on silicon carbide semiconductor structures

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US612680A (en) * 1898-10-18 House
DE2324780C3 (de) * 1973-05-16 1978-07-27 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zum Herstellen eines Halbleiterbauelements
JPS6051213B2 (ja) 1978-05-30 1985-11-13 株式会社フジクラ 伸縮自在なテ−プ電線の製造装置
JPS59134874A (ja) * 1983-01-21 1984-08-02 Hitachi Ltd 半導体装置の製造方法
JPS60142568A (ja) 1983-12-29 1985-07-27 Sharp Corp 炭化珪素電界効果トランジスタの製造方法
US4762806A (en) 1983-12-23 1988-08-09 Sharp Kabushiki Kaisha Process for producing a SiC semiconductor device
US4737469A (en) 1984-01-19 1988-04-12 Honeywell Inc. Controlled mode field effect transistors and method therefore
JPS60154674A (ja) 1984-01-25 1985-08-14 Hitachi Ltd 電子装置の製造方法
JPS60189250A (ja) 1984-03-08 1985-09-26 Fujitsu Ltd 半導体装置
DE3578271D1 (de) 1984-11-02 1990-07-19 Toshiba Kawasaki Kk Feldeffekttransistor mit einem schottky-gate und herstellungsverfahren dafuer.
JP2615390B2 (ja) 1985-10-07 1997-05-28 工業技術院長 炭化シリコン電界効果トランジスタの製造方法
DE3685495D1 (de) 1986-07-11 1992-07-02 Ibm Verfahren zur herstellung einer unteraetzten maskenkontur.
US5229625A (en) 1986-08-18 1993-07-20 Sharp Kabushiki Kaisha Schottky barrier gate type field effect transistor
JPS6347983A (ja) 1986-08-18 1988-02-29 Sharp Corp 炭化珪素電界効果トランジスタ
JPS6459961A (en) 1987-08-31 1989-03-07 Toshiba Corp Semiconductor device
JPH0797660B2 (ja) 1987-10-20 1995-10-18 三洋電機株式会社 ＳｉＣ青色発光ダイオード
JPH0797659B2 (ja) 1987-10-20 1995-10-18 三洋電機株式会社 ＳｉＣ青色発光ダイオード
US4947218A (en) 1987-11-03 1990-08-07 North Carolina State University P-N junction diodes in silicon carbide
JPH0798684B2 (ja) 1988-01-19 1995-10-25 日本碍子株式会社 高密度ＳｉＣ焼結体の製造方法
JPH01196873A (ja) * 1988-02-02 1989-08-08 Sharp Corp 炭化珪素半導体装置
JP2612040B2 (ja) 1988-06-28 1997-05-21 株式会社豊田中央研究所 β−ＳｉＣを用いたＭＯＳ・ＦＥＴ及びその製造方法
US5014108A (en) 1990-05-15 1991-05-07 Harris Corporation MESFET for dielectrically isolated integrated circuits
JPH04225534A (ja) 1990-12-27 1992-08-14 Fujitsu Ltd 半導体装置及びその製造方法
JPH0547798A (ja) 1991-01-31 1993-02-26 Texas Instr Inc <Ti> 抵抗性ＡｌＧａＡｓを有するＧａＡｓ ＦＥＴ
US5289015A (en) 1991-04-25 1994-02-22 At&T Bell Laboratories Planar fet-seed integrated circuits
US5264713A (en) * 1991-06-14 1993-11-23 Cree Research, Inc. Junction field-effect transistor formed in silicon carbide
US5510630A (en) * 1993-10-18 1996-04-23 Westinghouse Electric Corporation Non-volatile random access memory cell constructed of silicon carbide
US5925895A (en) 1993-10-18 1999-07-20 Northrop Grumman Corporation Silicon carbide power MESFET with surface effect supressive layer
US5611955A (en) * 1993-10-18 1997-03-18 Northrop Grumman Corp. High resistivity silicon carbide substrates for high power microwave devices
US5396085A (en) 1993-12-28 1995-03-07 North Carolina State University Silicon carbide switching device with rectifying-gate
US5399883A (en) * 1994-05-04 1995-03-21 North Carolina State University At Raleigh High voltage silicon carbide MESFETs and methods of fabricating same
US5686737A (en) * 1994-09-16 1997-11-11 Cree Research, Inc. Self-aligned field-effect transistor for high frequency applications
SE9404452D0 (sv) 1994-12-22 1994-12-22 Abb Research Ltd Semiconductor device having an insulated gate
JPH08316164A (ja) * 1995-05-17 1996-11-29 Hitachi Ltd 半導体素子の作成方法
JP3158973B2 (ja) * 1995-07-20 2001-04-23 富士電機株式会社 炭化けい素縦型ｆｅｔ
US5821576A (en) * 1995-10-18 1998-10-13 Northrop Grumman Corporation Silicon carbide power field effect transistor
US5972801A (en) 1995-11-08 1999-10-26 Cree Research, Inc. Process for reducing defects in oxide layers on silicon carbide
JP2728126B2 (ja) 1995-12-25 1998-03-18 日本電気株式会社 電界効果トランジスタ
US5719409A (en) * 1996-06-06 1998-02-17 Cree Research, Inc. Silicon carbide metal-insulator semiconductor field effect transistor
DE19644821C1 (de) 1996-10-29 1998-02-12 Daimler Benz Ag Steuerbare Halbleiterstruktur mit verbesserten Schalteigenschaften
US5742082A (en) 1996-11-22 1998-04-21 Motorola, Inc. Stable FET with shielding region in the substrate
WO1998035389A1 (en) * 1997-02-07 1998-08-13 Northrop Grumman Corporation Silicon carbide power mesfet
US5891769A (en) 1997-04-07 1999-04-06 Motorola, Inc. Method for forming a semiconductor device having a heteroepitaxial layer
US6121633A (en) * 1997-06-12 2000-09-19 Cree Research, Inc. Latch-up free power MOS-bipolar transistor
JPH11150124A (ja) 1997-09-12 1999-06-02 Toshiba Corp 電界効果トランジスタおよびその製造方法
JP3216804B2 (ja) * 1998-01-06 2001-10-09 富士電機株式会社 炭化けい素縦形ｆｅｔの製造方法および炭化けい素縦形ｆｅｔ
US6107649A (en) * 1998-06-10 2000-08-22 Rutgers, The State University Field-controlled high-power semiconductor devices
US6316793B1 (en) * 1998-06-12 2001-11-13 Cree, Inc. Nitride based transistors on semi-insulating silicon carbide substrates
US6646265B2 (en) * 1999-02-08 2003-11-11 General Electric Company Optical spectrometer and method for combustion flame temperature determination
US6218680B1 (en) * 1999-05-18 2001-04-17 Cree, Inc. Semi-insulating silicon carbide without vanadium domination
DE60033656T2 (de) 2000-03-03 2007-06-21 Matsushita Electric Industrial Co., Ltd., Kadoma Halbleiteranordnung
US6686616B1 (en) 2000-05-10 2004-02-03 Cree, Inc. Silicon carbide metal-semiconductor field effect transistors
US6458640B1 (en) 2001-06-04 2002-10-01 Anadigics, Inc. GaAs MESFET having LDD and non-uniform P-well doping profiles
US6906350B2 (en) * 2001-10-24 2005-06-14 Cree, Inc. Delta doped silicon carbide metal-semiconductor field effect transistors having a gate disposed in a double recess structure
US6956239B2 (en) * 2002-11-26 2005-10-18 Cree, Inc. Transistors having buried p-type layers beneath the source region

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03171637A (ja) * 1989-11-29 1991-07-25 Oki Electric Ind Co Ltd 電界効果トランジスタ
JPH05175239A (ja) * 1991-06-14 1993-07-13 Cree Res Inc 高電力、高周波金属−半導体電界効果トランジスタ
JPH09260405A (ja) * 1996-03-27 1997-10-03 Mitsubishi Electric Corp 半導体装置とその製造方法
JPH11135522A (ja) * 1997-08-28 1999-05-21 Nec Corp 化合物半導体装置の製造方法
JPH11233526A (ja) * 1998-02-17 1999-08-27 Fujitsu Ltd 半導体装置及びその製造方法
JP2000012560A (ja) * 1998-06-22 2000-01-14 Furukawa Electric Co Ltd:The メサ型化合物半導体電界効果トランジスタ及びその作製方法
WO2000013236A2 (en) * 1998-08-28 2000-03-09 Cree, Inc. Layered dielectric on silicon carbide semiconductor structures

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006507683A (ja) * 2002-11-26 2006-03-02 クリー　インコーポレイテッド ソース領域の下にｐ型埋込み層を備えたトランジスタ及びその作製方法。
US9608166B2 (en) 2003-08-14 2017-03-28 Cree, Inc. Localized annealing of metal-silicon carbide ohmic contacts and devices so formed
JP2012114480A (ja) * 2003-08-14 2012-06-14 Cree Inc 金属−炭化珪素オーミックコンタクトの局所的アニーリングおよびそのようにして形成された素子
JP2007529885A (ja) * 2004-03-12 2007-10-25 セミサウス ラボラトリーズ， インコーポレーテッド 自己整列型炭化ケイ素半導体デバイスおよびそのデバイスの作成方法
JP2009509339A (ja) * 2005-09-16 2009-03-05 クリー インコーポレイテッド 炭化ケイ素パワーデバイスを有する半導体ウェハを処理する方法
US9349596B2 (en) 2005-09-16 2016-05-24 Cree, Inc. Methods of processing semiconductor wafers having silicon carbide power devices thereon
JP2012178603A (ja) * 2005-09-16 2012-09-13 Cree Inc 炭化ケイ素パワーデバイスを有する半導体ウェハを処理する方法
JP2008091699A (ja) * 2006-10-03 2008-04-17 Furukawa Electric Co Ltd:The 半導体トランジスタの製造方法
US8921903B2 (en) 2006-12-18 2014-12-30 Sumitomo Electric Industries, Ltd. Lateral junction field-effect transistor
JP2009176804A (ja) * 2008-01-22 2009-08-06 Nippon Steel Corp 電力変換素子
WO2012108080A1 (ja) * 2011-02-07 2012-08-16 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2015204329A (ja) * 2014-04-11 2015-11-16 新日鐵住金株式会社 炭化ケイ素ショットキーバリアダイオード
WO2016013658A1 (ja) * 2014-07-25 2016-01-28 株式会社タムラ製作所 半導体素子及びその製造方法、半導体基板、並びに結晶積層構造体
JP2016031953A (ja) * 2014-07-25 2016-03-07 株式会社タムラ製作所 半導体素子及びその製造方法、半導体基板、並びに結晶積層構造体
US10230007B2 (en) 2014-07-25 2019-03-12 Tamura Corporation Semiconductor element, method for manufacturing same, semiconductor substrate, and crystal laminate structure
JP2016197737A (ja) * 2016-06-29 2016-11-24 株式会社タムラ製作所 半導体素子及びその製造方法、並びに結晶積層構造体

Also Published As

Publication number Publication date
JP2012147005A (ja) 2012-08-02
WO2001086727A3 (en) 2002-03-21
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TW492198B (en) 2002-06-21
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US7067361B2 (en) 2006-06-27
CN1441965A (zh) 2003-09-10
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KR20020092445A (ko) 2002-12-11
US20040159865A1 (en) 2004-08-19
EP1976020A2 (en) 2008-10-01
WO2001086727A2 (en) 2001-11-15
EP1285464A2 (en) 2003-02-26

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