JP2009176804A - 電力変換素子 - Google Patents

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Abstract

【課題】本発明は、半導体で発生する熱の放散と電気絶縁に関する各種問題を解決するための電力変換素子及びその材料の提供を目的とする。
【解決手段】厚さ方向に電気抵抗率が5×102Ωm以上である少なくとも1層の高抵抗層と該高抵抗層より電気抵抗率が低い少なくとも1層の低抵抗層とを有する単結晶炭化珪素基板を用いて形成した電力変換素子であって、前記低抵抗層内に半導体回路を形成し、前記高抵抗層面を熱放散のために、外部へ露出したヒートシンクに接続して、低抵抗層の半導体回路から発生し伝播する熱を高抵抗の層を介して外部へ放散すると同時に外部との電気絶縁を行い、電力変換素子を保護する。
【選択図】図1

Description

本発明は、電力を所望の電圧、電流、及び周波数に変換する電力変換素子に関するものである。
シリコン半導体材料は、CPUやメモリ、発信器等のデジタル素子用の材料として使用される他に、交流の100V電圧を5V等の所望の直流電圧に変換する電源機器やモーター用インバータ等の電力変換、あるいは携帯電話等の基地局で信号を増幅するアンプ等のアナログ素子として用いられる等、デジタル機器、アナログ機器の電力変換素子として、広範囲に利用されている。
一方、近年では、シリコン材料より高い飽和ドリフト速度、絶縁破壊電界、熱伝導率を持つ単結晶の炭化珪素(SiC)の素子を用いたデバイスの開発や実用化が進みつつある。具体的には、これら材料の物性として、飽和ドリフト速度Vs、絶縁破壊電界EB、熱伝導率κは、シリコンではVs=1×107cm/s、EB=0.3MV/cm、κ=1.51W/cmKであるのに対して、SiCは、4HポリタイプでVs=2.7×107cm/s、EB=3.5MV/cm、κ=4.9W/cmK、同じく6HポリタイプでVs=2.0×107cm/s、EB=3.0MV/cm、κ=4.9W/cmK、3CポリタイプでVs=2.7×107cm/s、EB=3.0MV/cm、κ=4.9W/cmKである。単結晶の炭化珪素材料は、ルツボ内でSiCの多結晶固形原料を加熱し、昇華させて種結晶上に再結晶させる改良レーリー法と呼ばれる製法が一般的に知られているが、他にLPE法や、CVD法、HTCVD法等の製法もある。一般には、窒素等の元素をドープしてN型の導電性基板として製造され、その上にさらにドープ濃度を精密に制御した導電性のエピ膜を付与したものを半導体プロセスに投入して、エピ膜に半導体回路を形成して電力変換素子とする(非特許文献1)。
このような炭化珪素の材料を用いたデバイスは実用化されており、シリコンに比べて高い耐圧で素子設計が可能であり、低ノイズ、高効率である等の特徴が報告されている(非特許文献2、非特許文献3)。
半導体材料を用いた具体的な電力変換素子製法・構造として、例えば、電力用の縦型構造デバイスにおいては、導電性の基板の表面に同じく導電性のホモエピ層を設けて、不純物熱拡散やイオン注入等のプロセスにより半導体回路を形成、さらに、ダイシングしてチップとなった半導体素子に対して、表面、裏面の一部又は全体に外部との電極接続のための導電性の金属を蒸着させる。その電極金属に対して、表面はアルミワイヤや電極である金属フレーム等にハンダ等の接合材で接続する。裏面はハンダ等の接合材を介して金属フレームと熱放散回路の2役を兼ねる銅板等の金属に接続する構造が一般に知られている。
チップ全体は、チップ保護と電気絶縁のためにエポキシ系樹脂等で封止されるが、通電時にチップから発生する熱を効率よく外部へ放散させるために、チップ裏面の電極にあたる銅板を外部のヒートシンクへ接続するか、あるいは熱伝導性をある程度保ち、電気絶縁を行うために、アルミナ等のセラミックス絶縁基板を用いて、素子-セラミックス絶縁基板-ヒートシンクの間をハンダで接続させ、絶縁と熱放散を行っている。セラミックス絶縁基板を介する場合は、熱抵抗の軽減や、熱ストレスに対して信頼性の高い接合技術が要求される。これらの絶縁基板接合の先行技術として、ハンダを用いないで金属とセラミックス絶縁基板を接続する方法が開示されている。例えば、銅板とセラミックス基板の接続のため、アルミナとガラス質形成物質との化合物を形成させて接合する方法が開示されている(特許文献1)。
以上、主として導電性の基板に関して記載したが、通信機器等の高周波デバイス用途の炭化珪素基板としては、基板内で発生する高周波損失を抑制するため、1×107Ωcm以上の高い電気抵抗率を持つ基板のニーズもある(非特許文献1)。
このような炭化珪素の高抵抗基板の具体的な製法としては、重金属を不純物元素として導入して、炭化珪素基板の高抵抗化を実現する技術が開示されている(特許文献2)。
また、検出可能レベル未満である深準位捕獲元素の濃度を有する高純度の炭化珪素基板にて高抵抗を実現する技術も開示されている(特許文献3)。
特開昭63-166774号公報 特表2001-509768号公報 特表2003-500321号公報 SiC素子の基礎と応用 平成15年9月30日第1版第2刷 （株）オーム社 インフィニオンテクノロジーズ社 Technical white paper「Silicon Carbide Schottky Diodes:An SMPS Circuit Designer’s Dream Comes」 IEEE Industry Application Society Conference. 2001 "Matched pair of CoolMOS transistor with SiC-Schottky diode advantages in application.
通電時に電力変換素子内の半導体チップから発生する熱を効率良く外部へ放散するために、電極面をそのまま外部のヒートシンクに接続した場合、電気絶縁がなされないため、その電力変換素子とヒートシンクを電気部品として電源等の電気回路に搭載した場合には、他の部品や配線コードと接触すると、チップ内からの漏電や電気回路自体の短絡の恐れがあった。これを防止するために、例えば、半導体チップとヒートシンクの間にセラミックス基板等の電気絶縁材を介した場合には、異種物質間での接合となるため、熱抵抗が発生し、全体として十分な熱伝導率を保てないと言う問題があった。また、ハンダやその他の比較的熱電伝導性が高い接合材料を用いた場合においても、接合不良があった場合には熱が十分に外部へ放散されず、電力変換素子を破壊に至らしめる可能性もあった。
本発明は、従来の半導体素子構造で発生する前記の各種問題を解決するための電力変換素子及びそのための基板を提供することを目的とする。
本発明は、厚さ方向に電気抵抗率が5×102Ωm以上である少なくとも1層の高抵抗層と該高抵抗層より電気抵抗率が低い少なくとも1層の低抵抗層とを有する単結晶炭化珪素基板を用いて形成した電力変換素子であって、前記低抵抗層内に半導体回路を形成し、前記高抵抗層面を外部へ露出し、ヒートシンクと接続したことを特徴とする電力変換素子である。
また、本発明は、前記高抵抗層の厚さ、面積及び抵抗率が、前記低抵抗層内に形成される半導体回路から漏洩する電流を1mA以下となるように設計された上記の電力変換素子である。
更に、本発明は、前記高抵抗層が、バナジウムを不純物元素として導入して形成された及び/又は高純度の炭化珪素からなる上記の電力変換素子である。
更にまた、本発明は、厚さ方向に電気抵抗率が5×102Ωm以上である少なくとも1層の高抵抗層と該高抵抗層より電気抵抗率が低い少なくとも1層の低抵抗層を有する単結晶炭化珪素基板である。
本発明によれば、高抵抗層と低抵抗層とを有する単結晶炭化珪素基板を用いて形成された素子自体がシリコンより高い熱伝導率を有する炭化珪素であるため、半導体回路の熱放散を、効率良く外部へ伝導できる。さらに、半導体回路を形成する低抵抗層と電気絶縁層である高抵抗の層とが一体成形であるため、この間においては熱伝導を損なうような接続は必要としない。高抵抗の層を導電性の金属のヒートシンクにハンダ等を介して接続しても、低抵抗層側に形成された半導体回路自体とは、高抵抗の層の存在により、漏洩電流の制限が可能である。加えて、炭化珪素は高い破壊電界強度を有するために、薄い厚さの高抵抗層であっても、十分な絶縁耐圧を確保できるので、一般に物の厚さに比例する熱抵抗を抑制しながら、かつ電力変換素子全体を高い動作電圧でも安全に動作させることが可能である。さらに、下記で説明するように同じ単結晶の炭化珪素の高抵抗層とエピ層（低抵抗層）とによる組み合わせであるため、材料間の格子マッチング等は最適であり、均質性が良く、かつ残留応力の少ない優れたエピ層を形成できる効果を持つ。
本発明では、高抵抗層の電気抵抗率は安全な漏洩電流値の範囲内で設計できるため、最適な高抵抗層を付与できる。具体的には、抵抗層の厚さをL(m)、電気抵抗率をρ(Ωm)、チップ面積をS(m2)とした場合の厚さ方向の電気抵抗R(Ω)は、以下の式で計算できる(記号カッコ内は単位)。
R=ρ×L/S ・・・ (式1)
一方、低抵抗層側に付与される最大電圧(グランドとの電位差)をVm(V)とすると、漏洩電流値ILEAK(A)は、以下の式で計算できる。
ILEAK=Vm/R ・・・ (式2)
最大漏洩電流値を一定値以下に制限しようとすれば、(式1)、(式2)より、以下のような式で高抵抗層のパラメータを決定できる。
最大漏洩電流値≧Vm×S/(ρ×L) ・・・ (式3)
すなわち、低抵抗層内に形成される半導体回路から漏洩する電流を例えば1mA以下となるようにする場合には、下記計算式に基づき高抵抗層の厚さL(m)、面積S(m2)及び抵抗率ρ(Ωm)を設計するようにすればよい。
1.0×10-3≧Vm×S/(ρ×L)
電力変換素子として、一般的には600V/１Aの最大定格電圧/電流以上の素子が、汎用的な仕様として想定される。このような素子のサイズは、チップ面積で0.3mm2程度、基板の厚さは350μm程度のものが一般的である。本素子において600Vの動作電圧を考えて、チップから高抵抗層を介して流れる電流を安全とされる漏洩電流許容値である1mA以下とするためには、高抵抗層の電気抵抗率として計算により5×102Ωm以上が必要となる。したがって、本発明に関わる電力変換素子の高抵抗層としては5×102Ωm以上の電気抵抗率を必要とする。
本計算で仮定した600V/１Aの素子は、100kHz程度で動作する電力変換素子用として小容量に分類されるため、他のデバイスを設計する際においても、高抵抗層の電気抵抗率としては少なくとも5×102Ωm以上が要求される。
また、(式3)からも判るように、同じ最大漏洩電流値を仮定すると、高抵抗層の電気抵抗率は高いほど、層の厚さも反比例で薄くできる。この結果、熱放散性を高めることができる。以上を実現するために用いる高抵抗層の具体的な製造方法としては、高い抵抗値が実現できればその方法を問わないが、実質的には亜粒界やマイクロパイプ等の欠陥が少ない、高い絶縁破壊電圧を持つ結晶品質を保ちながら、高抵抗層の実現を生産効率良く製造可能とする必要がある。そのための製造方法としては、高純度原料（窒素等不純物の原子濃度が5×1016/cm3以下、より好ましくは1×1016/cm3以下）あるいはバナジウム元素をドープした原料を用いた昇華再結晶法により炭化珪素単結晶を形成して高抵抗層とするのが好ましい。これらの製造方法を用いた場合には、高抵抗層を形成する炭化珪素単結晶として自立的に持ち運びができ、デバイスプロセス可能な厚さとして0.1mm〜2mm程度の厚さとするのが望ましい。また、素子としてデバイスを形成した後、高抵抗層の厚さを削ることで熱放散性を高めることができるが、実質的に制御加工可能な厚さとしては0.1μm程度であるので、この場合の高抵抗層の電気抵抗率としては、抵抗率や厚さのバラツキも考慮して、1×107Ωm程度が望ましい。
また、以上を実現するために用いる高抵抗層上に形成される低抵抗層の具体的な製造方法としては、高抵抗層上の低抵抗層は、デバイスとして機能する層であるため、厚さやドープ濃度を緻密に制御可能な、CVDで形成することが好ましい。また、低抵抗値の実現可能な電気抵抗の範囲としては、窒素の導入限界量及び製造装置不純物濃度低減限界から、それぞれおよそ1×10-5Ωm〜10Ωmであり、この範疇でデバイス設計を実施することになる。低抵抗層の厚さは、デバイスの仕様・設計に依存するが、成膜制御可能な厚さとして0.1μm〜200μmが製造可能な範囲となる。実際には、耐圧や生産効率を考慮して、5〜50μmの厚さが望ましい。
図1は、本発明の第1の実施形態による電力変換素子(a)の構成図である。高抵抗層1は、高抵抗炭化珪素基板であり、次の手順で作製した。SiCの多結晶粉体（約1,000g）にバナジウム粉体（約5g）を加えた原料を炭素ルツボに入れて、昇華炉内に配置した後、約2400℃の温度で同ルツボ内に配置した種結晶上に昇華再結晶してインゴットを製造した。取り出したインゴットはスライス加工の後、表面の切断ダメージが残らないように十分な表面研磨を施した。以上の手順により製造した高抵抗炭化珪素基板は、厚さが350μm、電気抵抗率が5×103Ωm程度のものである。この高抵抗層1上にCVD装置を用いて、窒素をドーパントとして、厚さが10μm、電気抵抗率が約1×10-2ΩmのN型導電性のホモエピ層（低抵抗層）2を形成した。次に、この導電性エピ層2内にアルミのイオン注入を施し、P型チャネル層3、3'を形成した後、1600℃、30分のアニールを行った。次に、熱酸化によりゲート酸化膜4を形成し、エッチングを行った後、アルミ蒸着を用いて、ソース5、ゲート6、及びドレイン7の電極の配線をそれぞれ形成し、約0.6mm2サイズのMOSFET半導体回路を形成した。
以上の手順で製造したチップ9の裏面の高抵抗層には、図2で示したように、ハンダ10を介してアルミのヒートシンク11に接続した。さらに、具体的な素子(a)とするため、図3のように、外部回路との接続用リードフレーム13と、ソース5、ゲート6、及びドレイン7それぞれをボンディングワイヤ14で接続した。なお、リードフレーム13とヒートシンク11の間は、シリコン系の絶縁シート12で絶縁してある。
最終的な素子組立工程として、図4に示すように、チップ保護のためチップ及び配線は樹脂モールド15を施した。
また、効果の比較のため、電気抵抗率が2×10-4Ωm程度の導電性炭化珪素基板で製造した同容量の電力変換デバイス(b)を用意した。基板が導電性であることと、厚さ0.5mmのアルミナ基板をヒートシンクとの接続絶縁部として介した以外は、前記と同様な構成のものとした。
これら2個の電力変換素子(a)及び（b）について、図5の評価回路にて評価を行った。電源電圧16は-600Vとして、通電電流が1Aとなるよう、素子のゲート電圧と負荷抵抗17を調整した。チップ表面に熱電対を取り付け、温度変化が定常的になった段階でチップ表面の温度を観測した。実験の結果、室温25℃の環境において、本発明の素子(a)の表面温度は90℃であったが、素子(b)では110℃であった。
また、素子(a)のヒートシンクへの漏洩電流を測定するため、ヒートシンクの一部をグランドに接続して、クランプ型の電流計で電流値を観測したところ、対地漏洩電流は動作時で0.2ｍAであった。
図6は、本発明の第2の実施形態による電力変換素子(c)を説明するための図である。本実施形態では、ヒートシンク11'上に2個のチップ9、9'を搭載した。ヒートシンクとの接続はハンダ10、10'を用いた。9、9'のチップそれぞれは、図1における高抵抗層1が高純度原料からなる高抵抗炭化珪素基板により形成した以外、図1と全く同様な構造、手順で製造したものであった。本高抵抗炭化珪素基板は、次の手順で作製した。窒素やその他の不純物の原子濃度が5×1016/cm3以下であるSiCの多結晶粉体（約1,000g）を炭素ルツボに入れて、昇華炉内に配置した後、約2400℃の温度で同ルツボ内に配置した種結晶上に昇華再結晶してインゴットを製造した。取り出したインゴットはスライス加工の後、表面の切断ダメージが残らないように十分な表面研磨を施した。以上の手順により製造した高抵抗炭化珪素基板の電気抵抗率は1×104Ωm程度、低抵抗層の電気抵抗率は1×10-2Ωm程度であった。
2個のチップは、図7のように、電気的に直列にボンディングワイヤ14で接続し、外部回路との接続用リードフレーム13と、ソース5、ゲート6、及びドレイン7それぞれをボンディングワイヤで接続した。リードフレーム13とヒートシンク11の間は、シリコン系の絶縁シート12で絶縁してある。
以上の組立工程を経た後、チップ保護のためチップ及び配線は樹脂モールドを施した。
本電力変換素子(c)について、図4の評価回路にて評価を行った。電源電圧16は-600Vとして、通電電流が1Aとなるよう、素子のゲート電圧と負荷抵抗17を調整した。チップ表面に熱電対を取り付け、温度変化が定常的になった段階でチップ表面の温度を観測した。実験の結果、室温25℃の環境において本発明のデバイス(c)の表面温度は85℃であった。
また、デバイス(c)のヒートシンクへの漏洩電流を測定するため、ヒートシンクの一部をグランドに接続して、クランプ型の電流計で電流値を観測したところ、対地漏洩電流は動作時で約0.1ｍAであった。本実施形態のように本発明においては、複数のチップを搭載するようなモジュールタイプにおいても効果を発揮する。
以上、Pチャネル型のMOSFETを実施形態としたが、Nチャネル型のMOSFETでも発明の効果は変わらなかった。また、JFETやその他の素子構造でも、厚さ方向に一層以上の高抵抗層を有する構成が可能な素子構造に適用可能であることを確認した。
また、本発明の単結晶炭化珪素基板の製造実施例としては、昇華法とCVDによる製法で実施したが、LPE法や、CVD法、HTCVD法で高抵抗基板を作製し、同じくLPE法や、CVD法、HTCVD法で低抵抗層を形成しても、同様な効果を得ることが可能である。
本発明の第1実施形態を説明するための図であり、本発明の単結晶炭化珪素基板構造および半導体回路の断面概略図を示す。 本発明の第1実施形態を説明するための図であり、半導体チップとヒートシンクの接続概略図を示す。 本発明の第1実施形態を説明するための図であり、半導体チップとリードフレーム等の接続概略図を示す。 本発明の第1実施形態を説明するための図であり、樹脂モールド後の外観を示す。 評価回路 本発明の第2施形態を説明するための図であり、半導体チップとヒートシンクの接続概略図を示す。 本発明の第2施形態を説明するための図であり、半導体チップとリードフレーム等の接続概略図を示す。
符号の説明
1 高抵抗層
2 低抵抗層
3、3' P型チャネル
4 熱酸化膜
5 ソース電極
6 ゲート電極
7 ドレイン電極
8 接続ワイヤ
9、9' チップ
10、10' ハンダ層
11、11' ヒートシンク
12 絶縁層
13 リ−ドフレーム
14 ボンディングワイヤ
15 樹脂モールド
16 電源電圧源
17 抵抗
18 電力変換素子

Claims (5)

  1. 厚さ方向に電気抵抗率が5×102Ωm以上である少なくとも1層の高抵抗層と該高抵抗層より電気抵抗率が低い少なくとも1層の低抵抗層とを有する単結晶炭化珪素基板を用いて形成した電力変換素子であって、前記低抵抗層内に半導体回路を形成し、前記高抵抗層面を外部へ露出し、ヒートシンクと接続したことを特徴とする電力変換素子。
  2. 前記高抵抗層の厚さ、面積及び抵抗率が、前記低抵抗層内に形成される半導体回路から漏洩する電流を1mA以下となるように設計された請求項1に記載の電力変換素子。
  3. 前記高抵抗層が、バナジウムを不純物元素として導入して形成された請求項1又は2に記載の電力変換素子。
  4. 前記高抵抗層が、高純度の炭化珪素からなる請求項1又は2に記載の電力変換素子。
  5. 厚さ方向に電気抵抗率が5×102Ωm以上である少なくとも1層の高抵抗層と該高抵抗層より電気抵抗率が低い少なくとも1層の低抵抗層とを有する単結晶炭化珪素基板。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011118101A1 (ja) * 2010-03-23 2011-09-29 住友電気工業株式会社 半導体装置およびその製造方法
EP3073641A4 (en) * 2013-11-20 2017-09-13 Rohm Co., Ltd. Switching device and electronic circuit

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002520880A (ja) * 1998-06-12 2002-07-09 クリー インコーポレイテッド 半絶縁性炭化ケイ素基板上の窒化物系トランジスタ
JP2003007976A (ja) * 2001-06-25 2003-01-10 Mitsubishi Electric Corp 半導体装置及びモジュール装置
JP2003533051A (ja) * 2000-05-10 2003-11-05 クリー インコーポレイテッド 炭化ケイ素金属半導体電界効果トランジスタ及び炭化ケイ素の金属半導体電界効果トランジスタを製造する方法
JP2005019951A (ja) * 2003-06-06 2005-01-20 Japan Science & Technology Agency ＳｉＣ半導体装置の製造方法及びＳｉＣ半導体装置
JP2006128479A (ja) * 2004-10-29 2006-05-18 Shikusuon:Kk 絶縁膜の形成方法および炭化珪素半導体装置
JP2006278857A (ja) * 2005-03-30 2006-10-12 Ngk Insulators Ltd 半導体積層構造、半導体素子及び当該半導体素子を用いた装置
JP2007287992A (ja) * 2006-04-18 2007-11-01 Fuji Electric Holdings Co Ltd 炭化珪素半導体装置およびその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002520880A (ja) * 1998-06-12 2002-07-09 クリー インコーポレイテッド 半絶縁性炭化ケイ素基板上の窒化物系トランジスタ
JP2003533051A (ja) * 2000-05-10 2003-11-05 クリー インコーポレイテッド 炭化ケイ素金属半導体電界効果トランジスタ及び炭化ケイ素の金属半導体電界効果トランジスタを製造する方法
JP2003007976A (ja) * 2001-06-25 2003-01-10 Mitsubishi Electric Corp 半導体装置及びモジュール装置
JP2005019951A (ja) * 2003-06-06 2005-01-20 Japan Science & Technology Agency ＳｉＣ半導体装置の製造方法及びＳｉＣ半導体装置
JP2006128479A (ja) * 2004-10-29 2006-05-18 Shikusuon:Kk 絶縁膜の形成方法および炭化珪素半導体装置
JP2006278857A (ja) * 2005-03-30 2006-10-12 Ngk Insulators Ltd 半導体積層構造、半導体素子及び当該半導体素子を用いた装置
JP2007287992A (ja) * 2006-04-18 2007-11-01 Fuji Electric Holdings Co Ltd 炭化珪素半導体装置およびその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011118101A1 (ja) * 2010-03-23 2011-09-29 住友電気工業株式会社 半導体装置およびその製造方法
US8513676B2 (en) 2010-03-23 2013-08-20 Sumitomo Electric Industries, Ltd. Semiconductor device and method for manufacturing same
EP3073641A4 (en) * 2013-11-20 2017-09-13 Rohm Co., Ltd. Switching device and electronic circuit
US10263612B2 (en) 2013-11-20 2019-04-16 Rohm Co., Ltd. Switching device and electronic circuit
US10826481B2 (en) 2013-11-20 2020-11-03 Rohm Co., Ltd. Switching device and electronic circuit
US11336275B2 (en) 2013-11-20 2022-05-17 Rohm Co., Ltd. Switching device and electronic circuit
EP4220708A1 (en) * 2013-11-20 2023-08-02 Rohm Co., Ltd. Switching device and electronic circuit
US11728801B2 (en) 2013-11-20 2023-08-15 Rohm Co., Ltd. Switching device and electronic circuit
US11936369B2 (en) 2013-11-20 2024-03-19 Rohm Co., Ltd. Switching device and electronic circuit

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