JP2013062432A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2013062432A JP2013062432A JP2011200822A JP2011200822A JP2013062432A JP 2013062432 A JP2013062432 A JP 2013062432A JP 2011200822 A JP2011200822 A JP 2011200822A JP 2011200822 A JP2011200822 A JP 2011200822A JP 2013062432 A JP2013062432 A JP 2013062432A
- Authority
- JP
- Japan
- Prior art keywords
- main surface
- region
- semiconductor substrate
- impurity region
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
【解決手段】半導体装置は、素子を構成し、電流が流れる一対の不純物領域が、半導体基板の第1主面の表層に形成されたものであり、水平方向の耐圧を確保するため、フィールドプレート33を有している。これに加えて、この半導体装置は、半導体基板の表面から、素子の電流経路となる第1不純物領域37および第2不純物領域38よりも深い所定の深さおいて、少なくとも第1不純物領域および第2不純物領域の間の領域に半導体基板と同一成分の非晶質層24を有する。この非晶質層は、単結晶および多結晶よりも高抵抗の層であり、擬似的なフィールドプレートとして機能する。そして、この非晶質層は、不活性元素のイオン注入により形成される。
【選択図】図3
Description
第1主面と該第1主面と反対の第2主面とを有する半導体基板と、
該半導体基板における第1主面の表層に形成された第1不純物領域と、第1主面の表層において、第1不純物領域にオーバーラップしない位置に形成され、第1不純物領域との間に電流が流れる第2不純物領域と、を有する素子と、
半導体基板の第1主面のうち、第1不純物領域および第2不純物領域の間の領域を含む表面に形成された絶縁膜と、
絶縁膜上の第1不純物領域および第2不純物領域の間に形成されたフィールドプレートと、を有する半導体装置であって、
半導体基板の第1主面から、第1不純物領域および第2不純物領域よりも深い所定の深さにおいて、少なくとも第1不純物領域および第2不純物領域の間の領域に半導体基板と同一成分の非晶質層を有することを特徴としている。
半導体基板の第2主面側から不活性元素をイオン注入して、第1主面から所定の深さに、非晶質層を形成する工程と、
半導体基板の第2主面と、該半導体基板の第2主面との対向面に埋込絶縁膜を有する支持基板と、を埋込絶縁膜を介して貼り合わせる工程と、
第1主面上に、該第1主面の一部が露出するように絶縁膜を形成する工程と、
第1主面の表層に、絶縁膜をマスクとして第1主面側からイオン注入することにより、非晶質層に到達しない深さをもって、第1不純物領域および第2不純物領域を形成する工程と、
第1不純物領域と第2不純物領域との間の絶縁膜上にフィールドプレートを形成する工程と、を備えることを特徴とする。
半導体基板としてのバルク単結晶基板に対して、第1主面側から不活性元素をイオン注入して、第1主面から所定の深さに、非晶質層を形成する工程と、
半導体基板を、第2主面側からを研削することにより、所定の厚さとする工程と、
第1主面上に、該第1主面の一部が露出するように絶縁膜を形成する工程と、
第1主面の表層に、絶縁膜をマスクとして第1主面側からイオン注入することにより、非晶質層に到達しない深さをもって、第1不純物領域および第2不純物領域を形成する工程と、
第1不純物領域と第2不純物領域との間の絶縁膜上にフィールドプレートを形成する工程と、を備えることを特徴とする。
バルク単結晶基板の一面上にエピタキシャル成長により半導体基板としてのエピタキシャル基板を形成する工程と、
形成した半導体基板に対して、半導体基板の第1主面側から不活性元素をイオン注入して、第1主面から所定の深さに、非晶質層を形成する工程と、
第1主面上に、該第1主面の一部が露出するように絶縁膜を形成する工程と、
第1主面の表層に、絶縁膜をマスクとして第1主面側からイオン注入することにり、非晶質層に到達しない深さをもって、第1不純物領域および第2不純物領域を形成する工程と、
第1不純物領域と第2不純物領域との間の絶縁膜上にフィールドプレートを形成する工程と、を備えることを特徴とする。
図1〜図5を参照して、本実施形態に係る半導体装置を説明する。この半導体装置は、SOI構造の半導体基板の表層に素子が形成されるとともに、半導体基板内に非晶質層が形成されてなることを特徴としている。本実施形態では、素子の一例として、後述するインバータ部を構成する絶縁ゲートバイポーラトランジスタ(以下、IGBTと示す)および還流用のダイオードが併設された例を示す。
第1実施形態では、半導体基板21として、SOI構造の半導体層を用いる例を示した。これに対して、本実施形態では、半導体基板21としてバルク単結晶基板を用いる例を示す。
第2実施形態において、半導体基板21としてのバルク単結晶基板内に非晶質層24を有する例を示した。これに対して、本実施形態では、半導体基板21としてエピタキシャル基板を用いる例を示す。このエピタキシャル基板は、支持基板22としてバルク単結晶基板を用いて、エピタキシャル成長により形成される。図12〜図14を参照して、半導体基板21としてのエピタキシャル基板に横型のMOSトランジスタ41が形成された半導体装置20の例を説明する。
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
17・・・ダイオード
21・・・半導体基板
22・・・支持基板
23・・・埋込絶縁膜
24・・・非晶質層
26・・・絶縁分離トレンチ
27・・・コレクタ領域
28・・・バッファ領域
29・・・エミッタ領域
30・・・チャネル領域
32・・・絶縁膜
33・・・フィールドプレート
37・・・カソード領域
38・・・アノード領域
Claims (12)
- 第1主面と該第1主面と反対の第2主面とを有する半導体基板と、
該半導体基板における第1主面の表層に形成された第1不純物領域と、前記第1主面の表層において、前記第1不純物領域にオーバーラップしない位置に形成され、前記第1不純物領域との間に電流が流れる第2不純物領域と、を有する素子と、
前記半導体基板の第1主面のうち、前記第1不純物領域および前記第2不純物領域の間の領域を含む表面に形成された絶縁膜と、
前記絶縁膜上の前記第1不純物領域および前記第2不純物領域の間に形成されたフィールドプレートと、を有する半導体装置であって、
前記半導体基板の第1主面から、前記第1不純物領域および前記第2不純物領域よりも深い所定の深さにおいて、少なくとも前記第1不純物領域および前記第2不純物領域の間の領域に前記半導体基板と同一成分の非晶質層を有することを特徴とする半導体装置。 - 前記半導体基板は、前記第2主面が、所定膜厚の埋込絶縁膜を介して支持基板に支持されたSOI構造を有することを特徴とする請求項1に記載の半導体装置。
- 前記非晶質層が前記埋込絶縁膜に隣接して形成されることを特徴とする請求項2に記載の半導体装置。
- 前記半導体基板は、バルク単結晶基板であることを特徴とする請求項1に記載の半導体装置。
- 前記半導体基板は、バルク単結晶基板上にエピタキシャル成長により形成されたエピタキシャル基板であることを特徴とする請求項1に記載の半導体装置。
- 前記素子として、横型のダイオードを含み、前記ダイオードは、前記第1不純物領域としてのカソード領域と、前記第2不純物領域としてのアノード領域と、を有することを特徴とする請求項1〜5いずれか1項に記載の半導体装置。
- 前記素子として、横型の絶縁ゲートバイポーラトランジスタを含み、前記絶縁ゲートバイポーラトランジスタは、前記第1不純物領域としてのコレクタ領域と、前記第2不純物領域としてのエミッタ領域と、を有することを特徴とする請求項1〜6いずれか1項に記載の半導体装置。
- 前記素子として、横型のMOSトランジスタを含み、前記MOSトランジスタは、前記第1不純物領域としてのドレイン領域と、前記第2不純物領域としてのソース領域と、を有することを特徴とする請求項1〜7いずれか1項に記載の半導体装置。
- 請求項2に記載の半導体装置の製造方法であって、
前記半導体基板の第2主面側から不活性元素をイオン注入して、前記第1主面から所定の深さに、非晶質層を形成する工程と、
前記半導体基板の第2主面と、該半導体基板の第2主面との対向面に埋込絶縁膜を有する支持基板と、を前記埋込絶縁膜を介して貼り合わせる工程と、
前記第1主面上に、該第1主面の一部が露出するように前記絶縁膜を形成する工程と、
前記第1主面の表層に、前記絶縁膜をマスクとして前記第1主面側からイオン注入することにより、前記非晶質層に到達しない深さをもって、前記第1不純物領域および前記第2不純物領域を形成する工程と、
前記第1不純物領域と前記第2不純物領域との間の前記絶縁膜上にフィールドプレートを形成する工程と、を備えることを特徴とする半導体装置の製造方法。 - 前記非晶質層を形成する工程において、前記半導体基板の第2主面の表層に前記非晶質層を形成することを特徴とする請求項9に記載の半導体装置の製造方法。
- 請求項4に記載の半導体装置の製造方法であって、
前記半導体基板としてのバルク単結晶基板に対して、前記第1主面側から不活性元素をイオン注入して、前記第1主面から所定の深さに、非晶質層を形成する工程と、
前記半導体基板を、前記第2主面側からを研削することにより、所定の厚さとする工程と、
前記第1主面上に、該第1主面の一部が露出するように絶縁膜を形成する工程と、
前記第1主面の表層に、前記絶縁膜をマスクとして前記第1主面側からイオン注入することにより、前記非晶質層に到達しない深さをもって、前記第1不純物領域および前記第2不純物領域を形成する工程と、
前記第1不純物領域と前記第2不純物領域との間の前記絶縁膜上にフィールドプレートを形成する工程と、を備えることを特徴とする半導体装置の製造方法。 - 請求項5に記載の半導体装置の製造方法であって、
バルク単結晶基板の一面上にエピタキシャル成長により前記半導体基板としてのエピタキシャル基板を形成する工程と、
形成した前記半導体基板に対して、該半導体基板の第1主面側から不活性元素をイオン注入して、前記第1主面から所定の深さに、非晶質層を形成する工程と、
前記第1主面上に、該第1主面の一部が露出するように絶縁膜を形成する工程と、
前記第1主面の表層に、前記絶縁膜をマスクとして前記第1主面側からイオン注入することにより、前記非晶質層に到達しない深さをもって、前記第1不純物領域および前記第2不純物領域を形成する工程と、
前記第1不純物領域と前記第2不純物領域との間の前記絶縁膜上にフィールドプレートを形成する工程と、を備えることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011200822A JP5673463B2 (ja) | 2011-09-14 | 2011-09-14 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011200822A JP5673463B2 (ja) | 2011-09-14 | 2011-09-14 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013062432A true JP2013062432A (ja) | 2013-04-04 |
JP5673463B2 JP5673463B2 (ja) | 2015-02-18 |
Family
ID=48186834
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011200822A Expired - Fee Related JP5673463B2 (ja) | 2011-09-14 | 2011-09-14 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5673463B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014197652A (ja) * | 2013-03-29 | 2014-10-16 | 国立大学法人東北大学 | 回路基板、電子ビーム発生装置、電子ビーム照射装置、電子ビーム露光装置、および製造方法 |
JP2015056634A (ja) * | 2013-09-13 | 2015-03-23 | 株式会社東芝 | 半導体装置 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0415950A (ja) * | 1990-05-09 | 1992-01-21 | Nippon Telegr & Teleph Corp <Ntt> | 相補型電界効果半導体装置およびその製造方法 |
JPH05136436A (ja) * | 1991-01-31 | 1993-06-01 | Toshiba Corp | 高耐圧半導体素子 |
US5294825A (en) * | 1987-02-26 | 1994-03-15 | Kabushiki Kaisha Toshiba | High breakdown voltage semiconductor device |
JPH0864690A (ja) * | 1994-06-15 | 1996-03-08 | Nippondenso Co Ltd | 半導体装置およびその製造方法 |
JPH08306893A (ja) * | 1995-04-28 | 1996-11-22 | Nippondenso Co Ltd | 半導体装置およびその製造方法 |
JPH10341018A (ja) * | 1997-06-06 | 1998-12-22 | Mitsubishi Electric Corp | 横型高耐圧素子を有する半導体装置およびその製造方法 |
US5874768A (en) * | 1994-06-15 | 1999-02-23 | Nippondenso Co., Ltd. | Semiconductor device having a high breakdown voltage |
JP2005317805A (ja) * | 2004-04-28 | 2005-11-10 | Sharp Corp | 薄型半導体装置の製造方法 |
US20090173939A1 (en) * | 2006-04-24 | 2009-07-09 | Berg Soeren | Hybrid Wafers |
-
2011
- 2011-09-14 JP JP2011200822A patent/JP5673463B2/ja not_active Expired - Fee Related
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5294825A (en) * | 1987-02-26 | 1994-03-15 | Kabushiki Kaisha Toshiba | High breakdown voltage semiconductor device |
JPH0415950A (ja) * | 1990-05-09 | 1992-01-21 | Nippon Telegr & Teleph Corp <Ntt> | 相補型電界効果半導体装置およびその製造方法 |
JPH05136436A (ja) * | 1991-01-31 | 1993-06-01 | Toshiba Corp | 高耐圧半導体素子 |
JPH0864690A (ja) * | 1994-06-15 | 1996-03-08 | Nippondenso Co Ltd | 半導体装置およびその製造方法 |
US5874768A (en) * | 1994-06-15 | 1999-02-23 | Nippondenso Co., Ltd. | Semiconductor device having a high breakdown voltage |
JPH08306893A (ja) * | 1995-04-28 | 1996-11-22 | Nippondenso Co Ltd | 半導体装置およびその製造方法 |
JPH10341018A (ja) * | 1997-06-06 | 1998-12-22 | Mitsubishi Electric Corp | 横型高耐圧素子を有する半導体装置およびその製造方法 |
US6307232B1 (en) * | 1997-06-06 | 2001-10-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having lateral high breakdown voltage element |
JP2005317805A (ja) * | 2004-04-28 | 2005-11-10 | Sharp Corp | 薄型半導体装置の製造方法 |
US20090173939A1 (en) * | 2006-04-24 | 2009-07-09 | Berg Soeren | Hybrid Wafers |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014197652A (ja) * | 2013-03-29 | 2014-10-16 | 国立大学法人東北大学 | 回路基板、電子ビーム発生装置、電子ビーム照射装置、電子ビーム露光装置、および製造方法 |
JP2015056634A (ja) * | 2013-09-13 | 2015-03-23 | 株式会社東芝 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP5673463B2 (ja) | 2015-02-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI553857B (zh) | 半導體基板結構、半導體功率元件及改善半導體功率元件中之注入控制方法 | |
CN104241337B (zh) | 具有复合中心的半导体器件和制造方法 | |
WO2015190579A1 (ja) | 半導体装置 | |
US10211300B2 (en) | Method of forming a semiconductor device | |
US20150069509A1 (en) | Semiconductor device | |
US9391137B2 (en) | Power semiconductor device and method of fabricating the same | |
US9941383B2 (en) | Fast switching IGBT with embedded emitter shorting contacts and method for making same | |
JP7263740B2 (ja) | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 | |
US9991336B2 (en) | Semiconductor device, method for manufacturing the same, and power conversion system | |
KR20150028607A (ko) | 반도체 장치 및 그 제조방법 | |
CN105765726A (zh) | 绝缘栅双极晶体管及其制造方法 | |
JP2012033618A (ja) | バイポーラ半導体素子 | |
JP2017139392A (ja) | 半導体装置およびその製造方法 | |
US20170271489A1 (en) | Semiconductor device and method of manufacture | |
JP5673463B2 (ja) | 半導体装置およびその製造方法 | |
US9385210B2 (en) | Method for manufacturing semiconductor device using a gettering layer | |
JP4458112B2 (ja) | 半導体装置の製造方法、それを用いた半導体装置及びプラズマパネルディスプレイ | |
JP6584940B2 (ja) | 半導体装置の製造方法 | |
JP2015192121A (ja) | 半導体装置およびその製造方法 | |
JP2018011030A (ja) | 逆阻止mos型半導体装置および逆阻止mos型半導体装置の製造方法 | |
JP4821088B2 (ja) | 逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法 | |
US11245010B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
JP2005340465A (ja) | 半導体装置の製造方法および半導体装置 | |
US11038028B2 (en) | Semiconductor device and manufacturing method | |
US8981473B2 (en) | Dielectric isolation substrate and semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20131113 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140625 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140701 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140821 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20141202 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20141215 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5673463 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |