JPH05136436A - 高耐圧半導体素子 - Google Patents
高耐圧半導体素子Info
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- JPH05136436A JPH05136436A JP4040682A JP4068292A JPH05136436A JP H05136436 A JPH05136436 A JP H05136436A JP 4040682 A JP4040682 A JP 4040682A JP 4068292 A JP4068292 A JP 4068292A JP H05136436 A JPH05136436 A JP H05136436A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
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Abstract
(57)【要約】
【目的】薄い高抵抗半導体層を用いて十分な高耐圧特性
が得られる半導体素子を提供することを目的とする。 【構成】シリコン基板１から酸化膜２により分離され、
横方向にも酸化膜３により分離された高抵抗シリコン層
４を用いて、その中央部にｎ+ 型層６を形成し、周辺部
にｐ+ 型層７を形成してダイオードを構成する。酸化膜
２の膜厚を１μm以上と厚くして、素子の逆バイアス電
圧を酸化膜２で大きく分担させ、また酸化膜２中の電界
に依存する高抵抗シリコン層４中の電界を弱くすること
によって、高抵抗シリコン層４が薄いものであっても十
分な高耐圧特性が得られるようにした。
が得られる半導体素子を提供することを目的とする。 【構成】シリコン基板１から酸化膜２により分離され、
横方向にも酸化膜３により分離された高抵抗シリコン層
４を用いて、その中央部にｎ+ 型層６を形成し、周辺部
にｐ+ 型層７を形成してダイオードを構成する。酸化膜
２の膜厚を１μm以上と厚くして、素子の逆バイアス電
圧を酸化膜２で大きく分担させ、また酸化膜２中の電界
に依存する高抵抗シリコン層４中の電界を弱くすること
によって、高抵抗シリコン層４が薄いものであっても十
分な高耐圧特性が得られるようにした。
Description
［発明の目的］
【０００１】
【産業上の利用分野】本発明は、高耐圧半導体素子に関
する。
する。
【０００２】
【従来の技術】高耐圧半導体素子を分離する有力な方法
として、誘電体分離法がよく知られている。
として、誘電体分離法がよく知られている。
【０００３】図１は、その様な誘電体分離を施した従来
の高耐圧ダイオードの例である。１０１はｐ+ 型シリコ
ン基板であり、直接接着技術によってこれとｎ- （また
はｐ- ）型シリコン基板を接着した基板ウェハを用いて
いる。１０２はその接着界面部の酸化膜である。この基
板ウェハのｎ- 型基板側を酸化膜１０２に達する深さに
エッチングして溝を形成することにより、島状の素子領
域であるｎ- 型層１０３を形成している。溝には、側面
に酸化膜１０４を形成して多結晶シリコン膜１０５が埋
め込まれる。こうして酸化膜１０２，１０４により他か
ら分離された島状のｎ- 型層１０３の中央部表面に、カ
ソード領域であるｎ+型層１０６が形成され、周辺部に
はアノード領域であるｐ+ 型層１０７が形成されて、ダ
イオードが構成されている。島状のｎ- 型層１０３の周
囲を取り囲むように、酸化膜１０２，１０４に沿ってｐ
+型層１０８，１０９が形成されている。ｐ+ 型層１０
８，１０９は、大電流を流せるようにするためのもので
ある。ｎ+ 型層１０６にはカソード電極１１０が、ｐ+
型層１０７にはアノード電極１１１がそれぞれ形成され
ている。
の高耐圧ダイオードの例である。１０１はｐ+ 型シリコ
ン基板であり、直接接着技術によってこれとｎ- （また
はｐ- ）型シリコン基板を接着した基板ウェハを用いて
いる。１０２はその接着界面部の酸化膜である。この基
板ウェハのｎ- 型基板側を酸化膜１０２に達する深さに
エッチングして溝を形成することにより、島状の素子領
域であるｎ- 型層１０３を形成している。溝には、側面
に酸化膜１０４を形成して多結晶シリコン膜１０５が埋
め込まれる。こうして酸化膜１０２，１０４により他か
ら分離された島状のｎ- 型層１０３の中央部表面に、カ
ソード領域であるｎ+型層１０６が形成され、周辺部に
はアノード領域であるｐ+ 型層１０７が形成されて、ダ
イオードが構成されている。島状のｎ- 型層１０３の周
囲を取り囲むように、酸化膜１０２，１０４に沿ってｐ
+型層１０８，１０９が形成されている。ｐ+ 型層１０
８，１０９は、大電流を流せるようにするためのもので
ある。ｎ+ 型層１０６にはカソード電極１１０が、ｐ+
型層１０７にはアノード電極１１１がそれぞれ形成され
ている。
【０００４】このダイオードは、アノード・カソード間
に逆バイアスが印加されてｎ- 型層１０３に空乏層が広
がり切ったとき、表面部のｎ+ 型層１０６と底面部のｐ
+ 型層１０８の間に全印加電圧がかかる。したがってこ
のダイオードを十分高耐圧とするためには、ｎ+ 型層１
０６とｐ+ 型層１０８の間の距離ｄを十分大きくとるこ
とが必要である。具体的に例えば、６００Ｖの耐圧を得
るためには、およそｄ＝４５μm が必要である。
に逆バイアスが印加されてｎ- 型層１０３に空乏層が広
がり切ったとき、表面部のｎ+ 型層１０６と底面部のｐ
+ 型層１０８の間に全印加電圧がかかる。したがってこ
のダイオードを十分高耐圧とするためには、ｎ+ 型層１
０６とｐ+ 型層１０８の間の距離ｄを十分大きくとるこ
とが必要である。具体的に例えば、６００Ｖの耐圧を得
るためには、およそｄ＝４５μm が必要である。
【０００５】この様な距離ｄを確保するようにｎ- 型層
１０３の厚みを大きくすると、横方向の素子分離のため
の溝もそれだけ深くすることが当然必要になる。これは
横方向の素子分離を非常に困難にする。
１０３の厚みを大きくすると、横方向の素子分離のため
の溝もそれだけ深くすることが当然必要になる。これは
横方向の素子分離を非常に困難にする。
【０００６】以上のように従来の誘電体分離構造の半導
体素子では、十分な高耐圧を得るためには空乏層が伸び
る高抵抗半導体層の厚みを十分大きくすることが必要で
あり、そうすると素子分離が難しくなる、という問題が
あった。
体素子では、十分な高耐圧を得るためには空乏層が伸び
る高抵抗半導体層の厚みを十分大きくすることが必要で
あり、そうすると素子分離が難しくなる、という問題が
あった。
【０００７】次に、従来の誘電体分離構造の半導体素子
の他の例について説明する。
の他の例について説明する。
【０００８】図２は、その様な誘電体分離構造を用いた
従来の横型の高耐圧ダイオードである。ｎ- 型シリコン
層（活性層）１３３は、半導体基板１３１上に分離用絶
縁膜１３２を介して形成されている。活性層１３３の底
部には高濃度のｎ+ 型層１３４が形成されている。活性
層１３３にｐ型アノード層１３５と、これから所定距離
離れたｎ型カソード層１３６とが形成され、それぞれに
アノード電極１３７，カソード電極１３８が形成されて
いる。
従来の横型の高耐圧ダイオードである。ｎ- 型シリコン
層（活性層）１３３は、半導体基板１３１上に分離用絶
縁膜１３２を介して形成されている。活性層１３３の底
部には高濃度のｎ+ 型層１３４が形成されている。活性
層１３３にｐ型アノード層１３５と、これから所定距離
離れたｎ型カソード層１３６とが形成され、それぞれに
アノード電極１３７，カソード電極１３８が形成されて
いる。
【０００９】この様な横型のダイオードにおいて、例え
ばアノード電極１３７および基板１３１を接地してカソ
ード電極１３８に正の電圧を印加した逆バイアス状態を
考える。このときカソードに印加される電圧は、ｐ型ア
ノ−ド層１３７の下の活性層１３３に拡がる空乏層に印
加される。
ばアノード電極１３７および基板１３１を接地してカソ
ード電極１３８に正の電圧を印加した逆バイアス状態を
考える。このときカソードに印加される電圧は、ｐ型ア
ノ−ド層１３７の下の活性層１３３に拡がる空乏層に印
加される。
【００１０】したがって、ｐアノード層１３７下の活性
層１３３部分の厚みが薄いと、ここで大きな電界を分担
することになり、ｐ型アノード層１３７の底部の曲面部
付近で電界集中を起し、低い印加電圧でアバランシェ降
伏を生じる。これを避けて十分な高耐圧を実現するため
に、従来は、活性層１３３の厚みを４０μm 以上とする
ことが行われていた。
層１３３部分の厚みが薄いと、ここで大きな電界を分担
することになり、ｐ型アノード層１３７の底部の曲面部
付近で電界集中を起し、低い印加電圧でアバランシェ降
伏を生じる。これを避けて十分な高耐圧を実現するため
に、従来は、活性層１３３の厚みを４０μm 以上とする
ことが行われていた。
【００１１】しかしながら、活性層厚みが大きいと、Ｖ
字溝等により横方向の素子分離を行うと、深い分離溝が
必要になり、分離溝領域の面積が大きいものとなる。従
って加工が困難になるのみならず、素子の有効面積が小
さくなり、結果的に高耐圧素子の集積回路のコストが増
大する。
字溝等により横方向の素子分離を行うと、深い分離溝が
必要になり、分離溝領域の面積が大きいものとなる。従
って加工が困難になるのみならず、素子の有効面積が小
さくなり、結果的に高耐圧素子の集積回路のコストが増
大する。
【００１２】
【発明が解決しようとする課題】以上にように、従来の
誘電体分離構造の高耐圧半導体素子では、活性層が薄い
と十分な耐圧が得られず、活性層を厚くすると、横方向
の素子分離がむずかしくなる、といった問題があった。
誘電体分離構造の高耐圧半導体素子では、活性層が薄い
と十分な耐圧が得られず、活性層を厚くすると、横方向
の素子分離がむずかしくなる、といった問題があった。
【００１３】本発明はこの様な問題を解決して、比較的
薄い高抵抗半導体層であっても十分な高耐圧を得ること
を可能とした、誘電体分離構造の高耐圧半導体素子を提
供することを目的とする。
薄い高抵抗半導体層であっても十分な高耐圧を得ること
を可能とした、誘電体分離構造の高耐圧半導体素子を提
供することを目的とする。
【００１４】［発明の構成］
【００１５】
【課題を解決するための手段】本発明によると、半導体
基板と、この基板上に形成された絶縁膜と、この絶縁膜
上に形成された高抵抗半導体層と、この高抵抗半導体層
に形成された分離領域と、前記高抵抗半導体層に、前記
分離領域により横方向において分離されて形成された素
子領域と、この前記素子領域の中央部表面領域に形成さ
れた第１導電型の第１の低抵抗領域と、前記素子領域の
周辺部表面領域に形成された第２導電型の第２の低抵抗
領域とを具備し、前記素子領域内の不純物のド−ズ量
は、前記第１の低抵抗領域と第２の低抵抗領域との間に
電圧を印加したときに、前記素子領域の、前記第１の低
抵抗領域と第２の低抵抗領域との間の部分が完全に空乏
化するような値に設定されていることを特徴とする高耐
圧半導体素子が提供される。
基板と、この基板上に形成された絶縁膜と、この絶縁膜
上に形成された高抵抗半導体層と、この高抵抗半導体層
に形成された分離領域と、前記高抵抗半導体層に、前記
分離領域により横方向において分離されて形成された素
子領域と、この前記素子領域の中央部表面領域に形成さ
れた第１導電型の第１の低抵抗領域と、前記素子領域の
周辺部表面領域に形成された第２導電型の第２の低抵抗
領域とを具備し、前記素子領域内の不純物のド−ズ量
は、前記第１の低抵抗領域と第２の低抵抗領域との間に
電圧を印加したときに、前記素子領域の、前記第１の低
抵抗領域と第２の低抵抗領域との間の部分が完全に空乏
化するような値に設定されていることを特徴とする高耐
圧半導体素子が提供される。
【００１６】また、本発明によると、半導体基板と、こ
の基板上に形成された絶縁膜と、この絶縁膜上に形成さ
れた高抵抗半導体層と、この高抵抗半導体層に形成され
た分離領域と、前記高抵抗半導体層に、前記分離領域に
より横方向において分離されて形成された素子領域と、
この前記素子領域の表面から前記絶縁層にわたって形成
された第１導電型の第１の低抵抗領域と、前記素子領域
のの表面から前記絶縁層にわたって形成された第２導電
型の第２の低抵抗領域とを具備し、前記素子領域内の不
純物のド−ズ量は、前記第１の低抵抗領域と第２の低抵
抗領域との間に電圧を印加したときに、前記素子領域
の、前記第１の低抵抗領域と第２の低抵抗領域との間の
部分が完全に空乏化するような値に設定されていること
を特徴とする高耐圧半導体素子が提供される。
の基板上に形成された絶縁膜と、この絶縁膜上に形成さ
れた高抵抗半導体層と、この高抵抗半導体層に形成され
た分離領域と、前記高抵抗半導体層に、前記分離領域に
より横方向において分離されて形成された素子領域と、
この前記素子領域の表面から前記絶縁層にわたって形成
された第１導電型の第１の低抵抗領域と、前記素子領域
のの表面から前記絶縁層にわたって形成された第２導電
型の第２の低抵抗領域とを具備し、前記素子領域内の不
純物のド−ズ量は、前記第１の低抵抗領域と第２の低抵
抗領域との間に電圧を印加したときに、前記素子領域
の、前記第１の低抵抗領域と第２の低抵抗領域との間の
部分が完全に空乏化するような値に設定されていること
を特徴とする高耐圧半導体素子が提供される。
【００１７】更に本発明によると、半導体基板と、この
基板上に形成された絶縁膜と、この絶縁膜上に形成され
た高抵抗半導体層と、この高抵抗半導体層に形成された
分離領域と、前記高抵抗半導体層に、前記分離領域によ
り横方向において分離されて形成された素子領域と、こ
の前記素子領域に形成された第１導電型の第１の低抵抗
領域と、前記素子領域に、前記第１の低抵抗領域と離間
して形成された第２導電型の第２の低抵抗領域と、前記
第１の低抵抗領域に形成された第２導電型のドレイン領
域と、前記第２の低抵抗領域に形成された第１導電型の
ソ−ス領域とを具備し、前記素子領域内の不純物のド−
ズ量は、前記ソ−ス領域とドレイン領域との間に電圧を
印加したときに、前記素子領域の、前記ソ−ス領域とド
レイン領域との間の部分が完全に空乏化するような値に
設定されていることを特徴とする横型絶縁ゲ−ト型バイ
ポ−ラトランジスタが提供される。
基板上に形成された絶縁膜と、この絶縁膜上に形成され
た高抵抗半導体層と、この高抵抗半導体層に形成された
分離領域と、前記高抵抗半導体層に、前記分離領域によ
り横方向において分離されて形成された素子領域と、こ
の前記素子領域に形成された第１導電型の第１の低抵抗
領域と、前記素子領域に、前記第１の低抵抗領域と離間
して形成された第２導電型の第２の低抵抗領域と、前記
第１の低抵抗領域に形成された第２導電型のドレイン領
域と、前記第２の低抵抗領域に形成された第１導電型の
ソ−ス領域とを具備し、前記素子領域内の不純物のド−
ズ量は、前記ソ−ス領域とドレイン領域との間に電圧を
印加したときに、前記素子領域の、前記ソ−ス領域とド
レイン領域との間の部分が完全に空乏化するような値に
設定されていることを特徴とする横型絶縁ゲ−ト型バイ
ポ−ラトランジスタが提供される。
【００１８】更にまた本発明によると、半導体基板と、
この基板上に形成された絶縁膜と、この絶縁膜上に形成
された高抵抗半導体層と、この高抵抗半導体層に形成さ
れた分離領域と、前記高抵抗半導体層に、前記分離領域
により横方向において分離されて形成された素子領域
と、この前記素子領域の表面領域に形成された第１導電
型の第１の低抵抗領域と、前記素子領域の表面領域に、
前記第１の低抵抗領域と離間して形成された第２導電型
の第２の低抵抗領域とを具備し、前記第１の低抵抗領域
と第２の低抵抗領域との間に電圧を印加し、かつ前記第
１の低抵抗領域の電位と第２の低抵抗領域の電位はいず
れも前記半導体基板の電位よりも高いときに、前記素子
領域の底部に第２導電型のチャネル領域が形成され、こ
のチャネル領域によって前記半導体基板の電位の影響が
シ−ルドされることを特徴とする高耐圧半導体素子が提
供される。
この基板上に形成された絶縁膜と、この絶縁膜上に形成
された高抵抗半導体層と、この高抵抗半導体層に形成さ
れた分離領域と、前記高抵抗半導体層に、前記分離領域
により横方向において分離されて形成された素子領域
と、この前記素子領域の表面領域に形成された第１導電
型の第１の低抵抗領域と、前記素子領域の表面領域に、
前記第１の低抵抗領域と離間して形成された第２導電型
の第２の低抵抗領域とを具備し、前記第１の低抵抗領域
と第２の低抵抗領域との間に電圧を印加し、かつ前記第
１の低抵抗領域の電位と第２の低抵抗領域の電位はいず
れも前記半導体基板の電位よりも高いときに、前記素子
領域の底部に第２導電型のチャネル領域が形成され、こ
のチャネル領域によって前記半導体基板の電位の影響が
シ−ルドされることを特徴とする高耐圧半導体素子が提
供される。
【００１９】
【作用】本発明の第１の態様に係る高耐圧半導体素子に
おいて、第１及び第２の低抵抗領域間に、例えば第１の
低抵抗領域を高電位、第２の低抵抗領域を接地電位とし
て逆バイアス電圧が印加されたとする。この時印加電圧
は、高抵抗半導体層に横方向にかかると同時に、深さ方
向にもかかる。下地半導体基板が通常接地電位にされる
からである。そして、第１または第２の低抵抗領域の周
囲のｐｎ接合から高抵抗半導体層内に空乏層が拡がる。
そして、第１の低抵抗領域と第２の低抵抗領域との間
の、高抵抗半導体層の部分が完全に空乏化する。その結
果、高耐圧を有する半導体素子が得られる。
おいて、第１及び第２の低抵抗領域間に、例えば第１の
低抵抗領域を高電位、第２の低抵抗領域を接地電位とし
て逆バイアス電圧が印加されたとする。この時印加電圧
は、高抵抗半導体層に横方向にかかると同時に、深さ方
向にもかかる。下地半導体基板が通常接地電位にされる
からである。そして、第１または第２の低抵抗領域の周
囲のｐｎ接合から高抵抗半導体層内に空乏層が拡がる。
そして、第１の低抵抗領域と第２の低抵抗領域との間
の、高抵抗半導体層の部分が完全に空乏化する。その結
果、高耐圧を有する半導体素子が得られる。
【００２０】第１の低抵抗領域と第２の低抵抗領域との
間の高抵抗半導体層の部分が完全に空乏化するために
は、高抵抗半導体層の不純物のド−ズ量が０．１×１０
12〜３×１０12／ｃｍ2 の範囲にあればよい。
間の高抵抗半導体層の部分が完全に空乏化するために
は、高抵抗半導体層の不純物のド−ズ量が０．１×１０
12〜３×１０12／ｃｍ2 の範囲にあればよい。
【００２１】第１及び第２の低抵抗領域間の印加電圧が
ある値になると、空乏層は第１の絶縁膜にまで達し、深
さ方向の電圧は高抵抗半導体層と第１の絶縁膜によって
分担される。
ある値になると、空乏層は第１の絶縁膜にまで達し、深
さ方向の電圧は高抵抗半導体層と第１の絶縁膜によって
分担される。
【００２２】この様な高電圧印加状態でアバランシェ・
ブレークダウンを防止するためには、印加電圧のうち高
抵抗半導体層の底部にある絶縁膜で分担される部分が大
きい方がよい。しかも、高抵抗半導体層と絶縁膜との界
面で電束密度は連続であるので、高抵抗半導体層内で縦
方向の電界が強くならないようにするためには、絶縁膜
中の電界も小さい方がよい。
ブレークダウンを防止するためには、印加電圧のうち高
抵抗半導体層の底部にある絶縁膜で分担される部分が大
きい方がよい。しかも、高抵抗半導体層と絶縁膜との界
面で電束密度は連続であるので、高抵抗半導体層内で縦
方向の電界が強くならないようにするためには、絶縁膜
中の電界も小さい方がよい。
【００２３】本発明に係る高耐圧半導体素子において、
絶縁膜を１μm 以上と厚くした場合には、上述のように
空乏層が伸びた状態でも第１の絶縁膜中での電界は比較
的小さく、従って高抵抗半導体層の縦方向電界も小さく
抑えられる。また、印加電圧の多くが第１の絶縁膜によ
り分担されるために、高抵抗半導体層の深さ方向にかか
る印加電圧が小さく抑えられる。以上により本発明に係
る半導体素子では、高抵抗半導体層が比較的薄いもので
あっても、十分な高耐圧特性が得られる。
絶縁膜を１μm 以上と厚くした場合には、上述のように
空乏層が伸びた状態でも第１の絶縁膜中での電界は比較
的小さく、従って高抵抗半導体層の縦方向電界も小さく
抑えられる。また、印加電圧の多くが第１の絶縁膜によ
り分担されるために、高抵抗半導体層の深さ方向にかか
る印加電圧が小さく抑えられる。以上により本発明に係
る半導体素子では、高抵抗半導体層が比較的薄いもので
あっても、十分な高耐圧特性が得られる。
【００２４】本発明の第１の態様に係る高耐圧半導体素
子において、特に、高低抗層底部に単位面積当りの不純
物総量が３×１０12／cm2以下、より好ましくは０．５
〜２．０×１０12／cm2となるように設定した低不純物
濃度のバッファ層を設けると、一層高い耐圧が得られ
る。なぜなら逆バイアス印加時、このバッファ層が完全
に空乏化すると、ここに高抵抗半導体層より高濃度の空
間電荷が生じるからである。このバッファ層と第１の絶
縁膜の界面における電界の垂直方向成分を、半導体層側
でＥs ，絶縁膜側でＥi とし、半導体層の誘電率をεs
，絶縁膜の誘電率をεi とすると、 Ｅs ＝（εi ／εs ）Ｅi である。このため、第１の絶縁膜中の電界が大きくなる
とこれにしたがって半導体層内の電界も大きくなる。と
ころがバッファ層に生じた空間電荷は、この半導体層側
の電界を緩和する働きをする。従ってこの様なバッファ
層を設けることによって、半導体層中の電界を小さく保
ったまま第１の絶縁膜中の電界をより大きくすることが
でき、高耐圧化が図られることになる。
子において、特に、高低抗層底部に単位面積当りの不純
物総量が３×１０12／cm2以下、より好ましくは０．５
〜２．０×１０12／cm2となるように設定した低不純物
濃度のバッファ層を設けると、一層高い耐圧が得られ
る。なぜなら逆バイアス印加時、このバッファ層が完全
に空乏化すると、ここに高抵抗半導体層より高濃度の空
間電荷が生じるからである。このバッファ層と第１の絶
縁膜の界面における電界の垂直方向成分を、半導体層側
でＥs ，絶縁膜側でＥi とし、半導体層の誘電率をεs
，絶縁膜の誘電率をεi とすると、 Ｅs ＝（εi ／εs ）Ｅi である。このため、第１の絶縁膜中の電界が大きくなる
とこれにしたがって半導体層内の電界も大きくなる。と
ころがバッファ層に生じた空間電荷は、この半導体層側
の電界を緩和する働きをする。従ってこの様なバッファ
層を設けることによって、半導体層中の電界を小さく保
ったまま第１の絶縁膜中の電界をより大きくすることが
でき、高耐圧化が図られることになる。
【００２５】本発明の第１の態様に係る高耐圧半導体素
子は、横方向の素子分離を絶縁膜ではなくｐｎ接合によ
り行ないことも可能であり、この場合、それ以外は素子
分離を絶縁膜で行う場合と同じである。従ってこの高耐
圧半導体素子も、比較的薄い高抵抗半導体層で十分な高
耐圧特性が得られる。
子は、横方向の素子分離を絶縁膜ではなくｐｎ接合によ
り行ないことも可能であり、この場合、それ以外は素子
分離を絶縁膜で行う場合と同じである。従ってこの高耐
圧半導体素子も、比較的薄い高抵抗半導体層で十分な高
耐圧特性が得られる。
【００２６】ところで、本発明の第１の態様に係る高耐
圧半導体素子において、素子領域の高抵抗半導体層の分
離を行なうための第２の絶縁膜との界面部に第１導電型
の第３の低抵抗領域が形成されている場合を考える。こ
れは、隣接する素子領域の溝側壁に第１導電型の低抵抗
領域を形成する場合に避けられない。溝の側壁の一方の
面にのみ選択的に低抵抗領域を拡散形成することは困難
だからである。この構造においては、逆バイアス時、第
２の低抵抗領域と第３の低抵抗領域の間のブレークダウ
ンが問題になる。まず逆バイアスを印加すると、第２の
低抵抗領域の回りと第１の絶縁膜の上面から高抵抗半導
体層に空乏層が拡がる。素子領域中央の第１の低抵抗領
域と第３の低抵抗領域の間が中性領域でつながっている
間は、第３の低抵抗領域の電位は第１の低抵抗領域の電
位に追随する。第２の低抵抗領域と第３の低抵抗領域間
のｐｎ接合のブレークダウン電圧をＶB として、第１の
低抵抗領域と第３の低抵抗領域の間が上述のように中性
領域でつながっている間に逆バイアス電圧がＶB に達す
ると、ブレークダウンしてしまう。第２の低抵抗領域下
の空乏層が第１の絶縁膜に達する時の印加電圧がＶB よ
りも低くなるように、高抵抗半導体層の厚みと不純物濃
度を設定しておけば、第１の低抵抗領域と第３の低抵抗
領域の間はブレークダウンを生じる前に空乏層によって
互いに分断される。この様に第３の低抵抗領域が第１の
低抵抗領域から空乏層で分断されると、第２の低抵抗領
域と第３の低抵抗領域間の電位差はそれ以上大きくなる
ことはなく、これら低抵抗領域間でのブレークダウンは
防止される。
圧半導体素子において、素子領域の高抵抗半導体層の分
離を行なうための第２の絶縁膜との界面部に第１導電型
の第３の低抵抗領域が形成されている場合を考える。こ
れは、隣接する素子領域の溝側壁に第１導電型の低抵抗
領域を形成する場合に避けられない。溝の側壁の一方の
面にのみ選択的に低抵抗領域を拡散形成することは困難
だからである。この構造においては、逆バイアス時、第
２の低抵抗領域と第３の低抵抗領域の間のブレークダウ
ンが問題になる。まず逆バイアスを印加すると、第２の
低抵抗領域の回りと第１の絶縁膜の上面から高抵抗半導
体層に空乏層が拡がる。素子領域中央の第１の低抵抗領
域と第３の低抵抗領域の間が中性領域でつながっている
間は、第３の低抵抗領域の電位は第１の低抵抗領域の電
位に追随する。第２の低抵抗領域と第３の低抵抗領域間
のｐｎ接合のブレークダウン電圧をＶB として、第１の
低抵抗領域と第３の低抵抗領域の間が上述のように中性
領域でつながっている間に逆バイアス電圧がＶB に達す
ると、ブレークダウンしてしまう。第２の低抵抗領域下
の空乏層が第１の絶縁膜に達する時の印加電圧がＶB よ
りも低くなるように、高抵抗半導体層の厚みと不純物濃
度を設定しておけば、第１の低抵抗領域と第３の低抵抗
領域の間はブレークダウンを生じる前に空乏層によって
互いに分断される。この様に第３の低抵抗領域が第１の
低抵抗領域から空乏層で分断されると、第２の低抵抗領
域と第３の低抵抗領域間の電位差はそれ以上大きくなる
ことはなく、これら低抵抗領域間でのブレークダウンは
防止される。
【００２７】例えば、高抵抗半導体層の厚みをｄ、不純
物濃度をＣ、第１の絶縁膜の厚みをｔ、誘電率をεi 、
半導体の誘電率をεs 、第２の低抵抗領域の深さをｘj
とすると、第２の低抵抗領域の面積が十分大きければ、
第２の低抵抗領域の下から第１の絶縁膜まで空乏層が伸
びる時の逆バイアスの大きさＶ0 は、 Ｖ0 ＝ ｅＣ｛2t (εs/εi)+d-xj ｝2 (d-xj)2 ／８εs ｛t(εs/εi)+d-xj ｝2 と近似できる。ここで、ｅは素電荷を示す。この式を参
照して、Ｖ0 ＜ＶB を満たすように各部の厚みや不純物
濃度を設定することによって、高耐圧特性が得られるこ
とになる。
物濃度をＣ、第１の絶縁膜の厚みをｔ、誘電率をεi 、
半導体の誘電率をεs 、第２の低抵抗領域の深さをｘj
とすると、第２の低抵抗領域の面積が十分大きければ、
第２の低抵抗領域の下から第１の絶縁膜まで空乏層が伸
びる時の逆バイアスの大きさＶ0 は、 Ｖ0 ＝ ｅＣ｛2t (εs/εi)+d-xj ｝2 (d-xj)2 ／８εs ｛t(εs/εi)+d-xj ｝2 と近似できる。ここで、ｅは素電荷を示す。この式を参
照して、Ｖ0 ＜ＶB を満たすように各部の厚みや不純物
濃度を設定することによって、高耐圧特性が得られるこ
とになる。
【００２８】また第２の低抵抗領域の幅が数μm 以下と
狭い場合には、その値をｌとして、Ｖ0 とｘに関する連
立方程式 Ｖ0 ＝（ｅＣ／２εs ）［（x+l)2 ｛ln {（t+l)/l} −1/2 ｝＋l 2 /2］ Ｖ0 ＝（ｅＣ／２εs ）（d-l-x ）2 ＋（ｅＣ／εi ）ｔ（d-l-x ） からＶ0 が近似的に求められるので、この値が、Ｖ0 ＜
ＶB を満たすように設定すればよい。ただし、これらの
式の中で、ｘは第２の低抵抗領域の回りの空乏層の拡が
りを表しており、長さの次元を持つ。
狭い場合には、その値をｌとして、Ｖ0 とｘに関する連
立方程式 Ｖ0 ＝（ｅＣ／２εs ）［（x+l)2 ｛ln {（t+l)/l} −1/2 ｝＋l 2 /2］ Ｖ0 ＝（ｅＣ／２εs ）（d-l-x ）2 ＋（ｅＣ／εi ）ｔ（d-l-x ） からＶ0 が近似的に求められるので、この値が、Ｖ0 ＜
ＶB を満たすように設定すればよい。ただし、これらの
式の中で、ｘは第２の低抵抗領域の回りの空乏層の拡が
りを表しており、長さの次元を持つ。
【００２９】本発明の第１の態様に係る高耐圧半導体素
子において、第２の低抵抗領域を第１の絶縁膜に達する
深さに形成し、これにより第１の低抵抗領域と第３の低
抵抗領域を切離さすことも可能である。この場合、第３
の低抵抗領域の電位が第１の低抵抗領域に追従して上昇
することはなく、第２の低抵抗領域と第３の低抵抗領域
間のｐｎ接合でのブレークダウンは生じない。したがっ
て第３の低抵抗領域があっても、高耐圧特性が得られ
る。
子において、第２の低抵抗領域を第１の絶縁膜に達する
深さに形成し、これにより第１の低抵抗領域と第３の低
抵抗領域を切離さすことも可能である。この場合、第３
の低抵抗領域の電位が第１の低抵抗領域に追従して上昇
することはなく、第２の低抵抗領域と第３の低抵抗領域
間のｐｎ接合でのブレークダウンは生じない。したがっ
て第３の低抵抗領域があっても、高耐圧特性が得られ
る。
【００３０】本発明の第１の態様に係る高耐圧半導体素
子において、絶縁膜と高抵抗半導体層の界面に高抵抗体
膜を配設することも可能であり、この場合、高抵抗体膜
は、下地半導体基板の電位の影響をシールドする働きを
する。従って、したがってこれによっても、優れた高耐
圧特性が得られる。
子において、絶縁膜と高抵抗半導体層の界面に高抵抗体
膜を配設することも可能であり、この場合、高抵抗体膜
は、下地半導体基板の電位の影響をシールドする働きを
する。従って、したがってこれによっても、優れた高耐
圧特性が得られる。
【００３１】
【実施例】以下、図面を参照して本発明の第１の態様に
係る種々の実施例を説明する。
係る種々の実施例を説明する。
【００３２】図３は、一実施例の高耐圧ダイオードの断
面図である。１は、単結晶（または多結晶）のシリコン
基板であり、この上に酸化膜２（第１の絶縁膜）により
基板１から分離され、酸化膜３（第２の絶縁膜）により
横方向に他の素子領域から分離された島状の高抵抗シリ
コン層４が形成されている。下地の酸化膜２は１μm以
上の厚さとする。高抵抗シリコン層４は、ｎ- 型（また
はｐ- 型）である。素子分離領域はトレンチを掘って形
成されたものであり、トレンチには酸化膜３を形成した
後に多結晶シリコン膜５が埋め込まれている。
面図である。１は、単結晶（または多結晶）のシリコン
基板であり、この上に酸化膜２（第１の絶縁膜）により
基板１から分離され、酸化膜３（第２の絶縁膜）により
横方向に他の素子領域から分離された島状の高抵抗シリ
コン層４が形成されている。下地の酸化膜２は１μm以
上の厚さとする。高抵抗シリコン層４は、ｎ- 型（また
はｐ- 型）である。素子分離領域はトレンチを掘って形
成されたものであり、トレンチには酸化膜３を形成した
後に多結晶シリコン膜５が埋め込まれている。
【００３３】高抵抗シリコン層４の中央部表面にカソー
ド領域となる高不純物濃度のｎ+ 型層６（第１の低抵抗
領域）が形成されている。高抵抗シリコン層４の周辺部
表面にはアノード領域となる高不純物濃度のｐ+ 型層７
（第２の低抵抗領域）が形成されている。ｐ+ 型層７
は、上から見たとき、ｎ+ 型層６を取り囲むように形成
されている。ｎ+ 型層６にはカソード電極８が形成さ
れ、ｐ+ 型層７にはアノード電極９が形成されている。
ド領域となる高不純物濃度のｎ+ 型層６（第１の低抵抗
領域）が形成されている。高抵抗シリコン層４の周辺部
表面にはアノード領域となる高不純物濃度のｐ+ 型層７
（第２の低抵抗領域）が形成されている。ｐ+ 型層７
は、上から見たとき、ｎ+ 型層６を取り囲むように形成
されている。ｎ+ 型層６にはカソード電極８が形成さ
れ、ｐ+ 型層７にはアノード電極９が形成されている。
【００３４】この高耐圧ダイオードの製造工程は例え
ば、次の通りである。まずシリコン基板１と高抵抗シリ
コン層４に対応する高抵抗シリコン基板とを直接接着技
術により貼り合せる。すなわち、２枚の基板を鏡面研磨
しておき、その研磨面同士を清浄な雰囲気下で密着さ
せ、所定の熱処理を加えることにより一体化する。この
とき一方の基板の接着面に酸化膜２を形成しておくこと
により、図示のように電気的に分離された状態で一体化
した基板が得られる。次に高抵抗シリコン基板側を研磨
して素子領域に必要な所定厚みの高抵抗シリコン層４を
得る。その後、素子分離領域にトレンチを形成し、島状
に分離された高抵抗シリコン層４の側面に酸化膜３を形
成する。そして分離用トレンチ内に多結晶シリコン膜５
を埋め込んだ後、ｎ+ 型層６，ｐ+ 型層７を順次拡散形
成し、最後に電極８，９を形成する。
ば、次の通りである。まずシリコン基板１と高抵抗シリ
コン層４に対応する高抵抗シリコン基板とを直接接着技
術により貼り合せる。すなわち、２枚の基板を鏡面研磨
しておき、その研磨面同士を清浄な雰囲気下で密着さ
せ、所定の熱処理を加えることにより一体化する。この
とき一方の基板の接着面に酸化膜２を形成しておくこと
により、図示のように電気的に分離された状態で一体化
した基板が得られる。次に高抵抗シリコン基板側を研磨
して素子領域に必要な所定厚みの高抵抗シリコン層４を
得る。その後、素子分離領域にトレンチを形成し、島状
に分離された高抵抗シリコン層４の側面に酸化膜３を形
成する。そして分離用トレンチ内に多結晶シリコン膜５
を埋め込んだ後、ｎ+ 型層６，ｐ+ 型層７を順次拡散形
成し、最後に電極８，９を形成する。
【００３５】この様に構成された高耐圧ダイオードにお
いて、例えば基板１および電極９を接地して電極８に正
の電位を印加すると、ｐｎ接合は逆バイアスされて高抵
抗シリコン層４内に空乏層が拡がる。酸化膜２と高抵抗
シリコン層４の界面からも上に向かって空乏層が拡が
る。印加電圧がある値になると、高抵抗シリコン層４は
空乏層で満たされた状態になり、高抵抗シリコン層４に
はｎ+型層６から下方に向かう強い電界が生じる。
いて、例えば基板１および電極９を接地して電極８に正
の電位を印加すると、ｐｎ接合は逆バイアスされて高抵
抗シリコン層４内に空乏層が拡がる。酸化膜２と高抵抗
シリコン層４の界面からも上に向かって空乏層が拡が
る。印加電圧がある値になると、高抵抗シリコン層４は
空乏層で満たされた状態になり、高抵抗シリコン層４に
はｎ+型層６から下方に向かう強い電界が生じる。
【００３６】しかしこの実施例においては、酸化膜２の
厚みを１μm 以上と厚くしているため、印加電圧の多く
はこの酸化膜２により分担され、高抵抗シリコン層４内
の電界はアバランシェ・ブレークダウンを生じる値以下
に抑えられる。具体的に例えば、高抵抗シリコン層４の
厚みが２０μm しかない場合でも、３５０Ｖ以上の高耐
圧が得られる。酸化膜２の膜厚を２μm 以上にすれば、
更に４５０Ｖ以上の高耐圧特性が得られる。
厚みを１μm 以上と厚くしているため、印加電圧の多く
はこの酸化膜２により分担され、高抵抗シリコン層４内
の電界はアバランシェ・ブレークダウンを生じる値以下
に抑えられる。具体的に例えば、高抵抗シリコン層４の
厚みが２０μm しかない場合でも、３５０Ｖ以上の高耐
圧が得られる。酸化膜２の膜厚を２μm 以上にすれば、
更に４５０Ｖ以上の高耐圧特性が得られる。
【００３７】また、高抵抗シリコン層４と酸化膜２の界
面には、素子形成工程で自然に正の界面電荷が生じる。
この界面電荷は高抵抗シリコン層４がｎ型の場合そのな
かの縦方向電界を弱める効果があり、この効果も高耐圧
特性に寄与している。
面には、素子形成工程で自然に正の界面電荷が生じる。
この界面電荷は高抵抗シリコン層４がｎ型の場合そのな
かの縦方向電界を弱める効果があり、この効果も高耐圧
特性に寄与している。
【００３８】図４は、図３の実施例の素子構造におい
て、高抵抗シリコン層４の底部に低不純物濃度（高抵抗
シリコン層４よりは高い）のｎ- 型バッファ層１０を設
けた実施例である。このバッファ層１０は、単位面積当
りの不純物総量が３×１０12／cm2 以下、より好ましく
は０．５〜２．０×１０12／cm2 となるように設定され
る。
て、高抵抗シリコン層４の底部に低不純物濃度（高抵抗
シリコン層４よりは高い）のｎ- 型バッファ層１０を設
けた実施例である。このバッファ層１０は、単位面積当
りの不純物総量が３×１０12／cm2 以下、より好ましく
は０．５〜２．０×１０12／cm2 となるように設定され
る。
【００３９】この実施例においては、アノード・カソー
ド間に逆バイアスを与えてバッファ層１０が空乏化する
と、ここに正の空間電荷が生じる。この空間電荷が高抵
抗シリコン層４内の電界を緩和する働きをする結果、高
耐圧特性が得られる。
ド間に逆バイアスを与えてバッファ層１０が空乏化する
と、ここに正の空間電荷が生じる。この空間電荷が高抵
抗シリコン層４内の電界を緩和する働きをする結果、高
耐圧特性が得られる。
【００４０】図５は、図３の構造を基本として、カソー
ド領域となるｎ+型層１１とアノード領域となるｐ+ 型
層１２が繰り返し形成された実施例である。例えば、高
抵抗シリコン層４の中央部にｎ+ 型層１１ａが形成さ
れ、所定距離おいてこれを囲むようにリング状にｐ+ 型
層１２ｂが形成され、その外側に所定距離おいてリング
状にｎ+ 型層１１ｂが形成され、更にその外側の高抵抗
シリコン層周辺部にリング状にｐ+ 型層１２ｂが形成さ
れている。ｎ+ 型層１１にはカソード電極１３が形成さ
れ、ｐ+ 型層１２にはアノード電極１４が形成されてい
る。この様な同心的なリング状パターンでなく、ストラ
イプ状パターンの繰り返しであってもよい。
ド領域となるｎ+型層１１とアノード領域となるｐ+ 型
層１２が繰り返し形成された実施例である。例えば、高
抵抗シリコン層４の中央部にｎ+ 型層１１ａが形成さ
れ、所定距離おいてこれを囲むようにリング状にｐ+ 型
層１２ｂが形成され、その外側に所定距離おいてリング
状にｎ+ 型層１１ｂが形成され、更にその外側の高抵抗
シリコン層周辺部にリング状にｐ+ 型層１２ｂが形成さ
れている。ｎ+ 型層１１にはカソード電極１３が形成さ
れ、ｐ+ 型層１２にはアノード電極１４が形成されてい
る。この様な同心的なリング状パターンでなく、ストラ
イプ状パターンの繰り返しであってもよい。
【００４１】この実施例の構造は、素子面積が大きい場
合にカソード電流を分散させて均一化する上で有効であ
る。カソード電極１３とアノード電極１４間に逆バイア
スを印加すると、図３の実施例と同様にｎ+ 型層１１か
ら下方に向かう電界が生じるが、やはり酸化膜２を１μ
m 以上と厚くしている結果、高耐圧が得られる。
合にカソード電流を分散させて均一化する上で有効であ
る。カソード電極１３とアノード電極１４間に逆バイア
スを印加すると、図３の実施例と同様にｎ+ 型層１１か
ら下方に向かう電界が生じるが、やはり酸化膜２を１μ
m 以上と厚くしている結果、高耐圧が得られる。
【００４２】以下の実施例でも同様に、ｎ+ 型層とｐ+
型層を多数繰り返し形成することは、素子のオン抵抗を
低くするために有効である。
型層を多数繰り返し形成することは、素子のオン抵抗を
低くするために有効である。
【００４３】図６は、図４の構造を基本として、ＭＯＳ
ＦＥＴを構成した実施例である。高抵抗シリコン層４の
表面部にｐ型ベース層１５が形成され、このｐ型ベース
層１５内にｎ+ 型ソース層１６が形成されている。ｐ型
ベース層１５から所定距離離れた位置にｎ+ 型ドレイン
層１７が形成されている。ｐ型ベース層１５のｎ+ 型ソ
ース層１６とｎ- 型高抵抗シリコン層４に挟まれた領域
をチャネル領域として、この上にゲート酸化膜２０を介
してゲート電極２１が形成されている。ｎ+ 型ドレイン
層１７にはドレイン電極１８が接続され、ｎ+ 型ソース
層１６にはソース電極１９が接続されている。ソース電
極１９は同時にｐ型ベース層１５にも接続されている。
ここでは、図５の実施例にならってソース，ドレインを
繰り返し配置した構造を示している。繰り返しパターン
はストライプ状でも同心リング状でもよい。
ＦＥＴを構成した実施例である。高抵抗シリコン層４の
表面部にｐ型ベース層１５が形成され、このｐ型ベース
層１５内にｎ+ 型ソース層１６が形成されている。ｐ型
ベース層１５から所定距離離れた位置にｎ+ 型ドレイン
層１７が形成されている。ｐ型ベース層１５のｎ+ 型ソ
ース層１６とｎ- 型高抵抗シリコン層４に挟まれた領域
をチャネル領域として、この上にゲート酸化膜２０を介
してゲート電極２１が形成されている。ｎ+ 型ドレイン
層１７にはドレイン電極１８が接続され、ｎ+ 型ソース
層１６にはソース電極１９が接続されている。ソース電
極１９は同時にｐ型ベース層１５にも接続されている。
ここでは、図５の実施例にならってソース，ドレインを
繰り返し配置した構造を示している。繰り返しパターン
はストライプ状でも同心リング状でもよい。
【００４４】この実施例のＭＯＳＦＥＴは、ドレイン電
極１８に、ソース電極１９に対して正の電圧を印加して
動作させる。ゲート電圧が零または負でｐ型ベース層１
５にチャネルが形成されていないオフ状態では、ドレイ
ン・ソース間電圧がある値以上で高抵抗シリコン層４お
よびバッファ層１０は空乏化する。これにより、ｎ+ 型
ドレイン層１７から下方に向かう強い電界が生じる。こ
の実施例では、図２の実施例と同様に、酸化膜２を１μ
m 以上と厚くしていること、およびバッファ層１０が空
乏化して正の空間電荷が生じることから、印加電圧の多
くが酸化膜２で分担され、また高抵抗シリコン層４内の
電界が弱められて、高耐圧が得られる。この実施例にお
いて、バッファ層１０はなくてもよい。
極１８に、ソース電極１９に対して正の電圧を印加して
動作させる。ゲート電圧が零または負でｐ型ベース層１
５にチャネルが形成されていないオフ状態では、ドレイ
ン・ソース間電圧がある値以上で高抵抗シリコン層４お
よびバッファ層１０は空乏化する。これにより、ｎ+ 型
ドレイン層１７から下方に向かう強い電界が生じる。こ
の実施例では、図２の実施例と同様に、酸化膜２を１μ
m 以上と厚くしていること、およびバッファ層１０が空
乏化して正の空間電荷が生じることから、印加電圧の多
くが酸化膜２で分担され、また高抵抗シリコン層４内の
電界が弱められて、高耐圧が得られる。この実施例にお
いて、バッファ層１０はなくてもよい。
【００４５】以下の実施例のダイオード構造において
も、この実施例と同様にｐ+ 型層表面にｎ+ 型ソース層
を形成し、ゲート電極を設けることによりＭＯＳＦＥＴ
を形成することができる。さらにｎ+ 型ドレイン層にｐ
+ 型層を形成して、ＩＧＢＴとすることも可能である。
も、この実施例と同様にｐ+ 型層表面にｎ+ 型ソース層
を形成し、ゲート電極を設けることによりＭＯＳＦＥＴ
を形成することができる。さらにｎ+ 型ドレイン層にｐ
+ 型層を形成して、ＩＧＢＴとすることも可能である。
【００４６】図７は、第１の低抵抗領域と第２の低抵抗
領域の導電型を逆にした実施例の高耐圧ダイオードであ
る。図１とは逆に、高抵抗シリコン層４の中央部表面に
アノード層となるｐ+ 型層２２が形成され、周辺部表面
にカソード層となるｎ+ 型層２３が形成されている。ｐ
+ 型層２２にアノード電極２４が、ｎ+ 型層２３にカソ
ード電極２５がそれぞれ形成されている。その他図５の
実施例と同じである。
領域の導電型を逆にした実施例の高耐圧ダイオードであ
る。図１とは逆に、高抵抗シリコン層４の中央部表面に
アノード層となるｐ+ 型層２２が形成され、周辺部表面
にカソード層となるｎ+ 型層２３が形成されている。ｐ
+ 型層２２にアノード電極２４が、ｎ+ 型層２３にカソ
ード電極２５がそれぞれ形成されている。その他図５の
実施例と同じである。
【００４７】この実施例でも、図５の実施例と同様に、
酸化膜２が１μm 以上と厚く、逆バイアス印加時にその
電圧の多くを酸化膜２が分担することにより、高耐圧が
得られる。
酸化膜２が１μm 以上と厚く、逆バイアス印加時にその
電圧の多くを酸化膜２が分担することにより、高耐圧が
得られる。
【００４８】図８は、図３の構造を基本として、高抵抗
シリコン層４の側面すなわち酸化膜３に接する部分に高
不純物濃度のｐ+ 型層２６を形成した実施例である。こ
のダイオードを製造するには、図５のダイオードの製造
工程で説明した素子分離用トレンチを形成した後、酸化
膜３を形成する前にトレンチ側面に不純物拡散を行えば
よい。
シリコン層４の側面すなわち酸化膜３に接する部分に高
不純物濃度のｐ+ 型層２６を形成した実施例である。こ
のダイオードを製造するには、図５のダイオードの製造
工程で説明した素子分離用トレンチを形成した後、酸化
膜３を形成する前にトレンチ側面に不純物拡散を行えば
よい。
【００４９】この実施例も、酸化膜２が１μm 以上と厚
く、高耐圧特性が得られる。また高抵抗シリコン層４の
側面のｐ+ 型層２６は、逆バイアス印加時に表面のｐ+
型層７と同電位に保たれ、これにより欠陥の多い酸化膜
３との界面部で無用な電界がかかることが防止される。
これも、高耐圧特性の向上に寄与する。
く、高耐圧特性が得られる。また高抵抗シリコン層４の
側面のｐ+ 型層２６は、逆バイアス印加時に表面のｐ+
型層７と同電位に保たれ、これにより欠陥の多い酸化膜
３との界面部で無用な電界がかかることが防止される。
これも、高耐圧特性の向上に寄与する。
【００５０】図９は、図８の構造を基本として、図４と
同様に高抵抗シリコン層４の底部にｎ- 型バッファ層１
０を設けた実施例である。これにより、一層の高耐圧化
が図られる。
同様に高抵抗シリコン層４の底部にｎ- 型バッファ層１
０を設けた実施例である。これにより、一層の高耐圧化
が図られる。
【００５１】図１０は、高抵抗シリコン層４をｐ- 型と
して、その側面の低抵抗領域として図８の実施例と逆導
電型のｎ+ 型層２７を形成した実施例である。その他、
図８の実施例と異なるところはない。
して、その側面の低抵抗領域として図８の実施例と逆導
電型のｎ+ 型層２７を形成した実施例である。その他、
図８の実施例と異なるところはない。
【００５２】この実施例の構造では、周辺部表面のｐ+
型層７とｎ+ 型層２７とが接しているが、ｎ+ 型層２７
と中央部表面のｎ+ 型層６との間は電気的につながって
いない。したがってこのダイオードに逆バイアスが印加
されたときに、ｐ+ 型層７とｎ+ 型層２７の間のｐｎ接
合に電圧がかかることはなく、ここでブレークダウンを
生じることはない。この結果この実施例でも図３の実施
例と同様の高耐圧特性を示す。
型層７とｎ+ 型層２７とが接しているが、ｎ+ 型層２７
と中央部表面のｎ+ 型層６との間は電気的につながって
いない。したがってこのダイオードに逆バイアスが印加
されたときに、ｐ+ 型層７とｎ+ 型層２７の間のｐｎ接
合に電圧がかかることはなく、ここでブレークダウンを
生じることはない。この結果この実施例でも図３の実施
例と同様の高耐圧特性を示す。
【００５３】図１１は、横方向の素子分離をｐｎ接合に
より行った実施例の高耐圧ダイオードである。高抵抗シ
リコン層４をｎ- 型層として、素子領域を取り囲むよう
に酸化膜２に達する深さのｐ+ 型層５０を拡散形成して
素子分離を行っている。この横方向素子分離の構造の他
は、図３の実施例と同様であり、素子領域の中央部表面
にカソード領域となるｎ+ 型層６が形成され、周辺部表
面にアノード領域となるｐ+ 型層７が形成されている。
より行った実施例の高耐圧ダイオードである。高抵抗シ
リコン層４をｎ- 型層として、素子領域を取り囲むよう
に酸化膜２に達する深さのｐ+ 型層５０を拡散形成して
素子分離を行っている。この横方向素子分離の構造の他
は、図３の実施例と同様であり、素子領域の中央部表面
にカソード領域となるｎ+ 型層６が形成され、周辺部表
面にアノード領域となるｐ+ 型層７が形成されている。
【００５４】逆バイアス印加時、ｎ+ 型層６が高電位と
なって基板１との間に大きな電位差を生じるが、酸化膜
１が１μm 以上と厚いため、高抵抗シリコン層４中の電
界は低く抑えられる。したがってこの実施例によっても
高耐圧特性が得られる。
なって基板１との間に大きな電位差を生じるが、酸化膜
１が１μm 以上と厚いため、高抵抗シリコン層４中の電
界は低く抑えられる。したがってこの実施例によっても
高耐圧特性が得られる。
【００５５】図１２は、図１１の構造に於いて、高抵抗
シリコン層４の底部に低不純物濃度のｎ- 型バッファ層
１０を設けた実施例である。図４の実施例と同様にｎ-
型バッファ層１０の不純物濃度を適当に設定することに
よって、逆バイアス印加により空乏化した時にこのｎ-
型バッファ層１０での空間電荷が高抵抗シリコン層４で
の電界を弱める働きをし、これにより一層の高耐圧特性
が得られる。
シリコン層４の底部に低不純物濃度のｎ- 型バッファ層
１０を設けた実施例である。図４の実施例と同様にｎ-
型バッファ層１０の不純物濃度を適当に設定することに
よって、逆バイアス印加により空乏化した時にこのｎ-
型バッファ層１０での空間電荷が高抵抗シリコン層４で
の電界を弱める働きをし、これにより一層の高耐圧特性
が得られる。
【００５６】図１３は、図１２の実施例の素子分離構造
を基本として、ダイオードのカソード領域，アノード領
域となる第１，第２の低抵抗領域の配置を図１２とは逆
にした実施例である。横方向の素子分離領域であるｐ+
型層２９により囲まれた高抵抗シリコン層４の中央部表
面にアノード領域となるｐ+ 型層２２が形成され、この
ｐ+ 型層２２を取り囲み、かつ素子分離領域のｐ+ 型層
２９からも所定距離離れた位置の表面にカソード領域と
なるｎ+ 型層２３が形成されている。このｎ+ 型層２３
と一部重なるように、酸化膜２に達する深さにｎ+ 型層
２８が形成されている。ｐ+ 型層２にアノード電極２４
が、ｎ+ 型層２３にカソード電極２５がそれぞれ形成さ
れている。
を基本として、ダイオードのカソード領域，アノード領
域となる第１，第２の低抵抗領域の配置を図１２とは逆
にした実施例である。横方向の素子分離領域であるｐ+
型層２９により囲まれた高抵抗シリコン層４の中央部表
面にアノード領域となるｐ+ 型層２２が形成され、この
ｐ+ 型層２２を取り囲み、かつ素子分離領域のｐ+ 型層
２９からも所定距離離れた位置の表面にカソード領域と
なるｎ+ 型層２３が形成されている。このｎ+ 型層２３
と一部重なるように、酸化膜２に達する深さにｎ+ 型層
２８が形成されている。ｐ+ 型層２にアノード電極２４
が、ｎ+ 型層２３にカソード電極２５がそれぞれ形成さ
れている。
【００５７】この実施例の場合、逆バイアス印加時に正
の高電位となるｎ+ 型層２３，２８と通常接地電位とさ
れる素子分離領域のｐ+ 型層２９間のブレークダウンも
問題になる。このため図示のようにその間の距離をある
程度とることが必要である。したがって面積的には不利
であるが、縦方向については、図１２の実施例と同様
に、１μm 以上と厚い酸化膜２とバッファ層１０の働き
により、高耐圧が得られる。
の高電位となるｎ+ 型層２３，２８と通常接地電位とさ
れる素子分離領域のｐ+ 型層２９間のブレークダウンも
問題になる。このため図示のようにその間の距離をある
程度とることが必要である。したがって面積的には不利
であるが、縦方向については、図１２の実施例と同様
に、１μm 以上と厚い酸化膜２とバッファ層１０の働き
により、高耐圧が得られる。
【００５８】図１４は、図１０の実施例において、高抵
抗シリコン層４をｐ- 型層ではなく、ｎ- 型層とした実
施例である。
抗シリコン層４をｐ- 型層ではなく、ｎ- 型層とした実
施例である。
【００５９】この実施例の場合、中央部表面のｎ+ 型層
６と側面のｎ+ 型層２７とは、図８のように分離され
ず、したがって逆バイアス印加時に周辺部で表面のｐ+
型層７とｎ+ 型層２７との間のｐｎ接合３０の耐圧が問
題になる。しかし、この場合でも、酸化膜２の膜厚、高
抵抗シリコン層４の不純物濃度と厚み等を最適設計すれ
ば、十分高耐圧化ができる。このことを、図１５および
図１６を参照しながら説明する。
６と側面のｎ+ 型層２７とは、図８のように分離され
ず、したがって逆バイアス印加時に周辺部で表面のｐ+
型層７とｎ+ 型層２７との間のｐｎ接合３０の耐圧が問
題になる。しかし、この場合でも、酸化膜２の膜厚、高
抵抗シリコン層４の不純物濃度と厚み等を最適設計すれ
ば、十分高耐圧化ができる。このことを、図１５および
図１６を参照しながら説明する。
【００６０】逆バイアス印加時、図１５に示すように、
ｐ+ 型層７からは下方に空乏層５１が伸び、同時に酸化
膜２から上方に空乏層５２が伸びる。逆バイアスを大き
くすると、図１６に示すようにこれらの空乏層５１，５
２はつながる。空乏層５１，５２がこの様につながる
と、周辺のｎ+ 型層２７は素子中央のｎ+ 型層６とは電
気的に分離されてフローティングになる。それ以上逆バ
イアスを大きくしても、ｎ+ 型層２７の電位はもはやｎ
+ 型層６の電位に追随しない。従って、空乏層５１，５
２がつながる時の逆バイアス電圧をＶ0 、ｐｎ接合３０
のブレークダウン電圧をＶB として、Ｖo ＜ＶB であれ
ば、ｐｎ接合３０には電圧ＶB がかかることはなく、ｐ
ｎ接合３０でのブレークダウンは防止される。
ｐ+ 型層７からは下方に空乏層５１が伸び、同時に酸化
膜２から上方に空乏層５２が伸びる。逆バイアスを大き
くすると、図１６に示すようにこれらの空乏層５１，５
２はつながる。空乏層５１，５２がこの様につながる
と、周辺のｎ+ 型層２７は素子中央のｎ+ 型層６とは電
気的に分離されてフローティングになる。それ以上逆バ
イアスを大きくしても、ｎ+ 型層２７の電位はもはやｎ
+ 型層６の電位に追随しない。従って、空乏層５１，５
２がつながる時の逆バイアス電圧をＶ0 、ｐｎ接合３０
のブレークダウン電圧をＶB として、Ｖo ＜ＶB であれ
ば、ｐｎ接合３０には電圧ＶB がかかることはなく、ｐ
ｎ接合３０でのブレークダウンは防止される。
【００６１】具体的に例えば、ｐ+ 型層７の深さを５μ
m 、ｐｎ接合３０のブレークダウン電圧をＶB ＝１０Ｖ
とする。また、図１４に示すｐ+ 型層７の幅ｗは、１０
μm程度以上あるものとする。このとき、高抵抗シリコ
ン層４の不純物濃度を１．３×１０14／cm3 以下、厚み
を２０μm 、酸化膜２の厚みを２μm とすれば、 Ｖ0 ＝ ｅＣ｛2t (εs/εi)+d-xj ｝2 (d-xj)2 ／８εs ｛t(εs/εi)+d-xj ｝2 を用いて、図１６のように上下からの空乏層がつながる
逆バイアス電圧Ｖ0は１０Ｖ以下であり、ｐｎ接合３０
にはブレークダウン電圧ＶB はかからない。
m 、ｐｎ接合３０のブレークダウン電圧をＶB ＝１０Ｖ
とする。また、図１４に示すｐ+ 型層７の幅ｗは、１０
μm程度以上あるものとする。このとき、高抵抗シリコ
ン層４の不純物濃度を１．３×１０14／cm3 以下、厚み
を２０μm 、酸化膜２の厚みを２μm とすれば、 Ｖ0 ＝ ｅＣ｛2t (εs/εi)+d-xj ｝2 (d-xj)2 ／８εs ｛t(εs/εi)+d-xj ｝2 を用いて、図１６のように上下からの空乏層がつながる
逆バイアス電圧Ｖ0は１０Ｖ以下であり、ｐｎ接合３０
にはブレークダウン電圧ＶB はかからない。
【００６２】また、Ｗが小さい場合には、図１４に示す
長さｌを例えば、５μm として、先に述べたＶo とｘの
連立方程式より、高抵抗シリコン層４の不純物濃度を
１．１×１０14／cm3 以下、厚み２０μm 、酸化膜２の
厚み２μm とすれば、Ｖ0 は１０Ｖ以下になるので、ｐ
ｎ接合３０でのブレークダウンは起こらない。
長さｌを例えば、５μm として、先に述べたＶo とｘの
連立方程式より、高抵抗シリコン層４の不純物濃度を
１．１×１０14／cm3 以下、厚み２０μm 、酸化膜２の
厚み２μm とすれば、Ｖ0 は１０Ｖ以下になるので、ｐ
ｎ接合３０でのブレークダウンは起こらない。
【００６３】以上のようにしてこの実施例によれば、ｐ
ｎ接合３０のブレークダウン電圧が低いにも拘らず、こ
こでのブレークダウンを防止することができる。すなわ
ち酸化膜２を１μm 以上と厚くすれば、図１或いは図８
と同様の高耐圧特性が得られる。
ｎ接合３０のブレークダウン電圧が低いにも拘らず、こ
こでのブレークダウンを防止することができる。すなわ
ち酸化膜２を１μm 以上と厚くすれば、図１或いは図８
と同様の高耐圧特性が得られる。
【００６４】図１７は、図１４の構造を基本として、高
抵抗シリコン層４の底部にｎ- 型バッファ層１０を設け
て、より高耐圧化を図った実施例である。
抵抗シリコン層４の底部にｎ- 型バッファ層１０を設け
て、より高耐圧化を図った実施例である。
【００６５】図１８は、図１４の実施例を若干変形した
実施例である。この実施例では、高抵抗シリコン層４の
側面に酸化膜３に接して形成されるｎ+ 型層３１が表面
まで露出して、ｐ+ 型層７との間で横方向にｐｎ接合３
２が形成されている。この構造は、図１４と同じ拡散層
レイアウトを用いて得られる。即ち図１４の構造は、ｎ
+ 型層２７よりｐ+型層７の不純物濃度を高く設定する
ことにより得られ、図１８の構造はｎ+ 型層３１の不純
物濃度をｐ+ 型層７より高く設定することにより得られ
る。この実施例でも図１４と同様の高耐圧が得られる。
実施例である。この実施例では、高抵抗シリコン層４の
側面に酸化膜３に接して形成されるｎ+ 型層３１が表面
まで露出して、ｐ+ 型層７との間で横方向にｐｎ接合３
２が形成されている。この構造は、図１４と同じ拡散層
レイアウトを用いて得られる。即ち図１４の構造は、ｎ
+ 型層２７よりｐ+型層７の不純物濃度を高く設定する
ことにより得られ、図１８の構造はｎ+ 型層３１の不純
物濃度をｐ+ 型層７より高く設定することにより得られ
る。この実施例でも図１４と同様の高耐圧が得られる。
【００６６】図１９は、図１８の構造に於いて、高抵抗
シリコン層４の底部にｎ- 型バッファ層１０を設けて、
一層の高耐圧化を図った実施例である。
シリコン層４の底部にｎ- 型バッファ層１０を設けて、
一層の高耐圧化を図った実施例である。
【００６７】図２０は、図１８の構造を変形した実施例
のＭＯＳＦＥＴである。高抵抗シリコン層４の側面のｎ
+ 型領域３１から離してｐ型チャネル領域２０１が形成
され、その中にソースとなるｎ+ 型領域２０２が形成さ
れ、ｎ型領域２０３がドレインとなる。ｎ型領域２０３
上にドレイン電極１８が、ｐ型領域２０１とｎ+ 型領域
２０２に跨がってソース電極１９がそれぞれ形成されて
いる。ｎ+ 型領域２０２とｎ-型の高抵抗シリコン層４
で挟まれたｐ型領域２０１の表面部にはゲート絶縁膜２
０を介してゲート電極２１が形成されている。
のＭＯＳＦＥＴである。高抵抗シリコン層４の側面のｎ
+ 型領域３１から離してｐ型チャネル領域２０１が形成
され、その中にソースとなるｎ+ 型領域２０２が形成さ
れ、ｎ型領域２０３がドレインとなる。ｎ型領域２０３
上にドレイン電極１８が、ｐ型領域２０１とｎ+ 型領域
２０２に跨がってソース電極１９がそれぞれ形成されて
いる。ｎ+ 型領域２０２とｎ-型の高抵抗シリコン層４
で挟まれたｐ型領域２０１の表面部にはゲート絶縁膜２
０を介してゲート電極２１が形成されている。
【００６８】この実施例のＭＯＳＦＥＴは、ゲートをオ
フにした状態でソース・ドレイン間に電圧を印加した
時、図２１に示すようにｐ型領域２０１の周囲および酸
化膜２の上面から高抵抗シリコン層４に空乏層２０４，
２０５が拡がる。このときｎ+ 型領域３１はドレインと
同電位になっており、その下部の破線で囲んだ部分
Ａ1 ，Ａ2 で電界が強くなる。印加電圧が大きくなる
と、図２２に示すように、ｐ型領域２０１の周囲の空乏
層２０４は側面のｎ+ 型領域３１に届く。ｎ+ 型領域３
１の中には空乏層が拡がらないので、それ以上印加電圧
が大きくなると、破線で囲んだＢ1 ，Ｂ2 の部分で電界
が強くなる。しかし、さらに印加電圧を大きくしたと
き、これらの部分でブレークダウンする前に、図２３に
示すように空乏層２０４と２０５がつながり、ｎ+ 型領
域３１の電位はドレインから切り離される。したがって
ｎ+ 型領域３１の近辺でのブレークダウンは生じない。
フにした状態でソース・ドレイン間に電圧を印加した
時、図２１に示すようにｐ型領域２０１の周囲および酸
化膜２の上面から高抵抗シリコン層４に空乏層２０４，
２０５が拡がる。このときｎ+ 型領域３１はドレインと
同電位になっており、その下部の破線で囲んだ部分
Ａ1 ，Ａ2 で電界が強くなる。印加電圧が大きくなる
と、図２２に示すように、ｐ型領域２０１の周囲の空乏
層２０４は側面のｎ+ 型領域３１に届く。ｎ+ 型領域３
１の中には空乏層が拡がらないので、それ以上印加電圧
が大きくなると、破線で囲んだＢ1 ，Ｂ2 の部分で電界
が強くなる。しかし、さらに印加電圧を大きくしたと
き、これらの部分でブレークダウンする前に、図２３に
示すように空乏層２０４と２０５がつながり、ｎ+ 型領
域３１の電位はドレインから切り離される。したがって
ｎ+ 型領域３１の近辺でのブレークダウンは生じない。
【００６９】例えば、図１４の実施例と同様に、高抵抗
シリコン層４の厚み２０μm 、酸化膜２の厚み２μm 、
ｐ型領域２０１の深さ５μm 、高抵抗シリコン層４の不
純物濃度１．３×１０14／cm3であれば、約１０Ｖの印
加電圧で空乏層２０４と２０５はつながり、ｎ+ 型領域
３１とソースとの電位差はそれ以上大きくならない。高
電圧を印加して高抵抗シリコン層４内に空乏層が拡がり
切ったとき、ｎ型領域２０３の下に深さ方向の強い電界
が生じるが、酸化膜２が厚いために高耐圧特性か得られ
る。
シリコン層４の厚み２０μm 、酸化膜２の厚み２μm 、
ｐ型領域２０１の深さ５μm 、高抵抗シリコン層４の不
純物濃度１．３×１０14／cm3であれば、約１０Ｖの印
加電圧で空乏層２０４と２０５はつながり、ｎ+ 型領域
３１とソースとの電位差はそれ以上大きくならない。高
電圧を印加して高抵抗シリコン層４内に空乏層が拡がり
切ったとき、ｎ型領域２０３の下に深さ方向の強い電界
が生じるが、酸化膜２が厚いために高耐圧特性か得られ
る。
【００７０】図２４は、図２０においてさらに高耐圧化
を図った実施例であり、高抵抗シリコン層４の底面にバ
ッファ用ｎ- 型層１０が設けられている。
を図った実施例であり、高抵抗シリコン層４の底面にバ
ッファ用ｎ- 型層１０が設けられている。
【００７１】図２５は、図２０の実施例のＭＯＳＦＥＴ
を基本として作ったＩＧＢＴの実施例である。ｎ型領域
２０３の中にドレイン領域としてｐ+ 型領域２０６が設
けられている。高耐圧特性は図２０の実施例と同様であ
る。
を基本として作ったＩＧＢＴの実施例である。ｎ型領域
２０３の中にドレイン領域としてｐ+ 型領域２０６が設
けられている。高耐圧特性は図２０の実施例と同様であ
る。
【００７２】図２６は、図２５の実施例を一部変形した
ＭＣＴの実施例である。ｎ+ 型領域２０２の中にｐ+ 型
領域２０７が設けられている。ｐ+ 型領域２０７とｎ+
型領域２０２に跨がってカソード電極２０８が、ｐ+ 型
領域２０６上にアノード電極２０９がそれぞれ形成され
ている。また、ｐ+ 型領域２０７とｎ- 型高抵抗シリコ
ン層４で挟まれたｐ型領域２０１の表面部およびｎ+ 型
領域２０２の表面部に跨がって、ゲート絶縁膜２１０を
介してゲート電極２１１が形成されている。
ＭＣＴの実施例である。ｎ+ 型領域２０２の中にｐ+ 型
領域２０７が設けられている。ｐ+ 型領域２０７とｎ+
型領域２０２に跨がってカソード電極２０８が、ｐ+ 型
領域２０６上にアノード電極２０９がそれぞれ形成され
ている。また、ｐ+ 型領域２０７とｎ- 型高抵抗シリコ
ン層４で挟まれたｐ型領域２０１の表面部およびｎ+ 型
領域２０２の表面部に跨がって、ゲート絶縁膜２１０を
介してゲート電極２１１が形成されている。
【００７３】この実施例のＭＣＴは、アノード・カソー
ド間にアノードが高電位となるように電圧をかけて動作
させる。カソード電位を基準として、正のゲート電圧を
かけてｐ型領域２０１の表面にｎチャネルを形成するこ
とにより、素子はオンする。負のゲート電圧をかけてｎ
+ 型領域２０２の表面にｐチャネルを形成することによ
り、素子はオフする。この実施例も、図２０の実施例と
同様に高耐圧特性を示す。
ド間にアノードが高電位となるように電圧をかけて動作
させる。カソード電位を基準として、正のゲート電圧を
かけてｐ型領域２０１の表面にｎチャネルを形成するこ
とにより、素子はオンする。負のゲート電圧をかけてｎ
+ 型領域２０２の表面にｐチャネルを形成することによ
り、素子はオフする。この実施例も、図２０の実施例と
同様に高耐圧特性を示す。
【００７４】図２７は、図２５の実施例を一部変形した
もう一つのＭＣＴの実施例である。ｐ型領域２０１の中
にｎ+ 型領域２０２と並んでｎ+ 型領域２１２が形成さ
れ、ｎ+ 型領域２０２とｎ+ 型領域２１２に挟まれたｐ
型領域２０１の表面部にはゲート絶縁膜２１３を介して
第２のゲート電極２１４が形成されている。ｎ+ 型領域
２０２上にカソード電極２１５が、ｐ+ 型領域２０６上
にアノード電極２０９がそれぞれ形成されている。
もう一つのＭＣＴの実施例である。ｐ型領域２０１の中
にｎ+ 型領域２０２と並んでｎ+ 型領域２１２が形成さ
れ、ｎ+ 型領域２０２とｎ+ 型領域２１２に挟まれたｐ
型領域２０１の表面部にはゲート絶縁膜２１３を介して
第２のゲート電極２１４が形成されている。ｎ+ 型領域
２０２上にカソード電極２１５が、ｐ+ 型領域２０６上
にアノード電極２０９がそれぞれ形成されている。
【００７５】ｐ型領域２０１の表面のｎ+ 型領域２１２
との境界部分にコンタクトを良くするためのｐ+ 型領域
２１６が形成され、ｎ+ 型領域２１２とｐ+ 型領域２１
６にまたがって電極２１７が形成されている。ただし、
この電極２１７はなくてもよい。
との境界部分にコンタクトを良くするためのｐ+ 型領域
２１６が形成され、ｎ+ 型領域２１２とｐ+ 型領域２１
６にまたがって電極２１７が形成されている。ただし、
この電極２１７はなくてもよい。
【００７６】この実施例の素子は、第１のゲート電極２
１によりオン駆動され、第２のゲート電極２１４により
オフ駆動される。この実施例も図２０の実施例と同様の
高耐圧特性を示す。
１によりオン駆動され、第２のゲート電極２１４により
オフ駆動される。この実施例も図２０の実施例と同様の
高耐圧特性を示す。
【００７７】図２８は、図２７の実施例を一部変形した
実施例のＥＳＴである。ｎ+ 型領域２１２とｐ+ 型領域
２１６にまたがってカソード電極２１８が形成され、ｎ
+ 型領域２０２上に電極２１９が形成されている。ただ
し、この電極２１９はなくてもよい。
実施例のＥＳＴである。ｎ+ 型領域２１２とｐ+ 型領域
２１６にまたがってカソード電極２１８が形成され、ｎ
+ 型領域２０２上に電極２１９が形成されている。ただ
し、この電極２１９はなくてもよい。
【００７８】この実施例の素子は、第１のゲート電極２
１と第２のゲート電極２１４の両方によりオン駆動さ
れ、第２のゲート電極２１４によりオフ駆動される。こ
の実施例の素子も図２０の実施例の素子と同様の高耐圧
特性を示す。
１と第２のゲート電極２１４の両方によりオン駆動さ
れ、第２のゲート電極２１４によりオフ駆動される。こ
の実施例の素子も図２０の実施例の素子と同様の高耐圧
特性を示す。
【００７９】図２９は、図１４の実施例の各部の導電型
を逆にした実施例である。すなわち高抵抗シリコン層４
がｐ- 型であって、中央部表面にアノード層となるｐ+
型層２２が形成され、周辺部表面にカソード層となるｎ
+ 型層２３が形成され、酸化膜３に接する側面部にｐ+
型層３３が形成されている。周辺部のｎ+ 型層２３とｐ
+ 型層３３の間にｐｎ接合３４が形成される。
を逆にした実施例である。すなわち高抵抗シリコン層４
がｐ- 型であって、中央部表面にアノード層となるｐ+
型層２２が形成され、周辺部表面にカソード層となるｎ
+ 型層２３が形成され、酸化膜３に接する側面部にｐ+
型層３３が形成されている。周辺部のｎ+ 型層２３とｐ
+ 型層３３の間にｐｎ接合３４が形成される。
【００８０】この実施例の場合も、ｐｎ接合３４の耐圧
は低いが、図１４の実施例と同様に高抵抗シリコン層４
の厚みや不純物濃度を最適設計することによって、ｐｎ
接合３４でのブレークダウンが防止され、高耐圧特性が
得られる。
は低いが、図１４の実施例と同様に高抵抗シリコン層４
の厚みや不純物濃度を最適設計することによって、ｐｎ
接合３４でのブレークダウンが防止され、高耐圧特性が
得られる。
【００８１】図３０は、図１８の実施例の各部の導電型
を全て逆にした実施例である。
を全て逆にした実施例である。
【００８２】図３１は、横方向の素子分離領域をＵ字状
のトレンチに代ってＶ字溝とした実施例である。拡散層
構造は、図１４の実施例と同じ場合を示しているが、そ
れ以外の先に説明した各実施例に於いても、この様なＶ
字溝とすることができる。この様なＶ字溝は、異方性エ
ッチングを用いることにより形成することができる。
のトレンチに代ってＶ字溝とした実施例である。拡散層
構造は、図１４の実施例と同じ場合を示しているが、そ
れ以外の先に説明した各実施例に於いても、この様なＶ
字溝とすることができる。この様なＶ字溝は、異方性エ
ッチングを用いることにより形成することができる。
【００８３】図３２は、図１８の構造を基本として、周
辺のアノード領域としてのｐ+ 型層７を下地の酸化膜２
に達する深さに形成した実施例である。
辺のアノード領域としてのｐ+ 型層７を下地の酸化膜２
に達する深さに形成した実施例である。
【００８４】この実施例の構造では、素子中央のｎ+ 型
層６と周辺側壁のｎ+ 型層３１とは電気的に分離されて
いて、図１６の実施例のように中性領域でつながること
はない。したがって周辺部のｐ+ 型層７とｎ+ 型層３１
の間のｐｎ接合のブレークダウン電圧は素子耐圧に影響
はなく、高耐圧特性が得られる。
層６と周辺側壁のｎ+ 型層３１とは電気的に分離されて
いて、図１６の実施例のように中性領域でつながること
はない。したがって周辺部のｐ+ 型層７とｎ+ 型層３１
の間のｐｎ接合のブレークダウン電圧は素子耐圧に影響
はなく、高耐圧特性が得られる。
【００８５】図３３は、図３１の実施例に於いて、高抵
抗シリコン層４の底部にｎ- 型バッファ層１０を設け
て、一層の高耐圧化を図った実施例である。
抗シリコン層４の底部にｎ- 型バッファ層１０を設け
て、一層の高耐圧化を図った実施例である。
【００８６】図３４は、図３０の実施例の周辺のｎ+ 型
層２３を酸化膜２に達する深さに形成した実施例、言換
えれば、図３３の各部の導電型を逆にした実施例であ
る。この実施例でも同様に高耐圧特性が得られる。
層２３を酸化膜２に達する深さに形成した実施例、言換
えれば、図３３の各部の導電型を逆にした実施例であ
る。この実施例でも同様に高耐圧特性が得られる。
【００８７】図３５は、高耐圧ダイオードとｎｐｎトラ
ンジスタ３６を同一基板上に集積形成した実施例であ
る。高耐圧ダイオードは、基本的に図５の実施例のもの
と同じである。二つの素子間はトレンチ溝により誘電体
分離されている。ｎｐｎトランジスタ３６は、コレクタ
抵抗を低減するためトレンチ溝側面にｎ+ 型層が拡散形
成されている。このｎ+ 型拡散層は、トレンチを形成し
た後、その側壁に酸化膜３を形成する前に形成される。
したがってこのとき同時に、高耐圧ダイオード領域側の
トレンチ側面にもｎ+ 型層２７が形成される。例えば図
１０や図１４の実施例で説明した側面のｎ+ 型層２７
は、この様な事情で形成される。
ンジスタ３６を同一基板上に集積形成した実施例であ
る。高耐圧ダイオードは、基本的に図５の実施例のもの
と同じである。二つの素子間はトレンチ溝により誘電体
分離されている。ｎｐｎトランジスタ３６は、コレクタ
抵抗を低減するためトレンチ溝側面にｎ+ 型層が拡散形
成されている。このｎ+ 型拡散層は、トレンチを形成し
た後、その側壁に酸化膜３を形成する前に形成される。
したがってこのとき同時に、高耐圧ダイオード領域側の
トレンチ側面にもｎ+ 型層２７が形成される。例えば図
１０や図１４の実施例で説明した側面のｎ+ 型層２７
は、この様な事情で形成される。
【００８８】高耐圧ダイオード側では、周辺部にｐ+ 型
層１２とｎ+ 型層２７による耐圧の低いｐｎ接合３０が
形成されるが、図１４の実施例と同様に高抵抗シリコン
層４の不純物濃度や厚みを設定することによって、この
ｐｎ接合３０でのブレークダウンを防止することができ
る。
層１２とｎ+ 型層２７による耐圧の低いｐｎ接合３０が
形成されるが、図１４の実施例と同様に高抵抗シリコン
層４の不純物濃度や厚みを設定することによって、この
ｐｎ接合３０でのブレークダウンを防止することができ
る。
【００８９】図３６は、図３５の実施例を一部変形した
実施例である。高耐圧ダイオードの側面のｎ+ 型層３１
は表面まで露出した状態でｐ+ 型層７との間で横方向に
ｐｎ接合３２が形成されている。この部分の構造は、図
１８と同じである。この実施例でも、逆バイアス印加
時、空乏層によってｎ+ 型層３１がカソード電位から切
り離されて高耐圧が得られる。また高抵抗シリコン層４
の底部にｎ- 型バッファ層１０を設けることによって、
一層の高耐圧化が図られている。
実施例である。高耐圧ダイオードの側面のｎ+ 型層３１
は表面まで露出した状態でｐ+ 型層７との間で横方向に
ｐｎ接合３２が形成されている。この部分の構造は、図
１８と同じである。この実施例でも、逆バイアス印加
時、空乏層によってｎ+ 型層３１がカソード電位から切
り離されて高耐圧が得られる。また高抵抗シリコン層４
の底部にｎ- 型バッファ層１０を設けることによって、
一層の高耐圧化が図られている。
【００９０】図３７は、高耐圧ＭＯＳＦＥＴとｎｐｎト
ランジスタ３６を同一基板上に集積形成した実施例であ
る。高耐圧ＭＯＳＦＥＴの構造は、図６の実施例と同様
である。そして図３５の実施例で説明したと同様の事情
で、高耐圧ＭＯＳＦＥＴの側壁にｎ+ 型層３１が形成さ
れる。
ランジスタ３６を同一基板上に集積形成した実施例であ
る。高耐圧ＭＯＳＦＥＴの構造は、図６の実施例と同様
である。そして図３５の実施例で説明したと同様の事情
で、高耐圧ＭＯＳＦＥＴの側壁にｎ+ 型層３１が形成さ
れる。
【００９１】この実施例のＭＯＳＦＥＴが、ゲート電圧
零または負でソース・ドレイン間に逆バイアスが印加さ
れた状態のとき、ｐ型ベース層１５から下方に伸びる空
乏層と酸化膜２から上方に伸びる空乏層がつながると、
周辺のｎ+型層３１はドレイン領域であるｎ+ 型層１７
から切り離されてフローティングになる。この状態にな
る逆バイアス電圧がｐ型ベース層１５とｎ+ 型層３１間
のｐｎ接合のブレークダウン電圧より小さければ、この
ｐｎ接合でのブレークダウンは防止される。したがって
ＭＯＳＦＥＴの高耐圧特性が得られれる。
零または負でソース・ドレイン間に逆バイアスが印加さ
れた状態のとき、ｐ型ベース層１５から下方に伸びる空
乏層と酸化膜２から上方に伸びる空乏層がつながると、
周辺のｎ+型層３１はドレイン領域であるｎ+ 型層１７
から切り離されてフローティングになる。この状態にな
る逆バイアス電圧がｐ型ベース層１５とｎ+ 型層３１間
のｐｎ接合のブレークダウン電圧より小さければ、この
ｐｎ接合でのブレークダウンは防止される。したがって
ＭＯＳＦＥＴの高耐圧特性が得られれる。
【００９２】図３８は、図３７におけるＭＯＳＦＥＴを
一部変形した実施例のＩＧＢＴである。ｎ型領域１７の
中にｐ+ 型ドレイン層２２０が形成されている。高耐圧
特性は図３７の実施例と同様である。ＩＧＢＴのソース
領域を、図２６や図２７，図２８のように変形してＭＣ
ＴやＥＳＴとすることもできる。
一部変形した実施例のＩＧＢＴである。ｎ型領域１７の
中にｐ+ 型ドレイン層２２０が形成されている。高耐圧
特性は図３７の実施例と同様である。ＩＧＢＴのソース
領域を、図２６や図２７，図２８のように変形してＭＣ
ＴやＥＳＴとすることもできる。
【００９３】図３９は、図３８の実施例におけるＩＧＢ
Ｔのソース・ドレイン間にＳＩＰＯＳ等の高抵抗体膜２
２１を設けた実施例の一部を示す断面図である。ｐ型ベ
ース層１５とｐ+ 型ドレイン層２２０の間の高抵抗シリ
コン層４の表面に絶縁膜２２２が形成され、その上に抵
抗性フィールドプレートとなる高抵抗体膜２２１が設け
られている。高抵抗体膜２２１の一端はｎ+ 型ソース層
１６の表面に接続され、他端はｐ+ 型ドレイン層２２０
の表面、およびドレイン電極１８に接続されている。
Ｔのソース・ドレイン間にＳＩＰＯＳ等の高抵抗体膜２
２１を設けた実施例の一部を示す断面図である。ｐ型ベ
ース層１５とｐ+ 型ドレイン層２２０の間の高抵抗シリ
コン層４の表面に絶縁膜２２２が形成され、その上に抵
抗性フィールドプレートとなる高抵抗体膜２２１が設け
られている。高抵抗体膜２２１の一端はｎ+ 型ソース層
１６の表面に接続され、他端はｐ+ 型ドレイン層２２０
の表面、およびドレイン電極１８に接続されている。
【００９４】この実施例では、高抵抗体膜２２１による
抵抗性フィールドプレートの効果によって、図３８の実
施例におけるＩＧＢＴの高耐圧特性が、さらに高められ
ている。高抵抗体膜２２１の一端はｐ+ 型ドレイン層２
２０の表面に接続されているので、ドレイン電極１８と
は離してもよい。また、もう一方の端はソース電極１９
と接続してもよい。
抵抗性フィールドプレートの効果によって、図３８の実
施例におけるＩＧＢＴの高耐圧特性が、さらに高められ
ている。高抵抗体膜２２１の一端はｐ+ 型ドレイン層２
２０の表面に接続されているので、ドレイン電極１８と
は離してもよい。また、もう一方の端はソース電極１９
と接続してもよい。
【００９５】先に示した各実施例においても、ソース・
ドレイン間またはアノード・カソード間にＳＩＰＯＳ等
の高抵抗体膜を設けることにより、高耐圧特性の向上を
図ることができる。
ドレイン間またはアノード・カソード間にＳＩＰＯＳ等
の高抵抗体膜を設けることにより、高耐圧特性の向上を
図ることができる。
【００９６】図４０は、図３９の実施例のＩＧＢＴにお
いて、高抵抗体膜２２１のドレイン側の接続方法を変更
した実施例である。ドレイン側の絶縁膜２２２上に多結
晶シリコン電極２２３が設けられ、これに高抵抗体膜２
２１の一端とドレイン電極１８が接続されている。多結
晶シリコン電極２２３は高抵抗体膜２２１とドレイン電
極１８の接続を良好にするために設けられているが、フ
ィールドプレートの効果も持つ。高抵抗体膜２２１のソ
ース側の端部はソース電極１９に接続してもよい。
いて、高抵抗体膜２２１のドレイン側の接続方法を変更
した実施例である。ドレイン側の絶縁膜２２２上に多結
晶シリコン電極２２３が設けられ、これに高抵抗体膜２
２１の一端とドレイン電極１８が接続されている。多結
晶シリコン電極２２３は高抵抗体膜２２１とドレイン電
極１８の接続を良好にするために設けられているが、フ
ィールドプレートの効果も持つ。高抵抗体膜２２１のソ
ース側の端部はソース電極１９に接続してもよい。
【００９７】図４１は、ｐチャネルＩＧＢＴの実施例で
ある。これまでの実施例と同様に誘電体分離された高抵
抗シリコン層４の中央部表面にｎ型ベース層５３が形成
されこのｎ型ベース層５３内にｐ+ 型ソース層５４が形
成されている。ソース電極５９はｐ+ 型ソース層５４と
同時にｎ型ベース層５３にもコンタクトさせて配設され
ている。高抵抗シリコン層４の周辺にはｐ型ベース層５
５が形成され、この中にｎ+ 型ドレイン層５６が形成さ
れている。ｎ+ 型ドレイン層５６にはドレイン電極５８
が接続されている。ｐ型ベース層５５の内側には、ｐ-
型層リサーフ層５７が形成されている。ｐ+ 型ソース層
５４とｐ- 型リサーフ層５７に挟まれた領域表面に、ゲ
ート絶縁膜６０を介してゲート電極６１が形成されてい
る。素子領域周辺側面には、図３７の実施例と同様にｎ
+型層３１が形成されている。
ある。これまでの実施例と同様に誘電体分離された高抵
抗シリコン層４の中央部表面にｎ型ベース層５３が形成
されこのｎ型ベース層５３内にｐ+ 型ソース層５４が形
成されている。ソース電極５９はｐ+ 型ソース層５４と
同時にｎ型ベース層５３にもコンタクトさせて配設され
ている。高抵抗シリコン層４の周辺にはｐ型ベース層５
５が形成され、この中にｎ+ 型ドレイン層５６が形成さ
れている。ｎ+ 型ドレイン層５６にはドレイン電極５８
が接続されている。ｐ型ベース層５５の内側には、ｐ-
型層リサーフ層５７が形成されている。ｐ+ 型ソース層
５４とｐ- 型リサーフ層５７に挟まれた領域表面に、ゲ
ート絶縁膜６０を介してゲート電極６１が形成されてい
る。素子領域周辺側面には、図３７の実施例と同様にｎ
+型層３１が形成されている。
【００９８】この実施例のＩＧＢＴは、ソース電極５９
に、ドレイン電極５８に対して正の電圧を印加して動作
させる。ゲート電圧が零または正でオフの状態では、高
抵抗シリコン層４およびｐ- 型リサーフ層５７の領域に
空乏層が拡がる。周辺のｎ+ 型層３１が、これとｐ型ベ
ース層５５との間のｐｎ接合のブレークダウン電圧以下
のドレイン・ソース間電圧条件で空乏層によってｎ型ベ
ース層５３から切り離されると、このｐｎ接合でのブレ
ークダウンは防止される。したがって先の各実施例と同
様に高耐圧特性が得られる。
に、ドレイン電極５８に対して正の電圧を印加して動作
させる。ゲート電圧が零または正でオフの状態では、高
抵抗シリコン層４およびｐ- 型リサーフ層５７の領域に
空乏層が拡がる。周辺のｎ+ 型層３１が、これとｐ型ベ
ース層５５との間のｐｎ接合のブレークダウン電圧以下
のドレイン・ソース間電圧条件で空乏層によってｎ型ベ
ース層５３から切り離されると、このｐｎ接合でのブレ
ークダウンは防止される。したがって先の各実施例と同
様に高耐圧特性が得られる。
【００９９】図４２は、図４１の実施例のｐチャネルＩ
ＧＢＴにＳＩＰＯＳ等の高抵抗体膜２２４を設けて高耐
圧特性を向上させた実施例である。図３９の実施例と同
様に、高抵抗シリコン層４の表面に絶縁膜２２５が形成
され、その上に抵抗性フィールドプレートとなる高抵抗
体膜２２４が形成されている。高抵抗体膜２２４の一端
はｐ+ 型ソース層５４の表面に接続され、他端はｎ+ 型
ドレイン層５６の表面に接続されている。高抵抗体膜２
２４の両端は、それぞれドレイン電極５８，ソース電極
５９に接続してもよい。
ＧＢＴにＳＩＰＯＳ等の高抵抗体膜２２４を設けて高耐
圧特性を向上させた実施例である。図３９の実施例と同
様に、高抵抗シリコン層４の表面に絶縁膜２２５が形成
され、その上に抵抗性フィールドプレートとなる高抵抗
体膜２２４が形成されている。高抵抗体膜２２４の一端
はｐ+ 型ソース層５４の表面に接続され、他端はｎ+ 型
ドレイン層５６の表面に接続されている。高抵抗体膜２
２４の両端は、それぞれドレイン電極５８，ソース電極
５９に接続してもよい。
【０１００】図４３は、図３の実施例において、高抵抗
シリコン層４の底部すなわち酸化膜２との界面部にＳＩ
ＰＯＳ等の高抵抗体膜７１を形成した実施例である。こ
の高耐圧ダイオードの製造工程は、例えば次の通りであ
る。高抵抗シリコン層４に対応する高抵抗シリコン基板
に、高抵抗体膜７１、例えばＳＩＰＯＳを堆積し、その
上に酸化膜２をＣＶＤ等で形成する。これをシリコン
（または多結晶シリコン）基板１と直接接着する。この
基板１は、接着でなく、多結晶シリコンを厚く堆積した
ものでもよい。次に高抵抗シリコン基板側を研磨して所
定の厚みに調整された高抵抗シリコン層４を得る。次に
素子分離領域に高抵抗体膜７１に達するトレンチ溝を掘
り、このトレンチ溝を酸化して酸化膜３を形成し、ここ
に多結晶シリコン５を埋め込む。そして表面を平坦化し
た後、ｎ+ 型層６，ｐ+ 型層７を拡散形成してできあが
る。
シリコン層４の底部すなわち酸化膜２との界面部にＳＩ
ＰＯＳ等の高抵抗体膜７１を形成した実施例である。こ
の高耐圧ダイオードの製造工程は、例えば次の通りであ
る。高抵抗シリコン層４に対応する高抵抗シリコン基板
に、高抵抗体膜７１、例えばＳＩＰＯＳを堆積し、その
上に酸化膜２をＣＶＤ等で形成する。これをシリコン
（または多結晶シリコン）基板１と直接接着する。この
基板１は、接着でなく、多結晶シリコンを厚く堆積した
ものでもよい。次に高抵抗シリコン基板側を研磨して所
定の厚みに調整された高抵抗シリコン層４を得る。次に
素子分離領域に高抵抗体膜７１に達するトレンチ溝を掘
り、このトレンチ溝を酸化して酸化膜３を形成し、ここ
に多結晶シリコン５を埋め込む。そして表面を平坦化し
た後、ｎ+ 型層６，ｐ+ 型層７を拡散形成してできあが
る。
【０１０１】このダイオードにおいて、基板１を接地し
てカソード８を高電位にすると、高抵抗体膜７１がない
場合はｎ- 型の基板は酸化膜２側から空乏化されるが、
高抵抗体膜７１があるとこれで基板１の電界がシールド
されるため、基板１の電位の影響はなくなり、カソード
８，アノード９間の耐圧は向上する。これは、ＳＩＰＯ
Ｓ等の高抵抗体膜７１に電界がかかると、バンドギャッ
プの深い準位によって表面に電荷が誘起され、そこで電
気力線が止まるためである。さらに高抵抗体膜７１には
微小電流が流れ、この電流が電位勾配を決めるため、更
に外からの電位の遮蔽に役立つ。したがってこの構造で
は、酸化膜２を１μm 以下に薄くしても良い。
てカソード８を高電位にすると、高抵抗体膜７１がない
場合はｎ- 型の基板は酸化膜２側から空乏化されるが、
高抵抗体膜７１があるとこれで基板１の電界がシールド
されるため、基板１の電位の影響はなくなり、カソード
８，アノード９間の耐圧は向上する。これは、ＳＩＰＯ
Ｓ等の高抵抗体膜７１に電界がかかると、バンドギャッ
プの深い準位によって表面に電荷が誘起され、そこで電
気力線が止まるためである。さらに高抵抗体膜７１には
微小電流が流れ、この電流が電位勾配を決めるため、更
に外からの電位の遮蔽に役立つ。したがってこの構造で
は、酸化膜２を１μm 以下に薄くしても良い。
【０１０２】こうしてこの実施例によれば、下地基板１
の電位の高抵抗シリコン層４に対する影響がシールドさ
れ、効果的に高耐圧特性が得られる。
の電位の高抵抗シリコン層４に対する影響がシールドさ
れ、効果的に高耐圧特性が得られる。
【０１０３】図４４は、図４３と同様の構造を用いたｎ
チャネルＩＧＢＴの実施例である。図４３と同様に高抵
抗シリコン層４の底部にはＳＩＰＯＳ等の高抵抗体膜７
１が形成されている。高抵抗シリコン層４の厚さは１μ
m から５μm 程度に調整されている。素子分離された高
抵抗シリコン層４の中央部には高抵抗体膜７１に達する
深さにｎ型ベース層７４が形成され、高抵抗体膜７１と
接続されている。このｎ型ベース層７４中にｐ+ 型ドレ
イン層７５が形成されている。ドレイン層７５にはドレ
イン電極８０が形成されている。高抵抗シリコン層４の
周辺部にはやはり高抵抗体膜７１に達する深さにｐ型ベ
ース層７２が形成され、高抵抗体膜７１と電気的に接続
されている。このｐ型ベース層７２の中にｎ+ 型ソース
層７３が形成されている。
チャネルＩＧＢＴの実施例である。図４３と同様に高抵
抗シリコン層４の底部にはＳＩＰＯＳ等の高抵抗体膜７
１が形成されている。高抵抗シリコン層４の厚さは１μ
m から５μm 程度に調整されている。素子分離された高
抵抗シリコン層４の中央部には高抵抗体膜７１に達する
深さにｎ型ベース層７４が形成され、高抵抗体膜７１と
接続されている。このｎ型ベース層７４中にｐ+ 型ドレ
イン層７５が形成されている。ドレイン層７５にはドレ
イン電極８０が形成されている。高抵抗シリコン層４の
周辺部にはやはり高抵抗体膜７１に達する深さにｐ型ベ
ース層７２が形成され、高抵抗体膜７１と電気的に接続
されている。このｐ型ベース層７２の中にｎ+ 型ソース
層７３が形成されている。
【０１０４】ソース層７３とｐ型ベース層７２に同時に
コンタクトしてソース電極７９が形成されている。ｐ型
ベース層７２表面のｎ+ 型ソース層７３と高抵抗シリコ
ン層４に挟まれた領域にゲート絶縁膜７７を介してゲー
ト電極７８が形成されている。ｎ型ベース層７４とｐ型
ベース層７２の間に高抵抗シリコン層４表面にはゲート
絶縁膜７７より厚い絶縁膜８１が形成され、この上に抵
抗性フィールドプレートとなる高抵抗体膜８２が形成さ
れている。高抵抗体膜８２の一端はゲート電極７８に接
続され、他端はドレイン電極８０に接続されている。
コンタクトしてソース電極７９が形成されている。ｐ型
ベース層７２表面のｎ+ 型ソース層７３と高抵抗シリコ
ン層４に挟まれた領域にゲート絶縁膜７７を介してゲー
ト電極７８が形成されている。ｎ型ベース層７４とｐ型
ベース層７２の間に高抵抗シリコン層４表面にはゲート
絶縁膜７７より厚い絶縁膜８１が形成され、この上に抵
抗性フィールドプレートとなる高抵抗体膜８２が形成さ
れている。高抵抗体膜８２の一端はゲート電極７８に接
続され、他端はドレイン電極８０に接続されている。
【０１０５】このＩＧＢＴは、ドレイン電極８０に、ソ
ース電極７９に対して正の電圧を印加することにより動
作させる。ゲート電圧が零または負のとき素子はオフで
ある。オフ状態で上述のドレイン・ソース間電圧が印加
されると、高抵抗シリコン層４に空乏層が伸びる。この
時、１μm 以上と厚い酸化膜２による電圧分担と電界緩
和の働き、高抵抗体膜７１による基板電位に対するシー
ルド効果、および上部高抵抗体膜８２のフィールドプレ
ート効果によって、高耐圧特性が得られる。
ース電極７９に対して正の電圧を印加することにより動
作させる。ゲート電圧が零または負のとき素子はオフで
ある。オフ状態で上述のドレイン・ソース間電圧が印加
されると、高抵抗シリコン層４に空乏層が伸びる。この
時、１μm 以上と厚い酸化膜２による電圧分担と電界緩
和の働き、高抵抗体膜７１による基板電位に対するシー
ルド効果、および上部高抵抗体膜８２のフィールドプレ
ート効果によって、高耐圧特性が得られる。
【０１０６】ただし、高抵抗体膜７１のシールド効果が
あるので、酸化膜２の厚さは１μm以下にすることもで
きる。
あるので、酸化膜２の厚さは１μm以下にすることもで
きる。
【０１０７】図４５は、図４４を変形した実施例のＩＧ
ＢＴである。この実施例では、高抵抗シリコン層４と高
抵抗体膜７１との間に酸化膜８３を介在させている。こ
の酸化膜８３は、ソース領域とドレイン領域の下に開口
が開けられている。したがって高抵抗体膜７１の一端は
ｐ型ベース層７２を介してソース電位に、他端はｎ型ベ
ース層７４を介してドレイン電位に設定されるようにな
っている。またその間は酸化膜８３によって高抵抗シリ
コン層４と絶縁されているので、高抵抗体膜７１中にで
きる電位勾配は図４４の場合よりも均一になる。
ＢＴである。この実施例では、高抵抗シリコン層４と高
抵抗体膜７１との間に酸化膜８３を介在させている。こ
の酸化膜８３は、ソース領域とドレイン領域の下に開口
が開けられている。したがって高抵抗体膜７１の一端は
ｐ型ベース層７２を介してソース電位に、他端はｎ型ベ
ース層７４を介してドレイン電位に設定されるようにな
っている。またその間は酸化膜８３によって高抵抗シリ
コン層４と絶縁されているので、高抵抗体膜７１中にで
きる電位勾配は図４４の場合よりも均一になる。
【０１０８】このＩＧＢＴを作るには、高抵抗シリコン
層４になる基板の表面に酸化膜８３を形成し、コンタク
トのための開口を開け、この上にＳＩＰＯＳ等の高抵抗
体膜７１を堆積する。この高抵抗体膜７１の表面と下地
基板１の表面の一方または両方にＣＶＤや熱酸化によっ
て酸化膜を形成し、これらを直接接着する。この下地基
板１は接着でなく、多結晶シリコンの堆積によって形成
してもよい。その後トレンチ溝により素子分離を行う方
法は、図４３の場合と同様である。高抵抗シリコン層４
の厚みは図４４の場合と同様、１μm から５μm 程度に
してあるので、ｐ型ベース層７２、ｎ型ベース層７４は
高抵抗体膜７１にまで達する。
層４になる基板の表面に酸化膜８３を形成し、コンタク
トのための開口を開け、この上にＳＩＰＯＳ等の高抵抗
体膜７１を堆積する。この高抵抗体膜７１の表面と下地
基板１の表面の一方または両方にＣＶＤや熱酸化によっ
て酸化膜を形成し、これらを直接接着する。この下地基
板１は接着でなく、多結晶シリコンの堆積によって形成
してもよい。その後トレンチ溝により素子分離を行う方
法は、図４３の場合と同様である。高抵抗シリコン層４
の厚みは図４４の場合と同様、１μm から５μm 程度に
してあるので、ｐ型ベース層７２、ｎ型ベース層７４は
高抵抗体膜７１にまで達する。
【０１０９】この実施例においては、高抵抗シリコン層
４の底部の高抵抗体膜７１は、上記実施例のように基板
電位の影響をシールドする働きと同時に、上部高抵抗体
膜８２と同様のフィールドプレートの働きをしている。
したがってこの実施例によっても、十分な高耐圧特性が
得られる。
４の底部の高抵抗体膜７１は、上記実施例のように基板
電位の影響をシールドする働きと同時に、上部高抵抗体
膜８２と同様のフィールドプレートの働きをしている。
したがってこの実施例によっても、十分な高耐圧特性が
得られる。
【０１１０】図４６は、図４４を変形した実施例のＩＧ
ＢＴである。ドレイン層７５が高抵抗体膜７１まで達
し、また、高抵抗シリコン層４の側面には図３２と同様
にｎ+ 型層３１が形成されている。この構造でも、図４
４の実施例と同様に高耐圧特性が得られる。
ＢＴである。ドレイン層７５が高抵抗体膜７１まで達
し、また、高抵抗シリコン層４の側面には図３２と同様
にｎ+ 型層３１が形成されている。この構造でも、図４
４の実施例と同様に高耐圧特性が得られる。
【０１１１】図４７は、図４６の実施例のＩＧＢＴにお
いて、高抵抗体膜８２の接続法を変更した実施例であ
る。高抵抗体膜８２は、一端がｎ+ 型ソース層７３の表
面に接続されており、他端がｐ+ 型ドレイン層７５およ
びドレイン電極８０に接続されている。ドレイン側で
は、高抵抗体膜８２とドレイン電極１８とは離れていて
もよい。また、高抵抗体膜８２のソース側の端はソース
電極１９と接続してもよい。
いて、高抵抗体膜８２の接続法を変更した実施例であ
る。高抵抗体膜８２は、一端がｎ+ 型ソース層７３の表
面に接続されており、他端がｐ+ 型ドレイン層７５およ
びドレイン電極８０に接続されている。ドレイン側で
は、高抵抗体膜８２とドレイン電極１８とは離れていて
もよい。また、高抵抗体膜８２のソース側の端はソース
電極１９と接続してもよい。
【０１１２】図４８は、図４５を変形した実施例のＩＧ
ＢＴである。ドレイン層７５は、高抵抗体膜７１に達す
るように形成され、ソース電極７９およびドレイン電極
８０と高抵抗体膜７１の間を金属等の導電体８４，８５
でつないで、更に高い耐圧を得ている。
ＢＴである。ドレイン層７５は、高抵抗体膜７１に達す
るように形成され、ソース電極７９およびドレイン電極
８０と高抵抗体膜７１の間を金属等の導電体８４，８５
でつないで、更に高い耐圧を得ている。
【０１１３】図４３〜図４８の実施例のように素子底部
にＳＩＰＯＳ等の高抵抗体膜を設けることは、これらよ
り先に示した実施例においても有効である。
にＳＩＰＯＳ等の高抵抗体膜を設けることは、これらよ
り先に示した実施例においても有効である。
【０１１４】図４４〜図４８の実施例においては高抵抗
シリコン層４が薄いので、表面から高抵抗体膜７１に達
する酸化膜を容易に形成することができる。したがって
素子分離溝を形成する代りに、ＬＯＣＯＳ法により素子
分離を行うことができる。
シリコン層４が薄いので、表面から高抵抗体膜７１に達
する酸化膜を容易に形成することができる。したがって
素子分離溝を形成する代りに、ＬＯＣＯＳ法により素子
分離を行うことができる。
【０１１５】図４９は、素子間分離をＬＯＣＯＳ法で行
った実施例である。高抵抗シリコン層４の表面から高抵
抗体膜７１に達する酸化膜２２６が局所的に形成され、
これにより横方向の素子分離が行われている。この実施
例では、酸化膜２２６により分離された領域の一つに、
図４６の実施例のＩＧＢＴが形成され、他の一つにロジ
ック素子であるＣＭＯＳ回路が形成されている。ただ
し、図４６におけるｎ+ 型層３１はトレンチ側面に形成
されたものであるため、この図４９では入っていない。
これに相当するｎ+ 型層をＩＧＢＴのソース電極７９の
下に高抵抗体膜７１に達するように形成してもよい。こ
れにより、ソース電極７９と高抵抗体膜７１との電気的
接続をより良くすることができる。
った実施例である。高抵抗シリコン層４の表面から高抵
抗体膜７１に達する酸化膜２２６が局所的に形成され、
これにより横方向の素子分離が行われている。この実施
例では、酸化膜２２６により分離された領域の一つに、
図４６の実施例のＩＧＢＴが形成され、他の一つにロジ
ック素子であるＣＭＯＳ回路が形成されている。ただ
し、図４６におけるｎ+ 型層３１はトレンチ側面に形成
されたものであるため、この図４９では入っていない。
これに相当するｎ+ 型層をＩＧＢＴのソース電極７９の
下に高抵抗体膜７１に達するように形成してもよい。こ
れにより、ソース電極７９と高抵抗体膜７１との電気的
接続をより良くすることができる。
【０１１６】図５０は、図４９の高抵抗体膜７１がない
実施例である。高抵抗体膜７１がない代わり、酸化膜２
を２μm 以上と厚くすることによって、高耐圧特性を得
ている。
実施例である。高抵抗体膜７１がない代わり、酸化膜２
を２μm 以上と厚くすることによって、高耐圧特性を得
ている。
【０１１７】図５１は、ＬＯＣＯＳ法による素子分離
を、図４８の実施例に適用した実施例である。ＬＯＣＯ
Ｓ酸化膜２２６は、高抵抗シリコン層４の表面から酸化
膜８３に達するように形成されている。
を、図４８の実施例に適用した実施例である。ＬＯＣＯ
Ｓ酸化膜２２６は、高抵抗シリコン層４の表面から酸化
膜８３に達するように形成されている。
【０１１８】図５２は、ＬＯＣＯＳ法により分離された
領域にＭＣＴを形成した実施例である。このＭＣＴは、
図４９の実施例のＩＧＢＴを一部変形したものである。
ｐ型領域７２の中にｎ+ 型領域７３と並んで別のｎ+型
領域２２７が形成され、ｎ+ 型領域７３とｎ+ 型領域２
２７に挟まれたｐ型領域７２の表面部にはゲート絶縁膜
２２８を介して第２のゲート電極２２９が形成されてい
る。ｎ+ 型領域７３上にカソード電極２３０が、ｐ+ 型
領域７５上にアノード電極２３１がそれぞれ形成されて
いる。ｐ型領域７２の表面のｎ+ 型領域２２７との境界
部分にコンタクトを良くするためのｐ+ 型領域２３２が
形成され、ｎ+ 型領域２２７とｐ+ 型領域２３２にまた
がって電極２３３が設けられている。ただし、この電極
２３３はなくてもよい。
領域にＭＣＴを形成した実施例である。このＭＣＴは、
図４９の実施例のＩＧＢＴを一部変形したものである。
ｐ型領域７２の中にｎ+ 型領域７３と並んで別のｎ+型
領域２２７が形成され、ｎ+ 型領域７３とｎ+ 型領域２
２７に挟まれたｐ型領域７２の表面部にはゲート絶縁膜
２２８を介して第２のゲート電極２２９が形成されてい
る。ｎ+ 型領域７３上にカソード電極２３０が、ｐ+ 型
領域７５上にアノード電極２３１がそれぞれ形成されて
いる。ｐ型領域７２の表面のｎ+ 型領域２２７との境界
部分にコンタクトを良くするためのｐ+ 型領域２３２が
形成され、ｎ+ 型領域２２７とｐ+ 型領域２３２にまた
がって電極２３３が設けられている。ただし、この電極
２３３はなくてもよい。
【０１１９】この実施例の素子は、第１のゲート電極７
８によってオン駆動され、第２のゲート電極２２９によ
ってオフ駆動される。
８によってオン駆動され、第２のゲート電極２２９によ
ってオフ駆動される。
【０１２０】図５３は、図４９の実施例のＩＧＢＴを一
部変形した実施例である。高抵抗体膜８２の両端は、ｎ
+ 型ソース層７３の表面とｐ+ 型ドレイン層７５の表面
にそれぞれ接続されている。ソース側の一端をソース電
極７９に接続してもよい。
部変形した実施例である。高抵抗体膜８２の両端は、ｎ
+ 型ソース層７３の表面とｐ+ 型ドレイン層７５の表面
にそれぞれ接続されている。ソース側の一端をソース電
極７９に接続してもよい。
【０１２１】図５４は、図４４の実施例のＩＧＢＴを一
部変形した実施例である。この実施例では、図４４にお
ける素子底部の高抵抗体膜７１がなく、その代わりに底
部酸化膜２の内部に多結晶シリコン膜２３４が埋設され
ている。多結晶シリコン膜２３４はイオン注入等により
所定の比抵抗に設定されており、適当な間隔をもってス
トライプ状またはメッシュ状にパターン形成されてい
る。この多結晶シリコン膜２３４がフィールド・プレー
トの働きをして、素子の高耐圧特性が実現されている。
部変形した実施例である。この実施例では、図４４にお
ける素子底部の高抵抗体膜７１がなく、その代わりに底
部酸化膜２の内部に多結晶シリコン膜２３４が埋設され
ている。多結晶シリコン膜２３４はイオン注入等により
所定の比抵抗に設定されており、適当な間隔をもってス
トライプ状またはメッシュ状にパターン形成されてい
る。この多結晶シリコン膜２３４がフィールド・プレー
トの働きをして、素子の高耐圧特性が実現されている。
【０１２２】図５５は、図５４の実施例の素子におい
て、多結晶シリコン膜２３４の下に更に同様の多結晶シ
リコン膜２３５を設けた実施例である。これらの二層の
多結晶シリコン膜２３４，２３５は、それらの間隙が互
い違いになるように配置されている。すなわち多結晶シ
リコン膜２３４の間隙の下には必ず多結晶シリコン膜２
３５があるように、パターン形成されている。この様な
多結晶シリコン膜の配置により、素子に対する基板１の
電位の影響が効果的にシールドされる。
て、多結晶シリコン膜２３４の下に更に同様の多結晶シ
リコン膜２３５を設けた実施例である。これらの二層の
多結晶シリコン膜２３４，２３５は、それらの間隙が互
い違いになるように配置されている。すなわち多結晶シ
リコン膜２３４の間隙の下には必ず多結晶シリコン膜２
３５があるように、パターン形成されている。この様な
多結晶シリコン膜の配置により、素子に対する基板１の
電位の影響が効果的にシールドされる。
【０１２３】図５６（ａ）のシリコン基板は、素子領域
である高抵抗シリコン層４になる基板であり、これに図
５６（ｂ）Ｂに示すように熱酸化によって酸化膜２３６
を形成する。続いて図５６（ｃ）に示すように多結晶シ
リコン膜２３６を形成する。この多結晶シリコン膜２３
６にはその後イオン注入等によって不純物をドープして
所定の比抵抗を与える。次に図５６（ｄ）に示すよう
に、多結晶シリコン膜２３４を所定の間隙を持つストラ
イプパターンまたはメッシュパターンに形成し、その後
図５６（ｅ）に示すように、ＣＶＤ等による酸化膜２３
７で多結晶シリコン膜２３４の上および間隙部を完全に
埋める。
である高抵抗シリコン層４になる基板であり、これに図
５６（ｂ）Ｂに示すように熱酸化によって酸化膜２３６
を形成する。続いて図５６（ｃ）に示すように多結晶シ
リコン膜２３６を形成する。この多結晶シリコン膜２３
６にはその後イオン注入等によって不純物をドープして
所定の比抵抗を与える。次に図５６（ｄ）に示すよう
に、多結晶シリコン膜２３４を所定の間隙を持つストラ
イプパターンまたはメッシュパターンに形成し、その後
図５６（ｅ）に示すように、ＣＶＤ等による酸化膜２３
７で多結晶シリコン膜２３４の上および間隙部を完全に
埋める。
【０１２４】そして図５６（ｆ）に示すように研磨して
表面を平坦化した後、図５６（ｇ）に示すように再度多
結晶シリコン膜２３５を堆積し、これを図５６（ｈ）に
示すようにパターニングした後、図５７（ａ）に示すよ
うにＣＶＤ酸化膜２３８を堆積し、図５７（ｂ）に示す
ように研磨して表面を平坦化する。図５６（ｇ）〜図５
７（ｂ）工程は、図５６（ｃ）〜図５６（ｆ）までの工
程の繰り返しである。
表面を平坦化した後、図５６（ｇ）に示すように再度多
結晶シリコン膜２３５を堆積し、これを図５６（ｈ）に
示すようにパターニングした後、図５７（ａ）に示すよ
うにＣＶＤ酸化膜２３８を堆積し、図５７（ｂ）に示す
ように研磨して表面を平坦化する。図５６（ｇ）〜図５
７（ｂ）工程は、図５６（ｃ）〜図５６（ｆ）までの工
程の繰り返しである。
【０１２５】なお、図５７（ａ）の状態から直接研磨し
て図５７（ｂ）の状態を得る代りに、図５７（ｃ）に示
すように厚めの多結晶シリコン膜２３９を堆積してこれ
を研磨して、図５７（ｄ）に示すような平坦基板を得る
こともできる。
て図５７（ｂ）の状態を得る代りに、図５７（ｃ）に示
すように厚めの多結晶シリコン膜２３９を堆積してこれ
を研磨して、図５７（ｄ）に示すような平坦基板を得る
こともできる。
【０１２６】以上のようにして多結晶シリコン膜を二層
埋め込んだ酸化膜が形成された状態の図５７（ｂ）の基
板（または図５７（ｄ）の基板）とは別に、熱酸化膜２
４０を形成したシリコン基板１を用意して、これらを図
５７（ｅ）に示すように直接接着して、一体化基板を得
る。そして図５７（ｆ）に示すように、高抵抗シリコン
層４が所定の厚みになるように研磨して、素子基板が完
成する。この際、素子基板周辺の接着不完全な部分は削
り落とす。図５７（ｅ）の基板１の熱酸化膜２４０は、
必ずしも付けなくてもよい。
埋め込んだ酸化膜が形成された状態の図５７（ｂ）の基
板（または図５７（ｄ）の基板）とは別に、熱酸化膜２
４０を形成したシリコン基板１を用意して、これらを図
５７（ｅ）に示すように直接接着して、一体化基板を得
る。そして図５７（ｆ）に示すように、高抵抗シリコン
層４が所定の厚みになるように研磨して、素子基板が完
成する。この際、素子基板周辺の接着不完全な部分は削
り落とす。図５７（ｅ）の基板１の熱酸化膜２４０は、
必ずしも付けなくてもよい。
【０１２７】以上は、二枚の基板を用いた誘電体分離素
子基板の製造工程例であるが、一枚の基板を用いて同様
の素子基板を得ることもできる。例えば、図５７（ａ）
の状態の基板を形成した後、図５８（ａ）のように厚く
多結晶シリコン２４１を堆積し、この多結晶シリコン２
４１をそのまま台基板とする。そして図５８（ｂ）に示
すように、高抵抗シリコン層４が所定厚みになるように
研磨して、同様の素子基板が得られる。
子基板の製造工程例であるが、一枚の基板を用いて同様
の素子基板を得ることもできる。例えば、図５７（ａ）
の状態の基板を形成した後、図５８（ａ）のように厚く
多結晶シリコン２４１を堆積し、この多結晶シリコン２
４１をそのまま台基板とする。そして図５８（ｂ）に示
すように、高抵抗シリコン層４が所定厚みになるように
研磨して、同様の素子基板が得られる。
【０１２８】また以上の素子基板形成工程において、多
結晶シリコン膜２３５の堆積，パターニング工程を省略
すれば、図５５の実施例の素子基板が得られる。
結晶シリコン膜２３５の堆積，パターニング工程を省略
すれば、図５５の実施例の素子基板が得られる。
【０１２９】図５９は、図５５の実施例を一部変形した
実施例である。この実施例では、多結晶シリコン膜２３
４がｐ型ベース層７２とｎ型ベース層７４間のドリフト
層の下にのみ設けられている。
実施例である。この実施例では、多結晶シリコン膜２３
４がｐ型ベース層７２とｎ型ベース層７４間のドリフト
層の下にのみ設けられている。
【０１３０】図６０、同様に図５５の実施例を変形し
て、多結晶シリコン２３４，２３５をｐ型ベース層７２
とｎ型ベース層７４間のドリフト層下にのみ設けたもの
である。
て、多結晶シリコン２３４，２３５をｐ型ベース層７２
とｎ型ベース層７４間のドリフト層下にのみ設けたもの
である。
【０１３１】図６１は、図５４の実施例を一部変形した
実施例である。図４８の実施例と同様に、ソース電極７
９およびドレイン電極８０の下に、金属等の導電体８
４，８５が埋め込まれ、これにより素子底部の多結晶シ
リコン２３４がソース電極７９およびドレイン電極８０
に接続されている。多結晶シリコン２３４のそれぞれ導
電体８４，８５に接続される部分２３４ａ，２３４ｂ
は、フィールドプレートとして適当に長さを持つように
設計されている。
実施例である。図４８の実施例と同様に、ソース電極７
９およびドレイン電極８０の下に、金属等の導電体８
４，８５が埋め込まれ、これにより素子底部の多結晶シ
リコン２３４がソース電極７９およびドレイン電極８０
に接続されている。多結晶シリコン２３４のそれぞれ導
電体８４，８５に接続される部分２３４ａ，２３４ｂ
は、フィールドプレートとして適当に長さを持つように
設計されている。
【０１３２】図６２は、図６１の実施例において、多結
晶シリコン２３４の下に、図５５の実施例のように多結
晶シリコン２３５を配設して、基板電位の影響を効果的
にシールドするようにした実施例である。
晶シリコン２３４の下に、図５５の実施例のように多結
晶シリコン２３５を配設して、基板電位の影響を効果的
にシールドするようにした実施例である。
【０１３３】図６３は、図５４の実施例を一部変形した
実施例である。この実施例では、素子底部に埋め込まれ
た多結晶シリコン膜２３４のｐ型ベース層７２およびｎ
型バッファ層７４の下方にある部分２３４ｃおよび２３
４ｄの一部が酸化膜２の上面に露出しており、それぞれ
ｐ型ベース層７２およびｎ型バッファ層７４に接続され
ている。したがって多結晶シリコン膜２３４のソース直
下，ドレイン直下の部分がそれぞれソース電位，ドレイ
ン電位に設定される。この様な電位に設定される多結晶
シリコン膜２３４の部分２３４ｃ，２３４ｄは、図６１
の実施例と同様にフィールドプレートとして適当な長さ
に設定されている。
実施例である。この実施例では、素子底部に埋め込まれ
た多結晶シリコン膜２３４のｐ型ベース層７２およびｎ
型バッファ層７４の下方にある部分２３４ｃおよび２３
４ｄの一部が酸化膜２の上面に露出しており、それぞれ
ｐ型ベース層７２およびｎ型バッファ層７４に接続され
ている。したがって多結晶シリコン膜２３４のソース直
下，ドレイン直下の部分がそれぞれソース電位，ドレイ
ン電位に設定される。この様な電位に設定される多結晶
シリコン膜２３４の部分２３４ｃ，２３４ｄは、図６１
の実施例と同様にフィールドプレートとして適当な長さ
に設定されている。
【０１３４】この実施例の素子基板を製造する際には、
先の図５６（ａ）〜５８（ｂ）で説明した工程におい
て、図５６（ｂ）と図５６（ｃ）の間に、ｐ型ベース層
７２と多結晶シリコン２３４ｃ，ｎ型バッファ層７４と
多結晶シリコン２３４ｄの接続部となる位置で酸化膜２
３６に開口を設ける工程を付加すればよい。
先の図５６（ａ）〜５８（ｂ）で説明した工程におい
て、図５６（ｂ）と図５６（ｃ）の間に、ｐ型ベース層
７２と多結晶シリコン２３４ｃ，ｎ型バッファ層７４と
多結晶シリコン２３４ｄの接続部となる位置で酸化膜２
３６に開口を設ける工程を付加すればよい。
【０１３５】図６４は、図６１の実施例において、図６
０の実施例と同様に、多結晶シリコン膜２３４の下に多
結晶シリコン膜２３５を設けたものである。
０の実施例と同様に、多結晶シリコン膜２３４の下に多
結晶シリコン膜２３５を設けたものである。
【０１３６】図６５は、図５４の実施例のＩＧＢＴを一
部変形した実施例である。この実施例では、図５４の実
施例における高抵抗体膜８２の代りに、素子底部の多結
晶シリコン膜２３４と同様の多結晶シリコン膜２４２を
フィールドプレートとして配設している。この多結晶シ
リコン膜２４２はゲート電極７８と同時に形成すること
ができるので、図５４の実施例に比べて製造工程は簡単
になる。
部変形した実施例である。この実施例では、図５４の実
施例における高抵抗体膜８２の代りに、素子底部の多結
晶シリコン膜２３４と同様の多結晶シリコン膜２４２を
フィールドプレートとして配設している。この多結晶シ
リコン膜２４２はゲート電極７８と同時に形成すること
ができるので、図５４の実施例に比べて製造工程は簡単
になる。
【０１３７】図６６は、図６５の実施例において、図５
５の実施例のように底部の多結晶シリコン膜２３４の下
にさらに多結晶シリコン膜２３５を設け、また上部の多
結晶シリコン膜２４２の上にさらに多結晶シリコン膜２
４３を設けた実施例である。これにより、素子上下のシ
ールド効果が大きくなる。
５の実施例のように底部の多結晶シリコン膜２３４の下
にさらに多結晶シリコン膜２３５を設け、また上部の多
結晶シリコン膜２４２の上にさらに多結晶シリコン膜２
４３を設けた実施例である。これにより、素子上下のシ
ールド効果が大きくなる。
【０１３８】以上、図５４〜図６６において説明した実
施例の多結晶シリコン膜２３４，２３５，２４２，２４
３は、多結晶シリコン膜に限らず、ＳＩＰＯＳや他の導
電体または抵抗体で置き換えることが可能である。また
図５４〜図６６で説明したと同様の変形は、ダイオー
ド，ＭＯＳＦＥＴ，ＭＣＴ，ＥＳＴ等においても有効で
ある。
施例の多結晶シリコン膜２３４，２３５，２４２，２４
３は、多結晶シリコン膜に限らず、ＳＩＰＯＳや他の導
電体または抵抗体で置き換えることが可能である。また
図５４〜図６６で説明したと同様の変形は、ダイオー
ド，ＭＯＳＦＥＴ，ＭＣＴ，ＥＳＴ等においても有効で
ある。
【０１３９】以上説明したように本発明によれば、下地
半導体基板から絶縁膜により分離され、横方向には素子
分離用絶縁膜またはｐｎ接合により分離された高抵抗半
導体層を用い、その表面に第１導電型の第１の低抵抗領
域と第２導電型の低抵抗領域を形成して構成される高耐
圧半導体素子において、高抵抗半導体層内の不純物のド
−ズ量を、第１の低抵抗領域と第２の低抵抗領域との間
に電圧を印加したときに、高抵抗半導体層の、第１の低
抵抗領域と第２の低抵抗領域との間の部分が完全に空乏
化するような値に設定されている。その結果、十分な高
耐圧特性を得ることができる。また、絶縁膜の膜厚を１
μm 以上と厚くした場合には、素子の逆バイアス電圧を
絶縁膜で大きく分担させ、また絶縁膜中の電界に依存す
る高抵抗半導体層中の電界を弱くすることによって、高
抵抗半導体層が薄いものであっても十分な高耐圧特性を
得ることができる。そして、高抵抗半導体層を薄くする
ことができる結果、素子分離が容易になる。
半導体基板から絶縁膜により分離され、横方向には素子
分離用絶縁膜またはｐｎ接合により分離された高抵抗半
導体層を用い、その表面に第１導電型の第１の低抵抗領
域と第２導電型の低抵抗領域を形成して構成される高耐
圧半導体素子において、高抵抗半導体層内の不純物のド
−ズ量を、第１の低抵抗領域と第２の低抵抗領域との間
に電圧を印加したときに、高抵抗半導体層の、第１の低
抵抗領域と第２の低抵抗領域との間の部分が完全に空乏
化するような値に設定されている。その結果、十分な高
耐圧特性を得ることができる。また、絶縁膜の膜厚を１
μm 以上と厚くした場合には、素子の逆バイアス電圧を
絶縁膜で大きく分担させ、また絶縁膜中の電界に依存す
る高抵抗半導体層中の電界を弱くすることによって、高
抵抗半導体層が薄いものであっても十分な高耐圧特性を
得ることができる。そして、高抵抗半導体層を薄くする
ことができる結果、素子分離が容易になる。
【０１４０】本発明の第２の態様に係る高耐圧半導体素
子は、高抵抗半導体層の表面領域に、互いに離間して形
成された第１導電型の第１の低抵抗領域と第２導電型の
第２の低抵抗領域とを具備しており、これら第１の低抵
抗領域と第２の低抵抗領域との間に電圧を印加し、かつ
第１の低抵抗領域の電位と第２の低抵抗領域の電位はい
ずれも前記半導体基板の電位よりも高いときに、高抵抗
半導体層の底部に第２導電型、例えばｐ型のチャネル領
域が形成される。このｐ−チャネル領域は正の電荷を有
するので、基板とともにキャパシタを形成し、そによっ
て半導体基板の電位の影響をシ−ルドし、高抵抗半導体
層が空乏化するのを防止する。
子は、高抵抗半導体層の表面領域に、互いに離間して形
成された第１導電型の第１の低抵抗領域と第２導電型の
第２の低抵抗領域とを具備しており、これら第１の低抵
抗領域と第２の低抵抗領域との間に電圧を印加し、かつ
第１の低抵抗領域の電位と第２の低抵抗領域の電位はい
ずれも前記半導体基板の電位よりも高いときに、高抵抗
半導体層の底部に第２導電型、例えばｐ型のチャネル領
域が形成される。このｐ−チャネル領域は正の電荷を有
するので、基板とともにキャパシタを形成し、そによっ
て半導体基板の電位の影響をシ−ルドし、高抵抗半導体
層が空乏化するのを防止する。
【０１４１】また、高抵抗の活性層（高抵抗半導体層）
に形成される高不純物濃度層が分離用の絶縁膜まで達す
るように、薄い活性層を用いた場合には、例えば、第１
導電型の高不純物濃度層が第１の絶縁膜に達する深さに
形成され、第２導電型の高不純物濃度層と基板を接地し
た状態で、第１導電型の高不純物濃度層にｐｎ接合が逆
バイアスとなる高電圧が印加されたとする。このとき第
１導電型の高不純物濃度層に印加される電圧は、縦方向
には全て第１の絶縁膜で分担される。また横方向には、
活性層表面に設けられた高抵抗体膜内に形成される一様
な電位分布に従って、活性層表面の横方向電位分布も均
一なものとなる。以上により、活性層内部の電界集中は
緩和されて、従来にない高耐圧特性が得られる。
に形成される高不純物濃度層が分離用の絶縁膜まで達す
るように、薄い活性層を用いた場合には、例えば、第１
導電型の高不純物濃度層が第１の絶縁膜に達する深さに
形成され、第２導電型の高不純物濃度層と基板を接地し
た状態で、第１導電型の高不純物濃度層にｐｎ接合が逆
バイアスとなる高電圧が印加されたとする。このとき第
１導電型の高不純物濃度層に印加される電圧は、縦方向
には全て第１の絶縁膜で分担される。また横方向には、
活性層表面に設けられた高抵抗体膜内に形成される一様
な電位分布に従って、活性層表面の横方向電位分布も均
一なものとなる。以上により、活性層内部の電界集中は
緩和されて、従来にない高耐圧特性が得られる。
【０１４２】また本発明では、薄い活性層が用いられる
から、横方向の素子分離も容易になる。
から、横方向の素子分離も容易になる。
【０１４３】以下、図面を参照しながら本発明の第２の
態様に係る高耐圧半導体素子について説明する。
態様に係る高耐圧半導体素子について説明する。
【０１４４】図６７は、本発明の一実施例に係る横型ダ
イオードである。シリコン基板３０１上に、シリコン酸
化膜（第１の絶縁膜）３０２を介して、ｎ- 型の高抵抗
シリコン層（活性層）３０３が形成されている。シリコ
ン酸化膜３０２は１〜５μm程度の厚さとする。ｎ- 型
活性層３０３は、厚さが２μm 以下で、不純物総量が、
１．０×１０10／cm2 〜２．０×１０12／cm2 の範囲、
より好ましくは、厚さが０．４μm 以下で不純物総量が
０．５〜１．８×１０12／cm2 に設定されている。この
活性層３０３に、所定距離離れて高不純物濃度のｐ型ア
ノード層３０４と高不純物濃度のｎ型カソード層３０５
が形成されている。ｐ型アノード層３０４とｎ型カソー
ド層３０５は、図示のように活性層底部のシリコン酸化
膜３０２に達する深さに拡散形成されている。ただし、
ｐ型アノード層３０４は、シリコン酸化膜３０２に達し
ない深さでもよい。
イオードである。シリコン基板３０１上に、シリコン酸
化膜（第１の絶縁膜）３０２を介して、ｎ- 型の高抵抗
シリコン層（活性層）３０３が形成されている。シリコ
ン酸化膜３０２は１〜５μm程度の厚さとする。ｎ- 型
活性層３０３は、厚さが２μm 以下で、不純物総量が、
１．０×１０10／cm2 〜２．０×１０12／cm2 の範囲、
より好ましくは、厚さが０．４μm 以下で不純物総量が
０．５〜１．８×１０12／cm2 に設定されている。この
活性層３０３に、所定距離離れて高不純物濃度のｐ型ア
ノード層３０４と高不純物濃度のｎ型カソード層３０５
が形成されている。ｐ型アノード層３０４とｎ型カソー
ド層３０５は、図示のように活性層底部のシリコン酸化
膜３０２に達する深さに拡散形成されている。ただし、
ｐ型アノード層３０４は、シリコン酸化膜３０２に達し
ない深さでもよい。
【０１４５】活性層３０３のｐ型アノード層３０４とｎ
型カソード層３０５により挟まれた領域上には、シリコ
ン酸化膜（第２の絶縁膜）３０６を介して、高抵抗体膜
３０７が配設されている。シリコン酸化膜３０６は０．
３μm 以下、より好ましくは０．２μm 以下の厚さとす
る。高抵抗体膜３０７は、例えばＳＩＰＯＳ（Ｓemi-Ｉ
nsurating Ｐolycrystalline Ｓilicon）である。高抵
抗体膜３０７の表面は保護膜としてのシリコン酸化膜３
０８により覆われている。
型カソード層３０５により挟まれた領域上には、シリコ
ン酸化膜（第２の絶縁膜）３０６を介して、高抵抗体膜
３０７が配設されている。シリコン酸化膜３０６は０．
３μm 以下、より好ましくは０．２μm 以下の厚さとす
る。高抵抗体膜３０７は、例えばＳＩＰＯＳ（Ｓemi-Ｉ
nsurating Ｐolycrystalline Ｓilicon）である。高抵
抗体膜３０７の表面は保護膜としてのシリコン酸化膜３
０８により覆われている。
【０１４６】ｐ型アノード層３０４，ｎ型カソード層３
０５にはそれぞれ、アノード電極３０９，カソード電極
３１０が形成されている。高抵抗体膜３０７の両端部は
これらアノード電極３０９，カソード電極３１０に接続
されている。
０５にはそれぞれ、アノード電極３０９，カソード電極
３１０が形成されている。高抵抗体膜３０７の両端部は
これらアノード電極３０９，カソード電極３１０に接続
されている。
【０１４７】この実施例によれば、優れた高耐圧特性が
得られる。例えば、ｐ型アノード層３０４と基板３０１
を接地して、ｎ型カソード層３０５に正の高電圧を印加
した場合について考える。ｎ型カソード層３０５は、活
性層底部のシリコン酸化膜３０２に達する深さに形成さ
れているから、縦方向には、ｎ型カソード層３０５に印
加される電圧は全てシリコン酸化膜３０２で分担され
る。また、アノード・カソード間電圧により、活性層３
０３の表面に形成された高抵抗体膜３０７には微小電流
が流れて、横方向に一様な電位分布が形成される。この
高抵抗体膜３０７内の電位分布の影響を受けて、高抵抗
体膜３０７直下の活性層３０３内も横方向に一様な電位
分布が形成される。以上の結果、素子内部の電界集中は
緩和されて、高耐圧が実現される。
得られる。例えば、ｐ型アノード層３０４と基板３０１
を接地して、ｎ型カソード層３０５に正の高電圧を印加
した場合について考える。ｎ型カソード層３０５は、活
性層底部のシリコン酸化膜３０２に達する深さに形成さ
れているから、縦方向には、ｎ型カソード層３０５に印
加される電圧は全てシリコン酸化膜３０２で分担され
る。また、アノード・カソード間電圧により、活性層３
０３の表面に形成された高抵抗体膜３０７には微小電流
が流れて、横方向に一様な電位分布が形成される。この
高抵抗体膜３０７内の電位分布の影響を受けて、高抵抗
体膜３０７直下の活性層３０３内も横方向に一様な電位
分布が形成される。以上の結果、素子内部の電界集中は
緩和されて、高耐圧が実現される。
【０１４８】高抵抗体膜３０７の一様電位分布の影響が
活性層３０３に十分に伝わるためには、高抵抗体膜３０
７の下のシリコン酸化膜３０６は薄い方がよく、前述の
ようにこれが０．２μm 以下で好ましい高耐圧特性が得
られる。また、基板電位の活性層３に対する影響を小さ
くして、相対的に高抵抗体膜３０７の電位の影響を大き
くするためには、活性層３０３下のシリコン酸化膜３０
２は活性層より厚い方がよい。
活性層３０３に十分に伝わるためには、高抵抗体膜３０
７の下のシリコン酸化膜３０６は薄い方がよく、前述の
ようにこれが０．２μm 以下で好ましい高耐圧特性が得
られる。また、基板電位の活性層３に対する影響を小さ
くして、相対的に高抵抗体膜３０７の電位の影響を大き
くするためには、活性層３０３下のシリコン酸化膜３０
２は活性層より厚い方がよい。
【０１４９】この実施例の効果を裏付ける具体的なデー
タを以下に説明する。
タを以下に説明する。
【０１５０】図１２２は、ｎ- 型活性層３０３の不純物
総量と耐圧の関係を示している。図から明らかなよう
に、不純物総量がほぼ１．８×１０12／cm2 の点を境に
して、これを越えると耐圧は急激に低下する。約５００
Ｖ以上の耐圧を得る上で許容される不純物総量の範囲
は、１．０×１０10／cm2 〜２．０×１０12／cm2 であ
る。
総量と耐圧の関係を示している。図から明らかなよう
に、不純物総量がほぼ１．８×１０12／cm2 の点を境に
して、これを越えると耐圧は急激に低下する。約５００
Ｖ以上の耐圧を得る上で許容される不純物総量の範囲
は、１．０×１０10／cm2 〜２．０×１０12／cm2 であ
る。
【０１５１】図１２３は、活性層３０３の厚さが０．１
μm のときの高抵抗体膜３０７下の酸化膜３０６の膜厚
と耐圧の関係である。酸化膜３０６の膜厚が大きいと、
高抵抗体膜３０７による活性層の電位分布一様化の効果
が得られず、０．３μm 以下でその効果が現れる。特に
０．２μm 以下にすると、耐圧向上に顕著な効果が認め
られることが分かる。
μm のときの高抵抗体膜３０７下の酸化膜３０６の膜厚
と耐圧の関係である。酸化膜３０６の膜厚が大きいと、
高抵抗体膜３０７による活性層の電位分布一様化の効果
が得られず、０．３μm 以下でその効果が現れる。特に
０．２μm 以下にすると、耐圧向上に顕著な効果が認め
られることが分かる。
【０１５２】図１２４は、活性層３０３の厚みと耐圧の
関係を示すデータである。活性層厚みが２μm 以下で
は、薄くなるにつれて耐圧が向上する。これは、ｐ型ア
ノード層３０４およびカソード層３０５が酸化膜３０２
に達する深さに形成されていることと、活性層３０３上
の高抵抗体膜３０７による活性層３０３内の電位分布均
一化の効果によるものである。
関係を示すデータである。活性層厚みが２μm 以下で
は、薄くなるにつれて耐圧が向上する。これは、ｐ型ア
ノード層３０４およびカソード層３０５が酸化膜３０２
に達する深さに形成されていることと、活性層３０３上
の高抵抗体膜３０７による活性層３０３内の電位分布均
一化の効果によるものである。
【０１５３】図６８は、図６７の構造を基本として、高
抵抗体膜３０７下のシリコン酸化膜３０６を省略し、高
抵抗体膜３０７を直接活性層３０３の表面に配設した実
施例である。この構造では、高抵抗体膜３０７の一様電
位分布がそのまま活性層内部に伝わり、より効果的に電
界集中が緩和される。
抵抗体膜３０７下のシリコン酸化膜３０６を省略し、高
抵抗体膜３０７を直接活性層３０３の表面に配設した実
施例である。この構造では、高抵抗体膜３０７の一様電
位分布がそのまま活性層内部に伝わり、より効果的に電
界集中が緩和される。
【０１５４】図６９は、本発明をＭＯＳＦＥＴに適用し
た実施例である。基板３０１上にシリコン酸化膜３０２
を介して２μm 以下の薄いｎ- 型活性層３０３が形成さ
れる構造は、図６５の実施例と同様である。ｎ- 型活性
層３０３の不純物総量も図６７の実施例と同様に設定さ
れる。活性層３０３には、図６７の実施例でのｐ型アノ
ード層３０４，ｎ型カソード層３０５にそれぞれに対応
するｐ型ベース層３１１、ｎ型ドレイン層３１２が形成
されている。ｐ型ベース層３１１およびｎ型ドレイン層
３１２は、シリコン酸化膜３０２に達する深さに形成さ
れているが、ｐ型ベース層３１１はこれより浅いもので
あってもよい。
た実施例である。基板３０１上にシリコン酸化膜３０２
を介して２μm 以下の薄いｎ- 型活性層３０３が形成さ
れる構造は、図６５の実施例と同様である。ｎ- 型活性
層３０３の不純物総量も図６７の実施例と同様に設定さ
れる。活性層３０３には、図６７の実施例でのｐ型アノ
ード層３０４，ｎ型カソード層３０５にそれぞれに対応
するｐ型ベース層３１１、ｎ型ドレイン層３１２が形成
されている。ｐ型ベース層３１１およびｎ型ドレイン層
３１２は、シリコン酸化膜３０２に達する深さに形成さ
れているが、ｐ型ベース層３１１はこれより浅いもので
あってもよい。
【０１５５】ｐ型ベース層３１１内にはｎ型ソース層３
１３が形成され、このｎ型ソース層３１３とｎ- 型活性
層３０３により挟まれたｐ型ベース層３１１の表面部を
チャネル領域として、この上に６０nm程度のゲート酸化
膜３１４を介してゲート電極３１５が形成されている。
１３が形成され、このｎ型ソース層３１３とｎ- 型活性
層３０３により挟まれたｐ型ベース層３１１の表面部を
チャネル領域として、この上に６０nm程度のゲート酸化
膜３１４を介してゲート電極３１５が形成されている。
【０１５６】ｐ型ベース層３１１とｎ型ドレイン層３１
２により挟まれた活性層３０３の表面には、図６７の実
施例と同様に、０．３μm 以下、好ましくは０．２μm
以下のシリコン酸化膜３０６を介して高抵抗体膜３０７
が形成されている。高抵抗体膜３０７上はシリコン酸化
膜３０８で覆われている。
２により挟まれた活性層３０３の表面には、図６７の実
施例と同様に、０．３μm 以下、好ましくは０．２μm
以下のシリコン酸化膜３０６を介して高抵抗体膜３０７
が形成されている。高抵抗体膜３０７上はシリコン酸化
膜３０８で覆われている。
【０１５７】ソース電極３１６は、ｎ型ソース層３１３
とｐ型ベース層３１１に同時にコンタクトするようにソ
ース電極３１６が形成され、ｎ型ドレイン層３１２には
ドレイン電極３１７が形成されている。高抵抗体膜３０
７はの端部は、ゲート電極３１５とドレイン電極３１７
に接続されている。
とｐ型ベース層３１１に同時にコンタクトするようにソ
ース電極３１６が形成され、ｎ型ドレイン層３１２には
ドレイン電極３１７が形成されている。高抵抗体膜３０
７はの端部は、ゲート電極３１５とドレイン電極３１７
に接続されている。
【０１５８】この実施例のＭＯＳＦＥＴも、図６７の実
施例のダイオードと同様に優れた高耐圧特性が得られ
る。
施例のダイオードと同様に優れた高耐圧特性が得られ
る。
【０１５９】図７０は、図６９の構造において、活性層
３０３をより薄くして、ｎ型ソース層３１３がシリコン
酸化膜３０２に達するようにした実施例である。図７１
および図７２はそれぞれ、図６９および図７０の構造を
基本として、高抵抗体膜３０７を直接ｎ- 型活性層３０
３の表面に形成した実施例である。
３０３をより薄くして、ｎ型ソース層３１３がシリコン
酸化膜３０２に達するようにした実施例である。図７１
および図７２はそれぞれ、図６９および図７０の構造を
基本として、高抵抗体膜３０７を直接ｎ- 型活性層３０
３の表面に形成した実施例である。
【０１６０】これらの実施例によっても、同様に優れた
高耐圧特性が得られる。
高耐圧特性が得られる。
【０１６１】図７３は、本発明を横型のＩＧＢＴに適用
した実施例である。その基本構造は、図６９と同様であ
る。図６９のｎ型ドレイン層１２に相当するものがこの
実施例ではｎ型ベース層１２′であり、このｎ型ベース
層１２′内にｐ型ドレイン層１８が形成されている。
した実施例である。その基本構造は、図６９と同様であ
る。図６９のｎ型ドレイン層１２に相当するものがこの
実施例ではｎ型ベース層１２′であり、このｎ型ベース
層１２′内にｐ型ドレイン層１８が形成されている。
【０１６２】図７４は、この様なＩＧＢＴにおいて、図
７０の実施例と同様にｎ型ソース層３１３およびｐ型ド
レイン層３１８がシリコン酸化膜３０２に達する深さと
なるように活性層３０３を薄くした実施例である。この
ときｐ型ドレイン層３１８がシリコン酸化膜３０２に接
しているため、活性層底部にｐ型反転層によるチャネル
が形成されることがある。これを防ぐにはｎ型ベース層
３１２′の不純物濃度を高く設定する必要があり、具体
的にはｎ型ベース層３１２′の不純物濃度が１×１０17
／cm3 以上であればよい。
７０の実施例と同様にｎ型ソース層３１３およびｐ型ド
レイン層３１８がシリコン酸化膜３０２に達する深さと
なるように活性層３０３を薄くした実施例である。この
ときｐ型ドレイン層３１８がシリコン酸化膜３０２に接
しているため、活性層底部にｐ型反転層によるチャネル
が形成されることがある。これを防ぐにはｎ型ベース層
３１２′の不純物濃度を高く設定する必要があり、具体
的にはｎ型ベース層３１２′の不純物濃度が１×１０17
／cm3 以上であればよい。
【０１６３】また、図７５および図７６はそれぞれ、図
７３および図７４の構造を基本として、高抵抗体膜３０
７を直接活性層３０３の表面に接触させて形成した実施
例である。
７３および図７４の構造を基本として、高抵抗体膜３０
７を直接活性層３０３の表面に接触させて形成した実施
例である。
【０１６４】これらのＩＧＢＴにおいても、優れた高耐
圧特性が得られる。
圧特性が得られる。
【０１６５】図７７は、図６７のダイオードにおいて、
高抵抗体膜３０７の両端を直接ｐ型アノード層３０４と
ｎ型カソード層３０５にコンタクトさせた実施例であ
る。
高抵抗体膜３０７の両端を直接ｐ型アノード層３０４と
ｎ型カソード層３０５にコンタクトさせた実施例であ
る。
【０１６６】図７８は同様に、図６９のＭＯＳＦＥＴに
おいて、高抵抗体膜３０７の両端をそれぞれ、ｎ型ソー
ス層３１３とｎ型ドレイン層３１２にコンタクトさせた
実施例である。図７９はさらに、図７８の構造におい
て、高抵抗体膜３０７のドレイン側端部を不純物ドープ
の多結晶シリコン膜３１９を介してドレイン電極３１７
に接続した実施例である。図８０は、図７１のＭＯＳＦ
ＥＴにおいて、高抵抗体膜３０７のソース側端部をｎ型
ソース層３１３にコンタクトさせた実施例である。
おいて、高抵抗体膜３０７の両端をそれぞれ、ｎ型ソー
ス層３１３とｎ型ドレイン層３１２にコンタクトさせた
実施例である。図７９はさらに、図７８の構造におい
て、高抵抗体膜３０７のドレイン側端部を不純物ドープ
の多結晶シリコン膜３１９を介してドレイン電極３１７
に接続した実施例である。図８０は、図７１のＭＯＳＦ
ＥＴにおいて、高抵抗体膜３０７のソース側端部をｎ型
ソース層３１３にコンタクトさせた実施例である。
【０１６７】図７３〜図７６のＩＧＢＴの実施例におい
ても、図には示さないが、高抵抗体膜３０７の端部の接
続をＭＯＳＦＥＴの実施例と同様に変形することができ
る。
ても、図には示さないが、高抵抗体膜３０７の端部の接
続をＭＯＳＦＥＴの実施例と同様に変形することができ
る。
【０１６８】これらの実施例によっても、同様の効果が
得られる。
得られる。
【０１６９】図８１〜図９４は、これまでに示した図６
７〜図８０の各実施例において、活性層３０３の底部に
もＳＩＰＯＳ等の高抵抗体膜３２０を形成した実施例で
ある。
７〜図８０の各実施例において、活性層３０３の底部に
もＳＩＰＯＳ等の高抵抗体膜３２０を形成した実施例で
ある。
【０１７０】活性層３０３の底部に形成した高抵抗体膜
３２０は、活性層３０３の表面に設けられた高抵抗体膜
３０７と同様の働きをする。これにより素子内部の電界
集中が更に効果的に緩和され、高耐圧特性が得られる。
３２０は、活性層３０３の表面に設けられた高抵抗体膜
３０７と同様の働きをする。これにより素子内部の電界
集中が更に効果的に緩和され、高耐圧特性が得られる。
【０１７１】図９５〜図１０８はそれぞれ、図８１〜図
９４の構造において、活性層３０３と高抵抗体膜３２０
の間に薄いシリコン酸化膜３２１を介在させた実施例で
ある。これらの実施例でも、シリコン酸化膜３２１の膜
厚を十分薄く、好ましくは０．２μm 以下とすれば、高
抵抗体膜３２１の効果により優れた高耐圧特性が得られ
る。
９４の構造において、活性層３０３と高抵抗体膜３２０
の間に薄いシリコン酸化膜３２１を介在させた実施例で
ある。これらの実施例でも、シリコン酸化膜３２１の膜
厚を十分薄く、好ましくは０．２μm 以下とすれば、高
抵抗体膜３２１の効果により優れた高耐圧特性が得られ
る。
【０１７２】なお図８１〜９４および図９５〜図１０８
では、素子底部の高抵抗体膜３２０に対するアノード，
カソードの電位或いはドレイン，ソースの電位が拡散層
を介して与えられているが、溝を掘る等して電極が直接
高抵抗体膜３２０に接続されるようにしてもよい。
では、素子底部の高抵抗体膜３２０に対するアノード，
カソードの電位或いはドレイン，ソースの電位が拡散層
を介して与えられているが、溝を掘る等して電極が直接
高抵抗体膜３２０に接続されるようにしてもよい。
【０１７３】ここまでの実施例では、ダイオードのアノ
ード，カソード不純物層のように、活性層内で横方向に
対向する異なる導電型不純物層が共に活性層下地の酸化
膜に接する場合を説明したが、本発明は、これらのうち
少なくとも一方が下地酸化膜に接する状態であれば有効
である。その様な実施例を次に幾つか例示する。
ード，カソード不純物層のように、活性層内で横方向に
対向する異なる導電型不純物層が共に活性層下地の酸化
膜に接する場合を説明したが、本発明は、これらのうち
少なくとも一方が下地酸化膜に接する状態であれば有効
である。その様な実施例を次に幾つか例示する。
【０１７４】図１０９は、図６７の実施例において、ｐ
型アノード層３０４が下地酸化膜３０２に接しない状態
とした実施例である。逆バイアス印加時に電界集中によ
りブレークダウンを生じるのはｎ型カソード層３０５側
であるから、この実施例によっても十分に高耐圧特性が
得られる。
型アノード層３０４が下地酸化膜３０２に接しない状態
とした実施例である。逆バイアス印加時に電界集中によ
りブレークダウンを生じるのはｎ型カソード層３０５側
であるから、この実施例によっても十分に高耐圧特性が
得られる。
【０１７５】図１１０は、図１０９と逆に、ｐ型アノー
ド層３０４は酸化膜３０２に接する深さとし、ｎ型カソ
ード層３０５は酸化膜３０２に達しない深さに形成され
た実施例である。この構造でも、ｎ型カソード層３０５
の下に残る活性層厚みが非常に小さいものであれば、十
分な高耐圧特性が得られる。
ド層３０４は酸化膜３０２に接する深さとし、ｎ型カソ
ード層３０５は酸化膜３０２に達しない深さに形成され
た実施例である。この構造でも、ｎ型カソード層３０５
の下に残る活性層厚みが非常に小さいものであれば、十
分な高耐圧特性が得られる。
【０１７６】同様の変形は先に説明した他のダイオード
の実施例についても可能である。
の実施例についても可能である。
【０１７７】図１１１および図１１２は、それぞれ図７
１および図７２の実施例のＭＯＳＦＥＴにおいて、ｎ型
ドレイン層３１２の深さが下地酸化膜３０２に達しない
状態とした実施例である。これらの実施例も、ｎ型ドレ
イン層３１２の下に残る活性層厚みが十分小さいもので
あれば、必要な高耐圧特性が得られる。
１および図７２の実施例のＭＯＳＦＥＴにおいて、ｎ型
ドレイン層３１２の深さが下地酸化膜３０２に達しない
状態とした実施例である。これらの実施例も、ｎ型ドレ
イン層３１２の下に残る活性層厚みが十分小さいもので
あれば、必要な高耐圧特性が得られる。
【０１７８】図１１３は、図７１の実施例のＭＯＳＦＥ
Ｔにおいて、ｐ型ベース層３１１が下地酸化膜３０２に
接しない深さに形成された実施例である。この場合も、
図１０９のダイオードの実施例と同様の理由で高耐圧特
性が得られる。
Ｔにおいて、ｐ型ベース層３１１が下地酸化膜３０２に
接しない深さに形成された実施例である。この場合も、
図１０９のダイオードの実施例と同様の理由で高耐圧特
性が得られる。
【０１７９】図１１４および図１１５は、ＩＧＢＴの実
施例において、ソース層，ドレイン層の一方のみが酸化
膜３０２に接する深さに形成された実施例である。ＩＧ
ＢＴの場合、ソース，ドレイン層は高耐圧特性に直接関
係ないので、この様な変形を施しても、高耐圧特性に影
響はない。特に図１１５は、ｐ型ドレイン層が酸化膜３
０２に接しておらず、活性層底部のｐ型反転層によるチ
ャネル形成を避けることができる。
施例において、ソース層，ドレイン層の一方のみが酸化
膜３０２に接する深さに形成された実施例である。ＩＧ
ＢＴの場合、ソース，ドレイン層は高耐圧特性に直接関
係ないので、この様な変形を施しても、高耐圧特性に影
響はない。特に図１１５は、ｐ型ドレイン層が酸化膜３
０２に接しておらず、活性層底部のｐ型反転層によるチ
ャネル形成を避けることができる。
【０１８０】図１１６および図１１７は、それぞれ図７
５および図７６の実施例のＩＧＢＴにおいて、ｐ型ベー
ス層３１１が酸化膜３０２に達しない深さをもって形成
された実施例である。ＩＧＢＴでは、逆バイアス印加
時、ドレイン側のｎ型ベース層側の電界集中が問題にな
るので、ｎ型ベース層３１２′が酸化膜に達する深さに
形成されていれば、十分に高耐圧特性が保証される。
５および図７６の実施例のＩＧＢＴにおいて、ｐ型ベー
ス層３１１が酸化膜３０２に達しない深さをもって形成
された実施例である。ＩＧＢＴでは、逆バイアス印加
時、ドレイン側のｎ型ベース層側の電界集中が問題にな
るので、ｎ型ベース層３１２′が酸化膜に達する深さに
形成されていれば、十分に高耐圧特性が保証される。
【０１８１】図１１８および図１１９はそれぞれ、図１
１６および図１１７と逆に、ｎ型ベース層３１２′が酸
化膜３０２に達しない深さに形成された実施例である。
この場合も、ｎ型ベース層３１２′下に残る活性層厚み
が十分小さいものであれば、高耐圧特性が得られる。
１６および図１１７と逆に、ｎ型ベース層３１２′が酸
化膜３０２に達しない深さに形成された実施例である。
この場合も、ｎ型ベース層３１２′下に残る活性層厚み
が十分小さいものであれば、高耐圧特性が得られる。
【０１８２】図１２０は、図６７の実施例において、ｐ
型アノード層３０４，ｎ型カソード層３０５を上からの
不純物拡散ではなく、横からの不純物拡散によって形成
して、接合面が活性層にほぼ垂直になるようにした実施
例である。同様の変形は、これまでに示した他の実施例
についても可能である。
型アノード層３０４，ｎ型カソード層３０５を上からの
不純物拡散ではなく、横からの不純物拡散によって形成
して、接合面が活性層にほぼ垂直になるようにした実施
例である。同様の変形は、これまでに示した他の実施例
についても可能である。
【０１８３】以上においては、素子の横方向分離につい
ては説明を省いたが、図１２１（ａ）〜（ｃ）に示すよ
うな分離構造を用いることができる。
ては説明を省いたが、図１２１（ａ）〜（ｃ）に示すよ
うな分離構造を用いることができる。
【０１８４】図１２１（ａ）は、選択酸化法（ＬＯＣＯ
Ｓ法）によって活性層３０３の底部のシリコン酸化膜３
０２に達する深さに、横方向分離用のシリコン酸化膜３
２２を形成したものである。本発明では、活性層３０３
が２μm 以下と薄いものであるため、この様に選択酸化
法によって完全な誘電体分離構造を得ることが容易であ
る。
Ｓ法）によって活性層３０３の底部のシリコン酸化膜３
０２に達する深さに、横方向分離用のシリコン酸化膜３
２２を形成したものである。本発明では、活性層３０３
が２μm 以下と薄いものであるため、この様に選択酸化
法によって完全な誘電体分離構造を得ることが容易であ
る。
【０１８５】図１２１（ｂ) は、シリコン酸化膜３０２
に達する深さの分離溝３２３を形成し、その側面にシリ
コン酸化膜３２４を形成した後に例えば多結晶シリコン
膜３２５を埋め込んだものである。
に達する深さの分離溝３２３を形成し、その側面にシリ
コン酸化膜３２４を形成した後に例えば多結晶シリコン
膜３２５を埋め込んだものである。
【０１８６】図１２１（ｃ）は、ｐ型拡散層３２６によ
りｐｎ接合分離構造としたものである。これらの構造で
あっても、活性層３０３が薄いものであるために、分離
領域に大きい面積を確保することなく、容易に横方向分
離を行うことができる。
りｐｎ接合分離構造としたものである。これらの構造で
あっても、活性層３０３が薄いものであるために、分離
領域に大きい面積を確保することなく、容易に横方向分
離を行うことができる。
【０１８７】以上のダイオード，ＭＯＳＦＥＴおよびＩ
ＧＢＴの各実施例において、各部の導電型を逆にするこ
とができ、その場合にも本発明は有効である。
ＧＢＴの各実施例において、各部の導電型を逆にするこ
とができ、その場合にも本発明は有効である。
【０１８８】以上説明したように本発明の第２の態様に
係る高耐圧半導体素子によれば、薄い活性層を用いて高
電圧が印加される高不純物濃度層が下地絶縁膜に達する
ような誘電体分離構造とし、かつ活性層表面には一様電
位分布が形成される高抵抗体膜を配設することによっ
て、横方向の素子分離が容易で、優れた高耐圧特性を示
す半導体素子を得ることができる。
係る高耐圧半導体素子によれば、薄い活性層を用いて高
電圧が印加される高不純物濃度層が下地絶縁膜に達する
ような誘電体分離構造とし、かつ活性層表面には一様電
位分布が形成される高抵抗体膜を配設することによっ
て、横方向の素子分離が容易で、優れた高耐圧特性を示
す半導体素子を得ることができる。
【０１８９】以上、本発明の高耐圧半導体素子の具体的
例として、高抵抗半導体層上に、絶縁層を介して、又は
介さずに高抵抗膜を形成した例について説明したが、こ
の高抵抗膜は、既に述べた本発明の高耐圧半導体素子の
特徴からみて、必ずしも必要ではない。従って、以下、
高抵抗膜を形成しない例につき、説明する。
例として、高抵抗半導体層上に、絶縁層を介して、又は
介さずに高抵抗膜を形成した例について説明したが、こ
の高抵抗膜は、既に述べた本発明の高耐圧半導体素子の
特徴からみて、必ずしも必要ではない。従って、以下、
高抵抗膜を形成しない例につき、説明する。
【０１９０】図１２５は、本発明の一実施例に係る横型
ダイオードである。シリコン基板３０１上に、シリコン
酸化膜（第１の絶縁膜）３０２を介して、ｎ- 型の高抵
抗シリコン層（活性層）３０３が形成されている。シリ
コン酸化膜３０２は１〜５μm 程度の厚さとする。ｎ-
型活性層３０３は、不純物総量が、１．０×１０10／cm
2 〜２．０×１０12／cm2 の範囲、より好ましくは、不
純物総量が０．５〜１．８×１０12／cm2 に設定されて
いる。この活性層３０３に、所定距離離れて高不純物濃
度のｐ型アノード層３０４と高不純物濃度のｎ型カソー
ド層３０５が形成されている。ｐ型アノード層３０４と
ｎ型カソード層３０５は、図示のようにシリコン酸化膜
３０２に達しない深さに形成されている。これらｐ型ア
ノード層３０４に電位Ｖ1 を、ｎ型カソード層３０５に
電位Ｖ2 を印加し、かつＶ1 とＶ2 はいずれもシリコン
基板３０１の電位Ｖsub よりも高いときに、高抵抗シリ
コン層３０３の底部にｐ型のチャネル領域３０３ａが形
成される。このｐ−チャネル領域３０３ａは正の電荷を
有するので、基板３０１とともにキャパシタを形成し、
それによって基板３０１の電位の影響をシ−ルドし、高
抵抗シリコン層３０３が空乏化するのが防止される。
ダイオードである。シリコン基板３０１上に、シリコン
酸化膜（第１の絶縁膜）３０２を介して、ｎ- 型の高抵
抗シリコン層（活性層）３０３が形成されている。シリ
コン酸化膜３０２は１〜５μm 程度の厚さとする。ｎ-
型活性層３０３は、不純物総量が、１．０×１０10／cm
2 〜２．０×１０12／cm2 の範囲、より好ましくは、不
純物総量が０．５〜１．８×１０12／cm2 に設定されて
いる。この活性層３０３に、所定距離離れて高不純物濃
度のｐ型アノード層３０４と高不純物濃度のｎ型カソー
ド層３０５が形成されている。ｐ型アノード層３０４と
ｎ型カソード層３０５は、図示のようにシリコン酸化膜
３０２に達しない深さに形成されている。これらｐ型ア
ノード層３０４に電位Ｖ1 を、ｎ型カソード層３０５に
電位Ｖ2 を印加し、かつＶ1 とＶ2 はいずれもシリコン
基板３０１の電位Ｖsub よりも高いときに、高抵抗シリ
コン層３０３の底部にｐ型のチャネル領域３０３ａが形
成される。このｐ−チャネル領域３０３ａは正の電荷を
有するので、基板３０１とともにキャパシタを形成し、
それによって基板３０１の電位の影響をシ−ルドし、高
抵抗シリコン層３０３が空乏化するのが防止される。
【０１９１】図１２６は、図１２５に示すｐ−チャネル
領域３０３ａが形成される他の例を示すＭＯＳＦＥＴで
ある。基板３０１上にシリコン酸化膜３０２を介してｎ
- 型活性層３０３が形成されている。活性層３０３に
は、ｐ型ベース層３１１、ｎ型ドレイン層３１２が形成
されている。ｐ型ベース層３１１およびｎ型ドレイン層
３１２は、シリコン酸化膜３０２に達しない深さに形成
されている。
領域３０３ａが形成される他の例を示すＭＯＳＦＥＴで
ある。基板３０１上にシリコン酸化膜３０２を介してｎ
- 型活性層３０３が形成されている。活性層３０３に
は、ｐ型ベース層３１１、ｎ型ドレイン層３１２が形成
されている。ｐ型ベース層３１１およびｎ型ドレイン層
３１２は、シリコン酸化膜３０２に達しない深さに形成
されている。
【０１９２】ｐ型ベース層３１１内にはｎ型ソース層３
１３が形成され、このｎ型ソース層３１３とｎ- 型活性
層３０３により挟まれたｐ型ベース層３１１の表面部を
チャネル領域として、この上に６０nm程度のゲート酸化
膜３１４を介してゲート電極３１５が形成されている。
１３が形成され、このｎ型ソース層３１３とｎ- 型活性
層３０３により挟まれたｐ型ベース層３１１の表面部を
チャネル領域として、この上に６０nm程度のゲート酸化
膜３１４を介してゲート電極３１５が形成されている。
【０１９３】図１２６に示すＭＯＳＦＥＴを、回路の高
電位側のスイッチとして用いる場合、ＭＯＳＦＥＴをオ
ンさせると、ソ−ス電位及びドレイン電位はともに基板
３０１の電位に対して高電位となる。この場合、基板３
０１の電位の影響がシ−ルドされないと、活性層３０３
が空乏化して、ＭＯＳＦＥＴのオン抵抗は非常に大きく
なってしまう。
電位側のスイッチとして用いる場合、ＭＯＳＦＥＴをオ
ンさせると、ソ−ス電位及びドレイン電位はともに基板
３０１の電位に対して高電位となる。この場合、基板３
０１の電位の影響がシ−ルドされないと、活性層３０３
が空乏化して、ＭＯＳＦＥＴのオン抵抗は非常に大きく
なってしまう。
【０１９４】しかし、ｐ型ベース層３１１と酸化膜３０
２との距離と、ｐ型ベース層３１１の不純物濃度とを適
切な値に選択すると、ソ−ス電位Ｖ1 がある一定の値以
上のときに、ｐ型ベース層３１１から正孔が注入され、
活性層３０３の底部にｐ−チャネル領域が形成され、そ
れによって活性層３０３の空乏化が防止される。
２との距離と、ｐ型ベース層３１１の不純物濃度とを適
切な値に選択すると、ソ−ス電位Ｖ1 がある一定の値以
上のときに、ｐ型ベース層３１１から正孔が注入され、
活性層３０３の底部にｐ−チャネル領域が形成され、そ
れによって活性層３０３の空乏化が防止される。
【０１９５】この場合、ｐ−チャネル領域が形成される
ためのソ−ス電位Ｖｐは、下記の式で与えられる。
ためのソ−ス電位Ｖｐは、下記の式で与えられる。
【０１９６】 Ｖｐ＝ｑＣN ｌ2 ／２ε ｑ：１．６×１０-19 （Ｃ） ＣN ：Ｎ型不純物の濃度（ｃｍ-3） ε：誘電率（１．０５×１０-12 Ｆ／ｃｍ） Ｖｐは、１０Ｖ以下であるのが好ましい。即ち、ｌ≦
２０ε／ｑＣN Ｖｐを０にするには、ｌを０にすればよ
い。即ち、図１２７及び１２８に示す構造とすればよ
い。
２０ε／ｑＣN Ｖｐを０にするには、ｌを０にすればよ
い。即ち、図１２７及び１２８に示す構造とすればよ
い。
【０１９７】図１２６において、ドレイン領域３１２の
導電型がｐ型となるとき、素子はＩＧＢＴとなる。その
ようなＩＧＢＴでは、ｎ- 活性層の電位はフロ−ティン
グ状態にあり、たとえ距離ｌがゼロよりおおきくても、
ｐ−チャンネル領域は底部酸化膜３０２上に常に形成さ
れる。ｎ- 型活性層は、不純物の拡散により形成するこ
とが出来る。
導電型がｐ型となるとき、素子はＩＧＢＴとなる。その
ようなＩＧＢＴでは、ｎ- 活性層の電位はフロ−ティン
グ状態にあり、たとえ距離ｌがゼロよりおおきくても、
ｐ−チャンネル領域は底部酸化膜３０２上に常に形成さ
れる。ｎ- 型活性層は、不純物の拡散により形成するこ
とが出来る。
【０１９８】高抵抗半導体層上に高抵抗膜を形成しない
構造は、以上挙げた例に限らず、図３〜図１２０の構造
において、高抵抗半導体層上の高抵抗膜を除去した構造
とすることが出来る。そのような構造を図１２９〜図１
５３に示す。
構造は、以上挙げた例に限らず、図３〜図１２０の構造
において、高抵抗半導体層上の高抵抗膜を除去した構造
とすることが出来る。そのような構造を図１２９〜図１
５３に示す。
【０１９９】
【発明の効果】以上説明したように本発明によれば、下
地半導体基板から第１の絶縁膜により分離され、横方向
には第２の絶縁膜またはｐｎ接合により分離された高抵
抗半導体層を用い、その表面に第１導電型の第１の低抵
抗領域と第２導電型の低抵抗領域を形成して構成される
高耐圧半導体素子において、第１の絶縁膜の膜厚を１μ
m 以上と厚くして、素子の逆バイアス電圧を第１の絶縁
膜で大きく分担させ、また第１の絶縁膜中の電界に依存
する高抵抗半導体層中の電界を弱くすることによって、
高抵抗半導体層が薄いものであっても十分な高耐圧特性
を得ることができる。そして、高抵抗半導体層を薄くす
ることができる結果、素子分離が容易になる。
地半導体基板から第１の絶縁膜により分離され、横方向
には第２の絶縁膜またはｐｎ接合により分離された高抵
抗半導体層を用い、その表面に第１導電型の第１の低抵
抗領域と第２導電型の低抵抗領域を形成して構成される
高耐圧半導体素子において、第１の絶縁膜の膜厚を１μ
m 以上と厚くして、素子の逆バイアス電圧を第１の絶縁
膜で大きく分担させ、また第１の絶縁膜中の電界に依存
する高抵抗半導体層中の電界を弱くすることによって、
高抵抗半導体層が薄いものであっても十分な高耐圧特性
を得ることができる。そして、高抵抗半導体層を薄くす
ることができる結果、素子分離が容易になる。
【０２００】また、薄い活性層を用いて高電圧が印加さ
れる高不純物濃度層が下地絶縁膜に達するような誘電体
分離構造とし、かつ活性層表面には一様電位分布が形成
される高抵抗体膜を配設することによって、横方向の素
子分離が容易で、優れた高耐圧特性を示す半導体素子を
得ることができる。
れる高不純物濃度層が下地絶縁膜に達するような誘電体
分離構造とし、かつ活性層表面には一様電位分布が形成
される高抵抗体膜を配設することによって、横方向の素
子分離が容易で、優れた高耐圧特性を示す半導体素子を
得ることができる。
【図１】従来の高耐圧ダイオードを示す図。
【図２】従来の高耐圧ダイオードを示す図。
【図３】本発明の一実施例のダイオードを示す図。
【図４】素子底部にバッファ層を設けた実施例のダイオ
ードを示す図。
ードを示す図。
【図５】アノード，カソードを繰り返し形成した実施例
のダイオードを示す図。
のダイオードを示す図。
【図６】本発明をＭＯＳＦＥＴに適用した実施例を示す
図。
図。
【図７】図３のアノード，カソードを逆にした実施例の
ダイオードを示す図。
ダイオードを示す図。
【図８】素子側面に低抵抗領域を設けた実施例のダイオ
ードを示す図。
ードを示す図。
【図９】図８の素子底部にバッファ層を設けた実施例の
ダイオードを示す図。
ダイオードを示す図。
【図１０】素子側面に、図８と逆導電型の低抵抗領域を
設けた実施例のダイオードを示す図。
設けた実施例のダイオードを示す図。
【図１１】横方向をｐｎ接合分離とした実施例のダイオ
ードを示す図。
ードを示す図。
【図１２】図１１の素子底部にバッファ層を設けた実施
例のダイオードを示す図。
例のダイオードを示す図。
【図１３】横方向をｐｎ接合分離とした他の実施例のダ
イオードを示す図。
イオードを示す図。
【図１４】素子側面に低抵抗領域と低耐圧ｐｎ接合を持
つ実施例のダイオードを示す図。
つ実施例のダイオードを示す図。
【図１５】図１４の素子に逆バイアスを印加した時の空
乏層の伸び方を示す図。
乏層の伸び方を示す図。
【図１６】図１４の素子により高い逆バイアスを印加し
た時の空乏層の様子を示す図。
た時の空乏層の様子を示す図。
【図１７】図１４の素子底部にバッファ層を設けた実施
例のダイオードを示す図。
例のダイオードを示す図。
【図１８】図１４を僅かに変形した実施例のダイオード
を示す図。
を示す図。
【図１９】図１８の素子底部にバッファ層を設けた実施
例のダイオードを示す図。
例のダイオードを示す図。
【図２０】図１８の構造を変形した実施例のＭＯＳＦＥ
Ｔを示す図。
Ｔを示す図。
【図２１】図２０の素子での空乏層の拡がり方を示す
図。
図。
【図２２】同じく図２０の素子でより印加電圧を大きく
した時の空乏層の拡がり方を示す図。
した時の空乏層の拡がり方を示す図。
【図２３】同じく図２０の素子でさらに印加電圧を大き
くした時の空乏層の拡がり方を示す図。
くした時の空乏層の拡がり方を示す図。
【図２４】図２０の素子をより高耐圧化した実施例を示
す図。
す図。
【図２５】図２０の構成を基本としたＩＧＢＴの実施例
を示す図。
を示す図。
【図２６】図２５の実施例を一部変形した実施例のＭＣ
Ｔを示す図。
Ｔを示す図。
【図２７】図２５の実施例を一部変形した実施例のＭＣ
Ｔを示す図。
Ｔを示す図。
【図２８】図２７の実施例を一部変形した実施例のＥＳ
Ｔを示す図。
Ｔを示す図。
【図２９】図１４の各部の導電型を逆にした実施例のダ
イオードを示す図。
イオードを示す図。
【図３０】図２９を僅かに変形した実施例のダイオード
を示す図。
を示す図。
【図３１】図１４の横方向分離溝をＶ溝とした実施例の
ダイオードを示す図。
ダイオードを示す図。
【図３２】第２の低抵抗領域を深く拡散形成した実施例
のダイオードを示す図。
のダイオードを示す図。
【図３３】図３２の素子底部にバッファ層を設けた実施
例のダイオードを示す図。
例のダイオードを示す図。
【図３４】図３２の各部の導電型を逆にした実施例のダ
イオードを示す図。
イオードを示す図。
【図３５】高耐圧ダイオードをｎｐｎトランジスタと集
積した実施例を示す図。
積した実施例を示す図。
【図３６】図３５を変形した実施例を示す図。
【図３７】高耐圧ＭＯＳＦＥＴをｎｐｎトランジスタと
集積した実施例を示す図。
集積した実施例を示す図。
【図３８】図３７のＭＯＳＦＥＴを一部変形した実施例
のＩＧＢＴを示す図。
のＩＧＢＴを示す図。
【図３９】図３８の実施例を一部変形した実施例のＩＧ
ＢＴを示す図。
ＢＴを示す図。
【図４０】図３９の実施例を一部変形した実施例のＩＧ
ＢＴを示す図。
ＢＴを示す図。
【図４１】本発明をｐチャネルＩＧＢＴに適用した実施
例を示す図。
例を示す図。
【図４２】図４１の実施例のＩＧＢＴを変形した実施例
を示す図。
を示す図。
【図４３】図３の実施例において、高抵抗シリコン層底
部に高抵抗体膜を形成した実施例を示す図。
部に高抵抗体膜を形成した実施例を示す図。
【図４４】図４３と同様の構造を用いたｎチャネルＩＧ
ＢＴの実施例を示す図。
ＢＴの実施例を示す図。
【図４５】図４４を変形した実施例のＩＧＢＴを示す
図。
図。
【図４６】図４４を変形した実施例のＩＧＢＴを示す
図。
図。
【図４７】図４６を変形した実施例のＩＧＢＴを示す
図。
図。
【図４８】図４５を変形した実施例のＩＧＢＴを示す
図。
図。
【図４９】図４６の素子の横方向素子分離をＬＯＣＯＳ
法で行った実施例を示す図。
法で行った実施例を示す図。
【図５０】図４９を一部変形した実施例を示す図。
【図５１】図４８の実施例にＬＯＣＯＳ法による素子分
離を適用した実施例を示す図。
離を適用した実施例を示す図。
【図５２】ＬＯＣＯＳ法により分離された領域にＭＣＴ
を形成した実施例を示す図。
を形成した実施例を示す図。
【図５３】図４９の実施例のＩＧＢＴを一部変形した実
施例を示す図。
施例を示す図。
【図５４】図４４の実施例のＩＧＢＴを一部変形した実
施例を示す図。
施例を示す図。
【図５５】図５４の実施例を更に一部変形した実施例を
示す図。
示す図。
【図５６】図５５の実施例の素子基板の製造工程を示す
図。
図。
【図５７】図５５の実施例の素子基板の製造工程を示す
図。
図。
【図５８】図５５の実施例の素子基板の製造工程を示す
図。
図。
【図５９】図５５の実施例を一部変形した実施例を示す
図。
図。
【図６０】図５５の実施例を一部変形した実施例を示す
図。
図。
【図６１】図５４の実施例を一部変形した実施例を示す
図。
図。
【図６２】図６１の実施例を一部変形した実施例を示す
図。
図。
【図６３】図５４の実施例を一部変形した実施例を示す
図。
図。
【図６４】図６３の実施例を一部変形した実施例を示す
図。
図。
【図６５】図５４の実施例を一部変形した実施例を示す
図。
図。
【図６６】図６５の実施例を一部変形した実施例を示す
図。
図。
【図６７】本発明を横型ダイオードに適用した実施例を
示す図。
示す図。
【図６８】図６７の構造を僅かに変形した実施例のダイ
オードを示す図。
オードを示す図。
【図６９】本発明をＭＯＳＦＥＴに適用した実施例を示
す図。
す図。
【図７０】図６９の構造を変形した実施例のＭＯＳＦＥ
Ｔを示す図。
Ｔを示す図。
【図７１】図６９の構造を変形した実施例のＭＯＳＦＥ
Ｔを示す図。
Ｔを示す図。
【図７２】図７０の構造を変形した実施例のＭＯＳＦＥ
Ｔを示す図。
Ｔを示す図。
【図７３】本発明を横型ＩＧＢＴに適用した実施例を示
す図。
す図。
【図７４】図７３の構造を変形した実施例のＩＧＢＴを
示す図。
示す図。
【図７５】図７３の構造を変形した実施例のＩＧＢＴを
示す図。
示す図。
【図７６】図７４の構造を変形した実施例のＩＧＢＴを
示す図。
示す図。
【図７７】図６７の構造を変形した実施例のダイオード
を示す図。
を示す図。
【図７８】図６９の構造を変形した実施例のＭＯＳＦＥ
Ｔを示す図、
Ｔを示す図、
【図７９】図７８の構造を変形した実施例のＭＯＳＦＥ
Ｔを示す図。
Ｔを示す図。
【図８０】図７６の構造を変形した実施例のＭＯＳＦＥ
Ｔを示す図。
Ｔを示す図。
【図８１】図６７の構造に下地高抵抗体膜を付加した実
施例のダイオードを示す図。
施例のダイオードを示す図。
【図８２】図６８の構造に下地高抵抗体膜を付加した実
施例のダイオードを示す図。
施例のダイオードを示す図。
【図８３】図６９の構造に下地高抵抗体膜を付加した実
施例のＭＯＳＦＥＴを示す図。
施例のＭＯＳＦＥＴを示す図。
【図８４】図７０の構造に下地高抵抗体膜を付加した実
施例のＭＯＳＦＥＴを示す図。
施例のＭＯＳＦＥＴを示す図。
【図８５】図７１の構造に下地高抵抗体膜を付加した実
施例のＭＯＳＦＥＴを示す図。
施例のＭＯＳＦＥＴを示す図。
【図８６】図７２の構造に下地高抵抗体膜を付加した実
施例のＭＯＳＦＥＴを示す図。
施例のＭＯＳＦＥＴを示す図。
【図８７】図７３の構造に下地高抵抗体膜を付加した実
施例のＩＧＢＴを示す図。
施例のＩＧＢＴを示す図。
【図８８】図７４の構造に下地高抵抗体膜を付加した実
施例のＩＧＢＴを示す図。
施例のＩＧＢＴを示す図。
【図８９】図７５の構造に下地高抵抗体膜を付加した実
施例のＩＧＢＴを示す図。
施例のＩＧＢＴを示す図。
【図９０】図７６の構造に下地高抵抗体膜を付加した実
施例のＩＧＢＴを示す図。
施例のＩＧＢＴを示す図。
【図９１】図７７の構造に下地高抵抗体膜を付加した実
施例のダイオードを示す図。
施例のダイオードを示す図。
【図９２】図７８の構造に下地高抵抗体膜を付加した実
施例のＭＯＳＦＥＴを示す図。
施例のＭＯＳＦＥＴを示す図。
【図９３】図７９の構造に下地高抵抗体膜を付加した実
施例のＭＯＳＦＥＴを示す図。
施例のＭＯＳＦＥＴを示す図。
【図９４】図８０の構造に下地高抵抗体膜を付加した実
施例のＭＯＳＦＥＴを示す図。
施例のＭＯＳＦＥＴを示す図。
【図９５】図８１の構造を変形した実施例のダイオード
を示す図。
を示す図。
【図９６】図８２の構造を変形した実施例のダイオード
を示す図。
を示す図。
【図９７】図８３の構造を変形した実施例のＭＯＳＦＥ
Ｔを示す図。
Ｔを示す図。
【図９８】図８４の構造を変形した実施例のＭＯＳＦＥ
Ｔを示す図。
Ｔを示す図。
【図９９】図８５の構造を変形した実施例のＭＯＳＦＥ
Ｔを示す図。
Ｔを示す図。
【図１００】図８６の構造を変形した実施例のＭＯＳＦ
ＥＴを示す図。
ＥＴを示す図。
【図１０１】図８７の構造を変形した実施例のＩＧＢＴ
を示す図。
を示す図。
【図１０２】図８８の構造を変形した実施例のＩＧＢＴ
を示す図。
を示す図。
【図１０３】図８９の構造を変形した実施例のＩＧＢＴ
を示す図。
を示す図。
【図１０４】図９０の構造を変形した実施例のＩＧＢＴ
を示す図。
を示す図。
【図１０５】図９１の構造を変形した実施例のダイオー
ドを示す図。
ドを示す図。
【図１０６】図９２の構造を変形した実施例のＭＯＳＦ
ＥＴを示す図。
ＥＴを示す図。
【図１０７】図９３の構造を変形した実施例のＭＯＳＦ
ＥＴを示す図。
ＥＴを示す図。
【図１０８】図９４の構造を変形した実施例のＭＯＳＦ
ＥＴを示す図。
ＥＴを示す図。
【図１０９】図６７を変形した実施例のダイオードを示
す図。
す図。
【図１１０】図６７を変形した実施例のダイオードを示
す図。
す図。
【図１１１】図６９を変形した実施例のＭＯＳＦＥＴを
示す図。
示す図。
【図１１２】図７０を変形した実施例のＭＯＳＦＥＴを
示す図。
示す図。
【図１１３】図６９を変形した実施例のＭＯＳＦＥＴを
示す図。
示す図。
【図１１４】図７３を変形した実施例のＩＧＢＴを示す
図。
図。
【図１１５】図７３を変形した実施例のＩＧＢＴを示す
図。
図。
【図１１６】図７３を変形した実施例のＩＧＢＴを示す
図。
図。
【図１１７】図７３を変形した実施例のＩＧＢＴを示す
図。
図。
【図１１８】図７３を変形した実施例のＩＧＢＴを示す
図。
図。
【図１１９】図７３を変形した実施例のＩＧＢＴを示す
図。
図。
【図１２０】図６７を変形した実施例のダイオードを示
す図。
す図。
【図１２１】本発明の素子の横方向分離の構造例を示す
図。
図。
【図１２２】図６７の実施例の活性層の不純物総量と耐
圧の関係を示す図。
圧の関係を示す図。
【図１２３】図６７の実施例の高抵抗体膜下の酸化膜厚
と耐圧の関係を示す図。
と耐圧の関係を示す図。
【図１２４】図６７の実施例の活性層厚みと耐圧の関係
を示す図。
を示す図。
【図１２５】本発明の他の実施例に係るダイオードを示
す図。
す図。
【図１２６】本発明の他の実施例に係るＩＧＢＴを示す
図。
図。
【図１２７】図１２６を変形した実施例のＩＧＢＴを示
す図。
す図。
【図１２８】図１２６を変形した実施例のＩＧＢＴを示
す図。
す図。
【図１２９】図６７の実施例において、高抵抗体膜を除
去した実施例のダイオ−ドを示す図。
去した実施例のダイオ−ドを示す図。
【図１３０】図６９の実施例において、高抵抗体膜を除
去した実施例のＭＯＳＦＥＴを示す図。
去した実施例のＭＯＳＦＥＴを示す図。
【図１３１】図７０の実施例において、高抵抗体膜を除
去した実施例のＭＯＳＦＥＴを示す図。
去した実施例のＭＯＳＦＥＴを示す図。
【図１３２】図７３の実施例において、高抵抗体膜を除
去した実施例のＩＧＢＴを示す図。
去した実施例のＩＧＢＴを示す図。
【図１３３】図７４の実施例において、高抵抗体膜を除
去した実施例のＩＧＢＴを示す図。
去した実施例のＩＧＢＴを示す図。
【図１３４】図８１の実施例において、高抵抗体膜を除
去した実施例のダイオ−ドを示す図。
去した実施例のダイオ−ドを示す図。
【図１３５】図８３の実施例において、高抵抗体膜を除
去した実施例のＭＯＳＦＥＴを示す図。
去した実施例のＭＯＳＦＥＴを示す図。
【図１３６】図８４の実施例において、高抵抗体膜を除
去した実施例のＭＯＳＦＥＴを示す図。
去した実施例のＭＯＳＦＥＴを示す図。
【図１３７】図８５の実施例において、高抵抗体膜を除
去した実施例のダイオ−ドを示す図。
去した実施例のダイオ−ドを示す図。
【図１３８】図９７の実施例において、高抵抗体膜を除
去した実施例のＭＯＳＦＥＴを示す図。
去した実施例のＭＯＳＦＥＴを示す図。
【図１３９】図９８の実施例において、高抵抗体膜を除
去した実施例のＭＯＳＦＥＴを示す図。
去した実施例のＭＯＳＦＥＴを示す図。
【図１４０】図１０１の実施例において、高抵抗体膜を
除去した実施例のＩＧＢＴを示す図。
除去した実施例のＩＧＢＴを示す図。
【図１４１】図１０２の実施例において、高抵抗体膜を
除去した実施例のＩＧＢＴを示す図。
除去した実施例のＩＧＢＴを示す図。
【図１４２】図１０９の実施例において、高抵抗体膜を
除去した実施例のダイオ−ドを示す図。
除去した実施例のダイオ−ドを示す図。
【図１４３】図１１０の実施例において、高抵抗体膜を
除去した実施例のダイオ−ドを示す図。
除去した実施例のダイオ−ドを示す図。
【図１４４】図１１１の実施例において、高抵抗体膜を
除去した実施例のＭＯＳＦＥＴを示す図。
除去した実施例のＭＯＳＦＥＴを示す図。
【図１４５】図１１２の実施例において、高抵抗体膜を
除去した実施例のＭＯＳＦＥＴを示す図。
除去した実施例のＭＯＳＦＥＴを示す図。
【図１４６】図１１３の実施例において、高抵抗体膜を
除去した実施例のＭＯＳＦＥＴを示す図。
除去した実施例のＭＯＳＦＥＴを示す図。
【図１４７】図１１４の実施例において、高抵抗体膜を
除去した実施例のＩＧＢＴを示す図。
除去した実施例のＩＧＢＴを示す図。
【図１４８】図１１５の実施例において、高抵抗体膜を
除去した実施例のＩＧＢＴを示す図。
除去した実施例のＩＧＢＴを示す図。
【図１４９】図１１６の実施例において、高抵抗体膜を
除去した実施例のＩＧＢＴを示す図。
除去した実施例のＩＧＢＴを示す図。
【図１５０】図１１７の実施例において、高抵抗体膜を
除去した実施例のＩＧＢＴを示す図。
除去した実施例のＩＧＢＴを示す図。
【図１５１】図１１８の実施例において、高抵抗体膜を
除去した実施例のＩＧＢＴを示す図。
除去した実施例のＩＧＢＴを示す図。
【図１５２】図１１９の実施例において、高抵抗体膜を
除去した実施例のＩＧＢＴを示す図。
除去した実施例のＩＧＢＴを示す図。
【図１５３】図１２０の実施例において、高抵抗体膜を
除去した実施例のＩＧＢＴを示す図。
除去した実施例のＩＧＢＴを示す図。
１…シリコン基板、２…酸化膜（第１の絶縁体膜）、３
…酸化膜（第２の絶縁膜）、４…高抵抗シリコン層、５
…多結晶シリコン膜、６，１１…ｎ+ 型層（第１の低抵
抗領域）、７，１２…ｐ+ 型層（第２の低抵抗領域）、
８，１３…カソード電極、９，１４…アノード電極、１
０…ｎ-型バッファ層、１５…ｐ型ベース層、１６…ｎ
+ 型ソース層、１７…ｎ+ 型ドレイン層、１８…ドレイ
ン電極、１９…ソース電極、２０…ゲート絶縁膜、２１
…ゲート電極、２２…ｐ+ 型層（第１の低抵抗領域）、
２３…ｎ+ 型層（第２の低抵抗領域）、２４…アノード
電極、２５…カソード電極、２６…ｐ+ 型層（第３の低
抵抗領域）、２７…ｎ+ 型層（第３の低抵抗領域）、５
０…ｐ+型層（素子分離領域）、５１，５２…空乏層、
３１…ｐ+ 型層（第３の低抵抗領域）、５３…ｎ型ベー
ス層、５４…ｐ+ 型ソース層、５５…ｐ型ベース層、５
６…ｎ+ 型ドレイン層、５７…ｐ- 型リサーフ層、５８
…ドレイン電極、５９…ソース電極、６０…ゲート絶縁
膜、６１…ゲート電極、７１…高抵抗体膜、７２…ｐ型
ベース層、７３…ｎ+ 型ソース層、７４…ｎ型ベース
層、７５…ｐ+ 型ドレイン層、７７…ゲート絶縁膜、７
８…ゲート電極、７９…ソース電極、８０…ドレイン電
極、８１…絶縁膜、８２…高抵抗体膜、２０１…ｐ型領
域（第２の低抵抗領域）、２０２…ｎ+ 型領域、２０３
…ｎ型領域（第１の低抵抗領域）、２０４，２０５…空
乏層、２０６…ｐ+ 型領域、２０７…ｐ+ 型領域、２０
８…カソード電極、２０９…アノード電極、２１０…ゲ
ート絶縁膜、２１１…ゲート電極、２１２…ｎ+ 型領
域、２１３…ゲート絶縁膜、２１４…ゲート電極、２１
５…カソード電極、２１６…ｐ+ 型領域、２１８…カソ
ード電極、２２０…ｐ+ 型ドレイン層、２２１…高抵抗
体膜、２２２…絶縁膜、２２４…高抵抗体膜、２２５…
絶縁膜、２２６…ＬＯＣＯＳ酸化膜、２２７…ｎ+ 型領
域、２２８…ゲート絶縁膜、２２９…ゲート電極、２３
０…カソード電極、２３１…アノード電極、２３２…ｐ
+ 型領域、２３４…多結晶シリコン膜、２３５…多結晶
シリコン膜、２３６，２３７，２３８…酸化膜、２３９
…多結晶シリコン膜、２４０…酸化膜、２４１，２４
２，２４３…多結晶シリコン膜。
…酸化膜（第２の絶縁膜）、４…高抵抗シリコン層、５
…多結晶シリコン膜、６，１１…ｎ+ 型層（第１の低抵
抗領域）、７，１２…ｐ+ 型層（第２の低抵抗領域）、
８，１３…カソード電極、９，１４…アノード電極、１
０…ｎ-型バッファ層、１５…ｐ型ベース層、１６…ｎ
+ 型ソース層、１７…ｎ+ 型ドレイン層、１８…ドレイ
ン電極、１９…ソース電極、２０…ゲート絶縁膜、２１
…ゲート電極、２２…ｐ+ 型層（第１の低抵抗領域）、
２３…ｎ+ 型層（第２の低抵抗領域）、２４…アノード
電極、２５…カソード電極、２６…ｐ+ 型層（第３の低
抵抗領域）、２７…ｎ+ 型層（第３の低抵抗領域）、５
０…ｐ+型層（素子分離領域）、５１，５２…空乏層、
３１…ｐ+ 型層（第３の低抵抗領域）、５３…ｎ型ベー
ス層、５４…ｐ+ 型ソース層、５５…ｐ型ベース層、５
６…ｎ+ 型ドレイン層、５７…ｐ- 型リサーフ層、５８
…ドレイン電極、５９…ソース電極、６０…ゲート絶縁
膜、６１…ゲート電極、７１…高抵抗体膜、７２…ｐ型
ベース層、７３…ｎ+ 型ソース層、７４…ｎ型ベース
層、７５…ｐ+ 型ドレイン層、７７…ゲート絶縁膜、７
８…ゲート電極、７９…ソース電極、８０…ドレイン電
極、８１…絶縁膜、８２…高抵抗体膜、２０１…ｐ型領
域（第２の低抵抗領域）、２０２…ｎ+ 型領域、２０３
…ｎ型領域（第１の低抵抗領域）、２０４，２０５…空
乏層、２０６…ｐ+ 型領域、２０７…ｐ+ 型領域、２０
８…カソード電極、２０９…アノード電極、２１０…ゲ
ート絶縁膜、２１１…ゲート電極、２１２…ｎ+ 型領
域、２１３…ゲート絶縁膜、２１４…ゲート電極、２１
５…カソード電極、２１６…ｐ+ 型領域、２１８…カソ
ード電極、２２０…ｐ+ 型ドレイン層、２２１…高抵抗
体膜、２２２…絶縁膜、２２４…高抵抗体膜、２２５…
絶縁膜、２２６…ＬＯＣＯＳ酸化膜、２２７…ｎ+ 型領
域、２２８…ゲート絶縁膜、２２９…ゲート電極、２３
０…カソード電極、２３１…アノード電極、２３２…ｐ
+ 型領域、２３４…多結晶シリコン膜、２３５…多結晶
シリコン膜、２３６，２３７，２３８…酸化膜、２３９
…多結晶シリコン膜、２４０…酸化膜、２４１，２４
２，２４３…多結晶シリコン膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 (31)優先権主張番号 特願平3−268970 (32)優先日 平３(1991)９月20日 (33)優先権主張国 日本（ＪＰ）
Claims (4)
- 【請求項１】 半導体基板と、この基板上に形成された
絶縁膜と、この絶縁膜上に形成された高抵抗半導体層
と、この高抵抗半導体層に形成された分離領域と、前記
高抵抗半導体層に、前記分離領域により横方向において
分離されて形成された素子領域と、この前記素子領域の
中央部表面領域に形成された第１導電型の第１の低抵抗
領域と、前記素子領域の周辺部表面領域に形成された第
２導電型の第２の低抵抗領域とを具備し、前記素子領域
内の不純物のド−ズ量は、前記第１の低抵抗領域と第２
の低抵抗領域との間に電圧を印加したときに、前記素子
領域の、前記第１の低抵抗領域と第２の低抵抗領域との
間の部分が完全に空乏化するような値に設定されている
ことを特徴とする高耐圧半導体素子。 - 【請求項２】 半導体基板と、この基板上に形成された
絶縁膜と、この絶縁膜上に形成された高抵抗半導体層
と、この高抵抗半導体層に形成された分離領域と、前記
高抵抗半導体層に、前記分離領域により横方向において
分離されて形成された素子領域と、この前記素子領域の
表面から前記絶縁層にわたって形成された第１導電型の
第１の低抵抗領域と、前記素子領域のの表面から前記絶
縁層にわたって形成された第２導電型の第２の低抵抗領
域とを具備し、前記素子領域内の不純物のド−ズ量は、
前記第１の低抵抗領域と第２の低抵抗領域との間に電圧
を印加したときに、前記素子領域の、前記第１の低抵抗
領域と第２の低抵抗領域との間の部分が完全に空乏化す
るような値に設定されていることを特徴とする高耐圧半
導体素子。 - 【請求項３】 半導体基板と、この基板上に形成された
絶縁膜と、この絶縁膜上に形成された高抵抗半導体層
と、この高抵抗半導体層に形成された分離領域と、前記
高抵抗半導体層に、前記分離領域により横方向において
分離されて形成された素子領域と、この前記素子領域の
表面領域に形成された第１導電型の第１の低抵抗領域
と、前記素子領域の表面領域に前記第１の低抵抗領域と
離間して形成された第２導電型の第２の低抵抗領域と、
前記第１の低抵抗領域に形成された第２導電型のドレイ
ン領域と、前記第２の低抵抗領域に形成された第１導電
型のソ−ス領域とを具備し、前記素子領域内の不純物の
ド−ズ量は、前記ソ−ス領域とドレイン領域との間に電
圧を印加したときに、前記素子領域の、前記ソ−ス領域
とドレイン領域との間の部分が完全に空乏化するような
値に設定されていることを特徴とする横型絶縁ゲ−ト型
バイポ−ラトランジスタ。 - 【請求項４】 半導体基板と、この基板上に形成された
絶縁膜と、この絶縁膜上に形成された高抵抗半導体層
と、この高抵抗半導体層に形成された分離領域と、前記
高抵抗半導体層に、前記分離領域により横方向において
分離されて形成された素子領域と、この前記素子領域の
表面領域に形成された第１導電型の第１の低抵抗領域
と、前記素子領域の表面領域に、前記第１の低抵抗領域
と離間して形成された第２導電型の第２の低抵抗領域と
を具備し、前記第１の低抵抗領域と第２の低抵抗領域と
の間に電圧を印加し、かつ前記第１の低抵抗領域の電位
と第２の低抵抗領域の電位はいずれも前記半導体基板の
電位よりも高いときに、前記素子領域の底部に第２導電
型のチャネル領域が形成され、このチャネル領域によっ
て前記半導体基板の電位の影響がシ−ルドされることを
特徴とする高耐圧半導体素子。
Priority Applications (1)
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|---|---|---|---|
| JP04068292A JP3293871B2 (ja) | 1991-01-31 | 1992-01-31 | 高耐圧半導体素子 |
Applications Claiming Priority (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-31720 | 1991-01-31 | ||
| JP3172091 | 1991-01-31 | ||
| JP3-90068 | 1991-03-28 | ||
| JP9006891 | 1991-03-28 | ||
| JP10960591 | 1991-04-16 | ||
| JP3-109605 | 1991-04-16 | ||
| JP26897091 | 1991-09-20 | ||
| JP3-268970 | 1991-09-20 | ||
| JP04068292A JP3293871B2 (ja) | 1991-01-31 | 1992-01-31 | 高耐圧半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05136436A true JPH05136436A (ja) | 1993-06-01 |
| JP3293871B2 JP3293871B2 (ja) | 2002-06-17 |
Family
ID=27521362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04068292A Expired - Lifetime JP3293871B2 (ja) | 1991-01-31 | 1992-01-31 | 高耐圧半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3293871B2 (ja) |
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