JP2020191412A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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淳一 松原
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Hirotomo Saito
弘智 斎藤
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陽介 蟹江
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Abstract

【課題】半導体素子に及ぶノイズの影響を抑制する。【解決手段】本発明の半導体装置１は、基板層１１、絶縁体層１２、半導体層１３が積層されたＳＯＩ基板１０の、半導体層に形成された少なくとも１つの半導体素子としてのダイオード２０を含む素子領域１５とを備えており、素子領域の外周を囲み、且つ、半導体層を貫通して絶縁体層に達する絶縁体からなる環状の絶縁部３０によって素子領域の外側の領域から完全に絶縁されている。【選択図】図１Ｂ

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
ダイオード等の半導体素子を他の半導体素子から絶縁分離する技術として、以下の技術が知られている。例えば、特許文献１には、カソードとアノードが分離領域の間に配置されており、分離領域がアノードおよびカソードより深く基板内に延在しているダイオードが記載されている。
特開２００３−２８２８９２号公報
半導体基板上にダイオード等の複数の半導体素子が設けられた半導体装置において、ある半導体素子において発生したノイズが、半導体基板を介して伝播し、隣接する他の半導体素子に影響を及ぼすおそれがある。例えば、一定の電圧を出力するバンドギャップリファレンス回路を構成する半導体素子にノイズの影響が及ぶと、出力電圧のレベルが変動するおそれがある。
本発明は、上記の点に鑑みてなされたものであり、半導体素子に及ぶノイズの影響を抑制することを目的とする。
本発明に係る半導体装置は、基板層、絶縁体層、半導体層が積層されたＳＯＩ基板の、前記半導体層に形成された少なくとも１つの半導体素子を含む素子領域と、前記素子領域の外周を囲み、且つ前記半導体層を貫通して前記絶縁体層に達する絶縁体からなる絶縁部と、を含む。
本発明に係る半導体装置によれば、半導体素子を含む素子領域が、基板層及び絶縁部によって囲まれるので、素子領域の外部で発生したノイズが、半導体素子に及ぼす影響を抑制することができる。
前記素子領域には、単一のダイオードが設けられていてもよい。これにより、素子領域の外部で発生したノイズが、ダイオードに及ぼす影響を抑制することができる。
前記素子領域には、複数の半導体素子を含む回路ブロックが設けられていてもよい。これにより、素子領域の外部で発生したノイズが、回路ブロックに及ぼす影響を抑制することができる。
半導体装置は、前記回路ブロックを構成する半導体素子のうちのいずれか１つ以上の外周を囲み、且つ前記半導体層を貫通して前記絶縁体層に達する絶縁体からなる第２の絶縁部を更に含んでいてもよい。これにより、回路ブロック内で発生したノイズが、半導体素子に及ぼす影響を抑制することができる。
本発明に係る半導体装置の製造方法は、基板層、絶縁体層、半導体層が積層されたＳＯＩ基板を用意する工程と、前記半導体層を貫通して前記絶縁体層に達する絶縁体からなる環状の絶縁部を形成する工程と、前記半導体層の前記絶縁部で囲まれた領域に、少なくとも１つの半導体素子を形成する工程と、を含む。
本発明に係る半導体装置の製造方法によれば、半導体素子を含む素子領域が、基板層及び絶縁部によって囲まれるので、素子領域の外部で発生したノイズが、半導体素子に及ぼす影響を抑制することができる。
前記半導体層の前記絶縁部で囲まれた領域に、単一のダイオードを形成してもよい。これにより、素子領域の外部で発生したノイズが、ダイオードに及ぼす影響を抑制することができる。
前記半導体層の前記絶縁部で囲まれた領域に、複数の半導体素子を含む回路ブロックを形成してもよい。これにより、素子領域の外部で発生したノイズが、回路ブロックに及ぼす影響を抑制することができる。
本発明によれば、半導体素子に及ぶノイズの影響を抑制することが可能となる。
本発明の第１の実施形態に係る半導体装置の構成の一例を示す平面図である。 図１Ａにおける１Ｂ−１Ｂ線に沿った断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法の一例を示す断面図である。 比較例に係る半導体装置の構成の一例を示す断面図である。 本発明の実施形態に係る半導体装置を模擬した回路モデルを示す図である。 図４ＡにおけるＡ点及びＢ点に流れる電流を示したグラフである。 本発明の第２の実施形態に係る半導体装置の構成の一例を示す平面図である。 図５Ａにおける５Ｂ−５Ｂ線に沿った断面図である。 変形例に係る半導体装置の構成の一例を示す平面図である。
以下、本発明の実施形態について図面を参照しつつ説明する。尚、各図面において、実質的に同一又は等価な構成要素又は部分には同一の参照符号を付している。
［第１の実施形態］
図１Ａは、本発明の第１の実施形態に係る半導体装置１の構成の一例を示す平面図である。図１Ｂは、図１Ａにおける１Ｂ−１Ｂ線に沿った断面図である。
半導体装置１は、基板層１１、絶縁体層１２および半導体層１３が積層されたＳＯＩ（silicon-on-insulator）基板１０を含んで構成されている。基板層１１は、例えば単結晶シリコン等の半導体材料により構成され得るが、これに限定されるものではなく、導電体材料などによって構成されていてもよい。本実施形態において、基板層１１はＰ型半導体で構成されているものとする。絶縁体層１２は、例えばＳｉＯ２等の絶縁体によって構成され得るが、ＳｉＯ２以外の他の絶縁体によって構成されていてもよい。半導体層１３は、例えば単結晶シリコン等の半導体材料により構成され得るが、ＳｉＣ、ＧａＮ等のシリコン以外の他の半導体材料により構成されていてもよい。本実施形態において、半導体層１３はＰ型半導体で構成されているものとする。
ＳＯＩ基板１０は、貼り合せ法若しくはＳＩＭＯＸ（Silicon Implanted Oxide）法等どのような方法で作成されたものでもよい。因みに、ＳＩＭＯＸ法では、プライムウエハ表面から高エネルギー且つ高濃度の酸素をイオン注入し、その後熱処理で注入酸素とシリコンを反応させ、ウエハ表面近傍の内部にＳｉＯ２膜からなる埋め込み酸化膜層を形成することによりＳＯＩ基板を作成する。
一方、貼り合せ法では、表面にＳｉＯ２膜を形成したシリコンウエハと、もう１枚のシリコンウエハを熱と圧力で接着し、片側のシリコンウエハを所定厚さだけ残すように研削除去することによってＳＯＩ基板を作成する。
半導体装置１は、半導体層１３において、半導体素子としてのダイオード２０を含む素子領域１５を有する。素子領域１５内において、半導体層１３の表層部には、Ｎ型のウェル２１が設けられている。Ｎ型のウェル２１の表層部には、Ｐ型の半導体領域２２及びＮ型の半導体領域２３が設けられている。Ｐ型の半導体領域２２の不純物濃度は、半導体層１３における不純物濃度よりも高い。Ｐ型の半導体領域２２はダイオード２０のアノードとして機能する。Ｎ型の半導体領域２３における不純物濃度は、ウェル２１における不純物濃度よりも高い。Ｎ型の半導体領域２３はダイオード２０のカソードとして機能する。
ダイオード２０の外周は、ＳｉＯ２等の絶縁体によって構成された環状の絶縁部３０に囲まれている。絶縁部３０は、所謂トレンチ構造を有し、半導体層１３を貫通して絶縁体層１２にまで達している。すなわち、ダイオード２０は、絶縁体層１２及び絶縁部３０によって素子領域１５の外側の領域から完全に絶縁されている。
半導体層１３の表面は、ＳｉＯ２等の絶縁体からなる絶縁膜４０によって覆われている。絶縁膜４０は、アノードとして機能するＰ型の半導体領域２２の表面を露出させる開口部４１と、カソードとして機能するＮ型の半導体領域２３の表面を露出させる開口部４２とを有する。なお、図１Ａにおいては図面の煩雑さを回避する観点から絶縁膜４０の図示を省略している。
以下に、半導体装置１の製造方法について説明する。図２Ａ〜図２Ｇは、半導体装置１の製造方法の一例を示す断面図である。
はじめに、基板層１１、絶縁体層１２および半導体層１３が積層されて構成されたＳＯＩ基板１０を用意する（図２Ａ）。
次に、公知のドライエッチング技術またはウェットエッチング技術を用いて半導体層１３の素子領域１５を囲む環状の溝（トレンチ）３１を形成する。溝３１は、半導体層１３を貫通し、絶縁体層１２に達する深さで形成される（図２Ｂ）。
次に、例えば、公知のＣＶＤ（Chemical Vapor Deposition）法により、ＳｉＯ２等の絶縁体を溝３１の内部に充填することにより、素子領域１５の外周を囲み、且つ半導体層１３を貫通して絶縁体層１２に達する絶縁部３０を形成する（図２Ｃ）。半導体層１３の表面に堆積した絶縁体は、例えばＣＭＰ（Chemical Mechanical Polishing）法により除去される。
次に、素子領域１５（環状の絶縁部３０の内側）を露出させる開口部を有するレジストマスク５０を、半導体層１３の表面に形成する。次に、公知のイオン注入技術を用いて、半導体層１３の表面に、レジストマスク５０を介してヒ素またはリン等の第Ｖ族元素を含む不純物を注入することにより、半導体層１３の表層部にＮ型のウェル２１を形成する（図２Ｄ）。
次に、アノードの配置領域を露出させる開口部を有するレジストマスク５１を、半導体層１３の表面に形成する。次に、公知のイオン注入技術を用いて、半導体層１３の表面に、レジストマスク５１を介してボロン等の第III族元素を含む不純物を注入することにより、ウェル２１の表層部に、アノードとして機能するＰ型の半導体領域２２を形成する（図２Ｅ）。
次に、カソードの配置領域を露出させる開口部を有するレジストマスク５２を、半導体層１３の表面に形成する。次に、公知のイオン注入技術を用いて、半導体層１３の表面に、レジストマスク５２を介してヒ素またはリン等の第Ｖ族元素を含む不純物を注入することにより、ウェル２１の表層部に、カソードとして機能するＮ型の半導体領域２３を形成する。これにより、半導体層１３の素子領域１５にダイオード２０が形成される（図２Ｆ）。
次に、例えば、公知のＣＶＤ法を用いて、半導体層１３の表面にＳｉＯ２等の絶縁体からなる絶縁膜４０を形成する。次に、公知のフォトリソグラフィ技術及びエッチング技術を用いて、絶縁膜４０に開口部４１、４２を形成する。アノードとして機能するＰ型の半導体領域２２が開口部４１において露出し、カソードとして機能するＮ型の半導体領域２３が開口部４２において露出する（図２Ｇ）。
図３は、比較例に係る半導体装置１Ｘの構成の一例を示す断面図である。比較例に係る半導体装置１Ｘは、Ｐ型の半導体基板１００の表層部において互いに隣接して設けられた２つのダイオード１０１、１０２を有する。ダイオード１０１、１０２は、それぞれ、半導体基板１００の表層部に設けられたＮ型のウェル１１０と、ウェル１１０の表層部に設けられたＰ型の半導体領域１１１及びＮ型の半導体領域１１２を含んで構成されている。Ｐ型の半導体領域１１１はアノードとして機能し、Ｎ型の半導体領域１１２はカソードとして機能する。比較例に係る半導体装置１Ｘによれば、例えば、ダイオード１０２において発生したノイズが、半導体基板１００を介してダイオード１０１に伝播し、ダイオード１０１の動作に影響を及ぼすおそれがある。
一方、本発明の実施形態に係る半導体装置１によれば、半導体層１３を貫通して絶縁体層１２に達する絶縁体からなる絶縁部３０によって素子領域１５の外周が囲まれている。従って、素子領域１５に設けられたダイオード２０は、絶縁体層１２及び絶縁部３０によって他の領域から完全に絶縁される。これにより、ＳＯＩ基板１０上に設けられた他の半導体素子において発生したノイズ電流が、基板層１１または半導体層１３を介してダイオード２０に流入することを防止することができる。すなわち、本発明の実施形態に係る半導体装置１によれば、素子領域１５の外部で発生したノイズがダイオード２０に及ぼす影響を抑制することが可能となる。例えば、ダイオード２０を、バンドギャップリファレンス回路を構成する半導体素子として用いた場合には、ノイズによる出力電圧のレベル変動を抑制することが可能となる。
また、従来、半導体素子の絶縁分離を行うために、トリプルウェル構造を採用したり、ノイズに対してセンシティブな半導体素子を、ノイズ源から遠ざけて配置する等の措置がとられてきた。しかしながら、これらの措置は半導体装置のサイズ拡大を招き、小型化、低コスト化の妨げとなる。本発明の実施形態に係る半導体装置１によれば、トリプルウェル構造が不要となり、また半導体素子の配置の制約もなくなるので、半導体装置の小型化及び低コスト化に寄与することができる。
図４Ａは、本発明の実施形態に係る半導体装置１を模擬した回路モデル２を示す図である。図４Ａの左側のダイオード２０Ａが、図１Ａ及び図１Ｂに示す構成において絶縁部３０に囲まれたダイオード２０を模擬したものであり、図４Ａの右側のダイオード２０Ｂが、絶縁部３０の外側に配置されたダイオード（図１Ａ、図１Ｂにおいて図示せず）を模擬したものである。ダイオード２０Ａとダイオード２０Ｂは、絶縁部３０を模擬したキャパシタ３を介して接続されている。電源４Ａ、４Ｂは、それぞれ、ダイオード２０Ａ、２０Ｂのバイアス電源である。
図４Ａに示す回路モデル２について回路シミュレーションを実施することにより、ダイオード２０Ｂにおいて発生したノイズがダイオード２０Ａに及ぼす影響を検証した。具体的には、ダイオード２０Ｂのカソード側にノイズ源となる交流電源５を接続し、Ａ点及びＢ点に流れる電流を観測した。図４Ｂは、Ａ点及びＢ点に流れる電流を示したグラフである。図４Ｂに示すように、Ａ点における電流は略ゼロであった。このことは、ダイオード２０Ｂにおいて発生したノイズは、ダイオード２０Ａの動作に殆ど影響しないことを示している。
上記のシミュレーションにより、本発明の実施形態に係る半導体装置１によれば、絶縁部３０の外部で発生したノイズが、絶縁部３０に囲まれた素子領域１５内の半導体素子に与える影響を抑制できることが検証された。
なお、本実施形態においては、素子領域１５に形成される半導体素子としてダイオード２０を例示したが、この態様に限定されるものではない。素子領域１５に形成される半導体素子は、例えば、バイポーラトランジスタ、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のダイオード以外の半導体素子であってもよい。また、素子領域１５内に、複数の半導体素子が設けられていてもよい。
［第２の実施形態］
図５Ａは、本発明の第２の実施形態に係る半導体装置１Ａの構成の一例を示す平面図である。図５Ｂは、図５Ａにおける５Ｂ−５Ｂ線に沿った断面図である。半導体装置１Ａは、上記した第１の実施形態に係る半導体装置１と同様、基板層１１、絶縁体層１２および半導体層１３が積層されたＳＯＩ基板１０を含んで構成されている。
半導体装置１Ａは、半導体層１３に素子領域１５Ａ及び１５Ｂを有する。本実施形態において、素子領域１５Ａには、複数の半導体素子を含んで構成されるアナログ回路ブロック６０Ａが設けられている。一方、素子領域１５Ｂには、複数の半導体素子を含んで構成されるデジタル回路ブロック６０Ｂが設けられている。
アナログ回路ブロック６０Ａは、アナログ信号を扱う、特定の機能を持つ少なくとも１つの回路によって構成される。アナログ回路ブロック６０Ａは、例えば、増幅回路、発振回路、フィルタ回路、比較回路、変調回路、電源回路、演算回路のいずれか１つ以上を含んで構成されていてもよい。
デジタル回路ブロック６０Ｂは、デジタル信号を扱う、特定の機能を持つ少なくとも１つの回路によって構成される。デジタル回路ブロック６０Ｂは、例えば、フリップフロップ、カウンタ、シフトレジスタ、論理ゲート、アナログデジタル変換器、デジタルアナログ変換器のいずれか１つ以上を含んで構成されていてもよい。
アナログ回路ブロック６０Ａの外周は、ＳｉＯ２等の絶縁体によって構成された環状の絶縁部３０Ａに囲まれている。同様に、デジタル回路ブロック６０Ｂの外周は、ＳｉＯ２等の絶縁体によって構成された環状の絶縁部３０Ｂに囲まれている。絶縁部３０Ａ、３０Ｂは、所謂トレンチ構造を有し、半導体層１３を貫通して絶縁体層１２にまで達している。すなわち、アナログ回路ブロック６０Ａ及びデジタル回路ブロック６０Ｂは、それぞれ、絶縁体層１２、及び絶縁部３０Ａ、３０Ｂによって他の領域から完全に絶縁されている。
本実施形態に係る半導体装置１Ａによれば、アナログ回路ブロック６０Ａ及びデジタル回路ブロック６０Ｂと共にＳＯＩ基板１０上に設けられた他の半導体素子または他の回路ブロックにおいて発生したノイズ電流が、基板層１１または半導体層１３を介してアナログ回路ブロック６０Ａ及びデジタル回路ブロック６０Ｂに流入することを防止することができる。すなわち、本発明の実施形態に係る半導体装置１Ａによれば、素子領域１５Ａ、１５Ｂの外部で発生したノイズが、アナログ回路ブロック６０Ａ及びデジタル回路ブロック６０Ｂに及ぼす影響を抑制することが可能となる。また、アナログ回路ブロック６０Ａ及びデジタル回路ブロック６０Ｂにおいて発生したノイズがＳＯＩ基板１０上の他の領域に伝播することを抑制することも可能である。
図６は、変形例に係る半導体装置１Ｂの構成の一例を示す平面図である。半導体装置１Ｂは、アナログ回路ブロック６０Ａ内に設けられた絶縁部３０Ｃを更に含んでいる。絶縁部３０Ｃは、アナログ回路ブロック６０Ａを構成する半導体素子１６の外周を囲んでいる。絶縁部３０Ｃは、絶縁部３０Ａ、３０Ｂと同様、所謂トレンチ構造を有し、半導体層１３を貫通して絶縁体層１２にまで達している。
このように、アナログ回路ブロック６０Ａを構成する半導体素子１６を、絶縁部３０Ｃによって更に絶縁分離することで、アナログ回路ブロック６０Ａ内で発生したノイズが、半導体素子１６に及ぼす影響を抑制することができる。なお、デジタル回路ブロック６０Ｂを構成する半導体素子を、絶縁部３０Ｃと同様の手法で絶縁分離してもよい。
本実施形態では、アナログ回路ブロック６０Ａの外周を絶縁部３０Ａで囲み、デジタル回路ブロック６０Ｂの外周を絶縁部３０Ｂで囲む構成を例示したが、アナログ回路ブロック６０Ａ及びデジタル回路ブロック６０Ｂのいずれか一方を絶縁部によって囲む構成とすることも可能である。また、本実施形態では、絶縁部によって囲まれる回路ブロックとして、アナログ回路ブロック６０Ａ及びデジタル回路ブロック６０Ｂを例示したが、ノイズに対してセンシティブな任意の回路ブロックを絶縁部によって囲む構成としてもよい。
１、１Ａ、１Ｂ・・・半導体装置、１０・・・ＳＯＩ基板、１１・・・基板層、１２・・・絶縁体層、１３・・・半導体層、２０・・・ダイオード、３０、３０Ａ、３０Ｂ、３０Ｃ・・・絶縁部、６０Ａ・・・アナログ回路ブロック、６０Ｂ・・・デジタル回路ブロック。

Claims (7)

  1. 基板層、絶縁体層、半導体層が積層されたＳＯＩ基板の、前記半導体層に形成された少なくとも１つの半導体素子を含む素子領域と、
    前記素子領域の外周を囲み、且つ前記半導体層を貫通して前記絶縁体層に達する絶縁体からなる絶縁部と、
    を含む半導体装置。
  2. 前記素子領域には、単一のダイオードが設けられている
    請求項１に記載の半導体装置。
  3. 前記素子領域には、複数の半導体素子を含む回路ブロックが設けられている
    請求項１に記載の半導体装置。
  4. 前記回路ブロックを構成する半導体素子のうちのいずれか１つ以上の外周を囲み、且つ前記半導体層を貫通して前記絶縁体層に達する絶縁体からなる第２の絶縁部を更に含む
    請求項３に記載の半導体装置。
  5. 基板層、絶縁体層、半導体層が積層されたＳＯＩ基板を用意する工程と、
    前記半導体層を貫通して前記絶縁体層に達する絶縁体からなる環状の絶縁部を形成する工程と、
    前記半導体層の前記絶縁部で囲まれた領域に、少なくとも１つの半導体素子を形成する工程と、
    を含む半導体装置の製造方法。
  6. 前記半導体層の前記絶縁部で囲まれた領域に、単一のダイオードを形成する
    請求項５に記載の製造方法。
  7. 前記半導体層の前記絶縁部で囲まれた領域に、複数の半導体素子を含む回路ブロックを形成する
    請求項５に記載の製造方法。
JP2019096934A 2019-05-23 2019-05-23 半導体装置及び半導体装置の製造方法 Pending JP2020191412A (ja)

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