JP2014060386A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2014060386A
JP2014060386A JP2013167477A JP2013167477A JP2014060386A JP 2014060386 A JP2014060386 A JP 2014060386A JP 2013167477 A JP2013167477 A JP 2013167477A JP 2013167477 A JP2013167477 A JP 2013167477A JP 2014060386 A JP2014060386 A JP 2014060386A
Authority
JP
Japan
Prior art keywords
trench
region
type
emitter
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013167477A
Other languages
English (en)
Other versions
JP6190206B2 (ja
Inventor
Akihiro Higasa
旭紘 日笠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2013167477A priority Critical patent/JP6190206B2/ja
Priority to US13/969,677 priority patent/US8994102B2/en
Publication of JP2014060386A publication Critical patent/JP2014060386A/ja
Priority to US14/630,697 priority patent/US9299820B2/en
Priority to US15/045,218 priority patent/US9559195B2/en
Application granted granted Critical
Publication of JP6190206B2 publication Critical patent/JP6190206B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004—Base region of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/6634—Vertical insulated gate bipolar transistors with a recess formed by etching in the source/emitter contact region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】スイッチング動作時のノイズの発生およびスイッチング損失を低減でき、さらに耐圧を保持することができるＩＧＢＴを備える半導体装置を提供すること。
【解決手段】半導体基板２に形成された複数のゲートトレンチ１０と、ゲートトレンチ１０にゲート絶縁膜１９を介して埋め込まれたゲート電極１７と、半導体基板２に互いに接して形成されたｎ＋型エミッタ領域１３、ｐ型ベース領域１２、ｎ−型ドリフト領域６およびｐ＋型コレクタ領域４と、互いに隣り合うゲートトレンチ１０の間に形成されたエミッタトレンチ１４と、エミッタトレンチ１４に絶縁膜１６を介して埋め込まれ、ｎ＋型エミッタ領域１３と電気的に接続された埋め込み電極１８とを含む半導体装置１において、エミッタトレンチ１４を、ゲートトレンチ１０との間にｎ−型ドリフト領域６を介して２μｍ以下の間隔を隔てて配置する。
【選択図】図２

Description

本発明は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を備える半導体装置に関する。
従来、コレクタ−エミッタ間の飽和電圧ＶＣＥ（ｓａｔ）および短絡耐量の高いトレンチ型ＩＧＢＴは、ｐ型フローティング領域を有している。ｐ型フローティング領域は、一般的に、ゲート接合トレンチに接するように、ドリフト層内に拡散して形成されている。このドリフト層は、エピタキシャルウエハか、またはそれと同程度の抵抗値を有する引き上げウエハである。
町田悟、杉山隆英、石子雅康、保田智史、斎藤順、濱田公守、「ＩＧＢＴのスイッチング損失と素子容量の関連解析」、電気学会電子材料研究会資料（ＥＦＭ−０９，１６−２６，２８−２９）、ｐ．５５−５９ 渡邉聡、森睦宏、新井大夏、石橋亨介、豊田靖、織田哲男、原田卓、齊藤克明、「フローティングｐ層をゲートから分離した低損失、低ノイズ、高信頼な１．７ｋＶトレンチＩＧＢＴ」、電気学会電子デバイス研究会資料（ＥＤＤ−１１，６６−８３）、ｐ．６７−７１ 特許第４７８５３３４号公報
しかしながら、従来の構造は、ゲート接合トレンチとｐ型フローティング領域との接合領域において高い浮遊容量を有するため、スイッチオン時に、動作ノイズおよび当該浮遊容量によるオン動作損失が発生するという不具合がある。そのため、低ノイズ、低損失化の確立が困難であった。
そこで、本発明の目的は、スイッチング動作時のノイズの発生およびスイッチング損失を低減でき、さらに耐圧を保持することができるＩＧＢＴを備える半導体装置を提供することである。
上記目的を達成するための本発明の半導体装置は、半導体層と、前記半導体層に形成された複数のゲートトレンチと、前記複数のゲートトレンチにゲート絶縁膜を介して埋め込まれたゲート電極と、各前記ゲートトレンチの側方において、前記半導体層の表面側から前記ゲートトレンチの深さ方向に順に配置されたｎ＋型エミッタ領域、ｐ型ベース領域およびｎ−型ドリフト領域と、前記ｎ−型ドリフト領域に対して前記半導体層の裏面側に配置されたｐ＋型コレクタ領域と、互いに隣り合う前記複数のゲートトレンチの間に形成されたエミッタトレンチと、前記エミッタトレンチに絶縁膜を介して埋め込まれ、前記ｎ＋型エミッタ領域と電気的に接続された埋め込み電極とを含み、前記エミッタトレンチは、前記ゲートトレンチとの間にｎ−型ドリフト領域を介して２μｍ以下の間隔を隔てて配置されている（請求項１）。
この構成によれば、ゲート電極が埋め込まれたゲートトレンチ（以下、「ゲート接合トレンチ」という）がｎ−型ドリフト領域と接合している。そのため、半導体層にｐ型フローティング領域が形成されていても、当該ｐ型フローティング領域とゲート接合トレンチとの接合を防止することができる。これにより、ゲート接合トレンチとｐ型フローティング領域との間の浮遊容量をなくすことができる。一方、ゲート接合トレンチに接合しているｎ−型ドリフト領域はｐ＋型コレクタ領域と共に接地されるものである。そのため、スイッチング動作時に、ゲート接合トレンチとｎ−型ドリフト領域との間の容量変化が安定するので、ノイズが発生し難い。これらの結果、スイッチング動作時のノイズの発生およびスイッチング損失を低減することができる。
また、埋め込み電極が埋め込まれたエミッタトレンチ（以下、「エミッタ接合トレンチ」という）と、ゲート接合トレンチとの間隔が２μｍ以下であるので、耐圧を良好に保持することもできる。
なお、ｐ型フローティング領域は、半導体層に形成されていても、形成されていなくてもよい。ただし、前記エミッタトレンチが複数形成された半導体層にｐ型フローティング領域が形成される場合、当該ｐ型フローティング領域は、前記複数のエミッタトレンチの間に形成されていることが好ましい（請求項２）。つまり、ｐ型フローティング領域は、最もゲート接合トレンチに近いエミッタ接合トレンチ同士で挟まれた領域内に形成されていることが好ましい。
前記ｐ型フローティング領域は、前記ｐ型ベース領域と同じ深さで形成されていてもよい（請求項３）。この場合、ｐ型フローティング領域をｐ型ベース領域と同一工程で形成することができるので、製造工程を簡略化することができる。
一方、前記ｐ型フローティング領域は、前記ｐ型ベース領域よりも深く形成されていてもよい。この場合、前記ｐ型フローティング領域は、前記複数のエミッタトレンチのうち前記ゲートトレンチに最も近いエミッタトレンチの下方に回り込むオーバーラップ部を含むことが好ましい（請求項４）。
この構成によれば、エミッタ接合トレンチの底部までｐ型フローティング領域（オーバーラップ部）が形成されているので、スイッチングオフ動作時にエミッタ接合トレンチに負荷するコレクタ−エミッタ電圧を緩和することができる。そのため、急峻な電圧変化（ｄｖ／ｄｔ）に対してデバイスの破壊を防止することができる。
また、ｐ型ベース領域よりも深いｐ型フローティング領域によって耐圧を向上できる一方、ｐ型ベース領域は浅くてもよいので、ｐ型ベース領域の深さを適切に設計することによってチャネル長を短くしてオン電圧の上昇を抑制することもできる。
前記オーバーラップ部は、前記エミッタトレンチの幅方向中央に対して前記ゲートトレンチの近い側に位置する端部を有していることが好ましい（請求項５）。
この構成により、エミッタ接合トレンチにかかるコレクタ−エミッタ電圧を、より良好に緩和することができる。
また、前記半導体装置は、前記半導体層に設定されたアクティブ領域および前記アクティブ領域に隣り合う非アクティブ領域と、前記非アクティブ領域において、前記複数のエミッタトレンチに埋め込まれた前記埋め込み電極間に跨るように前記半導体層上に配置され、前記複数の埋め込み電極に一括して接続するためのコンタクト部とを含むことが好ましい（請求項６）。
この構成によれば、コンタクト部を非アクティブ領域に配置することで、アクティブ領域において半導体層の表面に比較的厚い絶縁膜を形成することができる。そのため、アクティブ領域での絶縁破壊を防止することができる。
前記複数のエミッタトレンチは、互いに３μｍ以下の間隔を隔てて配置されていてもよい（請求項７）。
また、前記エミッタトレンチは、前記ゲートトレンチと同じ深さで形成されていることが好ましい（請求項８）。この場合、エミッタトレンチをゲートトレンチと同一工程で形成することができるので、製造工程を簡略化することができる。
また、前記ゲートトレンチは、前記半導体層の前記表面に沿う横方向に一対ずつ配置されており、前記一対のゲートトレンチは、共通の前記ｐ型ベース領域を介して前記横方向に対向していてもよい（請求項９）。この場合、前記一対のゲートトレンチは、一方が他方に対して２μｍ〜７μｍの間隔を隔てて配置されていてもよい（請求項１０）。
前記ｎ＋型エミッタ領域は、１×１０１９ｃｍ−３〜５×１０２０ｃｍ−３のｎ型ドーパント濃度を有していてもよい（請求項１１）。前記ｐ型ベース領域は、１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３のｐ型ドーパント濃度を有していてもよい（請求項１２）。前記ｎ−型ドリフト領域は、１×１０１３ｃｍ−３〜５×１０１４ｃｍ−３のｎ型ドーパント濃度を有していてもよい（請求項１３）。前記ｐ＋型コレクタ領域は、１×１０１５ｃｍ−３〜２×１０１９ｃｍ−３のｐ型ドーパント濃度を有していてもよい（請求項１４）。
また、前記ｎ＋型エミッタ領域は、前記ゲートトレンチの側面から前記半導体層の表面に沿う横方向に引き出された引き出し部を選択的に有していることが好ましい（請求項１５）。
また、前記半導体装置は、前記ゲートトレンチとの間に前記ｎ＋型エミッタ領域、前記ｐ型ベース領域および前記ｎ−型ドリフト領域が形成されるように、前記ゲートトレンチの側方に所定の間隔を空けて形成されたダミートレンチと、前記ダミートレンチに埋め込まれ、前記半導体層の前記表面に対して前記ダミートレンチの底側に上面を有する埋め込み絶縁膜であって、前記ダミートレンチの側面における前記表面から前記上面までの部分に前記ｐ型ベース領域の一部をコンタクト領域として選択的に露出させる埋め込み絶縁膜と、前記ダミートレンチの前記埋め込み絶縁膜の上方領域に埋め込まれ、前記ダミートレンチの前記側面において前記コンタクト領域に接続されたコンタクト電極とを含むことが好ましい（請求項１６）。
この構成によれば、ダミートレンチの側面をコンタクト領域として有効利用することができるので、ｐ型ベース領域に対するコンタクト電極の接合面積を十分確保することができる。これにより、ｐ型ベース領域の平面面積を犠牲にすることができるので、ゲートトレンチとダミートレンチとの間隔を微細化して、従来に比べて微細なｐ型ベース領域を形成することができる。しかも、ダミートレンチは、ゲートトレンチと同一のマスクを使用して形成することができるため、ゲートトレンチに対する位置ずれが生じない。そして、コンタクト電極のアライメントは、ダミートレンチの平面面積を含めたエリアに合わせればよいので、簡単にとることができる。
また、トレンチ構造の微細化の結果、デバイスの短絡耐量とオン電圧とのトレードオフの関係を改善することができるので、電荷促進効果を向上させることができる。よって、低電流域におけるＶＣＥ（ｓａｔ）を改善することができる。
前記半導体装置は、前記ダミートレンチの前記埋め込み絶縁膜の下方領域に絶縁膜を介して埋め込まれた第１埋め込み電極をさらに含んでいてもよい（請求項１７）。
また、前記半導体装置は、一対の前記ダミートレンチと、当該一対のダミートレンチの間に挟まれたゲートトレンチを含むトレンチ単位を有していてもよい（請求項１８）。
また、前記ダミートレンチは、前記第１埋め込み電極が前記ｎ＋型エミッタ領域と電気的に接続されることによって前記エミッタトレンチを兼ねていることが好ましい（請求項１９）。
また、前記半導体装置は、一対の前記ゲートトレンチと、当該一対の前記ゲートトレンチの間に挟まれたダミートレンチを含むトレンチ単位を有していてもよい（請求項２０）。この場合、前記第１埋め込み電極は、前記ゲート電極と電気的に接続されていることが好ましい（請求項２１）。
また、前記埋め込み絶縁膜は、０．５μｍ以上の厚さを有していることが好ましい（請求項２２）。
図１は、本発明の第１実施形態に係る半導体装置の模式的な平面図である。 図２は、図１の切断面II−IIから見た断面図である。 図３は、図１の切断面III−IIIから見た断面図である。 図４（ａ）（ｂ）は、図１の半導体装置の内部構造を説明するための図であって、図４（ａ）は斜視図、図４（ｂ）は平面図をそれぞれ示している。 図５は、本発明の第２実施形態に係る半導体装置の模式的な断面図である。 図６Ａは、図５の半導体装置の製造工程を説明するための図である。 図６Ｂは、図６Ａの次の工程を示す図である。 図６Ｃは、図６Ｂの次の工程を示す図である。 図６Ｄは、図６Ｃの次の工程を示す図である。 図６Ｅは、図６Ｄの次の工程を示す図である。 図６Ｆは、図６Ｅの次の工程を示す図である。 図６Ｇは、図６Ｆの次の工程を示す図である。 図７は、本発明の第３実施形態に係る半導体装置の模式的な断面図である。 図８は、図７の半導体装置の内部構造を説明するための斜視図である。 図９は、本発明の第４実施形態に係る半導体装置の模式的な断面図である。 図１０は、本発明の第５実施形態に係る半導体装置の模式的な断面図である。 図１１は、本発明の第６実施形態に係る半導体装置の模式的な断面図である。 図１２は、図１１の破線で囲まれた部分の拡大図である。 図１３Ａは、図１２の半導体装置の製造工程を説明するための図である。 図１３Ｂは、図１３Ａの次の工程を示す図である。 図１３Ｃは、図１３Ｂの次の工程を示す図である。 図１３Ｄは、図１３Ｃの次の工程を示す図である。 図１３Ｅは、図１３Ｄの次の工程を示す図である。 図１３Ｆは、図１３Ｅの次の工程を示す図である。 図１３Ｇは、図１３Ｆの次の工程を示す図である。 図１３Ｈは、図１３Ｇの次の工程を示す図である。 図１３Ｉは、図１３Ｈの次の工程を示す図である。 図１３Ｊは、図１３Ｉの次の工程を示す図である。 図１３Ｋは、図１３Ｊの次の工程を示す図である。 図１４は、本発明の第７実施形態に係る半導体装置の模式的な断面図である。 図１５は、図１４の破線で囲まれた部分の拡大図である。 図１６は、トレンチ間隔と耐圧との関係を示すグラフである。 図１７は、デバイスのＶＣＥ−ＩＣｆ特性を示すグラフである。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置１の模式的な平面図である。図２は、図１の切断面II−IIから見た断面図である。図３は、図１の切断面III−IIIから見た断面図である。図４（ａ）（ｂ）は、図１の半導体装置の内部構造を説明するための図であって、図４（ａ）は斜視図、図４（ｂ）は平面図をそれぞれ示している。
半導体装置１は、ＩＧＢＴを備えるデバイスであって、本発明の半導体層の一例としての半導体基板２を含む。半導体基板２は、たとえば、５０μｍ〜２００μｍの厚さのｎ−型シリコン基板であってよい。
半導体基板２は、その裏面３側から順にｐ＋型コレクタ領域４、ｎ型バッファ領域５およびｎ−型ドリフト領域６が積層された構造を有している。ｐ＋型コレクタ領域４が半導体基板２の裏面３全体に露出し、ｎ−型ドリフト領域６が半導体基板２の表面７の一部に選択的に露出している。
ｐ＋型コレクタ領域４のｐ型ドーパントとしては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる（以下、同じ）。一方、ｎ型バッファ領域５およびｎ−型ドリフト領域６のｎ型ドーパントとしては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、同じ）。
また、ｐ＋型コレクタ領域４のドーパント濃度は、たとえば、１×１０１５ｃｍ−３〜２×１０１９ｃｍ−３である。一方、ｎ型バッファ領域５のドーパント濃度は、たとえば、１×１０１５ｃｍ−３〜５×１０１７ｃｍ−３であり、ｎ−型ドリフト領域６のドーパント濃度は、１×１０１３ｃｍ−３〜５×１０１４ｃｍ−３である。
半導体基板２の表面７には、アクティブ領域８および非アクティブ領域９が、互いに隣り合って設定されている。
半導体基板２の表面７側には、アクティブ領域８および非アクティブ領域９に跨る複数のゲートトレンチ１０が形成されている。この実施形態では、複数のゲートトレンチ１０は、アクティブ領域８と非アクティブ領域９との境界を横切るストライプ状に形成され、半導体基板２の表面７に沿う横方向に一対ずつのトレンチ単位１１として配置されている。互いに隣り合うトレンチ単位１１のピッチＰ１は、たとえば、４μｍ〜２０μｍである。また、一対のゲートトレンチ１０において、一方のゲートトレンチ１０と他方のゲートトレンチ１０とのピッチＰ２（ゲートトレンチ１０の中心点同士の距離）は、たとえば、２μｍ〜７μｍであり、間隔Ｌ１（ゲートトレンチ１０の側面間の距離）は、たとえば、１μｍ〜６μｍである。
アクティブ領域８において一対のゲートトレンチ１０の間には、ｐ型ベース領域１２が形成され、さらにｐ型ベース領域１２の表面部にｎ＋型エミッタ領域１３が形成されている。ｐ型ベース領域１２は、一方のゲートトレンチ１０と他方のゲートトレンチ１０によって共有されている。一方、ｎ＋型エミッタ領域１３は、一方および他方のゲートトレンチ１０の側面に沿って一つずつ形成され、半導体基板２の表面７に露出している。また、ｐ型ベース領域１２の表面部には、一対のｎ＋型エミッタ領域１３に挟まれるようにｐ＋型ベースコンタクト領域２５が形成されている。ｐ＋型ベースコンタクト領域２５のドーパント濃度は、たとえば、５×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である。
ｎ＋型エミッタ領域１３は、図４（ａ）（ｂ）に示すように、ゲートトレンチ１０の側面から半導体基板２の表面７に沿う横方向に引き出された引き出し部２６を選択的に有している。引き出し部２６は、たとえば、ゲートトレンチ１０の長手方向に沿って一定の間隔を空けて配置されている。この実施形態のように一対のｎ＋型エミッタ領域１３が設けられる場合、各ｎ＋型エミッタ領域１３の引き出し部２６は、図４（ｂ）に示すように、一方および他方の端部が互いに対向するように配置されていてもよいし、一方の引き出し部２６の端部および他方の引き出し部２６の端部が、ゲートトレンチ１０の長手方向に沿って交互に配置されていてもよい（図示せず）。前者の対向配置の場合、ｐ＋型ベースコンタクト領域２５における引き出し部２６で挟まれた部分は、他の部分よりも選択的に幅が狭い括れ部２７となっている。
また、この実施形態では、ｐ型ベース領域１２とｎ−型ドリフト領域６との界面がゲートトレンチ１０の底部に設定されていて、ｐ型ベース領域１２は、半導体基板２の比較的深くまで拡散形成されている。
また、ｐ型ベース領域１２のドーパント濃度は、たとえば、１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３であり、ｎ＋型エミッタ領域１３のドーパント濃度は、１×１０１９ｃｍ−３〜５×１０２０ｃｍ−３である。
また、半導体基板２の表面７側において一対のゲートトレンチ１０の間には、アクティブ領域８および非アクティブ領域９に跨る複数（図１〜図３では３本）のエミッタトレンチ１４が形成されている。この実施形態では、複数のエミッタトレンチ１４は、アクティブ領域８と非アクティブ領域９との境界を横切るストライプ状（ゲートトレンチ１０に平行）に形成され、半導体基板２の表面７に沿う横方向に互いに等しい間隔を空けて配置されている。互いに隣り合うエミッタトレンチ１４の間隔Ｌ２（エミッタトレンチ１４の側面間の距離）は、たとえば、３μｍ以下、好ましくは、０．８μｍ〜３μｍである。また、複数のエミッタトレンチ１４は、ゲートトレンチ１０と同じ深さで形成されている。これにより、エミッタトレンチ１４をゲートトレンチ１０と同一工程で形成することができるので、製造工程を簡略化することができる。
複数のエミッタトレンチ１４のうち、ゲートトレンチ１０に隣り合うトレンチ（ゲートトレンチ１０との間にトレンチを介さずに対向するトレンチ）は、ゲートトレンチ１０との間にｎ−型ドリフト領域６を介して２μｍ以下の間隔Ｌ３（エミッタトレンチ１４の側面とゲートトレンチ１０の側面との距離）を隔てて配置されている。つまり、当該エミッタトレンチ１４とゲートトレンチ１０との間には、深さ方向全域に渡ってｎ−型ドリフト領域６が介在している。
また、アクティブ領域８において複数のエミッタトレンチ１４の各間には、ｐ型フローティング領域１５が形成されている。ｐ型フローティング領域１５は、電気的にフローティング状態が保たれた半導体領域であり、ゲートトレンチ１０に隣り合うエミッタトレンチ１４によって、ゲートトレンチ１０と分離されている。ｐ型フローティング領域１５は、この実施形態では、ｐ型ベース領域１２と同じ深さで形成されている。つまり、ｐ型フローティング領域１５とｎ−型ドリフト領域６との界面がエミッタトレンチ１４の底部に設定されていて、ｐ型フローティング領域１５は、半導体基板２の比較的深くまで拡散形成されている。これにより、ｐ型ベース領域１２とｐ型フローティング領域１５を同一工程で形成することができるので、製造工程を簡略化することができる。
また、ｐ型フローティング領域１５のドーパント濃度は、たとえば、５×１０１５ｃｍ−３〜１×１０１８ｃｍ−３である。
一方、非アクティブ領域９において、一対のゲートトレンチ１０の間の領域および複数のエミッタトレンチ１４の各間の領域にはいずれも、ｎ−型ドリフト領域６がその全域に渡って広がっている。
ゲートトレンチ１０およびエミッタトレンチ１４には、絶縁膜１６（たとえば、酸化シリコン（ＳｉＯ２））を介してゲート電極１７および埋め込み電極１８がそれぞれ埋め込まれている。ゲート電極１７および埋め込み電極１８は、たとえば、ポリシリコン等の導電材料からなる。絶縁膜１６は、ゲートトレンチ１０の内面、半導体基板２の表面７およびエミッタトレンチ１４の内面に沿って一体的に形成されている。絶縁膜１６のゲートトレンチ１０内の部分は、ゲート絶縁膜１９として機能する。また、エミッタトレンチ１４の複数の埋め込み電極１８は、非アクティブ領域９において、コンタクト部２０によって一括して接続されている。コンタクト部２０は、複数のエミッタトレンチ１４を横切る方向に複数の埋め込み電極１８間に跨って配置されている。
半導体基板２の表面７には、たとえば、ホウ素リンシリケートガラス（ＢＰＳＧ）、酸化シリコン（ＳｉＯ２）等の絶縁材料からなる層間膜２１が積層されている。層間膜２１には、アクティブ領域８においてｎ＋型エミッタ領域１３およびｐ＋型ベースコンタクト領域２５を選択的に露出させるコンタクトホール２２が形成されている。ｎ＋型エミッタ領域１３は、引き出し部２６がコンタクトホール２２から選択的に露出している。また、層間膜２１には、非アクティブ領域９においてコンタクト部２０を選択的に露出させるコンタクトホール２３が形成されている。
層間膜２１上には、エミッタ電極２４が積層されている。エミッタ電極２４は、コンタクトホール２２，２３を介して、ｐ＋型ベースコンタクト領域２５、ｎ＋型エミッタ領域１３およびコンタクト部２０にそれぞれ接続されている。エミッタトレンチ１４内の埋め込み電極１８は、コンタクト部２０を介してエミッタ電極２４と接続されることとなる。
この半導体装置１によれば、ゲート電極１７が埋め込まれたゲートトレンチ１０（以下、「ゲート接合トレンチ」という）が、埋め込み電極１８が埋め込まれたエミッタトレンチ１４（以下、「エミッタ接合トレンチ」という）によってｐ型フローティング領域１５から分離されている。これにより、ｐ型フローティング領域１５とゲート接合トレンチとの接合を防止することができる。そのため、ゲート接合トレンチとｐ型フローティング領域１５との間の浮遊容量をなくすことができる。
一方、ゲート接合トレンチが深さ方向全域に渡って接合しているｎ−型ドリフト領域６はｐ＋型コレクタ領域４と共に接地されるものである。そのため、スイッチング動作時に、ゲート接合トレンチとｎ−型ドリフト領域６との間の容量変化が安定するので、ノイズが発生し難い。これらの結果、スイッチング動作時のノイズの発生およびスイッチング損失を低減することができる。
また、エミッタ接合トレンチと、ゲート接合トレンチとの間隔Ｌ３が２μｍ以下であるので、耐圧を良好に保持することもできる。
また、この半導体装置１では、コンタクト部２０を非アクティブ領域９に配置することで、アクティブ領域８において、エミッタ電極２４と半導体基板２との間に比較的厚い層間膜２１を介在させることができる。そのため、アクティブ領域８での絶縁破壊を防止することができる。
図５は、本発明の第２実施形態に係る半導体装置４１の模式的な断面図である。図５において、前述の図２および図３に示された各部と対応する部分には同一の参照符号を付して示す。
前述の第１実施形態では、ｐ型ベース領域１２とｎ−型ドリフト領域６との界面がゲートトレンチ１０の底部に設定されていて、ｐ型ベース領域１２は、半導体基板２の比較的深くまで拡散形成されていた。これに対し、第２実施形態の半導体装置４１では、ｐ型ベース領域４２とｎ−型ドリフト領域６との界面がゲートトレンチ１０の中央部もしくは上部に設定されていて、ｐ型ベース領域４２は、半導体基板２の比較的浅くに拡散形成されている。
また、半導体装置４１は、複数のエミッタトレンチ１４の各間において、ｐ型ベース領域４２よりも深く形成されたｐ型フローティング領域４３を含む。ｐ型フローティング領域４３は、エミッタトレンチ１４の底部に対して半導体基板２の裏面３側に膨出する底部４４と、ゲートトレンチ１０に隣り合うエミッタトレンチ１４の下方に回り込むオーバーラップ部４５とを有している。オーバーラップ部４５は、当該エミッタトレンチ１４の幅方向中央に対してゲートトレンチ１０の近い側に位置する端部４６を有している。この端部４６は、エミッタトレンチ１４に対してゲートトレンチ１０側にはみ出ていないことが好ましい。
次に、半導体装置４１の製造方法について説明する。図６Ａ〜図６Ｇは、図５の半導体装置４１の製造工程を工程順に説明するための図である。
半導体装置４１を製造するには、図６Ａに示すように、ｎ−型の半導体基板２（ｎ−型ドリフト領域６）の表面７にマスク４７が形成される。マスク４７には、表面７におけるｐ型フローティング領域４３に形成すべき領域を選択的に露出させる開口が形成されている。そして、このマスク４７を介して、半導体基板２の表面７に対してｐ型ドーパントがイオン注入（インプラ）される。これにより、イオン注入領域４８が形成される。
次に、図６Ｂに示すように、半導体基板２が選択的にエッチングされることによって、ゲートトレンチ１０およびエミッタトレンチ１４が同時形成される。
次に、図６Ｃに示すように、半導体基板２が熱酸化されることによって、ゲートトレンチ１０およびエミッタトレンチ１４の内面を含む表面全域に犠牲酸化膜４９が形成される。そして、犠牲酸化膜４９で覆われた半導体基板２をアニール処理することによって、イオン注入領域４８中のｐ型ドーパントが拡散する（ドライブイン）。このアニール処理は、ｐ型ドーパントがエミッタトレンチ１４の下方に回り込む条件で行われる。これにより、ｐ型フローティング領域４３が形成される。この際、半導体基板２が犠牲酸化膜４９で覆われているので、基板表面からのイオン抜けを防止することができるので、ｐ型ドーパントを効率よく拡散させることができる。
次に、図６Ｄに示すように、犠牲酸化膜４９が剥離される。
次に、図６Ｅに示すように、半導体基板２が熱酸化されることによって、ゲートトレンチ１０およびエミッタトレンチ１４の内面を含む表面全域に絶縁膜１６（ゲート絶縁膜１９）が形成される。
次に、図６Ｆに示すように、ポリシリコン等の電極材料がゲートトレンチ１０およびエミッタトレンチ１４に埋め込まれる。これにより、ゲート電極１７および埋め込み電極１８が同時に形成される。
次に、図６Ｇに示すように、半導体基板２の表面７に対して選択的にｎ型およびｐ型ドーパントがイオン注入および拡散されることによって、ｐ型ベース領域４２、ｎ＋型エミッタ領域１３およびｐ＋型ベースコンタクト領域２５が順に形成される。
その後、半導体基板２の表面７側に層間膜２１およびエミッタ電極２４等が形成された後、半導体基板２の裏面３に対して選択的にｎ型およびｐ型ドーパントがイオン注入および拡散されることによって、ｎ型バッファ領域５およびｐ＋型コレクタ領域４が順に形成される。
以上のような工程を経ることによって、図５に示す半導体装置４１が得られる。なお、図６Ａ〜図６Ｇでは半導体装置４１の製造工程の一部を表したに過ぎず、当該製造工程は、図６Ａ〜図６Ｇで示されなかった工程を含んでいてもよい。
この半導体装置４１によれば、エミッタ接合トレンチの底部までｐ型フローティング領域４３（オーバーラップ部４５）が形成されているので、スイッチングオフ動作時にエミッタ接合トレンチに負荷するコレクタ−エミッタ電圧を緩和することができる。そのため、急峻な電圧変化（ｄｖ／ｄｔ）に対してデバイスの破壊を防止することができる。
また、ｐ型ベース領域４２よりも深いｐ型フローティング領域４３によって耐圧を向上できる一方、ｐ型ベース領域４２は浅くてもよいので、ｐ型ベース領域４２の深さを適切に設計することによってチャネル長（ゲートトレンチ１０の深さ方向の長さ）を短くしてオン電圧の上昇を抑制することもできる。
むろん、第１実施形態の半導体装置１と同様の効果を達成することもできる。
図７は、本発明の第３実施形態に係る半導体装置５１の模式的な断面図である。図８は、図７の半導体装置５１の内部構造を説明するための斜視図である。図７および図８において、前述の図２〜図５に示された各部と対応する部分には同一の参照符号を付して示す。
前述の第１および第２実施形態では、エミッタ電極２４は、半導体基板２の表面７においてｐ＋型ベースコンタクト領域２５およびｎ＋型エミッタ領域１３に接続されていた。これに対し、第３実施形態の半導体装置５１は、ｐ型ベース領域４２において半導体基板２の表面７からｎ＋型エミッタ領域１３を貫通して形成されたコンタクトトレンチ５２と、当該コンタクトトレンチ５２の底面に形成されたｐ＋型ベースコンタクト領域５３とをさらに含む。コンタクトトレンチ５２は、ゲートトレンチ１０の長手方向に沿って一定の幅で形成されている。ｎ＋型エミッタ領域１３は、コンタクトトレンチ５２の側面に露出しており、ｐ＋型ベースコンタクト領域５３は、コンタクトトレンチ５２の底面に露出している。ｐ＋型ベースコンタクト領域５３のドーパント濃度は、たとえば、５×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である。
そして、エミッタ電極２４は、コンタクトトレンチ５２に入り込み、コンタクトトレンチ５２の側面においてｎ＋型エミッタ領域１３に接続されている。また、コンタクトトレンチ５２の底面において、ｐ＋型ベースコンタクト領域５３を介してｐ型ベース領域４２に接続されている。
この半導体装置５１によれば、コンタクトトレンチ５２の側面をｎ＋型エミッタ領域１３とのコンタクトのための領域として有効利用することができるので、ｎ＋型エミッタ領域１３に対するエミッタ電極２４の接合面積を十分確保することができる。これにより、ｎ＋型エミッタ領域１３の平面面積を犠牲にすることができるので、一対のゲートトレンチ１０における一方および他方のゲートトレンチ１０の間隔Ｌ１を微細化して、従来に比べて微細なｐ型ベース領域４２を形成することができる。ゲートトレンチ１０の微細化の結果、デバイスの短絡耐量とオン電圧とのトレードオフの関係を改善することができるので、電荷促進効果を向上させることができる。よって、低電流域におけるＶＣＥ（ｓａｔ）を改善することができる。
むろん、第１および第２実施形態の半導体装置１，４１と同様の効果を達成することもできる。
図９は、本発明の第４実施形態に係る半導体装置６１の模式的な断面図である。図９において、前述の図２および図３に示された各部と対応する部分には同一の参照符号を付して示す。
前述の第１実施形態では、一対のゲートトレンチ１０の間には、エミッタトレンチ１４が複数形成され、複数のエミッタトレンチ１４の各間にｐ型フローティング領域１５が形成されていた。これに対して、第４実施形態の半導体装置６１では、一対のゲートトレンチ１０の間にエミッタトレンチ６２が１つ形成され、ｐ型フローティング領域１５は省略されている。
この半導体装置６１によっても、第１実施形態の半導体装置１と同様の効果を達成することができる。
図１０は、本発明の第５実施形態に係る半導体装置７１の模式的な断面図である。図１０において、前述の図２および図３に示された各部と対応する部分には同一の参照符号を付して示す。
前述の第１実施形態では、複数の埋め込み電極１８を一括して接続するコンタクト部２０は、非アクティブ領域９に配置されていた。これに対し、第５実施形態の半導体装置７１は、アクティブ領域８において、複数のエミッタトレンチ１４を横切る方向に複数の埋め込み電極１８間に跨って配置されたコンタクト部７２を含む。また、層間膜２１には、当該コンタクト部７２を選択的に露出させるコンタクトホール７３が形成されている。したがって、エミッタトレンチ１４の複数の埋め込み電極１８は、アクティブ領域８において、コンタクト部７２によって一括して接続されている。
この半導体装置７１によっても、第１実施形態の半導体装置１と同様の効果を達成することができる。
図１１は、本発明の第６実施形態に係る半導体装置の模式的な断面図である。図１２は、図１１の破線で囲まれた部分の拡大図である。
半導体装置１０１は、ＩＧＢＴを備えるデバイスであって、本発明の半導体層の一例としての半導体基板１０２を含む。半導体基板１０２は、たとえば、５０μｍ〜２００μｍの厚さのｎ−型シリコン基板であってよい。
半導体基板１０２は、その裏面１０３側から順にｐ＋型コレクタ領域１０４、ｎ型バッファ領域１０５およびｎ−型ドリフト領域１０６が積層された構造を有している。ｐ＋型コレクタ領域１０４が半導体基板１０２の裏面１０３全体に露出し、ｎ−型ドリフト領域１０６が半導体基板１０２の表面１０７の一部に選択的に露出している。
ｐ＋型コレクタ領域１０４のｐ型ドーパントとしては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる（以下、同じ）。一方、ｎ型バッファ領域１０５およびｎ−型ドリフト領域１０６のｎ型ドーパントとしては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、同じ）。
また、ｐ＋型コレクタ領域１０４のドーパント濃度は、たとえば、１×１０１５ｃｍ−３〜２×１０１９ｃｍ−３である。一方、ｎ型バッファ領域１０５のドーパント濃度は、たとえば、１×１０１５ｃｍ−３〜５×１０１７ｃｍ−３であり、ｎ−型ドリフト領域１０６のドーパント濃度は、１×１０１３ｃｍ−３〜５×１０１４ｃｍ−３である。
半導体基板１０２の表面１０７側には、複数のゲートトレンチ１０８および複数のダミートレンチ１０９が互いに隣り合って形成されている。この実施形態では、一対のダミートレンチ１０９と、一対のダミートレンチ１０９の間に挟まれたゲートトレンチ１０８とを含むトレンチ単位１１０が、半導体基板１０２の表面１０７に沿う横方向に間隔を空けて複数配置されている。これにより、ゲートトレンチ１０８およびダミートレンチ１０９は、全体としてストライプ状に形成されている。
互いに隣り合うトレンチ単位１１０のピッチＰ１は、たとえば、２μｍ〜７μｍである。また、各トレンチ単位１１０において、ゲートトレンチ１０８とその両側のダミートレンチ１０９との間隔Ｌ１（ゲートトレンチ１０８の側面とダミートレンチ１０９の側面との距離）はそれぞれ、２μｍ以下であることが好ましい。
各トレンチ単位１１０において、ゲートトレンチ１０８の両側（各ダミートレンチ１０９との間の領域）には、ｐ型ベース領域１１１が形成され、さらにｐ型ベース領域１１１の表面部にｎ＋型エミッタ領域１１２およびｐ＋型ベースコンタクト領域１１３が形成されている（図１２参照）。この実施形態では、ｐ型ベース領域１１１とｎ−型ドリフト領域１０６との界面がゲートトレンチ１０８の中央部もしくは上部に設定されていて、ｐ型ベース領域１１１は、半導体基板１０２の比較的浅くに拡散形成されている。
ｎ＋型エミッタ領域１１２およびｐ＋型ベースコンタクト領域１１３は、ゲートトレンチ１０８とダミートレンチ１０９との間の領域において互いに隣接して配置されている。具体的には、ｎ＋型エミッタ領域１１２がゲートトレンチ１０８の両側面１１４に沿って一つずつ形成され、ｐ＋型ベースコンタクト領域１１３が各ダミートレンチ１０９の側面１１５に沿って一つずつ形成されている。これにより、ｎ＋型エミッタ領域１１２は、半導体基板１０２の表面１０７およびゲートトレンチ１０８の側面１１４に露出している。一方、ｐ＋型ベースコンタクト領域１１３は、半導体基板１０２の表面１０７およびダミートレンチ１０９の側面１１５に露出している。
また、ｐ型ベース領域１１１のドーパント濃度は、たとえば、１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３である。ｎ＋型エミッタ領域１１２のドーパント濃度は、１×１０１９ｃｍ−３〜５×１０２０ｃｍ−３である。ｐ＋型ベースコンタクト領域１１３のドーパント濃度は、たとえば、５×１０１８ｃｍ−３〜１×１０２０ｃｍ−３である。
また、半導体基板１０２の表面１０７側において隣り合うトレンチ単位１１０の間には、複数（図１１では３本）のエミッタトレンチ１１６が形成されている。この実施形態では、複数のエミッタトレンチ１１６は、たとえばストライプ状（ゲートトレンチ１０８およびダミートレンチ１０９に平行）に形成され、半導体基板１０２の表面１０７に沿う横方向に互いに等しい間隔を空けて配置されている。互いに隣り合うエミッタトレンチ１１６の間隔Ｌ２（エミッタトレンチ１１６の側面間の距離）は、たとえば、３μｍ以下、好ましくは、０．８μｍ〜３μｍである。また、複数のエミッタトレンチ１１６は、ゲートトレンチ１０８およびダミートレンチ１０９と同じ深さで形成されている。これにより、エミッタトレンチ１１６を、ゲートトレンチ１０８およびダミートレンチ１０９と同一工程で形成することができるので、製造工程を簡略化することができる。
複数のエミッタトレンチ１１６のうち、ダミートレンチ１０９に隣り合うトレンチ（ダミートレンチ１０９との間にトレンチを介さずに対向するトレンチ）は、ダミートレンチ１０９との間に０．５μｍ〜２０μｍの間隔Ｌ３（エミッタトレンチ１１６の側面とダミートレンチ１０９の側面との距離）を隔てて配置されている。
また、半導体基板１０２には、ｐ型フローティング領域１１７が形成されている。ｐ型フローティング領域１１７は、エミッタトレンチ１１６を介して対向する、互いに隣り合うトレンチ単位１１０のダミートレンチ１０９で挟まれた領域に広がっている。ｐ型フローティング領域１１７は、電気的にフローティング状態が保たれた半導体領域であって、ゲートトレンチ１０８に隣り合うダミートレンチ１０９によって、ゲートトレンチ１０８と分離されている。ｐ型フローティング領域１１７は、この実施形態では、ｐ型ベース領域１１１よりも深く形成されている。
ｐ型フローティング領域１１７は、エミッタトレンチ１１６の底部に対して半導体基板１０２の裏面１０３側に膨出する底部１１８と、ダミートレンチ１０９の下方に回り込むオーバーラップ部１１９とを有している。オーバーラップ部１１９は、当該ダミートレンチ１０９の幅方向中央に対してゲートトレンチ１０８の近い側に位置する端部１２０を有している。この端部１２０は、エミッタトレンチ１１６に対してゲートトレンチ１０８側にはみ出ていないことが好ましい。
また、ｐ型フローティング領域１１７のドーパント濃度は、たとえば、５×１０１５ｃｍ−３〜１×１０１８ｃｍ−３である。
ゲートトレンチ１０８、ダミートレンチ１０９およびエミッタトレンチ１１６には、絶縁膜１２１（たとえば、酸化シリコン（ＳｉＯ２））を介してゲート電極１２２、第１埋め込み電極１２３および第２埋め込み電極１２４がそれぞれ埋め込まれている。ゲート電極１２２、第１埋め込み電極１２３および第２埋め込み電極１２４は、たとえば、ポリシリコン等の導電材料からなる。絶縁膜１２１は、ゲートトレンチ１０８の内面、ダミートレンチ１０９の内面、半導体基板１０２の表面１０７およびエミッタトレンチ１１６の内面に沿って一体的に形成されている。絶縁膜１２１のゲートトレンチ１０８内の部分は、ゲート絶縁膜１２５として機能する。また、第１埋め込み電極１２３および第２埋め込み電極１２４は、後述するエミッタ電極１３２に電気的に接続されている。
また、この実施形態では、ゲート電極１２２および第２埋め込み電極１２４はそれぞれのトレンチ１０８，１１６を開口端まで埋め戻しているのに対して、第１埋め込み電極１２３は、ダミートレンチ１０９の深さ方向途中まで埋め戻している。これにより、ダミートレンチ１０９には、第１埋め込み電極１２３の上方領域に電極のない空間が形成されている。そして、この空間を開口端まで埋め戻すように、埋め込み絶縁膜１２６がダミートレンチ１０９に埋め込まれている。
埋め込み絶縁膜１２６は、たとえば、ホウ素リンシリケートガラス（ＢＰＳＧ）、酸化シリコン（ＳｉＯ２）等の絶縁材料からなり、０．５μｍ以上の厚さを有している。埋め込み絶縁膜１２６およびその下の絶縁膜１２１には、ダミートレンチ１０９の側面１１５におけるｐ＋型ベースコンタクト領域１１３を露出させる除去部１２７が選択的に形成されている。すなわち、埋め込み絶縁膜１２６は、ダミートレンチ１０９の側面１１５に連なるように、半導体基板１０２の表面１０７よりも低い位置の上面１２８を選択的に有しており、この上面１２８と表面１０７との間のダミートレンチ１０９の側面１１５の領域にｐ＋型ベースコンタクト領域１１３が露出している。
半導体基板１０２の表面１０７には、たとえば、ホウ素リンシリケートガラス（ＢＰＳＧ）、酸化シリコン（ＳｉＯ２）等の絶縁材料からなる層間膜１２９が積層されている。層間膜１２９は、埋め込み絶縁膜１２６と一体的に形成されている。層間膜１２９には、半導体基板１０２の表面１０７およびダミートレンチ１０９の開口端に跨るコンタクトホール１３０が形成されている。このコンタクトホール１３０は、半導体基板１０２の表面１０７でｎ＋型エミッタ領域１１２およびｐ＋型ベースコンタクト領域１１３を露出させ、ダミートレンチ１０９の側面１１５（除去部１２７）でｐ＋型ベースコンタクト領域１１３を露出させる。つまり、ｐ＋型ベースコンタクト領域１１３は、表面１０７と側面１１５との交差によって形成されるダミートレンチ１０９の角部１３１に露出している。なお、ｎ＋型エミッタ領域１１２は、ゲートトレンチ１０８の側面１１４から半導体基板１０２の表面１０７に沿う横方向に引き出された引き出し部を選択的に有していて、この引き出し部のみがコンタクトホール１３０から選択的に露出していてもよい。
層間膜１２９上には、本発明のコンタクト電極の一例としてのエミッタ電極１３２が積層されている。エミッタ電極１３２は、コンタクトホール１３０に入り込み、半導体基板１０２の表面１０７においてｎ＋型エミッタ領域１１２に接続され、ダミートレンチ１０９の角部１３１においてｐ＋型ベースコンタクト領域１１３に接続されている。
次に、半導体装置１０１の製造方法について説明する。図１３Ａ〜図１３Ｋは、図１１および図１２の半導体装置１０１の製造工程を工程順に説明するための図である。なお、図１３Ａ〜図１３Ｆが図１１に対応する断面を示し、図１３Ｇ〜図１３Ｋが図１２に対応する断面を示している。
半導体装置１０１を製造するには、図１３Ａに示すように、ｎ−型の半導体基板１０２（ｎ−型ドリフト領域１０６）の表面１０７にマスク１６０が形成される。マスク１６０には、表面１０７におけるｐ型フローティング領域１１７に形成すべき領域を選択的に露出させる開口が形成されている。そして、このマスク１６０を介して、半導体基板１０２の表面１０７に対してｐ型ドーパントがイオン注入（インプラ）される。これにより、イオン注入領域１６１が形成される。
次に、図１３Ｂに示すように、半導体基板１０２が選択的にエッチングされることによって、ゲートトレンチ１０８、ダミートレンチ１０９およびエミッタトレンチ１１６が同時形成される。
次に、図１３Ｃに示すように、半導体基板１０２が熱酸化されることによって、ゲートトレンチ１０８、ダミートレンチ１０９およびエミッタトレンチ１１６の内面を含む表面全域に犠牲酸化膜１６２が形成される。そして、犠牲酸化膜１６２で覆われた半導体基板１０２をアニール処理することによって、イオン注入領域１６１中のｐ型ドーパントが拡散する（ドライブイン）。このアニール処理は、ｐ型ドーパントがダミートレンチ１０９の下方に回り込む条件で行われる。これにより、ｐ型フローティング領域１１７が形成される。この際、半導体基板１０２が犠牲酸化膜１６２で覆われているので、基板表面からのイオン抜けを防止することができるので、ｐ型ドーパントを効率よく拡散させることができる。
次に、図１３Ｄに示すように、犠牲酸化膜１６２が剥離される。
次に、図１３Ｅに示すように、半導体基板１０２が熱酸化されることによって、ゲートトレンチ１０８、ダミートレンチ１０９およびエミッタトレンチ１１６の内面を含む表面全域に絶縁膜１２１（ゲート絶縁膜１２５）が形成される。
次に、図１３Ｆに示すように、ポリシリコン等の電極材料がゲートトレンチ１０８、ダミートレンチ１０９およびエミッタトレンチ１１６に埋め込まれる。これにより、ゲート電極１２２、第１埋め込み電極１２３および第２埋め込み電極１２４が同時に形成される。
次に、図１３Ｇに示すように、半導体基板１０２の表面１０７に対して選択的にｎ型およびｐ型ドーパントがイオン注入および拡散されることによって、ｐ型ベース領域１１１およびｎ＋型エミッタ領域１１２が順に形成される。
次に、図１３Ｈに示すように、第１埋め込み電極１２３を上面からエッチングすることによって、ゲート電極１２２および第２埋め込み電極１２４の埋め込み状態を維持したまま、第１埋め込み電極１２３のみが選択的に掘り下げられる。
次に、図１３Ｉに示すように、半導体基板１０２の表面１０７上に、ホウ素リンシリケートガラス（ＢＰＳＧ）、酸化シリコン（ＳｉＯ２）等の絶縁材料を堆積させることによって、第１埋め込み電極１２３の上方空間が当該絶縁材料で埋め戻されると共に、表面１０７が当該絶縁材料で覆われる。これにより、埋め込み絶縁膜１２６および層間膜１２９が同時に形成される。
次に、図１３Ｊに示すように、層間膜１２９および埋め込み絶縁膜１２６を選択的にエッチングすることによって、コンタクトホール１３０および除去部１２７が同時に形成される。
次に、図１３Ｋに示すように、コンタクトホール１３０内に露出した半導体基板１０２の表面１０７に対してｐ型ドーパントが選択的にイオン注入および拡散される。これにより、ｐ＋型ベースコンタクト領域１１３が形成される。
その後、半導体基板１０２の表面１０７側にエミッタ電極１３２等が形成された後、半導体基板１０２の裏面１０３に対して選択的にｎ型およびｐ型ドーパントがイオン注入および拡散されることによって、ｎ型バッファ領域１０５およびｐ＋型コレクタ領域１０４が順に形成される。
以上のような工程を経ることによって、図１１および図１２に示す半導体装置１０１が得られる。なお、図１３Ａ〜図１３Ｋでは半導体装置１０１の製造工程の一部を表したに過ぎず、当該製造工程は、図１３Ａ〜図１３Ｋで示されなかった工程を含んでいてもよい。
この半導体装置１０１によれば、ダミートレンチ１０９の側面１１５をｐ＋型ベースコンタクト領域１１３として有効利用することができるので、ｐ型ベース領域１１１に対するエミッタ電極１３２の接合面積を、半導体基板１０２の表面１０７およびダミートレンチ１０９の側面１１５の両面で十分確保することができる。これにより、ｐ型ベース領域１１１の平面面積を犠牲にすることができるので、ゲートトレンチ１０８とダミートレンチ１０９との間隔Ｌ１を微細化して、従来に比べて微細なｐ型ベース領域１１１を形成することができる。しかも、ダミートレンチ１０９は、ゲートトレンチ１０８と同一のマスクを使用して形成することができるため、ゲートトレンチ１０８に対する位置ずれが生じない。そして、エミッタ電極１３２のアライメントは、ダミートレンチ１０９の平面面積を含めたエリアに合わせればよいので、簡単にとることができる。
具体的には、まず、半導体基板１０２を同一のマスクを用いてエッチングすることによって、ゲートトレンチ１０８、ダミートレンチ１０９およびエミッタトレンチ１１６を同時に形成する（図１３Ｂ）。次に、これらのトレンチ１０８，１０９，１１６にポリシリコンを埋め込むことによって、ゲート電極１２２、第１埋め込み電極１２３および第２埋め込み電極１２４を形成する（図１３Ｆ）。次に、ダミートレンチ１０９を選択的に露出させるマスクを半導体基板１０２上に形成し、このマスクを介して、ダミートレンチ１０９内のポリシリコンの上部を選択的にエッチング除去する。これにより、ダミートレンチ１０９の第１埋め込み電極１２３の上方領域に空間を形成する（図１３Ｈ）。次に、たとえばＣＶＤ法によってＢＰＳＧ等の絶縁材料を半導体基板１０２上に堆積させることによって層間膜１２９を形成する（図１３Ｉ）。絶縁材料の一部は、ダミートレンチ１０９内に埋め込み絶縁膜１２６として入り込む。次に、コンタクトホール１３０を形成するためのマスクを、半導体基板１０２に対してアライメントする。この際、コンタクトホール１３０の端部はダミートレンチ１０９を覆ってもよいので、アライメントは、半導体基板１０２の表面１０７およびダミートレンチ１０９の平面面積を含めた広いエリアでとることができる。そして、当該マスクを介して、層間膜１２９および埋め込み絶縁膜１２６を連続してエッチングする。これにより、コンタクトホール１３０および除去部１２７を同時に形成する（図１３Ｊ）。この後、層間膜１２９をマスクとしてｐ型ドーパントをイオン注入してｐ＋型ベースコンタクト領域１１３を自己整合的に形成すれば、ダミートレンチ１０９の角部１３１にｐ＋型ベースコンタクト領域１１３を確実に形成することができる（図１３Ｋ）。しかも、コンタクトホール１３０を比較的広く形成できるので、タングステン（Ｗ）等の埋め込み性の良いプラグを用いなくても、アルミニウム（Ａｌ）等を用いたエミッタ電極１３２の一部をプラグとして利用することができる。
以上のようなトレンチ構造の微細化の結果、デバイスの短絡耐量とオン電圧とのトレードオフの関係を改善することができるので、電荷促進効果を向上させることができる。よって、低電流域におけるＶＣＥ（ｓａｔ）を改善することができる。
また、この半導体装置１０１によれば、ゲート電極１２２が埋め込まれたゲートトレンチ１０８（以下、「ゲート接合トレンチ」という）が、ｎ＋型エミッタ領域１１２に接続された第１埋め込み電極１２３が埋め込まれたダミートレンチ１０９（以下、「エミッタ接合トレンチ」という）によってｐ型フローティング領域１１７から分離されている。これにより、ｐ型フローティング領域１１７とゲート接合トレンチとの接合を防止することができる。そのため、ゲート接合トレンチとｐ型フローティング領域１１７との間の浮遊容量をなくすことができる。
一方、ゲート接合トレンチが深さ方向に渡って接合しているｎ−型ドリフト領域１０６はｐ＋型コレクタ領域１０４と共に接地されるものである。そのため、スイッチング動作時に、ゲート接合トレンチとｎ−型ドリフト領域１０６との間の容量変化が安定するので、ノイズが発生し難い。これらの結果、スイッチング動作時のノイズの発生およびスイッチング損失を低減することができる。
また、エミッタ接合トレンチと、ゲート接合トレンチとの間隔Ｌ１が２μｍ以下であるので、耐圧を良好に保持することもできる。
さらに、この半導体装置１０１によれば、エミッタ接合トレンチの底部までｐ型フローティング領域１１７（オーバーラップ部１１９）が形成されているので、スイッチングオフ動作時にエミッタ接合トレンチに負荷するコレクタ−エミッタ電圧を緩和することができる。そのため、急峻な電圧変化（ｄｖ／ｄｔ）に対してデバイスの破壊を防止することができる。
また、ｐ型ベース領域１１１よりも深いｐ型フローティング領域１１７によって耐圧を向上できる一方、ｐ型ベース領域１１１は浅くてもよいので、ｐ型ベース領域１１１の深さを適切に設計することによってチャネル長（ゲートトレンチ１０８の深さ方向の長さ）を短くしてオン電圧の上昇を抑制することもできる。
図１４は、本発明の第７実施形態に係る半導体装置１４１の模式的な断面図である。図１５は、図１４の破線で囲まれた部分の拡大図である。図１４および図１５において、前述の図１１および図１２に示された各部と対応する部分には同一の参照符号を付して示す。
前述の第６実施形態では、トレンチ単位１１０は、一対のダミートレンチ１０９と、一対のダミートレンチ１０９の間に挟まれたゲートトレンチ１０８とを含んでいた。これに対し、第７実施形態の半導体装置１４１は、一対のゲートトレンチ１４２と、一対のゲートトレンチ１４２の間に挟まれたダミートレンチ１４３とを含むトレンチ単位１４４を有している。この場合、ゲートトレンチ１４２とエミッタトレンチ１１６との間隔Ｌ３（ゲートトレンチ１４２の側面とエミッタトレンチ１１６の側面との距離）は、２μｍ以下であることが好ましい。
各トレンチ単位１４４において、ダミートレンチ１４３の両側（各ゲートトレンチ１４２との間の領域）には、ｐ型ベース領域１４５が形成され、さらにｐ型ベース領域１４５の表面部にｎ＋型エミッタ領域１４６およびｐ＋型ベースコンタクト領域１４７が形成されている（図１５参照）。この実施形態では、ｐ型ベース領域１４５とｎ−型ドリフト領域１０６との界面がゲートトレンチ１４２の中央部もしくは上部に設定されていて、ｐ型ベース領域１４５は、半導体基板１０２の比較的浅くに拡散形成されている。
ｎ＋型エミッタ領域１４６およびｐ＋型ベースコンタクト領域１４７は、ゲートトレンチ１４２とダミートレンチ１４３との間の領域において互いに隣接して配置されている。具体的には、ｎ＋型エミッタ領域１４６が各ゲートトレンチ１４２の側面１４８に沿って一つずつ形成され、ｐ＋型ベースコンタクト領域１４７がダミートレンチ１４３の両側面１４９に沿って一つずつ形成されている。これにより、ｎ＋型エミッタ領域１４６は、半導体基板１０２の表面１０７およびゲートトレンチ１４２の側面１４８に露出している。一方、ｐ＋型ベースコンタクト領域１４７は、半導体基板１０２の表面１０７およびダミートレンチ１４３の側面１４９に露出している。
また、半導体基板１０２には、ｐ型フローティング領域１５０が形成されている。ｐ型フローティング領域１５０は、複数のエミッタトレンチ１１６の各間に広がっている。ｐ型フローティング領域１５０は、電気的にフローティング状態が保たれた半導体領域であって、ゲートトレンチ１４２に隣り合うエミッタトレンチ１１６によって、ゲートトレンチ１４２と分離されている。ｐ型フローティング領域１５０は、この実施形態では、ｐ型ベース領域１４５よりも深く形成されている。
ｐ型フローティング領域１５０は、エミッタトレンチ１１６の底部に対して半導体基板１０２の裏面１０３側に膨出する底部１５１と、ゲートトレンチ１４２に隣り合うエミッタトレンチ１１６の下方に回り込むオーバーラップ部１５２とを有している。オーバーラップ部１５２は、当該エミッタトレンチ１１６の幅方向中央に対してゲートトレンチ１４２の近い側に位置する端部１５３を有している。この端部１５３は、エミッタトレンチ１１６に対してゲートトレンチ１４２側にはみ出ていないことが好ましい。
このようなｐ型フローティング領域１５０は、たとえば、前述のｐ型フローティング領域１１７と同様に形成することができる。
ダミートレンチ１４３には、絶縁膜１２１を介して第１埋め込み電極１５４が埋め込まれている。第１埋め込み電極１５４は、たとえば、ポリシリコン等の導電材料からなり、ゲート電極１２２に電気的に接続されている。また、第１埋め込み電極１５４は、ダミートレンチ１４３の深さ方向途中まで埋め戻している。これにより、ダミートレンチ１４３には、第１埋め込み電極１５４の上方領域に電極のない空間が形成されている。そして、この空間を開口端まで埋め戻すように、埋め込み絶縁膜１５５がダミートレンチ１４３に埋め込まれている。
埋め込み絶縁膜１５５は、たとえば、ホウ素リンシリケートガラス（ＢＰＳＧ）、酸化シリコン（ＳｉＯ２）等の絶縁材料からなり、０．５μｍ以上の厚さを有している。埋め込み絶縁膜１５５およびその下の絶縁膜１２１には、ダミートレンチ１４３の両側面１４９におけるｐ＋型ベースコンタクト領域１４７を露出させる除去部１５６が選択的に形成されている。すなわち、埋め込み絶縁膜１５５は、ダミートレンチ１４３の両側面１４９に連なるように、半導体基板１０２の表面１０７よりも低い位置の上面１５７を選択的に有しており、この上面１５７と表面１０７との間のダミートレンチ１４３の両側面１４９の領域にｐ＋型ベースコンタクト領域１４７が露出している。
層間膜１２９には、ダミートレンチ１４３を挟んで対向するｐ型ベース領域１４５に跨るコンタクトホール１５８が形成されている。このコンタクトホール１５８は、半導体基板１０２の表面１０７でｎ＋型エミッタ領域１４６およびｐ＋型ベースコンタクト領域１４７を露出させ、ダミートレンチ１４３の両側面１４９（除去部１５６）でｐ＋型ベースコンタクト領域１４７を露出させる。つまり、ｐ＋型ベースコンタクト領域１４７は、表面１０７と側面１４９との交差によって形成されるダミートレンチ１４３の両角部１５９に露出している。なお、ｎ＋型エミッタ領域１４６は、ゲートトレンチ１４２の側面１４８から半導体基板１０２の表面１０７に沿う横方向に引き出された引き出し部を選択的に有していて、この引き出し部のみがコンタクトホール１５８から選択的に露出していてもよい。
そして、エミッタ電極１３２は、コンタクトホール１５８に入り込み、半導体基板１０２の表面１０７においてｎ＋型エミッタ領域１４６に接続され、ダミートレンチ１４３の両角部１５９においてｐ＋型ベースコンタクト領域１４７に接続されている。
この半導体装置１４１によっても、第６実施形態の半導体装置１０１と同様の効果を達成することができる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の各実施形態の開示から把握される上記特徴は、異なる実施形態間でも互いに組み合わせることができる。
また、前述の実施形態では、半導体装置１，４１，５１，６１，７１，１０１，１４１が備えるＩＧＢＴの構成のみを図示したが、本発明の半導体装置は、ＩＧＢＴ以外の素子（たとえば、ＭＯＳＦＥＴ、ダイオード等）をＩＧＢＴの形成領域とは異なる領域に備えていてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
なお、この明細書および図面の記載から、特許請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。
（項１）半導体層と、前記半導体層に形成されたゲートトレンチと、前記ゲートトレンチにゲート絶縁膜を介して埋め込まれたゲート電極と、前記ゲートトレンチの側方に所定の間隔を空けて形成されたダミートレンチと、前記ゲートトレンチと前記ダミートレンチとの間の領域において、前記半導体層の表面側から前記ゲートトレンチの深さ方向に順に配置されたｎ＋型エミッタ領域、ｐ型ベース領域およびｎ−型ドリフト領域と、前記ｎ−型ドリフト領域に対して前記半導体層の裏面側に配置されたｐ＋型コレクタ領域と、前記ダミートレンチに埋め込まれ、前記半導体層の前記表面に対して前記ダミートレンチの底側に上面を有する埋め込み絶縁膜であって、前記ダミートレンチの側面における前記表面から前記上面までの部分に前記ｐ型ベース領域の一部をコンタクト領域として選択的に露出させる埋め込み絶縁膜と、前記ダミートレンチの前記埋め込み絶縁膜の上方領域に埋め込まれ、前記ダミートレンチの前記側面において前記コンタクト領域に接続されたコンタクト電極とを含む、半導体装置。
この構成によれば、ダミートレンチの側面をコンタクト領域として有効利用することができるので、ｐ型ベース領域に対するコンタクト電極の接合面積を十分確保することができる。これにより、ｐ型ベース領域の平面面積を犠牲にすることができるので、ゲートトレンチとダミートレンチとの間隔を微細化して、従来に比べて微細なｐ型ベース領域を形成することができる。しかも、ダミートレンチは、ゲートトレンチと同一のマスクを使用して形成することができるため、ゲートトレンチに対する位置ずれが生じない。そして、コンタクト電極のアライメントは、ダミートレンチの平面面積を含めたエリアに合わせればよいので、簡単にとることができる。
また、トレンチ構造の微細化の結果、デバイスの短絡耐量とオン電圧とのトレードオフの関係を改善することができるので、電荷促進効果を向上させることができる。よって、低電流域におけるＶＣＥ（ｓａｔ）を改善することができる。
（項２）前記半導体装置は、前記ダミートレンチの前記埋め込み絶縁膜の下方領域に絶縁膜を介して埋め込まれた第１埋め込み電極をさらに含む、項１に記載の半導体装置。
（項３）前記半導体装置は、一対の前記ダミートレンチと、当該一対のダミートレンチの間に挟まれたゲートトレンチを含むトレンチ単位を有する、項２に記載の半導体装置。
（項４）前記第１埋め込み電極は、前記ｎ＋型エミッタ領域と電気的に接続されている、項３に記載の半導体装置。
（項５）前記トレンチ単位は、前記半導体層の前記表面に沿う横方向に複数形成されており、前記半導体装置は、互いに隣り合う前記トレンチ単位の間に形成された複数のエミッタトレンチと、前記エミッタトレンチに絶縁膜を介して埋め込まれ、前記ｎ＋型エミッタ領域と電気的に接続された第２埋め込み電極と、前記トレンチ単位の前記ダミートレンチと、その隣の前記トレンチ単位の前記ダミートレンチとの間に形成されたｐ型フローティング領域とをさらに含む、項４に記載の半導体装置。
（項６）前記ｐ型フローティング領域は、前記ｐ型ベース領域よりも深く形成され、前記ダミートレンチの下方に回り込むオーバーラップ部を含む、項５に記載の半導体装置。
この構成によれば、ｎ＋型エミッタ領域に接続された第１埋め込み電極が埋め込まれたダミートレンチ（以下、「エミッタ接合トレンチ」という）の底部までｐ型フローティング領域（オーバーラップ部）が形成されているので、スイッチングオフ動作時にエミッタ接合トレンチに負荷するコレクタ−エミッタ電圧を緩和することができる。そのため、急峻な電圧変化（ｄｖ／ｄｔ）に対してデバイスの破壊を防止することができる。
また、ｐ型ベース領域よりも深いｐ型フローティング領域によって耐圧を向上できる一方、ｐ型ベース領域は浅くてもよいので、ｐ型ベース領域の深さを適切に設計することによってオン電圧の上昇を抑制することもできる。
（項７）前記オーバーラップ部は、前記ダミートレンチの幅方向中央に対して前記ゲートトレンチの近い側に位置する端部を有している、項６に記載の半導体装置。
この構成により、エミッタ接合トレンチにかかるコレクタ−エミッタ電圧を、より良好に緩和することができる。
（項８）前記半導体装置は、一対の前記ゲートトレンチと、当該一対の前記ゲートトレンチの間に挟まれたダミートレンチを含むトレンチ単位を有する、項２に記載の半導体装置。
（項９）前記第１埋め込み電極は、前記ゲート電極と電気的に接続されている、項８に記載の半導体装置。
（項１０）前記トレンチ単位は、前記半導体層の前記表面に沿う横方向に複数形成されており、前記半導体装置は、互いに隣り合う前記トレンチ単位の間に形成された複数のエミッタトレンチと、前記エミッタトレンチに絶縁膜を介して埋め込まれ、前記ｎ＋型エミッタ領域と電気的に接続された第２埋め込み電極と、前記複数のエミッタトレンチの間に形成されたｐ型フローティング領域とをさらに含む、項９に記載の半導体装置。
（項１１）前記ｐ型フローティング領域は、前記ｐ型ベース領域よりも深く形成され、前記エミッタトレンチの下方に回り込むオーバーラップ部を含む、項１０に記載の半導体装置。
この構成によれば、ｎ＋型エミッタ領域に接続された第２埋め込み電極が埋め込まれたエミッタトレンチ（以下、「エミッタ接合トレンチ」という）の底部までｐ型フローティング領域（オーバーラップ部）が形成されているので、スイッチングオフ動作時にエミッタ接合トレンチに負荷するコレクタ−エミッタ電圧を緩和することができる。そのため、急峻な電圧変化（ｄｖ／ｄｔ）に対してデバイスの破壊を防止することができる。
また、ｐ型ベース領域よりも深いｐ型フローティング領域によって耐圧を向上できる一方、ｐ型ベース領域は浅くてもよいので、ｐ型ベース領域の深さを適切に設計することによってオン電圧の上昇を抑制することもできる。
（項１２）前記オーバーラップ部は、前記エミッタトレンチの幅方向中央に対して前記ゲートトレンチの近い側に位置する端部を有している、項１１に記載の半導体装置。
この構成により、エミッタ接合トレンチにかかるコレクタ−エミッタ電圧を、より良好に緩和することができる。
（項１３）前記埋め込み絶縁膜は、０．５μｍ以上の厚さを有している、項１〜１２のいずれか一項に記載の半導体装置。
（項１４）前記ダミートレンチは、前記ゲートトレンチとの間に２μｍ以下の間隔を隔てて配置されている、項１〜１３のいずれか一項に記載の半導体装置。
（項１５）前記ｎ＋型エミッタ領域は、１×１０１９ｃｍ−３〜５×１０２０ｃｍ−３のｎ型ドーパント濃度を有している、項１〜１４のいずれか一項に記載の半導体装置。
（項１６）前記ｐ型ベース領域は、１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３のｐ型ドーパント濃度を有している、項１〜１５のいずれか一項に記載の半導体装置。
（項１７）前記ｎ−型ドリフト領域は、１×１０１３ｃｍ−３〜５×１０１４ｃｍ−３のｎ型ドーパント濃度を有している、項１〜１６のいずれか一項に記載の半導体装置。
（項１８）前記ｐ＋型コレクタ領域は、１×１０１５ｃｍ−３〜２×１０１９ｃｍ−３のｐ型ドーパント濃度を有している、項１〜１７のいずれか一項に記載の半導体装置。
次に、本発明を実施例に基づいて説明するが、本発明は下記の実施例によって限定されるものではない。
図２に示す半導体装置１の構造に関して、本発明の耐圧向上の効果を実証するため、ゲートトレンチ１０とエミッタトレンチ１４との間隔Ｌ３が互いに異なる４種類のデバイスに対して耐圧試験を行った。結果を図１６に示す。図１６によると、トレンチ間隔Ｌ３が０．８μｍでは１４７２Ｖ、１．３５μｍでは１４５６Ｖ、２μｍでは１４３５Ｖであり、いずれも良好な耐圧性能であることが確認できた。一方、トレンチ間隔Ｌ３が２．８μｍのデバイスは、耐圧が１３２０Ｖに留まり、トレンチ間隔Ｌ３が２μｍ以下のデバイスに対して耐圧性能が劣っていた。
次に、図１１に示す半導体装置１０１の構造に関して、短絡耐量とオン電圧（ＶＣＥ）とのトレードオフの関係の改善効果が、ゲートトレンチ１０８とダミートレンチ１０９との間隔Ｌ１によってどのように変化するかを確認するため、当該間隔Ｌ１が互いに異なる４種類のデバイスのＶＣＥ−ＩＣｆ特性を調べた。結果を図１７に示す。図１７において、デバイスＡ（トレンチ間隔Ｌ１＝２μｍ 一点鎖線）およびデバイスＣ（トレンチ間隔Ｌ１＝３．５μｍ 破線）とした。
図１７によると、トレンチ間隔Ｌ１が狭いほど、立ち上がりのＶＣＥ（ｓａｔ）が低く、定常損失が低いことが確認できた（図１７の右下拡大図参照）。また、ＩＣｆの高電流域では、トレンチの微細化（ｐ型ベース領域１１１の体積低減）によって飽和電流密度が低くなっており、短絡耐量が向上していることが確認できた。
１ 半導体装置
２ 半導体基板
３ 裏面
４ ｐ＋型コレクタ領域
５ ｎ型バッファ領域
６ ｎ−型ドリフト領域
７ 表面
８ アクティブ領域
９ 非アクティブ領域
１０ ゲートトレンチ
１２ ｐ型ベース領域
１３ ｎ＋型エミッタ領域
１４ エミッタトレンチ
１５ ｐ型フローティング領域
１６ 絶縁膜
１７ ゲート電極
１８ 埋め込み電極
１９ ゲート絶縁膜
２０ コンタクト部
２６ 引き出し部
４１ 半導体装置
４２ ｐ型ベース領域
４３ ｐ型フローティング領域
４５ オーバーラップ部
４６ 端部
５１ 半導体装置
６１ 半導体装置
６２ エミッタトレンチ
７１ 半導体装置
７２ コンタクト部
１０１ 半導体装置
１０２ 半導体基板
１０３ 裏面
１０４ ｐ＋型コレクタ領域
１０６ ｎ−型ドリフト領域
１０７ 表面
１０８ ゲートトレンチ
１０９ ダミートレンチ
１１０ トレンチ単位
１１１ ｐ型ベース領域
１１２ ｎ＋型エミッタ領域
１１３ ｐ＋型ベースコンタクト領域
１１４ 側面
１１５ 側面
１１６ エミッタトレンチ
１１７ ｐ型フローティング領域
１１８ 底部
１１９ オーバーラップ部
１２０ 端部
１２１ 絶縁膜
１２２ ゲート電極
１２３ 第１埋め込み電極
１２４ 第２埋め込み電極
１２５ ゲート絶縁膜
１２６ 埋め込み絶縁膜
１２７ 除去部
１２８ 上面
１３２ エミッタ電極
１４１ 半導体装置
１４２ ゲートトレンチ
１４３ ダミートレンチ
１４４ トレンチ単位
１４５ ｐ型ベース領域
１４６ ｎ＋型エミッタ領域
１４７ ｐ＋型ベースコンタクト領域
１４８ 側面
１４９ 側面
１５０ ｐ型フローティング領域
１５１ 底部
１５２ オーバーラップ部
１５３ 端部
１５４ 第１埋め込み電極
１５５ 埋め込み絶縁膜
１５６ 除去部
１５７ 上面
１５９ 角部

Claims (22)

  1. 半導体層と、
    前記半導体層に形成された複数のゲートトレンチと、
    前記複数のゲートトレンチにゲート絶縁膜を介して埋め込まれたゲート電極と、
    各前記ゲートトレンチの側方において、前記半導体層の表面側から前記ゲートトレンチの深さ方向に順に配置されたｎ＋型エミッタ領域、ｐ型ベース領域およびｎ−型ドリフト領域と、
    前記ｎ−型ドリフト領域に対して前記半導体層の裏面側に配置されたｐ＋型コレクタ領域と、
    互いに隣り合う前記複数のゲートトレンチの間に形成されたエミッタトレンチと、
    前記エミッタトレンチに絶縁膜を介して埋め込まれ、前記ｎ＋型エミッタ領域と電気的に接続された埋め込み電極とを含み、
    前記エミッタトレンチは、前記ゲートトレンチとの間にｎ−型ドリフト領域を介して２μｍ以下の間隔を隔てて配置されている、半導体装置。
  2. 前記エミッタトレンチは、複数形成されており、
    前記半導体装置は、前記複数のエミッタトレンチの間に形成されたｐ型フローティング領域をさらに含む、請求項１に記載の半導体装置。
  3. 前記ｐ型フローティング領域は、前記ｐ型ベース領域と同じ深さで形成されている、請求項２に記載の半導体装置。
  4. 前記ｐ型フローティング領域は、前記ｐ型ベース領域よりも深く形成され、前記複数のエミッタトレンチのうち前記ゲートトレンチに最も近いエミッタトレンチの下方に回り込むオーバーラップ部を含む、請求項２に記載の半導体装置。
  5. 前記オーバーラップ部は、前記エミッタトレンチの幅方向中央に対して前記ゲートトレンチの近い側に位置する端部を有している、請求項４に記載の半導体装置。
  6. 前記半導体装置は、前記半導体層に設定されたアクティブ領域および前記アクティブ領域に隣り合う非アクティブ領域と、
    前記非アクティブ領域において、前記複数のエミッタトレンチに埋め込まれた前記埋め込み電極間に跨るように前記半導体層上に配置され、前記複数の埋め込み電極に一括して接続するためのコンタクト部とを含む、請求項２〜５のいずれか一項に記載の半導体装置。
  7. 前記複数のエミッタトレンチは、互いに３μｍ以下の間隔を隔てて配置されている、請求項２〜６のいずれか一項に記載の半導体装置。
  8. 前記エミッタトレンチは、前記ゲートトレンチと同じ深さで形成されている、請求項１〜７のいずれか一項に記載の半導体装置。
  9. 前記ゲートトレンチは、前記半導体層の前記表面に沿う横方向に一対ずつ配置されており、
    前記一対のゲートトレンチは、共通の前記ｐ型ベース領域を介して前記横方向に対向している、請求項１〜８のいずれか一項に記載の半導体装置。
  10. 前記一対のゲートトレンチは、一方が他方に対して２μｍ〜７μｍの間隔を隔てて配置されている、請求項９に記載の半導体装置。
  11. 前記ｎ＋型エミッタ領域は、１×１０１９ｃｍ−３〜５×１０２０ｃｍ−３のｎ型ドーパント濃度を有している、請求項１〜１０のいずれか一項に記載の半導体装置。
  12. 前記ｐ型ベース領域は、１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３のｐ型ドーパント濃度を有している、請求項１〜１１のいずれか一項に記載の半導体装置。
  13. 前記ｎ−型ドリフト領域は、１×１０１３ｃｍ−３〜５×１０１４ｃｍ−３のｎ型ドーパント濃度を有している、請求項１〜１２のいずれか一項に記載の半導体装置。
  14. 前記ｐ＋型コレクタ領域は、１×１０１５ｃｍ−３〜２×１０１９ｃｍ−３のｐ型ドーパント濃度を有している、請求項１〜１３のいずれか一項に記載の半導体装置。
  15. 前記ｎ＋型エミッタ領域は、前記ゲートトレンチの側面から前記半導体層の表面に沿う横方向に引き出された引き出し部を選択的に有している、請求項１〜１４のいずれか一項に記載の半導体装置。
  16. 前記ゲートトレンチとの間に前記ｎ＋型エミッタ領域、前記ｐ型ベース領域および前記ｎ−型ドリフト領域が形成されるように、前記ゲートトレンチの側方に所定の間隔を空けて形成されたダミートレンチと、
    前記ダミートレンチに埋め込まれ、前記半導体層の前記表面に対して前記ダミートレンチの底側に上面を有する埋め込み絶縁膜であって、前記ダミートレンチの側面における前記表面から前記上面までの部分に前記ｐ型ベース領域の一部をコンタクト領域として選択的に露出させる埋め込み絶縁膜と、
    前記ダミートレンチの前記埋め込み絶縁膜の上方領域に埋め込まれ、前記ダミートレンチの前記側面において前記コンタクト領域に接続されたコンタクト電極とを含む、請求項１〜１５のいずれか一項に記載の半導体装置。
  17. 前記半導体装置は、前記ダミートレンチの前記埋め込み絶縁膜の下方領域に絶縁膜を介して埋め込まれた第１埋め込み電極をさらに含む、請求項１６に記載の半導体装置。
  18. 前記半導体装置は、一対の前記ダミートレンチと、当該一対のダミートレンチの間に挟まれたゲートトレンチを含むトレンチ単位を有する、請求項１７に記載の半導体装置。
  19. 前記ダミートレンチは、前記第１埋め込み電極が前記ｎ＋型エミッタ領域と電気的に接続されることによって前記エミッタトレンチを兼ねている、請求項１７または１８に記載の半導体装置。
  20. 前記半導体装置は、一対の前記ゲートトレンチと、当該一対の前記ゲートトレンチの間に挟まれたダミートレンチを含むトレンチ単位を有する、請求項１７に記載の半導体装置。
  21. 前記第１埋め込み電極は、前記ゲート電極と電気的に接続されている、請求項２０に記載の半導体装置。
  22. 前記埋め込み絶縁膜は、０．５μｍ以上の厚さを有している、請求項１６〜２１のいずれか一項に記載の半導体装置。
JP2013167477A 2012-08-21 2013-08-12 半導体装置 Active JP6190206B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2013167477A JP6190206B2 (ja) 2012-08-21 2013-08-12 半導体装置
US13/969,677 US8994102B2 (en) 2012-08-21 2013-08-19 Semiconductor device
US14/630,697 US9299820B2 (en) 2012-08-21 2015-02-25 Semiconductor device
US15/045,218 US9559195B2 (en) 2012-08-21 2016-02-16 Semiconductor device

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2012182168 2012-08-21
JP2012182169 2012-08-21
JP2012182168 2012-08-21
JP2012182169 2012-08-21
JP2013167477A JP6190206B2 (ja) 2012-08-21 2013-08-12 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2017150903A Division JP6564821B2 (ja) 2012-08-21 2017-08-03 半導体装置

Publications (2)

Publication Number Publication Date
JP2014060386A true JP2014060386A (ja) 2014-04-03
JP6190206B2 JP6190206B2 (ja) 2017-08-30

Family

ID=50147220

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013167477A Active JP6190206B2 (ja) 2012-08-21 2013-08-12 半導体装置

Country Status (2)

Country Link
US (3) US8994102B2 (ja)
JP (1) JP6190206B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016171150A (ja) * 2015-03-11 2016-09-23 株式会社東芝 半導体装置
JP2017103400A (ja) * 2015-12-03 2017-06-08 富士電機株式会社 半導体装置
JP2019012813A (ja) * 2017-06-29 2019-01-24 株式会社東芝 絶縁ゲート型バイポーラトランジスタ
JP2020136591A (ja) * 2019-02-25 2020-08-31 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6284314B2 (ja) 2012-08-21 2018-02-28 ローム株式会社 半導体装置
JP6190206B2 (ja) 2012-08-21 2017-08-30 ローム株式会社 半導体装置
US20150118810A1 (en) * 2013-10-24 2015-04-30 Madhur Bobde Buried field ring field effect transistor (buf-fet) integrated with cells implanted with hole supply path
JP6226786B2 (ja) * 2014-03-19 2017-11-08 三菱電機株式会社 半導体装置およびその製造方法
JP6566512B2 (ja) 2014-04-15 2019-08-28 ローム株式会社 半導体装置および半導体装置の製造方法
US9231091B2 (en) 2014-05-12 2016-01-05 Infineon Technologies Ag Semiconductor device and reverse conducting insulated gate bipolar transistor with isolated source zones
US9570577B2 (en) 2014-05-12 2017-02-14 Infineon Technologies Ag Semiconductor device and insulated gate bipolar transistor with source zones formed in semiconductor mesas
JP6420175B2 (ja) * 2014-05-22 2018-11-07 ルネサスエレクトロニクス株式会社 半導体装置
DE112015004505T5 (de) * 2015-01-13 2017-11-30 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
DE112015006006T5 (de) * 2015-01-14 2017-10-26 Mitsubishi Electric Corporation Halbleitervorrichtung und verfahren zum herstellen dieser
CN107210322B (zh) * 2015-07-07 2020-11-06 富士电机株式会社 半导体装置
CN106449741B (zh) * 2015-08-06 2019-04-05 常州中明半导体技术有限公司 一种绝缘栅双极型晶体管器件结构
US20180204909A1 (en) * 2015-08-26 2018-07-19 Mitsubishi Electric Corporation Semiconductor device
US10367085B2 (en) 2015-08-31 2019-07-30 Littelfuse, Inc. IGBT with waved floating P-Well electron injection
US9780202B2 (en) * 2015-08-31 2017-10-03 Ixys Corporation Trench IGBT with waved floating P-well electron injection
JP6584893B2 (ja) * 2015-09-25 2019-10-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN105226090B (zh) * 2015-11-10 2018-07-13 株洲中车时代电气股份有限公司 一种绝缘栅双极晶体管及其制作方法
JP6786316B2 (ja) * 2016-09-12 2020-11-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN107958906B (zh) * 2016-10-14 2023-06-23 富士电机株式会社 半导体装置
CN110036488B (zh) * 2016-12-09 2023-10-31 国立大学法人九州工业大学 绝缘栅双极型晶体管器件、半导体器件的生产方法以及绝缘栅双极型晶体管器件的生产方法
CN106783952A (zh) * 2016-12-23 2017-05-31 株洲中车时代电气股份有限公司 一种沟槽栅igbt器件
CN108417621A (zh) * 2017-02-10 2018-08-17 中芯国际集成电路制造(上海)有限公司 绝缘栅双极型晶体管及其形成方法
JP2019012762A (ja) 2017-06-30 2019-01-24 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US10388726B2 (en) * 2017-10-24 2019-08-20 Semiconductor Components Industries, Llc Accumulation enhanced insulated gate bipolar transistor (AEGT) and methods of use thereof
DE102018107568B4 (de) * 2018-03-29 2021-01-07 Infineon Technologies Ag Leistungshalbleitertransistor, sowie Verfahren zur Verarbeitung eines Leistungshalbleitertransistors
JP7346170B2 (ja) * 2019-08-30 2023-09-19 株式会社東芝 半導体装置及び半導体モジュール
CN110600454B (zh) * 2019-09-29 2021-03-23 南京芯长征科技有限公司 低emi深沟槽隔离沟槽型功率半导体器件及其制备方法
JP7331720B2 (ja) * 2020-02-06 2023-08-23 三菱電機株式会社 半導体装置
CN111261713B (zh) * 2020-03-25 2022-09-09 广东芯聚能半导体有限公司 沟槽型igbt器件结构
KR102437047B1 (ko) * 2020-12-11 2022-08-26 현대모비스 주식회사 전력 반도체 소자 및 전력 반도체 칩
JP7475265B2 (ja) * 2020-12-14 2024-04-26 三菱電機株式会社 半導体装置及び半導体装置の製造方法
US11776955B2 (en) * 2021-04-15 2023-10-03 Renesas Electronics Corporation Semiconductor device

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04251983A (ja) * 1991-01-09 1992-09-08 Toshiba Corp 半導体装置
JP2003324197A (ja) * 2002-04-30 2003-11-14 Rohm Co Ltd 半導体装置およびその製造方法
JP2004273921A (ja) * 2003-03-11 2004-09-30 Toshiba Corp 絶縁ゲート型半導体装置およびその製造方法
JP2007311557A (ja) * 2006-05-18 2007-11-29 Toshiba Corp 半導体装置及びその製造方法
JP2008091853A (ja) * 2006-09-07 2008-04-17 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
JP2009054903A (ja) * 2007-08-29 2009-03-12 Fuji Electric Device Technology Co Ltd トレンチ型絶縁ゲート半導体装置
JP2009277792A (ja) * 2008-05-13 2009-11-26 Mitsubishi Electric Corp 半導体装置
JP2010283128A (ja) * 2009-06-04 2010-12-16 Mitsubishi Electric Corp 電力用半導体装置
JP2011165928A (ja) * 2010-02-10 2011-08-25 Toyota Central R&D Labs Inc 絶縁ゲートバイポーラトランジスタ
WO2011111500A1 (ja) * 2010-03-09 2011-09-15 富士電機システムズ株式会社 半導体装置
JP2011204803A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 半導体装置
JP2011204716A (ja) * 2010-03-24 2011-10-13 Mitsubishi Electric Corp 電力半導体装置およびその製造方法
JP2012151470A (ja) * 2011-01-17 2012-08-09 Infineon Technologies Austria Ag 半導体素子および逆導通ｉｇｂｔ

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1089343A3 (en) * 1999-09-30 2003-12-17 Kabushiki Kaisha Toshiba Semiconductor device with trench gate
EP1353385B1 (en) 2001-01-19 2014-09-24 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
JP5128100B2 (ja) * 2006-09-29 2013-01-23 三菱電機株式会社 電力用半導体装置
JP5969771B2 (ja) 2011-05-16 2016-08-17 ルネサスエレクトロニクス株式会社 Ｉｅ型トレンチゲートｉｇｂｔ
JP6190206B2 (ja) 2012-08-21 2017-08-30 ローム株式会社 半導体装置

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04251983A (ja) * 1991-01-09 1992-09-08 Toshiba Corp 半導体装置
JP2003324197A (ja) * 2002-04-30 2003-11-14 Rohm Co Ltd 半導体装置およびその製造方法
JP2004273921A (ja) * 2003-03-11 2004-09-30 Toshiba Corp 絶縁ゲート型半導体装置およびその製造方法
JP2007311557A (ja) * 2006-05-18 2007-11-29 Toshiba Corp 半導体装置及びその製造方法
JP2008091853A (ja) * 2006-09-07 2008-04-17 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
JP2009054903A (ja) * 2007-08-29 2009-03-12 Fuji Electric Device Technology Co Ltd トレンチ型絶縁ゲート半導体装置
JP2009277792A (ja) * 2008-05-13 2009-11-26 Mitsubishi Electric Corp 半導体装置
JP2010283128A (ja) * 2009-06-04 2010-12-16 Mitsubishi Electric Corp 電力用半導体装置
JP2011165928A (ja) * 2010-02-10 2011-08-25 Toyota Central R&D Labs Inc 絶縁ゲートバイポーラトランジスタ
WO2011111500A1 (ja) * 2010-03-09 2011-09-15 富士電機システムズ株式会社 半導体装置
JP2011204803A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 半導体装置
JP2011204716A (ja) * 2010-03-24 2011-10-13 Mitsubishi Electric Corp 電力半導体装置およびその製造方法
JP2012151470A (ja) * 2011-01-17 2012-08-09 Infineon Technologies Austria Ag 半導体素子および逆導通ｉｇｂｔ

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016171150A (ja) * 2015-03-11 2016-09-23 株式会社東芝 半導体装置
US9947574B2 (en) 2015-03-11 2018-04-17 Kabushiki Kaisha Toshiba Semiconductor device
JP2017103400A (ja) * 2015-12-03 2017-06-08 富士電機株式会社 半導体装置
US10529814B2 (en) 2015-12-03 2020-01-07 Fuji Electric Co., Ltd. Semiconductor device
JP2019012813A (ja) * 2017-06-29 2019-01-24 株式会社東芝 絶縁ゲート型バイポーラトランジスタ
JP2020136591A (ja) * 2019-02-25 2020-08-31 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7176978B2 (ja) 2019-02-25 2022-11-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20160211355A1 (en) 2016-07-21
JP6190206B2 (ja) 2017-08-30
US20150171200A1 (en) 2015-06-18
US9299820B2 (en) 2016-03-29
US8994102B2 (en) 2015-03-31
US20140054644A1 (en) 2014-02-27
US9559195B2 (en) 2017-01-31

Similar Documents

Publication Publication Date Title
JP6190206B2 (ja) 半導体装置
JP6284314B2 (ja) 半導体装置
US10777548B2 (en) Method for manufacturing semiconductor device
JP6616878B2 (ja) 半導体装置
US9673309B2 (en) Semiconductor device and method for fabricating semiconductor device
JP6844147B2 (ja) 半導体装置
US9153676B2 (en) Insulated gate bipolar transistor
EP1089343A2 (en) Semiconductor device with trench gate
JP6561611B2 (ja) 半導体装置
JP2002353456A (ja) 半導体装置及びその製造方法
JP2022121581A (ja) 半導体装置
JP2015179707A (ja) 半導体装置およびその製造方法
CN106611784A (zh) 半导体器件及其制造方法
JP6564821B2 (ja) 半導体装置
JP7327672B2 (ja) 半導体装置
JP2013251467A (ja) 半導体装置および半導体装置の製造方法
EP2674980B1 (en) Lateral-type semiconductor device and method for manufacturing same
JP6142666B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160707

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170216

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170302

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170427

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170706

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170804

R150 Certificate of patent or registration of utility model

Ref document number: 6190206

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250