CN111261713B - 沟槽型igbt器件结构 - Google Patents
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Abstract
本发明涉及一种沟槽栅型IGBT半导体器件，包括：第一导电类型的衬底；第二导电类型的漂移区，形成于所述第一导电类型的衬底内；沟槽栅极，位于所述第二导电类型的漂移区内；沟槽发射极，位于所述第二导电类型的漂移区内，且位于所述沟槽栅极一侧，与所述沟槽栅极具有间隙；绝缘隔离结构，位于所述沟槽栅极与所述沟槽发射极之间。由于采用了沟槽栅极和沟槽发射极，将沟道从横向变为纵向，减小了沟槽型IGBT器件结构沟道电阻；采用沟槽栅结构，可以缩小元胞尺寸，大大提高元胞密度，每个芯片的沟道总宽度增加，减小了沟道电阻；绝缘隔离结构有效地减小了沟槽栅极与沟槽发射极之间的无效沟槽，可以提高响应速度，增大安全工作区。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种沟槽型IGBT器件结构。
背景技术
绝缘栅双极晶体管(Insulated Gate Bipolar Transistor，IGBT)具有通态压降低、电流容量大、输入阻抗高、响应速度快和控制简单的特点，被广泛应用于工业、信息、新能源、医学、交通、军事和航空领域。
目前，IGBT朝着高功率密度、高开关速度与低功耗的方向发展，由于提高IGBT的导通压降会增强其导通时的电导调制效应，会导致IGBT在关断时大量的载流子花费更长的时间去完成复合，从而会增加IGBT的关断损耗。
为了进一步提高IGBT的功率密度、工作结温及工作的可靠性，需要继续优化降低IGBT的导通压降与关断损耗的折中关系，实现更低的功耗。
发明内容
基于此，有必要提供一种能够提高导通损耗和导通压降之间的平衡并且能够减少无效沟槽，提高响应速度，增大安全工作区的沟槽型IGBT器件结构。
为实现上述目的，本发明提供一种沟槽栅型IGBT半导体器件，包括：
第一导电类型的衬底；
第二导电类型的漂移区，形成于所述第一导电类型的衬底内；
沟槽栅极，位于所述第二导电类型的漂移区内；
沟槽发射极，位于所述第二导电类型的漂移区内，且位于所述沟槽栅极一侧，与所述沟槽栅极具有间隙；
绝缘隔离结构，位于所述沟槽栅极与所述沟槽发射极之间。
于上述实施例中，由于采用了沟槽栅极和沟槽发射极，将沟道从横向变为纵向，减小了沟槽型IGBT器件结构沟道电阻；采用沟槽栅结构，可以缩小元胞尺寸，大大提高元胞密度，每个芯片的沟道总宽度增加，减小了沟道电阻。另一方面，沟槽栅极中的多晶硅栅的面积增大，减少了分布电阻，有利于提高开关速度。可以设置绝缘隔离结构从第二导电类型的漂移区表面贯穿第二导电类型的漂移区并延伸至第一导电类型的衬底内，使得沟槽栅型IGBT半导体器件结构表面和第一导电类型的衬底存在等势作用，绝缘隔离结构底部的电势被表面限制，从而提高了器件的稳定性。绝缘隔离结构有效地减小了沟槽栅极与沟槽发射极之间的无效沟槽，可以提高响应速度，增大安全工作区。
在其中一个实施例中，所述绝缘隔离结构的上表面高于所述沟槽栅极的上表面及所述沟槽发射极的上表面；所述绝缘隔离结构的下表面低于所述沟槽栅极的下表面及所述沟槽发射极的下表面。
在其中一个实施例中，所述绝缘隔离结构包括氧化物填充结构，通过在所述绝缘隔离结构中设置氧化物填充结构，可以使得绝缘隔离结构形成电容器，有效地减小了沟槽栅极与沟槽发射极之间的无效沟槽，减小了沟槽型IGBT器件结构沟道电阻，可以提高响应速度，增大安全工作区。
在其中一个实施例中，所述沟槽栅极包括：
栅极，位于所述第二导电类型的漂移区内；
栅氧化层，位于所述栅极与所述第二导电类型的漂移区之间。
于上述实施例中的沟槽栅型IGBT半导体器件结构中，由于采用了沟槽栅极，将沟道从横向变为纵向，减小了沟槽型IGBT器件结构沟道电阻；采用沟槽栅极结构，可以缩小元胞尺寸，大大提高元胞密度，每个芯片的沟道总宽度增加，减小了沟道电阻。另一方面，沟槽栅极中的多晶硅栅的面积增大，减少了分布电阻，有利于提高开关速度。
在其中一个实施例中，所述沟槽发射极包括：
发射极，位于所述第二导电类型的漂移区内；
发射极氧化层，位于所述发射极与所述第二导电类型的漂移区之间。
于上述实施例中的沟槽栅型IGBT半导体器件结构中，由于采用了沟槽发射极，将沟道从横向变为纵向，减小了沟槽型IGBT器件结构沟道电阻；采用沟槽发射极结构，可以缩小元胞尺寸，大大提高元胞密度，每个芯片的沟道总宽度增加，减小了沟道电阻。
在其中一个实施例中，所述沟槽型IGBT器件结构包括若干个沿所述第一导电类型的衬底表面间隔排布的器件单元，各所述器件单元均包括：
第二导电类型的载流子埋层，位于所述第二导电类型的漂移区上；
第一导电类型的基区，位于所述第二导电类型的载流子埋层上；
第二导电类型的源区，位于所述第一导电类型的基区内；
两个所述沟槽栅极，两个所述沟槽栅极分别位于所述第一导电类型的基区相对的两侧；
两个所述沟槽发射极，两个所述沟槽发射极分别位于所述第一导电类型的基区相对的两侧，且位于所述沟槽栅极远离所述第一导电类型的基区一侧；
两个所述绝缘隔离结构，分别位于所述第一导电类型的基区相对的两侧。
于上述实施例中的沟槽栅型IGBT半导体器件结构中，可以通过设置器件单元的数量来设置沟槽栅型IGBT半导体器件结构中元胞的数量，可以增加沟槽栅型IGBT半导体器件结构的应用场景及适用范围。
在其中一个实施例中，所述沟槽型IGBT器件结构还包括空穴沟道层，位于相邻的两个所述器件单元之间，便于经由所述空穴沟道设置相邻的两个沟槽发射极的连接关系。将器件单元的发射极进行选择性(不是全部地)地引出并进行并联，这样在没有引出的发射极下方就形成了一个空穴积累区，相应地，电子的注入被增强。
在其中一个实施例中，所述沟槽型IGBT器件结构还包括：
缓冲层，位于所述第一导电类型的衬底远离所述第二导电类型的漂移区的表面。
在其中一个实施例中，所述沟槽型IGBT器件结构还包括：
集电极，位于所述缓冲层远离所述第二导电类型的漂移区的表面。
在其中一个实施例中，所述沟槽型IGBT器件结构还包括：
栅极引出电极，位于所述沟槽栅极远离所述第一导电类型的衬底的表面；
集电极引出电极，位于所述集电极远离所述第一导电类型的衬底的表面；
发射极引出电极，与所述沟槽发射极电连接。
于上述实施例中，通过设置栅极引出电极，便于经由栅极引出电极向栅极施加驱动电压；通过设置集电极引出电极，便于经由集电极引出电极输出或输出电流；通过设置发射极引出电极，便于经由发射极引出电极输出或输出电流。
附图说明
为了更好地描述和说明这里公开的那些发明的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的发明、目前描述的实施例和/或示例以及目前理解的这些发明的最佳模式中的任何一者的范围的限制。
图1显示为第一实施例中提供的沟槽栅型IGBT半导体器件结构的剖面结构示意图；
图2显示为第二实施例中提供的沟槽栅型IGBT半导体器件结构的剖面结构示意图；
图3显示为第三实施例中提供的沟槽栅型IGBT半导体器件结构的剖面结构示意图；
图4显示为第四实施例中提供的沟槽栅型IGBT半导体器件结构的剖面结构示意图；
图5显示为第五实施例中提供的沟槽栅型IGBT半导体器件结构的剖面结构示意图；
图6显示为第六实施例中提供的沟槽栅型IGBT半导体器件结构的剖面结构示意图；
附图标记说明：10-第一导电类型的衬底，20-第二导电类型的漂移区，30-沟槽栅极，40-沟槽发射极，50-绝缘隔离结构，21-第二导电类型的载流子埋层，22-第一导电类型的基区，23-第二导电类型的源区；31-栅极导电层，32-栅氧化层，33-栅极引出电极，41-发射极导电层，42-发射极氧化层，43-发射极引出电极，60-空穴沟道层，70-缓冲层，80-集电极，81-集电极引出电极。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
如图1所示，在本申请的一个实施例中提供的一种沟槽栅型IGBT半导体器件结构中，包括第一导电类型的衬底10、第二导电类型的漂移区20、沟槽栅极30、沟槽发射极40，以及绝缘隔离结构50。第二导电类型的漂移区20形成于第一导电类型的衬底10内；沟槽栅极20位于第二导电类型的漂移区20内；沟槽发射极30位于第二导电类型的漂移区20内，且位于沟槽栅极30一侧，与沟槽栅极30具有间隙；绝缘隔离结构40位于沟槽栅极30与沟槽发射极40之间。
示例的，第一导电类型的衬底10包括高电阻率的衬底，具体的，所述第一导电类型的衬底10可以包括但不仅限于第一导电类型的硅衬底、第一导电类型的氮化镓衬底或第一导电类型的锗硅衬底等等。
示例的，可以采用离子注入工艺在第一导电类型的衬底10内进行第二导电类型的离子注入，以使得所述第一导电类型的衬底10的部分区域反型为第二导电类型，以作为第二导电类型的漂移区20；第二导电类型的漂移区20的深度小于第一导电类型的衬底10的厚度。
示例的，于第二导电类型的漂移区20内形成沟槽栅极30、沟槽发射极40，以及绝缘隔离结构50，沟槽栅极30、沟槽发射极40以及绝缘隔离结构50的深度方向为后续形成的导电沟道的长度方向，沟槽栅极30、沟槽发射极40以及绝缘隔离结构50的宽度方向为后续形成的导电结构的宽度方向；沟槽栅极30、沟槽发射极40以及绝缘隔离结构50分别嵌入第二导电类型的漂移区20内，且贯穿第二导电类型的漂移区20，沟槽栅极30、沟槽发射极40以及绝缘隔离结构50的深度均小于第二导电类型的漂移区20的深度。
具体的，沟槽栅极30及沟槽发射极40分别形成于不同的沟槽(未标示出)内。绝缘隔离层结构50形成于另一沟槽内。
于上述实施例中的沟槽栅型IGBT半导体器件结构中，由于采用了沟槽栅极和沟槽发射极，将沟道从横向变为纵向，减小了沟槽型IGBT器件结构沟道电阻；采用沟槽栅结构，可以缩小元胞尺寸，大大提高元胞密度，每个芯片的沟道总宽度增加，减小了沟道电阻。另一方面，沟槽栅极中的多晶硅栅的面积增大，减少了分布电阻，有利于提高开关速度。可以设置绝缘隔离结构从第二导电类型的漂移区表面贯穿第二导电类型的漂移区并延伸至第一导电类型的衬底内，使得沟槽栅型IGBT半导体器件结构表面和第一导电类型的衬底存在等势作用，绝缘隔离结构底部的电势被表面限制，从而提高了器件的稳定性。绝缘隔离结构有效地减小了沟槽栅极与沟槽发射极之间的无效沟槽，可以提高响应速度，增大安全工作区。
进一步地，在本申请的一个实施例中提供的一种沟槽栅型IGBT半导体器件结构中，如图2所示，绝缘隔离结构50的上表面高于沟槽栅极30的上表面及沟槽发射极40的上表面；绝缘隔离结构50的下表面低于沟槽栅极30的下表面及沟槽发射极40的下表面。
于上述实施例中的沟槽栅型IGBT半导体器件结构中，通过设置所述绝缘隔离结构的上表面高于所述沟槽栅极的上表面及所述沟槽发射极的上表面，可以使得绝缘隔离结构有效地减小沟槽栅极与沟槽发射极之间的无效沟槽；设置所述绝缘隔离结构的下表面低于所述沟槽栅极的下表面及所述沟槽发射极的下表面，可以使得绝缘隔离结构在所述沟槽栅极与所述沟槽发射极之间形成电容结构，可以减小沟槽栅极与沟槽发射极之间的导通电阻。
进一步地，于上述实施例中的沟槽栅型IGBT半导体器件结构中，所述绝缘隔离结构包括氧化物填充结构。
示例的，于上述实施例中的沟槽栅型IGBT半导体器件结构中，可以采用光刻及刻蚀工艺形成沟槽。可以采用但不仅限于热氧化工艺、物理气相沉积工艺或化学气相沉积工艺于沟槽的内表面形成氧化层(譬如，氧化硅层等等)作为介质层；当然，在其他示例中也可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等形成氧化物填充结构。
于上述实施例中的沟槽栅型IGBT半导体器件结构中，通过在所述绝缘隔离结构中设置氧化物填充结构，可以使得绝缘隔离结构形成电容器，有效地减小了沟槽栅极与沟槽发射极之间的无效沟槽，减小了沟槽型IGBT器件结构沟道电阻，可以提高响应速度，增大安全工作区。
进一步地，如图3所示，在本申请的一个实施例中提供的一种沟槽栅型IGBT半导体器件结构中，沟槽栅极30包括栅极导电层31和栅氧化层32。栅极导电层31位于第二导电类型的漂移区20内；栅氧化层32位于栅极导电层31与第二导电类型的漂移区20之间。可以采用光刻及刻蚀工艺形成栅极沟槽，可以采用但不仅限于热氧化工艺于沟槽的内表面形成栅氧化层32(譬如，氧化硅层等等)；可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等形成栅极导电层31，栅极导电层31可以包括但不仅限于掺杂多晶硅层。
于上述实施例中的沟槽栅型IGBT半导体器件结构中，由于采用了沟槽栅极，将沟道从横向变为纵向，减小了沟槽型IGBT器件结构沟道电阻；采用沟槽栅极结构，可以缩小元胞尺寸，大大提高元胞密度，每个芯片的沟道总宽度增加，减小了沟道电阻。另一方面，沟槽栅极中的多晶硅栅的面积增大，减少了分布电阻，有利于提高开关速度。
进一步地，如图3所示，沟槽发射极40包括发射极导电层41和发射极氧化层42，发射极导电层41位于第二导电类型的漂移区20内；发射极氧化层42位于发射极导电层41与第二导电类型的漂移区20之间。可以采用光刻及刻蚀工艺形成发射极沟槽，可以采用但不仅限于热氧化工艺于发射极沟槽的内表面形成发射极氧化层42(譬如，氧化硅层等等)；可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等形成发射极导电层41，发射极导电层41可以包括但不仅限于掺杂多晶硅层。
于上述实施例中的沟槽栅型IGBT半导体器件结构中，由于采用了沟槽发射极，将沟道从横向变为纵向，减小了沟槽型IGBT器件结构沟道电阻；采用沟槽发射极结构，可以缩小元胞尺寸，大大提高元胞密度，每个芯片的沟道总宽度增加，减小了沟道电阻。
进一步地，如图3所示，在本申请的一个实施例中提供的一种沟槽栅型IGBT半导体器件结构中，所述沟槽型IGBT器件结构包括若干个沿所述第一导电类型的衬底表面间隔排布的器件单元，各所述器件单元均包括第二导电类型的载流子埋层21、第一导电类型的基区22、第二导电类型的源区23、两个所述沟槽栅极30、两个所述沟槽发射极40及两个所述绝缘隔离结构50。第二导电类型的载流子埋层21位于第二导电类型的漂移区20上；第一导电类型的基区22位于第二导电类型的载流子埋层21上；第二导电类型的源区23位于所述第一导电类型的基区22内；两个所述沟槽栅极30分别位于第一导电类型的基区22相对的两侧；两个所述沟槽发射极40分别位于第一导电类型的基区22相对的两侧，且位于沟槽栅极30远离第一导电类型的基区22的一侧；两个所述绝缘隔离结构50分别位于第一导电类型的基区22相对的两侧。
示例的，可以由第一导电类型的衬底10开始，可以采用离子注入工艺在第一导电类型的衬底10内进行第二导电类型的离子注入，以使得所述第一导电类型的衬底10的部分区域反型为第二导电类型，例如是N-漂移层；进一步于所述N-漂移层上表面采用离子注入工艺形成N型的载流子埋层。在进行一次深硅刻蚀后，形成多个沟槽。一个选择性的沟槽内衬氧化工序可以被施行，以形成一选择性的热氧化层，其厚度大约是200～500埃。该选择性沟槽内衬氧化层可以选择性的由薄热氧化物结合高温氧化(HTO)工序所形成。保形氧化沉积，例如HTO氧化物，通常通过具有二氯硅烷与氧的LPCVD反应器在摄氏700～900度下沉积。实施富硅氧化物沉积来将沟槽填充硅填入沟槽，随后进行退火和氧化物回蚀，以去除沟槽顶部的热氧化物，留下覆盖在衬底表面区域的氧化层。氧化物回蚀之后，进行一个垫氧化工序，以长出另一氧化层。一个氮化层沉积于此垫氧化层上方。一个终止掩膜是在边缘注入掺杂物的一个选择，以形成终止环，随后应用一个有源掩膜以形成氮化物，在去除氮化层之后，对有源区域进行定义。硅的局部氧化(LOCOS)氧化层生长于有源区域的周围。氧化氮物剥离操作被实施，随后氮化物与垫氧化层由有源区域移除，以准备在有源区域创建组件。一个牺牲氧化层生长于顶部表面之上并且随后移除，以达到移除因先前氮化物与氧化物蚀刻过程所产生的损伤，于是具有良好质量的栅极氧化层得以生成。进行多晶硅沉积之后再进行多晶硅栅极掩膜，以蚀刻并定义多晶硅栅极。进一步的，可以进行一个用以形成P-基区22的沟槽注入，随后，可以在温度超过1100摄氏度的且时间超过三十分钟的氮气环境中，驱动沟道区域并且对沟槽内的介电层进行退火。在高温退火操作后，在沟槽内富硅电介质得以形成，在介电材料中硅晶体分布于氧化层内。可以应用一源极掩膜来实现源极注入，以形成源极区域23，随后施加退火温度来对源极区域23进行退火与驱动。
于上述实施例中的沟槽栅型IGBT半导体器件结构中，可以通过设置器件单元的数量来设置沟槽栅型IGBT半导体器件结构中元胞的数量，可以增加沟槽栅型IGBT半导体器件结构的应用场景及适用范围。
进一步地，在本申请的一个实施例中提供的一种沟槽栅型IGBT半导体器件结构中，如图4所示，还包括缓冲层70，缓冲层70位于所述第一导电类型的衬底10远离第二导电类型的漂移区20的表面。
进一步地，在本申请的一个实施例中提供的一种沟槽栅型IGBT半导体器件结构中，如图5所示，所述沟槽型IGBT器件结构还包括空穴沟道层60，位于相邻所述器件单元之间，具体的，位于相邻所述器件单元的所述沟槽发射极之间。
具体的，于相邻的两个所述沟槽发射极之间形成空穴沟道层，可以采用光刻及刻蚀工艺形成所述空穴沟道层，于所述空穴沟道层上形成导电等势条，导电等势条沿导电沟道厚度方向延伸。
于上述实施例中的沟槽栅型IGBT半导体器件结构中，便于经由所述空穴沟道设置相邻的两个沟槽发射极的连接关系。将器件单元的发射极进行选择性(不是全部地)地引出并进行并联，这样在没有引出的发射极下方就形成了一个空穴积累区，相应地，电子的注入被增强。
进一步地，在本申请的一个实施例中提供的一种沟槽栅型IGBT半导体器件结构中，如图5所示，所述沟槽型IGBT器件结构还包括集电极80，集电极80位于缓冲层70远离第二导电类型的漂移区20的表面。
进一步地，在本申请的一个实施例中提供的一种沟槽栅型IGBT半导体器件结构中，如图6所示，所述沟槽型IGBT器件结构还包括栅极引出电极33、发射极引出电极43及集电极引出电极81。发射极引出电极43与沟槽发射极40电连接；栅极引出电极33位于所述栅极导电层远离第一导电类型的衬底10的表面；集电极引出电极81位于集电极80远离所述第一导电类型的衬底10的表面。
于上述实施例中，通过设置栅极引出电极，便于经由栅极引出电极向栅极施加驱动电压；通过设置集电极引出电极，便于经由集电极引出电极输出或输出电流；通过设置发射极引出电极，便于经由发射极引出电极输出或输出电流。
具体的，于上述实施例中，栅极导电层可以包括但不仅限于多晶硅栅极，具体的，栅极导电层可以包括掺杂多晶硅栅极。
具体的，于上述实施例中，如图6所示，可以采用离子注入工艺形成载流子埋层21、基区22及源区23。基区22为第一导电类型的区域，源区23为第二导电类型的区域；更为具体的，源区23为重掺杂区域，而第一导电类型的衬底10、第二导电类型的漂移区20、第一导电类型的基区22及第二导电类型的载流子埋层21均为轻掺杂区域；所谓“重掺杂区域”是指掺杂浓度大于等于1×1018atom/cm3的区域，所谓“轻掺杂区域”是指掺杂浓度小于1×1018atom/cm3的区域。
在上述各沟槽栅型IGBT半导体器件沟槽栅型IGBT半导体器件中，在一个示例中，第一导电类型可以为P型，且第二导电类型可以为N型；在另一个示例中，第一导电类型也可以为N型，且第二导电类型可以为P型。
需要说明的是，在上述实施例中，可以通过离子注入的能量来控制第一导电类型的注入区域的深度，即第一导电类型的注入区域的深度越大所需的离子注入能量越大。
在一个示例中，导电层可以包括但不仅限于掺杂多晶硅层。
需要说明的是，导电层需从第二导电类型的漂移区表面贯穿第二导电类型的漂移区,并延伸至第一导电类型的衬底内，以使得最终形成的器件的表面和第一导电类型的衬底等电势，从而提高了器件的稳定性。
在一个示例中，栅极导电层可以包括但不仅限于多晶硅栅极，具体的，栅极可以包括掺杂多晶硅栅极。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种沟槽型IGBT器件结构，其特征在于，包括若干个沿第一导电类型的衬底表面间隔排布的器件单元，并包括：
第一导电类型的衬底；
第二导电类型的漂移区，形成于所述第一导电类型的衬底内；
沟槽栅极，位于所述第二导电类型的漂移区内；
沟槽发射极，位于所述第二导电类型的漂移区内，且位于所述沟槽栅极一侧，与所述沟槽栅极具有间隙；
采用所述沟槽栅极和沟槽发射极，将沟道从横向变为纵向；
绝缘隔离结构，位于所述沟槽栅极与所述沟槽发射极之间，所述绝缘隔离结构贯穿所述第二导电类型的漂移区并延伸至所述第一导电类型的衬底内。
2.根据权利要求1所述的沟槽型IGBT器件结构，其特征在于，所述绝缘隔离结构的上表面高于所述沟槽栅极的上表面及所述沟槽发射极的上表面；所述绝缘隔离结构的下表面低于所述沟槽栅极的下表面及所述沟槽发射极的下表面。
3.根据权利要求2所述的沟槽型IGBT器件结构，其特征在于，所述绝缘隔离结构包括氧化物填充结构。
4.根据权利要求1所述的沟槽型IGBT器件结构，其特征在于，所述沟槽栅极包括：
栅极，位于所述第二导电类型的漂移区内；
栅氧化层，位于所述栅极与所述第二导电类型的漂移区之间。
5.根据权利要求1所述的沟槽型IGBT器件结构，其特征在于，所述沟槽发射极包括：
发射极，位于所述第二导电类型的漂移区内；
发射极氧化层，位于所述发射极与所述第二导电类型的漂移区之间。
6.根据权利要求1中所述的沟槽型IGBT器件结构，其特征在于，通过设置器件单元的数量来设置沟槽栅型IGBT半导体器件结构中元胞的数量，各所述器件单元均包括：
第二导电类型的载流子埋层，位于所述第二导电类型的漂移区上；
第一导电类型的基区，位于所述第二导电类型的载流子埋层上；
第二导电类型的源区，位于所述第一导电类型的基区内；
两个所述沟槽栅极，两个所述沟槽栅极分别位于所述第一导电类型的基区相对的两侧；
两个所述沟槽发射极，两个所述沟槽发射极分别位于所述第一导电类型的基区相对的两侧，且位于所述沟槽栅极远离所述第一导电类型的基区一侧；
两个所述绝缘隔离结构，分别位于所述第一导电类型的基区相对的两侧。
7.根据权利要求6所述的沟槽型IGBT器件结构，其特征在于，还包括空穴沟道层，位于相邻的两个所述器件单元之间。
8.根据权利要求7所述的沟槽型IGBT器件结构，其特征在于，还包括：
缓冲层，位于所述第一导电类型的衬底远离所述第二导电类型的漂移区的表面。
9.根据权利要求8所述的沟槽型IGBT器件结构，其特征在于，还包括：
集电极，位于所述缓冲层远离所述第二导电类型的漂移区的表面。
10.根据权利要求9所述的沟槽型IGBT器件结构，其特征在于，还包括：
栅极引出电极，位于所述栅极导电层远离所述第一导电类型的衬底的表面；
集电极引出电极，位于所述集电极远离所述第一导电类型的衬底的表面；
发射极引出电极，与所述沟槽发射极电连接。
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Denomination of invention: Structure of grooved IGBT device Effective date of registration: 20230117 Granted publication date: 20220909 Pledgee: Bank of China Co.,Ltd. Nansha Branch of Guangdong Free Trade Pilot Area Pledgor: Guangdong core Juneng Semiconductor Co.,Ltd. Registration number: Y2023440000020 |
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