JP3979788B2 - 炭化ケイ素ディバイス - Google Patents
炭化ケイ素ディバイス Download PDFInfo
- Publication number
- JP3979788B2 JP3979788B2 JP2000559600A JP2000559600A JP3979788B2 JP 3979788 B2 JP3979788 B2 JP 3979788B2 JP 2000559600 A JP2000559600 A JP 2000559600A JP 2000559600 A JP2000559600 A JP 2000559600A JP 3979788 B2 JP3979788 B2 JP 3979788B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon carbide
- layer
- gate
- region
- ibaisu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 229910010271 silicon carbide Inorganic materials 0.000 title claims description 125
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims description 120
- 239000004065 semiconductor Substances 0.000 claims description 69
- 239000000463 material Substances 0.000 claims description 57
- 239000000758 substrate Substances 0.000 claims description 47
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 10
- 229910002601 GaN Inorganic materials 0.000 claims description 8
- 229910052738 indium Inorganic materials 0.000 claims description 5
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 238000003763 carbonization Methods 0.000 claims 1
- 108091006146 Channels Proteins 0.000 description 45
- 230000015556 catabolic process Effects 0.000 description 11
- 238000002347 injection Methods 0.000 description 7
- 239000007924 injection Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 230000002829 reductive effect Effects 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000001010 compromised effect Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
- H01L29/8083—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Crystallography & Structural Chemistry (AREA)
- Junction Field-Effect Transistors (AREA)
- Thyristors (AREA)
Description
【０００１】
［発明の技術分野］
本発明は半導体ディバイスに関し、さらに特定すると、炭化ケイ素内に形成された半導体ディバイスに関する。本発明は、特に、炭化ケイ素内に形成されたパワーディバイスに関する。
【０００２】
［発明の背景］
炭化ケイ素の物理的な特性のために、炭化ケイ素は、高温で高電力の用途に使用するために適当な半導体材料と考えられてきた。その結果、炭化ケイ素の種々の半導体ディバイスが、炭化ケイ素の有望な特性を利用する試みの中で開発されてきた。これらのディバイスには、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、接合型電界効果トランジスタ（ＪＦＥＴ）及びＡＣＣＵＦＥＴが含まれる。
【０００３】
パワーＭＯＳＦＥＴでは、ゲート電極は、適当なゲートバイアスが加えられると、ターンオン及びターンオフ制御を行う。例えば、ｎ形エンハンスメントＭＯＳＦＥＴ内のターンオンは、正のゲートバイアスの印加に応答して、伝導性のｎ形反転層がｐ形チャネル領域に形成されるときに発生する。この反転層は、ｎ形のソースとドレインとを電気的に接続し、多数キャリアがソースとドレインとの間を導通できるようにする。
【０００４】
パワーＭＯＳＦＥＴのゲート電極は、一般に二酸化シリコンの介在する絶縁層によって、導電チャネル領域から分離されている。ゲートがチャネル領域から絶縁されているので、ＭＯＳＦＥＴを導電状態に維持するために、又はＭＯＳＦＥＴをオン状態からオフ状態に若しくは逆の方向に切り換えるために、ゲート電流はほとんど必要としない。ゲート電極はＭＯＳＦＥＴのチャネル領域とコンデンサを形成するので、ゲート電流はスイッチングしている間は小さい。このため、スイッチングの間は、充電及び放電電流（「変位電流（displacement current）」）しか必要としない。絶縁されたゲート電極に関しては入力インピーダンスが高いので、ごく僅かな電流しかゲートに要しないため、ゲート駆動回路を容易に実現することができる。
【０００５】
さらに、ＭＯＳＦＥＴ内の電流の伝導は多数キャリアの移動のみによって起こるため、過剰な少数キャリアの再結合に関する遅延は存在しない。これにより、パワーＭＯＳＦＥＴのスイッチング速度は、バイポーラトランジスタやサイリスタのスイッチング速度よりも数桁高い大きさにすることができる。バイポーラトランジスタやサイリスタと違って、パワーＭＯＳＦＥＴは、スイッチング過渡現象の間に「二次降伏（second breakdown）」として周知の破壊的な故障メカニズムに合うことなく、比較的長い継続時間にわたって高い電流密度及び高電圧の印加を同時に耐えるように設計することができる。パワーＭＯＳＦＥＴの順方向の電圧降下は温度が増加するにつれて大きくなるので、パワーＭＯＳＦＥＴを容易に並列にすることもでき、これにより、並列に接続されたディバイス内の電流分布を等分にすることができる。このことは、バイポーラ接合型のトランジスタ又はサイリスタなどの、バイポーラ伝導を頼りにしているディバイスとは対照的である。バイポーラ伝導では、オン状態の電圧降下は動作温度に逆比例する。
【０００６】
しかしながら、パワーＭＯＳＦＥＴの前述した有益な特性は、少数キャリアの注入がないことから生ずる、高電圧のディバイスに対するＭＯＳＦＥＴのドリフト領域のオン時の抵抗が比較的高いことによって、一般に、相殺されてしまう。その結果、市販のシリコンＭＯＳＦＥＴの順方向の動作電流密度は、一般に、同一のオン状態の電圧降下に対するバイポーラトランジスタについての、１００〜１２０A/cm2と比較すると、６００ボルトのディバイスでは、一般に４０〜５０A/ cm2の範囲の、比較的低い値に制限されてしまう。
【０００７】
炭化ケイ素のＭＯＳＦＥＴについてのさらなる制約は、反転層を利用するＭＯＳＦＥＴの結果としても発生する。反転層を使用する結果として、炭化ケイ素のモビリティが低いことは、チャネルの抵抗率を高くする結果を生じる。従って、炭化ケイ素の好ましい特性の利点は、反転層を使用すること及び炭化ケイ素のモビリティが低いことの結果として生ずる、ＭＯＳＦＥＴディバイスの制約によって見劣りさせられてしまう。
【０００８】
ＡＣＣＵＦＥＴは、少なくともある程度、ＭＯＳＦＥＴの前記制約を克服するために開発された。ＡＣＣＵＦＥＴは、ゲートの酸化物をベースから保護するために、分離された埋込みベース層を使用する。ＡＣＣＵＦＥＴは、ＭＯＳＦＥＴにおけるような反転層ではなく、蓄積層に依存しており、このため、炭化ケイ素内のＭＯＳＦＥＴよりもはるかに高いチャネルのモビリティを有している。ＡＣＣＵＦＥＴは、Shenoy氏らの、「The Planar 6H-SiC ACCUFET: A New High-Voltage Power MOSFET Structure」、IEEE Electron Device Letters、第１８巻、Ｎｏ．１２、１９９７年１２月、の中でさらに説明されている。
【０００９】
さらに、高い動作温度では、ゲート酸化物内のファウラー−ノルドハイム（Ｆ−Ｎ）電流によるゲート酸化物の劣化のために、ＭＯＳＦＥＴ又はＡＣＣＵＦＥＴの理論的な限界を達成することができない。該酸化物内へのファウラー−ノルドハイムの注入は、ＭＯＳＦＥＴの酸化物に損傷を与えることになり、最終的には、結果としてゲート酸化物の絶縁破壊（breakdown）を引き起こして、ディバイスの故障を発生させてしまう。この絶縁破壊は、酸化物に、例えば、ＵＭＯＳＦＥＴのゲートのトレンチ内の酸化物のコーナに集まっているフィールド領域を有するＭＯＳＦＥＴの構造によってさらに悪化されることがある。Agarwal氏らの「Temperature Dependence of Fowler-Nordheim Current in 6H- and 4H-SiC MOS Capacitors」、IEEE Electron Device Letters、第１８巻、Ｎｏ．１２、１９９７年１２月を参照のこと。
【００１０】
ゲート酸化物へのＦ−Ｎ注入、すなわち「ホットエレクトロン」注入は、炭化ケイ素のバンドギャップが広いため、炭化ケイ素で形成される半導体素子ではさらに問題となる。これは、前記ゲート酸化物への反転層又は蓄積層のキャリアの注入は、炭化ケイ素の伝導帯のエッジと該ゲート酸化物の伝導帯のエッジとの間のバリア高さの関数であることによる。このため、バンドギャップが3.26 eVの4H-SiCのＦ−Ｎ電流の電流密度は、バンドギャップが2.85 eVの6H-SiCよりも高いことが判明している。Agarwal氏らの「Temperature Dependence of Fowler-Nordheim Current in 6H- and 4H-SiC MOS Capacitors」、IEEE Electron Device Letters、第１８巻、Ｎｏ．１２、１９９７年１２月を参照のこと。この問題は、高温でさらに悪化することがある。高温では、炭化ケイ素とゲートの絶縁体との間の有効なバリアの高さが、キャリアのエネルギ内の統計的な広がりによって引き下げられる。このため、SiC内では極めて魅力的に見えるディバイスが、ＭＯＳＦＥＴ及びＡＣＣＵＦＥＴなどの4H-SiCのＭＯＳベースのディバイスのオン状態及びオフ状態の両方の動作の間のゲート酸化物内のＦ−Ｎ電流の結果、時間に依存する誘電体の絶縁破壊によって制限されてしまう。
【００１１】
前記ＭＯＳＦＥＴ及びＡＣＣＵＦＥＴの代わりの接合型電界効果トランジスタ（ＪＦＥＴ）は、オン状態の電圧降下を小さくして、良好なゲートの電流及び電圧のコントロールを提供することができる。さらに、前記ＪＦＥＴは極めて信頼性が高く、また良好な高温動作を提供することができる。該ＪＦＥＴは前記ＭＯＳＦＥＴ及びＡＣＣＵＦＥＴの半導体−酸化物の界面を持っていないため、Ｆ−Ｎ電流の結果として生ずる前記酸化物の絶縁破壊は問題にはならない。しかしながら、該ＪＦＥＴは、多くの回路でその使用が制限される「ノーマリオン」ディバイスである。これは、電力システムの信頼性がゲート駆動の故障の間に危険にさらされるためである。ＪＦＥＴは、電圧の利得（ゲイン：ゲート電圧に対するドレイン電圧の比率）が比較的低いという難点もある。従って、ディバイスがオフ状態にある場合、大きなゲートバイアスが必要とされる。このＪＦＥＴの最大絶縁破壊電圧は、ゲート−ソースの絶縁破壊電圧によっても制限される。さらに、該ＪＦＥＴには大きな漏れ電流もある。
【００１２】
以上の説明からして、使いやすく、ゲートのコントロールを行うことができる、高電圧の電力炭化ケイ素における改良についての必要性がある。
【００１３】
［本発明の目的及び要約］
前述に鑑みて、本発明の１つの目的は、炭化ケイ素の電力ディバイスを提供することにある。
【００１４】
本発明のさらなる目的は、ＭＯＳディバイスに対して信頼性を高めることができる炭化ケイ素の電力ディバイスを提供することにある。
【００１５】
本発明の他の目的は、ファウラー−ノルドハイム電流の効果を減少させることができる炭化ケイ素の電力ディバイスを提供することにある。
【００１６】
本発明のさらに他の目的は、ノーマリオフの半導体素子を提供することにある。
【００１７】
本発明のこれらの目的は、ゲートにバイアスが印加されないとき、「ピンチドオフ（pinched off）」のゲート領域を作るために、半導体のゲート層及び埋込みベース領域を利用することによってゲートの絶縁体を取り除く、炭化ケイ素チャネルの半導体素子によって提供される。ゲートの絶縁層を取り除くことによって、ＭＯＳＦＥＴ及びＡＣＣＵＦＥＴに関連したＦ−Ｎ電流の問題の影響を排除することができる。バイアスをゲートに印加することによって、導電チャネルをベース領域とゲート層との間に形成して、キャリアが流れることができるようにする。ノーマリオフのディバイスをなお提供しながら、絶縁ゲートを取り除くことによって、本発明は、高温の用途に使用するためのＭＯＳＦＥＴ、ＡＣＣＵＦＥＴ及びＪＦＥＴなどの、前述したディバイスの多くの制限を克服することができる。本発明のディバイス内のチャネル領域にｐｎ接合を設けるために、ゲート層として半導体材料を使用することによって、ドリフト層内に形成されたチャネルをバッファ（buffer）して、これにより、ゲート層上の全ての「ホットエレクトロン」効果を減少させることができる。
【００１８】
本発明の特別な実施の形態においては、半導体ディバイスは、中に第１の面とチャネル領域とを有する第１の伝導形の炭化ケイ素のドリフト層を含んでいる。第２の伝導形の半導体材料の埋込みのベース領域が、チャネル領域を規定するように前記炭化ケイ素のドリフト層内に設けられる。第２の伝導形の半導体材料のゲート層が、前記炭化ケイ素のドリフト層のチャネル領域に隣接する該炭化ケイ素のドリフト層の第１の面上に形成される。ゲート接点も、該ゲート層上に形成される。
【００１９】
第１の伝導形の半導体材料のソース領域は、前記埋込みのベース領域と前記ドリフト層の第１の面との間に設けることもできる。前記ソース領域は、前記ドリフト層のキャリア濃度よりも大きいキャリア濃度にドープされる。第１の伝導形の半導体材料のドレイン領域は、半導体ディバイスが横方向の炭化ケイ素のチャネル領域を有する垂直方向のディバイスを備えるように、前記ドリフト層の第２の面に隣接して設けることもできる。
【００２０】
特別な実施の形態においては、この炭化ケイ素のチャネルの半導体ディバイスは、前記ゲート層と前記ゲート接点との間に、高くドープされた第１の伝導形の半導体材料の層を、さらに備えることができる。この層は、ディバイスの動作中にゲートをソース電流に対して制限するように、正のゲートバイアスが印加されるとき、逆バイアスされたダイオードを提供することができる。あるいはまた、そのカソードを前記ゲート接点に接続したダイオードを、ゲート電流を制限するように半導体ディバイスの外部に設けることができる。
【００２１】
本発明のさらに別の実施の形態においては、第１の伝導形がｎ形の導電性であり、第２の伝導形がｐ形の導電性である炭化ケイ素のチャネルの半導体ディバイスが提供される。あるいはまた、第１の伝導形がｐ形の導電性であり、第２の伝導形がｎ形の導電性とすることができる。
【００２２】
その上、前記炭化ケイ素のドリフト層の第１の面に対向する、該炭化ケイ素のドリフト層の第２の面に隣接する炭化ケイ素の基板を含むディバイスを提供することができる。そのようなディバイスでは、前記炭化ケイ素の基板が第１の伝導形の高濃度にドープされた炭化ケイ素の基板である、水平方向チャネルのバッファゲートのトランジスタを提供することができる。前記炭化ケイ素の基板が前記第２の伝導形の高濃度にドープされた炭化ケイ素の基板である、水平方向チャネルのバッファゲートのサイリスタを提供することもできる。いずれの場合でも、第１の伝導形がｎ形の導電性で、第２の伝導形がｐ形の導電性であるか、又は第１の伝導形がｎ形の導電性で、第２の伝導形がｐ形の導電性とすることができる。
【００２３】
本発明によるディバイスにおいては、前記埋込みベース領域及び前記ゲート層の半導体材料は、炭化ケイ素、窒化ガリウム又は窒化インジウムガリウムとすることができる。さらに、前記ソース領域を前記ベース領域に電気的に接続することができる。
【００２４】
本発明のトランジスタによる実施の形態では、炭化ケイ素チャネルのトランジスタの単位セルは、第１のキャリア濃度になるようにドープされた、第１の伝導形の炭化ケイ素の基板を含んでいる。該第１の伝導形の炭化ケイ素の第１の層は、ディバイスの所望の絶縁破壊電圧に対応するようなドーピング及び厚さを有する前記炭化ケイ素の基板上に形成される。このドーピングによって、一般に、第１のキャリア濃度よりも小さいキャリア濃度を有する前記第１の層が結果として発生する。第２の伝導形の半導体材料の埋込み領域が、炭化ケイ素の前記第１の層内に形成され、炭化ケイ素の該第１の層のチャネル領域の下側に伸びる。前記第１の伝導形の半導体材料の第１の領域が、炭化ケイ素の前記第１の層のキャリア濃度よりも大きいキャリアの濃度にドープされる。前記第１の伝導形の半導体材料の前記第１の領域が、半導体材料の前記埋込み領域と前記基板に対向し炭化ケイ素の前記第１の層のチャネル領域に隣接する、炭化ケイ素の第１の層の面との間に形成される。
【００２５】
前記第２の伝導形の半導体材料のゲート層が、炭化ケイ素の前記第１の層上に形成され、半導体材料の前記第１の領域から炭化ケイ素の前記第１の層の前記チャネル領域に伸びる。ゲート接点がまた、炭化ケイ素の前記第１の層のチャネル領域を規定するように、半導体材料の前記ゲート層上に形成される。第１のオーム金属接点が、半導体材料の前記第１の領域上に形成され、第２のオーム金属接点が、炭化ケイ素の前記第１の層に対向する前記炭化ケイ素の基板上に形成される。随意的に、高い濃度にドープされた第１の伝導形の半導体材料の層を、前記ゲート層と前記ゲート接点との間に設けることができる。
【００２６】
本発明のサイリスタの実施の形態では、炭化ケイ素チャネルのサイリスタの単位セルは、第１のキャリア濃度になるようにドープされた、第２の伝導形の炭化ケイ素の基板を含んでいる。第１の伝導形の炭化ケイ素の第１の層は、前記第１のキャリア濃度よりも小さいキャリア濃度になるようにドープされた前記炭化ケイ素の基板上に形成される。前記第２の伝導形の半導体材料の埋込み領域が、炭化ケイ素の前記第１の層内に形成され、炭化ケイ素の前記第１の層のチャネル領域の下側に伸びる。炭化ケイ素の前記第１の層のキャリア濃度よりも大きいキャリアの濃度にドープされた前記第１の伝導形の半導体材料の第１の領域が、半導体材料の前記埋込み領域と前記基板に対向し炭化ケイ素の前記第１の層のチャネル領域に隣接する、炭化ケイ素の前記第１の層の面との間に形成される。前記第２の伝導形の半導体材料のゲート層が、炭化ケイ素の前記第１の層上に形成され、半導体材料の前記第１の領域から炭化ケイ素の前記第１の層の前記チャネル領域に伸びる。ゲート接点が、炭化ケイ素の前記第１の層の前記チャネル領域を規定するように、半導体材料の前記ゲート層上に形成される。第１の接点が、半導体材料の前記第１の領域上に形成され、第２の接点が、炭化ケイ素の前記第１の層に対向する前記炭化ケイ素の基板上に形成される。随意的に、高い濃度にドープされた第１の伝導形の半導体材料の層を、前記ゲート層と前記ゲート接点との間に形成することができる。
【００２７】
本発明の前述したまた他の目的、利点的及び特徴、並びにそれらを達成する方法は、本発明の後述する詳細な説明を、好ましい典型的な実施の形態を示す添付の図面と併せて考慮すると、一層容易に明白になる。
【００２８】
［好ましい実施の形態の詳細な説明］
次に、本発明の好ましい実施の形態が示されている添付の図面を参照して、本発明を、以下、詳細に説明する。しかしながら、本発明は多くの種々の形態で具体化することができ、また本願で説明する実施の形態に限定されると解釈すべきではない。むしろ、これらの実施の形態は、この開示が周到かつ完全であり、当業者に本発明の範囲を十分に伝えるために提供される。同じの参照番号は、全体を通して同一の素子を指す。さらに、図中で示した種々の層や領域は、概略的に示されている。また、当業者は理解するように、本願で基板又は他の層の「上」に形成された層を参照することは、基板若しくは他の層の直ぐ上、又は基板若しくは他の層上に形成された中間の層上に形成された層のことを指す。また、当業者は理解するように、本発明は層に関して説明されているが、そのような層はエピタキシャルの方法又は埋込みによって形成することができる。従って、本発明は、添付の図面の中で示した相対的な寸法及び間隔に限定されるものではない。
【００２９】
図１、図３及び図５は、本発明の種々の実施の形態の単位セルを示している。これらのの単位セルを、該単位セルの両方の縦方向の周辺を忠実に描写することによって、複数の単位セルのディバイスを作ることができる。当業者が理解するように、本発明の単位セルは、ディバイスの右の縦方向の周辺に単位セルを忠実に描写することによって、単一の単位セルのディバイスを作るように利用することもできる。
【００３０】
図１に示す本発明の水平チャネルバッファゲートのトランジスタ（ＨＣＢＧＴ）は、第１の面１１を有する、第１の伝導形の炭化ケイ素の大きな単一結晶の炭化ケイ素基板１０を備えている。図１に示すように、この第１の伝導形の炭化ケイ素は、ｎ形の導電性炭化ケイ素である。この基板１０は、上面すなわち第１の面１１及び該上面の反対側の下面すなわち第２の面１３を備えている。第１の伝導形の炭化ケイ素の第１の層１２は、基板１０の第１の面１１上に形成されて、ドレイン領域を形成することができる。図１に示すように、ドレイン領域１２はn-の炭化ケイ素のドリフト層である。あるいはまた、n-基板は、該基板内にn+及びn-領域を提供するように、該基板の下面内に埋め込まれたn+領域を持つことができる。このため、本実施の形態では、該基板及び第１の層を参照することは、該基板上及び該基板中の両方に形成された層のことを指す。基板１０のキャリア濃度は、第１の層１２のキャリア濃度よりも高い。これにより、この基板はn+基板と呼ぶことができる。この基板１０には、１Ω-cm以下のシート抵抗率が好ましい。第１の層１２については、約1012 cm-3から約1017 cm-3のキャリア濃度が適している。前記基板の厚さは、約100 μmから約500 μmである。第１の層１２の厚さは、約3 μmから約500 μmである。
【００３１】
第１の層１２の中に、第２の伝導形の半導体材料１４の領域が形成され、第１の層１２とは反対の伝導形のベース領域が提供される。このベース領域１４は、エピタキシャル的に成長されるか、又は第１の層１２内に埋め込まれる。また、図１に示した実施の形態では、ベース領域１４はｐ形の導電性半導体材料で形成される。第１の層１２内には、ディバイスのソースを形成する、n+の導電性半導体材料の領域１８も形成される。図１に示すように、このソース領域１８は、ベース領域１４に接触するように形成されるが、ベース領域１４はソース領域１８を超えて、第１の層１２内に形成されるチャネル領域１５内に伸びる。n+のソース領域１８は、幅が約1μmから約5μmであることが好ましく、ゲートの下側にはできるだけ伸びないことが好ましい。例えば、この距離は約0.5μmから約3μmの範囲に広がってもよい。約1018 cm-3より大きなキャリア濃度が、n+領域１８にとってふさわしい。ベース領域１４とソース領域１８とのいずれか又は両方の半導体材料は、炭化ケイ素又は窒化ガリウム（ＧａＮ）若しくは窒化インジウムガリウム（ＩｎＧａＮ）などの他の半導体材料にすることができる。
【００３２】
ベース領域１４は、キャリア濃度が約1016 cm-3から約1018 cm-3で、厚さが約0.3μmから約5μmであることが好ましい。ベース領域１４は、ソース領域１８を約3μmから約12μm通り過ぎて伸びることが好ましい。約1018 cm-3より大きいキャリア濃度が、n+のソース領域１８にとってふさわしい。
【００３３】
図１には、ドリフト層１２上に形成され、ソース領域１８まで伸びる第２の伝導形の半導体材料のゲート層１６も示されている。ゲート層１６は半導体材料であり、絶縁体ではないので、該ゲート層１６はドリフト層１２と電気的に接触する。図１の実施の形態に示されているように、この第２の伝導形のゲート層は、ｐ形半導体材料のゲート層である。ゲート層１６の半導体材料は、炭化ケイ素又は窒化ガリウム（ＧａＮ）若しくは窒化インジウムガリウム（ＩｎＧａＮ）などの他の半導体材料とすることができる。
【００３４】
図２でさらに分かるように、ゲート接点２０がゲート層１６上に形成され、ソース接点２２がソース領域１８と電気的に接触するように形成される。図１でさらに示されるように、ソース接点は、ソース領域１８とベース領域１４との両方と接触するように形成される。ドレイン接点２４も、第１の層１２の反対側の基板１０の面上に形成される。接点２０，２２及び２４は、後述するように、オーム接点を形成するためのどのような適当な材料からでも作ることができる。
【００３５】
ｐ形のゲート層１６は、バイアス電圧がゲート接点２０に印加されるとき、チャネル領域１５内に導電チャネルが形成されるように、ゲート接点２０を第１の層１２から分離（isolate）するような働きをする。ゲート接点２０にバイアスが印加されないとき、電流がソース接点２２からドレイン接点２４に流れないように、前記チャネルはゲート層１６とベース領域１４との間をビンチオフされる。ノーマリオフ状態を実現するために、ベース領域１４とゲート層１６との間の間隔のみならず、第１の層１２、ベース領域１４及びゲート層１６のドーピングレベルも、キャリアのベース領域１４とゲート層１６との間のチャネル領域１５を空乏化するように選択する必要がある。
【００３６】
オン状態の動作では、正のバイアスがゲート接点２０に印加されるとき、電気的に導電性のチャネルが、ゲート層の下側のチャネル領域１５内に形成され、電流がソース接点２２からドレイン接点２４に流すことができる。しかしながら、ゲート層１６とソース領域１８との間のｐ／ｎ接合のために、ゲート−ソース間の接合が順方向にバイアスされたダイオードのように動作するように、ｐ／ｎ接合のビルトイン電圧よりも大きい電圧がゲートに印加される場合、電流がゲートからソースに流れることになる。本発明の１つの実施の形態においては、逆バイアスされたダイオード２３を介してゲート電圧をゲート接点に加えることによって、本発明によるディバイスのゲート電流を制限することができる。このダイオードは、図１のＨＣＢＧＴ構造から切り離された独立のディバイスとすることができる。そのような場合、ダイオード２３のカソードに接続された端子２５に、正のゲート電圧を印加する。このとき該ダイオード２３のアノードは、ゲート接点２０に電気的に接続されている。
【００３７】
図２は、図１の２つの単位セルを含むディバイスを示している。図２で分かるように、ベース領域１６は、距離Ｗだけ間隔が開いている。本発明の動作特性をコントロールするように、この距離Ｗを調整することができる。一般に、該距離Ｗが減少するにつれて、ディバイスが示す抵抗は増加するが、より効果的なチャネルのピンチオフが発生する。しかしながら、大きな値のＷを用いると、チャネル密度が減少し、Ｗが極めて大きな値の場合は、チャネル及びソースの抵抗は極めて大きくなる。さらに、隣接するベース領域間の距離Ｗは、ディバイス内の単位セルの数及び所望の動作特性に依存する。
【００３８】
前述したように、ベース領域１４は厚さが約0.3μmから約5μmで、ゲート接点２０の下側に約3μmから約12μm伸びることが好ましい。しかしながら、該ベース領域１４がゲート接点の下側に伸びる距離は、特定の用途によって変化することがある。特に、ゲート接点の下側のベース領域１４間の間隔は、チャネル領域１５内の抵抗と電界とを調整するために利用することができる。ベース領域１４間の間隔Ｗが狭くなるにつれて、ゲート層１６近傍の電界が減少する。約1μmから約20μmの間隔が好適である。前述したように、ドリフト層１２がベース領域のp+/n接合及びゲートバイアスがゼロの場合のn/p+のゲート接合のビルトイン電位によって完全に空乏化されるように、ドリフト層１２及びベース領域１４のドーピングを選択することが好ましい。
【００３９】
図３は、本発明による別のＨＣＢＧＴを示している。図３で分かるように、図１の単位セルは、さらに、ゲート層１８とゲート接点２０との間に形成された、第１の伝導形の半導体材料の第２のゲート層２６を備えている。図３に示されたこの第２のゲート層２６は、ｎ形の半導体材料である。このｎ形の半導体材料は炭化ケイ素であることが好ましいが、窒化ガリウム又は窒化インジウムガリウムから作ることもできる。第１及び第２のゲート層１６及び２６のドーピング及び厚さは、n+p+n-トランジスタの絶縁破壊（breakdown）が、印加されたゲートバイアスよりも大きいように選択される。約5 x 1016 cm-3から約1 x 1018 cm-3のキャリア濃度を、第２のゲート層２６に対して用いることができる。約0.3 μmから約3 μmの厚さは、第２のゲート層２６に対して好適であり、約0.3 μmから約3 μmの厚さは第１のゲート層１６に好ましい。しかしながら、当業者が理解するように、様々な他のレベルのドーピング及び厚さを、ゲート層１６及び２６を形成する材料によって使用することができる。図３の単位セルを取り入れるディバイスの他の特性は、図１に関して本実施の形態で明確に述べたものと本質的に同一である。
【００４０】
第２のゲート層２６を含むことによって、逆バイアスされたｐ／ｎ接合をＨＣＢＧＴのゲート構造の中に組み込み、正のバイアスがゲート端子に印加されるとき、ゲート接点２０からソース接点２２への電流の流れを阻止することができる。従って、図３の単位セルを組み入れているディバイスは、ゲート電流を避けるために外部のダイオードを必要としない。
【００４１】
図４は、本発明による水平チャネルのバッファゲートのサイリスタ（horizontal channel buffered gate thyristor:ＨＣＢＧＴｈ）を示している。図４で分かるように、ＨＣＢＧＴｈの構造は、前記ＨＣＢＧＴの構造と同様である。基板１０は、第１の伝導形の半導体材料で形成されている。図４に示すように、該基板は、このため、ｎ形の炭化ケイ素の基板又は、前述したように、ｎ形の炭化ケイ素の層とすることができる。図４のディバイスと図３のそれとの間の主な相違は、前記基板上に形成された領域の伝導形が、図３のそれらの逆であることである。従って、前記ドリフト層はp-のドリフト層１２’であり、前記ベース領域はn+のベース領域１４’であり、前記第１のゲート層はｎ形のゲート層１６’であり、また前記第２のゲート層はｐ形のゲート層２６’である。さらに、図１〜図３のソース領域１８及びソース接点２２は、p+のエミッタ領域及びエミッタ接点２２であるエミッタ領域１８’となり、ドレイン接点２４はコレクタ接点２４となる。そのようなディバイスでは、バイアスがゲート接点２０に印加されると、電流がエミッタ接点２２からコレクタ接点２４に流れる。ｎ形及びｐ形領域についての適当なキャリア濃度及び寸法は、図１〜図３のディバイスのｎ形及びｐ形領域のものと同程度である。
【００４２】
図４に示したＨＣＢＧＴｈには、内部のゲートダイオードを提供するために、オプションのｐ形層２６’が含まれている。当業者なら理解するように、図１の構造に類似した構造を提供するために、この層を取り除くことができる。そのような場合、ディバイスが動作しているとき、ゲート電流をコントロールするために、外付けのダイオードを利用することができる。
【００４３】
図５は、本発明のさらに別の実施の形態を示している。図１〜図４のそれぞれのディバイスでは、前記ソース接点２２及び前記埋込みのベース領域１４は、電気的に短絡されていた。しかしながら、図５の実施の形態では、ゲート接点２０及び第１のゲート層１６は、第３の寸法で前記ベース領域に短絡されている。ソース接点２２’は、ドリフト層１２の部分だけ前記ベース領域から離れている。図５で示したＨＣＢＧＴは、内部のゲートダイオードを提供するために、オプションのｎ形層２６を含んでいる。当業者が理解するように、図１の構造に類似した構造を提供するために、この層を取り除くことができる。そのような場合、ディバイスが動作しているときにゲート電流をコントロールするために、外付けのダイオードを利用することができる。さらに、図４の構造体は、そのベース領域を前記ゲート層及びゲート接点に電気的に接続したサイリスタを提供するために、図５に反映したように、そのゲートの設計を修正することもできる。
【００４４】
図５に示すように、前記ｐ形のベース領域１４を前記ゲート層１６に短絡することによって、一層効果的なピンチオフを行うことができる。この場合、前記空乏領域が、１つの方向だけ（図１〜図４の構造体のように）ではなく、両方の方向（頂部及び底部）からチャネル内に伸びる。これは、オン状態の動作の間にチャネル領域を比較的広くすることができ、これにより、ディバイスのオン状態の抵抗を減らすことができる。
【００４５】
ｎ形の伝導性である前記第１の伝導形と、ｐ形の伝導性である前記第２の伝導形とに関して、前述のディバイスを説明してきたが、当業者が理解するように、本発明の教示により、相補形ディバイスも作ることができる。従って、前記第１の伝導形をｐ形の伝導性に、前記第２の伝導形をｎ形の伝導性にすることができる。
【００４６】
当業者は理解するように、本発明の種々の実施の形態は、従来の半導体製造技術を利用して製造することができる。しかしながら、エピタキシャル層１２の形成に関しては、米国特許第４，９１２，０６４号に説明されているような、エピタキシャル成長プロセスを利用して、この層を基板１０上に成長させることが好ましい。この米国特許の公開内容は、参照することによって、あたかも完全に説明されているように本願に組み込まれる。あるいはまた、前述したように、軽くドープされた基板を、基板１０をより高くドープするようになされた埋込みとして利用することができる。
【００４７】
本発明によるディバイスは、ディバイスを取り巻くメサをエッチングすることによって、エッジ終端させることもできる。このメサ（図示せず）は、前記第１の層１２を通って基板１０まで伸びることができる。あるいはまた、このメサは、部分的に前記第１の層１２を通って伸びることができる。そのような場合では、約100Åから約5μmの深さで、メサのエッジから約5μmから約500μmの距離離に、イオンを露出した層１２内に注入することができる。そのような注入は、ブロッキングモードの動作の間に、主接合から終端領域のエッジまで、電界の中で徐々に減少できるので好ましい。約5 x 1015 cm-3から約1 x 1017 cm-3までのキャリア濃度を利用して、メサを取り囲む第１の層１２とは反対の伝導形の低いドープ領域を形成することができる。次いで、いずれの場合でも、メサの露出した表面上（図示せず）に不活性化層（passivation layer）を形成する。そのような不活性化層は、SiO2若しくは他の好適な材料又は当業者に周知の積み重ねたパシバント（passivant）とすることができる。
【００４８】
前述したそれぞれの実施の形態においては、前記基板及び層は、６Ｈ，４Ｈ，１５Ｒ又は３Ｃの炭化ケイ素のグループから選択される炭化ケイ素から形成することができるが、４Ｈの炭化ケイ素が前述したそれぞれのディバイスに対して好ましい。オーム接点用の好適な金属には、ニッケル、ケイ化タンタル及びプラチナが含まれる。さらに、アルミニウム／チタンの接点も、本発明のオーム接点を形成するために使用することができる。これらの特定の金属を述べてきたが、炭化ケイ素が使われるオーム接点を形成する、当業者に周知の他の全ての金属を使用することができる。
【００４９】
前述したディバイスのエピタキシャル層及び注入された領域のキャリア濃度又はドーピングレベルに関しては、一般に、p+又はn+の伝導形の領域であり、エピタキシャル層は、過度の結晶欠陥又はエピタキシャル欠陥を引き起こすことなく、できるだけ高濃度にドーピングする必要がある。ｐ形領域を作る好適なドーパントには、アルミニウム、ホウ素又はガリウムが含まれる。ｎ形領域を作る好適なドーパントには、窒素及びリンが含まれる。アルミニウムはp+領域に対して好ましいドーパントであり、米国特許第５，０８７，５７６号に記載されているような高温イオン注入法を用いて、また、約1000℃と約1500℃との間の温度を使用して、アルミニウムを前記p+領域に注入することが好ましい。この米国特許の公開内容は、参照することによって、あたかも完全に説明されているように本願に組み込まれる。
【００５０】
前述したディバイスは、ＭＯＳＦＥＴ又はＡＣＣＵＦＥＴのゲートの絶縁層ではなく、半導体材料を用いてゲート領域をバッファリングすることによって、Ｆ−Ｎ電流の影響を減らすことができる。このバッファ層は、Ｆ−Ｎ電流を効果的に減少させることができ、これにより、そのような電流の結果として生じるディバイスの劣化を少なくすることができる。さらに、本発明によるディバイスは、「ノーマリオフ」ディバイスとすることができ、これにより、多くの用途においてＪＦＥＴの制約を克服することができる。チャネル領域が水平であるため、垂直に壁のあるＪＦＥＴよりも、はるかに大きなゲートを形成することができる。このため、好都合なブロッキングのゲイン／オン抵抗の矛盾する動作（trade off）を行うことができる。一般に、ゲート領域が大きくなると、ブロッキングゲインが高くなり、漏れ電流が小さくなる。ＨＣＢＧＴはノーマリオフのディバイスであるため、大きなゲート領域を必要とするが、これは垂直方向のゲート構造では可能でない。
【００５１】
ＨＣＢＧＴのオン状態の動作の間の導電チャネルは、p+のゲート１６とｐ形のベース領域１４との間の非空乏化部分に形成された、三次元バルク（3-D bulk）の炭化ケイ素である。これは、二次元シートの電荷を用いて動作するＭＯＳのコントロールディバイスと対照的である。ＨＣＢＧＴ内の伝導がバルクの、低くドープされた炭化ケイ素内で起こるため、キャリアのモビリティをＭＯＳゲートのディバイスよりもはるかに高くすることができる（１０〜１００倍）。前記導電チャネルが接合部から離れているため、ホットエレクトロンの注入はＨＣＢＧＴ設計では発生せず、このため、そのような注入による損傷は生じない。従って、本発明は、長期間にわたって、高電圧、大電流及び高い動作温度で動作することができるディバイスを提供することができる。
【００５２】
図面及び明細書において、本発明の典型的な好ましい実施の形態を開示してきた。特別な用語を使用したが、一般的なまた説明する感覚でのみそれらを使用しているのであり、限定する目的ではない。本発明の請求範囲は、添付の特許請求の範囲の中に記載される。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態の単位セルの断面図である。
【図２】 本発明による２つの単位セルのディバイスの断面図である。
【図３】 本発明の第２の実施の形態の断面図である。
【図４】 本発明の第３の実施の形態の断面図である。
【図５】 本発明の第４の実施の形態の断面図である。
［発明の技術分野］
本発明は半導体ディバイスに関し、さらに特定すると、炭化ケイ素内に形成された半導体ディバイスに関する。本発明は、特に、炭化ケイ素内に形成されたパワーディバイスに関する。
【０００２】
［発明の背景］
炭化ケイ素の物理的な特性のために、炭化ケイ素は、高温で高電力の用途に使用するために適当な半導体材料と考えられてきた。その結果、炭化ケイ素の種々の半導体ディバイスが、炭化ケイ素の有望な特性を利用する試みの中で開発されてきた。これらのディバイスには、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、接合型電界効果トランジスタ（ＪＦＥＴ）及びＡＣＣＵＦＥＴが含まれる。
【０００３】
パワーＭＯＳＦＥＴでは、ゲート電極は、適当なゲートバイアスが加えられると、ターンオン及びターンオフ制御を行う。例えば、ｎ形エンハンスメントＭＯＳＦＥＴ内のターンオンは、正のゲートバイアスの印加に応答して、伝導性のｎ形反転層がｐ形チャネル領域に形成されるときに発生する。この反転層は、ｎ形のソースとドレインとを電気的に接続し、多数キャリアがソースとドレインとの間を導通できるようにする。
【０００４】
パワーＭＯＳＦＥＴのゲート電極は、一般に二酸化シリコンの介在する絶縁層によって、導電チャネル領域から分離されている。ゲートがチャネル領域から絶縁されているので、ＭＯＳＦＥＴを導電状態に維持するために、又はＭＯＳＦＥＴをオン状態からオフ状態に若しくは逆の方向に切り換えるために、ゲート電流はほとんど必要としない。ゲート電極はＭＯＳＦＥＴのチャネル領域とコンデンサを形成するので、ゲート電流はスイッチングしている間は小さい。このため、スイッチングの間は、充電及び放電電流（「変位電流（displacement current）」）しか必要としない。絶縁されたゲート電極に関しては入力インピーダンスが高いので、ごく僅かな電流しかゲートに要しないため、ゲート駆動回路を容易に実現することができる。
【０００５】
さらに、ＭＯＳＦＥＴ内の電流の伝導は多数キャリアの移動のみによって起こるため、過剰な少数キャリアの再結合に関する遅延は存在しない。これにより、パワーＭＯＳＦＥＴのスイッチング速度は、バイポーラトランジスタやサイリスタのスイッチング速度よりも数桁高い大きさにすることができる。バイポーラトランジスタやサイリスタと違って、パワーＭＯＳＦＥＴは、スイッチング過渡現象の間に「二次降伏（second breakdown）」として周知の破壊的な故障メカニズムに合うことなく、比較的長い継続時間にわたって高い電流密度及び高電圧の印加を同時に耐えるように設計することができる。パワーＭＯＳＦＥＴの順方向の電圧降下は温度が増加するにつれて大きくなるので、パワーＭＯＳＦＥＴを容易に並列にすることもでき、これにより、並列に接続されたディバイス内の電流分布を等分にすることができる。このことは、バイポーラ接合型のトランジスタ又はサイリスタなどの、バイポーラ伝導を頼りにしているディバイスとは対照的である。バイポーラ伝導では、オン状態の電圧降下は動作温度に逆比例する。
【０００６】
しかしながら、パワーＭＯＳＦＥＴの前述した有益な特性は、少数キャリアの注入がないことから生ずる、高電圧のディバイスに対するＭＯＳＦＥＴのドリフト領域のオン時の抵抗が比較的高いことによって、一般に、相殺されてしまう。その結果、市販のシリコンＭＯＳＦＥＴの順方向の動作電流密度は、一般に、同一のオン状態の電圧降下に対するバイポーラトランジスタについての、１００〜１２０A/cm2と比較すると、６００ボルトのディバイスでは、一般に４０〜５０A/ cm2の範囲の、比較的低い値に制限されてしまう。
【０００７】
炭化ケイ素のＭＯＳＦＥＴについてのさらなる制約は、反転層を利用するＭＯＳＦＥＴの結果としても発生する。反転層を使用する結果として、炭化ケイ素のモビリティが低いことは、チャネルの抵抗率を高くする結果を生じる。従って、炭化ケイ素の好ましい特性の利点は、反転層を使用すること及び炭化ケイ素のモビリティが低いことの結果として生ずる、ＭＯＳＦＥＴディバイスの制約によって見劣りさせられてしまう。
【０００８】
ＡＣＣＵＦＥＴは、少なくともある程度、ＭＯＳＦＥＴの前記制約を克服するために開発された。ＡＣＣＵＦＥＴは、ゲートの酸化物をベースから保護するために、分離された埋込みベース層を使用する。ＡＣＣＵＦＥＴは、ＭＯＳＦＥＴにおけるような反転層ではなく、蓄積層に依存しており、このため、炭化ケイ素内のＭＯＳＦＥＴよりもはるかに高いチャネルのモビリティを有している。ＡＣＣＵＦＥＴは、Shenoy氏らの、「The Planar 6H-SiC ACCUFET: A New High-Voltage Power MOSFET Structure」、IEEE Electron Device Letters、第１８巻、Ｎｏ．１２、１９９７年１２月、の中でさらに説明されている。
【０００９】
さらに、高い動作温度では、ゲート酸化物内のファウラー−ノルドハイム（Ｆ−Ｎ）電流によるゲート酸化物の劣化のために、ＭＯＳＦＥＴ又はＡＣＣＵＦＥＴの理論的な限界を達成することができない。該酸化物内へのファウラー−ノルドハイムの注入は、ＭＯＳＦＥＴの酸化物に損傷を与えることになり、最終的には、結果としてゲート酸化物の絶縁破壊（breakdown）を引き起こして、ディバイスの故障を発生させてしまう。この絶縁破壊は、酸化物に、例えば、ＵＭＯＳＦＥＴのゲートのトレンチ内の酸化物のコーナに集まっているフィールド領域を有するＭＯＳＦＥＴの構造によってさらに悪化されることがある。Agarwal氏らの「Temperature Dependence of Fowler-Nordheim Current in 6H- and 4H-SiC MOS Capacitors」、IEEE Electron Device Letters、第１８巻、Ｎｏ．１２、１９９７年１２月を参照のこと。
【００１０】
ゲート酸化物へのＦ−Ｎ注入、すなわち「ホットエレクトロン」注入は、炭化ケイ素のバンドギャップが広いため、炭化ケイ素で形成される半導体素子ではさらに問題となる。これは、前記ゲート酸化物への反転層又は蓄積層のキャリアの注入は、炭化ケイ素の伝導帯のエッジと該ゲート酸化物の伝導帯のエッジとの間のバリア高さの関数であることによる。このため、バンドギャップが3.26 eVの4H-SiCのＦ−Ｎ電流の電流密度は、バンドギャップが2.85 eVの6H-SiCよりも高いことが判明している。Agarwal氏らの「Temperature Dependence of Fowler-Nordheim Current in 6H- and 4H-SiC MOS Capacitors」、IEEE Electron Device Letters、第１８巻、Ｎｏ．１２、１９９７年１２月を参照のこと。この問題は、高温でさらに悪化することがある。高温では、炭化ケイ素とゲートの絶縁体との間の有効なバリアの高さが、キャリアのエネルギ内の統計的な広がりによって引き下げられる。このため、SiC内では極めて魅力的に見えるディバイスが、ＭＯＳＦＥＴ及びＡＣＣＵＦＥＴなどの4H-SiCのＭＯＳベースのディバイスのオン状態及びオフ状態の両方の動作の間のゲート酸化物内のＦ−Ｎ電流の結果、時間に依存する誘電体の絶縁破壊によって制限されてしまう。
【００１１】
前記ＭＯＳＦＥＴ及びＡＣＣＵＦＥＴの代わりの接合型電界効果トランジスタ（ＪＦＥＴ）は、オン状態の電圧降下を小さくして、良好なゲートの電流及び電圧のコントロールを提供することができる。さらに、前記ＪＦＥＴは極めて信頼性が高く、また良好な高温動作を提供することができる。該ＪＦＥＴは前記ＭＯＳＦＥＴ及びＡＣＣＵＦＥＴの半導体−酸化物の界面を持っていないため、Ｆ−Ｎ電流の結果として生ずる前記酸化物の絶縁破壊は問題にはならない。しかしながら、該ＪＦＥＴは、多くの回路でその使用が制限される「ノーマリオン」ディバイスである。これは、電力システムの信頼性がゲート駆動の故障の間に危険にさらされるためである。ＪＦＥＴは、電圧の利得（ゲイン：ゲート電圧に対するドレイン電圧の比率）が比較的低いという難点もある。従って、ディバイスがオフ状態にある場合、大きなゲートバイアスが必要とされる。このＪＦＥＴの最大絶縁破壊電圧は、ゲート−ソースの絶縁破壊電圧によっても制限される。さらに、該ＪＦＥＴには大きな漏れ電流もある。
【００１２】
以上の説明からして、使いやすく、ゲートのコントロールを行うことができる、高電圧の電力炭化ケイ素における改良についての必要性がある。
【００１３】
［本発明の目的及び要約］
前述に鑑みて、本発明の１つの目的は、炭化ケイ素の電力ディバイスを提供することにある。
【００１４】
本発明のさらなる目的は、ＭＯＳディバイスに対して信頼性を高めることができる炭化ケイ素の電力ディバイスを提供することにある。
【００１５】
本発明の他の目的は、ファウラー−ノルドハイム電流の効果を減少させることができる炭化ケイ素の電力ディバイスを提供することにある。
【００１６】
本発明のさらに他の目的は、ノーマリオフの半導体素子を提供することにある。
【００１７】
本発明のこれらの目的は、ゲートにバイアスが印加されないとき、「ピンチドオフ（pinched off）」のゲート領域を作るために、半導体のゲート層及び埋込みベース領域を利用することによってゲートの絶縁体を取り除く、炭化ケイ素チャネルの半導体素子によって提供される。ゲートの絶縁層を取り除くことによって、ＭＯＳＦＥＴ及びＡＣＣＵＦＥＴに関連したＦ−Ｎ電流の問題の影響を排除することができる。バイアスをゲートに印加することによって、導電チャネルをベース領域とゲート層との間に形成して、キャリアが流れることができるようにする。ノーマリオフのディバイスをなお提供しながら、絶縁ゲートを取り除くことによって、本発明は、高温の用途に使用するためのＭＯＳＦＥＴ、ＡＣＣＵＦＥＴ及びＪＦＥＴなどの、前述したディバイスの多くの制限を克服することができる。本発明のディバイス内のチャネル領域にｐｎ接合を設けるために、ゲート層として半導体材料を使用することによって、ドリフト層内に形成されたチャネルをバッファ（buffer）して、これにより、ゲート層上の全ての「ホットエレクトロン」効果を減少させることができる。
【００１８】
本発明の特別な実施の形態においては、半導体ディバイスは、中に第１の面とチャネル領域とを有する第１の伝導形の炭化ケイ素のドリフト層を含んでいる。第２の伝導形の半導体材料の埋込みのベース領域が、チャネル領域を規定するように前記炭化ケイ素のドリフト層内に設けられる。第２の伝導形の半導体材料のゲート層が、前記炭化ケイ素のドリフト層のチャネル領域に隣接する該炭化ケイ素のドリフト層の第１の面上に形成される。ゲート接点も、該ゲート層上に形成される。
【００１９】
第１の伝導形の半導体材料のソース領域は、前記埋込みのベース領域と前記ドリフト層の第１の面との間に設けることもできる。前記ソース領域は、前記ドリフト層のキャリア濃度よりも大きいキャリア濃度にドープされる。第１の伝導形の半導体材料のドレイン領域は、半導体ディバイスが横方向の炭化ケイ素のチャネル領域を有する垂直方向のディバイスを備えるように、前記ドリフト層の第２の面に隣接して設けることもできる。
【００２０】
特別な実施の形態においては、この炭化ケイ素のチャネルの半導体ディバイスは、前記ゲート層と前記ゲート接点との間に、高くドープされた第１の伝導形の半導体材料の層を、さらに備えることができる。この層は、ディバイスの動作中にゲートをソース電流に対して制限するように、正のゲートバイアスが印加されるとき、逆バイアスされたダイオードを提供することができる。あるいはまた、そのカソードを前記ゲート接点に接続したダイオードを、ゲート電流を制限するように半導体ディバイスの外部に設けることができる。
【００２１】
本発明のさらに別の実施の形態においては、第１の伝導形がｎ形の導電性であり、第２の伝導形がｐ形の導電性である炭化ケイ素のチャネルの半導体ディバイスが提供される。あるいはまた、第１の伝導形がｐ形の導電性であり、第２の伝導形がｎ形の導電性とすることができる。
【００２２】
その上、前記炭化ケイ素のドリフト層の第１の面に対向する、該炭化ケイ素のドリフト層の第２の面に隣接する炭化ケイ素の基板を含むディバイスを提供することができる。そのようなディバイスでは、前記炭化ケイ素の基板が第１の伝導形の高濃度にドープされた炭化ケイ素の基板である、水平方向チャネルのバッファゲートのトランジスタを提供することができる。前記炭化ケイ素の基板が前記第２の伝導形の高濃度にドープされた炭化ケイ素の基板である、水平方向チャネルのバッファゲートのサイリスタを提供することもできる。いずれの場合でも、第１の伝導形がｎ形の導電性で、第２の伝導形がｐ形の導電性であるか、又は第１の伝導形がｎ形の導電性で、第２の伝導形がｐ形の導電性とすることができる。
【００２３】
本発明によるディバイスにおいては、前記埋込みベース領域及び前記ゲート層の半導体材料は、炭化ケイ素、窒化ガリウム又は窒化インジウムガリウムとすることができる。さらに、前記ソース領域を前記ベース領域に電気的に接続することができる。
【００２４】
本発明のトランジスタによる実施の形態では、炭化ケイ素チャネルのトランジスタの単位セルは、第１のキャリア濃度になるようにドープされた、第１の伝導形の炭化ケイ素の基板を含んでいる。該第１の伝導形の炭化ケイ素の第１の層は、ディバイスの所望の絶縁破壊電圧に対応するようなドーピング及び厚さを有する前記炭化ケイ素の基板上に形成される。このドーピングによって、一般に、第１のキャリア濃度よりも小さいキャリア濃度を有する前記第１の層が結果として発生する。第２の伝導形の半導体材料の埋込み領域が、炭化ケイ素の前記第１の層内に形成され、炭化ケイ素の該第１の層のチャネル領域の下側に伸びる。前記第１の伝導形の半導体材料の第１の領域が、炭化ケイ素の前記第１の層のキャリア濃度よりも大きいキャリアの濃度にドープされる。前記第１の伝導形の半導体材料の前記第１の領域が、半導体材料の前記埋込み領域と前記基板に対向し炭化ケイ素の前記第１の層のチャネル領域に隣接する、炭化ケイ素の第１の層の面との間に形成される。
【００２５】
前記第２の伝導形の半導体材料のゲート層が、炭化ケイ素の前記第１の層上に形成され、半導体材料の前記第１の領域から炭化ケイ素の前記第１の層の前記チャネル領域に伸びる。ゲート接点がまた、炭化ケイ素の前記第１の層のチャネル領域を規定するように、半導体材料の前記ゲート層上に形成される。第１のオーム金属接点が、半導体材料の前記第１の領域上に形成され、第２のオーム金属接点が、炭化ケイ素の前記第１の層に対向する前記炭化ケイ素の基板上に形成される。随意的に、高い濃度にドープされた第１の伝導形の半導体材料の層を、前記ゲート層と前記ゲート接点との間に設けることができる。
【００２６】
本発明のサイリスタの実施の形態では、炭化ケイ素チャネルのサイリスタの単位セルは、第１のキャリア濃度になるようにドープされた、第２の伝導形の炭化ケイ素の基板を含んでいる。第１の伝導形の炭化ケイ素の第１の層は、前記第１のキャリア濃度よりも小さいキャリア濃度になるようにドープされた前記炭化ケイ素の基板上に形成される。前記第２の伝導形の半導体材料の埋込み領域が、炭化ケイ素の前記第１の層内に形成され、炭化ケイ素の前記第１の層のチャネル領域の下側に伸びる。炭化ケイ素の前記第１の層のキャリア濃度よりも大きいキャリアの濃度にドープされた前記第１の伝導形の半導体材料の第１の領域が、半導体材料の前記埋込み領域と前記基板に対向し炭化ケイ素の前記第１の層のチャネル領域に隣接する、炭化ケイ素の前記第１の層の面との間に形成される。前記第２の伝導形の半導体材料のゲート層が、炭化ケイ素の前記第１の層上に形成され、半導体材料の前記第１の領域から炭化ケイ素の前記第１の層の前記チャネル領域に伸びる。ゲート接点が、炭化ケイ素の前記第１の層の前記チャネル領域を規定するように、半導体材料の前記ゲート層上に形成される。第１の接点が、半導体材料の前記第１の領域上に形成され、第２の接点が、炭化ケイ素の前記第１の層に対向する前記炭化ケイ素の基板上に形成される。随意的に、高い濃度にドープされた第１の伝導形の半導体材料の層を、前記ゲート層と前記ゲート接点との間に形成することができる。
【００２７】
本発明の前述したまた他の目的、利点的及び特徴、並びにそれらを達成する方法は、本発明の後述する詳細な説明を、好ましい典型的な実施の形態を示す添付の図面と併せて考慮すると、一層容易に明白になる。
【００２８】
［好ましい実施の形態の詳細な説明］
次に、本発明の好ましい実施の形態が示されている添付の図面を参照して、本発明を、以下、詳細に説明する。しかしながら、本発明は多くの種々の形態で具体化することができ、また本願で説明する実施の形態に限定されると解釈すべきではない。むしろ、これらの実施の形態は、この開示が周到かつ完全であり、当業者に本発明の範囲を十分に伝えるために提供される。同じの参照番号は、全体を通して同一の素子を指す。さらに、図中で示した種々の層や領域は、概略的に示されている。また、当業者は理解するように、本願で基板又は他の層の「上」に形成された層を参照することは、基板若しくは他の層の直ぐ上、又は基板若しくは他の層上に形成された中間の層上に形成された層のことを指す。また、当業者は理解するように、本発明は層に関して説明されているが、そのような層はエピタキシャルの方法又は埋込みによって形成することができる。従って、本発明は、添付の図面の中で示した相対的な寸法及び間隔に限定されるものではない。
【００２９】
図１、図３及び図５は、本発明の種々の実施の形態の単位セルを示している。これらのの単位セルを、該単位セルの両方の縦方向の周辺を忠実に描写することによって、複数の単位セルのディバイスを作ることができる。当業者が理解するように、本発明の単位セルは、ディバイスの右の縦方向の周辺に単位セルを忠実に描写することによって、単一の単位セルのディバイスを作るように利用することもできる。
【００３０】
図１に示す本発明の水平チャネルバッファゲートのトランジスタ（ＨＣＢＧＴ）は、第１の面１１を有する、第１の伝導形の炭化ケイ素の大きな単一結晶の炭化ケイ素基板１０を備えている。図１に示すように、この第１の伝導形の炭化ケイ素は、ｎ形の導電性炭化ケイ素である。この基板１０は、上面すなわち第１の面１１及び該上面の反対側の下面すなわち第２の面１３を備えている。第１の伝導形の炭化ケイ素の第１の層１２は、基板１０の第１の面１１上に形成されて、ドレイン領域を形成することができる。図１に示すように、ドレイン領域１２はn-の炭化ケイ素のドリフト層である。あるいはまた、n-基板は、該基板内にn+及びn-領域を提供するように、該基板の下面内に埋め込まれたn+領域を持つことができる。このため、本実施の形態では、該基板及び第１の層を参照することは、該基板上及び該基板中の両方に形成された層のことを指す。基板１０のキャリア濃度は、第１の層１２のキャリア濃度よりも高い。これにより、この基板はn+基板と呼ぶことができる。この基板１０には、１Ω-cm以下のシート抵抗率が好ましい。第１の層１２については、約1012 cm-3から約1017 cm-3のキャリア濃度が適している。前記基板の厚さは、約100 μmから約500 μmである。第１の層１２の厚さは、約3 μmから約500 μmである。
【００３１】
第１の層１２の中に、第２の伝導形の半導体材料１４の領域が形成され、第１の層１２とは反対の伝導形のベース領域が提供される。このベース領域１４は、エピタキシャル的に成長されるか、又は第１の層１２内に埋め込まれる。また、図１に示した実施の形態では、ベース領域１４はｐ形の導電性半導体材料で形成される。第１の層１２内には、ディバイスのソースを形成する、n+の導電性半導体材料の領域１８も形成される。図１に示すように、このソース領域１８は、ベース領域１４に接触するように形成されるが、ベース領域１４はソース領域１８を超えて、第１の層１２内に形成されるチャネル領域１５内に伸びる。n+のソース領域１８は、幅が約1μmから約5μmであることが好ましく、ゲートの下側にはできるだけ伸びないことが好ましい。例えば、この距離は約0.5μmから約3μmの範囲に広がってもよい。約1018 cm-3より大きなキャリア濃度が、n+領域１８にとってふさわしい。ベース領域１４とソース領域１８とのいずれか又は両方の半導体材料は、炭化ケイ素又は窒化ガリウム（ＧａＮ）若しくは窒化インジウムガリウム（ＩｎＧａＮ）などの他の半導体材料にすることができる。
【００３２】
ベース領域１４は、キャリア濃度が約1016 cm-3から約1018 cm-3で、厚さが約0.3μmから約5μmであることが好ましい。ベース領域１４は、ソース領域１８を約3μmから約12μm通り過ぎて伸びることが好ましい。約1018 cm-3より大きいキャリア濃度が、n+のソース領域１８にとってふさわしい。
【００３３】
図１には、ドリフト層１２上に形成され、ソース領域１８まで伸びる第２の伝導形の半導体材料のゲート層１６も示されている。ゲート層１６は半導体材料であり、絶縁体ではないので、該ゲート層１６はドリフト層１２と電気的に接触する。図１の実施の形態に示されているように、この第２の伝導形のゲート層は、ｐ形半導体材料のゲート層である。ゲート層１６の半導体材料は、炭化ケイ素又は窒化ガリウム（ＧａＮ）若しくは窒化インジウムガリウム（ＩｎＧａＮ）などの他の半導体材料とすることができる。
【００３４】
図２でさらに分かるように、ゲート接点２０がゲート層１６上に形成され、ソース接点２２がソース領域１８と電気的に接触するように形成される。図１でさらに示されるように、ソース接点は、ソース領域１８とベース領域１４との両方と接触するように形成される。ドレイン接点２４も、第１の層１２の反対側の基板１０の面上に形成される。接点２０，２２及び２４は、後述するように、オーム接点を形成するためのどのような適当な材料からでも作ることができる。
【００３５】
ｐ形のゲート層１６は、バイアス電圧がゲート接点２０に印加されるとき、チャネル領域１５内に導電チャネルが形成されるように、ゲート接点２０を第１の層１２から分離（isolate）するような働きをする。ゲート接点２０にバイアスが印加されないとき、電流がソース接点２２からドレイン接点２４に流れないように、前記チャネルはゲート層１６とベース領域１４との間をビンチオフされる。ノーマリオフ状態を実現するために、ベース領域１４とゲート層１６との間の間隔のみならず、第１の層１２、ベース領域１４及びゲート層１６のドーピングレベルも、キャリアのベース領域１４とゲート層１６との間のチャネル領域１５を空乏化するように選択する必要がある。
【００３６】
オン状態の動作では、正のバイアスがゲート接点２０に印加されるとき、電気的に導電性のチャネルが、ゲート層の下側のチャネル領域１５内に形成され、電流がソース接点２２からドレイン接点２４に流すことができる。しかしながら、ゲート層１６とソース領域１８との間のｐ／ｎ接合のために、ゲート−ソース間の接合が順方向にバイアスされたダイオードのように動作するように、ｐ／ｎ接合のビルトイン電圧よりも大きい電圧がゲートに印加される場合、電流がゲートからソースに流れることになる。本発明の１つの実施の形態においては、逆バイアスされたダイオード２３を介してゲート電圧をゲート接点に加えることによって、本発明によるディバイスのゲート電流を制限することができる。このダイオードは、図１のＨＣＢＧＴ構造から切り離された独立のディバイスとすることができる。そのような場合、ダイオード２３のカソードに接続された端子２５に、正のゲート電圧を印加する。このとき該ダイオード２３のアノードは、ゲート接点２０に電気的に接続されている。
【００３７】
図２は、図１の２つの単位セルを含むディバイスを示している。図２で分かるように、ベース領域１６は、距離Ｗだけ間隔が開いている。本発明の動作特性をコントロールするように、この距離Ｗを調整することができる。一般に、該距離Ｗが減少するにつれて、ディバイスが示す抵抗は増加するが、より効果的なチャネルのピンチオフが発生する。しかしながら、大きな値のＷを用いると、チャネル密度が減少し、Ｗが極めて大きな値の場合は、チャネル及びソースの抵抗は極めて大きくなる。さらに、隣接するベース領域間の距離Ｗは、ディバイス内の単位セルの数及び所望の動作特性に依存する。
【００３８】
前述したように、ベース領域１４は厚さが約0.3μmから約5μmで、ゲート接点２０の下側に約3μmから約12μm伸びることが好ましい。しかしながら、該ベース領域１４がゲート接点の下側に伸びる距離は、特定の用途によって変化することがある。特に、ゲート接点の下側のベース領域１４間の間隔は、チャネル領域１５内の抵抗と電界とを調整するために利用することができる。ベース領域１４間の間隔Ｗが狭くなるにつれて、ゲート層１６近傍の電界が減少する。約1μmから約20μmの間隔が好適である。前述したように、ドリフト層１２がベース領域のp+/n接合及びゲートバイアスがゼロの場合のn/p+のゲート接合のビルトイン電位によって完全に空乏化されるように、ドリフト層１２及びベース領域１４のドーピングを選択することが好ましい。
【００３９】
図３は、本発明による別のＨＣＢＧＴを示している。図３で分かるように、図１の単位セルは、さらに、ゲート層１８とゲート接点２０との間に形成された、第１の伝導形の半導体材料の第２のゲート層２６を備えている。図３に示されたこの第２のゲート層２６は、ｎ形の半導体材料である。このｎ形の半導体材料は炭化ケイ素であることが好ましいが、窒化ガリウム又は窒化インジウムガリウムから作ることもできる。第１及び第２のゲート層１６及び２６のドーピング及び厚さは、n+p+n-トランジスタの絶縁破壊（breakdown）が、印加されたゲートバイアスよりも大きいように選択される。約5 x 1016 cm-3から約1 x 1018 cm-3のキャリア濃度を、第２のゲート層２６に対して用いることができる。約0.3 μmから約3 μmの厚さは、第２のゲート層２６に対して好適であり、約0.3 μmから約3 μmの厚さは第１のゲート層１６に好ましい。しかしながら、当業者が理解するように、様々な他のレベルのドーピング及び厚さを、ゲート層１６及び２６を形成する材料によって使用することができる。図３の単位セルを取り入れるディバイスの他の特性は、図１に関して本実施の形態で明確に述べたものと本質的に同一である。
【００４０】
第２のゲート層２６を含むことによって、逆バイアスされたｐ／ｎ接合をＨＣＢＧＴのゲート構造の中に組み込み、正のバイアスがゲート端子に印加されるとき、ゲート接点２０からソース接点２２への電流の流れを阻止することができる。従って、図３の単位セルを組み入れているディバイスは、ゲート電流を避けるために外部のダイオードを必要としない。
【００４１】
図４は、本発明による水平チャネルのバッファゲートのサイリスタ（horizontal channel buffered gate thyristor:ＨＣＢＧＴｈ）を示している。図４で分かるように、ＨＣＢＧＴｈの構造は、前記ＨＣＢＧＴの構造と同様である。基板１０は、第１の伝導形の半導体材料で形成されている。図４に示すように、該基板は、このため、ｎ形の炭化ケイ素の基板又は、前述したように、ｎ形の炭化ケイ素の層とすることができる。図４のディバイスと図３のそれとの間の主な相違は、前記基板上に形成された領域の伝導形が、図３のそれらの逆であることである。従って、前記ドリフト層はp-のドリフト層１２’であり、前記ベース領域はn+のベース領域１４’であり、前記第１のゲート層はｎ形のゲート層１６’であり、また前記第２のゲート層はｐ形のゲート層２６’である。さらに、図１〜図３のソース領域１８及びソース接点２２は、p+のエミッタ領域及びエミッタ接点２２であるエミッタ領域１８’となり、ドレイン接点２４はコレクタ接点２４となる。そのようなディバイスでは、バイアスがゲート接点２０に印加されると、電流がエミッタ接点２２からコレクタ接点２４に流れる。ｎ形及びｐ形領域についての適当なキャリア濃度及び寸法は、図１〜図３のディバイスのｎ形及びｐ形領域のものと同程度である。
【００４２】
図４に示したＨＣＢＧＴｈには、内部のゲートダイオードを提供するために、オプションのｐ形層２６’が含まれている。当業者なら理解するように、図１の構造に類似した構造を提供するために、この層を取り除くことができる。そのような場合、ディバイスが動作しているとき、ゲート電流をコントロールするために、外付けのダイオードを利用することができる。
【００４３】
図５は、本発明のさらに別の実施の形態を示している。図１〜図４のそれぞれのディバイスでは、前記ソース接点２２及び前記埋込みのベース領域１４は、電気的に短絡されていた。しかしながら、図５の実施の形態では、ゲート接点２０及び第１のゲート層１６は、第３の寸法で前記ベース領域に短絡されている。ソース接点２２’は、ドリフト層１２の部分だけ前記ベース領域から離れている。図５で示したＨＣＢＧＴは、内部のゲートダイオードを提供するために、オプションのｎ形層２６を含んでいる。当業者が理解するように、図１の構造に類似した構造を提供するために、この層を取り除くことができる。そのような場合、ディバイスが動作しているときにゲート電流をコントロールするために、外付けのダイオードを利用することができる。さらに、図４の構造体は、そのベース領域を前記ゲート層及びゲート接点に電気的に接続したサイリスタを提供するために、図５に反映したように、そのゲートの設計を修正することもできる。
【００４４】
図５に示すように、前記ｐ形のベース領域１４を前記ゲート層１６に短絡することによって、一層効果的なピンチオフを行うことができる。この場合、前記空乏領域が、１つの方向だけ（図１〜図４の構造体のように）ではなく、両方の方向（頂部及び底部）からチャネル内に伸びる。これは、オン状態の動作の間にチャネル領域を比較的広くすることができ、これにより、ディバイスのオン状態の抵抗を減らすことができる。
【００４５】
ｎ形の伝導性である前記第１の伝導形と、ｐ形の伝導性である前記第２の伝導形とに関して、前述のディバイスを説明してきたが、当業者が理解するように、本発明の教示により、相補形ディバイスも作ることができる。従って、前記第１の伝導形をｐ形の伝導性に、前記第２の伝導形をｎ形の伝導性にすることができる。
【００４６】
当業者は理解するように、本発明の種々の実施の形態は、従来の半導体製造技術を利用して製造することができる。しかしながら、エピタキシャル層１２の形成に関しては、米国特許第４，９１２，０６４号に説明されているような、エピタキシャル成長プロセスを利用して、この層を基板１０上に成長させることが好ましい。この米国特許の公開内容は、参照することによって、あたかも完全に説明されているように本願に組み込まれる。あるいはまた、前述したように、軽くドープされた基板を、基板１０をより高くドープするようになされた埋込みとして利用することができる。
【００４７】
本発明によるディバイスは、ディバイスを取り巻くメサをエッチングすることによって、エッジ終端させることもできる。このメサ（図示せず）は、前記第１の層１２を通って基板１０まで伸びることができる。あるいはまた、このメサは、部分的に前記第１の層１２を通って伸びることができる。そのような場合では、約100Åから約5μmの深さで、メサのエッジから約5μmから約500μmの距離離に、イオンを露出した層１２内に注入することができる。そのような注入は、ブロッキングモードの動作の間に、主接合から終端領域のエッジまで、電界の中で徐々に減少できるので好ましい。約5 x 1015 cm-3から約1 x 1017 cm-3までのキャリア濃度を利用して、メサを取り囲む第１の層１２とは反対の伝導形の低いドープ領域を形成することができる。次いで、いずれの場合でも、メサの露出した表面上（図示せず）に不活性化層（passivation layer）を形成する。そのような不活性化層は、SiO2若しくは他の好適な材料又は当業者に周知の積み重ねたパシバント（passivant）とすることができる。
【００４８】
前述したそれぞれの実施の形態においては、前記基板及び層は、６Ｈ，４Ｈ，１５Ｒ又は３Ｃの炭化ケイ素のグループから選択される炭化ケイ素から形成することができるが、４Ｈの炭化ケイ素が前述したそれぞれのディバイスに対して好ましい。オーム接点用の好適な金属には、ニッケル、ケイ化タンタル及びプラチナが含まれる。さらに、アルミニウム／チタンの接点も、本発明のオーム接点を形成するために使用することができる。これらの特定の金属を述べてきたが、炭化ケイ素が使われるオーム接点を形成する、当業者に周知の他の全ての金属を使用することができる。
【００４９】
前述したディバイスのエピタキシャル層及び注入された領域のキャリア濃度又はドーピングレベルに関しては、一般に、p+又はn+の伝導形の領域であり、エピタキシャル層は、過度の結晶欠陥又はエピタキシャル欠陥を引き起こすことなく、できるだけ高濃度にドーピングする必要がある。ｐ形領域を作る好適なドーパントには、アルミニウム、ホウ素又はガリウムが含まれる。ｎ形領域を作る好適なドーパントには、窒素及びリンが含まれる。アルミニウムはp+領域に対して好ましいドーパントであり、米国特許第５，０８７，５７６号に記載されているような高温イオン注入法を用いて、また、約1000℃と約1500℃との間の温度を使用して、アルミニウムを前記p+領域に注入することが好ましい。この米国特許の公開内容は、参照することによって、あたかも完全に説明されているように本願に組み込まれる。
【００５０】
前述したディバイスは、ＭＯＳＦＥＴ又はＡＣＣＵＦＥＴのゲートの絶縁層ではなく、半導体材料を用いてゲート領域をバッファリングすることによって、Ｆ−Ｎ電流の影響を減らすことができる。このバッファ層は、Ｆ−Ｎ電流を効果的に減少させることができ、これにより、そのような電流の結果として生じるディバイスの劣化を少なくすることができる。さらに、本発明によるディバイスは、「ノーマリオフ」ディバイスとすることができ、これにより、多くの用途においてＪＦＥＴの制約を克服することができる。チャネル領域が水平であるため、垂直に壁のあるＪＦＥＴよりも、はるかに大きなゲートを形成することができる。このため、好都合なブロッキングのゲイン／オン抵抗の矛盾する動作（trade off）を行うことができる。一般に、ゲート領域が大きくなると、ブロッキングゲインが高くなり、漏れ電流が小さくなる。ＨＣＢＧＴはノーマリオフのディバイスであるため、大きなゲート領域を必要とするが、これは垂直方向のゲート構造では可能でない。
【００５１】
ＨＣＢＧＴのオン状態の動作の間の導電チャネルは、p+のゲート１６とｐ形のベース領域１４との間の非空乏化部分に形成された、三次元バルク（3-D bulk）の炭化ケイ素である。これは、二次元シートの電荷を用いて動作するＭＯＳのコントロールディバイスと対照的である。ＨＣＢＧＴ内の伝導がバルクの、低くドープされた炭化ケイ素内で起こるため、キャリアのモビリティをＭＯＳゲートのディバイスよりもはるかに高くすることができる（１０〜１００倍）。前記導電チャネルが接合部から離れているため、ホットエレクトロンの注入はＨＣＢＧＴ設計では発生せず、このため、そのような注入による損傷は生じない。従って、本発明は、長期間にわたって、高電圧、大電流及び高い動作温度で動作することができるディバイスを提供することができる。
【００５２】
図面及び明細書において、本発明の典型的な好ましい実施の形態を開示してきた。特別な用語を使用したが、一般的なまた説明する感覚でのみそれらを使用しているのであり、限定する目的ではない。本発明の請求範囲は、添付の特許請求の範囲の中に記載される。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態の単位セルの断面図である。
【図２】 本発明による２つの単位セルのディバイスの断面図である。
【図３】 本発明の第２の実施の形態の断面図である。
【図４】 本発明の第３の実施の形態の断面図である。
【図５】 本発明の第４の実施の形態の断面図である。
Claims (10)
- 第１の伝導形の、第１の面を有する炭化ケイ素のドリフト層（１２，１２'）を備える炭化ケイ素チャネルの半導体ディバイスであって、
前記ドリフト層（１２，１２'）の前記第１の面の下にある該ドリフト層（１２，１２'）内のチャネル領域（１５）と、
前記炭化ケイ素のドリフト層の前記チャネル領域（１５）に隣接し電気的に接触する前記炭化ケイ素のドリフト層（１２，１２'）の前記第１の面上の、第２の伝導形の半導体材料のゲート層（１６，１６'）と、
前記炭化ケイ素のドリフト層内の第２の伝導形の半導体材料の埋込みベース領域（１４，１４'）であって、前記第１の伝導形のドリフト層内の前記チャネル領域（１５）を規定するために、前記埋込みベース領域の一部が前記チャネル領域（１５）の下側に配置され、前記ドリフト層（１２，１２'）の前記第１の面から間隔を空けている前記埋込みベース領域と、
前記ゲート層（１６，１６'）上のゲート接点（２０）と、
そのアノードが前記ゲート接点に接続されたダイオード（２３）と、
を備えることを特徴とする炭化ケイ素ディバイス。 - 第１のキャリア濃度を有する炭化ケイ素の基板（１０）を備える炭化ケイ素ディバイスであって、
前記炭化ケイ素の基板（１０）上の第１の伝導形の、前記第１のキャリア濃度よりも小さいキャリア濃度を有し、かつ前記基板（１０）と反対側に、第１の面を有する炭化ケイ素の第１の層（１２，１２'）と、
前記炭化ケイ素の第１の層（１２，１２'）の前記第１の面の下にある前記炭化ケイ素の第１の層（１２，１２'）内にあるチャネル領域（１５）と、
前記チャネル領域（１５）の下にある前記炭化ケイ素の第１の層（１２，１２'）内の第２の伝導形の半導体材料の埋込み領域（１４，１４'）であって、前記炭化ケイ素の第１の層（１２，１２'）と前記埋込み領域（１４，１４'）との間の前記チャネル領域（１５）を規定する前記埋込み領域と、
前記炭化ケイ素の第１の層（１２，１２'）の前記キャリア濃度よりも大きいキャリア濃度にドープされ、前記半導体材料の埋込み領域と、前記基板（１０）に対して反対側で前記炭化ケイ素の第１の層（１２，１２'）の前記第１の面との間で、かつ前記炭化ケイ素の第１の層（１２，１２'）の前記チャネル領域（１５）に隣接する、前記第１の伝導形の半導体材料の第１の領域（１８，１８'）と、
前記炭化ケイ素の第１の層（１２，１２'）の前記第１の面上の前記第２の伝導形の半導体材料の、前記半導体材料の第１の領域（１８，１８'）に隣り合っているが間隔を置いていて、前記炭化ケイ素の第１の層（１２，１２'）の前記チャネル領域（１５）をカバーするように伸びるゲート層（１６，１６'）と、
前記炭化ケイ素の第１の層（１２，１２'）の前記チャネル領域（１５）を規定するための、前記半導体材料のゲート層（１６，１６'）上のゲート接点（２０）と、
前記ゲート層（１６，１６'）と前記ゲート接点（２０）との間の、高濃度にドープされた第１の伝導形の半導体材料の層（２６，２６'）と、
前記半導体材料の第１の領域（１８，１８'）上の第１の接点（２２）と、
前記炭化ケイ素の第１の層（１２，１２'）に対して反対側で前記炭化ケイ素の基板（１０）上の第２の接点（２４）と、
を備えることを特徴とする炭化ケイ素ディバイス。 - 請求項２に記載の炭化ケイ素ディバイスであって、前記炭化ケイ素の基板（１０）が、炭化ケイ素のトランジスタを提供するように、前記第１の伝導形の炭化ケイ素の基板を備えることを特徴とする炭化ケイ素ディバイス。
- 請求項２に記載の炭化ケイ素ディバイスであって、前記炭化ケイ素の基板（１０）が、炭化ケイ素のサイリスタを提供するように、前記第２の伝導形の炭化ケイ素の基板を備えることを特徴とする炭化ケイ素ディバイス。
- 請求項１，２，３又は４のいずれかに記載の炭化ケイ素ディバイスであって、前記第１の伝導形がｎ形の伝導性であり、前記第２の伝導形がｐ形の伝導性であることを特徴とする炭化ケイ素ディバイス。
- 請求項１，２，３又は４のいずれかに記載の炭化ケイ素ディバイスであって、前記第１の伝導形がｐ形の伝導性であり、前記第２の伝導形がｎ形の伝導性であることを特徴とする炭化ケイ素ディバイス。
- 請求項１，２，３，４，５又は６のいずれかに記載の炭化ケイ素ディバイスであって、前記埋込み領域（１４，１４'）及び前記ゲート層（１６，１６'）の前記半導体材料が炭化ケイ素であることを特徴とする炭化ケイ素ディバイス。
- 請求項１，２，３，４，５又は６のいずれかに記載の炭化ケイ素ディバイスであって、前記埋込み領域（１４，１４'）及び前記ゲート層（１６，１６'）の前記半導体材料が窒化ガリウム及び窒化インジウムガリウムから成るグループから選択されることを特徴とする炭化ケイ素ディバイス。
- 請求項７又は８のいずれかに記載の炭化ケイ素ディバイスであって、前記半導体材料の第１の領域（１８，１８'）が前記埋込み領域（１４，１４'）に電気的に接続されることを特徴とする炭化ケイ素ディバイス。
- 請求項７，８又は９のいずれかに記載の炭化ケイ素ディバイスであって、前記半導体材料の埋込み領域（１４，１４'）が前記ゲート層（１６，１６'）及び前記ゲート接点（２０）に電気的に接続されることを特徴とする炭化ケイ素ディバイス。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/112,686 US6281521B1 (en) | 1998-07-09 | 1998-07-09 | Silicon carbide horizontal channel buffered gate semiconductor devices |
| US09/112,686 | 1998-07-09 | ||
| PCT/US1999/012861 WO2000003440A1 (en) | 1998-07-09 | 1999-06-08 | Silicon carbide horizontal channel buffered gate semiconductor devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002520857A JP2002520857A (ja) | 2002-07-09 |
| JP3979788B2 true JP3979788B2 (ja) | 2007-09-19 |
Family
ID=22345319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000559600A Expired - Lifetime JP3979788B2 (ja) | 1998-07-09 | 1999-06-08 | 炭化ケイ素ディバイス |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6281521B1 (ja) |
| EP (2) | EP1095409B1 (ja) |
| JP (1) | JP3979788B2 (ja) |
| KR (1) | KR100474214B1 (ja) |
| CN (1) | CN100385676C (ja) |
| AU (1) | AU4428099A (ja) |
| CA (1) | CA2336933C (ja) |
| WO (1) | WO2000003440A1 (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19833214C1 (de) * | 1998-07-23 | 1999-08-12 | Siemens Ag | J-FET-Halbleiteranordnung |
| EP1128443B1 (en) * | 1998-10-09 | 2009-12-30 | The Kansai Electric Power Co., Inc. | Field-effect semiconductor device and fabrication method thereof |
| JP2002528913A (ja) * | 1998-10-23 | 2002-09-03 | インフィネオン テクノロジース アクチエンゲゼルシャフト | 電力用半導体及び製造方法 |
| DE10036208B4 (de) * | 2000-07-25 | 2007-04-19 | Siced Electronics Development Gmbh & Co. Kg | Halbleiteraufbau mit vergrabenem Inselgebiet und Konaktgebiet |
| JP4934903B2 (ja) * | 2001-04-26 | 2012-05-23 | 株式会社デンソー | 炭化珪素半導体装置及びその製造方法 |
| US6770911B2 (en) * | 2001-09-12 | 2004-08-03 | Cree, Inc. | Large area silicon carbide devices |
| KR100460332B1 (ko) * | 2002-05-23 | 2004-12-08 | 박정희 | 실리콘 카바이드 나노선의 제조방법 |
| JP4122880B2 (ja) * | 2002-07-24 | 2008-07-23 | 住友電気工業株式会社 | 縦型接合型電界効果トランジスタ |
| JP4045893B2 (ja) * | 2002-08-12 | 2008-02-13 | 住友電気工業株式会社 | 縦型接合型電界効果トランジスタ |
| TWI320571B (en) | 2002-09-12 | 2010-02-11 | Qs Semiconductor Australia Pty Ltd | Dynamic nonvolatile random access memory ne transistor cell and random access memory array |
| JP2004200391A (ja) * | 2002-12-18 | 2004-07-15 | Hitachi Ltd | 半導体装置 |
| TW588460B (en) * | 2003-01-24 | 2004-05-21 | Ind Tech Res Inst | Trench power MOSFET and method of making the same |
| DE102004004045B4 (de) * | 2004-01-27 | 2009-04-02 | Infineon Technologies Ag | Halbleiterbauelement mit temporärem Feldstoppbereich und Verfahren zu dessen Herstellung |
| US7275357B2 (en) * | 2004-03-30 | 2007-10-02 | Cnh America Llc | Cotton module program control using yield monitor signal |
| US7105875B2 (en) * | 2004-06-03 | 2006-09-12 | Wide Bandgap, Llc | Lateral power diodes |
| US7019344B2 (en) * | 2004-06-03 | 2006-03-28 | Ranbir Singh | Lateral drift vertical metal-insulator semiconductor field effect transistor |
| US7026669B2 (en) * | 2004-06-03 | 2006-04-11 | Ranbir Singh | Lateral channel transistor |
| US7205629B2 (en) * | 2004-06-03 | 2007-04-17 | Widebandgap Llc | Lateral super junction field effect transistor |
| JP2006196552A (ja) * | 2005-01-11 | 2006-07-27 | Toyota Central Res & Dev Lab Inc | 接合型電界効果トランジスタ |
| US7476594B2 (en) * | 2005-03-30 | 2009-01-13 | Cree, Inc. | Methods of fabricating silicon nitride regions in silicon carbide and resulting structures |
| JP4948784B2 (ja) * | 2005-05-19 | 2012-06-06 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| US7598576B2 (en) * | 2005-06-29 | 2009-10-06 | Cree, Inc. | Environmentally robust passivation structures for high-voltage silicon carbide semiconductor devices |
| US7449762B1 (en) | 2006-04-07 | 2008-11-11 | Wide Bandgap Llc | Lateral epitaxial GaN metal insulator semiconductor field effect transistor |
| JP5147244B2 (ja) * | 2007-01-17 | 2013-02-20 | 関西電力株式会社 | バイポーラ型半導体素子 |
| US7868335B1 (en) * | 2008-08-18 | 2011-01-11 | Hrl Laboratories, Llc | Modulation doped super-lattice sub-collector for high-performance HBTs and BJTs |
| US9343588B2 (en) * | 2011-02-22 | 2016-05-17 | Infineon Technologies Austria Ag | Normally-off semiconductor switches and normally-off JFETs |
| JP5668576B2 (ja) | 2011-04-01 | 2015-02-12 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
| US9472684B2 (en) * | 2012-11-13 | 2016-10-18 | Avogy, Inc. | Lateral GaN JFET with vertical drift region |
| US10777591B2 (en) * | 2017-08-15 | 2020-09-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Image sensor device |
| CN107527803B (zh) * | 2017-08-24 | 2019-11-19 | 中国科学院上海微系统与信息技术研究所 | SiC器件栅介质层及SiC器件结构的制备方法 |
| US10504995B1 (en) * | 2018-08-09 | 2019-12-10 | Semiconductor Components Industries, Llc | Short-circuit performance for silicon carbide semiconductor device |
| CN112599588B (zh) * | 2020-12-15 | 2023-08-25 | 陈小建 | SiC半导体器件及其制备方法 |
| CN115425089A (zh) * | 2022-11-07 | 2022-12-02 | 广东芯聚能半导体有限公司 | 半导体结构及其制备方法 |
Family Cites Families (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3982262A (en) | 1974-04-17 | 1976-09-21 | Karatsjuba Anatoly Prokofievic | Semiconductor indicating instrument |
| JPS5941871A (ja) * | 1982-08-31 | 1984-03-08 | Matsushita Electronics Corp | 接合型電界効果半導体装置 |
| JPS5965486A (ja) * | 1982-10-06 | 1984-04-13 | Matsushita Electronics Corp | 接合型電界効果トランジスタ |
| US4654958A (en) | 1985-02-11 | 1987-04-07 | Intel Corporation | Process for forming isolated silicon regions and field-effect devices on a silicon substrate |
| US4717677A (en) | 1985-08-19 | 1988-01-05 | Motorola Inc. | Fabricating a semiconductor device with buried oxide |
| JPS63128741A (ja) | 1986-11-19 | 1988-06-01 | Sanyo Electric Co Ltd | 半導体注入集積論理回路装置 |
| US5087576A (en) | 1987-10-26 | 1992-02-11 | North Carolina State University | Implantation and electrical activation of dopants into monocrystalline silicon carbide |
| US4912064A (en) | 1987-10-26 | 1990-03-27 | North Carolina State University | Homoepitaxial growth of alpha-SiC thin films and semiconductor devices fabricated thereon |
| US4805003A (en) | 1987-11-10 | 1989-02-14 | Motorola Inc. | GaAs MESFET |
| DE4009837A1 (de) | 1989-03-27 | 1990-10-11 | Sharp Kk | Verfahren zur herstellung einer halbleitereinrichtung |
| US5216264A (en) | 1989-06-07 | 1993-06-01 | Sharp Kabushiki Kaisha | Silicon carbide MOS type field-effect transistor with at least one of the source and drain regions is formed by the use of a schottky contact |
| JPH0383332A (ja) | 1989-08-28 | 1991-04-09 | Sharp Corp | 炭化珪素半導体装置の製造方法 |
| US5077589A (en) | 1990-03-23 | 1991-12-31 | Motorola, Inc. | MESFET structure having a shielding region |
| JP2542448B2 (ja) | 1990-05-24 | 1996-10-09 | シャープ株式会社 | 電界効果トランジスタおよびその製造方法 |
| US5321283A (en) * | 1991-07-30 | 1994-06-14 | Microwave Technology, Inc. | High frequency JFET |
| US5233215A (en) | 1992-06-08 | 1993-08-03 | North Carolina State University At Raleigh | Silicon carbide power MOSFET with floating field ring and floating field plate |
| US5436174A (en) | 1993-01-25 | 1995-07-25 | North Carolina State University | Method of forming trenches in monocrystalline silicon carbide |
| US5270244A (en) | 1993-01-25 | 1993-12-14 | North Carolina State University At Raleigh | Method for forming an oxide-filled trench in silicon carbide |
| US5318915A (en) | 1993-01-25 | 1994-06-07 | North Carolina State University At Raleigh | Method for forming a p-n junction in silicon carbide |
| US5322802A (en) | 1993-01-25 | 1994-06-21 | North Carolina State University At Raleigh | Method of fabricating silicon carbide field effect transistor |
| US5397717A (en) | 1993-07-12 | 1995-03-14 | Motorola, Inc. | Method of fabricating a silicon carbide vertical MOSFET |
| US5323040A (en) | 1993-09-27 | 1994-06-21 | North Carolina State University At Raleigh | Silicon carbide field effect device |
| US5396085A (en) | 1993-12-28 | 1995-03-07 | North Carolina State University | Silicon carbide switching device with rectifying-gate |
| US5399883A (en) | 1994-05-04 | 1995-03-21 | North Carolina State University At Raleigh | High voltage silicon carbide MESFETs and methods of fabricating same |
| US5449925A (en) | 1994-05-04 | 1995-09-12 | North Carolina State University | Voltage breakdown resistant monocrystalline silicon carbide semiconductor devices |
| JPH0855978A (ja) | 1994-06-09 | 1996-02-27 | Ngk Insulators Ltd | 半導体装置およびその製造方法 |
| DE4430732C2 (de) | 1994-08-30 | 1998-07-02 | Daimler Benz Ag | Vertikaler Feldeffekt-Transistor hoher Leistung und Verfahren zu dessen Herstellung |
| US5543637A (en) | 1994-11-14 | 1996-08-06 | North Carolina State University | Silicon carbide semiconductor devices having buried silicon carbide conduction barrier layers therein |
| US5510281A (en) | 1995-03-20 | 1996-04-23 | General Electric Company | Method of fabricating a self-aligned DMOS transistor device using SiC and spacers |
| JP3158973B2 (ja) * | 1995-07-20 | 2001-04-23 | 富士電機株式会社 | 炭化けい素縦型ｆｅｔ |
| DE19608003C2 (de) | 1996-03-04 | 2001-11-29 | Daimler Chrysler Ag | Leistungs-Feldeffekt-Transistor und Verfahren zu seiner Herstellung |
| US5917203A (en) | 1996-07-29 | 1999-06-29 | Motorola, Inc. | Lateral gate vertical drift region transistor |
| US6180965B1 (en) | 1996-09-17 | 2001-01-30 | Ngk Insulators, Ltd. | Semiconductor device having a static induction in a recessed portion |
| DE19644821C1 (de) | 1996-10-29 | 1998-02-12 | Daimler Benz Ag | Steuerbare Halbleiterstruktur mit verbesserten Schalteigenschaften |
| DE29801945U1 (de) * | 1997-04-25 | 1998-06-18 | Siemens AG, 80333 München | Vorrichtung zum Begrenzen elektrischer Wechselströme, insbesondere im Kurzschlußfall |
-
1998
- 1998-07-09 US US09/112,686 patent/US6281521B1/en not_active Expired - Lifetime
-
1999
- 1999-06-08 CN CNB998083410A patent/CN100385676C/zh not_active Expired - Lifetime
- 1999-06-08 AU AU44280/99A patent/AU4428099A/en not_active Abandoned
- 1999-06-08 JP JP2000559600A patent/JP3979788B2/ja not_active Expired - Lifetime
- 1999-06-08 WO PCT/US1999/012861 patent/WO2000003440A1/en active IP Right Grant
- 1999-06-08 KR KR10-2000-7014632A patent/KR100474214B1/ko not_active IP Right Cessation
- 1999-06-08 EP EP99927350.1A patent/EP1095409B1/en not_active Expired - Lifetime
- 1999-06-08 CA CA002336933A patent/CA2336933C/en not_active Expired - Lifetime
- 1999-06-08 EP EP10182679.0A patent/EP2264769B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| WO2000003440A1 (en) | 2000-01-20 |
| CN1308774A (zh) | 2001-08-15 |
| US6281521B1 (en) | 2001-08-28 |
| JP2002520857A (ja) | 2002-07-09 |
| EP1095409A1 (en) | 2001-05-02 |
| CN100385676C (zh) | 2008-04-30 |
| EP2264769A1 (en) | 2010-12-22 |
| KR100474214B1 (ko) | 2005-03-08 |
| KR20010071573A (ko) | 2001-07-28 |
| CA2336933C (en) | 2006-03-14 |
| CA2336933A1 (en) | 2000-01-20 |
| EP1095409B1 (en) | 2015-01-07 |
| AU4428099A (en) | 2000-02-01 |
| EP2264769B1 (en) | 2018-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3979788B2 (ja) | 炭化ケイ素ディバイス | |
| US8415671B2 (en) | Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices | |
| JP5613995B2 (ja) | 炭化珪素半導体装置およびその製造方法 | |
| US10886396B2 (en) | Transistor structures having a deep recessed P+ junction and methods for making same | |
| KR101722811B1 (ko) | 낮은 소스 저항을 갖는 전계 효과 트랜지스터 장치 | |
| US7834376B2 (en) | Power semiconductor switch | |
| JP2005510059A (ja) | 電界効果トランジスタ半導体デバイス | |
| WO2008057438A2 (en) | Power switching semiconductor devices including rectifying junction-shunts | |
| EP1033756A2 (en) | Semiconductor device having a lightly doped layer and power converter comprising the same | |
| KR20010074650A (ko) | 감소된 표면 전계를 가진 수직 반도체 부품 | |
| EP3255676A1 (en) | Vertical power semiconductor device and method for operating such a device | |
| JP2018022852A (ja) | 半導体装置およびその製造方法 | |
| JP5630552B2 (ja) | 炭化珪素半導体装置およびその製造方法 | |
| WO2013146329A1 (ja) | 高耐圧半導体装置 | |
| US6150671A (en) | Semiconductor device having high channel mobility and a high breakdown voltage for high power applications | |
| CN112993007A (zh) | 超结结构及超结器件 | |
| CN111009575A (zh) | 半导体器件及其制造方法 | |
| JP3918742B2 (ja) | 半導体装置 | |
| US6753588B2 (en) | Semiconductor rectifier | |
| CN106876441B (zh) | 具有固定界面电荷场限环的功率器件 | |
| CN115939177B (zh) | 一种碳化硅功率器件及开关元件 | |
| EP0890183B1 (en) | A FIELD EFFECT TRANSISTOR OF SiC AND A METHOD FOR PRODUCTION THEREOF | |
| JP7333509B2 (ja) | 炭化珪素半導体装置 | |
| WO2022199955A1 (en) | Power semiconductor device and method for producing a power semiconductor device | |
| CN118315429A (zh) | 一种集成异质结二极管的鳍型栅宽禁带和超宽禁带mosfet器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060818 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061025 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070227 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070511 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070605 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070626 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3979788 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100706 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110706 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110706 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120706 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120706 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130706 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |