KR20010071573A - 실리콘 카바이드 수평 채널이 버퍼된 게이트 반도체 소자 - Google Patents

실리콘 카바이드 수평 채널이 버퍼된 게이트 반도체 소자 Download PDF

Info

Publication number
KR20010071573A
KR20010071573A KR1020007014632A KR20007014632A KR20010071573A KR 20010071573 A KR20010071573 A KR 20010071573A KR 1020007014632 A KR1020007014632 A KR 1020007014632A KR 20007014632 A KR20007014632 A KR 20007014632A KR 20010071573 A KR20010071573 A KR 20010071573A
Authority
KR
South Korea
Prior art keywords
silicon carbide
layer
region
gate
conductivity type
Prior art date
Application number
KR1020007014632A
Other languages
English (en)
Other versions
KR100474214B1 (ko
Inventor
싱란비르
Original Assignee
크리 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 크리 인코포레이티드 filed Critical 크리 인코포레이티드
Publication of KR20010071573A publication Critical patent/KR20010071573A/ko
Application granted granted Critical
Publication of KR100474214B1 publication Critical patent/KR100474214B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8083—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Thyristors (AREA)

Abstract

게이트에 바이어스가 인가되지 않았을 때 "핀치 오프"게이트 영역을 만들기 위하여 매립된 베이스 영역과 반도체 게이트 층을 사용함으로써 게이트의 절연층을 제거한 실리콘 카바이드 채널 반도체 소자를 제공한다. 본 발명의 상세한 실시예에서는, 반도체 소자는 제1 표면과 채널 영역을 가진 제1 도전형 실리콘 카바이드 드리프트 층을 포함한다. 채널 영역을 한정하기 위하여 제2 도전형 반도체 물질의 매립 베이스 영역이 실리콘 카바이드 드리프트 층내에 제공된다. 실리콘 카바이드 드리프트 층의 채널 영역에 인접하여 실리콘 카바이드 드리프트 층의 제1 표면상에 제2 도전형 반도체 물질의 게이트 층이 형성된다. 게이트 층상에 게이트 콘택 또한 형성될 수 있다. 트랜지스터와 사이리스터를 모두 제공할 수 있다.

Description

실리콘 카바이드 수평 채널이 버퍼된 게이트 반도체 소자{Silicon carbide horizontal channel buffered gate semiconductor devices}
실리콘 카바이드의 물리적 특성 때문에, 실리콘 카바이드는 고온, 고전력 용도로 사용하기에 알맞은 반도체 물질로 여겨져 오고 있다. 그 결과, 실리콘 카바이드의 유망한 특성을 이용하기 위하여 실리콘 카바이드로 된 다양한 반도체 소자들이 개발되어 오고 있다. 이러한 소자는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor), JFET(Junction Field Effect Transistor) 및 ACCUFET을 포함한다.
전력 MOSFET에서는, 적절한 게이트 바이어스의 인가에 따라 게이트 전극이 턴-온(turn-on)과 턴-오프(turn-off) 제어를 제공한다. 예를 들어, n형 인핸스먼트 (enhancement) MOSFET에서의 턴-온은 양의 게이트 바이어스 인가에 응답하여 p형 채널 영역에서 전도성 n형 반전층이 형성되었을 때 일어난다. 반전층은 n형 소오스와 드레인 영역을 전기적으로 연결하여 소오스와 드레인 간의 다수 캐리어 전도를허용한다.
전력 MOSFET의 게이트 전극은 중간에 개재된 절연층, 전형적으로 실리콘 산화막에 의하여 전도성 채널 영역과 분리되어 있다. 전극이 채널 영역과 절연되어 있기 때문에, MOSFET을 전도성 상태로 유지하거나 온-상태에서 오프-상태로, 또는 그 반대로 스위치하기 위해서는 게이트 전류가 거의 필요하지 않다. 게이트 전극이 MOSFET의 채널 영역과 커패시터를 형성하기 때문에 스위칭 동안에 게이트 전류는 작다. 그러므로, 스위칭 동안에는 충전 및 방전 전류 ("디스플레이스먼트 (displacement) 전류")만이 필요하다. 절연-게이트 전극에 관련된 높은 입력 (input) 임피던스(impedance) 때문에, 게이트 전극에 대하여 최소한의 전류가 요구되어지고, 그러므로, 게이트 구동 회로는 쉽게 실현될 수 있다.
더구나, MOSFET에서의 전류 전도는 다수 캐리어의 전달에 의해서만 일어나므로 잉여 소수 캐리어와의 재결합(recombination)에 관련된 지연(delay)은 나타나지 않는다. 따라서, 전력 MOSFET의 스위칭 속도는 바이폴라 트랜지스터나 사이리스터 (thyristor)의 스위칭 속도보다 10배 이상 높도록 만들 수 있다. 바이폴라 트랜지스터나 사이리스터와는 다르게, 전력 MOSFET은 스위칭 동안 "2차 항복(second breakdown)"이라고 알려진 유해한 파괴 메카니즘 없이, 상대적으로 긴 시간동안 높은 전류 밀도와 높은 전압의 인가를 동시에 견딜 수 있도록 디자인될 수 있다. 온도가 증가함에 따라 전력 MOSFET의 순방향 전압 강하가 증가하기 때문에, 전력 MOSFET은 또한 쉽게 병렬 연결될 수도 있어서 병렬 연결된 소자간에 균일한 전류 분포를 촉진시킨다. 이것은 바이폴라 접합 트랜지스터나 사이리스터와 같이 온-상태 전압 강하가 구동 온도에 반비례하는 바이폴라 전도에 의존하는 소자와 대조적이다.
그러나, 상술한 바와 같은 전력 MOSFET의 좋은 특성들은, 고전압 소자에 대하여 MOSFET의 드리프트 영역의 상대적으로 높은 온-저항에 의해 일반적으로는 상쇄되며, 이는 소수 캐리어의 주입(injection)이 없음에 기인한다. 그 결과, 시판용 실리콘 MOSFET의 구동 순방향 전류 밀도는 전형적으로 상대적으로 낮은 값으로 제한된다. 예를 들어, 동일한 온-상태 전압 강하에 대하여 바이폴라 트랜지스터의 전류 밀도가 100 ~ 120 A/cm2정도인 것에 비하여, 600V 소자의 전류 밀도는 전형적으로 40 ~ 50 A/cm2의 범위로 제한된다.
MOSFET이 반전층을 이용하는 결과, 실리콘 카바이드에 형성된 MOSFET에 추가적인 취약점이 발생할 수 있다. 반전층을 이용하는 결과, 실리콘 카바이드의 낮은 이동도(mobility)는 채널의 높은 비저항을 초래할 수 있다. 그러므로, 반전층의 이용과 실리콘 카바이드의 낮은 이동도에 기인하는 MOSFET 소자의 취약점에 의하여 실리콘 카바이드의 유리한 물성이 가려질 수 있다.
적어도 일 부분에서, MOSFET의 한계를 극복하기 위하여 ACCUFET이 개발되었다. ACCUFET은 게이트 산화막을 베이스로부터 보호하기 위하여 분리된 매립 베이스 층을 사용한다. ACCUFET은 MOSFET에서처럼 반전층에 의존하기 보다 축적층 (accumulation layer)에 의존하고, 따라서, 실리콘 카바이드로 된 MOSFET보다 높은 채널 이동도를 가진다. ACCUFET은 쉬노이(Shenoy)씨 등의 논문 "The Planar 6H-SiCACCUFET : A NEW High-Voltage Power MOSFET Structure" (IEEE Electron Device Letters, Vol.18, No.12, December,1997)에 더 기술되어 있다.
나아가, 높은 구동 온도에서는, 게이트 산화막내의 파울러-노드하임(Fowler-Nordheim(F-N)) 전류에 의한 게이트 산화막의 열화 때문에 MOSFET이나 ACCUFET의 이론적인 경계를 얻지 못할 수 있다. 산화막으로의 Fowler-Nordheim 주입은 MOSFET의 산화막에 손상을 입히고, 궁극적으로 게이트 산화막 항복을 초래함으로써 소자의 파괴로 귀착될 수 있다. 이러한 항복은 예를 들어, UMOSFET의 게이트 트렌치내 산화막의 모서리 부분과 같이, 산화막에서 필드 밀집 지역을 가지는 MOSFET의 구조에 의해 더 악화될 수 있다. 아가왈(Agarwal)씨 등의 논문, "Temperature Dependence of Fowler-Nordheim Current in 6H- and 4H-SiC MOS Capacitors"(IEEE Electron Device Letters, Vol.18, No.12, December, 1997)을 참조하라.
실리콘 카바이드의 넓은 밴드 갭 때문에, 게이트 산화막으로의 F-N 주입 또는 "열 전자(hot electron)" 주입은 실리콘 카바이드로 형성된 반도체 소자에 있어서 더욱 문제점이 될 수 있다. 이것은 반전층 또는 축적층 캐리어의 게이트 산화막으로의 주입이 실리콘 카바이드의 전도대 끝과 게이트 산화막의 전도대 끝 사이의 장벽 높이의 함수이기 때문이다. 그러므로, 밴드 갭이 3.26 eV인 4H-SiC가 밴드 갭이 2.85 eV인 6H-SiC보다 높은 F-N 전류 밀도를 가지는 것으로 알려져 있다. (아가왈 (Agarwal)씨 등의 논문, "Temperature Dependence of Fowler-Nordheim Current in 6H- and 4H-SiC MOS Capacitors"(IEEE Electron Device Letters, Vol.18, No.12, December, 1997))
이러한 문제는 실리콘 카바이드와 게이트 산화막 사이의 유효 장벽 높이가 캐리어 에너지의 통계적인 퍼짐으로 인하여 낮아지는 고온에서는 더 악화될 수 있다. 그러므로, 대단히 매력있어 보이는 SiC로 된 소자는, MOSFET이나 ACCUFET과 같이 4H-SiC MOS에 기초한 소자에서의 온-상태와 오프-상태 동작 동안에 게이트 산화막의 F-N 전류에 의한 시간의존적 절연 항복(time-dependent dielectric breakdown)에 의해 제한될 수 있다.
MOSFET과 ACCUFET의 대안으로서, 접합 전계 효과 트랜지스터(junction field effect transistor : JFET)는 온-상태의 전압 강하가 낮아지고 전류와 전압에 대해 좋은 게이트 제어를 제공할 수 있다. 나아가, JFET는 매우 신뢰성이 있고 고온에서도 잘 구동될 수 있다. JFET는 MOSFET이나 ACCUFET의 반도체-산화막의 계면을 갖고 있지 않기 때문에 F-N 전류로부터 초래되는 산화막의 항복이 문제되지 않을 수 있다. 그러나, JFET는 많은 회로에서의 그것의 응용가능성을 제한할 수 있는 "노말리 온 (normally on)" 소자이다. 이것은 전력 시스템의 신뢰성이 게이트 구동 파괴 동안 손상되기 때문이다. JFET는 또한 상대적으로 전압 이득(게이트 전압에 대한 드레인 전압의 비)이 낮다. 그러므로, 소자가 오프-상태일 때에는 큰 게이트 바이어스가 필요해진다. JFET의 최대 항복 전압도 게이트-소오스 항복 전압에 의하여 제한되어질 수 있다. 나아가, JFET는 누설전류량이 많을 수 있다.
앞에서 논의된 관점에서, 편리한 게이트 제어를 제공하는 고전력 실리콘 카바이드 소자를 개선할 필요가 있다.
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 실리콘 카바이드에 형성된 반도체 소자에 관한 것이다. 본 발명은 특히 실리콘 카바이드에 형성된 전력 소자에 관한 것이다.
도 1은 본 발명의 제1 실시예에 따른 단위 셀의 단면도이다.
도 2는 본 발명에 따른 2 단위 셀 소자의 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 단위 셀의 단면도이다.
도 4는 본 발명의 제3 실시예에 따른 단위 셀의 단면도이다.
도 5는 본 발명의 제4 실시예에 따른 단위 셀의 단면도이다.
전술한 견지에서, 본 발명의 일 목적은 실리콘 카바이드 전력 소자를 제공하는 것이다.
본 발명의 다른 목적은 MOS 소자에 비해 신뢰성이 향상된 실리콘 카바이드 전력 소자를 제공하는 것이다.
본 발명의 또 다른 목적은 파울러-노드하임(Fowler-Nordheim) 전류의 효과를 감소시킬 수 있는 실리콘 카바이드 전력 소자를 제공하는 것이다.
본 발명의 또 다른 목적은 노말리 오프(normally off) 반도체 소자를 제공하는 것이다.
본 발명의 이러한 목적들과 다른 목적들은 게이트에 바이어스가 인가되지 않았을 때 "핀치 오프"된 게이트 영역을 만들기 위해, 매립된 베이스 영역과 반도체 게이트 층을 사용함으로써 게이트의 절연층을 제거한 실리콘 카바이드 채널 반도체 소자에 의해서 달성된다. 게이트 절연층의 제거는 MOSFET과 ACCUFET에 관련된 F-N 전류 문제의 영향을 제거할 수 있다. 게이트에 바이어스를 인가하면 베이스 영역과 게이트 층 사이에 캐리어를 흐르게 하는 전도성 채널이 형성된다. 노말리 오프 소자를 제공하면서도 절연 게이트를 제거함으로써, 고온에서 사용하기 위한 MOSFET, ACCUFET 및 JFET와 같은 소자들의 많은 한계를 극복할 수 있다. 본 발명의 소자에서 채널 영역에 pn 접합을 제공하기 위하여 게이트 층을 반도체 물질로 사용한 것은 드리프트 층에 형성된 채널을 버퍼할 수 있고, 따라서 게이트 층에 대한 "열 전자 효과"를 감소시킬 수 있다.
본 발명의 상세한 실시예들에서는, 반도체 소자는 제1 표면과 채널 영역을가진 제1 도전형 실리콘 카바이드 드리프트 층을 포함한다. 채널 영역을 한정하기 위해 제2 도전형 반도체 물질의 매립 베이스 영역이 제공된다. 실리콘 카바이드 드리프트 층의 채널 영역에 인접하여 실리콘 카바이드 드리프트 층의 제1 표면상에 제2 도전형 반도체 물질의 게이트 층이 형성된다. 게이트 층상에 게이트 콘택 또한 형성될 수 있다.
제1 도전형 반도체 물질의 소오스 영역 역시 매립 베이스 영역과 드리프트 층의 제1 표면 사이에 제공되어질 수도 있다. 소오스 영역은 드리프트 층의 캐리어 농도보다 높은 캐리어 농도로 도핑된다. 반도체 소자가 수평 실리콘 카바이드 채널 영역을 가지는 수직 소자를 포함하도록 제1 도전형 반도체 물질의 드레인 영역 또한 드리프트 층의 제2 표면에 인접하여 형성될 수 있다.
상세한 실시예들에서, 실리콘 카바이드 채널 반도체 소자는 게이트 층과 게이트 콘택 사이에 고농도로 도핑된 제1 도전형 반도체 물질 층을 더 포함할 수 있다. 이 층은 양의 게이트 바이어스가 인가되었을 때 소자가 구동하는 동안 게이트로부터 소오스로의 전류를 제한하기 위해 역방향 바이어스된 다이오드를 제공한다. 대신에, 음극(cathode)이 게이트 콘택에 연결된 다이오드가 전류를 제한하기 위하여 반도체 소자의 외부에서 제공되어질 수 있다.
본 발명의 다른 실시예에서는, 제1 도전형은 n형이고 제2 도전형은 p형인 실리콘 카바이드 채널 반도체 소자를 제공한다. 대신에, 제1 도전형은 p형이고 제2 도전형은 n형일 수도 있다.
나아가, 실리콘 카바이드 드리프트 층의 제1 표면의 반대쪽 제2 표면에 인접한 실리콘 카바이드 기판을 포함하는 소자가 제공되어질 수 있다. 이러한 소자에서는 실리콘 카바이드 기판이 제1 도전형의 고농도로 도핑된 실리콘 카바이드 기판인 경우에 수평 채널이 버퍼된 게이트 트랜지스터가 제공되어질 수 있다. 실리콘 카바이드 기판이 제2 도전형의 고농도로 도핑된 실리콘 카바이드 기판인 경우에 수평 채널이 버퍼된 게이트 사이리스터 역시 제공되어질 수 있다. 어느 경우이든, 제1 도전형은 n형이고 제2 도전형은 p형, 또는 제1 도전형은 p형이고 제2 도전형은 n형일 수 있다.
본 발명에 따른 소자에서는, 매립 베이스 영역과 게이트 층의 반도체 물질은 실리콘 카바이드, 갈륨 나이트라이드 또는 인듐 갈륨 나이트라이드일 수 있다. 나아가, 소오스 영역은 베이스 영역에 전기적으로 연결되어 있을 수 있다.
본 발명의 트랜지스터 실시예에서는, 실리콘 카바이드 채널 트랜지스터의 단위 셀은 제1 캐리어 농도를 가지도록 도핑된 제1 도전형 실리콘 카바이드 기판을 포함한다. 실리콘 카바이드 기판상에 형성된 제1 도전형 실리콘 카바이드 제1 층은 소자의 원하는 항복 전압에 맞춰진 도핑과 두께를 가진다. 이러한 도핑은 일반적으로 제1 층이 제1 캐리어 농도보다 낮은 캐리어 농도를 가지도록 한다. 제2 도전형 반도체 물질의 매립 영역이 실리콘 카바이드 제1 층내에 형성되어 실리콘 카바이드 제1 층의 채널 영역 아래로 확장된다. 제1 도전형 반도체 물질의 제1 영역은 실리콘 카바이드 제1 층의 캐리어 농도보다 높은 캐리어 농도로 도핑된다. 제1 도전형 반도체 물질의 제1 영역은 반도체 물질의 매립 영역과 실리콘 카바이드 제1 층의 실리콘 카바이드 기판의 반대쪽 표면 사이에 위치하며 실리콘 카바이드 제1 층의채널 영역에 인접하여 형성된다.
제2 도전형 반도체 물질의 게이트 층이 실리콘 카바이드 제1 층상에 형성되어 반도체 물질의 제1 영역에서부터 실리콘 카바이드 제1 층의 채널 영역까지 확장되어 있다. 실리콘 카바이드 제1 층의 채널 영역을 한정하기 위하여 반도체 물질의 게이트 층상에 게이트 콘택이 형성된다. 제1 오믹 금속 콘택이 반도체 물질의 제1 영역상에 형성되고, 제2 오믹 금속 콘택이 실리콘 카바이드 제1 층의 반대쪽 실리콘 카바이드 기판상에 형성된다. 대신에, 게이트 층과 게이트 콘택 사이에 고농도로 도핑된 제1 도전형 반도체 물질 층이 제공되어질 수 있다.
본 발명의 사이리스터 실시예에서는, 실리콘 카바이드 채널 사이리스터의 단위 셀은 제1 캐리어 농도를 가진 제2 도전형 실리콘 카바이드 기판을 포함한다. 실리콘 카바이드 기판상에 제1 도전형 실리콘 카바이드 제1 층이 형성되어 제1 캐리어 농도보다 낮은 캐리어 농도를 가지도록 도핑된다. 제2 도전형 반도체 물질의 매립 영역이 실리콘 카바이드 제1 층내에 형성되어 실리콘 카바이드 제1 층의 채널 영역 아래로 확장되어 있다. 실리콘 카바이드 제1 층의 캐리어 농도보다 높은 캐리어 농도로 도핑된 제1 도전형 반도체 물질의 제1 영역이 매립 베이스 영역과 실리콘 카바이드 제1 층의 실리콘 카바이드 기판의 반대쪽 표면 사이에 위치하며 실리콘 카바이드 제1 층의 채널 영역에 인접하도록 형성된다. 제2 도전형 반도체 물질의 게이트 층이 실리콘 카바이드 제1 층상에 형성되어 반도체 물질의 제1 영역에서부터 실리콘 카바이드 제1 층의 채널 영역까지 확장되어 있다. 실리콘 카바이드 제1 층의 채널 영역을 한정하기 위하여 반도체 물질의 게이트 층상에 게이트 콘택이 형성된다. 제1 콘택이 반도체 물질의 제1 영역상에 형성되고, 제2 오믹 금속 콘택이 실리콘 카바이드 제1 층의 반대쪽인 실리콘 카바이드 기판상에 형성된다. 선택적으로, 게이트 층과 게이트 콘택 사이에 고농도로 도핑된 제1 도전형 반도체 물질 층이 형성되어질 수 있다.
전술한 목적들과 다른 목적들, 발명의 장점들과 특징들, 및 그와 동일한 것들이 얻어지는 방법들은, 바람직하고 모범적인 실시예들을 나타내는 첨부 도면들과 관련하여 후술하는 발명의 상세한 설명을 고려한다면 보다 빠르게 자명해질 것이다.
이하에서는 본 발명의 바람직한 실시예들을 나타낸 첨부 도면들을 참조하여 본 발명을 보다 충분하게 설명한다. 그러나, 본 발명은 여러 가지 다른 형태로 구현될 수 있으며, 본 발명의 범위가 아래에서 나타낸 실시예로 인해 한정되어지는 것으로 해석되어져서는 안된다. 그 보다, 본 발명의 실시예는 이 공개를 철저하고 완전하게 하고, 당업계에서 숙련된 자에게 본 발명을 충분히 전달하기 위해 제공되어지는 것이다. 동일한 참조번호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 층과 영역은 개략적으로 그려진 것이다. 당업계에서 숙련된 자에게 이해되어질 수 있듯이, 어떤 층이 반도체 기판 또는 다른 층의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 반도체 기판 또는 다른 층에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다. 당업계에서 숙련된 자에게 이해되어질 수 있듯이, 어떤 층에 대하여 본 발명이 설명되는 경우, 그러한 층은 에피택시(epitaxy)나 이온주입(implantation)으로 형성되었을 수 있다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
도 1, 도 3 및 도 5는 본 발명의 다양한 실시예들의 단위 셀들을 나타낸다. 이러한 단위 셀들을 단위 셀의 양 쪽 수직한 외면 주위로 거울 대칭시키면, 복수의 단위 셀을 가진 소자가 제조될 수 있다. 당업계에서 숙련된 자에게 이해되어질 수 있듯이, 본 발명의 단위 셀들은 소자의 우측 수직한 외면 주위로 거울 대칭시켜 단일의 단위 셀 소자를 만들기 위해 활용될 수 있다.
도 1에 도시된 본 발명의 수평 채널이 버퍼된 게이트 트랜지스터(horizontal channel buffered gate transistor : HCBGT)는 제1 표면(11)을 가진 제1 도전형 벌크 단결정 실리콘 카바이드 기판(10)을 포함하고 있다. 도 1에 도시된 바와 같이, 이 제1 도전형 실리콘 카바이드는 n형 실리콘 카바이드일 수 있다. 기판(10)은 제1 표면(11)인 상부 표면과 상부 표면의 반대쪽 하부 표면인 제2 표면(13)을 가지고 있다. 드리프트 영역을 형성하기 위하여, 제1 도전형의 실리콘 카바이드로 된 제1층(12)이 기판(10)의 제1 표면(11)상에 형성되어질 수 있다. 도 1에 도시된 바와 같이, 드리프트 영역(12)은 n-실리콘 카바이드 드리프트 층일 수 있다. 다른 대안으로, 기판내에 n+와 n-영역을 제공하기 위하여, n-기판이 그 기판의 하부에 이온주입된 n+영역을 가질 수도 있다. 그러므로, 여기에서 쓰여진 바와 같이 기판과 제1 층에 대한 언급은 기판상에 형성된 층이나 기판내에 형성된 층을 모두 지칭한다. 기판(10)의 캐리어 농도는 제1 층(12)의 캐리어 농도보다 높다. 그러므로, 기판은 n+기판이라 불릴 수도 있다. 기판(10)의 면 비저항이 1Ωcm 이하인 것이 바람직하다. 제1 층(12)의 캐리어 농도는 약 1012cm-3에서 약 1017cm-3인 것이 적당하다. 기판은 약 100 μm ~ 약 500 μm의 두께를 가질 수 있다. 제1 층(12)은 약 3 μm ~ 약 500 μm의 두께를 가질 수 있다.
제1 층(12)의 도전형과 반대되는 도전형의 베이스 영역을 제공하기 위해 제1 층(12)내에 제2 도전형 반도체 물질의 영역(14)이 형성된다. 베이스 영역(14)은 제1 층(12)내에 에피택셜하게 성장되거나 이온주입으로 형성되고, 도 1에 나타낸 실시예에서는 p형 반도체 물질로 형성된다. 소자의 소오스 영역을 형성하는 n+형 반도체 물질의 영역(18) 또한 제1 층(12)내에 형성된다. 도 1에 나타낸 바와 같이, 소오스 영역(18)은 베이스 영역(14)과 접촉하도록 형성하되, 베이스 영역(14)은 소오스 영역(18)을 넘어서 제1 층(12)내에 형성된 채널 영역(15)까지 확장되도록 한다. n+소오스 영역(18)은 약 1 μm ~ 약 5 μm의 폭을 가지는 것이 바람직하고, 게이트 아래로는 가능한 한 적게 확장되는 것이 바람직하다. 예를 들어, 이 거리는 약 0.5 μm ~ 약 3 μm의 범위일 수 있다. 상기 n+영역(18)의 캐리어 농도는 약 1018cm-3이상인 것이 적당하다. 베이스 영역(14)과 소오스 영역(18)의 어느 하나 또는 모두의 반도체 물질은 실리콘 카바이드이거나 갈륨 나이트라이드(GaN), 인듐 갈륨 나이트라이드(InGaN)와 같은 다른 반도체 물질일 수 있다.
베이스 영역(14)의 캐리어 농도는 약 1016cm-3에서 약 1018cm-3이고, 두께는 약 0.3 μm ~ 약 5 μm인 것이 바람직하다. 베이스 영역(14)은 소오스 영역(18)을 약 3 μm ~ 약 12 μm 지나 확장되는 것이 바람직하다. n+소오스 영역(18)의 캐리어 농도는 약 1018cm-3이상인 것이 적당하다.
도 1에 도시되어 있는 대로, 제2 도전형 반도체 물질 게이트 층(16)이 드리프트 층(12)상에 형성되어 소오스 영역(18)으로 확장되어 있다. 게이트 층(16)은 반도체 물질이고 절연체가 아니므로, 드리프트 층(12)과 전기적으로 접촉된다. 도 1의 실시예에서 나타낸 바와 같이, 이 제2 도전형 반도체 물질 게이트 층은 p형 반도체 물질 게이트 층이다. 게이트 층(16)의 반도체 물질은 실리콘 카바이드이거나 갈륨 나이트라이드(GaN), 인듐 갈륨 나이트라이드(InGaN)와 같은 다른 반도체 물질일 수 있다.
도 1에서 더 보여지듯이, 게이트 콘택(20)이 게이트 층(16)상에 형성된다. 소오스 영역(18)을 전기적으로 연결하기 위하여 소오스 콘택(22)이 형성된다. 도 1에서 더 보여지듯이, 소오스 콘택이 소오스 영역(18) 및 베이스 영역(14)에 모두 접촉하도록 형성될 수 있다. 드레인 콘택(24)이 제1 층(12)의 반대쪽 반도체 기판(10)의 표면에 형성되어 있다. 콘택(20, 22 및 24)들은 다음에 기술하는 바와 같이 오믹(ohmic) 콘택을 형성하기 위하여 적당한 물질로 만들어질 수 있다.
상기 p형 게이트 층(16)은 바이어스 전압이 게이트 콘택(20)에 인가되었을 때 채널 영역(15)내에 전도성 채널이 형성되도록, 게이트 콘택(20)을 상기 제1 층(12)으로부터 격리시킨다. 게이트 콘택(20)에 바이어스가 인가되지 않을 때, 채널은 상기 게이트 층(16)과 베이스 영역(14) 사이에서 핀치-오프(pinch-off)되어, 소오스 콘택(22)으로부터 드레인 콘택(24)으로 전류가 흐르지 않는다. 노말리 오프 상태를 얻기 위해서는, 베이스 영역(14)과 게이트 층(16) 사이의 간격뿐만 아니라 제1 층(12), 베이스 영역(14) 및 게이트 층(16)의 도핑 레벨이 베이스 영역(14)과 게이트 층(16) 사이의 채널 영역(15)에서 캐리어가 공핍되도록 선택되어져야 한다. 온-상태 구동에서는, 게이트 콘택(20)에 양의 바이어스가 인가되었을 때, 게이트 층 아래의 채널 영역(15)내에 전기적으로 도전성이 있는 채널이 형성되고, 소오스 콘택(22)으로부터 드레인 콘택(24)으로 전류가 흐른다. 그러나, 게이트 층(16)과 소오스 영역(18) 사이의 p/n 접합 때문에 게이트에 인가된 전압이 p/n 접합의 빌트-인(built-in) 전압보다 높아야 전류가 게이트로부터 소오스로 흐르므로, 게이트 대 소오스의 접합은 순방향 바이어스된 다이오드처럼 구동한다. 본 발명의 한실시예에서는, 본 발명에 따른 소자의 게이트 전류는 역방향 바이어스된 다이오드(23)를 통해 게이트 콘택에 게이트 전압을 인가하는 것에 의하여 제한되어질 수 있다. 이 다이오드는 도 1의 HCBGT로부터 분리된 별개의 소자일 수 있다. 그러한 경우, 다이오드(23)의 음극(cathode)이 게이트 콘택(20)에 전기적으로 연결된 상태로, 다이오드(23)의 양극(anode)에 연결된 터미널(25)에 양의 게이트 전압이 인가될 것이다.
도 2는 도 1에 나타낸 단위 셀을 2개 포함하는 소자를 나타낸다. 도 2에 도시된 바와 같이, 베이스 영역(16)들은 간격 W만큼 떨어져 있다. 간격 W는 본 발명의 구동 특성을 조절하기 위하여 조정되어질 수 있다. 일반적으로, 간격 W가 감소될수록 소자에 의해서 제공되는 저항은 증가하지만 보다 효과적인 채널 핀치-오프가 초래될 수 있다. 그러나, 큰 값의 W가 사용되면 채널 밀도는 감소되고, W가 매우 크면 채널과 소오스의 저항이 대단히 커질 수 있다. 나아가, 인접한 베이스 영역 사이의 간격 W는 소자내의 단위 셀들의 수와 원하는 구동 특성에 의존적일 수 있다.
상술한 바와 같이, 베이스 영역(14)의 두께는 약 0.3 μm ~ 약 5 μm이고, 게이트 콘택(20) 하부에서 약 3 μm ~ 약 12 μm 확장되는 것이 바람직하다. 그러나, 베이스 영역(14)이 게이트 콘택(20) 하부에서 확장되는 길이는 특정 응용에 의존하여 변화될 수 있다. 특히, 게이트 콘택 하부의 베이스 영역(18) 사이의 공간은 채널 영역(15)내의 전기장이나 저항을 조정하기 위하여 이용되어질 수 있다. 베이스 영역(14)간의 거리 W가 작아질수록 게이트 층(16) 부근의 전기장은 감소된다.거리는 약 1 μm ~ 약 20 μm가 적당하다. 상술한 바와 같이, 드리프트 층(12)과 베이스 영역(14)의 도핑은 영의 게이트 바이어스에서 베이스 영역의 p+/n 접합과 n/p+접합의 빌트-인 포텐셜에 의해 드리프트 층(12)이 완전히 공핍되도록 선택되어지는 것이 바람직하다.
도 3은 본 발명에 따른 다른 HCBGT를 나타낸다. 도 3에서 보여지는 바와 같이, 도 1의 단위 셀은 게이트 층(18)과 게이트 콘택(20) 사이에 형성된 제1 도전형 반도체 물질의 제2 게이트 층(26)을 더 포함한다. 도 3에 그려진 제2 게이트 층(26)은 n형 반도체 물질이다. n형 반도체 물질은 실리콘 카바이드인 것이 바람직하나, 갈륨 나이트라이드나 인듐 갈륨 나이트라이드로 형성될 수도 있다. 제1, 제2 게이트 층(16, 26)의 도핑과 두께는 n+p+n-트랜지스터의 항복이 인가된 게이트 바이어스보다 크도록 선택되어진다. 제2 게이트 층(26)의 캐리어 농도로 약 5×1016cm-3에서 약 1018cm-3정도가 이용될 수 있다. 제2 게이트 층(26)의 두께는 약 0.3 μm ~ 약 3 μm가, 제1 게이트 층(16)의 두께는 약 0.3 μm ~ 약 3 μm가 적당하다. 그러나, 당업계에서 숙련된 자에게 이해되어질 수 있듯이, 게이트 층(16, 26)을 형성하는 물질에 따라 다양한 다른 도핑과 두께가 사용될 수 있다. 도 3의 단위 셀을 구성하는 소자의 다른 특성은 도 1과 관련하여 상술한 것과 실질적으로 동일하다.
제2 게이트 층(26)을 포함시킴으로써, 양의 바이어스가 게이트 터미널에 인가되었을 때 게이트 콘택(20)으로부터 소오스 콘택(22)으로 전류가 흐르는 것을 차단하기 위하여 HCBGT의 게이트 구조내에 역방향 바이어스된 p/n 접합이 포함될 수 있다. 그러므로, 도 3의 단위 셀을 구성하는 소자들은 게이트 전류를 방지하기 위하여 외부의 다이오드를 필요로 하지 않는다.
도 4는 본 발명에 따른 수평 채널이 버퍼된 게이트 사이리스터(horizontal channel buffered gate thyristor : HCBGTh)를 나타낸다. 도 4에서 보여지는 바와 같이, HCBGTh의 구조는 HCBGT의 구조와 유사하다. 기판(10)은 제1 도전형 반도체 물질로 이루어져 있다. 도 4에 나타낸 바와 같이, 기판은 n형 실리콘 카바이드 기판일 수 있고, 상술한 바와 같이, n형 실리콘 카바이드 층일 수 있다. 도 4의 소자가 도 3의 소자와 기본적으로 다른 점은 기판에 형성된 영역들의 도전형이 도 3에서의 도전형과 반대라는 점이다. 그러므로, 드리프트 층은 p-드리프트 층(12')이고, 베이스 영역은 n+베이스 영역(14')이며, 제1 게이트 층은 n형 게이트 층(16')이고, 제2 게이트 층은 p형 게이트 층(26')이다. 나아가, 도 1 내지 도 3의 소오스 영역(18)과 소오스 콘택(22)은 각각 p+에미터 영역인 에미터 영역(18')과 에미터 콘택(22)이고, 드레인 콘택(24)은 콜렉터 콘택(24)이다. 이러한 소자에서는, 바이어스가 게이트 콘택(20)에 인가되었을 때 전류가 에미터 콘택(22)으로부터 콜렉터 콘택(24)으로 흐른다. n형과 p형 영역들의 적당한 캐리어 농도와 디멘젼은 도 1 내지 도 3의 n형과 p형 영역들의 그것과 비교할 만하다.
도 4에 나타낸 HCBGTh는 내부의 게이트 다이오드를 제공하기 위한 선택적 p형 층(26')을 포함한다. 당업계에서 숙련된 자에게 이해되어질 수 있듯이, 도 1에나타낸 것과 유사한 구조를 제공하기 위하여 이 층은 제거될 수 있다. 이 경우에, 소자가 구동할 때 게이트 전류를 제어하기 위하여 외부의 다이오드가 활용될 수 있다.
도 5는 본 발명의 다른 실시예를 나타낸다. 도 1 내지 도 4의 소자들에서, 소오스 콘택(22)과 매립 베이스 영역(14)은 전기적으로 단락되어 있었다. 그러나, 도 5의 실시예에서는, 게이트 콘택(20)과 제1 게이트 층(16)이 삼차원적으로 베이스 영역과 단락되어 있다. 소오스 콘택(22')은 드리프트 층(12)의 일부분에 의하여 베이스 영역으로부터 분리되어 있다. 도 5에 나타낸 HCBGT는 내부의 게이트 다이오드를 제공하기 위한 선택적 n형 층(26)을 포함한다. 당업계에서 숙련된 자에게 이해되어질 수 있듯이, 도 1에 나타낸 것과 유사한 구조를 제공하기 위하여 이 층은 제거될 수 있다. 이 경우에, 소자가 구동할 때 게이트 전류를 제어하기 위하여 외부의 다이오드가 활용될 수 있다. 나아가, 도 4의 구조는 베이스 영역이 게이트 층 및 게이트 콘택과 전기적으로 연결되어 있는 사이리스터를 제공하기 위하여, 도 5에 반영되어 있듯이 게이트 디자인이 변경되어질 수 있다.
도 5에 나타낸 바와 같이 p 베이스 영역(14)을 게이트(16)와 단락시킴으로써, 보다 효과적인 핀치-오프가 얻어질 수 있다. 이 경우, 공핍 영역은 한 방향만으로 (도 1 내지 도 4의 구조에서처럼) 확장되기 보다 양 방향(상부, 하부)으로부터 채널내로 확장된다. 이것은 온-상태동안 상대적으로 넓은 채널 영역을 허용하여 소자의 온-상태 저항을 낮춘다.
앞에서는 제1 도전형은 n형이고 제2 도전형은 p형이라는 관점에서 소자들을설명하였으나, 당업계에서 숙련된 자에게 이해되어질 수 있듯이, 본 발명에 따라 상보적인 소자들도 역시 제조될 수 있다. 그러므로, 제1 도전형이 p형이고 제2 도전형이 n형일 수 있다.
당업계에서 숙련된 자에게 이해되어질 수 있듯이, 본 발명의 다양한 실시예들은 통상의 반도체 제조 기술을 이용하여 제조될 수 있다. 그런데, 에피택셜 층(12)의 형성과 관련하여, 이 층은 미국 특허 제 4,912,064호에 기술되어 있는 대로 에피택셜 성장 공정을 이용하여 기판(10)위에 성장시키는 것이 바람직하다. 상기 특허의 개시내용은 충분히 설명한 것처럼 참조 문헌으로써 본 명세서에 함께 결합시킨다. 앞에서 논의한 바와 같이, 대신에, 저농도로 도핑된 기판을 사용하여 고농도로 도핑된 층(10)을 형성하기 위한 이온주입을 수행할 수 있다.
본 발명에 따른 소자들은 소자를 둘러싸는 메사(mesa) 형태로 에칭함으로써 에지가 경계지어질 수 있다. 메사(미도시)는 제1 층(12)을 지나 기판(10) 속으로 확장될 수 있다. 대신에, 메사는 제1 층(12)을 부분적으로 지나 확장될 수 있다. 그러한 경우, 이온은 노출된 층(12)에 약 100 Å ~ 약 5 μm의 깊이에, 메사의 에지로부터 약 5 μm ~ 500 μm의 거리를 두고 이온주입될 수 있다. 구동의 블록킹 모드(blocking mode)동안 메인 접합으로부터 경계 영역까지 전기장이 점진적으로 감소하도록 할 수 있기 때문에, 이러한 이온주입이 바람직하다. 메사를 둘러 싼 제1 층(12)의 도전형과 반대되는 도전형의 저농도 영역을 형성하기 위하여 약 5×1015cm-3에서 약 1017cm-3정도의 캐리어 농도가 이용될 수 있다. 어느 경우이든, 메사의 노출된 표면에 패시베이션(passivation) 층이 형성될 수 있다.(미도시) 이러한 패시베이션 층은 SiO2층이거나 당업계에서 숙련된 자에게 알려진 적당한 물질 또는 적층된 패시번트(passivant)일 수 있다.
상술한 각 실시예에서, 기판이나 층들은 6H, 4H, 15R, 또는 3C 실리콘 카바이드의 그룹으로부터 선택되어진 실리콘 카바이드로 형성될 수 있으나, 4H 실리콘 카바이드가 상술한 각 소자에 바람직하다. 오믹 콘택을 위한 바람직한 금속들은 니켈, 탄탈륨 실리사이드, 백금을 포함한다. 추가적으로, 알루미늄/타이타늄 콘택 또한 본 발명의 오믹 콘택을 형성하기 위하여 사용될 수 있다. 이러한 특정 금속들을 기술하였으나, 당업계에서 숙련자에게 알려진 실리콘 카바이드와 오믹 콘택을 형성하는 다른 금속들도 사용될 수 있다.
상술된 소자의 에피택셜 층이나 이온주입된 영역의 캐리어 농도나 도핑 레벨의 관점에서, 일반적으로, p+나 n+도전형 영역과 에피택셜 층들은 과도한 결정 결함 또는 에피택셜 결함 없이 가능한 한 많이 도핑되어야 한다. p형 영역을 제공하는 적당한 도펀트들은 알루미늄, 보론 또는 갈륨을 포함한다. n형 영역을 제공하는 적당한 도펀트들은 질소, 인을 포함한다. 알루미늄은 p+영역을 위하여 바람직한 도펀트이고, 알루미늄은 미국 특허 제 5,087,576호에 기술되어 있는 대로 고온 이온주입을 이용하여 p+영역에 이온주입하는 것이 바람직하다. 상기 특허의 개시내용은 충분히 설명한 것처럼 참조 문헌으로써 본 명세서에 함께 결합시킨다. 사용되는 온도는 약 1000 ℃ ~ 1500 ℃이다.
도면들과 명세서에서, 본 발명의 전형적인 바람직한 실시예들이 공개되고, 비록 특정 용어들을 사용하였으나, 그들은 일반적이고 기술적인 의미로만 사용된 것이고, 다음의 청구항에서 나타나는 본 발명을 제한하기 위함이 아니다.
상술한 소자들은 MOSFET 또는 ACCUFET의 게이트의 절연층 대신 반도체 물질로 게이트 영역을 버퍼함으로써 F-N 전류의 영향을 줄일 수 있다. 이러한 버퍼층은 F-N 전류를 효과적으로 감소시킬 수 있고, 따라서, 그러한 전류로부터 초래되는 소자의 열화를 감소시킬 수 있다. 나아가, 본 발명에 따른 소자들은 "노말리 오프" 소자이므로, 많은 응용에 있어서 JFET의 한계들을 극복할 수 있다. 채널 영역이 수평하므로, 수직으로 월(wall)이 형성된 JFET보다 훨씬 넓은 게이트를 형성할 수 있다. 이것은 유리한 블록킹 이득/온-저항 트레이드 오프(trade off)를 가능하게 한다. 일반적으로, 넓은 게이트 영역은 높은 블록킹 이득과 낮은 누설 전류에 이르게 한다. HCBGT가 노말리 오프 소자이므로, 수직 게이트 구조에서는 불가능한 넓은 게이트 영역을 필요로 한다.
HCBGT의 온-상태 구동동안 전도성 채널은 p+게이트(16)와 p 베이스 영역(14)의 공핍되지 않은 부분내에 형성된 3차원 벌크 실리콘 카바이드이다. 이것은 2차원 면 전하를 이용하여 전도하는 MOS콘트롤 소자와는 대조적이다. HCBGT에서의 전도가 벌크, 적게 도핑된 실리콘 카바이드, 에서 일어나기 때문에, MOS 게이트 소자보다 훨씬 높은 (10배 ~ 100배) 캐리어 이동도를 제공한다. 전도성 채널이 접합에서 멀리 떨어져 있으므로, HCBGT 디자인에서는 열 전자의 주입이 일어나지 않고, 따라서,그러한 주입으로 인한 손상이 발생하지 않는다. 그러므로, 본 발명은 긴 시간동안 높은 전압, 높은 전류 및 높은 구동 온도에서도 구동할 수 있는 소자를 제공한다.

Claims (33)

  1. 제1 표면을 가진 제1 도전형 실리콘 카바이드 드리프트 층;
    채널 영역을 한정하기 위하여 상기 실리콘 카바이드 드리프트 층내에 형성된 제2 도전형 반도체 물질의 매립 베이스 영역;
    상기 실리콘 카바이드 드리프트 층의 채널 영역에 인접하여 상기 채널 영역과 전기적으로 연결되어 있으며 상기 실리콘 카바이드 드리프트 층의 제1 표면상에 형성된 제2 도전형 반도체 물질의 게이트 층; 및
    상기 게이트 층상의 게이트 콘택을 포함하는 실리콘 카바이드 채널 반도체 소자.
  2. 제1항에 있어서,
    상기 드리프트 층의 캐리어 농도보다 높은 캐리어 농도로 도핑되고 상기 매립 베이스 영역과 드리프트 층의 제1 표면 사이에 위치하는 제1 도전형 반도체 물질의 제1 영역; 및
    상기 반도체 소자가 수평 실리콘 카바이드 채널 영역을 가진 수직 소자를 포함하도록 상기 드리프트 층의 제1 표면의 반대쪽 제2 표면에 인접한 반도체 물질의 제2 영역을 더 포함하는 실리콘 카바이드 채널 반도체 소자.
  3. 제1항에 있어서,
    상기 게이트 층과 게이트 콘택 사이에 고농도로 도핑된 제1 도전형 반도체 물질 층을 더 포함하는 실리콘 카바이드 채널 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 도전형은 n형이고 상기 제2 도전형은 p형인 실리콘 카바이드 채널 반도체 소자.
  5. 제2항에 있어서,
    상기 반도체 물질의 제2 영역은 상기 실리콘 카바이드 드리프트 층의 제2 표면에 인접하는 실리콘 카바이드 기판을 포함하는 실리콘 카바이드 채널 반도체 소자.
  6. 제5항에 있어서,
    상기 실리콘 카바이드 기판은 고농도로 도핑된 제1 도전형의 실리콘 카바이드 기판이고 반도체 소자의 드레인 영역을 제공하는 실리콘 카바이드 채널 반도체 소자.
  7. 제6항에 있어서,
    상기 제1 도전형은 n형이고 상기 제2 도전형은 p형인 실리콘 카바이드 채널 반도체 소자.
  8. 제5항에 있어서,
    상기 실리콘 카바이드 기판은 고농도로 도핑된 제2 도전형의 실리콘 카바이드 기판이고 반도체 소자의 콜렉터 영역을 제공하는 실리콘 카바이드 채널 반도체 소자.
  9. 제8항에 있어서,
    상기 제1 도전형은 n형이고 상기 제2 도전형은 p형인 실리콘 카바이드 채널 반도체 소자.
  10. 제8항에 있어서,
    상기 제1 도전형은 p형이고 상기 제2 도전형은 n형인 실리콘 카바이드 채널 반도체 소자.
  11. 제1항에 있어서,
    상기 매립 베이스 영역과 게이트 층의 반도체 물질은 실리콘 카바이드인 실리콘 카바이드 채널 반도체 소자.
  12. 제1항에 있어서,
    상기 매립 베이스 영역과 게이트 층의 반도체 물질은 갈륨 나이트라이드와인듐 갈륨 나이트라이드로 이루어지는 군으로부터 선택되어지는 실리콘 카바이드 채널 반도체 소자.
  13. 제2항에 있어서,
    상기 반도체 물질의 제1 영역은 상기 베이스 영역과 전기적으로 연결되어 있는 실리콘 카바이드 채널 반도체 소자.
  14. 제2항에 있어서,
    상기 매립 베이스 영역은 상기 게이트 층 및 게이트 콘택과 전기적으로 연결되어 있는 실리콘 카바이드 채널 반도체 소자.
  15. 제1항에 있어서,
    음극(cathode)이 상기 게이트 콘택과 연결되어 있는 다이오드를 더 포함하는 실리콘 카바이드 채널 반도체 소자.
  16. 제1 캐리어 농도를 가진 제1 도전형 실리콘 카바이드 기판;
    상기 제1 캐리어 농도보다 낮은 캐리어 농도를 가지고 상기 실리콘 카바이드 기판상에 형성된 제1 도전형 실리콘 카바이드 제1 층;
    상기 실리콘 카바이드 제1 층내에 형성되어 제 1표면과 매립 영역 사이의 채널 영역을 한정하는 제2 도전형 반도체 물질의 매립 영역;
    상기 실리콘 카바이드 제1 층의 캐리어 농도보다 높은 캐리어 농도로 도핑되고, 상기 반도체 물질의 매립 영역과 상기 실리콘 카바이드 제1 층의 상기 실리콘 카바이드 기판의 반대쪽 표면 사이에 위치하며 상기 실리콘 카바이드 제1 층의 채널 영역에 인접하는 제1 도전형 반도체 물질의 제1 영역;
    상기 반도체 물질의 제1 영역과 간격을 두고 인접하여 있고 상기 실리콘 카바이드 제1 층의 채널 영역을 덮을 수 있도록 확장되어 있으며 상기 실리콘 카바이드 제1 층상에 형성된 제2 도전형 반도체 물질의 게이트 층;
    상기 실리콘 카바이드 제1 층의 채널 영역을 한정하기 위하여 상기 반도체 물질의 게이트 층상에 형성된 게이트 콘택;
    상기 반도체 물질의 제1 영역상의 제1 콘택; 및
    상기 실리콘 카바이드 제1 층의 반대쪽 상기 실리콘 카바이드 기판상의 제2 콘택을 포함하는 실리콘 카바이드 채널 트랜지스터의 단위 셀.
  17. 제16항에 있어서,
    상기 게이트 층과 게이트 콘택 사이에 고농도로 도핑된 제1 도전형 반도체 물질 층을 더 포함하는 실리콘 카바이드 채널 트랜지스터.
  18. 제16항에 있어서,
    상기 제1 도전형은 n형이고 상기 제2 도전형은 p형인 실리콘 카바이드 채널 트랜지스터.
  19. 제16항에 있어서,
    상기 제1 도전형은 p형이고 상기 제2 도전형은 n형인 실리콘 카바이드 채널 트랜지스터.
  20. 제16항에 있어서,
    상기 매립 영역과 게이트 층의 반도체 물질은 실리콘 카바이드인 실리콘 카바이드 채널 트랜지스터.
  21. 제16항에 있어서,
    상기 매립 영역과 게이트 층의 반도체 물질은 갈륨 나이트라이드와 인듐 갈륨 나이트라이드로 이루어지는 군으로부터 선택되어지는 실리콘 카바이드 채널 트랜지스터.
  22. 제16항에 있어서,
    상기 반도체 물질의 제1 영역은 상기 매립 영역과 전기적으로 연결되어 있는 실리콘 카바이드 채널 트랜지스터.
  23. 제16항에 있어서,
    상기 매립 영역은 상기 게이트 층 및 게이트 콘택과 전기적으로 연결되어 있는 실리콘 카바이드 채널 트랜지스터.
  24. 제16항에 있어서,
    음극이 상기 게이트 콘택과 연결되어 있는 다이오드를 더 포함하는 실리콘 카바이드 채널 트랜지스터.
  25. 제1 캐리어 농도를 가진 제2 도전형 실리콘 카바이드 기판;
    상기 제1 캐리어 농도보다 낮은 캐리어 농도를 가지고 상기 실리콘 카바이드 기판상에 형성된 제1 도전형 실리콘 카바이드 제1 층;
    제 1표면과 매립 영역 사이의 채널 영역을 한정하기 위해 상기 실리콘 카바이드 제1 층내에 형성된 제2 도전형 반도체 물질의 매립 영역;
    상기 실리콘 카바이드 제1 층의 캐리어 농도보다 높은 캐리어 농도로 도핑되고, 상기 매립 베이스 영역과 상기 실리콘 카바이드 제1 층의 상기 실리콘 카바이드 기판과 반대쪽 표면 사이에 위치하며 상기 실리콘 카바이드 제1 층의 채널 영역에 인접하는 제1 도전형 반도체 물질의 제1 영역;
    상기 제1 영역과 간격을 두고 인접하여 있고 상기 실리콘 카바이드 제1 층의 채널 영역을 덮을 수 있도록 확장되어 있으며 상기 실리콘 카바이드 제1 층상에 형성된 제2 도전형 반도체 물질의 게이트 층;
    상기 실리콘 카바이드 제1 층의 채널 영역을 한정하기 위하여 상기 반도체 물질의 게이트 층상에 형성된 게이트 콘택;
    상기 반도체 물질의 제1 영역상의 제1 콘택; 및
    상기 실리콘 카바이드 제1 층의 반대쪽 상기 실리콘 카바이드 기판상의 제2 콘택을 포함하는 실리콘 카바이드 채널 사이리스터의 단위 셀.
  26. 제25항에 있어서,
    상기 게이트 층과 게이트 콘택 사이에 고농도로 도핑된 제1 도전형 반도체 물질 층을 더 포함하는 실리콘 카바이드 채널 사이리스터.
  27. 제25항에 있어서,
    상기 제1 도전형은 n형이고 상기 제2 도전형은 p형인 실리콘 카바이드 채널 사이리스터.
  28. 제25항에 있어서,
    상기 제1 도전형은 p형이고 상기 제2 도전형은 n형인 실리콘 카바이드 채널 사이리스터.
  29. 제25항에 있어서,
    상기 매립 영역과 게이트 층의 반도체 물질은 실리콘 카바이드인 실리콘 카바이드 채널 사이리스터.
  30. 제25항에 있어서,
    상기 매립 영역과 게이트 층의 반도체 물질은 갈륨 나이트라이드와 인듐 갈륨 나이트라이드로 이루어지는 군으로부터 선택되어지는 실리콘 카바이드 채널 사이리스터.
  31. 제25항에 있어서,
    상기 반도체 물질의 제1 영역은 상기 매립 영역과 전기적으로 연결되어 있는 실리콘 카바이드 채널 사이리스터.
  32. 제25항에 있어서,
    상기 매립 영역은 상기 게이트 층 및 게이트 콘택과 전기적으로 연결되어 있는 실리콘 카바이드 채널 사이리스터.
  33. 제25항에 있어서,
    음극이 상기 게이트 콘택과 연결되어 있는 다이오드를 더 포함하는 실리콘 카바이드 채널 사이리스터.
KR10-2000-7014632A 1998-07-09 1999-06-08 실리콘 카바이드 수평 채널이 버퍼된 게이트 반도체 소자 KR100474214B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/112,686 1998-07-09
US09/112,686 US6281521B1 (en) 1998-07-09 1998-07-09 Silicon carbide horizontal channel buffered gate semiconductor devices

Publications (2)

Publication Number Publication Date
KR20010071573A true KR20010071573A (ko) 2001-07-28
KR100474214B1 KR100474214B1 (ko) 2005-03-08

Family

ID=22345319

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-7014632A KR100474214B1 (ko) 1998-07-09 1999-06-08 실리콘 카바이드 수평 채널이 버퍼된 게이트 반도체 소자

Country Status (8)

Country Link
US (1) US6281521B1 (ko)
EP (2) EP2264769B1 (ko)
JP (1) JP3979788B2 (ko)
KR (1) KR100474214B1 (ko)
CN (1) CN100385676C (ko)
AU (1) AU4428099A (ko)
CA (1) CA2336933C (ko)
WO (1) WO2000003440A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100460332B1 (ko) * 2002-05-23 2004-12-08 박정희 실리콘 카바이드 나노선의 제조방법

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19833214C1 (de) * 1998-07-23 1999-08-12 Siemens Ag J-FET-Halbleiteranordnung
US6600192B1 (en) * 1998-10-09 2003-07-29 The Kansai Electric Power Co., Inc. Vertical field-effect semiconductor device with buried gate region
DE59913394D1 (de) * 1998-10-23 2006-06-08 Infineon Technologies Ag Leistungshalbleiter und herstellungsverfahren
DE10036208B4 (de) * 2000-07-25 2007-04-19 Siced Electronics Development Gmbh & Co. Kg Halbleiteraufbau mit vergrabenem Inselgebiet und Konaktgebiet
JP4934903B2 (ja) * 2001-04-26 2012-05-23 株式会社デンソー 炭化珪素半導体装置及びその製造方法
US6770911B2 (en) * 2001-09-12 2004-08-03 Cree, Inc. Large area silicon carbide devices
JP4045893B2 (ja) * 2002-08-12 2008-02-13 住友電気工業株式会社 縦型接合型電界効果トランジスタ
JP4122880B2 (ja) * 2002-07-24 2008-07-23 住友電気工業株式会社 縦型接合型電界効果トランジスタ
TWI320571B (en) 2002-09-12 2010-02-11 Qs Semiconductor Australia Pty Ltd Dynamic nonvolatile random access memory ne transistor cell and random access memory array
JP2004200391A (ja) * 2002-12-18 2004-07-15 Hitachi Ltd 半導体装置
TW588460B (en) * 2003-01-24 2004-05-21 Ind Tech Res Inst Trench power MOSFET and method of making the same
DE102004004045B4 (de) * 2004-01-27 2009-04-02 Infineon Technologies Ag Halbleiterbauelement mit temporärem Feldstoppbereich und Verfahren zu dessen Herstellung
US7275357B2 (en) * 2004-03-30 2007-10-02 Cnh America Llc Cotton module program control using yield monitor signal
US7205629B2 (en) * 2004-06-03 2007-04-17 Widebandgap Llc Lateral super junction field effect transistor
US7026669B2 (en) * 2004-06-03 2006-04-11 Ranbir Singh Lateral channel transistor
US7019344B2 (en) * 2004-06-03 2006-03-28 Ranbir Singh Lateral drift vertical metal-insulator semiconductor field effect transistor
US7105875B2 (en) * 2004-06-03 2006-09-12 Wide Bandgap, Llc Lateral power diodes
JP2006196552A (ja) * 2005-01-11 2006-07-27 Toyota Central Res & Dev Lab Inc 接合型電界効果トランジスタ
US7476594B2 (en) * 2005-03-30 2009-01-13 Cree, Inc. Methods of fabricating silicon nitride regions in silicon carbide and resulting structures
JP4948784B2 (ja) * 2005-05-19 2012-06-06 三菱電機株式会社 半導体装置及びその製造方法
US7598576B2 (en) * 2005-06-29 2009-10-06 Cree, Inc. Environmentally robust passivation structures for high-voltage silicon carbide semiconductor devices
US7449762B1 (en) 2006-04-07 2008-11-11 Wide Bandgap Llc Lateral epitaxial GaN metal insulator semiconductor field effect transistor
JP5147244B2 (ja) * 2007-01-17 2013-02-20 関西電力株式会社 バイポーラ型半導体素子
US7868335B1 (en) * 2008-08-18 2011-01-11 Hrl Laboratories, Llc Modulation doped super-lattice sub-collector for high-performance HBTs and BJTs
US9343588B2 (en) * 2011-02-22 2016-05-17 Infineon Technologies Austria Ag Normally-off semiconductor switches and normally-off JFETs
JP5668576B2 (ja) 2011-04-01 2015-02-12 住友電気工業株式会社 炭化珪素半導体装置
US9472684B2 (en) * 2012-11-13 2016-10-18 Avogy, Inc. Lateral GaN JFET with vertical drift region
US10777591B2 (en) * 2017-08-15 2020-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor device
CN107527803B (zh) * 2017-08-24 2019-11-19 中国科学院上海微系统与信息技术研究所 SiC器件栅介质层及SiC器件结构的制备方法
US10504995B1 (en) * 2018-08-09 2019-12-10 Semiconductor Components Industries, Llc Short-circuit performance for silicon carbide semiconductor device
CN112599588B (zh) * 2020-12-15 2023-08-25 陈小建 SiC半导体器件及其制备方法
CN115425089A (zh) * 2022-11-07 2022-12-02 广东芯聚能半导体有限公司 半导体结构及其制备方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3982262A (en) 1974-04-17 1976-09-21 Karatsjuba Anatoly Prokofievic Semiconductor indicating instrument
JPS5941871A (ja) * 1982-08-31 1984-03-08 Matsushita Electronics Corp 接合型電界効果半導体装置
JPS5965486A (ja) * 1982-10-06 1984-04-13 Matsushita Electronics Corp 接合型電界効果トランジスタ
US4654958A (en) 1985-02-11 1987-04-07 Intel Corporation Process for forming isolated silicon regions and field-effect devices on a silicon substrate
US4717677A (en) 1985-08-19 1988-01-05 Motorola Inc. Fabricating a semiconductor device with buried oxide
JPS63128741A (ja) 1986-11-19 1988-06-01 Sanyo Electric Co Ltd 半導体注入集積論理回路装置
US5087576A (en) 1987-10-26 1992-02-11 North Carolina State University Implantation and electrical activation of dopants into monocrystalline silicon carbide
US4912064A (en) 1987-10-26 1990-03-27 North Carolina State University Homoepitaxial growth of alpha-SiC thin films and semiconductor devices fabricated thereon
US4805003A (en) 1987-11-10 1989-02-14 Motorola Inc. GaAs MESFET
US5135885A (en) 1989-03-27 1992-08-04 Sharp Corporation Method of manufacturing silicon carbide fets
US5216264A (en) 1989-06-07 1993-06-01 Sharp Kabushiki Kaisha Silicon carbide MOS type field-effect transistor with at least one of the source and drain regions is formed by the use of a schottky contact
JPH0383332A (ja) 1989-08-28 1991-04-09 Sharp Corp 炭化珪素半導体装置の製造方法
US5077589A (en) 1990-03-23 1991-12-31 Motorola, Inc. MESFET structure having a shielding region
JP2542448B2 (ja) 1990-05-24 1996-10-09 シャープ株式会社 電界効果トランジスタおよびその製造方法
US5321283A (en) * 1991-07-30 1994-06-14 Microwave Technology, Inc. High frequency JFET
US5233215A (en) 1992-06-08 1993-08-03 North Carolina State University At Raleigh Silicon carbide power MOSFET with floating field ring and floating field plate
US5322802A (en) 1993-01-25 1994-06-21 North Carolina State University At Raleigh Method of fabricating silicon carbide field effect transistor
US5318915A (en) 1993-01-25 1994-06-07 North Carolina State University At Raleigh Method for forming a p-n junction in silicon carbide
US5270244A (en) 1993-01-25 1993-12-14 North Carolina State University At Raleigh Method for forming an oxide-filled trench in silicon carbide
US5436174A (en) 1993-01-25 1995-07-25 North Carolina State University Method of forming trenches in monocrystalline silicon carbide
US5397717A (en) 1993-07-12 1995-03-14 Motorola, Inc. Method of fabricating a silicon carbide vertical MOSFET
US5323040A (en) 1993-09-27 1994-06-21 North Carolina State University At Raleigh Silicon carbide field effect device
US5396085A (en) 1993-12-28 1995-03-07 North Carolina State University Silicon carbide switching device with rectifying-gate
US5399883A (en) 1994-05-04 1995-03-21 North Carolina State University At Raleigh High voltage silicon carbide MESFETs and methods of fabricating same
US5449925A (en) 1994-05-04 1995-09-12 North Carolina State University Voltage breakdown resistant monocrystalline silicon carbide semiconductor devices
JPH0855978A (ja) 1994-06-09 1996-02-27 Ngk Insulators Ltd 半導体装置およびその製造方法
DE4430732C2 (de) 1994-08-30 1998-07-02 Daimler Benz Ag Vertikaler Feldeffekt-Transistor hoher Leistung und Verfahren zu dessen Herstellung
US5543637A (en) 1994-11-14 1996-08-06 North Carolina State University Silicon carbide semiconductor devices having buried silicon carbide conduction barrier layers therein
US5510281A (en) 1995-03-20 1996-04-23 General Electric Company Method of fabricating a self-aligned DMOS transistor device using SiC and spacers
JP3158973B2 (ja) * 1995-07-20 2001-04-23 富士電機株式会社 炭化けい素縦型ｆｅｔ
DE19608003C2 (de) 1996-03-04 2001-11-29 Daimler Chrysler Ag Leistungs-Feldeffekt-Transistor und Verfahren zu seiner Herstellung
US5917203A (en) 1996-07-29 1999-06-29 Motorola, Inc. Lateral gate vertical drift region transistor
EP0862221A4 (en) 1996-09-17 1999-06-09 Ngk Insulators Ltd SEMICONDUCTOR DEVICE
DE19644821C1 (de) 1996-10-29 1998-02-12 Daimler Benz Ag Steuerbare Halbleiterstruktur mit verbesserten Schalteigenschaften
DE29801945U1 (de) * 1997-04-25 1998-06-18 Siemens Ag Vorrichtung zum Begrenzen elektrischer Wechselströme, insbesondere im Kurzschlußfall

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100460332B1 (ko) * 2002-05-23 2004-12-08 박정희 실리콘 카바이드 나노선의 제조방법

Also Published As

Publication number Publication date
CN100385676C (zh) 2008-04-30
CN1308774A (zh) 2001-08-15
KR100474214B1 (ko) 2005-03-08
EP2264769B1 (en) 2018-02-28
EP2264769A1 (en) 2010-12-22
JP2002520857A (ja) 2002-07-09
JP3979788B2 (ja) 2007-09-19
US6281521B1 (en) 2001-08-28
EP1095409A1 (en) 2001-05-02
WO2000003440A1 (en) 2000-01-20
CA2336933A1 (en) 2000-01-20
EP1095409B1 (en) 2015-01-07
AU4428099A (en) 2000-02-01
CA2336933C (en) 2006-03-14

Similar Documents

Publication Publication Date Title
KR100474214B1 (ko) 실리콘 카바이드 수평 채널이 버퍼된 게이트 반도체 소자
US7449762B1 (en) Lateral epitaxial GaN metal insulator semiconductor field effect transistor
US6703684B2 (en) Semiconductor device and method of forming a semiconductor device
EP0737365B1 (en) Three-terminal gate-controlled semiconductor switching device with rectifying-gate
US8415671B2 (en) Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
US6316791B1 (en) Semiconductor structure having a predetermined alpha-silicon carbide region, and use of this semiconductor structure
JP3385938B2 (ja) 炭化珪素半導体装置及びその製造方法
CN100524809C (zh) 场效应晶体管半导体器件
US7834376B2 (en) Power semiconductor switch
KR101722811B1 (ko) 낮은 소스 저항을 갖는 전계 효과 트랜지스터 장치
EP0799499B1 (en) Semiconductor device having an insulated gate
US20140183552A1 (en) Transistor structures having a deep recessed p+ junction and methods for making same
EP3255676A1 (en) Vertical power semiconductor device and method for operating such a device
US5917204A (en) Insulated gate bipolar transistor with reduced electric fields
KR20000029577A (ko) 선형전류-전압특성을가지는반도체부품
JPH09503626A (ja) 高いラッチアップ耐性を備えた炭化ケイ素ベースのｍｉｓ構造
US6150671A (en) Semiconductor device having high channel mobility and a high breakdown voltage for high power applications
US11610987B2 (en) NPNP layered MOS-gated trench device having lowered operating voltage
EP0890183B1 (en) A FIELD EFFECT TRANSISTOR OF SiC AND A METHOD FOR PRODUCTION THEREOF
KR20040065560A (ko) 전계 효과 트랜지스터 디바이스

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130201

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140204

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150120

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160119

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20170119

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20180201

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20190129

Year of fee payment: 15

EXPY Expiration of term