JP4045893B2 - 縦型接合型電界効果トランジスタ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】
接合型電界効果トランジスタ（ＪＦＥＴ：Junction Field Effect Transistor）は、ゲート電圧によりソース電極とドレイン電極間の電流を制御する電庄制御半導体デバイスである。詳細には、ＪＦＥＴは、ソース電極とドレイン電極との間に位置しゲート電極と接するチャネル領域を有し、ゲート半導体層とチャネル半導体層とにより形成されるｐｎ接合によって生じる空乏層の厚さを、ゲート電極に加える電圧によって変化させ、チャネル領域を流れるドレイン電流を制御するデバイスである。
【０００３】
今日、シリコンを半導体材料とする半導体デバイスが主流となっている。シリコン系パワー半導体デバイスにおいて、デバイスの耐圧によって使用されるデバイスタイプが異なり、デバイス耐圧が２００Ｖ以下の低圧系ではＭＯＳＦＥＴ（金属／酸化膜/半導体 電界効果トランジスタ）が主流であり、デバイス耐圧がそれ以上の高圧系ではＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、サイリスタなどが主流である。
【０００４】
ＪＦＥＴに関しては、ＪＦＥＴの一種である静電誘導トランジスタ（ＳＩＴ）がパワー半導体として開発及び製品化されている。ＳＩＴは、ＪＦＥＴと同様のデバイス構造を有するが、ＪＦＥＴの静特性が飽和を有する五極管特性であるのに対して、ＳＩＴの静特性は非飽和を特徴とする三極管特性である。
【０００５】
【発明が解決しようとする課題】
近年、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などのワイドギャップ半導体材料が、シリコンよりも高耐圧かつ低損失、高出力で高周波動作などの優れたパワー半導体デバイスを実現可能な半導体材料として注目されている。特に、高耐圧、低損失に関しては、耐圧１ｋＶでは、シリコンに比べて２桁以上もの低損失化が期待できる。しかしながら現状では、ＭＯＳ構造デバイスにおいては、酸化膜直下の表面移動度が小さいため、期待できる低損失デバイスはできていない。
【０００６】
パワーデバイスタイプとして、ＭＯＳ構造の優位性は、電圧駆動でノーマリオフ型であることである。そこで、発明者らは、シリコンではあまり開発されていない、結晶内部の移動度によりその特性が特徴づけられるＪＦＥＴに着目し、高耐圧の低損失デバイスを検討するに至った。加えて、ノーマリオフ型デバイスのＪＦＥＴは可能である。また、基板の表面から裏面に向かう方向に電流を流す構造がパワーデバイスとして好ましい構造であると判断して、縦型ＪＦＥＴの検討を行った。
【０００７】
そこで、本発明の目的は、高ドレイン耐圧を維持しつつ低損失な縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法を提供することである。
【０００８】
【課題を解決するための手段】
まず、この縦型ＪＦＥＴの構造において、低損失を実現するために検討を続けた結果、次のような発明をするに至った。
【０００９】
本発明に係る縦型接合型電界効果トランジスタは、ドレイン半導体部と、ドリフト半導体部と、埋込半導体部と、チャネル半導体部と、ソース半導体部と、第１のゲート半導体部と、第１のゲート電極と、ソース電極とを備える。ドリフト半導体部は、ドレイン半導体部の主面上に設けられ、この主面と垂直な方向に延びる第１、第２、第３及び第４の領域を有すると共に第４、第１、第２、第３の領域がこの順に隣接して配置されている。埋込半導体部は、ドリフト半導体部の導電型と逆導電型を有し、ドリフト半導体部の第１、第２及び第４の領域上に設けられる。チャネル半導体部は、第１及び第２の領域上の埋込半導体部上に沿って設けられ、埋込半導体部の導電型と異なる導電型を有し、ドリフト半導体部の第３の領域に電気的に接続される。ソース半導体部は、ドリフト半導体部の第１の領域上のチャネル半導体部上に設けられる。第１のゲート半導体部は、埋込半導体部と同一の導電型を有し、埋込半導体部と電気的に接続され、ドリフト半導体部の第４の領域上に設けられる。第１のゲート電極は、ドリフト半導体部の第４の領域上に第１のゲート半導体部と電気的に接続される。ソース電極は、ドリフト半導体部の第１の領域上のソース半導体部と電気的に接続され、第１のゲート電極上に第１のゲート電極と電気的に絶縁され、ドリフト半導体部の第１、第２、第３及び第４の領域上に設けられる。ドレイン半導体部の導電型は前記ドリフト半導体部の導電型と同一である。ドリフト半導体部の第２の領域上に設けられたチャネル半導体部の厚さは、ドリフト半導体部の第１の領域上に設けられた埋込半導体部とソース半導体部との間隔よりも小さい。
【００１０】
この様な縦型接合型電界効果トランジスタによれば、埋込半導体部及びチャネル半導体部と、第１のゲート電極及びソース電極とをドリフト半導体部上に配置できる。この構造では、チャネル半導体部の損失とドリフト半導体部の損失との和がデバイスの基本損失となる。このため、チャネル半導体部のみによりデバイスの耐圧を高耐圧にすると、チャネルの不純物濃度は低くなり、チャネル長も長くなり、デバイスの損失は大きくなる。そこで、本発明の構造のように、ドレイン電流を制御するチャネル半導体部とデバイスの耐圧を担うドリフト半導体部とを設けることにより、以下に示す効果がある。第一に、チャネル半導体部は不純物濃度を高くでき、かつ、チャネル長を短くできるので、チャネル半導体部の損失を小さくできる。第二に、ドリフト半導体部は、その不純物濃度及び厚さにより所望のドレイン耐圧を得ることができ、損失を最小限度にとどめることが可能となる。第三に、ドリフト半導体部とチャネル半導体部とを縦方向に積層することにより、限られた面積におけるデバイス損失が低減される。
【００１１】
また、縦型接合型電界効果トランジスタは、第２のゲート半導体部を更に備えることが好ましい。第２のゲート半導体部は、ドレイン半導体部の導電型と逆導電型を有し、ドリフト半導体部の第２の領域あるいは第２及び第３の領域上に設けられる。第１のゲート半導体部と第２のゲート半導体部との間には、チャネル半導体部が設けられる。ドリフト半導体部の第２の領域あるいは第２及び第３の領域上に、第２のゲート半導体部と電気的に接続され、ソース電極の下に電気的に絶縁された第２のゲート電極が設けられる。
【００１２】
この様なトランジスタによれば、第１のゲート埋込半導体部と第２のゲート半導体部との間にチャネル半導体部を有するので、チャネル半導体部は両側から制御される。故に、チャネルの厚さを大きくでき、損失を小さくできる。
【００１３】
また、縦型接合型電界効果トランジスタは、第１のゲート半導体部とソース半導体部とをソース電極により電気的に接続することにより、第２のゲート半導体部のみをゲート電極とする。トランジスタの動作周波数を表す指標としては、帰還容量（ゲート／ドレイン間容量）÷相互コンダクタンスが用いられることが多い。第１のゲート半導体部をソース電極に接続することにより、ドレイン半導体部と埋込半導体部とによる容量成分が帰還容量から除かれるので、より高周波領域での動作が可能となる。
【００１４】
縦型接合型電界効果トランジスタには、接続半導体部が設けられる。接続半導体部は、埋込半導体部と同一導電型を有し、第２のゲート半導体部と埋込半導体部とを電気的に接続するようにチャネル半導体部を貫通し、ドリフト半導体部の第２の領域上に点在する。この構造によれば、ドリフト半導体部の第４の領域及び第１のゲート半導体部を廃すことができ、同一損失でデバイス面積を小さくできる。
【００１５】
縦型接合型電界効果トランジスタは、第１の半導体部を更に備える。第１の半導体部は、ドリフト半導体部の第１の領域及びチャネル半導体部上に設けられ、ソース半導体部の導電型と同一導電型を有する。第１の半導体部の不純物濃度は、チャネル半導体部の不純物濃度より低いことが好ましい。
【００１６】
このようなトランジスタによれば、チャネル半導体部とソース半導体部との間に第１の半導体部が設けられる。この構造により、エッチングに伴うチャネル半導体部の厚さの公差を吸収できる。したがって、縦型接合型電界効果トランジスタの電気的特性の個体差を小さくできる。
【００１７】
縦型接合型電界効果トランジスタは、複数のトランジスタにより構成される基本セル（ブロック）又はチップの外周部分に、第１及び第２のゲート電極の少なくとも一方がゲート電極として設けられる。また、このような構造のトランジスタにおいて、第１のゲート半導体部とソース半導体部とがソース電極により電気的に接続されることが好ましい。このような縦型接合型電界効果トランジスタは、ゲート電極とソース電極とを同時に形成することが可能となり、その結果、製造工程を簡略化できる。
【００１８】
縦型接合型電界効果トランジスタは、第２のゲート半導体部とチャネル半導体部とがヘテロ接合を構成するように、ヘテロ接合半導体材料が第２のゲート電極として設けられているものとしてもよい。このような構造のトランジスタによれば、第２のゲート半導体部を形成する工程が不要となり、製造工程が簡略化される。
【００１９】
縦型接合型電界効果トランジスタにおいて、ドリフト半導体部の第２の領域上に設けられたチャネル半導体部の厚さは、ドリフト半導体部の第１の領域上に設けられた埋込半導体部とソース半導体部との間隔よりも小さいことが好ましい。この様なトランジスタによれば、埋込半導体部及び第２のゲート半導体部をソース半導体部から離すことができる。これにより、ゲートとソース間の耐圧が向上される。また、チャネル半導体部とソース半導体部との距離は、縦方向にとられるので、この距離を大きくとってもトランジスタのチップサイズは大きくならない。
【００２０】
縦型接合型電界効果トランジスタにおいて、埋込半導体部上のチャネル半導体部の厚さ、あるいは埋込半導体部と第２のゲート半導体部との間に位置する、ドレイン半導体部の導電型と同一導電型のチャネル半導体部の厚さは、当該縦型接合型電界効果トランジスタがノーマリオフ特性を示すように決定されていることが好ましい。
【００２１】
この様な縦型接合型電界効果トランジスタによれば、チャネル半導体部の厚さをエッチングによって決定できる。このため、各ゲート半導体部あるいは埋込半導体部と、当該半導体部と逆導電型を有するチャネル半導体部との間の拡散電位によって生じる空乏層がチャネル半導体部の全域にひろがるように、チャネル半導体部の不純物濃度及び厚さを薄くすることが容易になる。したがって、ゲート電圧が印加されていなくても、チャネル半導体部を空乏化させることが可能となり、ノーマリオフ型のトランジスタを実現できる。
【００２２】
縦型接合型電界効果トランジスタによれば、チャネル半導体部は、低濃度層と高濃度層とが交互に積層されている構造を有する。各層の厚さは、ｎｍ（ナノメータ：１０-9ｍ）オーダである。この構造により、多数のキャリアが存在する高濃度層から、量子効果により、キャリア移動度の大きい低濃度層へキャリアが浸みだす。その結果、チャネル半導体部に流れる電流が増大し、チャネル半導体部の損失が低減される。
【００２３】
縦型接合型電界効果トランジスタのドリフト半導体部は、ドレイン半導体部の主面と交差する基準面に沿って延びドレイン半導体部の導電型と同一の導電型を有しドリフト半導体部の第３の領域からチャネル半導体部に電気的に接続される導電半導体領域と、導電半導体領域に隣接して設けられドレイン半導体部の導電型と逆導電型を有し埋込半導体部に電気的に接続される非導電半導体領域とを有することが好ましい。また、導電半導体領域と非導電半導体領域とが、ドリフト半導体部の第１から第４の領域が並ぶ方向と同一の方向、あるいは交差する方向に形成されていることが好ましい。
【００２４】
このような縦型接合型電界効果トランジスタによれば、ドリフト半導体部の損失を小さくできる。すなわち、ゲート半導体部にドレイン電流が流れるように電圧を印加すると、チャネル半導体部で制御されたドレイン電流は、ドリフト半導体部の導電半導体領域を経由してドレイン半導体部に達する。一方、ゲート半導体部にドレイン電流が流れないように電圧を印加すると、ドリフト半導体部の導電半導体領域及び非導電半導体領域が、共に空乏化されるように不純物濃度及び各半導体領域の厚さが決定されており、一種の誘電体と等価な状態になる。この様な状態においては、ドリフト半導体部は一定の電界強度を有するので、ドリフト半導体部に導電半導体領域及び非導電半導体領域がない場合に比べて、ドリフト半導体部の厚さを半分にできる。したがって、所望のドレイン耐圧を実現するにあたり、導電半導体領域の不純物濃度を高くでき、かつ、ドリフト半導体部の厚さを半分にできる。その結果、ドリフト半導体部の損失を小さくできる。
【００２５】
このような縦型接合型電界効果トランジスタでは、ワイドギャップ半導体材料であるＳｉＣやＧａＮ等により、ドレイン半導体部、ドリフト半導体部、第１のゲート半導体部、チャネル半導体部などの各半導体部を形成することが好ましい。ワイドギャップ半導体は、シリコンに比べてバンドギャップが大きく最大絶縁破壊強度が大きいなど、パワーデバイス半導体材料として優れた特性を有する。したがって、特にシリコンと比較して低損失が実現できる。
【００２６】
本発明の縦型接合型電界効果トランジスタは、ドレイン半導体部と、前記ドレイン半導体部の主面上に設けられ、この主面と垂直な方向に延びる第１、第２、第３及び第４の領域を有すると共に前記第４、第１、第２、第３の領域がこの順に隣接して配置されたドリフト半導体部と、前記ドリフト半導体部の導電型と逆導電型を有し、前記ドリフト半導体部の第１、第２及び第４の領域上に設けられた埋込半導体部と、前記第１及び第２の領域上の埋込半導体部上に沿って設けられ、前記埋込半導体部の導電型と異なる導電型を有し、前記ドリフト半導体部の第３の領域に電気的に接続されたチャネル半導体部と、前記ドリフト半導体部の第１の領域上の前記チャネル半導体部上に設けられたソース半導体部と、前記埋込半導体部と同一の導電型を有し、前記埋込半導体部と電気的に接続され、前記ドリフト半導体部の第４の領域上に設けられた第１のゲート半導体部と、
前記ドリフト半導体部の第４の領域上に前記第１のゲート半導体部と電気的に接続された第１のゲート電極と、前記ドリフト半導体部の第１の領域上のソース半導体部と電気的に接続され、前記第１のゲート電極上に前記第１のゲート電極と電気的に絶縁され、前記ドリフト半導体部の第１、第２、第３及び第４の領域上に設けられたソース電極とを備え、前記ドレイン半導体部の導電型は前記ドリフト半導体部の導電型と同一であり、前記チャネル半導体部は、低濃度層と高濃度層とが交互に積層されている構造を有する。
また、本発明の縦型接合型電界効果トランジスタは、ドレイン半導体部と、前記ドレイン半導体部の主面上に設けられ、この主面と垂直な方向に延びる第１、第２、第３及び第４の領域を有すると共に前記第４、第１、第２、第３の領域がこの順に隣接して配置されたドリフト半導体部と、前記ドリフト半導体部の導電型と逆導電型を有し、前記ドリフト半導体部の第１、第２及び第４の領域上に設けられた埋込半導体部と、前記第１及び第２の領域の埋込半導体部上に沿って設けられ、前記埋込半導体部の導電型と異なる導電型を有し、前記ドリフト半導体部の第３の領域に電気的に接続されたチャネル半導体部と、前記ドリフト半導体部の第１の領域上の前記チャネル半導体部上に設けられたソース半導体部と、前記埋込半導体部と同一の導電型を有し、前記埋込半導体部と電気的に接続され、前記ドリフト半導体部の第４の領域上に設けられた第１のゲート半導体部と、前記ドリフト半導体部の第１の領域上のソース半導体部と電気的に接続され、前記ドリフト半導体部の第１、第２、第３及び第４の領域上に設けられたソース電極と、前記ドレイン半導体部の導電型と逆導電型を有し、前記ドリフト半導体部の第２の領域あるいは第２及び第３の領域上に設けられた第２のゲート半導体部とを備え、前記ドレイン半導体部の導電型は前記ドリフト半導体部の導電型と同一であり、前記埋込半導体部と前記第２のゲート半導体部との間には、前記チャネル半導体部が設けられ、前記ドリフト半導体部の第２の領域あるいは第２及び第３の領域上に、前記第２のゲート半導体部と電気的に接続され、ソース電極の下に前記ソース電極と電気的に絶縁された第２のゲート電極が設けられ、前記第１のゲート半導体部と前記ソース半導体部とが前記ソース電極により電気的に接続され、前記チャネル半導体部は、低濃度層と高濃度層とが交互に積層されている構造を有する。
さらに、本発明の縦型接合型電界効果トランジスタは、ドレイン半導体部と、前記ドレイン半導体部の主面上に設けられ、この主面と垂直な方向に延びる第１、第２、及び第３の領域を有すると共に前記第１、第２、第３の領域がこの順に隣接して配置されたドリフト半導体部と、前記ドリフト半導体部の導電型と逆導電型を有し、前記ドリフト半導体部の第１及び第２の領域上に設けられた埋込半導体部と、前記第１及び第２の領域の埋込半導体部上に沿って設けられ、前記埋込半導体部の導電型と異なる導電型を有し、前記ドリフト半導体部の第３の領域に電気的に接続されたチャネル半導体部と、前記ドリフト半導体部の第１の領域上の前記チャネル半導体部上に設けられたソース半導体部と、前記ドレイン半導体部の導電型と逆導電型を有し、前記ドリフト半導体部の第２の領域あるいは第２及び第３の領域上に設けられた第２のゲート半導体部とを備え、前記ドリフト半導体部の第２の領域あるいは第２及び第３の領域上に、前記第２のゲート半導体部と電気的に接続され、ソース電極の下に前記ソース電極と電気的に絶縁された第２のゲート電極と、前記ドリフト半導体部の第１の領域上のソース半導体部と電気的に接続され、第２のゲート 電極上に前記第２のゲート電極と電気的に絶縁され、前記ドリフト半導体部の第１、第２、及び第３の領域上に設けられたソース電極とが設けられ、前記埋込半導体部と同一導電型を有し、前記第２のゲート半導体部と前記埋込半導体部とを電気的に接続するように前記チャネル半導体部を貫通し、前記ドリフト半導体部の第２の領域上に点在する接続半導体部が設けられ、前記ドレイン半導体部の導電型は前記ドリフト半導体部の導電型と同一であり、前記チャネル半導体部は、低濃度層と高濃度層とが交互に積層されている構造を有する。
【００２７】
縦型接合型電界効果トランジスタの製造方法は、第１導電型の基板上に、第１、第２、第３及び第４の領域を有するドリフト半導体層を形成する工程と、ドリフト半導体層の第１、第２及び第４の領域に、ドリフト半導体層の導電型と逆導電型となる不純物を導入して、埋込半導体部を形成する工程と、埋込半導体部及びドリフト半導体層上に、埋込半導体部の導電型と異なる導電型を有するチャネル半導体部を形成する工程と、ドリフト半導体層の第１の領域上にソース半導体部を形成する工程と、ドリフト半導体層の第４の領域上の一部に埋込半導体部の導電型と同一の導電型となる不純物を導入して、第１のゲート半導体部を形成する工程と、第１のゲート半導体部に電気的に接続された第１のゲート電極を形成する工程と、第１のゲート電極と電気的に絶縁された層間膜を形成する工程と、層間膜上にソース半導体部と電気的に接続されるソース電極を形成する工程とを含む。
縦型接合型電界効果トランジスタの製造方法は、第１のゲート半導体部を形成する工程に先立って、ドリフト半導体層の第２の領域あるいは第２及び第３の領域に、第１のゲート半導体部の導電型と同一導電型を有する不純物を導入して、第２のゲート半導体部を形成する工程を更に含み、第２のゲート半導体部と電気的に接続された第２のゲート電極を、第１のゲート電極を形成する工程にて形成することが好ましい。
【００２８】
縦型接合型電界効果トランジスタの製造方法は、第１導電型の基板上に、第１、第２、第３及び第４の領域を有するドリフト半導体層を形成する工程と、ドリフト半導体層の第１、第２及び第４の領域に、ドリフト半導体層の導電型と逆導電型となる不純物を導入して、埋込半導体部を形成する工程と、埋込半導体部及びドリフト半導体層上に、埋込半導体部の導電型と異なる導電型を有するチャネル半導体部を形成する工程と、ドリフト半導体層の第１の領域上にソース半導体部を形成する工程と、ドリフト半導体層の第２の領域あるいは第２及び第３の領域に、埋込半導体部の導電型と同一の導電型となる不純物を導入して、第２のゲート半導体部を形成する工程と、ドリフト半導体層の第４の領域上の一部に埋込半導体部の導電型と同一の導電型となる不純物を導入して、第１のゲート半導体部を形成する工程と、第２のゲート半導体部に電気的に接続された第２のゲート電極を形成する工程と、第１のゲート半導体部と、ソース半導体部とを同時に電気的に接続するソース電極を形成する工程とを含むことが好ましい。
【００２９】
縦型接合型電界効果トランジスタの製造方法は、第１導電型の基板上に、第１、第２、第３及び第４の領域を有するドリフト半導体層を形成する工程と、ドリフト半導体層の第１、第２及び第４の領域に、ドリフト半導体層の導電型と逆導電型となる不純物を導入して、埋込半導体部を形成する工程と、埋込半導体部及びドリフト半導体層上に、埋込半導体部の導電型と異なる導電型を有するチャネル半導体部を形成する工程と、ドリフト半導体層の第１の領域上にソース半導体部を形成する工程と、ドリフト半導体層の第２の領域あるいは第２及び第３の領域に、埋込半導体部の導電型と同一の導電型を有する不純物を導入して、第２のゲート半導体部を形成する工程と、ドリフト半導体層の第２の領域上の一部に埋込半導体部の導電型と同一の導電型となる不純物を導入して、埋込半導体部と第２のゲート半導体部とを電気的に接続する接続半導体部を形成する工程と、第２のゲート半導体部に電気的に接続された第２のゲート電極を形成する工程とを含むことが好ましい。
【００３０】
縦型接合型電界効果トランジスタの製造方法は、ソース半導体部を形成する工程に先立って、チャネル半導体部上にソース半導体部の導電型と同一導電型を有する第１の半導体部を形成する工程を更に含み、第１の半導体部の不純物濃度は、チャネル半導体部の不純物濃度より低いことが好ましい。
【００３１】
縦型接合型電界効果トランジスタの製造方法は、ドリフト半導体層を形成する工程では、ドレイン半導体部と同一導電型の導電半導体層を形成し、導電半導体層と逆導電型の非導電半導体層を導電半導体層内に形成し、導電半導体層がチャネル半導体部と電気的に接続されるように、ドリフト半導体層を形成することが好ましい。
【００３２】
縦型接合型電界効果トランジスタの製造方法は、ドリフト半導体層を形成する工程では、ドリフト半導体部と逆導電型の非導電半導体層を形成し、非導電半導体層と逆導電型の導電半導体層を非導電半導体層内に形成し、導電半導体層がチャネル半導体部と電気的に接続されるように、ドリフト半導体層を形成することが好ましい。
【００３３】
【発明の実施の形態】
以下、添付図面を参照して、本発明に係る縦型接合型電界効果トランジスタの好適な実施形態について詳細に説明する。なお、以下の説明において、同一又は相当する要素には、同一の符号を付し、重複する説明は省略する。また、図中のトランジスタのアスペクト比は、実際のトランジスタのものと必ずしも一致するものではない。
【００３４】
（第１の実施形態）
図１は、第１の実施形態における縦型ＪＦＥＴ１ａの断面図である。図１に示す様に、縦型ＪＦＥＴ１ａは、ｎ+型ドレイン半導体部２と、ｎ型ドリフト半導体部３と、ｐ型埋込半導体部４と、ｎ型チャネル半導体部５と、ｐ+型ゲート半導体部６と、ｎ+型ソース半導体部７とを有する。
【００３５】
縦型ＪＦＥＴ１ａは、この素子の一方の面から他方の面に向かう方向（以下、「電流方向」と記す。）に、多数キャリアが移動する縦型構造を有する。図１には、座標系が示されている。この座標は、ＪＦＥＴチャネル部の電流方向をｙ軸に合わせるように規定されている。
【００３６】
ｎ+型ドレイン半導体部２は、対向する一対の面を有する。また、ｎ+型ドレイン半導体部２は、ドーパントが添加された基板であることができ、好適な実施例では、この基板は、ＳｉＣ（炭化珪素）により形成されている。ＳｉＣに添加されるドーパントとしては、周期律表第５族元素であるＮ（窒素）、Ｐ（リン）、Ａｓ（砒素）といったドナー不純物が利用できる。ｎ+型ドレイン半導体部２は、一対の面の一方（裏面）にドレイン電極２ａを有する。ドレイン電極２ａは金属で形成されている。
【００３７】
ｎ型ドリフト半導体部３は、ｎ+型ドレイン半導体部２の一対の面の他方（表面）上に設けられている。ｎ型ドリフト半導体部３は、その表面に、ｙ軸方向に順に配置された第１〜第４の領域３ａ，３ｂ，３ｃ，３ｄを有する。第１〜第４の領域３ａ，３ｂ，３ｃ，３ｄは、所定の軸方向（図１のｘ軸方向）に延びており、好適な実施例では、矩形状の領域である。第１、第２、第４の領域３ａ，３ｂ，３ｄ上にはｐ型埋込半導体部４が設けられている。第１〜第３の領域３ａ，３ｂ，３ｃ上にはチャネル半導体部５が設けられている。ドリフト半導体部３の導電型はドレイン半導体部２の導電型と同一であって、ドリフト半導体部３のドーパント濃度は、ドレイン半導体部２のドーパント濃度より低い。好適な実施例では、ドリフト半導体部３は、ドーパントが添加されたＳｉＣ（炭化珪素）により形成されている。
【００３８】
ｐ型埋込半導体部４は、第１〜第３の領域３ａ，３ｂ，３ｃ上に設けられている。埋込半導体部４の導電型はドリフト半導体部３の導電型と反対である。好適な実施例では、ｐ型埋込半導体部４は、ドーパントが添加されたＳｉＣ（炭化珪素）により形成されている。このドーパントとしては、周期律表第３族元素であるＢ（硼素）、Ａｌ（アルミニウム）といったアクセプタ不純物が利用できる。
【００３９】
ｎ型チャネル半導体部５は、第１〜第３の領域３ａ，３ｂ，３ｃ上に設けられている。ｎ型チャネル半導体部５は、ｐ型埋込半導体部４に沿って所定の軸方向（図１のｙ軸方向）に延びる。ｎ型チャネル半導体部５は、第３の領域３ｃにおいてｎ型ドリフト半導体部３と電気的に接続されている。チャネル半導体部５の導電型は埋込半導体部４の導電型と反対であるので、埋込半導体部４とチャネル半導体部５との界面にはｐｎ接合が形成される。ｎ型チャネル半導体部５を流れるドレイン電流は、ｐ型埋込半導体部４によって制御される。ｎ型チャネル半導体部５のドーパント濃度は、ｎ+型ドレイン半導体部２のドーパント濃度よりも低い。好適な実施例では、ｎ型チャネル半導体部５は、ドーパントが添加されたＳｉＣにより形成されている。好適な実施例では、チャネル長（図中ｙ軸方向）は、チャネル厚（図中ｚ軸方向）の１０倍より大きい。
【００４０】
ｐ+型ゲート半導体部６は、第４の領域３ｄ及びｐ型埋込半導体部４上に設けられている。ｐ+型ゲート半導体部６は、縦方向（図１のｘ軸方向）に延びる。ｐ+型ゲート半導体部６の表面上には、ゲート電極６ａが設けられている。ゲート電極６ａは金属で形成されている。ｐ+型ゲート半導体部６は、ｐ型埋込半導体部４をゲート電極６ａに接続している。
【００４１】
ｎ+型ソース半導体部７は、第１の領域３ａ及びｎ型チャネル半導体部５上に設けられている。ソース半導体部７は、ドレイン半導体部２の導電型と同一導電型を有する。ソース半導体部７は、チャネル半導体部５を介して、ドリフト半導体部３と接続されている。また、ｎ+型ソース半導体部７上には、ソース電極７ａが設けられている。ソース電極７ａは金属で形成されている。ｎ型チャネル半導体部５は、シリコン酸化膜といった絶縁膜８、９によりソース電極７ａと絶縁されている。
【００４２】
（第２の実施形態）
次に、縦型ＪＦＥＴ１ａの製造方法について説明する。図２（ａ）〜図２（ｃ）、図３（ａ）〜図３（ｃ）、図４（ａ）〜図４（ｃ）、図５（ａ）〜図５（ｃ）、図６は、第２の実施形態に係る縦型ＪＦＥＴ１ａの製造工程を示す断面図である。
【００４３】
（ドレイン半導体膜形成工程）
まず、図２（ａ）に示す様に基板を準備する。基板としては、ｎ+型ＳｉＣ半導体基板が例示される。基板のドーパント濃度は、この基板がドレイン半導体部２として利用できる程度に高濃度である。
【００４４】
（ドリフト半導体膜形成工程）
図２（ｂ）に示す様に、ｎ+型ドレイン半導体部２の表面にＳｉＣ膜３をエピタキシャル成長法により形成する。ＳｉＣ膜３の膜厚Ｔ１は、例えば、１０μｍである。ＳｉＣ膜３の導電型は、ｎ+型ドレイン半導体部２の導電型と同一である。また、ＳｉＣ膜３のドーパント濃度は、ｎ+型ドレイン半導体部２のドーパント濃度よりも低い。ＳｉＣ膜３のドーパント濃度は、例えば、１×１０16／ｃｍ3程度である。このＳｉＣ膜３からは、ｎ型ドリフト半導体部が形成される。
【００４５】
（埋込半導体部形成工程）
図２（ｃ）を参照して、埋込半導体部を形成する工程について説明する。所定の軸方向（図中ｘ軸方向）に伸びるパターンを有するマスクＭ１を形成する。このマスクＭ１を用いて、ＳｉＣ膜３上に形成された領域３ｅにドーパントＡ１を選択的にイオン注入して、所定の深さを有するｐ型埋込半導体部４を形成する。ｐ型埋込半導体部４の深さＤ１は、例えば、１．２μｍ程度である。ｐ型埋込半導体部４のドーパント濃度は、例えば、１×１０18／ｃｍ3程度である。埋込半導体部を形成した後、マスクＭ１を除去する。
【００４６】
（チャネル半導体膜形成工程）
図３（ａ）に示す様に、ｐ型埋込半導体部４の表面及びＳｉＣ膜３上にＳｉＣ膜５をエピタキシャル成長法により形成する。ＳｉＣ膜５の膜厚Ｔ２は、例えば、０．３μｍ程度である。ＳｉＣ膜５の導電型は、ｎ+型ドレイン半導体部２の導電型と同一である。また、ＳｉＣ膜５のドーパント濃度は、ｎ+型ドレイン半導体部２のドーパント濃度よりも低い。ＳｉＣ膜５のドーパント濃度は、例えば、１×１０17／ｃｍ3程度である。このＳｉＣ膜５からは、ｎ型チャネル半導体部が形成される。なお、本実施形態では、ｎ型ドリフト半導体部、及びｎ型チャネル半導体部のために単一のＳｉＣ膜を形成したけれども、ドリフト半導体部及びチャネル半導体部の各々のためにＳｉＣ膜を繰り返して成膜する複数の成膜工程を含むようにしてもよい。また、ＳｉＣ膜３がドリフト半導体部及びチャネル半導体部として働くように、所望のドーパント濃度プロファイルをＳｉＣ膜に対して採用できる。
【００４７】
（ソース半導体膜形成工程）
図３（ｂ）に示す様に、ＳｉＣ膜５の表面に、エピタキシャル成長法により、ｎ+型ソース層のためのＳｉＣ膜７を形成する。ＳｉＣ膜７の膜厚Ｔ３は、例えば、０．２μｍ程度である。ＳｉＣ膜７の導電型は、ｎ+型ドレイン半導体部２の導電型と同一である。また、ＳｉＣ膜７のドーパント濃度は、ＳｉＣ膜５のドーパント濃度よりも高い。所定の軸方向（図中ｘ軸方向）に伸びるパターンを有するマスクＭ２を形成する。
【００４８】
（ソース及びチャネル半導体部形成工程）
図３（ｃ）を参照して、ソース半導体部を形成する工程について説明する。マスクＭ２を用いて、ｎ+型ソース層７とＳｉＣ膜５及びＳｉＣ膜３とを選択的に深さＤ２に達するまでエッチングする。その結果、マスクＭ２で覆われたｎ+型ソース層７とＳｉＣ膜５の部分がエッチングされずに残り、ｎ+型ソース半導体部となる。また、マスクで覆われていない部分のＰ型埋込半導体部表面上のＳｉＣ膜３の厚さＴ４が、ＪＦＥＴの特性を大きく左右する（真性チャネル半導体部）。エッチングの深さＤ２は、例えば０．４μｍ程度であり、エッチングされたＳｉＣ膜３の厚さＴ４は、例えば０．１μｍ程度である。ソース半導体部を形成した後、マスクＭ２を除去する。所定の軸方向（図中ｘ軸方向）に伸びるパターンを有するマスクＭ３を形成する。
【００４９】
（ｐ+型半導体部形成工程）
図３（ｃ）を参照して、ｐ+型ゲート半導体部を形成する工程について説明する。マスクＭ３を用いて、ＳｉＣ膜５上に形成された領域５ａにドーパントＡ２を選択的にイオン注入してｐ+型ゲート半導体部６を形成する。図４（ａ）を参照すると、ｐ型埋込半導体部４に達するｐ+型ゲート半導体部６が半導体部５内に形成されている。ｐ+型半導体部を形成した後、マスクＭ３を除去する。
【００５０】
（熱酸化工程）
図４（ｂ）を参照して、縦型ＪＦＥＴ１ａを熱酸化する工程について説明する。縦型ＪＦＥＴ１ａに熱酸化処理を施す。熱酸化処理は、高温（例えば約１２００℃）でＳｉＣを酸化性雰囲気に晒すと、各半導体部中のシリコンが酸素と化学反応してシリコン酸化膜（ＳｉＯ2）が形成される。その結果、各半導体部の表面が酸化膜８により覆われる。
【００５１】
（開口部形成工程）
図４（ｃ）を参照して、ゲート電極を形成するための開口部を形成する工程について説明する。フォトレジストのマスクを用いて、酸化膜８を選択的にエッチングして開口部を形成する。開口部では、ｐ+型ゲート半導体部６及びｎ+型ソース半導体部７の表面部分が露出している。露出部分がそれぞれゲート電極及びソース電極への導通部分となる。開口部を形成した後、レジストマスクを除去する。
【００５２】
（電極形成工程）
図５（ａ）を参照して、電極を形成する工程について説明する。縦型ＪＦＥＴ１ａの表面に、例えばＮｉといった電極用の金属膜を堆積する。次に、所定の形状を有するフォトレジストのマスクを形成する。このマスクを用いて、電極用の金属膜を選択的にエッチングする。その結果、レジストパターンで覆われた電極用の金属膜の部分がエッチングされずに残り、ゲート電極６ａ及びソースオーミック電極７ａとなる。電極を形成した後、レジストマスクを除去する。
【００５３】
なお、開口部形成工程におけるフォトレジストパターンを除去せずに直接、フォトレジスト上も含めて電極材料用の金属膜を堆積し、その後、フォトレジストを除去すると同時にフォトレジスト上の金属膜を除去することも可能である。表面に電極を形成した後、表面全体をレジストで覆い、電極材料用の金属膜を表面全体に堆積して表面レジストを除去する。そして、高温（例えば、１０５０℃）のアルゴン等の不活性ガス雰囲気中で熱処理することによって、各電極（ソース、ドレイン、ゲート）と各半導体部との間にオーミック接続を形成する。
【００５４】
（絶縁膜形成工程）
図５（ｂ）を参照して、絶縁膜を形成する工程について説明する。縦型ＪＦＥＴ１ａの表面の全体に、ＣＶＤ（Chemical Vapor Deposition）等により、ＳｉＯ2，ＳｉＯＮといった絶縁膜９を形成する。
【００５５】
（開口部形成工程）
図５（ｃ）を参照して、ソース電極を形成するための開口部を形成する工程について説明する。フォトレジストのマスクを用いて、酸化膜８と絶縁膜９とを選択的にエッチングしてコンタクト孔９ａを形成する。開口部では、ソースオーミック電極７ａの表面部分が露出している。露出部分がソース電極への導通部分となる。コンタクト孔９ａは、ソースオーミック電極７ａに到達するように設けられている。コンタクト孔９ａを形成した後、レジストマスクを除去する。
【００５６】
（電極形成工程）
次に、図６を参照して、ソース電極を形成する工程について説明する。ソース半導体部７の表面に接触するようにソース電極７ｂを形成する。ソース電極７ｂは、図５（ｃ）に示したコンタクト孔９ａを通って、ソース半導体部７に接触している。配線金属膜の材料としては、低抵抗、微細加工の容易性、密着性の観点からアルミニウム（Ａｌ）やＡｌ合金が好適であるが、銅（Ｃｕ）、タングステン（Ｗ）であってもよく、これらに限定されない。
【００５７】
以上説明した工程により、第１の実施形態に示された縦型ＪＦＥＴ１ａが完成した。縦型ＪＦＥＴ１ａの構造では、ｐ型埋込半導体部４及びｎ型チャネル半導体部５をｎ型ドリフト半導体部３上に配置できる。故に、チップサイズを大きくすることなく、ｎ型ドリフト半導体部３の厚さにより所望のドレイン耐圧を得ることができる。したがって、ソースとドレイン間の耐圧を向上できる。また、ｎ型チャネル半導体部５の下だけでなく、ｐ型埋込半導体部４の下に位置するｎ型ドリフト半導体部３にもキャリアが流れる。したがって、耐圧を維持しつつオン抵抗を下げることができる。つまり、本構造は高耐圧ＪＦＥＴに好適である。
【００５８】
また、本実施形態では、ドレイン、ソース、ゲートの半導体部をＳｉＣにより形成した。ＳｉＣは、Ｓｉ（珪素）やＧａＡｓ（ガリウム砒素）といった半導体に比べて以下の点において優位である。すなわち、高融点且つバンドギャップ（禁制帯幅）が大きいので、素子の高温動作が容易になる。また、絶縁破壊電界が大きいので高耐圧かつ低損失が可能となる。更には、熱伝導率が高いので放熱が容易になるといった利点がある。
【００５９】
（第３の実施形態）
次に、図７を参照して、第１の実施形態の変形である第３の実施形態について説明する。第３の実施形態における縦型ＪＦＥＴに関して、第１の実施形態において説明した縦型ＪＦＥＴ１ａの構成と同様である各構成要素には、同一の符合を付した。以下、第１の実施形態とは異なるチャネル半導体部の構成について説明する。
【００６０】
図７は、第３の実施形態における縦型ＪＦＥＴ１ｂの断面図である。第３の実施形態と第１の実施形態とは、チャネル領域の構造が異なる。すなわち、第１の実施形態では、ｎ型チャネル半導体部５が第１の領域３ａ上でｎ+型ソース半導体部７と接触する構成とした。これに対して、第３の実施形態では、縦型ＪＦＥＴ１ｂはｎ型チャネル半導体部５とｎ+型ソース半導体部７との間にｎ-型半導体部１０を更に備えている。本構造によれば、ｎ型チャネル半導体部５はエッチングされないので、チャネル半導体部の厚さがエッチング工程によるばらつきの影響を受けない。したがって、縦型ＪＦＥＴ１ｂの電気的特性の個体差を小さくできる。
【００６１】
ｎ-型半導体部１０は、第１〜第３の領域３ａ，３ｂ，３ｃ及びｎ型チャネル半導体部５上に設けられている。半導体部１０の導電型はチャネル半導体部５の導電型と同一である。ｎ-型半導体部１０のドーパント濃度は、ｎ型チャネル半導体部５のドーパント濃度より低い。ｎ-型半導体部１０のドーパント濃度は、例えば、１×１０16／ｃｍ3程度である。好適な実施例では、ｎ-型半導体部１０は、ドーパントが添加されたＳｉＣ（炭化珪素）により形成されている。
なお、本実施の形態にて説明したｎ型半導体部とｎ-型半導体部とから成るチャネル構造は、第１の実施形態のみならず、後述の全ての実施形態（第４〜第１３の実施形態）に適用可能である。
【００６２】
（第４の実施形態）
次に、図８（ａ）〜図８（ｃ）を参照して、第２の実施形態の変形である第４の実施形態について説明する。第４の実施形態における縦型ＪＦＥＴの製造方法に関して、第２の実施形態において説明した縦型ＪＦＥＴ１ａの製造方法と同様である各構成要素には、同一の符合を付した。以下、第２の実施形態と異なるチャネル半導体膜形成工程、ｎ-型半導体膜形成工程、及びソース半導体部形成工程について説明する。
【００６３】
（チャネル半導体膜形成工程）
チャネル半導体膜形成工程は、ゲート半導体部形成工程に引き続いて行われる。図８（ａ）に示す様に、ｐ+型ゲート半導体部４の表面及びＳｉＣ膜３上にＳｉＣ膜５をエピタキシャル成長法により形成する。ＳｉＣ膜５の膜厚Ｔ６は、例えば、０．１μｍ程度である。ＳｉＣ膜５の導電型は、ｎ+型ドレイン半導体部２の導電型と同一である。また、ＳｉＣ膜５のドーパント濃度は、ｎ+型ドレイン半導体部２のドーパント濃度よりも低い。ＳｉＣ膜５のドーパント濃度は、例えば、１×１０17／ｃｍ3程度である。このＳｉＣ膜５からは、ｎ型チャネル半導体部が形成される。
【００６４】
（ｎ-型半導体膜形成工程）
図８（ｂ）に示す様に、ＳｉＣ膜５の表面にＳｉＣ膜１０をエピタキシャル成長法により形成する。ＳｉＣ膜１０の膜厚Ｔ７は、例えば、０．２μｍ程度である。ＳｉＣ膜１０の導電型は、ＳｉＣ膜５の導電型と同一である。ＳｉＣ膜１０のドーパント濃度は、ＳｉＣ膜５のドーパント濃度よりも低い。ＳｉＣ膜１０のドーパント濃度は、例えば、１×１０16／ｃｍ3程度である。このＳｉＣ膜１０からは、ｎ-型半導体部が形成される。
【００６５】
（ソース半導体膜形成工程）
引き続いて、図８（ｂ）を参照しながら、ソース半導体膜を形成する工程について説明する。ＳｉＣ膜１０の表面に、エピタキシャル成長法により、ｎ+型ソース層のためのＳｉＣ膜７を形成する。ＳｉＣ膜７の厚さは、例えば、０．２μｍ程度である。ＳｉＣ膜７の導電型は、ｎ+型ドレイン半導体部２の導電型と同一である。また、ＳｉＣ膜７のドーパント濃度は、ＳｉＣ膜１０のドーパント濃度よりも高く、例えば、１×１０19／ｃｍ3程度である。
【００６６】
（ソース半導体部形成工程）
図８（ｃ）を参照して、ソース半導体部を形成する工程について説明する。所定の領域を覆うパターンを有するマスクＭ４を形成する。マスクＭ４を用いて、ｎ+型ソース層７及びｎ-型半導体層１０を選択的にエッチングする。その結果、レジストパターンで覆われたｎ+型ソース層７及びｎ-型半導体層１０が部分的にエッチングされずに残り、ｎ+型ソース半導体部になる。エッチングの深さＤ３は、半導体層５に到達しないような深さである。ソース半導体部を形成した後、マスクＭ４を除去する。
【００６７】
以上、第２の実施形態と異なるチャネル半導体膜形成工程、ｎ-型半導体膜形成工程、及びソース半導体部形成工程について説明した。ソース半導体部形成工程に引き続いて、ｐ+型半導体部形成工程が行われる。他の工程に関しては、第２の実施形態と同様である。本実施形態における縦型ＪＦＥＴの製造方法によれば、ソース半導体部形成工程において、ＳｉＣ膜５がエッチングされることはない。故に、チャネル半導体部の厚さがエッチング工程によるばらつきの影響を受けない。したがって、トランジスタの電気的特性の個体差を小さくできる。
【００６８】
（第５の実施形態）
第５の実施形態における縦型ＪＦＥＴ１ｃについて説明する。図９は、縦型ＪＦＥＴ１ｃの斜視図である。図９に示す様に、縦型ＪＦＥＴ１ｃは、ｎ+型ドレイン半導体部２と、ｎ型ドリフト半導体部３と、ｐ+型ゲート拡散半導体部４１，４２，４３，４４，４５と、ｎ型チャネル半導体部５と、一括ソース電極７ａを表面に有するｎ+型ソース半導体部７とを有する。
【００６９】
ｐ+型ゲート拡散半導体部４１〜４５は、トランジスタの基本セルや半導体チップの外周部分に設けられる外部接続用のゲート配線の役割と、チャネル幅の制御を行うゲートとしての機能とを併せもつ。すなわち、ｐ+型ゲート拡散半導体部４１〜４５は、ｙ軸方向に所定の間隔を隔ててｎ型チャネル半導体部５の内部に埋め込まれるように形成されている。ｐ+型ゲート拡散半導体部４１〜４５の各々は、所定の軸方向（図９のｘ軸方向）に延びている。好適な実施例では、ｐ+型ゲート拡散半導体部４１〜４５は、ドーパントが添加されたＳｉＣ（炭化珪素）により形成されている。ゲート電極４ａは、後述の一括ソース電極７ａを囲むように設けられている。
【００７０】
ｎ+型ソース半導体部７は、ｎ型チャネル半導体部５上に設けられている。ソース半導体部７は、ドレイン半導体部２の導電型と同一導電型を有する。ｎ+型ソース半導体部７は、ｎ型チャネル半導体部５を介してｎ型ドリフト半導体部３と接続されている。また、ｎ+型ソース半導体部７の表面上には、一括ソース電極７ａが設けられている。一括ソース電極７ａは金属で形成されている。また、ｐ+型ゲート拡散半導体部４１とｎ+型ソース半導体部７とは、一括ソース電極７ａにより電気的に接続されている。
【００７１】
本実施の形態における縦型ＪＦＥＴ１ｃの構造によれば、ゲート配線が半導体内部に埋め込まれているので、表面でのゲート配線が不要となる。したがって、複数のトランジスタにより構成される半導体チップ全体で考えたとき、チップ表面の配線が簡素になる。また、チップの表面積を小さくできる。
【００７２】
（第６の実施形態）
次に、図１０を参照して、第１の実施形態の変形態様である第６の実施形態について説明する。第６の実施形態における縦型ＪＦＥＴに関して、第１の実施形態において説明した縦型ＪＦＥＴ１ａの構成と同様である各構成要素には、同一の符合を付した。以下、第１の実施形態との差異について説明する。
【００７３】
図１０は、第６の実施形態における縦型ＪＦＥＴ１ｄの断面図である。第６の実施形態と第１の実施形態とは、ゲート半導体部の構造が異なる。すなわち、第６の実施形態では、第２及び第３の領域３ｂ，３ｃ並びにｎ型チャネル半導体部５上にｐ+型ゲート半導体部１１が設けられている。
【００７４】
ゲート半導体部１１の導電型はチャネル半導体部５の導電型と逆導電型である。ゲート半導体部１１のｐ型ドーパント濃度は、チャネル半導体部５のｎ型ドーパント濃度より高いので、空乏層はチャネル半導体部に伸びる。ｐ+型ゲート半導体部１１のドーパント濃度は、例えば、１×１０18／ｃｍ3程度である。好適な実施例では、ｐ型ゲート半導体部１１は、ドーパントが添加されたＳｉＣにより形成されている。ｐ型ゲート半導体部の厚さは、例えば、０．３μｍ程度である。縦型ＪＦＥＴ１ｄは、ｐ型埋込半導体部４とｐ型ゲート半導体部１１との間にｎ型チャネル半導体部５を有するので、ｎ型チャネル半導体部５の両側からチャネルを制御できる。この構造によれば、ｎ型チャネル半導体部５の片側からチャネルを制御する場合に比べて、制御できるチャネルの幅が増す。これにより、ノーマリオフの実現が容易な構造となる。
【００７５】
（第７の実施形態）
次に、図１１（ａ）及び図１１（ｂ）を参照して、第２の実施形態の変形態様である第７の実施形態について説明する。第７の実施形態における縦型ＪＦＥＴの製造方法に関して、第２の実施形態において説明した縦型ＪＦＥＴ１ａの製造方法と同様である各構成要素には、同一の符合を付した。以下、第２の実施形態と異なるｐ+型ゲート半導体部形成工程について説明する。
【００７６】
（ｐ+型ゲート半導体部形成工程）
ｐ+型ゲート半導体部形成工程は、ｐ+型半導体部形成工程に引き続いて行われる。図１１（ａ）を参照して、ｐ+型ゲート半導体部を形成する工程について説明する。所定の形状を有するマスクＭ３を用いて、ＳｉＣ膜５上の領域５ａにドーパントＡ２を選択的にイオン注入して、所定の深さを有するｐ+型ゲート半導体部１１を形成する。ｐ+型ゲート半導体部１１の形成により形成されるチャネル層の厚さＤ４は、縦型ＪＦＥＴの閾値に応じて決定される。例えば、Ｄ４は０．２μｍ程度である。ゲート半導体部を形成した後、マスクＭ３を除去する。その結果、図１１（ｂ）に示すような縦型ＪＦＥＴとなる。以上、第２の実施形態と異なるｐ+型ゲート半導体部形成工程について説明した。ｐ+型ゲート半導体部形成工程に引き続いて、熱酸化工程が行われる。他の工程に関しては、第２の実施形態と同様であるが、これに限定されるものではない。
【００７７】
（第８の実施形態）
図１２を参照して、第６の実施形態の変形態様である第８の実施形態について説明する。第６の実施形態における縦型ＪＦＥＴに関して、第６の実施形態において説明した縦型ＪＦＥＴ１ｄの構成と同様である各構成要素には、同一の符合を付した。以下、第１の実施形態とは異なるゲート半導体部の構造について説明する。
【００７８】
図１２は、第８の実施形態における縦型ＪＦＥＴ１ｅの断面図である。第８の実施形態と第１の実施形態とは、ゲート半導体部の構造が異なる。すなわち、第８の実施形態では、縦型ＪＦＥＴ１ｅは、ｐ+型ゲート半導体部１２を備えている。ｎ型チャネル半導体部５とｐ+型ゲート半導体部１２とのｐｎ接合は、ヘテロ接合である。ｎ型チャネル半導体部５はＳｉＣにより形成されている。ｐ+型ゲート半導体部１２はポリシリコンにより形成されている。これにより、第６の実施形態に示したｐ+型ゲート半導体部１１を形成するためのＳｉＣのエピタキシャル成長工程が不要となり、縦型ＪＦＥＴ１ｅを容易に構成できる。
【００７９】
（第９の実施形態）
次に、図１３（ａ）及び図１３（ｂ）を参照して、第６の実施形態の変形態様である第９の実施形態について説明する。第６の実施形態における縦型ＪＦＥＴに関して、第６の実施形態において説明した縦型ＪＦＥＴ１ｆの構成と同様である各構成要素には、同一の符合を付した。以下、第６の実施形態との差異について説明する。
【００８０】
図１３（ａ）は、第９の実施形態における縦型ＪＦＥＴ１ｆの断面図である。第９の実施形態と第１の実施形態とは、ゲート半導体部の構造が異なる。すなわち、第９の実施形態では、ｐ+型ゲート半導体部４とｐ+型ゲート半導体部１１とは、チャネル領域を挟んでいる。縦型ＪＦＥＴ１ｆは、ｎ型チャネル半導体部５のチャネル領域内に設けられたｐ+型半導体部１３を更に備える。ｐ+型半導体部１３は、ｐ+型ゲート半導体部４の領域４ａ上に設けられている。ｐ+型半導体部１３は、ｎ型チャネル半導体部５を部分的に貫く様に設けられている。
【００８１】
図１３（ｂ）は、縦型ＪＦＥＴ１ｆのIII- III線における断面図である。図１３（ｂ）に示すように、ｐ+型半導体部１３は、ｘ軸方向に所定の間隔を隔ててｎ型チャネル半導体部５中に配列されている。ｐ+型半導体部１３のドーパント濃度は、ｎ型チャネル半導体部５のドーパント濃度より高い。このため、空乏層は、主にｎ型チャネル半導体部５内に伸びる。好適な実施例では、ｐ+型半導体部１３は、ドーパントが添加されたＳｉＣにより形成されている。縦型ＪＦＥＴ１ｆにおいては、ｐ+型ゲート半導体部４は、ｐ+型ゲート半導体部１１とｐ+型半導体部１３を介して電気的に接続されている。これにより、ｐ+型ゲート半導体部４とｐ+型ゲート半導体部１１とに同電位が印加されるので、チャネル層の厚さを増加できる。
【００８２】
（第１０の実施形態）
次に、図１４（ａ）及び図１４（ｂ）を参照して、第１の実施形態の変形態様である第１０の実施形態について説明する。第１０の実施形態における縦型ＪＦＥＴに関して、第１の実施形態において説明した縦型ＪＦＥＴ１ａの構成と同様である各構成要素には、同一の符合を付した。以下、第１の実施形態との差異について説明する。
【００８３】
図１４（ａ）は、第１０の実施形態における縦型ＪＦＥＴ１ｇの断面図である。第１０の実施形態と第１の実施形態とは、チャネル半導体部の構造が異なる。すなわち、第１０の実施形態では、チャネル半導体部はパルスドープ構造を有する。
【００８４】
図１４（ｂ）に示す様に、パルスドープ半導体部１４は、ｎ-型ＳｉＣ層１４１〜１４４とｎ+型ＳｉＣ層１４５〜１４７とが交互に積層されて構成されている。また、ｎ-型ＳｉＣ層１４１〜１４４のドーパント濃度は、ｎ+型ＳｉＣ層１４５〜１４７のドーパント濃度よりも低い。ｎ-型ＳｉＣ層１４１〜１４４のドーパント濃度は、例えば、１×１０16／ｃｍ3程度である。ｎ-型ＳｉＣ層１４１〜１４４の厚さＴ８は、例えば、１０ｎｍ前後である。ｎ+型ＳｉＣ層１４５〜１４７のドーパント濃度は、１×１０17／ｃｍ3〜１×１０18／ｃｍ3である。ｎ+型ＳｉＣ層１４５〜１４７の厚さＴ９は、例えば、１０ｎｍ前後である。この様な構造により、キャリアは、高濃度層よりもキャリア移動度が大きい低濃度層を移動するので、チャネル領域を流れる電流が増加する。その結果、オン抵抗を低減できる。
【００８５】
（第１１の実施形態）
次に、図１５を参照して、第１の実施形態の変形態様である第１１の実施形態について説明する。第１１の実施形態における縦型ＪＦＥＴに関して、第１の実施形態において説明した縦型ＪＦＥＴ１ａの構成と同様である各構成要素には、同一の符合を付した。以下、第１の実施形態と異なるドリフト半導体部の構造について説明する。
【００８６】
図１５は、第１１の実施形態における縦型ＪＦＥＴ１ｊの断面図である。第１１の実施形態は、第１の実施形態とドリフト半導体部の構造の点において異なる。すなわち、第１の実施形態では、ドリフト半導体部は、ｎ+型ドレイン半導体部２の導電型と同一の導電型の構成としたけれども、第１１の実施形態では、ドリフト半導体部は、導電型の異なる半導体領域から構成される超接合（ＳＪ：Super Junction）構造を有する。
【００８７】
図１５を参照すると、ドリフト半導体部は、ｎ+型ドレイン半導体部２の主面上に設けられている。ドリフト半導体部は、ｎ+型ドレイン半導体部２の主面に交差する基準面に沿って延びるｐ型半導体領域３１，３３及びｎ型半導体領域３２を有する。ｐ型半導体領域３１，３３は、ｎ型半導体領域３２を挟むように配列されている。ｐ型半導体領域とｎ型半導体領域との接合面は、ｐ+型ゲート半導体部４１，４２とｎ+型ドレイン半導体部２との間に位置する。
【００８８】
ｐ型半導体領域３１，３３は、ｐ+型ゲート半導体部４１，４２とｎ+型ドレイン半導体部２との間に位置し、ｐ+型ゲート半導体部４１，４２に沿って（図１５のｘ軸方向）延びている。
【００８９】
ｎ型半導体領域３２は、ｐ+型ゲート半導体部４１とｐ+型ゲート半導体部４２との間のｎ型チャネル半導体部５と、ｎ+型ドレイン半導体部２との間に位置し、ｐ+型ゲート半導体部４１，４２に沿う方向（図１５のｘ軸方向）に延びている。ｎ型半導体領域３２は、ドレイン半導体部２の導電型と同一の導電型を有する。
【００９０】
超接合構造は、図１６に示すように、第６の実施形態において説明した縦型ＪＦＥＴ１ｄのドリフト半導体部にも適用可能である。また、超接合構造は、図１７に示すように、第９の実施形態において説明した縦型ＪＦＥＴ１ｆのドリフト半導体部にも適用可能である。超接合構造は、その他の実施形態において説明した縦型ＪＦＥＴにも適用できる。
【００９１】
本実施形態における縦型ＪＦＥＴ１ｊによれば、ドリフト半導体部は、導電型の異なる複数の半導体領域により構成されている。この様な構造を有するドリフト半導体部は、高ドレイン電圧が印加されるときに、ドリフト半導体部の全体が十分に空乏化される。したがって、ドリフト半導体部における電界の最大値が低くなる。故に、ドリフト半導体部の厚さを薄くできる。このため、オン抵抗が小さくなる。
【００９２】
ｐ型半導体領域３１，３３とｎ型半導体領域３２のドーパント濃度は、ほぼ同一であることが好ましい。５００Ｖ耐圧を想定した場合における好適な実施例では、ｐ型半導体領域３１，３３及びｎ型半導体領域３２のドーパント濃度は、約２．７×１０17ｃｍ-3である。また、５００Ｖ耐圧を想定した場合における好適な実施例では、ｐ型半導体領域３１，３３及びｎ型半導体領域３２の幅（図中ｙ軸方向）は０．５μｍ程度である。これにより、空乏層は、ｐ型半導体領域の全体に延びると共にｎ型半導体領域の全体に延びる。このように空乏層は両半導体領域に延びるので、ドリフト半導体部において電界の集中が緩和される。
【００９３】
（第１２の実施形態）
ｎ型半導体領域及びｐ型半導体領域と、ゲート半導体部との位置関係は、これまでの実施形態に示された位置関係に限定されない。図１８（ａ）は、第１２の実施形態における各半導体領域とゲート半導体部との位置関係を示す模式図である。ｐ型半導体領域３１，３３及びｎ型半導体領域３２は、共に所定の軸方向（図中ｘ軸方向）に延びている。ｐ型半導体領域３１，３３は、ｎ型半導体領域３２を挟むように配列されている。ｐ型半導体領域とｎ型半導体領域との接合は、ｐ+型ゲート半導体部４１，４２の下に位置する。
【００９４】
これに対して、図１８（ｂ）は、第１２の実施形態における各半導体領域とゲート半導体部との位置関係を示す模式図である。ｐ型半導体領域３１，３３及びｎ型半導体領域３２，３４は、共に所定の軸方向（図中ｘ軸方向）に延びている。ｐ型半導体領域３１，３３は、ｎ型半導体領域３２，３４と交互に配列されている。ｐ型半導体領域とｎ型半導体領域との接合は、ｐ+型ゲート半導体部４１，４２の下だけでなく、各ゲート半導体部の間にも位置している。
【００９５】
図１８（ｃ）は、更に別の形態における各半導体領域とゲート半導体部との位置関係を示す平面模式図である。ｐ型半導体領域３１，３３及びｎ型半導体領域３２は、共に所定の軸方向（図中ｙ軸方向）に延びている。ｐ型半導体領域３１，３３は、ｎ型半導体領域３２を挟むように配列されている。ｎ型半導体領域は複数あってもよい。
【００９６】
なお、本発明に係る縦型ＪＦＥＴ及びその製造方法は、上記各実施形態に記載の態様に限定されるものではなく、他の条件等に応じて種々の変形態様をとることが可能である。例えば、上記各実施形態では、ドナー不純物を含むｎ型半導体によりチャネル領域を形成する例について説明したが、チャネル領域がｐ型半導体により形成されたＪＦＥＴにも本発明を適用可能である。但し、この場合には、電流方向や印加するゲート電圧の極性が逆になる。
【００９７】
（第１３の実施形態）
以下、超接合構造を有する縦型ＪＦＥＴの製造方法における、超接合構造を構成するｎ型半導体領域及びｐ型半導体領域の形成方法について説明する。
【００９８】
（ｎ型半導体層形成工程）
まず、ｎ+型ＳｉＣ半導体基板を準備する。基板のｎ型不純物濃度は、この基板がドレイン半導体部として利用できる程度に高濃度である。図１９（ａ）に示す様に、ｎ+型ドレイン半導体部２の表面にＳｉＣ膜３をエピタキシャル成長法により形成する。５００Ｖ耐圧を想定した場合における好適な実施例では、ＳｉＣ膜３の膜厚Ｔ１０は、２．０μｍ以上３．０μｍ以下である。ＳｉＣ膜３の導電型は、ドレイン半導体部２の導電型と同一である。また、ＳｉＣ膜３のドーパント濃度は、ｎ+型ドレイン半導体部２のドーパント濃度よりも低い。このＳｉＣ膜３からは、ｎ型半導体層３２，３４，３６が形成される。
【００９９】
（ｐ型半導体層形成工程）
図１９（ｂ）を参照して、ｐ型半導体層を形成する工程について説明する。所定のマスクＭを用いて、ｎ型半導体層３上に形成された領域３１ａ，３１ｃ，３１ｅ，３１ｇにドーパントＡ３を選択的にイオン注入して、所定の深さを有するｐ型半導体層３１１，３３１，３５１，３７１を形成する。ｐ型半導体層を形成した後、マスクＭを除去する。
【０１００】
（ドリフト半導体部形成工程）
図１９（ｃ）を参照して、所望の厚さのドリフト半導体部を形成する工程について説明する。すなわち、ｎ型半導体層形成工程とｐ型半導体層形成工程とを交互に繰り返して、ｎ+型ドレイン半導体部２上に超接合構造を有するドリフト半導体部を形成する。その結果、所定の厚さ（図中ｚ軸方向）を有する半導体層３が形成される。以上、ｎ型半導体領域及びｐ型半導体領域を有するドリフト半導体部の形成方法について説明した。他の工程に関しては、第２、第４、第７の実施形態と同様であるが、これに限定されるものではない。
【０１０１】
【発明の効果】
本発明によれば、高ドレイン耐圧を維持しつつ低損失な縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法を提供できる。
【図面の簡単な説明】
【図１】第１実施形態における縦型ＪＦＥＴの断面図である。
【図２】図２（ａ）は、ドレイン半導体膜形成工程における断面図である。図２（ｂ）は、ドリフト半導体膜形成工程における断面図である。図２（ｃ）は、ゲート半導体部形成工程における断面図である。
【図３】図３（ａ）は、チャネル半導体膜形成工程における断面図である。図３（ｂ）は、ソース半導体膜形成工程における断面図である。図３（ｃ）は、ソース半導体部形成工程における断面図である。
【図４】図４（ａ）は、ｐ+型ゲート半導体部形成工程における断面図である。図４（ｂ）は、熱酸化工程における断面図である。図４（ｃ）は、開口部形成工程における断面図である。
【図５】図５（ａ）は、ゲート電極形成工程における断面図である。図５（ｂ）は、絶縁膜形成工程における断面図である。図５（ｃ）は、開口部形成工程における断面図である。
【図６】ソース電極形成工程における断面図である。
【図７】第３実施形態における縦型ＪＦＥＴの断面図である。
【図８】図８（ａ）は、チャネル半導体膜形成工程における断面図である。図８（ｂ）は、ｎ-型半導体膜形成工程における断面図である。図８（ｃ）は、ソース半導体部形成工程における断面図である。
【図９】第５の実施形態における縦型ＪＦＥＴの斜視図である。
【図１０】第６の実施形態における縦型ＪＦＥＴの断面図である。
【図１１】図１１（ａ）は、ｐ+型ゲート半導体部形成工程における断面図である。図１１（ｂ）は、ｐ+型ゲート半導体部形成後における断面図である。
【図１２】第８の実施形態における縦型ＪＦＥＴの断面図である。
【図１３】図１３（ａ）は、第９の実施形態における縦型ＪＦＥＴの断面図である。図１３（ｂ）は、第９の実施形態における縦型ＪＦＥＴのIII-III線における断面図である。
【図１４】図１４（ａ）は、第１０の実施形態における縦型ＪＦＥＴの断面図である。図１４（ｂ）は、第１０の実施形態における縦型ＪＦＥＴのパルスドープ半導体部の断面図である。
【図１５】第１１の実施形態における縦型ＪＦＥＴの断面図である。
【図１６】超接合構造を有する別の形態を示す縦型ＪＦＥＴの断面図である。
【図１７】超接合構造を有する更に別の形態を示す縦型ＪＦＥＴの断面図である。
【図１８】図１８（ａ）は、第１２の実施形態における縦型ＪＦＥＴの半導体領域とゲート半導体部との位置関係を示す模式図である。図１８（ｂ）は、第１２の実施形態における縦型ＪＦＥＴを示す模式図である。図１８（ｃ）は、更に別の形態における縦型ＪＦＥＴを示す模式図である。
【図１９】図１９（ａ）は、ドリフト領域形成工程における縦型ＪＦＥＴの斜視図である。図１９（ｂ）は、ｐ+型半導体領域形成工程における縦型ＪＦＥＴの斜視図である。図１９（ｃ）は、ソース領域形成工程における縦型ＪＦＥＴの斜視図である。
【符号の説明】
１…縦型ＪＦＥＴ、２…ｎ+型ドレイン半導体部、２ａ…ドレイン電極、３…ｎ型ドリフト半導体部、４…ｐ+型ゲート半導体部、５…ｎ型チャネル半導体部、６…ｐ+型半導体部、６ａ…ゲート電極、７…ｎ+型ソース半導体部、７ａ…ソース電極
【発明の属する技術分野】
本発明は、縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】
接合型電界効果トランジスタ（ＪＦＥＴ：Junction Field Effect Transistor）は、ゲート電圧によりソース電極とドレイン電極間の電流を制御する電庄制御半導体デバイスである。詳細には、ＪＦＥＴは、ソース電極とドレイン電極との間に位置しゲート電極と接するチャネル領域を有し、ゲート半導体層とチャネル半導体層とにより形成されるｐｎ接合によって生じる空乏層の厚さを、ゲート電極に加える電圧によって変化させ、チャネル領域を流れるドレイン電流を制御するデバイスである。
【０００３】
今日、シリコンを半導体材料とする半導体デバイスが主流となっている。シリコン系パワー半導体デバイスにおいて、デバイスの耐圧によって使用されるデバイスタイプが異なり、デバイス耐圧が２００Ｖ以下の低圧系ではＭＯＳＦＥＴ（金属／酸化膜/半導体 電界効果トランジスタ）が主流であり、デバイス耐圧がそれ以上の高圧系ではＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、サイリスタなどが主流である。
【０００４】
ＪＦＥＴに関しては、ＪＦＥＴの一種である静電誘導トランジスタ（ＳＩＴ）がパワー半導体として開発及び製品化されている。ＳＩＴは、ＪＦＥＴと同様のデバイス構造を有するが、ＪＦＥＴの静特性が飽和を有する五極管特性であるのに対して、ＳＩＴの静特性は非飽和を特徴とする三極管特性である。
【０００５】
【発明が解決しようとする課題】
近年、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などのワイドギャップ半導体材料が、シリコンよりも高耐圧かつ低損失、高出力で高周波動作などの優れたパワー半導体デバイスを実現可能な半導体材料として注目されている。特に、高耐圧、低損失に関しては、耐圧１ｋＶでは、シリコンに比べて２桁以上もの低損失化が期待できる。しかしながら現状では、ＭＯＳ構造デバイスにおいては、酸化膜直下の表面移動度が小さいため、期待できる低損失デバイスはできていない。
【０００６】
パワーデバイスタイプとして、ＭＯＳ構造の優位性は、電圧駆動でノーマリオフ型であることである。そこで、発明者らは、シリコンではあまり開発されていない、結晶内部の移動度によりその特性が特徴づけられるＪＦＥＴに着目し、高耐圧の低損失デバイスを検討するに至った。加えて、ノーマリオフ型デバイスのＪＦＥＴは可能である。また、基板の表面から裏面に向かう方向に電流を流す構造がパワーデバイスとして好ましい構造であると判断して、縦型ＪＦＥＴの検討を行った。
【０００７】
そこで、本発明の目的は、高ドレイン耐圧を維持しつつ低損失な縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法を提供することである。
【０００８】
【課題を解決するための手段】
まず、この縦型ＪＦＥＴの構造において、低損失を実現するために検討を続けた結果、次のような発明をするに至った。
【０００９】
本発明に係る縦型接合型電界効果トランジスタは、ドレイン半導体部と、ドリフト半導体部と、埋込半導体部と、チャネル半導体部と、ソース半導体部と、第１のゲート半導体部と、第１のゲート電極と、ソース電極とを備える。ドリフト半導体部は、ドレイン半導体部の主面上に設けられ、この主面と垂直な方向に延びる第１、第２、第３及び第４の領域を有すると共に第４、第１、第２、第３の領域がこの順に隣接して配置されている。埋込半導体部は、ドリフト半導体部の導電型と逆導電型を有し、ドリフト半導体部の第１、第２及び第４の領域上に設けられる。チャネル半導体部は、第１及び第２の領域上の埋込半導体部上に沿って設けられ、埋込半導体部の導電型と異なる導電型を有し、ドリフト半導体部の第３の領域に電気的に接続される。ソース半導体部は、ドリフト半導体部の第１の領域上のチャネル半導体部上に設けられる。第１のゲート半導体部は、埋込半導体部と同一の導電型を有し、埋込半導体部と電気的に接続され、ドリフト半導体部の第４の領域上に設けられる。第１のゲート電極は、ドリフト半導体部の第４の領域上に第１のゲート半導体部と電気的に接続される。ソース電極は、ドリフト半導体部の第１の領域上のソース半導体部と電気的に接続され、第１のゲート電極上に第１のゲート電極と電気的に絶縁され、ドリフト半導体部の第１、第２、第３及び第４の領域上に設けられる。ドレイン半導体部の導電型は前記ドリフト半導体部の導電型と同一である。ドリフト半導体部の第２の領域上に設けられたチャネル半導体部の厚さは、ドリフト半導体部の第１の領域上に設けられた埋込半導体部とソース半導体部との間隔よりも小さい。
【００１０】
この様な縦型接合型電界効果トランジスタによれば、埋込半導体部及びチャネル半導体部と、第１のゲート電極及びソース電極とをドリフト半導体部上に配置できる。この構造では、チャネル半導体部の損失とドリフト半導体部の損失との和がデバイスの基本損失となる。このため、チャネル半導体部のみによりデバイスの耐圧を高耐圧にすると、チャネルの不純物濃度は低くなり、チャネル長も長くなり、デバイスの損失は大きくなる。そこで、本発明の構造のように、ドレイン電流を制御するチャネル半導体部とデバイスの耐圧を担うドリフト半導体部とを設けることにより、以下に示す効果がある。第一に、チャネル半導体部は不純物濃度を高くでき、かつ、チャネル長を短くできるので、チャネル半導体部の損失を小さくできる。第二に、ドリフト半導体部は、その不純物濃度及び厚さにより所望のドレイン耐圧を得ることができ、損失を最小限度にとどめることが可能となる。第三に、ドリフト半導体部とチャネル半導体部とを縦方向に積層することにより、限られた面積におけるデバイス損失が低減される。
【００１１】
また、縦型接合型電界効果トランジスタは、第２のゲート半導体部を更に備えることが好ましい。第２のゲート半導体部は、ドレイン半導体部の導電型と逆導電型を有し、ドリフト半導体部の第２の領域あるいは第２及び第３の領域上に設けられる。第１のゲート半導体部と第２のゲート半導体部との間には、チャネル半導体部が設けられる。ドリフト半導体部の第２の領域あるいは第２及び第３の領域上に、第２のゲート半導体部と電気的に接続され、ソース電極の下に電気的に絶縁された第２のゲート電極が設けられる。
【００１２】
この様なトランジスタによれば、第１のゲート埋込半導体部と第２のゲート半導体部との間にチャネル半導体部を有するので、チャネル半導体部は両側から制御される。故に、チャネルの厚さを大きくでき、損失を小さくできる。
【００１３】
また、縦型接合型電界効果トランジスタは、第１のゲート半導体部とソース半導体部とをソース電極により電気的に接続することにより、第２のゲート半導体部のみをゲート電極とする。トランジスタの動作周波数を表す指標としては、帰還容量（ゲート／ドレイン間容量）÷相互コンダクタンスが用いられることが多い。第１のゲート半導体部をソース電極に接続することにより、ドレイン半導体部と埋込半導体部とによる容量成分が帰還容量から除かれるので、より高周波領域での動作が可能となる。
【００１４】
縦型接合型電界効果トランジスタには、接続半導体部が設けられる。接続半導体部は、埋込半導体部と同一導電型を有し、第２のゲート半導体部と埋込半導体部とを電気的に接続するようにチャネル半導体部を貫通し、ドリフト半導体部の第２の領域上に点在する。この構造によれば、ドリフト半導体部の第４の領域及び第１のゲート半導体部を廃すことができ、同一損失でデバイス面積を小さくできる。
【００１５】
縦型接合型電界効果トランジスタは、第１の半導体部を更に備える。第１の半導体部は、ドリフト半導体部の第１の領域及びチャネル半導体部上に設けられ、ソース半導体部の導電型と同一導電型を有する。第１の半導体部の不純物濃度は、チャネル半導体部の不純物濃度より低いことが好ましい。
【００１６】
このようなトランジスタによれば、チャネル半導体部とソース半導体部との間に第１の半導体部が設けられる。この構造により、エッチングに伴うチャネル半導体部の厚さの公差を吸収できる。したがって、縦型接合型電界効果トランジスタの電気的特性の個体差を小さくできる。
【００１７】
縦型接合型電界効果トランジスタは、複数のトランジスタにより構成される基本セル（ブロック）又はチップの外周部分に、第１及び第２のゲート電極の少なくとも一方がゲート電極として設けられる。また、このような構造のトランジスタにおいて、第１のゲート半導体部とソース半導体部とがソース電極により電気的に接続されることが好ましい。このような縦型接合型電界効果トランジスタは、ゲート電極とソース電極とを同時に形成することが可能となり、その結果、製造工程を簡略化できる。
【００１８】
縦型接合型電界効果トランジスタは、第２のゲート半導体部とチャネル半導体部とがヘテロ接合を構成するように、ヘテロ接合半導体材料が第２のゲート電極として設けられているものとしてもよい。このような構造のトランジスタによれば、第２のゲート半導体部を形成する工程が不要となり、製造工程が簡略化される。
【００１９】
縦型接合型電界効果トランジスタにおいて、ドリフト半導体部の第２の領域上に設けられたチャネル半導体部の厚さは、ドリフト半導体部の第１の領域上に設けられた埋込半導体部とソース半導体部との間隔よりも小さいことが好ましい。この様なトランジスタによれば、埋込半導体部及び第２のゲート半導体部をソース半導体部から離すことができる。これにより、ゲートとソース間の耐圧が向上される。また、チャネル半導体部とソース半導体部との距離は、縦方向にとられるので、この距離を大きくとってもトランジスタのチップサイズは大きくならない。
【００２０】
縦型接合型電界効果トランジスタにおいて、埋込半導体部上のチャネル半導体部の厚さ、あるいは埋込半導体部と第２のゲート半導体部との間に位置する、ドレイン半導体部の導電型と同一導電型のチャネル半導体部の厚さは、当該縦型接合型電界効果トランジスタがノーマリオフ特性を示すように決定されていることが好ましい。
【００２１】
この様な縦型接合型電界効果トランジスタによれば、チャネル半導体部の厚さをエッチングによって決定できる。このため、各ゲート半導体部あるいは埋込半導体部と、当該半導体部と逆導電型を有するチャネル半導体部との間の拡散電位によって生じる空乏層がチャネル半導体部の全域にひろがるように、チャネル半導体部の不純物濃度及び厚さを薄くすることが容易になる。したがって、ゲート電圧が印加されていなくても、チャネル半導体部を空乏化させることが可能となり、ノーマリオフ型のトランジスタを実現できる。
【００２２】
縦型接合型電界効果トランジスタによれば、チャネル半導体部は、低濃度層と高濃度層とが交互に積層されている構造を有する。各層の厚さは、ｎｍ（ナノメータ：１０-9ｍ）オーダである。この構造により、多数のキャリアが存在する高濃度層から、量子効果により、キャリア移動度の大きい低濃度層へキャリアが浸みだす。その結果、チャネル半導体部に流れる電流が増大し、チャネル半導体部の損失が低減される。
【００２３】
縦型接合型電界効果トランジスタのドリフト半導体部は、ドレイン半導体部の主面と交差する基準面に沿って延びドレイン半導体部の導電型と同一の導電型を有しドリフト半導体部の第３の領域からチャネル半導体部に電気的に接続される導電半導体領域と、導電半導体領域に隣接して設けられドレイン半導体部の導電型と逆導電型を有し埋込半導体部に電気的に接続される非導電半導体領域とを有することが好ましい。また、導電半導体領域と非導電半導体領域とが、ドリフト半導体部の第１から第４の領域が並ぶ方向と同一の方向、あるいは交差する方向に形成されていることが好ましい。
【００２４】
このような縦型接合型電界効果トランジスタによれば、ドリフト半導体部の損失を小さくできる。すなわち、ゲート半導体部にドレイン電流が流れるように電圧を印加すると、チャネル半導体部で制御されたドレイン電流は、ドリフト半導体部の導電半導体領域を経由してドレイン半導体部に達する。一方、ゲート半導体部にドレイン電流が流れないように電圧を印加すると、ドリフト半導体部の導電半導体領域及び非導電半導体領域が、共に空乏化されるように不純物濃度及び各半導体領域の厚さが決定されており、一種の誘電体と等価な状態になる。この様な状態においては、ドリフト半導体部は一定の電界強度を有するので、ドリフト半導体部に導電半導体領域及び非導電半導体領域がない場合に比べて、ドリフト半導体部の厚さを半分にできる。したがって、所望のドレイン耐圧を実現するにあたり、導電半導体領域の不純物濃度を高くでき、かつ、ドリフト半導体部の厚さを半分にできる。その結果、ドリフト半導体部の損失を小さくできる。
【００２５】
このような縦型接合型電界効果トランジスタでは、ワイドギャップ半導体材料であるＳｉＣやＧａＮ等により、ドレイン半導体部、ドリフト半導体部、第１のゲート半導体部、チャネル半導体部などの各半導体部を形成することが好ましい。ワイドギャップ半導体は、シリコンに比べてバンドギャップが大きく最大絶縁破壊強度が大きいなど、パワーデバイス半導体材料として優れた特性を有する。したがって、特にシリコンと比較して低損失が実現できる。
【００２６】
本発明の縦型接合型電界効果トランジスタは、ドレイン半導体部と、前記ドレイン半導体部の主面上に設けられ、この主面と垂直な方向に延びる第１、第２、第３及び第４の領域を有すると共に前記第４、第１、第２、第３の領域がこの順に隣接して配置されたドリフト半導体部と、前記ドリフト半導体部の導電型と逆導電型を有し、前記ドリフト半導体部の第１、第２及び第４の領域上に設けられた埋込半導体部と、前記第１及び第２の領域上の埋込半導体部上に沿って設けられ、前記埋込半導体部の導電型と異なる導電型を有し、前記ドリフト半導体部の第３の領域に電気的に接続されたチャネル半導体部と、前記ドリフト半導体部の第１の領域上の前記チャネル半導体部上に設けられたソース半導体部と、前記埋込半導体部と同一の導電型を有し、前記埋込半導体部と電気的に接続され、前記ドリフト半導体部の第４の領域上に設けられた第１のゲート半導体部と、
前記ドリフト半導体部の第４の領域上に前記第１のゲート半導体部と電気的に接続された第１のゲート電極と、前記ドリフト半導体部の第１の領域上のソース半導体部と電気的に接続され、前記第１のゲート電極上に前記第１のゲート電極と電気的に絶縁され、前記ドリフト半導体部の第１、第２、第３及び第４の領域上に設けられたソース電極とを備え、前記ドレイン半導体部の導電型は前記ドリフト半導体部の導電型と同一であり、前記チャネル半導体部は、低濃度層と高濃度層とが交互に積層されている構造を有する。
また、本発明の縦型接合型電界効果トランジスタは、ドレイン半導体部と、前記ドレイン半導体部の主面上に設けられ、この主面と垂直な方向に延びる第１、第２、第３及び第４の領域を有すると共に前記第４、第１、第２、第３の領域がこの順に隣接して配置されたドリフト半導体部と、前記ドリフト半導体部の導電型と逆導電型を有し、前記ドリフト半導体部の第１、第２及び第４の領域上に設けられた埋込半導体部と、前記第１及び第２の領域の埋込半導体部上に沿って設けられ、前記埋込半導体部の導電型と異なる導電型を有し、前記ドリフト半導体部の第３の領域に電気的に接続されたチャネル半導体部と、前記ドリフト半導体部の第１の領域上の前記チャネル半導体部上に設けられたソース半導体部と、前記埋込半導体部と同一の導電型を有し、前記埋込半導体部と電気的に接続され、前記ドリフト半導体部の第４の領域上に設けられた第１のゲート半導体部と、前記ドリフト半導体部の第１の領域上のソース半導体部と電気的に接続され、前記ドリフト半導体部の第１、第２、第３及び第４の領域上に設けられたソース電極と、前記ドレイン半導体部の導電型と逆導電型を有し、前記ドリフト半導体部の第２の領域あるいは第２及び第３の領域上に設けられた第２のゲート半導体部とを備え、前記ドレイン半導体部の導電型は前記ドリフト半導体部の導電型と同一であり、前記埋込半導体部と前記第２のゲート半導体部との間には、前記チャネル半導体部が設けられ、前記ドリフト半導体部の第２の領域あるいは第２及び第３の領域上に、前記第２のゲート半導体部と電気的に接続され、ソース電極の下に前記ソース電極と電気的に絶縁された第２のゲート電極が設けられ、前記第１のゲート半導体部と前記ソース半導体部とが前記ソース電極により電気的に接続され、前記チャネル半導体部は、低濃度層と高濃度層とが交互に積層されている構造を有する。
さらに、本発明の縦型接合型電界効果トランジスタは、ドレイン半導体部と、前記ドレイン半導体部の主面上に設けられ、この主面と垂直な方向に延びる第１、第２、及び第３の領域を有すると共に前記第１、第２、第３の領域がこの順に隣接して配置されたドリフト半導体部と、前記ドリフト半導体部の導電型と逆導電型を有し、前記ドリフト半導体部の第１及び第２の領域上に設けられた埋込半導体部と、前記第１及び第２の領域の埋込半導体部上に沿って設けられ、前記埋込半導体部の導電型と異なる導電型を有し、前記ドリフト半導体部の第３の領域に電気的に接続されたチャネル半導体部と、前記ドリフト半導体部の第１の領域上の前記チャネル半導体部上に設けられたソース半導体部と、前記ドレイン半導体部の導電型と逆導電型を有し、前記ドリフト半導体部の第２の領域あるいは第２及び第３の領域上に設けられた第２のゲート半導体部とを備え、前記ドリフト半導体部の第２の領域あるいは第２及び第３の領域上に、前記第２のゲート半導体部と電気的に接続され、ソース電極の下に前記ソース電極と電気的に絶縁された第２のゲート電極と、前記ドリフト半導体部の第１の領域上のソース半導体部と電気的に接続され、第２のゲート 電極上に前記第２のゲート電極と電気的に絶縁され、前記ドリフト半導体部の第１、第２、及び第３の領域上に設けられたソース電極とが設けられ、前記埋込半導体部と同一導電型を有し、前記第２のゲート半導体部と前記埋込半導体部とを電気的に接続するように前記チャネル半導体部を貫通し、前記ドリフト半導体部の第２の領域上に点在する接続半導体部が設けられ、前記ドレイン半導体部の導電型は前記ドリフト半導体部の導電型と同一であり、前記チャネル半導体部は、低濃度層と高濃度層とが交互に積層されている構造を有する。
【００２７】
縦型接合型電界効果トランジスタの製造方法は、第１導電型の基板上に、第１、第２、第３及び第４の領域を有するドリフト半導体層を形成する工程と、ドリフト半導体層の第１、第２及び第４の領域に、ドリフト半導体層の導電型と逆導電型となる不純物を導入して、埋込半導体部を形成する工程と、埋込半導体部及びドリフト半導体層上に、埋込半導体部の導電型と異なる導電型を有するチャネル半導体部を形成する工程と、ドリフト半導体層の第１の領域上にソース半導体部を形成する工程と、ドリフト半導体層の第４の領域上の一部に埋込半導体部の導電型と同一の導電型となる不純物を導入して、第１のゲート半導体部を形成する工程と、第１のゲート半導体部に電気的に接続された第１のゲート電極を形成する工程と、第１のゲート電極と電気的に絶縁された層間膜を形成する工程と、層間膜上にソース半導体部と電気的に接続されるソース電極を形成する工程とを含む。
縦型接合型電界効果トランジスタの製造方法は、第１のゲート半導体部を形成する工程に先立って、ドリフト半導体層の第２の領域あるいは第２及び第３の領域に、第１のゲート半導体部の導電型と同一導電型を有する不純物を導入して、第２のゲート半導体部を形成する工程を更に含み、第２のゲート半導体部と電気的に接続された第２のゲート電極を、第１のゲート電極を形成する工程にて形成することが好ましい。
【００２８】
縦型接合型電界効果トランジスタの製造方法は、第１導電型の基板上に、第１、第２、第３及び第４の領域を有するドリフト半導体層を形成する工程と、ドリフト半導体層の第１、第２及び第４の領域に、ドリフト半導体層の導電型と逆導電型となる不純物を導入して、埋込半導体部を形成する工程と、埋込半導体部及びドリフト半導体層上に、埋込半導体部の導電型と異なる導電型を有するチャネル半導体部を形成する工程と、ドリフト半導体層の第１の領域上にソース半導体部を形成する工程と、ドリフト半導体層の第２の領域あるいは第２及び第３の領域に、埋込半導体部の導電型と同一の導電型となる不純物を導入して、第２のゲート半導体部を形成する工程と、ドリフト半導体層の第４の領域上の一部に埋込半導体部の導電型と同一の導電型となる不純物を導入して、第１のゲート半導体部を形成する工程と、第２のゲート半導体部に電気的に接続された第２のゲート電極を形成する工程と、第１のゲート半導体部と、ソース半導体部とを同時に電気的に接続するソース電極を形成する工程とを含むことが好ましい。
【００２９】
縦型接合型電界効果トランジスタの製造方法は、第１導電型の基板上に、第１、第２、第３及び第４の領域を有するドリフト半導体層を形成する工程と、ドリフト半導体層の第１、第２及び第４の領域に、ドリフト半導体層の導電型と逆導電型となる不純物を導入して、埋込半導体部を形成する工程と、埋込半導体部及びドリフト半導体層上に、埋込半導体部の導電型と異なる導電型を有するチャネル半導体部を形成する工程と、ドリフト半導体層の第１の領域上にソース半導体部を形成する工程と、ドリフト半導体層の第２の領域あるいは第２及び第３の領域に、埋込半導体部の導電型と同一の導電型を有する不純物を導入して、第２のゲート半導体部を形成する工程と、ドリフト半導体層の第２の領域上の一部に埋込半導体部の導電型と同一の導電型となる不純物を導入して、埋込半導体部と第２のゲート半導体部とを電気的に接続する接続半導体部を形成する工程と、第２のゲート半導体部に電気的に接続された第２のゲート電極を形成する工程とを含むことが好ましい。
【００３０】
縦型接合型電界効果トランジスタの製造方法は、ソース半導体部を形成する工程に先立って、チャネル半導体部上にソース半導体部の導電型と同一導電型を有する第１の半導体部を形成する工程を更に含み、第１の半導体部の不純物濃度は、チャネル半導体部の不純物濃度より低いことが好ましい。
【００３１】
縦型接合型電界効果トランジスタの製造方法は、ドリフト半導体層を形成する工程では、ドレイン半導体部と同一導電型の導電半導体層を形成し、導電半導体層と逆導電型の非導電半導体層を導電半導体層内に形成し、導電半導体層がチャネル半導体部と電気的に接続されるように、ドリフト半導体層を形成することが好ましい。
【００３２】
縦型接合型電界効果トランジスタの製造方法は、ドリフト半導体層を形成する工程では、ドリフト半導体部と逆導電型の非導電半導体層を形成し、非導電半導体層と逆導電型の導電半導体層を非導電半導体層内に形成し、導電半導体層がチャネル半導体部と電気的に接続されるように、ドリフト半導体層を形成することが好ましい。
【００３３】
【発明の実施の形態】
以下、添付図面を参照して、本発明に係る縦型接合型電界効果トランジスタの好適な実施形態について詳細に説明する。なお、以下の説明において、同一又は相当する要素には、同一の符号を付し、重複する説明は省略する。また、図中のトランジスタのアスペクト比は、実際のトランジスタのものと必ずしも一致するものではない。
【００３４】
（第１の実施形態）
図１は、第１の実施形態における縦型ＪＦＥＴ１ａの断面図である。図１に示す様に、縦型ＪＦＥＴ１ａは、ｎ+型ドレイン半導体部２と、ｎ型ドリフト半導体部３と、ｐ型埋込半導体部４と、ｎ型チャネル半導体部５と、ｐ+型ゲート半導体部６と、ｎ+型ソース半導体部７とを有する。
【００３５】
縦型ＪＦＥＴ１ａは、この素子の一方の面から他方の面に向かう方向（以下、「電流方向」と記す。）に、多数キャリアが移動する縦型構造を有する。図１には、座標系が示されている。この座標は、ＪＦＥＴチャネル部の電流方向をｙ軸に合わせるように規定されている。
【００３６】
ｎ+型ドレイン半導体部２は、対向する一対の面を有する。また、ｎ+型ドレイン半導体部２は、ドーパントが添加された基板であることができ、好適な実施例では、この基板は、ＳｉＣ（炭化珪素）により形成されている。ＳｉＣに添加されるドーパントとしては、周期律表第５族元素であるＮ（窒素）、Ｐ（リン）、Ａｓ（砒素）といったドナー不純物が利用できる。ｎ+型ドレイン半導体部２は、一対の面の一方（裏面）にドレイン電極２ａを有する。ドレイン電極２ａは金属で形成されている。
【００３７】
ｎ型ドリフト半導体部３は、ｎ+型ドレイン半導体部２の一対の面の他方（表面）上に設けられている。ｎ型ドリフト半導体部３は、その表面に、ｙ軸方向に順に配置された第１〜第４の領域３ａ，３ｂ，３ｃ，３ｄを有する。第１〜第４の領域３ａ，３ｂ，３ｃ，３ｄは、所定の軸方向（図１のｘ軸方向）に延びており、好適な実施例では、矩形状の領域である。第１、第２、第４の領域３ａ，３ｂ，３ｄ上にはｐ型埋込半導体部４が設けられている。第１〜第３の領域３ａ，３ｂ，３ｃ上にはチャネル半導体部５が設けられている。ドリフト半導体部３の導電型はドレイン半導体部２の導電型と同一であって、ドリフト半導体部３のドーパント濃度は、ドレイン半導体部２のドーパント濃度より低い。好適な実施例では、ドリフト半導体部３は、ドーパントが添加されたＳｉＣ（炭化珪素）により形成されている。
【００３８】
ｐ型埋込半導体部４は、第１〜第３の領域３ａ，３ｂ，３ｃ上に設けられている。埋込半導体部４の導電型はドリフト半導体部３の導電型と反対である。好適な実施例では、ｐ型埋込半導体部４は、ドーパントが添加されたＳｉＣ（炭化珪素）により形成されている。このドーパントとしては、周期律表第３族元素であるＢ（硼素）、Ａｌ（アルミニウム）といったアクセプタ不純物が利用できる。
【００３９】
ｎ型チャネル半導体部５は、第１〜第３の領域３ａ，３ｂ，３ｃ上に設けられている。ｎ型チャネル半導体部５は、ｐ型埋込半導体部４に沿って所定の軸方向（図１のｙ軸方向）に延びる。ｎ型チャネル半導体部５は、第３の領域３ｃにおいてｎ型ドリフト半導体部３と電気的に接続されている。チャネル半導体部５の導電型は埋込半導体部４の導電型と反対であるので、埋込半導体部４とチャネル半導体部５との界面にはｐｎ接合が形成される。ｎ型チャネル半導体部５を流れるドレイン電流は、ｐ型埋込半導体部４によって制御される。ｎ型チャネル半導体部５のドーパント濃度は、ｎ+型ドレイン半導体部２のドーパント濃度よりも低い。好適な実施例では、ｎ型チャネル半導体部５は、ドーパントが添加されたＳｉＣにより形成されている。好適な実施例では、チャネル長（図中ｙ軸方向）は、チャネル厚（図中ｚ軸方向）の１０倍より大きい。
【００４０】
ｐ+型ゲート半導体部６は、第４の領域３ｄ及びｐ型埋込半導体部４上に設けられている。ｐ+型ゲート半導体部６は、縦方向（図１のｘ軸方向）に延びる。ｐ+型ゲート半導体部６の表面上には、ゲート電極６ａが設けられている。ゲート電極６ａは金属で形成されている。ｐ+型ゲート半導体部６は、ｐ型埋込半導体部４をゲート電極６ａに接続している。
【００４１】
ｎ+型ソース半導体部７は、第１の領域３ａ及びｎ型チャネル半導体部５上に設けられている。ソース半導体部７は、ドレイン半導体部２の導電型と同一導電型を有する。ソース半導体部７は、チャネル半導体部５を介して、ドリフト半導体部３と接続されている。また、ｎ+型ソース半導体部７上には、ソース電極７ａが設けられている。ソース電極７ａは金属で形成されている。ｎ型チャネル半導体部５は、シリコン酸化膜といった絶縁膜８、９によりソース電極７ａと絶縁されている。
【００４２】
（第２の実施形態）
次に、縦型ＪＦＥＴ１ａの製造方法について説明する。図２（ａ）〜図２（ｃ）、図３（ａ）〜図３（ｃ）、図４（ａ）〜図４（ｃ）、図５（ａ）〜図５（ｃ）、図６は、第２の実施形態に係る縦型ＪＦＥＴ１ａの製造工程を示す断面図である。
【００４３】
（ドレイン半導体膜形成工程）
まず、図２（ａ）に示す様に基板を準備する。基板としては、ｎ+型ＳｉＣ半導体基板が例示される。基板のドーパント濃度は、この基板がドレイン半導体部２として利用できる程度に高濃度である。
【００４４】
（ドリフト半導体膜形成工程）
図２（ｂ）に示す様に、ｎ+型ドレイン半導体部２の表面にＳｉＣ膜３をエピタキシャル成長法により形成する。ＳｉＣ膜３の膜厚Ｔ１は、例えば、１０μｍである。ＳｉＣ膜３の導電型は、ｎ+型ドレイン半導体部２の導電型と同一である。また、ＳｉＣ膜３のドーパント濃度は、ｎ+型ドレイン半導体部２のドーパント濃度よりも低い。ＳｉＣ膜３のドーパント濃度は、例えば、１×１０16／ｃｍ3程度である。このＳｉＣ膜３からは、ｎ型ドリフト半導体部が形成される。
【００４５】
（埋込半導体部形成工程）
図２（ｃ）を参照して、埋込半導体部を形成する工程について説明する。所定の軸方向（図中ｘ軸方向）に伸びるパターンを有するマスクＭ１を形成する。このマスクＭ１を用いて、ＳｉＣ膜３上に形成された領域３ｅにドーパントＡ１を選択的にイオン注入して、所定の深さを有するｐ型埋込半導体部４を形成する。ｐ型埋込半導体部４の深さＤ１は、例えば、１．２μｍ程度である。ｐ型埋込半導体部４のドーパント濃度は、例えば、１×１０18／ｃｍ3程度である。埋込半導体部を形成した後、マスクＭ１を除去する。
【００４６】
（チャネル半導体膜形成工程）
図３（ａ）に示す様に、ｐ型埋込半導体部４の表面及びＳｉＣ膜３上にＳｉＣ膜５をエピタキシャル成長法により形成する。ＳｉＣ膜５の膜厚Ｔ２は、例えば、０．３μｍ程度である。ＳｉＣ膜５の導電型は、ｎ+型ドレイン半導体部２の導電型と同一である。また、ＳｉＣ膜５のドーパント濃度は、ｎ+型ドレイン半導体部２のドーパント濃度よりも低い。ＳｉＣ膜５のドーパント濃度は、例えば、１×１０17／ｃｍ3程度である。このＳｉＣ膜５からは、ｎ型チャネル半導体部が形成される。なお、本実施形態では、ｎ型ドリフト半導体部、及びｎ型チャネル半導体部のために単一のＳｉＣ膜を形成したけれども、ドリフト半導体部及びチャネル半導体部の各々のためにＳｉＣ膜を繰り返して成膜する複数の成膜工程を含むようにしてもよい。また、ＳｉＣ膜３がドリフト半導体部及びチャネル半導体部として働くように、所望のドーパント濃度プロファイルをＳｉＣ膜に対して採用できる。
【００４７】
（ソース半導体膜形成工程）
図３（ｂ）に示す様に、ＳｉＣ膜５の表面に、エピタキシャル成長法により、ｎ+型ソース層のためのＳｉＣ膜７を形成する。ＳｉＣ膜７の膜厚Ｔ３は、例えば、０．２μｍ程度である。ＳｉＣ膜７の導電型は、ｎ+型ドレイン半導体部２の導電型と同一である。また、ＳｉＣ膜７のドーパント濃度は、ＳｉＣ膜５のドーパント濃度よりも高い。所定の軸方向（図中ｘ軸方向）に伸びるパターンを有するマスクＭ２を形成する。
【００４８】
（ソース及びチャネル半導体部形成工程）
図３（ｃ）を参照して、ソース半導体部を形成する工程について説明する。マスクＭ２を用いて、ｎ+型ソース層７とＳｉＣ膜５及びＳｉＣ膜３とを選択的に深さＤ２に達するまでエッチングする。その結果、マスクＭ２で覆われたｎ+型ソース層７とＳｉＣ膜５の部分がエッチングされずに残り、ｎ+型ソース半導体部となる。また、マスクで覆われていない部分のＰ型埋込半導体部表面上のＳｉＣ膜３の厚さＴ４が、ＪＦＥＴの特性を大きく左右する（真性チャネル半導体部）。エッチングの深さＤ２は、例えば０．４μｍ程度であり、エッチングされたＳｉＣ膜３の厚さＴ４は、例えば０．１μｍ程度である。ソース半導体部を形成した後、マスクＭ２を除去する。所定の軸方向（図中ｘ軸方向）に伸びるパターンを有するマスクＭ３を形成する。
【００４９】
（ｐ+型半導体部形成工程）
図３（ｃ）を参照して、ｐ+型ゲート半導体部を形成する工程について説明する。マスクＭ３を用いて、ＳｉＣ膜５上に形成された領域５ａにドーパントＡ２を選択的にイオン注入してｐ+型ゲート半導体部６を形成する。図４（ａ）を参照すると、ｐ型埋込半導体部４に達するｐ+型ゲート半導体部６が半導体部５内に形成されている。ｐ+型半導体部を形成した後、マスクＭ３を除去する。
【００５０】
（熱酸化工程）
図４（ｂ）を参照して、縦型ＪＦＥＴ１ａを熱酸化する工程について説明する。縦型ＪＦＥＴ１ａに熱酸化処理を施す。熱酸化処理は、高温（例えば約１２００℃）でＳｉＣを酸化性雰囲気に晒すと、各半導体部中のシリコンが酸素と化学反応してシリコン酸化膜（ＳｉＯ2）が形成される。その結果、各半導体部の表面が酸化膜８により覆われる。
【００５１】
（開口部形成工程）
図４（ｃ）を参照して、ゲート電極を形成するための開口部を形成する工程について説明する。フォトレジストのマスクを用いて、酸化膜８を選択的にエッチングして開口部を形成する。開口部では、ｐ+型ゲート半導体部６及びｎ+型ソース半導体部７の表面部分が露出している。露出部分がそれぞれゲート電極及びソース電極への導通部分となる。開口部を形成した後、レジストマスクを除去する。
【００５２】
（電極形成工程）
図５（ａ）を参照して、電極を形成する工程について説明する。縦型ＪＦＥＴ１ａの表面に、例えばＮｉといった電極用の金属膜を堆積する。次に、所定の形状を有するフォトレジストのマスクを形成する。このマスクを用いて、電極用の金属膜を選択的にエッチングする。その結果、レジストパターンで覆われた電極用の金属膜の部分がエッチングされずに残り、ゲート電極６ａ及びソースオーミック電極７ａとなる。電極を形成した後、レジストマスクを除去する。
【００５３】
なお、開口部形成工程におけるフォトレジストパターンを除去せずに直接、フォトレジスト上も含めて電極材料用の金属膜を堆積し、その後、フォトレジストを除去すると同時にフォトレジスト上の金属膜を除去することも可能である。表面に電極を形成した後、表面全体をレジストで覆い、電極材料用の金属膜を表面全体に堆積して表面レジストを除去する。そして、高温（例えば、１０５０℃）のアルゴン等の不活性ガス雰囲気中で熱処理することによって、各電極（ソース、ドレイン、ゲート）と各半導体部との間にオーミック接続を形成する。
【００５４】
（絶縁膜形成工程）
図５（ｂ）を参照して、絶縁膜を形成する工程について説明する。縦型ＪＦＥＴ１ａの表面の全体に、ＣＶＤ（Chemical Vapor Deposition）等により、ＳｉＯ2，ＳｉＯＮといった絶縁膜９を形成する。
【００５５】
（開口部形成工程）
図５（ｃ）を参照して、ソース電極を形成するための開口部を形成する工程について説明する。フォトレジストのマスクを用いて、酸化膜８と絶縁膜９とを選択的にエッチングしてコンタクト孔９ａを形成する。開口部では、ソースオーミック電極７ａの表面部分が露出している。露出部分がソース電極への導通部分となる。コンタクト孔９ａは、ソースオーミック電極７ａに到達するように設けられている。コンタクト孔９ａを形成した後、レジストマスクを除去する。
【００５６】
（電極形成工程）
次に、図６を参照して、ソース電極を形成する工程について説明する。ソース半導体部７の表面に接触するようにソース電極７ｂを形成する。ソース電極７ｂは、図５（ｃ）に示したコンタクト孔９ａを通って、ソース半導体部７に接触している。配線金属膜の材料としては、低抵抗、微細加工の容易性、密着性の観点からアルミニウム（Ａｌ）やＡｌ合金が好適であるが、銅（Ｃｕ）、タングステン（Ｗ）であってもよく、これらに限定されない。
【００５７】
以上説明した工程により、第１の実施形態に示された縦型ＪＦＥＴ１ａが完成した。縦型ＪＦＥＴ１ａの構造では、ｐ型埋込半導体部４及びｎ型チャネル半導体部５をｎ型ドリフト半導体部３上に配置できる。故に、チップサイズを大きくすることなく、ｎ型ドリフト半導体部３の厚さにより所望のドレイン耐圧を得ることができる。したがって、ソースとドレイン間の耐圧を向上できる。また、ｎ型チャネル半導体部５の下だけでなく、ｐ型埋込半導体部４の下に位置するｎ型ドリフト半導体部３にもキャリアが流れる。したがって、耐圧を維持しつつオン抵抗を下げることができる。つまり、本構造は高耐圧ＪＦＥＴに好適である。
【００５８】
また、本実施形態では、ドレイン、ソース、ゲートの半導体部をＳｉＣにより形成した。ＳｉＣは、Ｓｉ（珪素）やＧａＡｓ（ガリウム砒素）といった半導体に比べて以下の点において優位である。すなわち、高融点且つバンドギャップ（禁制帯幅）が大きいので、素子の高温動作が容易になる。また、絶縁破壊電界が大きいので高耐圧かつ低損失が可能となる。更には、熱伝導率が高いので放熱が容易になるといった利点がある。
【００５９】
（第３の実施形態）
次に、図７を参照して、第１の実施形態の変形である第３の実施形態について説明する。第３の実施形態における縦型ＪＦＥＴに関して、第１の実施形態において説明した縦型ＪＦＥＴ１ａの構成と同様である各構成要素には、同一の符合を付した。以下、第１の実施形態とは異なるチャネル半導体部の構成について説明する。
【００６０】
図７は、第３の実施形態における縦型ＪＦＥＴ１ｂの断面図である。第３の実施形態と第１の実施形態とは、チャネル領域の構造が異なる。すなわち、第１の実施形態では、ｎ型チャネル半導体部５が第１の領域３ａ上でｎ+型ソース半導体部７と接触する構成とした。これに対して、第３の実施形態では、縦型ＪＦＥＴ１ｂはｎ型チャネル半導体部５とｎ+型ソース半導体部７との間にｎ-型半導体部１０を更に備えている。本構造によれば、ｎ型チャネル半導体部５はエッチングされないので、チャネル半導体部の厚さがエッチング工程によるばらつきの影響を受けない。したがって、縦型ＪＦＥＴ１ｂの電気的特性の個体差を小さくできる。
【００６１】
ｎ-型半導体部１０は、第１〜第３の領域３ａ，３ｂ，３ｃ及びｎ型チャネル半導体部５上に設けられている。半導体部１０の導電型はチャネル半導体部５の導電型と同一である。ｎ-型半導体部１０のドーパント濃度は、ｎ型チャネル半導体部５のドーパント濃度より低い。ｎ-型半導体部１０のドーパント濃度は、例えば、１×１０16／ｃｍ3程度である。好適な実施例では、ｎ-型半導体部１０は、ドーパントが添加されたＳｉＣ（炭化珪素）により形成されている。
なお、本実施の形態にて説明したｎ型半導体部とｎ-型半導体部とから成るチャネル構造は、第１の実施形態のみならず、後述の全ての実施形態（第４〜第１３の実施形態）に適用可能である。
【００６２】
（第４の実施形態）
次に、図８（ａ）〜図８（ｃ）を参照して、第２の実施形態の変形である第４の実施形態について説明する。第４の実施形態における縦型ＪＦＥＴの製造方法に関して、第２の実施形態において説明した縦型ＪＦＥＴ１ａの製造方法と同様である各構成要素には、同一の符合を付した。以下、第２の実施形態と異なるチャネル半導体膜形成工程、ｎ-型半導体膜形成工程、及びソース半導体部形成工程について説明する。
【００６３】
（チャネル半導体膜形成工程）
チャネル半導体膜形成工程は、ゲート半導体部形成工程に引き続いて行われる。図８（ａ）に示す様に、ｐ+型ゲート半導体部４の表面及びＳｉＣ膜３上にＳｉＣ膜５をエピタキシャル成長法により形成する。ＳｉＣ膜５の膜厚Ｔ６は、例えば、０．１μｍ程度である。ＳｉＣ膜５の導電型は、ｎ+型ドレイン半導体部２の導電型と同一である。また、ＳｉＣ膜５のドーパント濃度は、ｎ+型ドレイン半導体部２のドーパント濃度よりも低い。ＳｉＣ膜５のドーパント濃度は、例えば、１×１０17／ｃｍ3程度である。このＳｉＣ膜５からは、ｎ型チャネル半導体部が形成される。
【００６４】
（ｎ-型半導体膜形成工程）
図８（ｂ）に示す様に、ＳｉＣ膜５の表面にＳｉＣ膜１０をエピタキシャル成長法により形成する。ＳｉＣ膜１０の膜厚Ｔ７は、例えば、０．２μｍ程度である。ＳｉＣ膜１０の導電型は、ＳｉＣ膜５の導電型と同一である。ＳｉＣ膜１０のドーパント濃度は、ＳｉＣ膜５のドーパント濃度よりも低い。ＳｉＣ膜１０のドーパント濃度は、例えば、１×１０16／ｃｍ3程度である。このＳｉＣ膜１０からは、ｎ-型半導体部が形成される。
【００６５】
（ソース半導体膜形成工程）
引き続いて、図８（ｂ）を参照しながら、ソース半導体膜を形成する工程について説明する。ＳｉＣ膜１０の表面に、エピタキシャル成長法により、ｎ+型ソース層のためのＳｉＣ膜７を形成する。ＳｉＣ膜７の厚さは、例えば、０．２μｍ程度である。ＳｉＣ膜７の導電型は、ｎ+型ドレイン半導体部２の導電型と同一である。また、ＳｉＣ膜７のドーパント濃度は、ＳｉＣ膜１０のドーパント濃度よりも高く、例えば、１×１０19／ｃｍ3程度である。
【００６６】
（ソース半導体部形成工程）
図８（ｃ）を参照して、ソース半導体部を形成する工程について説明する。所定の領域を覆うパターンを有するマスクＭ４を形成する。マスクＭ４を用いて、ｎ+型ソース層７及びｎ-型半導体層１０を選択的にエッチングする。その結果、レジストパターンで覆われたｎ+型ソース層７及びｎ-型半導体層１０が部分的にエッチングされずに残り、ｎ+型ソース半導体部になる。エッチングの深さＤ３は、半導体層５に到達しないような深さである。ソース半導体部を形成した後、マスクＭ４を除去する。
【００６７】
以上、第２の実施形態と異なるチャネル半導体膜形成工程、ｎ-型半導体膜形成工程、及びソース半導体部形成工程について説明した。ソース半導体部形成工程に引き続いて、ｐ+型半導体部形成工程が行われる。他の工程に関しては、第２の実施形態と同様である。本実施形態における縦型ＪＦＥＴの製造方法によれば、ソース半導体部形成工程において、ＳｉＣ膜５がエッチングされることはない。故に、チャネル半導体部の厚さがエッチング工程によるばらつきの影響を受けない。したがって、トランジスタの電気的特性の個体差を小さくできる。
【００６８】
（第５の実施形態）
第５の実施形態における縦型ＪＦＥＴ１ｃについて説明する。図９は、縦型ＪＦＥＴ１ｃの斜視図である。図９に示す様に、縦型ＪＦＥＴ１ｃは、ｎ+型ドレイン半導体部２と、ｎ型ドリフト半導体部３と、ｐ+型ゲート拡散半導体部４１，４２，４３，４４，４５と、ｎ型チャネル半導体部５と、一括ソース電極７ａを表面に有するｎ+型ソース半導体部７とを有する。
【００６９】
ｐ+型ゲート拡散半導体部４１〜４５は、トランジスタの基本セルや半導体チップの外周部分に設けられる外部接続用のゲート配線の役割と、チャネル幅の制御を行うゲートとしての機能とを併せもつ。すなわち、ｐ+型ゲート拡散半導体部４１〜４５は、ｙ軸方向に所定の間隔を隔ててｎ型チャネル半導体部５の内部に埋め込まれるように形成されている。ｐ+型ゲート拡散半導体部４１〜４５の各々は、所定の軸方向（図９のｘ軸方向）に延びている。好適な実施例では、ｐ+型ゲート拡散半導体部４１〜４５は、ドーパントが添加されたＳｉＣ（炭化珪素）により形成されている。ゲート電極４ａは、後述の一括ソース電極７ａを囲むように設けられている。
【００７０】
ｎ+型ソース半導体部７は、ｎ型チャネル半導体部５上に設けられている。ソース半導体部７は、ドレイン半導体部２の導電型と同一導電型を有する。ｎ+型ソース半導体部７は、ｎ型チャネル半導体部５を介してｎ型ドリフト半導体部３と接続されている。また、ｎ+型ソース半導体部７の表面上には、一括ソース電極７ａが設けられている。一括ソース電極７ａは金属で形成されている。また、ｐ+型ゲート拡散半導体部４１とｎ+型ソース半導体部７とは、一括ソース電極７ａにより電気的に接続されている。
【００７１】
本実施の形態における縦型ＪＦＥＴ１ｃの構造によれば、ゲート配線が半導体内部に埋め込まれているので、表面でのゲート配線が不要となる。したがって、複数のトランジスタにより構成される半導体チップ全体で考えたとき、チップ表面の配線が簡素になる。また、チップの表面積を小さくできる。
【００７２】
（第６の実施形態）
次に、図１０を参照して、第１の実施形態の変形態様である第６の実施形態について説明する。第６の実施形態における縦型ＪＦＥＴに関して、第１の実施形態において説明した縦型ＪＦＥＴ１ａの構成と同様である各構成要素には、同一の符合を付した。以下、第１の実施形態との差異について説明する。
【００７３】
図１０は、第６の実施形態における縦型ＪＦＥＴ１ｄの断面図である。第６の実施形態と第１の実施形態とは、ゲート半導体部の構造が異なる。すなわち、第６の実施形態では、第２及び第３の領域３ｂ，３ｃ並びにｎ型チャネル半導体部５上にｐ+型ゲート半導体部１１が設けられている。
【００７４】
ゲート半導体部１１の導電型はチャネル半導体部５の導電型と逆導電型である。ゲート半導体部１１のｐ型ドーパント濃度は、チャネル半導体部５のｎ型ドーパント濃度より高いので、空乏層はチャネル半導体部に伸びる。ｐ+型ゲート半導体部１１のドーパント濃度は、例えば、１×１０18／ｃｍ3程度である。好適な実施例では、ｐ型ゲート半導体部１１は、ドーパントが添加されたＳｉＣにより形成されている。ｐ型ゲート半導体部の厚さは、例えば、０．３μｍ程度である。縦型ＪＦＥＴ１ｄは、ｐ型埋込半導体部４とｐ型ゲート半導体部１１との間にｎ型チャネル半導体部５を有するので、ｎ型チャネル半導体部５の両側からチャネルを制御できる。この構造によれば、ｎ型チャネル半導体部５の片側からチャネルを制御する場合に比べて、制御できるチャネルの幅が増す。これにより、ノーマリオフの実現が容易な構造となる。
【００７５】
（第７の実施形態）
次に、図１１（ａ）及び図１１（ｂ）を参照して、第２の実施形態の変形態様である第７の実施形態について説明する。第７の実施形態における縦型ＪＦＥＴの製造方法に関して、第２の実施形態において説明した縦型ＪＦＥＴ１ａの製造方法と同様である各構成要素には、同一の符合を付した。以下、第２の実施形態と異なるｐ+型ゲート半導体部形成工程について説明する。
【００７６】
（ｐ+型ゲート半導体部形成工程）
ｐ+型ゲート半導体部形成工程は、ｐ+型半導体部形成工程に引き続いて行われる。図１１（ａ）を参照して、ｐ+型ゲート半導体部を形成する工程について説明する。所定の形状を有するマスクＭ３を用いて、ＳｉＣ膜５上の領域５ａにドーパントＡ２を選択的にイオン注入して、所定の深さを有するｐ+型ゲート半導体部１１を形成する。ｐ+型ゲート半導体部１１の形成により形成されるチャネル層の厚さＤ４は、縦型ＪＦＥＴの閾値に応じて決定される。例えば、Ｄ４は０．２μｍ程度である。ゲート半導体部を形成した後、マスクＭ３を除去する。その結果、図１１（ｂ）に示すような縦型ＪＦＥＴとなる。以上、第２の実施形態と異なるｐ+型ゲート半導体部形成工程について説明した。ｐ+型ゲート半導体部形成工程に引き続いて、熱酸化工程が行われる。他の工程に関しては、第２の実施形態と同様であるが、これに限定されるものではない。
【００７７】
（第８の実施形態）
図１２を参照して、第６の実施形態の変形態様である第８の実施形態について説明する。第６の実施形態における縦型ＪＦＥＴに関して、第６の実施形態において説明した縦型ＪＦＥＴ１ｄの構成と同様である各構成要素には、同一の符合を付した。以下、第１の実施形態とは異なるゲート半導体部の構造について説明する。
【００７８】
図１２は、第８の実施形態における縦型ＪＦＥＴ１ｅの断面図である。第８の実施形態と第１の実施形態とは、ゲート半導体部の構造が異なる。すなわち、第８の実施形態では、縦型ＪＦＥＴ１ｅは、ｐ+型ゲート半導体部１２を備えている。ｎ型チャネル半導体部５とｐ+型ゲート半導体部１２とのｐｎ接合は、ヘテロ接合である。ｎ型チャネル半導体部５はＳｉＣにより形成されている。ｐ+型ゲート半導体部１２はポリシリコンにより形成されている。これにより、第６の実施形態に示したｐ+型ゲート半導体部１１を形成するためのＳｉＣのエピタキシャル成長工程が不要となり、縦型ＪＦＥＴ１ｅを容易に構成できる。
【００７９】
（第９の実施形態）
次に、図１３（ａ）及び図１３（ｂ）を参照して、第６の実施形態の変形態様である第９の実施形態について説明する。第６の実施形態における縦型ＪＦＥＴに関して、第６の実施形態において説明した縦型ＪＦＥＴ１ｆの構成と同様である各構成要素には、同一の符合を付した。以下、第６の実施形態との差異について説明する。
【００８０】
図１３（ａ）は、第９の実施形態における縦型ＪＦＥＴ１ｆの断面図である。第９の実施形態と第１の実施形態とは、ゲート半導体部の構造が異なる。すなわち、第９の実施形態では、ｐ+型ゲート半導体部４とｐ+型ゲート半導体部１１とは、チャネル領域を挟んでいる。縦型ＪＦＥＴ１ｆは、ｎ型チャネル半導体部５のチャネル領域内に設けられたｐ+型半導体部１３を更に備える。ｐ+型半導体部１３は、ｐ+型ゲート半導体部４の領域４ａ上に設けられている。ｐ+型半導体部１３は、ｎ型チャネル半導体部５を部分的に貫く様に設けられている。
【００８１】
図１３（ｂ）は、縦型ＪＦＥＴ１ｆのIII- III線における断面図である。図１３（ｂ）に示すように、ｐ+型半導体部１３は、ｘ軸方向に所定の間隔を隔ててｎ型チャネル半導体部５中に配列されている。ｐ+型半導体部１３のドーパント濃度は、ｎ型チャネル半導体部５のドーパント濃度より高い。このため、空乏層は、主にｎ型チャネル半導体部５内に伸びる。好適な実施例では、ｐ+型半導体部１３は、ドーパントが添加されたＳｉＣにより形成されている。縦型ＪＦＥＴ１ｆにおいては、ｐ+型ゲート半導体部４は、ｐ+型ゲート半導体部１１とｐ+型半導体部１３を介して電気的に接続されている。これにより、ｐ+型ゲート半導体部４とｐ+型ゲート半導体部１１とに同電位が印加されるので、チャネル層の厚さを増加できる。
【００８２】
（第１０の実施形態）
次に、図１４（ａ）及び図１４（ｂ）を参照して、第１の実施形態の変形態様である第１０の実施形態について説明する。第１０の実施形態における縦型ＪＦＥＴに関して、第１の実施形態において説明した縦型ＪＦＥＴ１ａの構成と同様である各構成要素には、同一の符合を付した。以下、第１の実施形態との差異について説明する。
【００８３】
図１４（ａ）は、第１０の実施形態における縦型ＪＦＥＴ１ｇの断面図である。第１０の実施形態と第１の実施形態とは、チャネル半導体部の構造が異なる。すなわち、第１０の実施形態では、チャネル半導体部はパルスドープ構造を有する。
【００８４】
図１４（ｂ）に示す様に、パルスドープ半導体部１４は、ｎ-型ＳｉＣ層１４１〜１４４とｎ+型ＳｉＣ層１４５〜１４７とが交互に積層されて構成されている。また、ｎ-型ＳｉＣ層１４１〜１４４のドーパント濃度は、ｎ+型ＳｉＣ層１４５〜１４７のドーパント濃度よりも低い。ｎ-型ＳｉＣ層１４１〜１４４のドーパント濃度は、例えば、１×１０16／ｃｍ3程度である。ｎ-型ＳｉＣ層１４１〜１４４の厚さＴ８は、例えば、１０ｎｍ前後である。ｎ+型ＳｉＣ層１４５〜１４７のドーパント濃度は、１×１０17／ｃｍ3〜１×１０18／ｃｍ3である。ｎ+型ＳｉＣ層１４５〜１４７の厚さＴ９は、例えば、１０ｎｍ前後である。この様な構造により、キャリアは、高濃度層よりもキャリア移動度が大きい低濃度層を移動するので、チャネル領域を流れる電流が増加する。その結果、オン抵抗を低減できる。
【００８５】
（第１１の実施形態）
次に、図１５を参照して、第１の実施形態の変形態様である第１１の実施形態について説明する。第１１の実施形態における縦型ＪＦＥＴに関して、第１の実施形態において説明した縦型ＪＦＥＴ１ａの構成と同様である各構成要素には、同一の符合を付した。以下、第１の実施形態と異なるドリフト半導体部の構造について説明する。
【００８６】
図１５は、第１１の実施形態における縦型ＪＦＥＴ１ｊの断面図である。第１１の実施形態は、第１の実施形態とドリフト半導体部の構造の点において異なる。すなわち、第１の実施形態では、ドリフト半導体部は、ｎ+型ドレイン半導体部２の導電型と同一の導電型の構成としたけれども、第１１の実施形態では、ドリフト半導体部は、導電型の異なる半導体領域から構成される超接合（ＳＪ：Super Junction）構造を有する。
【００８７】
図１５を参照すると、ドリフト半導体部は、ｎ+型ドレイン半導体部２の主面上に設けられている。ドリフト半導体部は、ｎ+型ドレイン半導体部２の主面に交差する基準面に沿って延びるｐ型半導体領域３１，３３及びｎ型半導体領域３２を有する。ｐ型半導体領域３１，３３は、ｎ型半導体領域３２を挟むように配列されている。ｐ型半導体領域とｎ型半導体領域との接合面は、ｐ+型ゲート半導体部４１，４２とｎ+型ドレイン半導体部２との間に位置する。
【００８８】
ｐ型半導体領域３１，３３は、ｐ+型ゲート半導体部４１，４２とｎ+型ドレイン半導体部２との間に位置し、ｐ+型ゲート半導体部４１，４２に沿って（図１５のｘ軸方向）延びている。
【００８９】
ｎ型半導体領域３２は、ｐ+型ゲート半導体部４１とｐ+型ゲート半導体部４２との間のｎ型チャネル半導体部５と、ｎ+型ドレイン半導体部２との間に位置し、ｐ+型ゲート半導体部４１，４２に沿う方向（図１５のｘ軸方向）に延びている。ｎ型半導体領域３２は、ドレイン半導体部２の導電型と同一の導電型を有する。
【００９０】
超接合構造は、図１６に示すように、第６の実施形態において説明した縦型ＪＦＥＴ１ｄのドリフト半導体部にも適用可能である。また、超接合構造は、図１７に示すように、第９の実施形態において説明した縦型ＪＦＥＴ１ｆのドリフト半導体部にも適用可能である。超接合構造は、その他の実施形態において説明した縦型ＪＦＥＴにも適用できる。
【００９１】
本実施形態における縦型ＪＦＥＴ１ｊによれば、ドリフト半導体部は、導電型の異なる複数の半導体領域により構成されている。この様な構造を有するドリフト半導体部は、高ドレイン電圧が印加されるときに、ドリフト半導体部の全体が十分に空乏化される。したがって、ドリフト半導体部における電界の最大値が低くなる。故に、ドリフト半導体部の厚さを薄くできる。このため、オン抵抗が小さくなる。
【００９２】
ｐ型半導体領域３１，３３とｎ型半導体領域３２のドーパント濃度は、ほぼ同一であることが好ましい。５００Ｖ耐圧を想定した場合における好適な実施例では、ｐ型半導体領域３１，３３及びｎ型半導体領域３２のドーパント濃度は、約２．７×１０17ｃｍ-3である。また、５００Ｖ耐圧を想定した場合における好適な実施例では、ｐ型半導体領域３１，３３及びｎ型半導体領域３２の幅（図中ｙ軸方向）は０．５μｍ程度である。これにより、空乏層は、ｐ型半導体領域の全体に延びると共にｎ型半導体領域の全体に延びる。このように空乏層は両半導体領域に延びるので、ドリフト半導体部において電界の集中が緩和される。
【００９３】
（第１２の実施形態）
ｎ型半導体領域及びｐ型半導体領域と、ゲート半導体部との位置関係は、これまでの実施形態に示された位置関係に限定されない。図１８（ａ）は、第１２の実施形態における各半導体領域とゲート半導体部との位置関係を示す模式図である。ｐ型半導体領域３１，３３及びｎ型半導体領域３２は、共に所定の軸方向（図中ｘ軸方向）に延びている。ｐ型半導体領域３１，３３は、ｎ型半導体領域３２を挟むように配列されている。ｐ型半導体領域とｎ型半導体領域との接合は、ｐ+型ゲート半導体部４１，４２の下に位置する。
【００９４】
これに対して、図１８（ｂ）は、第１２の実施形態における各半導体領域とゲート半導体部との位置関係を示す模式図である。ｐ型半導体領域３１，３３及びｎ型半導体領域３２，３４は、共に所定の軸方向（図中ｘ軸方向）に延びている。ｐ型半導体領域３１，３３は、ｎ型半導体領域３２，３４と交互に配列されている。ｐ型半導体領域とｎ型半導体領域との接合は、ｐ+型ゲート半導体部４１，４２の下だけでなく、各ゲート半導体部の間にも位置している。
【００９５】
図１８（ｃ）は、更に別の形態における各半導体領域とゲート半導体部との位置関係を示す平面模式図である。ｐ型半導体領域３１，３３及びｎ型半導体領域３２は、共に所定の軸方向（図中ｙ軸方向）に延びている。ｐ型半導体領域３１，３３は、ｎ型半導体領域３２を挟むように配列されている。ｎ型半導体領域は複数あってもよい。
【００９６】
なお、本発明に係る縦型ＪＦＥＴ及びその製造方法は、上記各実施形態に記載の態様に限定されるものではなく、他の条件等に応じて種々の変形態様をとることが可能である。例えば、上記各実施形態では、ドナー不純物を含むｎ型半導体によりチャネル領域を形成する例について説明したが、チャネル領域がｐ型半導体により形成されたＪＦＥＴにも本発明を適用可能である。但し、この場合には、電流方向や印加するゲート電圧の極性が逆になる。
【００９７】
（第１３の実施形態）
以下、超接合構造を有する縦型ＪＦＥＴの製造方法における、超接合構造を構成するｎ型半導体領域及びｐ型半導体領域の形成方法について説明する。
【００９８】
（ｎ型半導体層形成工程）
まず、ｎ+型ＳｉＣ半導体基板を準備する。基板のｎ型不純物濃度は、この基板がドレイン半導体部として利用できる程度に高濃度である。図１９（ａ）に示す様に、ｎ+型ドレイン半導体部２の表面にＳｉＣ膜３をエピタキシャル成長法により形成する。５００Ｖ耐圧を想定した場合における好適な実施例では、ＳｉＣ膜３の膜厚Ｔ１０は、２．０μｍ以上３．０μｍ以下である。ＳｉＣ膜３の導電型は、ドレイン半導体部２の導電型と同一である。また、ＳｉＣ膜３のドーパント濃度は、ｎ+型ドレイン半導体部２のドーパント濃度よりも低い。このＳｉＣ膜３からは、ｎ型半導体層３２，３４，３６が形成される。
【００９９】
（ｐ型半導体層形成工程）
図１９（ｂ）を参照して、ｐ型半導体層を形成する工程について説明する。所定のマスクＭを用いて、ｎ型半導体層３上に形成された領域３１ａ，３１ｃ，３１ｅ，３１ｇにドーパントＡ３を選択的にイオン注入して、所定の深さを有するｐ型半導体層３１１，３３１，３５１，３７１を形成する。ｐ型半導体層を形成した後、マスクＭを除去する。
【０１００】
（ドリフト半導体部形成工程）
図１９（ｃ）を参照して、所望の厚さのドリフト半導体部を形成する工程について説明する。すなわち、ｎ型半導体層形成工程とｐ型半導体層形成工程とを交互に繰り返して、ｎ+型ドレイン半導体部２上に超接合構造を有するドリフト半導体部を形成する。その結果、所定の厚さ（図中ｚ軸方向）を有する半導体層３が形成される。以上、ｎ型半導体領域及びｐ型半導体領域を有するドリフト半導体部の形成方法について説明した。他の工程に関しては、第２、第４、第７の実施形態と同様であるが、これに限定されるものではない。
【０１０１】
【発明の効果】
本発明によれば、高ドレイン耐圧を維持しつつ低損失な縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法を提供できる。
【図面の簡単な説明】
【図１】第１実施形態における縦型ＪＦＥＴの断面図である。
【図２】図２（ａ）は、ドレイン半導体膜形成工程における断面図である。図２（ｂ）は、ドリフト半導体膜形成工程における断面図である。図２（ｃ）は、ゲート半導体部形成工程における断面図である。
【図３】図３（ａ）は、チャネル半導体膜形成工程における断面図である。図３（ｂ）は、ソース半導体膜形成工程における断面図である。図３（ｃ）は、ソース半導体部形成工程における断面図である。
【図４】図４（ａ）は、ｐ+型ゲート半導体部形成工程における断面図である。図４（ｂ）は、熱酸化工程における断面図である。図４（ｃ）は、開口部形成工程における断面図である。
【図５】図５（ａ）は、ゲート電極形成工程における断面図である。図５（ｂ）は、絶縁膜形成工程における断面図である。図５（ｃ）は、開口部形成工程における断面図である。
【図６】ソース電極形成工程における断面図である。
【図７】第３実施形態における縦型ＪＦＥＴの断面図である。
【図８】図８（ａ）は、チャネル半導体膜形成工程における断面図である。図８（ｂ）は、ｎ-型半導体膜形成工程における断面図である。図８（ｃ）は、ソース半導体部形成工程における断面図である。
【図９】第５の実施形態における縦型ＪＦＥＴの斜視図である。
【図１０】第６の実施形態における縦型ＪＦＥＴの断面図である。
【図１１】図１１（ａ）は、ｐ+型ゲート半導体部形成工程における断面図である。図１１（ｂ）は、ｐ+型ゲート半導体部形成後における断面図である。
【図１２】第８の実施形態における縦型ＪＦＥＴの断面図である。
【図１３】図１３（ａ）は、第９の実施形態における縦型ＪＦＥＴの断面図である。図１３（ｂ）は、第９の実施形態における縦型ＪＦＥＴのIII-III線における断面図である。
【図１４】図１４（ａ）は、第１０の実施形態における縦型ＪＦＥＴの断面図である。図１４（ｂ）は、第１０の実施形態における縦型ＪＦＥＴのパルスドープ半導体部の断面図である。
【図１５】第１１の実施形態における縦型ＪＦＥＴの断面図である。
【図１６】超接合構造を有する別の形態を示す縦型ＪＦＥＴの断面図である。
【図１７】超接合構造を有する更に別の形態を示す縦型ＪＦＥＴの断面図である。
【図１８】図１８（ａ）は、第１２の実施形態における縦型ＪＦＥＴの半導体領域とゲート半導体部との位置関係を示す模式図である。図１８（ｂ）は、第１２の実施形態における縦型ＪＦＥＴを示す模式図である。図１８（ｃ）は、更に別の形態における縦型ＪＦＥＴを示す模式図である。
【図１９】図１９（ａ）は、ドリフト領域形成工程における縦型ＪＦＥＴの斜視図である。図１９（ｂ）は、ｐ+型半導体領域形成工程における縦型ＪＦＥＴの斜視図である。図１９（ｃ）は、ソース領域形成工程における縦型ＪＦＥＴの斜視図である。
【符号の説明】
１…縦型ＪＦＥＴ、２…ｎ+型ドレイン半導体部、２ａ…ドレイン電極、３…ｎ型ドリフト半導体部、４…ｐ+型ゲート半導体部、５…ｎ型チャネル半導体部、６…ｐ+型半導体部、６ａ…ゲート電極、７…ｎ+型ソース半導体部、７ａ…ソース電極
Claims (15)
- ドレイン半導体部と、
前記ドレイン半導体部の主面上に設けられ、この主面と垂直な方向に延びる第１、第２、第３及び第４の領域を有すると共に前記第４、第１、第２、第３の領域がこの順に隣接して配置されたドリフト半導体部と、
前記ドリフト半導体部の導電型と逆導電型を有し、前記ドリフト半導体部の第１、第２及び第４の領域上に設けられた埋込半導体部と、
前記第１及び第２の領域上の埋込半導体部上に沿って設けられ、前記埋込半導体部の導電型と異なる導電型を有し、前記ドリフト半導体部の第３の領域に電気的に接続されたチャネル半導体部と、
前記ドリフト半導体部の第１の領域上の前記チャネル半導体部上に設けられたソース半導体部と、
前記埋込半導体部と同一の導電型を有し、前記埋込半導体部と電気的に接続され、前記ドリフト半導体部の第４の領域上に設けられた第１のゲート半導体部と、
前記ドリフト半導体部の第４の領域上に前記第１のゲート半導体部と電気的に接続された第１のゲート電極と、
前記ドリフト半導体部の第１の領域上のソース半導体部と電気的に接続され、前記第１のゲート電極上に前記第１のゲート電極と電気的に絶縁され、前記ドリフト半導体部の第１、第２、第３及び第４の領域上に設けられたソース電極と
を備え、
前記ドリフト半導体部の第２の領域上に設けられた前記チャネル半導体部の厚さは、前記ドリフト半導体部の第１の領域上に設けられた前記埋込半導体部と前記ソース半導体部との間隔よりも小さく、
前記ドレイン半導体部の導電型は前記ドリフト半導体部の導電型と同一である縦型接合型電界効果トランジスタ。 - ドレイン半導体部と、
前記ドレイン半導体部の主面上に設けられ、この主面と垂直な方向に延びる第１、第２、第３及び第４の領域を有すると共に前記第４、第１、第２、第３の領域がこの順に隣接して配置されたドリフト半導体部と、
前記ドリフト半導体部の導電型と逆導電型を有し、前記ドリフト半導体部の第１、第２及び第４の領域上に設けられた埋込半導体部と、
前記第１及び第２の領域上の埋込半導体部上に沿って設けられ、前記埋込半導体部の導電型と異なる導電型を有し、前記ドリフト半導体部の第３の領域に電気的に接続されたチャネル半導体部と、
前記ドリフト半導体部の第１の領域上の前記チャネル半導体部上に設けられたソース半導体部と、
前記埋込半導体部と同一の導電型を有し、前記埋込半導体部と電気的に接続され、前記ドリフト半導体部の第４の領域上に設けられた第１のゲート半導体部と、
前記ドリフト半導体部の第４の領域上に前記第１のゲート半導体部と電気的に接続された第１のゲート電極と、
前記ドリフト半導体部の第１の領域上のソース半導体部と電気的に接続され、前記第１のゲート電極上に前記第１のゲート電極と電気的に絶縁され、前記ドリフト半導体部の第１、第２、第３及び第４の領域上に設けられたソース電極と
を備え、
前記ドレイン半導体部の導電型は前記ドリフト半導体部の導電型と同一であり、
前記チャネル半導体部は、低濃度層と高濃度層とが交互に積層されている構造を有する、縦型接合型電界効果トランジスタ。 - 前記ドレイン半導体部の導電型と逆導電型を有し、前記ドリフト半導体部の第２の領域あるいは第２及び第３の領域上に設けられた第２のゲート半導体部を更に備え、
前記埋込半導体部と前記第２のゲート半導体部との間には、前記チャネル半導体部が設けられ、
前記ドリフト半導体部の第２の領域あるいは第２及び第３の領域上に、前記第２のゲート半導体部と電気的に接続され、ソース電極の下に前記ソース電極と電気的に絶縁された第２のゲート電極が設けられた、請求項１または請求項２に記載の縦型接合型電界効果トランジスタ。 - ドレイン半導体部と、
前記ドレイン半導体部の主面上に設けられ、この主面と垂直な方向に延びる第１、第２、第３及び第４の領域を有すると共に前記第４、第１、第２、第３の領域がこの順に隣接して配置されたドリフト半導体部と、
前記ドリフト半導体部の導電型と逆導電型を有し、前記ドリフト半導体部の第１、第２及び第４の領域上に設けられた埋込半導体部と、
前記第１及び第２の領域の埋込半導体部上に沿って設けられ、前記埋込半導体部の導電型と異なる導電型を有し、前記ドリフト半導体部の第３の領域に電気的に接続されたチャネル半導体部と、
前記ドリフト半導体部の第１の領域上の前記チャネル半導体部上に設けられたソース半導体部と、
前記埋込半導体部と同一の導電型を有し、前記埋込半導体部と電気的に接続され、前記ドリフト半導体部の第４の領域上に設けられた第１のゲート半導体部と、
前記ドリフト半導体部の第１の領域上のソース半導体部と電気的に接続され、前記ドリフト半導体部の第１、第２、第３及び第４の領域上に設けられたソース電極と、
前記ドレイン半導体部の導電型と逆導電型を有し、前記ドリフト半導体部の第２の領域あるいは第２及び第３の領域上に設けられた第２のゲート半導体部とを備え、
前記ドレイン半導体部の導電型は前記ドリフト半導体部の導電型と同一であり、
前記埋込半導体部と前記第２のゲート半導体部との間には、前記チャネル半導体部が設けられ、
前記ドリフト半導体部の第２の領域あるいは第２及び第３の領域上に、前記第２のゲート半導体部と電気的に接続され、ソース電極の下に前記ソース電極と電気的に絶縁された第２のゲート電極が設けられ、
前記第１のゲート半導体部と前記ソース半導体部とが前記ソース電極により電気的に接続され、
前記ドリフト半導体部の第２の領域上に設けられた前記チャネル半導体部の厚さは、前記ドリフト半導体部の第１の領域上に設けられた前記埋込半導体部と前記ソース半導体部との間隔よりも小さい、縦型接合型電界効果トランジスタ。 - ドレイン半導体部と、
前記ドレイン半導体部の主面上に設けられ、この主面と垂直な方向に延びる第１、第２、第３及び第４の領域を有すると共に前記第４、第１、第２、第３の領域がこの順に隣接して配置されたドリフト半導体部と、
前記ドリフト半導体部の導電型と逆導電型を有し、前記ドリフト半導体部の第１、第２及び第４の領域上に設けられた埋込半導体部と、
前記第１及び第２の領域の埋込半導体部上に沿って設けられ、前記埋込半導体部の導電型と異なる導電型を有し、前記ドリフト半導体部の第３の領域に電気的に接続されたチャネル半導体部と、
前記ドリフト半導体部の第１の領域上の前記チャネル半導体部上に設けられたソース半導体部と、
前記埋込半導体部と同一の導電型を有し、前記埋込半導体部と電気的に接続され、前記ド リフト半導体部の第４の領域上に設けられた第１のゲート半導体部と、
前記ドリフト半導体部の第１の領域上のソース半導体部と電気的に接続され、前記ドリフト半導体部の第１、第２、第３及び第４の領域上に設けられたソース電極と、
前記ドレイン半導体部の導電型と逆導電型を有し、前記ドリフト半導体部の第２の領域あるいは第２及び第３の領域上に設けられた第２のゲート半導体部とを備え、
前記ドレイン半導体部の導電型は前記ドリフト半導体部の導電型と同一であり、
前記埋込半導体部と前記第２のゲート半導体部との間には、前記チャネル半導体部が設けられ、
前記ドリフト半導体部の第２の領域あるいは第２及び第３の領域上に、前記第２のゲート半導体部と電気的に接続され、ソース電極の下に前記ソース電極と電気的に絶縁された第２のゲート電極が設けられ、
前記第１のゲート半導体部と前記ソース半導体部とが前記ソース電極により電気的に接続され、
前記チャネル半導体部は、低濃度層と高濃度層とが交互に積層されている構造を有する、縦型接合型電界効果トランジスタ。 - ドレイン半導体部と、
前記ドレイン半導体部の主面上に設けられ、この主面と垂直な方向に延びる第１、第２、及び第３の領域を有すると共に前記第１、第２、第３の領域がこの順に隣接して配置されたドリフト半導体部と、
前記ドリフト半導体部の導電型と逆導電型を有し、前記ドリフト半導体部の第１及び第２の領域上に設けられた埋込半導体部と、
前記第１及び第２の領域の埋込半導体部上に沿って設けられ、前記埋込半導体部の導電型と異なる導電型を有し、前記ドリフト半導体部の第３の領域に電気的に接続されたチャネル半導体部と、
前記ドリフト半導体部の第１の領域上の前記チャネル半導体部上に設けられたソース半導体部と、
前記ドレイン半導体部の導電型と逆導電型を有し、前記ドリフト半導体部の第２の領域あるいは第２及び第３の領域上に設けられた第２のゲート半導体部とを備え、
前記ドリフト半導体部の第２の領域あるいは第２及び第３の領域上に、前記第２のゲート半導体部と電気的に接続され、ソース電極の下に前記ソース電極と電気的に絶縁された第２のゲート電極と、
前記ドリフト半導体部の第１の領域上のソース半導体部と電気的に接続され、第２のゲート電極上に前記第２のゲート電極と電気的に絶縁され、前記ドリフト半導体部の第１、第２、及び第３の領域上に設けられたソース電極とが設けられ、
前記埋込半導体部と同一導電型を有し、前記第２のゲート半導体部と前記埋込半導体部とを電気的に接続するように前記チャネル半導体部を貫通し、前記ドリフト半導体部の第２の領域上に点在する接続半導体部が設けられ、
前記ドリフト半導体部の第２の領域上に設けられた前記チャネル半導体部の厚さは、前記ドリフト半導体部の第１の領域上に設けられた前記埋込半導体部と前記ソース半導体部との間隔よりも小さく、
前記ドレイン半導体部の導電型は前記ドリフト半導体部の導電型と同一である縦型接合型電界効果トランジスタ。 - ドレイン半導体部と、
前記ドレイン半導体部の主面上に設けられ、この主面と垂直な方向に延びる第１、第２、及び第３の領域を有すると共に前記第１、第２、第３の領域がこの順に隣接して配置されたドリフト半導体部と、
前記ドリフト半導体部の導電型と逆導電型を有し、前記ドリフト半導体部の第１及び第２の領域上に設けられた埋込半導体部と、
前記第１及び第２の領域の埋込半導体部上に沿って設けられ、前記埋込半導体部の導電型と異なる導電型を有し、前記ドリフト半導体部の第３の領域に電気的に接続されたチャネル半導体部と、
前記ドリフト半導体部の第１の領域上の前記チャネル半導体部上に設けられたソース半導体部と、
前記ドレイン半導体部の導電型と逆導電型を有し、前記ドリフト半導体部の第２の領域あるいは第２及び第３の領域上に設けられた第２のゲート半導体部とを備え、
前記ドリフト半導体部の第２の領域あるいは第２及び第３の領域上に、前記第２のゲート半導体部と電気的に接続され、ソース電極の下に前記ソース電極と電気的に絶縁された第２のゲート電極と、
前記ドリフト半導体部の第１の領域上のソース半導体部と電気的に接続され、第２のゲート電極上に前記第２のゲート電極と電気的に絶縁され、前記ドリフト半導体部の第１、第２、及び第３の領域上に設けられたソース電極とが設けられ、
前記埋込半導体部と同一導電型を有し、前記第２のゲート半導体部と前記埋込半導体部とを電気的に接続するように前記チャネル半導体部を貫通し、前記ドリフト半導体部の第２の領域上に点在する接続半導体部が設けられ、
前記ドレイン半導体部の導電型は前記ドリフト半導体部の導電型と同一であり、
前記チャネル半導体部は、低濃度層と高濃度層とが交互に積層されている構造を有する、縦型接合型電界効果トランジスタ。 - 前記チャネル半導体部は、低濃度層と高濃度層とが交互に積層されている構造を有する、請求項１、請求項４及び請求項６の何れか一項に記載の縦型接合型電界効果トランジスタ。
- 前記ドリフト半導体部の第１の領域上の前記チャネル半導体部上に設けられ、前記ソース半導体部の導電型と同一導電型を有する第１の半導体部を更に備え、
前記第１の半導体部の不純物濃度は、前記チャネル半導体部の不純物濃度より低い、請求項１〜８の何れか一項に記載の縦型接合型電界効果トランジスタ。 - 複数のトランジスタにより構成される基本セル又はチップの外周部分に、前記第１及び第２のゲート電極の少なくとも一方がゲート電極として設けられた、請求項１〜９の何れか一項に記載の縦型接合型電界効果トランジスタ。
- 前記第２のゲート半導体部と前記チャネル半導体部とは、ヘテロ接合を構成するように設けられている、請求項３〜１０の何れか一項に記載の縦型接合型電界効果トランジスタ。
- 前記ドリフト半導体部の第２の領域上に設けられた前記チャネル半導体部の厚さは、当該縦型接合型電界効果トランジスタがノーマリオフ特性を示すように決定されている、請求項１〜１１の何れか一項に記載の縦型接合型電界効果トランジスタ。
- 前記ドリフト半導体部は、前記ドレイン半導体部の主面と垂直な基準面に沿って延び前記ドレイン半導体部の導電型と同一の導電型を有し、前記ドリフト半導体部の第３の領域から前記チャネル半導体部に電気的に接続される導電半導体領域と、
前記導電半導体領域に隣接して設けられ前記ドレイン半導体部の導電型と逆導電型を有し、前記埋込半導体部に電気的に接続される非導電半導体領域とを有し、
前記導電半導体領域と前記非導電半導体領域とが、前記ドリフト半導体部の第１から第４の領域が並ぶ方向と同一の方向に形成されている、請求項１〜１２の何れか一項に記載の縦型接合型電界効果トランジスタ。 - 前記ドリフト半導体部は、前記ドレイン半導体部の主面と垂直な基準面に沿って延び前記ドレイン半導体部の導電型と同一の導電型を有し、前記ドリフト半導体部の第３の領域から前記チャネル半導体部に電気的に接続される導電半導体領域と、
前記導電半導体領域に隣接して設けられ前記ドレイン半導体部の導電型と逆導電型を有し、前記埋込半導体部に電気的に接続される非導電半導体領域とを有し、
前記導電半導体領域と前記非導電半導体領域とが、前記ドリフト半導体部の第１から第４の領域が並ぶ方向と交差する方向に形成されている、請求項１〜１２の何れか一項に記載の縦型接合型電界効果トランジスタ。 - 前記ドレイン半導体部、前記ドリフト半導体部、前記第１のゲート半導体部、前記チャネル半導体部は、ワイドギャップ半導体材料であるＳｉＣ又はＧａＮにより形成される、請求項１〜１４の何れか一項に記載の縦型接合型電界効果トランジスタ。
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