JP2002520857A - 炭化ケイ素水平チャネルの緩衝ゲート用半導体ディバイス - Google Patents
炭化ケイ素水平チャネルの緩衝ゲート用半導体ディバイスInfo
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
ゲートにバイアスが印加されないときに、「ピンチオフ」のゲート領域を創出するために、半導体のゲート層及び埋込みのベース領域を利用することによって、ゲートの絶縁体がなくて済む炭化ケイ素チャネルの半導体ディバイスを提供する。本発明の特定の実施の形態においては、これらの半導体ディバイスは、第１の伝導形の、第１の面と中にチャネル領域とを有する炭化ケイ素のドリフト層を備えている。チャネル領域を規定するために、炭化ケイ素のドリフト層内に、第２の伝導形の半導体材料の埋込みベース領域が提供される。炭化ケイ素のドリフト層のチャネル領域に隣接した、炭化ケイ素のドリフト層の第１の面上に、第２の伝導形の半導体材料のゲート層が形成される。ゲート接点も、ゲート層上に形成することができる。トランジスタ及びサイリスタの両方を提供することができる。
Description
【０００１】 ［発明の技術分野］ 本発明は半導体ディバイスに関し、さらに特定すると、炭化ケイ素内に形成さ
れた半導体ディバイスに関する。本発明は、特に、炭化ケイ素内に形成されたパ
ワーディバイスに関する。
れた半導体ディバイスに関する。本発明は、特に、炭化ケイ素内に形成されたパ
ワーディバイスに関する。
【０００２】 ［発明の背景］ 炭化ケイ素の物理的な特性のために、炭化ケイ素は、高温で高電力の用途に使
用するために適当な半導体材料と考えられてきた。その結果、炭化ケイ素の種々
の半導体ディバイスが、炭化ケイ素の有望な特性を利用する試みの中で開発され
てきた。これらのディバイスには、金属酸化膜半導体電界効果トランジスタ（Ｍ
ＯＳＦＥＴ）、接合型電界効果トランジスタ（ＪＦＥＴ）及びＡＣＣＵＦＥＴが
含まれる。
用するために適当な半導体材料と考えられてきた。その結果、炭化ケイ素の種々
の半導体ディバイスが、炭化ケイ素の有望な特性を利用する試みの中で開発され
てきた。これらのディバイスには、金属酸化膜半導体電界効果トランジスタ（Ｍ
ＯＳＦＥＴ）、接合型電界効果トランジスタ（ＪＦＥＴ）及びＡＣＣＵＦＥＴが
含まれる。
【０００３】 パワーＭＯＳＦＥＴでは、ゲート電極は、適当なゲートバイアスが加えられる
と、ターンオン及びターンオフ制御を行う。例えば、ｎ形エンハンスメントＭＯ
ＳＦＥＴ内のターンオンは、正のゲートバイアスの印加に応答して、伝導性のｎ
形反転層がｐ形チャネル領域に形成されるときに発生する。この反転層は、ｎ形
のソースとドレインとを電気的に接続し、多数キャリアがソースとドレインとの
間を導通できるようにする。
と、ターンオン及びターンオフ制御を行う。例えば、ｎ形エンハンスメントＭＯ
ＳＦＥＴ内のターンオンは、正のゲートバイアスの印加に応答して、伝導性のｎ
形反転層がｐ形チャネル領域に形成されるときに発生する。この反転層は、ｎ形
のソースとドレインとを電気的に接続し、多数キャリアがソースとドレインとの
間を導通できるようにする。
【０００４】 パワーＭＯＳＦＥＴのゲート電極は、一般に二酸化シリコンの介在する絶縁層
によって、導電チャネル領域から分離されている。ゲートがチャネル領域から絶
縁されているので、ＭＯＳＦＥＴを導電状態に維持するために、又はＭＯＳＦＥ
Ｔをオン状態からオフ状態に若しくは逆の方向に切り換えるために、ゲート電流
はほとんど必要としない。ゲート電極はＭＯＳＦＥＴのチャネル領域とコンデン
サを形成するので、ゲート電流はスイッチングしている間は小さい。このため、
スイッチングの間は、充電及び放電電流（「変位電流（displacement current）
」）しか必要としない。絶縁されたゲート電極に関しては入力インピーダンスが
高いので、ごく僅かな電流しかゲートに要しないため、ゲート駆動回路を容易に
実現することができる。
によって、導電チャネル領域から分離されている。ゲートがチャネル領域から絶
縁されているので、ＭＯＳＦＥＴを導電状態に維持するために、又はＭＯＳＦＥ
Ｔをオン状態からオフ状態に若しくは逆の方向に切り換えるために、ゲート電流
はほとんど必要としない。ゲート電極はＭＯＳＦＥＴのチャネル領域とコンデン
サを形成するので、ゲート電流はスイッチングしている間は小さい。このため、
スイッチングの間は、充電及び放電電流（「変位電流（displacement current）
」）しか必要としない。絶縁されたゲート電極に関しては入力インピーダンスが
高いので、ごく僅かな電流しかゲートに要しないため、ゲート駆動回路を容易に
実現することができる。
【０００５】 さらに、ＭＯＳＦＥＴ内の電流の伝導は多数キャリアの移動のみによって起こ
るため、過剰な少数キャリアの再結合に関する遅延は存在しない。これにより、
パワーＭＯＳＦＥＴのスイッチング速度は、バイポーラトランジスタやサイリス
タのスイッチング速度よりも数桁高い大きさにすることができる。バイポーラト
ランジスタやサイリスタと違って、パワーＭＯＳＦＥＴは、スイッチング過渡現
象の間に「二次降伏（second breakdown）」として周知の破壊的な故障メカニズ
ムに合うことなく、比較的長い継続時間にわたって高い電流密度及び高電圧の印
加を同時に耐えるように設計することができる。パワーＭＯＳＦＥＴの順方向の
電圧降下は温度が増加するにつれて大きくなるので、パワーＭＯＳＦＥＴを容易
に並列にすることもでき、これにより、並列に接続されたディバイス内の電流分
布を等分にすることができる。このことは、バイポーラ接合型のトランジスタ又
はサイリスタなどの、バイポーラ伝導を頼りにしているディバイスとは対照的で
ある。バイポーラ伝導では、オン状態の電圧降下は動作温度に逆比例する。
るため、過剰な少数キャリアの再結合に関する遅延は存在しない。これにより、
パワーＭＯＳＦＥＴのスイッチング速度は、バイポーラトランジスタやサイリス
タのスイッチング速度よりも数桁高い大きさにすることができる。バイポーラト
ランジスタやサイリスタと違って、パワーＭＯＳＦＥＴは、スイッチング過渡現
象の間に「二次降伏（second breakdown）」として周知の破壊的な故障メカニズ
ムに合うことなく、比較的長い継続時間にわたって高い電流密度及び高電圧の印
加を同時に耐えるように設計することができる。パワーＭＯＳＦＥＴの順方向の
電圧降下は温度が増加するにつれて大きくなるので、パワーＭＯＳＦＥＴを容易
に並列にすることもでき、これにより、並列に接続されたディバイス内の電流分
布を等分にすることができる。このことは、バイポーラ接合型のトランジスタ又
はサイリスタなどの、バイポーラ伝導を頼りにしているディバイスとは対照的で
ある。バイポーラ伝導では、オン状態の電圧降下は動作温度に逆比例する。
【０００６】 しかしながら、パワーＭＯＳＦＥＴの前述した有益な特性は、少数キャリアの
注入がないことから生ずる、高電圧のディバイスに対するＭＯＳＦＥＴのドリフ
ト領域のオン時の抵抗が比較的高いことによって、一般に、相殺されてしまう。
その結果、市販のシリコンＭＯＳＦＥＴの順方向の動作電流密度は、一般に、同
一のオン状態の電圧降下に対するバイポーラトランジスタについての、１００〜
１２０A/cm2と比較すると、６００ボルトのディバイスでは、一般に４０〜５０A
/ cm2の範囲の、比較的低い値に制限されてしまう。
注入がないことから生ずる、高電圧のディバイスに対するＭＯＳＦＥＴのドリフ
ト領域のオン時の抵抗が比較的高いことによって、一般に、相殺されてしまう。
その結果、市販のシリコンＭＯＳＦＥＴの順方向の動作電流密度は、一般に、同
一のオン状態の電圧降下に対するバイポーラトランジスタについての、１００〜
１２０A/cm2と比較すると、６００ボルトのディバイスでは、一般に４０〜５０A
/ cm2の範囲の、比較的低い値に制限されてしまう。
【０００７】 炭化ケイ素のＭＯＳＦＥＴについてのさらなる制約は、反転層を利用するＭＯ
ＳＦＥＴの結果としても発生する。反転層を使用する結果として、炭化ケイ素の
モビリティが低いことは、チャネルの抵抗率を高くする結果を生じる。従って、
炭化ケイ素の好ましい特性の利点は、反転層を使用すること及び炭化ケイ素のモ
ビリティが低いことの結果として生ずる、ＭＯＳＦＥＴディバイスの制約によっ
て見劣りさせられてしまう。
ＳＦＥＴの結果としても発生する。反転層を使用する結果として、炭化ケイ素の
モビリティが低いことは、チャネルの抵抗率を高くする結果を生じる。従って、
炭化ケイ素の好ましい特性の利点は、反転層を使用すること及び炭化ケイ素のモ
ビリティが低いことの結果として生ずる、ＭＯＳＦＥＴディバイスの制約によっ
て見劣りさせられてしまう。
【０００８】 ＡＣＣＵＦＥＴは、少なくともある程度、ＭＯＳＦＥＴの前記制約を克服する
ために開発された。ＡＣＣＵＦＥＴは、ゲートの酸化物をベースから保護するた
めに、分離された埋込みベース層を使用する。ＡＣＣＵＦＥＴは、ＭＯＳＦＥＴ
におけるような反転層ではなく、蓄積層に依存しており、このため、炭化ケイ素
内のＭＯＳＦＥＴよりもはるかに高いチャネルのモビリティを有している。ＡＣ
ＣＵＦＥＴは、Shenoy氏らの、「The Planar 6H-SiC ACCUFET: A New High-Volt
age Power MOSFET Structure」、IEEE Electron Device Letters、第１８巻、Ｎ
ｏ．１２、１９９７年１２月、の中でさらに説明されている。
ために開発された。ＡＣＣＵＦＥＴは、ゲートの酸化物をベースから保護するた
めに、分離された埋込みベース層を使用する。ＡＣＣＵＦＥＴは、ＭＯＳＦＥＴ
におけるような反転層ではなく、蓄積層に依存しており、このため、炭化ケイ素
内のＭＯＳＦＥＴよりもはるかに高いチャネルのモビリティを有している。ＡＣ
ＣＵＦＥＴは、Shenoy氏らの、「The Planar 6H-SiC ACCUFET: A New High-Volt
age Power MOSFET Structure」、IEEE Electron Device Letters、第１８巻、Ｎ
ｏ．１２、１９９７年１２月、の中でさらに説明されている。
【０００９】 さらに、高い動作温度では、ゲート酸化物内のファウラー−ノルドハイム（Ｆ
−Ｎ）電流によるゲート酸化物の劣化のために、ＭＯＳＦＥＴ又はＡＣＣＵＦＥ
Ｔの理論的な限界を達成することができない。該酸化物内へのファウラー−ノル
ドハイムの注入は、ＭＯＳＦＥＴの酸化物に損傷を与えることになり、最終的に
は、結果としてゲート酸化物の絶縁破壊（breakdown）を引き起こして、ディバ
イスの故障を発生させてしまう。この絶縁破壊は、酸化物に、例えば、ＵＭＯＳ
ＦＥＴのゲートのトレンチ内の酸化物のコーナに集まっているフィールド領域を
有するＭＯＳＦＥＴの構造によってさらに悪化されることがある。Agarwal氏ら
の「Temperature Dependence of Fowler-Nordheim Current in 6H- and 4H-SiC
MOS Capacitors」、IEEE Electron Device Letters、第１８巻、Ｎｏ．１２、１
９９７年１２月を参照のこと。
−Ｎ）電流によるゲート酸化物の劣化のために、ＭＯＳＦＥＴ又はＡＣＣＵＦＥ
Ｔの理論的な限界を達成することができない。該酸化物内へのファウラー−ノル
ドハイムの注入は、ＭＯＳＦＥＴの酸化物に損傷を与えることになり、最終的に
は、結果としてゲート酸化物の絶縁破壊（breakdown）を引き起こして、ディバ
イスの故障を発生させてしまう。この絶縁破壊は、酸化物に、例えば、ＵＭＯＳ
ＦＥＴのゲートのトレンチ内の酸化物のコーナに集まっているフィールド領域を
有するＭＯＳＦＥＴの構造によってさらに悪化されることがある。Agarwal氏ら
の「Temperature Dependence of Fowler-Nordheim Current in 6H- and 4H-SiC
MOS Capacitors」、IEEE Electron Device Letters、第１８巻、Ｎｏ．１２、１
９９７年１２月を参照のこと。
【００１０】 ゲート酸化物へのＦ−Ｎ注入、すなわち「ホットエレクトロン」注入は、炭化
ケイ素のバンドギャップが広いため、炭化ケイ素で形成される半導体素子ではさ
らに問題となる。これは、前記ゲート酸化物への反転層又は蓄積層のキャリアの
注入は、炭化ケイ素の伝導帯のエッジと該ゲート酸化物の伝導帯のエッジとの間
のバリア高さの関数であることによる。このため、バンドギャップが3.26 eVの4
H-SiCのＦ−Ｎ電流の電流密度は、バンドギャップが2.85 eVの6H-SiCよりも高い
ことが判明している。Agarwal氏らの「Temperature Dependence of Fowler-Nord
heim Current in 6H- and 4H-SiC MOS Capacitors」、IEEE Electron Device Le
tters、第１８巻、Ｎｏ．１２、１９９７年１２月を参照のこと。この問題は、
高温でさらに悪化することがある。高温では、炭化ケイ素とゲートの絶縁体との
間の有効なバリアの高さが、キャリアのエネルギ内の統計的な広がりによって引
き下げられる。このため、SiC内では極めて魅力的に見えるディバイスが、ＭＯ
ＳＦＥＴ及びＡＣＣＵＦＥＴなどの4H-SiCのＭＯＳベースのディバイスのオン状
態及びオフ状態の両方の動作の間のゲート酸化物内のＦ−Ｎ電流の結果、時間に
依存する誘電体の絶縁破壊によって制限されてしまう。
ケイ素のバンドギャップが広いため、炭化ケイ素で形成される半導体素子ではさ
らに問題となる。これは、前記ゲート酸化物への反転層又は蓄積層のキャリアの
注入は、炭化ケイ素の伝導帯のエッジと該ゲート酸化物の伝導帯のエッジとの間
のバリア高さの関数であることによる。このため、バンドギャップが3.26 eVの4
H-SiCのＦ−Ｎ電流の電流密度は、バンドギャップが2.85 eVの6H-SiCよりも高い
ことが判明している。Agarwal氏らの「Temperature Dependence of Fowler-Nord
heim Current in 6H- and 4H-SiC MOS Capacitors」、IEEE Electron Device Le
tters、第１８巻、Ｎｏ．１２、１９９７年１２月を参照のこと。この問題は、
高温でさらに悪化することがある。高温では、炭化ケイ素とゲートの絶縁体との
間の有効なバリアの高さが、キャリアのエネルギ内の統計的な広がりによって引
き下げられる。このため、SiC内では極めて魅力的に見えるディバイスが、ＭＯ
ＳＦＥＴ及びＡＣＣＵＦＥＴなどの4H-SiCのＭＯＳベースのディバイスのオン状
態及びオフ状態の両方の動作の間のゲート酸化物内のＦ−Ｎ電流の結果、時間に
依存する誘電体の絶縁破壊によって制限されてしまう。
【００１１】 前記ＭＯＳＦＥＴ及びＡＣＣＵＦＥＴの代わりの接合型電界効果トランジスタ
（ＪＦＥＴ）は、オン状態の電圧降下を小さくして、良好なゲートの電流及び電
圧のコントロールを提供することができる。さらに、前記ＪＦＥＴは極めて信頼
性が高く、また良好な高温動作を提供することができる。該ＪＦＥＴは前記ＭＯ
ＳＦＥＴ及びＡＣＣＵＦＥＴの半導体−酸化物の界面を持っていないため、Ｆ−
Ｎ電流の結果として生ずる前記酸化物の絶縁破壊は問題にはならない。しかしな
がら、該ＪＦＥＴは、多くの回路でその使用が制限される「ノーマリオン」ディ
バイスである。これは、電力システムの信頼性がゲート駆動の故障の間に危険に
さらされるためである。ＪＦＥＴは、電圧の利得（ゲイン：ゲート電圧に対する
ドレイン電圧の比率）が比較的低いという難点もある。従って、ディバイスがオ
フ状態にある場合、大きなゲートバイアスが必要とされる。このＪＦＥＴの最大
絶縁破壊電圧は、ゲート−ソースの絶縁破壊電圧によっても制限される。さらに
、該ＪＦＥＴには大きな漏れ電流もある。
（ＪＦＥＴ）は、オン状態の電圧降下を小さくして、良好なゲートの電流及び電
圧のコントロールを提供することができる。さらに、前記ＪＦＥＴは極めて信頼
性が高く、また良好な高温動作を提供することができる。該ＪＦＥＴは前記ＭＯ
ＳＦＥＴ及びＡＣＣＵＦＥＴの半導体−酸化物の界面を持っていないため、Ｆ−
Ｎ電流の結果として生ずる前記酸化物の絶縁破壊は問題にはならない。しかしな
がら、該ＪＦＥＴは、多くの回路でその使用が制限される「ノーマリオン」ディ
バイスである。これは、電力システムの信頼性がゲート駆動の故障の間に危険に
さらされるためである。ＪＦＥＴは、電圧の利得（ゲイン：ゲート電圧に対する
ドレイン電圧の比率）が比較的低いという難点もある。従って、ディバイスがオ
フ状態にある場合、大きなゲートバイアスが必要とされる。このＪＦＥＴの最大
絶縁破壊電圧は、ゲート−ソースの絶縁破壊電圧によっても制限される。さらに
、該ＪＦＥＴには大きな漏れ電流もある。
【００１２】 以上の説明からして、使いやすく、ゲートのコントロールを行うことができる
、高電圧の電力炭化ケイ素における改良についての必要性がある。
、高電圧の電力炭化ケイ素における改良についての必要性がある。
【００１３】 ［本発明の目的及び要約］ 前述に鑑みて、本発明の１つの目的は、炭化ケイ素の電力ディバイスを提供す
ることにある。
ることにある。
【００１４】 本発明のさらなる目的は、ＭＯＳディバイスに対して信頼性を高めることがで
きる炭化ケイ素の電力ディバイスを提供することにある。
きる炭化ケイ素の電力ディバイスを提供することにある。
【００１５】 本発明の他の目的は、ファウラー−ノルドハイム電流の効果を減少させること
ができる炭化ケイ素の電力ディバイスを提供することにある。
ができる炭化ケイ素の電力ディバイスを提供することにある。
【００１６】 本発明のさらに他の目的は、ノーマリオフの半導体素子を提供することにある
。
。
【００１７】 本発明のこれらの目的は、ゲートにバイアスが印加されないとき、「ピンチド
オフ（pinched off）」のゲート領域を作るために、半導体のゲート層及び埋込
みベース領域を利用することによってゲートの絶縁体を取り除く、炭化ケイ素チ
ャネルの半導体素子によって提供される。ゲートの絶縁層を取り除くことによっ
て、ＭＯＳＦＥＴ及びＡＣＣＵＦＥＴに関連したＦ−Ｎ電流の問題の影響を排除
することができる。バイアスをゲートに印加することによって、導電チャネルを
ベース領域とゲート層との間に形成して、キャリアが流れることができるように
する。ノーマリオフのディバイスをなお提供しながら、絶縁ゲートを取り除くこ
とによって、本発明は、高温の用途に使用するためのＭＯＳＦＥＴ、ＡＣＣＵＦ
ＥＴ及びＪＦＥＴなどの、前述したディバイスの多くの制限を克服することがで
きる。本発明のディバイス内のチャネル領域にｐｎ接合を設けるために、ゲート
層として半導体材料を使用することによって、ドリフト層内に形成されたチャネ
ルをバッファ（buffer）して、これにより、ゲート層上の全ての「ホットエレク
トロン」効果を減少させることができる。
オフ（pinched off）」のゲート領域を作るために、半導体のゲート層及び埋込
みベース領域を利用することによってゲートの絶縁体を取り除く、炭化ケイ素チ
ャネルの半導体素子によって提供される。ゲートの絶縁層を取り除くことによっ
て、ＭＯＳＦＥＴ及びＡＣＣＵＦＥＴに関連したＦ−Ｎ電流の問題の影響を排除
することができる。バイアスをゲートに印加することによって、導電チャネルを
ベース領域とゲート層との間に形成して、キャリアが流れることができるように
する。ノーマリオフのディバイスをなお提供しながら、絶縁ゲートを取り除くこ
とによって、本発明は、高温の用途に使用するためのＭＯＳＦＥＴ、ＡＣＣＵＦ
ＥＴ及びＪＦＥＴなどの、前述したディバイスの多くの制限を克服することがで
きる。本発明のディバイス内のチャネル領域にｐｎ接合を設けるために、ゲート
層として半導体材料を使用することによって、ドリフト層内に形成されたチャネ
ルをバッファ（buffer）して、これにより、ゲート層上の全ての「ホットエレク
トロン」効果を減少させることができる。
【００１８】 本発明の特別な実施の形態においては、半導体ディバイスは、中に第１の面と
チャネル領域とを有する第１の伝導形の炭化ケイ素のドリフト層を含んでいる。
第２の伝導形の半導体材料の埋込みのベース領域が、チャネル領域を規定するよ
うに前記炭化ケイ素のドリフト層内に設けられる。第２の伝導形の半導体材料の
ゲート層が、前記炭化ケイ素のドリフト層のチャネル領域に隣接する該炭化ケイ
素のドリフト層の第１の面上に形成される。ゲート接点も、該ゲート層上に形成
される。
チャネル領域とを有する第１の伝導形の炭化ケイ素のドリフト層を含んでいる。
第２の伝導形の半導体材料の埋込みのベース領域が、チャネル領域を規定するよ
うに前記炭化ケイ素のドリフト層内に設けられる。第２の伝導形の半導体材料の
ゲート層が、前記炭化ケイ素のドリフト層のチャネル領域に隣接する該炭化ケイ
素のドリフト層の第１の面上に形成される。ゲート接点も、該ゲート層上に形成
される。
【００１９】 第１の伝導形の半導体材料のソース領域は、前記埋込みのベース領域と前記ド
リフト層の第１の面との間に設けることもできる。前記ソース領域は、前記ドリ
フト層のキャリア濃度よりも大きいキャリア濃度にドープされる。第１の伝導形
の半導体材料のドレイン領域は、半導体ディバイスが横方向の炭化ケイ素のチャ
ネル領域を有する垂直方向のディバイスを備えるように、前記ドリフト層の第２
の面に隣接して設けることもできる。
リフト層の第１の面との間に設けることもできる。前記ソース領域は、前記ドリ
フト層のキャリア濃度よりも大きいキャリア濃度にドープされる。第１の伝導形
の半導体材料のドレイン領域は、半導体ディバイスが横方向の炭化ケイ素のチャ
ネル領域を有する垂直方向のディバイスを備えるように、前記ドリフト層の第２
の面に隣接して設けることもできる。
【００２０】 特別な実施の形態においては、この炭化ケイ素のチャネルの半導体ディバイス
は、前記ゲート層と前記ゲート接点との間に、高くドープされた第１の伝導形の
半導体材料の層を、さらに備えることができる。この層は、ディバイスの動作中
にゲートをソース電流に対して制限するように、正のゲートバイアスが印加され
るとき、逆バイアスされたダイオードを提供することができる。あるいはまた、
そのカソードを前記ゲート接点に接続したダイオードを、ゲート電流を制限する
ように半導体ディバイスの外部に設けることができる。
は、前記ゲート層と前記ゲート接点との間に、高くドープされた第１の伝導形の
半導体材料の層を、さらに備えることができる。この層は、ディバイスの動作中
にゲートをソース電流に対して制限するように、正のゲートバイアスが印加され
るとき、逆バイアスされたダイオードを提供することができる。あるいはまた、
そのカソードを前記ゲート接点に接続したダイオードを、ゲート電流を制限する
ように半導体ディバイスの外部に設けることができる。
【００２１】 本発明のさらに別の実施の形態においては、第１の伝導形がｎ形の導電性であ
り、第２の伝導形がｐ形の導電性である炭化ケイ素のチャネルの半導体ディバイ
スが提供される。あるいはまた、第１の伝導形がｐ形の導電性であり、第２の伝
導形がｎ形の導電性とすることができる。
り、第２の伝導形がｐ形の導電性である炭化ケイ素のチャネルの半導体ディバイ
スが提供される。あるいはまた、第１の伝導形がｐ形の導電性であり、第２の伝
導形がｎ形の導電性とすることができる。
【００２２】 その上、前記炭化ケイ素のドリフト層の第１の面に対向する、該炭化ケイ素の
ドリフト層の第２の面に隣接する炭化ケイ素の基板を含むディバイスを提供する
ことができる。そのようなディバイスでは、前記炭化ケイ素の基板が第１の伝導
形の高濃度にドープされた炭化ケイ素の基板である、水平方向チャネルのバッフ
ァゲートのトランジスタを提供することができる。前記炭化ケイ素の基板が前記
第２の伝導形の高濃度にドープされた炭化ケイ素の基板である、水平方向チャネ
ルのバッファゲートのサイリスタを提供することもできる。いずれの場合でも、
第１の伝導形がｎ形の導電性で、第２の伝導形がｐ形の導電性であるか、又は第
１の伝導形がｎ形の導電性で、第２の伝導形がｐ形の導電性とすることができる
。
ドリフト層の第２の面に隣接する炭化ケイ素の基板を含むディバイスを提供する
ことができる。そのようなディバイスでは、前記炭化ケイ素の基板が第１の伝導
形の高濃度にドープされた炭化ケイ素の基板である、水平方向チャネルのバッフ
ァゲートのトランジスタを提供することができる。前記炭化ケイ素の基板が前記
第２の伝導形の高濃度にドープされた炭化ケイ素の基板である、水平方向チャネ
ルのバッファゲートのサイリスタを提供することもできる。いずれの場合でも、
第１の伝導形がｎ形の導電性で、第２の伝導形がｐ形の導電性であるか、又は第
１の伝導形がｎ形の導電性で、第２の伝導形がｐ形の導電性とすることができる
。
【００２３】 本発明によるディバイスにおいては、前記埋込みベース領域及び前記ゲート層
の半導体材料は、炭化ケイ素、窒化ガリウム又は窒化インジウムガリウムとする
ことができる。さらに、前記ソース領域を前記ベース領域に電気的に接続するこ
とができる。
の半導体材料は、炭化ケイ素、窒化ガリウム又は窒化インジウムガリウムとする
ことができる。さらに、前記ソース領域を前記ベース領域に電気的に接続するこ
とができる。
【００２４】 本発明のトランジスタによる実施の形態では、炭化ケイ素チャネルのトランジ
スタの単位セルは、第１のキャリア濃度になるようにドープされた、第１の伝導
形の炭化ケイ素の基板を含んでいる。該第１の伝導形の炭化ケイ素の第１の層は
、ディバイスの所望の絶縁破壊電圧に対応するようなドーピング及び厚さを有す
る前記炭化ケイ素の基板上に形成される。このドーピングによって、一般に、第
１のキャリア濃度よりも小さいキャリア濃度を有する前記第１の層が結果として
発生する。第２の伝導形の半導体材料の埋込み領域が、炭化ケイ素の前記第１の
層内に形成され、炭化ケイ素の該第１の層のチャネル領域の下側に伸びる。前記
第１の伝導形の半導体材料の第１の領域が、炭化ケイ素の前記第１の層のキャリ
ア濃度よりも大きいキャリアの濃度にドープされる。前記第１の伝導形の半導体
材料の前記第１の領域が、半導体材料の前記埋込み領域と前記基板に対向し炭化
ケイ素の前記第１の層のチャネル領域に隣接する、炭化ケイ素の第１の層の面と
の間に形成される。
スタの単位セルは、第１のキャリア濃度になるようにドープされた、第１の伝導
形の炭化ケイ素の基板を含んでいる。該第１の伝導形の炭化ケイ素の第１の層は
、ディバイスの所望の絶縁破壊電圧に対応するようなドーピング及び厚さを有す
る前記炭化ケイ素の基板上に形成される。このドーピングによって、一般に、第
１のキャリア濃度よりも小さいキャリア濃度を有する前記第１の層が結果として
発生する。第２の伝導形の半導体材料の埋込み領域が、炭化ケイ素の前記第１の
層内に形成され、炭化ケイ素の該第１の層のチャネル領域の下側に伸びる。前記
第１の伝導形の半導体材料の第１の領域が、炭化ケイ素の前記第１の層のキャリ
ア濃度よりも大きいキャリアの濃度にドープされる。前記第１の伝導形の半導体
材料の前記第１の領域が、半導体材料の前記埋込み領域と前記基板に対向し炭化
ケイ素の前記第１の層のチャネル領域に隣接する、炭化ケイ素の第１の層の面と
の間に形成される。
【００２５】 前記第２の伝導形の半導体材料のゲート層が、炭化ケイ素の前記第１の層上に
形成され、半導体材料の前記第１の領域から炭化ケイ素の前記第１の層の前記チ
ャネル領域に伸びる。ゲート接点がまた、炭化ケイ素の前記第１の層のチャネル
領域を規定するように、半導体材料の前記ゲート層上に形成される。第１のオー
ム金属接点が、半導体材料の前記第１の領域上に形成され、第２のオーム金属接
点が、炭化ケイ素の前記第１の層に対向する前記炭化ケイ素の基板上に形成され
る。随意的に、高い濃度にドープされた第１の伝導形の半導体材料の層を、前記
ゲート層と前記ゲート接点との間に設けることができる。
形成され、半導体材料の前記第１の領域から炭化ケイ素の前記第１の層の前記チ
ャネル領域に伸びる。ゲート接点がまた、炭化ケイ素の前記第１の層のチャネル
領域を規定するように、半導体材料の前記ゲート層上に形成される。第１のオー
ム金属接点が、半導体材料の前記第１の領域上に形成され、第２のオーム金属接
点が、炭化ケイ素の前記第１の層に対向する前記炭化ケイ素の基板上に形成され
る。随意的に、高い濃度にドープされた第１の伝導形の半導体材料の層を、前記
ゲート層と前記ゲート接点との間に設けることができる。
【００２６】 本発明のサイリスタの実施の形態では、炭化ケイ素チャネルのサイリスタの単
位セルは、第１のキャリア濃度になるようにドープされた、第２の伝導形の炭化
ケイ素の基板を含んでいる。第１の伝導形の炭化ケイ素の第１の層は、前記第１
のキャリア濃度よりも小さいキャリア濃度になるようにドープされた前記炭化ケ
イ素の基板上に形成される。前記第２の伝導形の半導体材料の埋込み領域が、炭
化ケイ素の前記第１の層内に形成され、炭化ケイ素の前記第１の層のチャネル領
域の下側に伸びる。炭化ケイ素の前記第１の層のキャリア濃度よりも大きいキャ
リアの濃度にドープされた前記第１の伝導形の半導体材料の第１の領域が、半導
体材料の前記埋込み領域と前記基板に対向し炭化ケイ素の前記第１の層のチャネ
ル領域に隣接する、炭化ケイ素の前記第１の層の面との間に形成される。前記第
２の伝導形の半導体材料のゲート層が、炭化ケイ素の前記第１の層上に形成され
、半導体材料の前記第１の領域から炭化ケイ素の前記第１の層の前記チャネル領
域に伸びる。ゲート接点が、炭化ケイ素の前記第１の層の前記チャネル領域を規
定するように、半導体材料の前記ゲート層上に形成される。第１の接点が、半導
体材料の前記第１の領域上に形成され、第２の接点が、炭化ケイ素の前記第１の
層に対向する前記炭化ケイ素の基板上に形成される。随意的に、高い濃度にドー
プされた第１の伝導形の半導体材料の層を、前記ゲート層と前記ゲート接点との
間に形成することができる。
位セルは、第１のキャリア濃度になるようにドープされた、第２の伝導形の炭化
ケイ素の基板を含んでいる。第１の伝導形の炭化ケイ素の第１の層は、前記第１
のキャリア濃度よりも小さいキャリア濃度になるようにドープされた前記炭化ケ
イ素の基板上に形成される。前記第２の伝導形の半導体材料の埋込み領域が、炭
化ケイ素の前記第１の層内に形成され、炭化ケイ素の前記第１の層のチャネル領
域の下側に伸びる。炭化ケイ素の前記第１の層のキャリア濃度よりも大きいキャ
リアの濃度にドープされた前記第１の伝導形の半導体材料の第１の領域が、半導
体材料の前記埋込み領域と前記基板に対向し炭化ケイ素の前記第１の層のチャネ
ル領域に隣接する、炭化ケイ素の前記第１の層の面との間に形成される。前記第
２の伝導形の半導体材料のゲート層が、炭化ケイ素の前記第１の層上に形成され
、半導体材料の前記第１の領域から炭化ケイ素の前記第１の層の前記チャネル領
域に伸びる。ゲート接点が、炭化ケイ素の前記第１の層の前記チャネル領域を規
定するように、半導体材料の前記ゲート層上に形成される。第１の接点が、半導
体材料の前記第１の領域上に形成され、第２の接点が、炭化ケイ素の前記第１の
層に対向する前記炭化ケイ素の基板上に形成される。随意的に、高い濃度にドー
プされた第１の伝導形の半導体材料の層を、前記ゲート層と前記ゲート接点との
間に形成することができる。
【００２７】 本発明の前述したまた他の目的、利点的及び特徴、並びにそれらを達成する方
法は、本発明の後述する詳細な説明を、好ましい典型的な実施の形態を示す添付
の図面と併せて考慮すると、一層容易に明白になる。
法は、本発明の後述する詳細な説明を、好ましい典型的な実施の形態を示す添付
の図面と併せて考慮すると、一層容易に明白になる。
【００２８】 ［好ましい実施の形態の詳細な説明］ 次に、本発明の好ましい実施の形態が示されている添付の図面を参照して、本
発明を、以下、詳細に説明する。しかしながら、本発明は多くの種々の形態で具
体化することができ、また本願で説明する実施の形態に限定されると解釈すべき
ではない。むしろ、これらの実施の形態は、この開示が周到かつ完全であり、当
業者に本発明の範囲を十分に伝えるために提供される。同じの参照番号は、全体
を通して同一の素子を指す。さらに、図中で示した種々の層や領域は、概略的に
示されている。また、当業者は理解するように、本願で基板又は他の層の「上」
に形成された層を参照することは、基板若しくは他の層の直ぐ上、又は基板若し
くは他の層上に形成された中間の層上に形成された層のことを指す。また、当業
者は理解するように、本発明は層に関して説明されているが、そのような層はエ
ピタキシャルの方法又は埋込みによって形成することができる。従って、本発明
は、添付の図面の中で示した相対的な寸法及び間隔に限定されるものではない。
発明を、以下、詳細に説明する。しかしながら、本発明は多くの種々の形態で具
体化することができ、また本願で説明する実施の形態に限定されると解釈すべき
ではない。むしろ、これらの実施の形態は、この開示が周到かつ完全であり、当
業者に本発明の範囲を十分に伝えるために提供される。同じの参照番号は、全体
を通して同一の素子を指す。さらに、図中で示した種々の層や領域は、概略的に
示されている。また、当業者は理解するように、本願で基板又は他の層の「上」
に形成された層を参照することは、基板若しくは他の層の直ぐ上、又は基板若し
くは他の層上に形成された中間の層上に形成された層のことを指す。また、当業
者は理解するように、本発明は層に関して説明されているが、そのような層はエ
ピタキシャルの方法又は埋込みによって形成することができる。従って、本発明
は、添付の図面の中で示した相対的な寸法及び間隔に限定されるものではない。
【００２９】 図１、図３及び図５は、本発明の種々の実施の形態の単位セルを示している。
これらのの単位セルを、該単位セルの両方の縦方向の周辺を忠実に描写すること
によって、複数の単位セルのディバイスを作ることができる。当業者が理解する
ように、本発明の単位セルは、ディバイスの右の縦方向の周辺に単位セルを忠実
に描写することによって、単一の単位セルのディバイスを作るように利用するこ
ともできる。
これらのの単位セルを、該単位セルの両方の縦方向の周辺を忠実に描写すること
によって、複数の単位セルのディバイスを作ることができる。当業者が理解する
ように、本発明の単位セルは、ディバイスの右の縦方向の周辺に単位セルを忠実
に描写することによって、単一の単位セルのディバイスを作るように利用するこ
ともできる。
【００３０】 図１に示す本発明の水平チャネルバッファゲートのトランジスタ（ＨＣＢＧＴ
）は、第１の面１１を有する、第１の伝導形の炭化ケイ素の大きな単一結晶の炭
化ケイ素基板１０を備えている。図１に示すように、この第１の伝導形の炭化ケ
イ素は、ｎ形の導電性炭化ケイ素である。この基板１０は、上面すなわち第１の
面１１及び該上面の反対側の下面すなわち第２の面１３を備えている。第１の伝
導形の炭化ケイ素の第１の層１２は、基板１０の第１の面１１上に形成されて、
ドレイン領域を形成することができる。図１に示すように、ドレイン領域１２は
n-の炭化ケイ素のドリフト層である。あるいはまた、n-基板は、該基板内にn+及
びn-領域を提供するように、該基板の下面内に埋め込まれたn+領域を持つことが
できる。このため、本実施の形態では、該基板及び第１の層を参照することは、
該基板上及び該基板中の両方に形成された層のことを指す。基板１０のキャリア
濃度は、第１の層１２のキャリア濃度よりも高い。これにより、この基板はn+基
板と呼ぶことができる。この基板１０には、１Ω-cm以下のシート抵抗率が好ま
しい。第１の層１２については、約1012 cm-3から約1017 cm-3のキャリア濃度が
適している。前記基板の厚さは、約100 μmから約500 μmである。第１の層１２
の厚さは、約3 μmから約500 μmである。
）は、第１の面１１を有する、第１の伝導形の炭化ケイ素の大きな単一結晶の炭
化ケイ素基板１０を備えている。図１に示すように、この第１の伝導形の炭化ケ
イ素は、ｎ形の導電性炭化ケイ素である。この基板１０は、上面すなわち第１の
面１１及び該上面の反対側の下面すなわち第２の面１３を備えている。第１の伝
導形の炭化ケイ素の第１の層１２は、基板１０の第１の面１１上に形成されて、
ドレイン領域を形成することができる。図１に示すように、ドレイン領域１２は
n-の炭化ケイ素のドリフト層である。あるいはまた、n-基板は、該基板内にn+及
びn-領域を提供するように、該基板の下面内に埋め込まれたn+領域を持つことが
できる。このため、本実施の形態では、該基板及び第１の層を参照することは、
該基板上及び該基板中の両方に形成された層のことを指す。基板１０のキャリア
濃度は、第１の層１２のキャリア濃度よりも高い。これにより、この基板はn+基
板と呼ぶことができる。この基板１０には、１Ω-cm以下のシート抵抗率が好ま
しい。第１の層１２については、約1012 cm-3から約1017 cm-3のキャリア濃度が
適している。前記基板の厚さは、約100 μmから約500 μmである。第１の層１２
の厚さは、約3 μmから約500 μmである。
【００３１】 第１の層１２の中に、第２の伝導形の半導体材料１４の領域が形成され、第１
の層１２とは反対の伝導形のベース領域が提供される。このベース領域１４は、
エピタキシャル的に成長されるか、又は第１の層１２内に埋め込まれる。また、
図１に示した実施の形態では、ベース領域１４はｐ形の導電性半導体材料で形成
される。第１の層１２内には、ディバイスのソースを形成する、n+の導電性半導
体材料の領域１８も形成される。図１に示すように、このソース領域１８は、ベ
ース領域１４に接触するように形成されるが、ベース領域１４はソース領域１８
を超えて、第１の層１２内に形成されるチャネル領域１５内に伸びる。n+のソー
ス領域１８は、幅が約1μmから約5μmであることが好ましく、ゲートの下側には
できるだけ伸びないことが好ましい。例えば、この距離は約0.5μmから約3μmの
範囲に広がってもよい。約1018 cm-3より大きなキャリア濃度が、n+領域１８に
とってふさわしい。ベース領域１４とソース領域１８とのいずれか又は両方の半
導体材料は、炭化ケイ素又は窒化ガリウム（ＧａＮ）若しくは窒化インジウムガ
リウム（ＩｎＧａＮ）などの他の半導体材料にすることができる。
の層１２とは反対の伝導形のベース領域が提供される。このベース領域１４は、
エピタキシャル的に成長されるか、又は第１の層１２内に埋め込まれる。また、
図１に示した実施の形態では、ベース領域１４はｐ形の導電性半導体材料で形成
される。第１の層１２内には、ディバイスのソースを形成する、n+の導電性半導
体材料の領域１８も形成される。図１に示すように、このソース領域１８は、ベ
ース領域１４に接触するように形成されるが、ベース領域１４はソース領域１８
を超えて、第１の層１２内に形成されるチャネル領域１５内に伸びる。n+のソー
ス領域１８は、幅が約1μmから約5μmであることが好ましく、ゲートの下側には
できるだけ伸びないことが好ましい。例えば、この距離は約0.5μmから約3μmの
範囲に広がってもよい。約1018 cm-3より大きなキャリア濃度が、n+領域１８に
とってふさわしい。ベース領域１４とソース領域１８とのいずれか又は両方の半
導体材料は、炭化ケイ素又は窒化ガリウム（ＧａＮ）若しくは窒化インジウムガ
リウム（ＩｎＧａＮ）などの他の半導体材料にすることができる。
【００３２】 ベース領域１４は、キャリア濃度が約1016 cm-3から約1018 cm-3で、厚さが約
0.3μmから約5μmであることが好ましい。ベース領域１４は、ソース領域１８を
約3μmから約12μm通り過ぎて伸びることが好ましい。約1018 cm-3より大きいキ
ャリア濃度が、n+のソース領域１８にとってふさわしい。
0.3μmから約5μmであることが好ましい。ベース領域１４は、ソース領域１８を
約3μmから約12μm通り過ぎて伸びることが好ましい。約1018 cm-3より大きいキ
ャリア濃度が、n+のソース領域１８にとってふさわしい。
【００３３】 図１には、ドリフト層１２上に形成され、ソース領域１８まで伸びる第２の伝
導形の半導体材料のゲート層１６も示されている。ゲート層１６は半導体材料で
あり、絶縁体ではないので、該ゲート層１６はドリフト層１２と電気的に接触す
る。図１の実施の形態に示されているように、この第２の伝導形のゲート層は、
ｐ形半導体材料のゲート層である。ゲート層１６の半導体材料は、炭化ケイ素又
は窒化ガリウム（ＧａＮ）若しくは窒化インジウムガリウム（ＩｎＧａＮ）など
の他の半導体材料とすることができる。
導形の半導体材料のゲート層１６も示されている。ゲート層１６は半導体材料で
あり、絶縁体ではないので、該ゲート層１６はドリフト層１２と電気的に接触す
る。図１の実施の形態に示されているように、この第２の伝導形のゲート層は、
ｐ形半導体材料のゲート層である。ゲート層１６の半導体材料は、炭化ケイ素又
は窒化ガリウム（ＧａＮ）若しくは窒化インジウムガリウム（ＩｎＧａＮ）など
の他の半導体材料とすることができる。
【００３４】 図２でさらに分かるように、ゲート接点２０がゲート層１６上に形成され、ソ
ース接点２２がソース領域１８と電気的に接触するように形成される。図１でさ
らに示されるように、ソース接点は、ソース領域１８とベース領域１４との両方
と接触するように形成される。ドレイン接点２４も、第１の層１２の反対側の基
板１０の面上に形成される。接点２０，２２及び２４は、後述するように、オー
ム接点を形成するためのどのような適当な材料からでも作ることができる。
ース接点２２がソース領域１８と電気的に接触するように形成される。図１でさ
らに示されるように、ソース接点は、ソース領域１８とベース領域１４との両方
と接触するように形成される。ドレイン接点２４も、第１の層１２の反対側の基
板１０の面上に形成される。接点２０，２２及び２４は、後述するように、オー
ム接点を形成するためのどのような適当な材料からでも作ることができる。
【００３５】 ｐ形のゲート層１６は、バイアス電圧がゲート接点２０に印加されるとき、チ
ャネル領域１５内に導電チャネルが形成されるように、ゲート接点２０を第１の
層１２から分離（isolate）するような働きをする。ゲート接点２０にバイアス
が印加されないとき、電流がソース接点２２からドレイン接点２４に流れないよ
うに、前記チャネルはゲート層１６とベース領域１４との間をビンチオフされる
。ノーマリオフ状態を実現するために、ベース領域１４とゲート層１６との間の
間隔のみならず、第１の層１２、ベース領域１４及びゲート層１６のドーピング
レベルも、キャリアのベース領域１４とゲート層１６との間のチャネル領域１５
を空乏化するように選択する必要がある。
ャネル領域１５内に導電チャネルが形成されるように、ゲート接点２０を第１の
層１２から分離（isolate）するような働きをする。ゲート接点２０にバイアス
が印加されないとき、電流がソース接点２２からドレイン接点２４に流れないよ
うに、前記チャネルはゲート層１６とベース領域１４との間をビンチオフされる
。ノーマリオフ状態を実現するために、ベース領域１４とゲート層１６との間の
間隔のみならず、第１の層１２、ベース領域１４及びゲート層１６のドーピング
レベルも、キャリアのベース領域１４とゲート層１６との間のチャネル領域１５
を空乏化するように選択する必要がある。
【００３６】 オン状態の動作では、正のバイアスがゲート接点２０に印加されるとき、電気
的に導電性のチャネルが、ゲート層の下側のチャネル領域１５内に形成され、電
流がソース接点２２からドレイン接点２４に流すことができる。しかしながら、
ゲート層１６とソース領域１８との間のｐ／ｎ接合のために、ゲート−ソース間
の接合が順方向にバイアスされたダイオードのように動作するように、ｐ／ｎ接
合のビルトイン電圧よりも大きい電圧がゲートに印加される場合、電流がゲート
からソースに流れることになる。本発明の１つの実施の形態においては、逆バイ
アスされたダイオード２３を介してゲート電圧をゲート接点に加えることによっ
て、本発明によるディバイスのゲート電流を制限することができる。このダイオ
ードは、図１のＨＣＢＧＴ構造から切り離された独立のディバイスとすることが
できる。そのような場合、ダイオード２３のアノードに接続された端子２５に、
正のゲート電圧を印加する。このとき該ダイオード２３のカソードは、ゲート接
点２０に電気的に接続されている。
的に導電性のチャネルが、ゲート層の下側のチャネル領域１５内に形成され、電
流がソース接点２２からドレイン接点２４に流すことができる。しかしながら、
ゲート層１６とソース領域１８との間のｐ／ｎ接合のために、ゲート−ソース間
の接合が順方向にバイアスされたダイオードのように動作するように、ｐ／ｎ接
合のビルトイン電圧よりも大きい電圧がゲートに印加される場合、電流がゲート
からソースに流れることになる。本発明の１つの実施の形態においては、逆バイ
アスされたダイオード２３を介してゲート電圧をゲート接点に加えることによっ
て、本発明によるディバイスのゲート電流を制限することができる。このダイオ
ードは、図１のＨＣＢＧＴ構造から切り離された独立のディバイスとすることが
できる。そのような場合、ダイオード２３のアノードに接続された端子２５に、
正のゲート電圧を印加する。このとき該ダイオード２３のカソードは、ゲート接
点２０に電気的に接続されている。
【００３７】 図２は、図１の２つの単位セルを含むディバイスを示している。図２で分かる
ように、ベース領域１６は、距離Ｗだけ間隔が開いている。本発明の動作特性を
コントロールするように、この距離Ｗを調整することができる。一般に、該距離
Ｗが減少するにつれて、ディバイスが示す抵抗は増加するが、より効果的なチャ
ネルのピンチオフが発生する。しかしながら、大きな値のＷを用いると、チャネ
ル密度が減少し、Ｗが極めて大きな値の場合は、チャネル及びソースの抵抗は極
めて大きくなる。さらに、隣接するベース領域間の距離Ｗは、ディバイス内の単
位セルの数及び所望の動作特性に依存する。
ように、ベース領域１６は、距離Ｗだけ間隔が開いている。本発明の動作特性を
コントロールするように、この距離Ｗを調整することができる。一般に、該距離
Ｗが減少するにつれて、ディバイスが示す抵抗は増加するが、より効果的なチャ
ネルのピンチオフが発生する。しかしながら、大きな値のＷを用いると、チャネ
ル密度が減少し、Ｗが極めて大きな値の場合は、チャネル及びソースの抵抗は極
めて大きくなる。さらに、隣接するベース領域間の距離Ｗは、ディバイス内の単
位セルの数及び所望の動作特性に依存する。
【００３８】 前述したように、ベース領域１４は厚さが約0.3μmから約5μmで、ゲート接点
２０の下側に約3μmから約12μm伸びることが好ましい。しかしながら、該ベー
ス領域１４がゲート接点の下側に伸びる距離は、特定の用途によって変化するこ
とがある。特に、ゲート接点の下側のベース領域１８間の間隔は、チャネル領域
１５内の抵抗と電界とを調整するために利用することができる。ベース領域１４
間の間隔Ｗが狭くなるにつれて、ゲート層１６近傍の電界が減少する。約1μmか
ら約20μmの間隔が好適である。前述したように、ドリフト層１２がベース領域
のp+/n接合及びゲートバイアスがゼロの場合のn/p+のゲート接合のビルトイン電
位によって完全に空乏化されるように、ドリフト層１２及びベース領域１４のド
ーピングを選択することが好ましい。
２０の下側に約3μmから約12μm伸びることが好ましい。しかしながら、該ベー
ス領域１４がゲート接点の下側に伸びる距離は、特定の用途によって変化するこ
とがある。特に、ゲート接点の下側のベース領域１８間の間隔は、チャネル領域
１５内の抵抗と電界とを調整するために利用することができる。ベース領域１４
間の間隔Ｗが狭くなるにつれて、ゲート層１６近傍の電界が減少する。約1μmか
ら約20μmの間隔が好適である。前述したように、ドリフト層１２がベース領域
のp+/n接合及びゲートバイアスがゼロの場合のn/p+のゲート接合のビルトイン電
位によって完全に空乏化されるように、ドリフト層１２及びベース領域１４のド
ーピングを選択することが好ましい。
【００３９】 図３は、本発明による別のＨＣＢＧＴを示している。図３で分かるように、図
１の単位セルは、さらに、ゲート層１８とゲート接点２０との間に形成された、
第１の伝導形の半導体材料の第２のゲート層２６を備えている。図３に示された
この第２のゲート層２６は、ｎ形の半導体材料である。このｎ形の半導体材料は
炭化ケイ素であることが好ましいが、窒化ガリウム又は窒化インジウムガリウム
から作ることもできる。第１及び第２のゲート層１６及び２６のドーピング及び
厚さは、n+p+n-トランジスタの絶縁破壊（breakdown）が、印加されたゲートバ
イアスよりも大きいように選択される。約5 x 1016 cm-3から約1 x 1018 cm-3の
キャリア濃度を、第２のゲート層２６に対して用いることができる。約0.3 μm
から約3 μmの厚さは、第２のゲート層２６に対して好適であり、約0.3 μmから
約3 μmの厚さは第１のゲート層１６に好ましい。しかしながら、当業者が理解
するように、様々な他のレベルのドーピング及び厚さを、ゲート層１６及び２６
を形成する材料によって使用することができる。図３の単位セルを取り入れるデ
ィバイスの他の特性は、図１に関して本実施の形態で明確に述べたものと本質的
に同一である。
１の単位セルは、さらに、ゲート層１８とゲート接点２０との間に形成された、
第１の伝導形の半導体材料の第２のゲート層２６を備えている。図３に示された
この第２のゲート層２６は、ｎ形の半導体材料である。このｎ形の半導体材料は
炭化ケイ素であることが好ましいが、窒化ガリウム又は窒化インジウムガリウム
から作ることもできる。第１及び第２のゲート層１６及び２６のドーピング及び
厚さは、n+p+n-トランジスタの絶縁破壊（breakdown）が、印加されたゲートバ
イアスよりも大きいように選択される。約5 x 1016 cm-3から約1 x 1018 cm-3の
キャリア濃度を、第２のゲート層２６に対して用いることができる。約0.3 μm
から約3 μmの厚さは、第２のゲート層２６に対して好適であり、約0.3 μmから
約3 μmの厚さは第１のゲート層１６に好ましい。しかしながら、当業者が理解
するように、様々な他のレベルのドーピング及び厚さを、ゲート層１６及び２６
を形成する材料によって使用することができる。図３の単位セルを取り入れるデ
ィバイスの他の特性は、図１に関して本実施の形態で明確に述べたものと本質的
に同一である。
【００４０】 第２のゲート層２６を含むことによって、逆バイアスされたｐ／ｎ接合をＨＣ
ＢＧＴのゲート構造の中に組み込み、正のバイアスがゲート端子に印加されると
き、ゲート接点２０からソース接点２２への電流の流れを阻止することができる
。従って、図３の単位セルを組み入れているディバイスは、ゲート電流を避ける
ために外部のダイオードを必要としない。
ＢＧＴのゲート構造の中に組み込み、正のバイアスがゲート端子に印加されると
き、ゲート接点２０からソース接点２２への電流の流れを阻止することができる
。従って、図３の単位セルを組み入れているディバイスは、ゲート電流を避ける
ために外部のダイオードを必要としない。
【００４１】 図４は、本発明による水平チャネルのバッファゲートのサイリスタ（horizont
al channel buffered gate thyristor:ＨＣＢＧＴｈ）を示している。図４で分
かるように、ＨＣＢＧＴｈの構造は、前記ＨＣＢＧＴの構造と同様である。基板
１０は、第１の伝導形の半導体材料で形成されている。図４に示すように、該基
板は、このため、ｎ形の炭化ケイ素の基板又は、前述したように、ｎ形の炭化ケ
イ素の層とすることができる。図４のディバイスと図３のそれとの間の主な相違
は、前記基板上に形成された領域の伝導形が、図３のそれらの逆であることであ
る。従って、前記ドリフト層はp-のドリフト層１２’であり、前記ベース領域は
n+のベース領域１４’であり、前記第１のゲート層はｎ形のゲート層１６’であ
り、また前記第２のゲート層はｐ形のゲート層２６’である。さらに、図１〜図
３のソース領域１８及びソース接点２２は、p+のエミッタ領域及びエミッタ接点
２２であるエミッタ領域１８’となり、ドレイン接点２４はコレクタ接点２４と
なる。そのようなディバイスでは、バイアスがゲート接点２０に印加されると、
電流がエミッタ接点２２からコレクタ接点２４に流れる。ｎ形及びｐ形領域につ
いての適当なキャリア濃度及び寸法は、図１〜図３のディバイスのｎ形及びｐ形
領域のものと同程度である。
al channel buffered gate thyristor:ＨＣＢＧＴｈ）を示している。図４で分
かるように、ＨＣＢＧＴｈの構造は、前記ＨＣＢＧＴの構造と同様である。基板
１０は、第１の伝導形の半導体材料で形成されている。図４に示すように、該基
板は、このため、ｎ形の炭化ケイ素の基板又は、前述したように、ｎ形の炭化ケ
イ素の層とすることができる。図４のディバイスと図３のそれとの間の主な相違
は、前記基板上に形成された領域の伝導形が、図３のそれらの逆であることであ
る。従って、前記ドリフト層はp-のドリフト層１２’であり、前記ベース領域は
n+のベース領域１４’であり、前記第１のゲート層はｎ形のゲート層１６’であ
り、また前記第２のゲート層はｐ形のゲート層２６’である。さらに、図１〜図
３のソース領域１８及びソース接点２２は、p+のエミッタ領域及びエミッタ接点
２２であるエミッタ領域１８’となり、ドレイン接点２４はコレクタ接点２４と
なる。そのようなディバイスでは、バイアスがゲート接点２０に印加されると、
電流がエミッタ接点２２からコレクタ接点２４に流れる。ｎ形及びｐ形領域につ
いての適当なキャリア濃度及び寸法は、図１〜図３のディバイスのｎ形及びｐ形
領域のものと同程度である。
【００４２】 図４に示したＨＣＢＧＴｈには、内部のゲートダイオードを提供するために、
オプションのｐ形層２６’が含まれている。当業者なら理解するように、図１の
構造に類似した構造を提供するために、この層を取り除くことができる。そのよ
うな場合、ディバイスが動作しているとき、ゲート電流をコントロールするため
に、外付けのダイオードを利用することができる。
オプションのｐ形層２６’が含まれている。当業者なら理解するように、図１の
構造に類似した構造を提供するために、この層を取り除くことができる。そのよ
うな場合、ディバイスが動作しているとき、ゲート電流をコントロールするため
に、外付けのダイオードを利用することができる。
【００４３】 図５は、本発明のさらに別の実施の形態を示している。図１〜図４のそれぞれ
のディバイスでは、前記ソース接点２２及び前記埋込みのベース領域１４は、電
気的に短絡されていた。しかしながら、図５の実施の形態では、ゲート接点２０
及び第１のゲート層１６は、第３の寸法で前記ベース領域に短絡されている。ソ
ース接点２２’は、ドリフト層１２の部分だけ前記ベース領域から離れている。
図５で示したＨＣＢＧＴは、内部のゲートダイオードを提供するために、オプシ
ョンのｎ形層２６を含んでいる。当業者が理解するように、図１の構造に類似し
た構造を提供するために、この層を取り除くことができる。そのような場合、デ
ィバイスが動作しているときにゲート電流をコントロールするために、外付けの
ダイオードを利用することができる。さらに、図４の構造体は、そのベース領域
を前記ゲート層及びゲート接点に電気的に接続したサイリスタを提供するために
、図５に反映したように、そのゲートの設計を修正することもできる。
のディバイスでは、前記ソース接点２２及び前記埋込みのベース領域１４は、電
気的に短絡されていた。しかしながら、図５の実施の形態では、ゲート接点２０
及び第１のゲート層１６は、第３の寸法で前記ベース領域に短絡されている。ソ
ース接点２２’は、ドリフト層１２の部分だけ前記ベース領域から離れている。
図５で示したＨＣＢＧＴは、内部のゲートダイオードを提供するために、オプシ
ョンのｎ形層２６を含んでいる。当業者が理解するように、図１の構造に類似し
た構造を提供するために、この層を取り除くことができる。そのような場合、デ
ィバイスが動作しているときにゲート電流をコントロールするために、外付けの
ダイオードを利用することができる。さらに、図４の構造体は、そのベース領域
を前記ゲート層及びゲート接点に電気的に接続したサイリスタを提供するために
、図５に反映したように、そのゲートの設計を修正することもできる。
【００４４】 図５に示すように、前記ｐ形のベース領域１４を前記ゲート層１６に短絡する
ことによって、一層効果的なピンチオフを行うことができる。この場合、前記空
乏領域が、１つの方向だけ（図１〜図４の構造体のように）ではなく、両方の方
向（頂部及び底部）からチャネル内に伸びる。これは、オン状態の動作の間にチ
ャネル領域を比較的広くすることができ、これにより、ディバイスのオン状態の
抵抗を減らすことができる。
ことによって、一層効果的なピンチオフを行うことができる。この場合、前記空
乏領域が、１つの方向だけ（図１〜図４の構造体のように）ではなく、両方の方
向（頂部及び底部）からチャネル内に伸びる。これは、オン状態の動作の間にチ
ャネル領域を比較的広くすることができ、これにより、ディバイスのオン状態の
抵抗を減らすことができる。
【００４５】 ｎ形の伝導性である前記第１の伝導形と、ｐ形の伝導性である前記第２の伝導
形とに関して、前述のディバイスを説明してきたが、当業者が理解するように、
本発明の教示により、相補形ディバイスも作ることができる。従って、前記第１
の伝導形をｐ形の伝導性に、前記第２の伝導形をｎ形の伝導性にすることができ
る。
形とに関して、前述のディバイスを説明してきたが、当業者が理解するように、
本発明の教示により、相補形ディバイスも作ることができる。従って、前記第１
の伝導形をｐ形の伝導性に、前記第２の伝導形をｎ形の伝導性にすることができ
る。
【００４６】 当業者は理解するように、本発明の種々の実施の形態は、従来の半導体製造技
術を利用して製造することができる。しかしながら、エピタキシャル層１２の形
成に関しては、米国特許第４，９１２，０６４号に説明されているような、エピ
タキシャル成長プロセスを利用して、この層を基板１０上に成長させることが好
ましい。この米国特許の公開内容は、参照することによって、あたかも完全に説
明されているように本願に組み込まれる。あるいはまた、前述したように、軽く
ドープされた基板を、基板１０をより高くドープするようになされた埋込みとし
て利用することができる。
術を利用して製造することができる。しかしながら、エピタキシャル層１２の形
成に関しては、米国特許第４，９１２，０６４号に説明されているような、エピ
タキシャル成長プロセスを利用して、この層を基板１０上に成長させることが好
ましい。この米国特許の公開内容は、参照することによって、あたかも完全に説
明されているように本願に組み込まれる。あるいはまた、前述したように、軽く
ドープされた基板を、基板１０をより高くドープするようになされた埋込みとし
て利用することができる。
【００４７】 本発明によるディバイスは、ディバイスを取り巻くメサをエッチングすること
によって、エッジ終端させることもできる。このメサ（図示せず）は、前記第１
の層１２を通って基板１０まで伸びることができる。あるいはまた、このメサは
、部分的に前記第１の層１２を通って伸びることができる。そのような場合では
、約100Åから約5μmの深さで、メサのエッジから約5μmから約500μmの距離離
に、イオンを露出した層１２内に注入することができる。そのような注入は、ブ
ロッキングモードの動作の間に、主接合から終端領域のエッジまで、電界の中で
徐々に減少できるので好ましい。約5 x 1015 cm-3から約1 x 1017 cm-3までのキ
ャリア濃度を利用して、メサを取り囲む第１の層１２とは反対の伝導形の低いド
ープ領域を形成することができる。次いで、いずれの場合でも、メサの露出した
表面上（図示せず）に不活性化層（passivation layer）を形成する。そのよう
な不活性化層は、SiO2若しくは他の好適な材料又は当業者に周知の積み重ねたパ
シバント（passivant）とすることができる。
によって、エッジ終端させることもできる。このメサ（図示せず）は、前記第１
の層１２を通って基板１０まで伸びることができる。あるいはまた、このメサは
、部分的に前記第１の層１２を通って伸びることができる。そのような場合では
、約100Åから約5μmの深さで、メサのエッジから約5μmから約500μmの距離離
に、イオンを露出した層１２内に注入することができる。そのような注入は、ブ
ロッキングモードの動作の間に、主接合から終端領域のエッジまで、電界の中で
徐々に減少できるので好ましい。約5 x 1015 cm-3から約1 x 1017 cm-3までのキ
ャリア濃度を利用して、メサを取り囲む第１の層１２とは反対の伝導形の低いド
ープ領域を形成することができる。次いで、いずれの場合でも、メサの露出した
表面上（図示せず）に不活性化層（passivation layer）を形成する。そのよう
な不活性化層は、SiO2若しくは他の好適な材料又は当業者に周知の積み重ねたパ
シバント（passivant）とすることができる。
【００４８】 前述したそれぞれの実施の形態においては、前記基板及び層は、６Ｈ，４Ｈ，
１５Ｒ又は３Ｃの炭化ケイ素のグループから選択される炭化ケイ素から形成する
ことができるが、４Ｈの炭化ケイ素が前述したそれぞれのディバイスに対して好
ましい。オーム接点用の好適な金属には、ニッケル、ケイ化タンタル及びプラチ
ナが含まれる。さらに、アルミニウム／チタンの接点も、本発明のオーム接点を
形成するために使用することができる。これらの特定の金属を述べてきたが、炭
化ケイ素が使われるオーム接点を形成する、当業者に周知の他の全ての金属を使
用することができる。
１５Ｒ又は３Ｃの炭化ケイ素のグループから選択される炭化ケイ素から形成する
ことができるが、４Ｈの炭化ケイ素が前述したそれぞれのディバイスに対して好
ましい。オーム接点用の好適な金属には、ニッケル、ケイ化タンタル及びプラチ
ナが含まれる。さらに、アルミニウム／チタンの接点も、本発明のオーム接点を
形成するために使用することができる。これらの特定の金属を述べてきたが、炭
化ケイ素が使われるオーム接点を形成する、当業者に周知の他の全ての金属を使
用することができる。
【００４９】 前述したディバイスのエピタキシャル層及び注入された領域のキャリア濃度又
はドーピングレベルに関しては、一般に、p+又はn+の伝導形の領域であり、エピ
タキシャル層は、過度の結晶欠陥又はエピタキシャル欠陥を引き起こすことなく
、できるだけ高濃度にドーピングする必要がある。ｐ形領域を作る好適なドーパ
ントには、アルミニウム、ホウ素又はガリウムが含まれる。ｎ形領域を作る好適
なドーパントには、窒素及びリンが含まれる。アルミニウムはp+領域に対して好
ましいドーパントであり、米国特許第５，０８７，５７６号に記載されているよ
うな高温イオン注入法を用いて、また、約1000℃と約1500℃との間の温度を使用
して、アルミニウムを前記p+領域に注入することが好ましい。この米国特許の公
開内容は、参照することによって、あたかも完全に説明されているように本願に
組み込まれる。
はドーピングレベルに関しては、一般に、p+又はn+の伝導形の領域であり、エピ
タキシャル層は、過度の結晶欠陥又はエピタキシャル欠陥を引き起こすことなく
、できるだけ高濃度にドーピングする必要がある。ｐ形領域を作る好適なドーパ
ントには、アルミニウム、ホウ素又はガリウムが含まれる。ｎ形領域を作る好適
なドーパントには、窒素及びリンが含まれる。アルミニウムはp+領域に対して好
ましいドーパントであり、米国特許第５，０８７，５７６号に記載されているよ
うな高温イオン注入法を用いて、また、約1000℃と約1500℃との間の温度を使用
して、アルミニウムを前記p+領域に注入することが好ましい。この米国特許の公
開内容は、参照することによって、あたかも完全に説明されているように本願に
組み込まれる。
【００５０】 前述したディバイスは、ＭＯＳＦＥＴ又はＡＣＣＵＦＥＴのゲートの絶縁層で
はなく、半導体材料を用いてゲート領域をバッファリングすることによって、Ｆ
−Ｎ電流の影響を減らすことができる。このバッファ層は、Ｆ−Ｎ電流を効果的
に減少させることができ、これにより、そのような電流の結果として生じるディ
バイスの劣化を少なくすることができる。さらに、本発明によるディバイスは、
「ノーマリオフ」ディバイスとすることができ、これにより、多くの用途におい
てＪＦＥＴの制約を克服することができる。チャネル領域が水平であるため、垂
直に壁のあるＪＦＥＴよりも、はるかに大きなゲートを形成することができる。
このため、好都合なブロッキングのゲイン／オン抵抗の矛盾する動作（trade of
f）を行うことができる。一般に、ゲート領域が大きくなると、ブロッキングゲ
インが高くなり、漏れ電流が小さくなる。ＨＣＢＧＴはノーマリオフのディバイ
スであるため、大きなゲート領域を必要とするが、これは垂直方向のゲート構造
では可能でない。
はなく、半導体材料を用いてゲート領域をバッファリングすることによって、Ｆ
−Ｎ電流の影響を減らすことができる。このバッファ層は、Ｆ−Ｎ電流を効果的
に減少させることができ、これにより、そのような電流の結果として生じるディ
バイスの劣化を少なくすることができる。さらに、本発明によるディバイスは、
「ノーマリオフ」ディバイスとすることができ、これにより、多くの用途におい
てＪＦＥＴの制約を克服することができる。チャネル領域が水平であるため、垂
直に壁のあるＪＦＥＴよりも、はるかに大きなゲートを形成することができる。
このため、好都合なブロッキングのゲイン／オン抵抗の矛盾する動作（trade of
f）を行うことができる。一般に、ゲート領域が大きくなると、ブロッキングゲ
インが高くなり、漏れ電流が小さくなる。ＨＣＢＧＴはノーマリオフのディバイ
スであるため、大きなゲート領域を必要とするが、これは垂直方向のゲート構造
では可能でない。
【００５１】 ＨＣＢＧＴのオン状態の動作の間の導電チャネルは、p+のゲート１６とｐ形の
ベース領域１４との間の非空乏化部分に形成された、三次元バルク（3-D bulk）
の炭化ケイ素である。これは、二次元シートの電荷を用いて動作するＭＯＳのコ
ントロールディバイスと対照的である。ＨＣＢＧＴ内の伝導がバルクの、低くド
ープされた炭化ケイ素内で起こるため、キャリアのモビリティをＭＯＳゲートの
ディバイスよりもはるかに高くすることができる（１０〜１００倍）。前記導電
チャネルが接合部から離れているため、ホットエレクトロンの注入はＨＣＢＧＴ
設計では発生せず、このため、そのような注入による損傷は生じない。従って、
本発明は、長期間にわたって、高電圧、大電流及び高い動作温度で動作すること
ができるディバイスを提供することができる。
ベース領域１４との間の非空乏化部分に形成された、三次元バルク（3-D bulk）
の炭化ケイ素である。これは、二次元シートの電荷を用いて動作するＭＯＳのコ
ントロールディバイスと対照的である。ＨＣＢＧＴ内の伝導がバルクの、低くド
ープされた炭化ケイ素内で起こるため、キャリアのモビリティをＭＯＳゲートの
ディバイスよりもはるかに高くすることができる（１０〜１００倍）。前記導電
チャネルが接合部から離れているため、ホットエレクトロンの注入はＨＣＢＧＴ
設計では発生せず、このため、そのような注入による損傷は生じない。従って、
本発明は、長期間にわたって、高電圧、大電流及び高い動作温度で動作すること
ができるディバイスを提供することができる。
【００５２】 図面及び明細書において、本発明の典型的な好ましい実施の形態を開示してき
た。特別な用語を使用したが、一般的なまた説明する感覚でのみそれらを使用し
ているのであり、限定する目的ではない。本発明の請求範囲は、添付の特許請求
の範囲の中に記載される。
た。特別な用語を使用したが、一般的なまた説明する感覚でのみそれらを使用し
ているのであり、限定する目的ではない。本発明の請求範囲は、添付の特許請求
の範囲の中に記載される。
【図１】 本発明の第１の実施の形態の単位セルの断面図である。
【図２】 本発明による２つの単位セルのディバイスの断面図である。
【図３】 本発明の第２の実施の形態の断面図である。
【図４】 本発明の第３の実施の形態の断面図である。
【図５】 本発明の第４の実施の形態の断面図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年７月２１日（２０００．７．２１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】 前述したように、ベース領域１４は厚さが約0.3μmから約5μmで、ゲート接点
２０の下側に約3μmから約12μm伸びることが好ましい。しかしながら、該ベー
ス領域１４がゲート接点の下側に伸びる距離は、特定の用途によって変化するこ
とがある。特に、ゲート接点の下側のベース領域１４間の間隔は、チャネル領域
１５内の抵抗と電界とを調整するために利用することができる。ベース領域１４
間の間隔Ｗが狭くなるにつれて、ゲート層１６近傍の電界が減少する。約1μmか
ら約20μmの間隔が好適である。前述したように、ドリフト層１２がベース領域
のp+/n接合及びゲートバイアスがゼロの場合のn/p+のゲート接合のビルトイン電
位によって完全に空乏化されるように、ドリフト層１２及びベース領域１４のド
ーピングを選択することが好ましい。
２０の下側に約3μmから約12μm伸びることが好ましい。しかしながら、該ベー
ス領域１４がゲート接点の下側に伸びる距離は、特定の用途によって変化するこ
とがある。特に、ゲート接点の下側のベース領域１４間の間隔は、チャネル領域
１５内の抵抗と電界とを調整するために利用することができる。ベース領域１４
間の間隔Ｗが狭くなるにつれて、ゲート層１６近傍の電界が減少する。約1μmか
ら約20μmの間隔が好適である。前述したように、ドリフト層１２がベース領域
のp+/n接合及びゲートバイアスがゼロの場合のn/p+のゲート接合のビルトイン電
位によって完全に空乏化されるように、ドリフト層１２及びベース領域１４のド
ーピングを選択することが好ましい。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ， ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，Ｇ Ｍ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ ，ＫＧ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ， ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，Ｎ Ｏ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ， ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＷ
Claims (33)
- 【請求項１】 炭化ケイ素チャネルの半導体ディバイスであって、 第１の伝導形の、第１の面を有する炭化ケイ素のドリフト層と、 前記炭化ケイ素のドリフト層内の第２の伝導形の半導体材料の、チャネル領域
を規定するための埋込みベース領域と、 前記炭化ケイ素のドリフト層の前記チャネル領域に隣接し電気的に接触する前
記炭化ケイ素のドリフト層の前記第１の面上の、第２の伝導形の半導体材料のゲ
ート層と、 前記ゲート層上のゲート接点と、 を備えることを特徴とする炭化ケイ素チャネルの半導体ディバイス。 - 【請求項２】 請求項１に記載の炭化ケイ素チャネルの半導体ディバイスで
あって、 前記埋込みベース領域と前記ドリフト層の前記第１の面との間の、前記ドリフ
ト層のキャリア濃度よりも大きなキャリア濃度にドープされた、第１の伝導形の
半導体材料の第１の領域と、 前記半導体ディバイスが横方向の炭化ケイ素のチャネル領域を有する垂直なデ
ィバイスを備えるように、前記第１の面の反対側の前記ドリフト層の第２の面に
隣接する半導体材料の第２の領域と、 をさらに備えることを特徴とする炭化ケイ素チャネルの半導体ディバイス。 - 【請求項３】 請求項１に記載の炭化ケイ素チャネルの半導体ディバイスで
あって、前記ゲート層と前記ゲート接点との間の高濃度にドープされた第１の伝
導形の半導体材料の層を、さらに備えることを特徴とする炭化ケイ素チャネルの
半導体ディバイス。 - 【請求項４】 請求項１に記載の炭化ケイ素チャネルの半導体ディバイスで
あって、前記第１の伝導形がｎ形の伝導性であり、前記第２の伝導形がｐ形の伝
導性であることを特徴とする炭化ケイ素チャネルの半導体ディバイス。 - 【請求項５】 請求項２に記載の炭化ケイ素チャネルの半導体ディバイスで
あって、前記半導体材料の第２の領域が炭化ケイ素の基板を備え、前記炭化ケイ
素の基板が前記炭化ケイ素のドリフト層の前記第２の面に隣接することを特徴と
する炭化ケイ素チャネルの半導体ディバイス。 - 【請求項６】 請求項５に記載の炭化ケイ素チャネルの半導体ディバイスで
あって、前記炭化ケイ素の基板が前記第１の伝導形の高濃度にドープされた炭化
ケイ素の基板であり、前記半導体ディバイスのドレイン領域を提供することを特
徴とする炭化ケイ素チャネルの半導体ディバイス。 - 【請求項７】 請求項６に記載の炭化ケイ素チャネルの半導体ディバイスで
あって、前記第１の伝導形がｎ形の伝導性であり、前記第２の伝導形がｐ形の伝
導性であることを特徴とする炭化ケイ素チャネルの半導体ディバイス。 - 【請求項８】 請求項５に記載の炭化ケイ素チャネルの半導体ディバイスで
あって、前記炭化ケイ素の基板が前記第２の伝導形の高濃度にドープされた炭化
ケイ素の基板であり、前記炭化ケイ素ディバイスのコレクタ領域を提供すること
を特徴とする炭化ケイ素チャネルの半導体ディバイス。 - 【請求項９】 請求項８に記載の炭化ケイ素チャネルの半導体ディバイスで
あって、前記第１の伝導形がｎ形の伝導性であり、前記第２の伝導形がｐ形の伝
導性であることを特徴とする炭化ケイ素チャネルの半導体ディバイス。 - 【請求項１０】 請求項８に記載の炭化ケイ素チャネルの半導体ディバイス
であって、前記第１の伝導形がｐ形の伝導性であり、前記第２の伝導形がｎ形の
伝導性であることを特徴とする炭化ケイ素チャネルの半導体ディバイス。 - 【請求項１１】 請求項１に記載の炭化ケイ素チャネルの半導体ディバイス
であって、前記埋込みベース領域及び前記ゲート層の前記半導体材料が炭化ケイ
素であることを特徴とする炭化ケイ素チャネルの半導体ディバイス。 - 【請求項１２】 請求項１に記載の炭化ケイ素チャネルの半導体ディバイス
であって、前記埋込みベース領域及び前記ゲート層の前記半導体材料が、窒化ガ
リウム及び窒化インジウムガリウムから成るグループから選択されることを特徴
とする炭化ケイ素チャネルの半導体ディバイス。 - 【請求項１３】 請求項２に記載の炭化ケイ素チャネルの半導体ディバイス
であって、前記半導体材料の第１の領域が前記ベース領域に電気的に接続される
ことを特徴とする炭化ケイ素チャネルの半導体ディバイス。 - 【請求項１４】 請求項２に記載の炭化ケイ素チャネルの半導体ディバイス
であって、前記半導体材料の埋込みベース領域が前記ゲート層と前記ゲート接点
とに電気的に接続されることを特徴とする炭化ケイ素チャネルの半導体ディバイ
ス。 - 【請求項１５】 請求項１に記載の炭化ケイ素チャネルの半導体ディバイス
であって、そのカソードを前記ゲート接点に接続させるダイオードを、さらに備
えることを特徴とする炭化ケイ素チャネルの半導体ディバイス。 - 【請求項１６】 炭化ケイ素チャネルのトランジスタの単位セルであって、 第１の伝導形の、第１のキャリア濃度を有する炭化ケイ素の基板と、 前記炭化ケイ素の基板上の前記第１の伝導形の、前記第１のキャリア濃度より
も小さいキャリア濃度を有する炭化ケイ素の第１の層と、 前記炭化ケイ素の第１の層内の第２の伝導形の半導体材料の埋込み領域であっ
て、前記第１の面と前記埋込み領域との間にチャネル領域を規定する該埋込み領
域と、 前記炭化ケイ素の第１の層の前記キャリア濃度よりも大きいキャリア濃度にド
ープされ、前記半導体材料の埋込み領域と、前記基板の反対側で前記炭化ケイ素
の第１の層の前記チャネル領域に隣接する前記炭化ケイ素の第１の層の面との間
にある、前記第１の伝導形の半導体材料の第１の領域と、 前記炭化ケイ素の第１の層上の前記第２の伝導形の半導体材料の、前記半導体
材料の第１の領域に隣り合っているが間隔を置いていて、前記炭化ケイ素の第１
の層の前記チャネル領域をカバーするように伸びるゲート層と、 前記炭化ケイ素の第１の層の前記チャネル領域を規定するための、前記半導体
材料のゲート層上のゲート接点と、 前記半導体材料の第１の領域上の第１の接点と、 前記炭化ケイ素の第１の層の反対側の前記炭化ケイ素の基板上の第２の接点と
、 を備えることを特徴とする炭化ケイ素チャネルのトランジスタの単位セル。 - 【請求項１７】 請求項１６に記載の炭化ケイ素チャネルのトランジスタで
あって、前記ゲート層と前記ゲート接点との間に、高濃度にドープされた第１の
伝導形の半導体材料の層を、さらに備えることを特徴とする炭化ケイ素チャネル
のトランジスタ。 - 【請求項１８】 請求項１６に記載の炭化ケイ素チャネルのトランジスタで
あって、前記第１の伝導形がｎ形の伝導性であり、前記第２の伝導形がｐ形の伝
導性であることを特徴とする炭化ケイ素チャネルのトランジスタ。 - 【請求項１９】 請求項１６に記載の炭化ケイ素チャネルのトランジスタで
あって、前記第１の伝導形がｐ形の伝導性であり、前記第２の伝導形がｎ形の伝
導性であることを特徴とする炭化ケイ素チャネルのトランジスタ。 - 【請求項２０】 請求項１６に記載の炭化ケイ素チャネルのトランジスタで
あって、前記埋込み領域及び前記ゲート層の前記半導体材料が炭化ケイ素である
ことを特徴とする炭化ケイ素チャネルのトランジスタ。 - 【請求項２１】 請求項１６に記載の炭化ケイ素チャネルのトランジスタで
あって、前記埋込み領域及び前記ゲート層の前記半導体材料が、窒化ガリウム及
び窒化インジウムガリウムから成るグループから選択されることを特徴とする炭
化ケイ素チャネルのトランジスタ。 - 【請求項２２】 請求項１６に記載の炭化ケイ素チャネルのトランジスタで
あって、前記半導体材料の第１の領域が前記埋込み領域に電気的に接続されるこ
とを特徴とする炭化ケイ素チャネルのトランジスタ。 - 【請求項２３】 請求項１６に記載の炭化ケイ素チャネルのトランジスタで
あって、前記半導体材料の埋込み領域が前記ゲート層と前記ゲート接点とに電気
的に接続されることを特徴とする炭化ケイ素チャネルのトランジスタ。 - 【請求項２４】 請求項１６に記載の炭化ケイ素チャネルのトランジスタで
あって、そのカソードを前記ゲート接点に接続させるダイオードを、さらに備え
ることを特徴とする炭化ケイ素チャネルのトランジスタ。 - 【請求項２５】 炭化ケイ素チャネルのサイリスタの単位セルであって、 第２の伝導形の、第１のキャリア濃度を有する炭化ケイ素の基板と、 前記炭化ケイ素の基板上の前記第１の伝導形の炭化ケイ素の、前記第１のキャ
リア濃度よりも小さいキャリア濃度を有する第１の層と、 前記炭化ケイ素の第１の層内の前記第２の伝導形の半導体材料の埋込み領域で
あって、前記第１の面と前記埋込み領域との間にチャネル領域を規定する埋込み
領域と、 前記炭化ケイ素の第１の層の前記キャリア濃度よりも大きいキャリア濃度にド
ープされ、前記半導体材料の埋込み領域と前記基板の反対側で前記炭化ケイ素の
第１の層の前記チャネル領域に隣接する前記炭化ケイ素の第１の層の面との間に
ある、前記第１の伝導形の半導体材料の第１の領域と、 前記炭化ケイ素の第１の層上の前記第２の伝導形の半導体材料の、前記半導体
材料の第１の層に隣り合っているが間隔を置いていて、前記炭化ケイ素の第１の
層の前記チャネル領域をカバーするように伸びるゲート層と、 前記炭化ケイ素の第１の層の前記チャネル領域を規定するための、前記半導体
材料のゲート層上のゲート接点と、 前記半導体材料の第１の領域上の第１の接点と、 前記炭化ケイ素の第１の層の反対側の前記炭化ケイ素の基板上の第２の接点と
、 を備えることを特徴とする炭化ケイ素チャネルのサイリスタの単位セル。 - 【請求項２６】 請求項２５に記載の炭化ケイ素チャネルのサイリスタであ
って、前記ゲート層と前記ゲート接点との間に、高濃度にドープされた第１の伝
導形の半導体材料の層を、さらに備えることを特徴とする炭化ケイ素チャネルの
サイリスタ。 - 【請求項２７】 請求項２５に記載の炭化ケイ素チャネルのサイリスタであ
って、前記第１の伝導形がｎ形の伝導性であり、前記第２の伝導形がｐ形の伝導
性であることを特徴とする炭化ケイ素チャネルのサイリスタ。 - 【請求項２８】 請求項２５に記載の炭化ケイ素チャネルのサイリスタであ
って、前記第１の伝導形がｐ形の伝導性であり、前記第２の伝導形がｎ形の伝導
性であることを特徴とする炭化ケイ素チャネルのサイリスタ。 - 【請求項２９】 請求項２５に記載の炭化ケイ素チャネルのサイリスタであ
って、前記埋込み領域及び前記ゲート層の前記半導体材料が炭化ケイ素であるこ
とを特徴とする炭化ケイ素チャネルのサイリスタ。 - 【請求項３０】 請求項２５に記載の炭化ケイ素チャネルのサイリスタであ
って、前記埋込み領域及び前記ゲート層の前記半導体材料が、窒化ガリウム及び
窒化インジウムガリウムから成るグループから選択されることを特徴とする炭化
ケイ素チャネルのサイリスタ。 - 【請求項３１】 請求項２５に記載の炭化ケイ素チャネルのサイリスタであ
って、前記半導体材料の第１の領域が前記埋込み領域に電気的に接続されること
を特徴とする炭化ケイ素チャネルのサイリスタ。 - 【請求項３２】 請求項２５に記載の炭化ケイ素チャネルのサイリスタであ
って、前記半導体材料の埋込み領域が前記ゲート層と前記ゲート接点とに電気的
に接続されることを特徴とする炭化ケイ素チャネルのサイリスタ。 - 【請求項３３】 請求項２５に記載の炭化ケイ素チャネルのサイリスタであ
って、そのカソードを前記ゲート接点に接続させるダイオードを、さらに備える
ことを特徴とする炭化ケイ素チャネルのサイリスタ。
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