JP5645404B2 - 高電力絶縁ゲート・バイポーラ・トランジスタ - Google Patents

高電力絶縁ゲート・バイポーラ・トランジスタ Download PDF

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Description

米国政府の権利についての記述
本発明は、ＯＮＲ／ＤＡＲＰＡによって与えられた契約番号第Ｎ０００１４−０５−Ｃ−０２０２号の下、米国政府の支援によってなされたものである。米国政府は本発明に関して一定の権利を有する。
関連出願の相互参照および優先権の主張
本出願は、２００６年８月１７日に出願された「Ｈｉｇｈ Ｐｏｗｅｒ Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓ」という名称の米国仮特許出願第６０／８３８，２４９号に基づく利益および優先権を主張するものである。この仮出願の開示は、その全体が本明細書に記載されているかのように、参照によって本明細書に組み込まれる。
本発明は電子デバイスに関する。より具体的には、本発明は、高電力絶縁ゲート・バイポーラ・トランジスタに関する。
炭化シリコン（ＳｉＣ）を用いて製造されたパワー・デバイスは、ＳｉＣの高いクリティカル・フィールドおよび広いバンド・ギャップのため、シリコン上に製造されたパワー・デバイスと比較して、高速、高電力および／または高温用途に関して大きな利点を示すと予想される。約５ｋＶを超える電圧などの高電圧をブロッキングする能力を有するデバイスでは、少数キャリアの注入に起因する導電率変調によってドリフト層の抵抗を低減させるために、バイポーラ動作を有することが望ましいことがある。しかしながら、炭化シリコン中に製造されたバイポーラ・デバイスの１つの技術的な難問は、時間の経過に伴う順方向電圧の低下であり、これはおそらく、炭化シリコンの単結晶内に底面転位（Ｂａｓａｌ Ｐｌａｎｅ Ｄｉｓｌｏｃａｔｉｏｎ：ＢＰＤ）が存在することに起因する。したがって、高電力用途に対しては、ＳｉＣショットキー・ダイオード、ＭＯＳＦＥＴなどのユニポーラ・デバイスが一般に使用される。
１０ｋＶのブロッキング能力および約１００ｍΩ×ｃｍ２の固有オン抵抗を有するＳｉＣ ＤＭＯＳＦＥＴデバイスが製造された。ＤＭＯＳＦＥＴデバイスは、それらの多数キャリア性のため、例えば１００ｎｓ未満の非常に速いスイッチング速度を示すことができる。しかしながら、デバイスに求められるブロッキング電圧が例えば１５ｋＶ以上と高くなるにつれ、それに対応してドリフト層の厚さが厚くなるため、ＭＯＳＦＥＴデバイスのオン抵抗が大幅に増大する可能性がある。高温では、バルク移動度が低下するために、この問題が悪化する可能性があり、これによって電力損が過大になる可能性がある。
米国特許第５，９７２，８０１号
Ｂ．Ｈｕｌｌ、Ｍ．Ｄａｓ、Ｊ．Ｓｕｍａｋｅｒｉｓ、Ｊ．ＲｉｃｈｍｏｎｄおよびＳ．Ｋｒｉｓｈｉｎａｓｗａｍｉ、「Ｄｒｉｆｔ−Ｆｒｅｅ １０−ｋＶ，２０−Ａ ４Ｈ−ＳｉＣ ＰｉＮ Ｄｉｏｄｅｓ」、Ｊｏｕｒｎａｌ ｏｆ Ｅｌｅｃｔｒｉｃａｌ Ｍａｔｅｒｉａｌｓ、第３４巻、４号、２００５年 Ｑ．Ｚｈａｎｇ、Ｃ．Ｊｏｎａｓ、Ｓ．Ｒｙｕ、Ａ．ＡｇａｒｗａｌおよびＪ．Ｐａｌｍｏｕｒ、「Ｄｅｓｉｇｎ ａｎｄ Ｆａｂｒｉｃａｔｉｏｎｓ ｏｆ Ｈｉｇｈ Ｖｏｌｔａｇｅ ＩＧＢＴｓ ｏｎ ４Ｈ−ＳｉＣ」、ＩＳＰＳＤ紀要、２００６年
ＳｉＣ結晶材料成長の進歩によって、ＢＰＤに関係した問題を緩和するいくつかの方法が開発された。例えば、Ｂ．Ｈｕｌｌ、Ｍ．Ｄａｓ、Ｊ．Ｓｕｍａｋｅｒｉｓ、Ｊ．ＲｉｃｈｍｏｎｄおよびＳ．Ｋｒｉｓｈｉｎａｓｗａｍｉ、「Ｄｒｉｆｔ−Ｆｒｅｅ １０−ｋＶ，２０−Ａ ４Ｈ−ＳｉＣ ＰｉＮ Ｄｉｏｄｅｓ」、Ｊｏｕｒｎａｌ ｏｆ Ｅｌｅｃｔｒｉｃａｌ Ｍａｔｅｒｉａｌｓ、第３４巻、４号、２００５年（非特許文献１）を参照されたい。これらの開発は、サイリスタ、ＧＴＯなどのＳｉＣバイポーラ・デバイスの開発および／または潜在的応用を促進する可能性がある。たとえサイリスタおよび／またはＧＴＯが低い順方向電圧降下を提供することができるとしても、それらは、ゲートの駆動および保護のために大きな整流回路を必要とする可能性がある。したがって、ＳｉＣバイポーラ・デバイスは、ゲート・ターンオフ能力を有することが望ましいことがある。それらの優れたオン状態特性のため、適度なスイッチング速度および／または優れたセーフ・オペレーション・エリア（ｓａｆｅ−ｏｐｅｒａｔｉｏｎ−ａｒｅａ：ＳＯＡ）を有する４Ｈ−ＳｉＣ絶縁ゲート・バイポーラ・トランジスタ（ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）は、電力スイッチング用途に対してますます適したものとなっている。
いくつかの実施形態に基づく炭化シリコン・ベースの絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）は、第１の導電型を有する炭化シリコン基板と、第１の導電型とは反対の第２の導電型を有する炭化シリコン・ドリフト層と、ドリフト層内にあって第１の導電型を有するウェル領域とを含む。ドリフト層上には、炭化シリコン・エピタキシャル・チャネル調整層があり、この炭化シリコン・エピタキシャル・チャネル調整層は第２の導電型を有する。エピタキシャル・チャネル調整層の表面からエピタキシャル・チャネル調整層を貫通してウェル領域内へエミッタ領域が延びる。エミッタ領域は第２の導電型を有し、エミッタ領域に隣接したウェル領域内にチャネル領域を少なくとも部分的に画定する。チャネル領域上にゲート酸化物層があり、ゲート酸化物層上にゲートがある。
炭化シリコン・ドリフト層は、ウェル領域に隣接したＪＦＥＴ領域を含むことができる。エミッタ領域は、ＪＦＥＴ領域から間隔を置いて配置することができ、エミッタ領域とＪＦＥＴ領域の間にチャネル領域を画定することができる。
いくつかの実施形態では、第１の導電型をｎ型とすることができ、第２の導電型をｐ型とすることができる。
このトランジスタはさらに、チャネル調整層の表面からウェル領域内へ延びる第１の導電型のコネクタ領域と、コネクタ領域上の第１のオーミック・コンタクトと、エミッタ領域上にあって、第１のオーミック・コンタクトとは異なる材料を含む第２のオーミック・コンタクトと、第１のオーミック・コンタクトと第２のオーミック・コンタクトとを電気的に接続した金属オーバレイヤとを含むことができる。
第１のオーミック・コンタクトはニッケル・ベースの導電材料を含むことができ、第２のオーミック・コンタクトはアルミニウム・ベースの導電材料を含むことができる。
チャネル調整層は約０．２５μｍ以上の厚さを有することができる。さらに、エミッタ領域の底面からウェル領域の底面までの距離は約０．４５μｍ以上である。チャネル調整層は、約０．１μｍから約０．５μｍの厚さ、および約１×１０１６ｃｍ−３から約５×１０１８ｃｍ−３の正味ドーピング濃度を有することができる。
本発明のいくつかの実施形態は、炭化シリコン内に絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）デバイスを形成するいくつかの方法を提供する。これらの方法は、ｎ型炭化シリコン基板上にｐ型炭化シリコン・ドリフト層を形成する工程、ｐ型炭化シリコン・ドリフト層内にｎ型ウェルを形成する工程、及び、ｐ型炭化シリコン・ドリフト層上とｎ型ウェル上とにｐ型チャネル調整層をエピタキシャル成長させる工程を含む。チャネル層を貫通して炭化シリコン層の表面のｎ型ウェル内へ延びるｐ型エミッタ領域を形成するために、ｐ型ドーパント・イオンを注入することができる。ｐ型エミッタ領域は、ｐ型エミッタ領域に隣接したｎ型ウェル内にチャネル領域を少なくとも部分的に画定する。これらの方法はさらに、チャネル層を貫通して炭化シリコン層の表面のｎ型ウェル内へ延びるｎ型コネクタ領域を形成するために、ｎ型ドーパント・イオンを注入する工程を含む。注入されたイオンはアニールされる。チャネル領域上にゲート酸化物層が形成され、ゲート酸化物層上にゲートが形成される。
これらの方法はさらに、注入物を活性化させるために黒鉛コーティングを形成する工程、および注入されたイオンをアニールした後に黒鉛コーティングを除去する工程を含むことができる。注入されたイオンをアニールする工程は、炭化シリコン層および黒鉛コーティングをアニールする工程を含むことができる。これらの方法はさらに、注入されたイオンをアニールする前に黒鉛コーティングを結晶化させる工程を含むことができる。
注入されたイオンをアニールする工程は、注入されたイオンを、１７００℃よりも高い温度、いくつかの実施形態では１８００℃よりも高い温度でアニールする工程を含むことができる。ゲート酸化物層を形成する工程は、ゲート酸化物層を乾燥Ｏ２中で形成する工程を含むことができ、この方法はさらに、ゲート酸化物層を湿潤Ｏ２中でアニールする工程を含むことができる。具体的には、ゲート酸化物層を形成する工程が、ゲート酸化物層を乾燥Ｏ２中で約１２００℃以下の温度で形成する工程を含むことができる。
これらの方法はさらに、ゲート酸化物層を形成した後、ゲート酸化物層を湿潤Ｏ２中でアニールする前に、ゲート酸化物層を不活性雰囲気で約１２００℃以下の温度でアニールする工程を含むことができる。
ゲート酸化物層を湿潤Ｏ２中でアニールする工程は、ゲート酸化物層を湿潤Ｏ２中で約９５０℃以下の温度で、少なくとも１時間アニールする工程を含むことができる。
酸化物層を湿潤Ｏ２中でアニールする工程は、発熱室内において発熱性水蒸気を発生させる工程、発熱性水蒸気をアニール室に供給する工程、およびアニール室内で酸化物層をアニールする工程を含むことができる。発熱性水蒸気を発生させる工程は、発熱室を加熱する工程、発熱室に水素および酸素ガスを供給する工程、ならびに発熱性水蒸気を形成するために水素ガスおよび酸素ガスを燃焼させる工程を含むことができ、水素ガスおよび酸素ガスは、酸素に対する水素の分子比を約１．８以上として発熱室に供給される。
これらの方法はさらに、ｎ型ウェルに隣接したＪＦＥＴ領域を形成するために、ドリフト層内へｐ型ドーパント・イオンを注入する工程を含むことができる。ｐ型エミッタ領域はＪＦＥＴ領域から間隔を置いて配置することができ、ｐ型エミッタ領域とＪＦＥＴ領域の間にチャネル領域を画定することができる。
チャネル調整層は、約０．１μｍから約０．５μｍの厚さ、および約１×１０１６ｃｍ−３から約５×１０１８ｃｍ−３の正味アクセプタ濃度を有することができる。
本発明の理解を深めるために含められ、本出願に組み込まれ、本出願の一部を構成する添付図面は、本発明のある実施形態（１つまたは複数）を例示する。
本発明のいくつかの実施形態に基づく炭化シリコン絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）デバイスの断面図である。 本発明のいくつかの実施形態に基づくＩＧＢＴデバイスを形成する際の中間構造を示す断面図である。 本発明のいくつかの実施形態に従って使用することができる発熱室およびアニール室を示す概略図である。 本発明のいくつかの実施形態に基づくＩＧＢＴデバイスのオン状態Ｉ−Ｖ特性のプロットである。 本発明のいくつかの実施形態に基づくＩＧＢＴデバイスのオン状態Ｉ−Ｖ特性のプロットである。 本発明のいくつかの実施形態に基づくＩＧＢＴデバイスのブロッキング電圧に対する漏れ電流密度のグラフである。 本発明のいくつかの実施形態に基づくデバイスのスイッチング特性を試験するために使用されたクランプされた誘導スイッチング試験回路トポロジを示す図である。 本発明のいくつかの実施形態に基づくデバイスの誘導スイッチング波形のグラフである。
次に、本発明の実施形態が示された添付図面を参照して、本発明の実施形態をより詳細に説明する。しかしながら、本発明は、多くの異なる形態で具体化することができ、本発明が、本明細書に記載された実施形態に限定されると解釈してはならない。むしろ、これらの実施形態は、この開示が網羅的かつ完全なものとなり、本発明の範囲が当業者に完全に伝わるように提供される。全体を通じて同様の符号は同様の要素を指す。
本明細書では、さまざまな要素を記述するために第１、第２などの用語が使用されることがあるが、これらの要素はこれらの用語によって限定されないことを理解されたい。これらの用語は、１つの要素を他の要素から区別するためだけに使用される。例えば、本発明の範囲を逸脱することなく、第１の要素を第２の要素と呼ぶことができ、同様に、第２の要素を第１の要素と呼ぶことができる。本明細書で使用されるとき、用語「および／または」は、記載された関連項目のうちの１つまたは複数の項目の任意の全ての組合せを含む。
本明細書で使用される用語は、特定の実施形態を説明することだけを目的としており、本発明を限定することを意図したものではない。本明細書で使用されるとき、単数形「ａ」、「ａｎ」および「ｔｈｅ」は、文脈がそうではないと明確に指示していない限り、複数形も含むことが意図される。また、本明細書で使用されるとき、用語「含む（ｃｏｍｐｒｉｓｅｓ）」、「含む（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」および／または「含む（ｉｎｃｌｕｄｉｎｇ）」は、明示された特徴、整数、ステップ、動作、要素および／または構成要素の存在を示すが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素および／またはこれらのグループの存在または追加を除外するものではないことを理解されたい。
そうでないと定義されない限り、本明細書で使用される全ての用語（技術用語および科学用語を含む）は、本発明が属する技術分野の当業者によって通常理解される意味と同じ意味を有する。さらに、本明細書で使用される用語は、本明細書および関連技術の文脈におけるそれらの意味と一致した意味を有するものと解釈されなければならず、本明細書においてそのように明示的に定義されない限り、理想化された意味またはあまりに形式的な意味に解釈されないことを理解されたい。
層、領域、基板などの要素が、別の要素「上に」ある、または別の要素「上に」延びると記載されているとき、その要素は、その別の要素上に直接にあり、またはその別の要素上に直接に延びることができ、あるいは介在要素が存在してもよいことを理解されたい。対照的に、ある要素が、別の要素上に「直接に」あり、または別の要素上に「直接に」延びると記載されたとき、介在要素は存在しない。また、ある要素が、別の要素に「接続」または「結合」されていると記載されているとき、その要素は、その別の要素に直接に接続または結合されており、あるいは介在要素が存在してもよいことを理解されたい。対照的に、ある要素が、別の要素に「直接に接続され」、または「直接に結合され」ていると記載されているとき、介在要素は存在しない。
本明細書では、図に示された１つの要素、層または領域と別の要素、層または領域との関係を記述するために、「下方」、「上方」、「上側」、「下側」、「水平（ｈｏｒｉｚｏｎｔａｌ）」、「水平（ｌａｔｅｒａｌ）」、「垂直」などの相対的な用語が使用されることがある。これらの用語は、図に示された方向だけでなく、デバイスのさまざまな方向を包含することが意図されることを理解されたい。
本明細書では、本発明の実施形態が、本発明の理想化された実施形態（および中間構造）の概略図である断面図を参照して説明される。分かりやすくするため、これらの図面では、層および領域の厚さが誇張されていることもある。さらに、例えば製造技法および／または製作公差の結果として、形状が図の形状とは異なることが予想される。したがって、本発明の実施形態は、本明細書に示された領域の特定の形状に限定されると解釈すべきでなく、例えば製造に起因する形状の変動を含むものと解釈すべきである。例えば、長方形として示された被注入領域は、一般に、丸まったまたはカーブした形状を有し、かつ／またはその周縁部において、注入物の濃度が、被注入領域から非注入領域へ不連続に変化するのではなく、ある勾配をもって変化する。同様に、注入によって形成された埋没領域は、埋没領域と注入が実施された表面と間の領域に、注入の一部を残す可能性がある。このように、図に示された領域は本質的に概略的なものであり、それらの形状は、デバイスのある領域の実際の形状を示すことを意図したものではなく、本発明の範囲を限定することを意図したものでもない。
本発明のいくつかの実施形態は、その層および／または領域の多数キャリアの濃度を示すｎ型、ｐ型などの導電型を有することを特徴とする半導体層および／または領域に関して説明される。したがって、ｎ型材料は、負に帯電した電子の多数平衡濃度を有し、ｐ型材料は、正に帯電した正孔の多数平衡濃度を有する。いくつかの材料は、他の層または領域に比べて多数キャリアの濃度が相対的に高い（「＋」）または低い（「−」）ことを示すために、（ｎ＋、ｎ−、ｐ＋、ｐ−、ｎ＋＋、ｎ−−、ｐ＋＋、ｐ−−などのように）「＋」または「−」を付けて示されることがある。しかしながら、このような表記は、ある層または領域中に、特定の濃度の多数または少数キャリアが存在することを意味しない。
本発明のいくつかの実施形態は、高電力および／または高温用途に適した絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）を提供する。本発明のいくつかの実施形態は高電圧プレーナＩＧＢＴを提供する。本明細書に記載された本発明の実施形態は炭化シリコン基板およびエピタキシャル層を含むが、本明細書に記載された原理および構造は、シリコン、ゲルマニウム、ヒ化ガリウム、窒化ガリウムおよびこれらの合金などの他の材料を使用して形成されたデバイスにおいても有利に使用することができる。
最初に報告されたＳｉＣに製造されたプレーナ・ゲート５．８ｋＶ ＩＧＢＴは、２００５年にｎ型基板上に構築された。Ｑ．Ｚｈａｎｇ、Ｃ．Ｊｏｎａｓ、Ｓ．Ｒｙｕ、Ａ．ＡｇａｒｗａｌおよびＪ．Ｐａｌｍｏｕｒ、「Ｄｅｓｉｇｎ ａｎｄ Ｆａｂｒｉｃａｔｉｏｎｓ ｏｆ Ｈｉｇｈ Ｖｏｌｔａｇｅ ＩＧＢＴｓ ｏｎ ４Ｈ−ＳｉＣ」、ＩＳＰＳＤ紀要、２００６年（非特許文献２）を参照されたい。ｎチャネルＩＧＢＴのために必要な高品質、低抵抗率のｐ−ＳｉＣ基板がなかったため、ｐチャネルＩＧＢＴが選択された。このデバイスは、ゲート・バイアス−３０Ｖ、２５℃で約５７０ｍΩ×ｃｍ２の微分オン抵抗（ｄｉｆｆｅｒｅｎｔｉａｌ ｏｎ−ｒｅｓｉｓｔａｎｃｅ）（Ｒｄｉｆｆ，ｏｎ）を示し、２００℃で約１１８ｍΩ×ｃｍ２まで低下する。この高いオン抵抗は主に、短いバルク・キャリア寿命および低い正孔チャネル移動度によるものと考えられた。
本発明のいくつかの実施形態に基づくＩＧＢＴ構造が図１に示されている。図１に示されたデバイス１０の構造などのプレーナ・デバイス構造は、プロセスの単純化および／またはデバイス信頼性の向上を提供することができる。しかしながら、他のデバイス構造も有利に使用することができる。
図１のデバイス１０は、ｎ型基板１２上に、ｐ型バッファ層１４およびｐ−ドリフト・エピタキシャル層１６を含む。基板１２は、ｎ＋型８°オフアクシス（ｏｆｆ−ａｘｉｓ）４Ｈ−ＳｉＣ基板を含むことができる。ｐ−ドリフト層１６は、約１１０μｍの厚さを有することができ、ｐ−ドリフト層１６には、ｐ型ドーパントを、所望のブロッキング電圧を提供するように選択されたドーピング濃度にドープすることができる。例えば、ｐ−ドリフト層１６には、ブロッキング能力を１０ｋＶにするために、ｐ型ドーパントを、約２×１０１４ｃｍ−３から約６×１０１４ｃｍ−３のドーピング濃度にドープすることができる。ｐ型バッファ層１４は、約１μｍから約２μｍの厚さを有することができ、ｐ型バッファ層１４には、ｐ型ドーパントを、約１×１０１７ｃｍ−３のドーピング濃度にドープすることができる。ｐ型バッファ層１４は、パンチスルーを防ぐチャネル・ストップ層として提供される。
ｐ型ドリフト層１６の表面にはｎ＋ウェル領域１８が形成される。ｎ＋ウェル領域１８は、イオン注入によって形成することができ、ドリフト層１６内へ約０．５μｍ延びることができる。
ドリフト層１６上には、エピタキシャルｐ型チャネル調整層４０がある。チャネル調整層４０は、約０．１μｍから約０．５μｍの厚さを有することができ、チャネル調整層４０には、約１×１０１６ｃｍ−３から約５×１０１８ｃｍ−３の正味（ｎｅｔ）アクセプタ濃度を有するように、ｐ型ドーパントをドープすることができる。具体的には、エピタキシャルｐ型チャネル調整層４０は約０．２５μｍの厚さを有することができ、アルミニウム・イオンなどのアクセプタ・イオンを、約１×１０１７ｃｍ−３のドーピング濃度にドープすることができる。ｐ型チャネル調整層４０が存在することによって、デバイス１０のしきい電圧を変更し、かつ／または反転チャネル移動度を向上させることができる。
デバイス１０はさらに、ｎ＋コネクタ領域２４およびｐ＋エミッタ領域２２を含み、これらはそれぞれ、例えば窒素およびアルミニウムの選択注入によって形成することができる。ｎ＋コネクタ領域２４およびｐ＋エミッタ領域２２は、ｐ型チャネル調整層４０を貫通してｎ＋ウェル領域１８内へ延びる。いくつかの実施形態では、ｐ＋エミッタ領域２２の底面とｎ＋ウェル領域１８の底面との間の距離ｄを約０．４５μｍ以上とすることができる。距離ｄを大きくすると、ｎ＋ウェル領域１８の抵抗をより低くすることができ、その結果、デバイス１０のオン状態抵抗を向上させることができる。
デバイスの周縁に、ガードリング（ｇｕｒａｄ−ｒｉｎｇ）ベースのエッジ端子（図示せず）を提供することができる。他のタイプのエッジ端子を使用してもよい。
デバイス１０は、隣接するｎ＋ウェル領域１８間のドリフト層１６内にＪＦＥＴ領域２０を含む。隣接するｎ＋ウェル領域１８からのＪＦＥＴ抵抗を低減させるために、ＪＦＥＴ領域２０にｐ型ドーパントを注入することができる。いくつかの実施形態では、ＪＦＥＴ領域２０を、エピタキシャル成長プロセスによって形成することができる。
デバイス１０はさらにゲート絶縁層２６を含み、ゲート絶縁層２６は、約４００〜１０００Åの厚さを有する二酸化シリコンを含むことができる。
ゲート絶縁層２６上には、例えばポリシリコンのゲート２８が形成される。デバイス１０のこの表面には層間誘電体層３３があり、ゲート２８を電気的に絶縁する。
ｎ＋コネクタ領域２４にはｎ型オーミック・コンタクト３５が形成され、ｐ＋エミッタ領域２２にはｐ型オーミック・コンタクト３７が形成される。ｎ型オーミック・コンタクト３５は、Ｎｉおよび／またはＮｉＳｉなどのニッケル・ベースの導電層を含むことができる。ｐ型オーミック・コンタクト３７は、Ａｌおよび／またはＡｌＳｉなどのアルミニウム・ベースの導電層を含むことができる。層間誘電体層３３上には金属オーバレイヤ（ｏｖｅｒｌａｙｅｒ）３９が形成され、金属オーバレイヤ３９は、ｎ型コネクタ領域２４とｐ型エミッタ領域２２とを、それらのそれぞれのオーミック・コンタクト３５、３７を介して電気的に接続する。基板１２上には、ｎ型金属コレクタ・オーミック・コンタクト３２が形成される。
図２Ａから２Ｄは、デバイス１０の形成中に実行され得るいくつかの操作および形成され得る中間構造１０Ａから１０Ｄを示す。図２Ａを参照すると、ｎ＋型８°オフアクシス４Ｈ−ＳｉＣ基板１２上に、ｐ型ＳｉＣバッファ１４およびｐ−ＳｉＣドリフト層１６がエピタキシャル成長によって形成される。ｐ型バッファ層１４は、約１μｍから約２μｍの厚さを有することができ、ｐ型バッファ層１４には、ｐ型ドーパントを、約１×１０１７ｃｍ−３のドーピング濃度にドープすることができる。ｐ型ドリフト層１６の形成後、例えばドリフト層１６内への窒素などのドナー・イオンの注入によって、ｎ＋ウェル領域１８が形成される。ｎ＋ウェル領域１８を可能な限り深く注入することが望ましいことがある。ｎ＋ウェル領域１８の深さは、使用可能な注入エネルギーによって制限されることがある。
次いで、注入されたイオンを活性化させるために、この構造を、約１６００℃以上の温度でアニールすることができる。具体的には、この構造を、ｎ型ドーパントを活性化させることが当技術分野で知られている標準的なＳｉＣ活性化アニール条件でアニールすることができる。
ＪＦＥＴ領域２０は例えば、隣接するｎ＋ウェル領域１８間のドリフト層１６内にアルミニウムを注入することによって形成することができる。隣接するｎ＋ウェル領域１８からのＪＦＥＴ抵抗を低減させるために、ＪＦＥＴ領域２０にｐ型ドーパントを注入することができる。具体的には、ＪＦＥＴの抵抗を低下させ、同時に注入損傷を許容可能なレベルに維持するように、ＪＦＥＴの注入ドーズを選択することができる。いくつかの実施形態では、このＪＦＥＴ注入を、ＪＦＥＴ領域２０のドーパント濃度を約１×１０１６ｃｍ−３にするのに十分なドーズで実行することができる。いくつかの実施形態では、このＪＦＥＴ領域を、エピタキシャル成長プロセスによって形成することができる。
図２Ｂを参照すると、ドリフト層１６上にエピタキシャル・チャネル調整層４０が、例えばよく知られているＳｉＣエピタキシャル再成長技法を使用して形成される。チャネル調整層４０には、アクセプタ・イオンを、約１×１０１７ｃｍ−３のドーピング濃度にドープすることができる。
エピタキシャル・チャネル調整層４０は、デバイスのしきい電圧を変更し、かつ／または反転チャネル移動度を向上させることができる。チャネル調整層４０はさらに、ｎ型ウェル領域１８に比べて浅いｐ型ソース領域２２の形成を可能にすることができる。再成長させたチャネル調整層４０の表面の方にｐ型エミッタ注入２２を引き上げることでｎ型ウェル領域１８をより深くすることによって、デバイスのラッチアップを低減させまたは防ぐことができる。ｎ＋ウェル１８を深くすると、ｐ型エミッタ領域２２の底面とｎ＋ウェル１８の底面との間の間隔ｄが大きくなるため、Ｎウェル抵抗をより低くすることができる。より低いｎウェル抵抗は、デバイスのラッチアップ電流を増大させることができ、かつ／またはより良好なオン状態抵抗を提供することができる。
図２Ｃを参照すると、例えばエピタキシャル・チャネル調整層４０内へ／エピタキシャル・チャネル調整層を貫通してドナー・イオンおよびアクセプタ・イオンを選択注入することによって、それぞれｎ型コネクタ領域２４およびｐ型エミッタ領域２２が形成される。
図２Ｃに示された距離ｄは、ｎ型ウェル領域１８の垂直方向の長さおよびｐ型エミッタ領域２２の垂直方向の長さの関数であることが理解される。一般に、ｐ型エミッタ領域２２の底面とｎ＋ウェル１８領域の底面との間の間隔ｄをできる限り大きくすることが望ましい。さらに、前述のとおり、ｐ型エミッタ領域２２は、ｐ型エピタキシャル・チャネル調整層４０の形成後に形成することができる。こうして、ウェル領域１８の厚さ（深さ）は、デバイスを製造するために使用されるシステムの最大注入エネルギーによって決定される。しかしながら、ｎ型ウェル領域１８内へのｐ＋エミッタ領域２２の貫入深さは、約０．２５μｍとすることができるエピタキシャル・チャネル調整層４０の厚さの分だけ減少させることができる。
図２Ｃをさらに参照すると、シリコン加圧下で、かつ／または黒鉛膜などのカプセル層によって覆われた状態で、約１６００℃以上の温度でこの構造をアニールすることによって、注入されたドーパントを活性化することができる。いくつかの実施形態では、黒鉛カプセル層を使用し、約１７００℃を超える温度でアニールすることによって、注入物を活性化することができる。
高温活性化アニール（例えば１７００℃以上）は、しきい値調整イオンの活性化およびチャネル領域４０の欠陥のアニールを強化することができる。しかしながら、このような高温アニールは、炭化シリコン・ドリフト層１６の表面を傷つける可能性がある。
図２Ｃを参照すると、高温アニールの結果生じ得る損傷を低減させるため、ゲート酸化物２６、ゲート・コンタクト２８およびエミッタ・コンタクト３０を形成する前に、構造１０Ｃの表面に黒鉛コーティング５０を形成することができる。すなわち、注入されたイオンを活性化するために構造１０Ｃをアニールする前に、構造１０Ｃの上面／表側に、アニールの間、構造の表面を保護する黒鉛コーティング５０を堆積させることができる。黒鉛コーティング５０は、従来のレジスト・コーティング法によって堆積させることができ、高温アニールの間、下にあるＳｉＣ層を保護するのに十分な厚さを有することができる。黒鉛コーティング５０は例えば約１μｍの厚さを有することができる。チャネル調整層４０上に結晶性のコーティングを形成するため、黒鉛コーティング５０を加熱することができる。注入されたイオンは、熱アニールによって活性化することができ、この熱アニールは例えば、不活性ガス中で、約１７００℃以上の温度で実行することができる。具体的には、この熱アニールを、アルゴン中で、約１８５０℃の温度で５分間実行することができる。黒鉛コーティング５０は、この高温アニールの間、エピタキシャル・チャネル調整層４０および／またはドリフト層１６の表面を保護するのに役立つことができる。
次いで、黒鉛コーティング５０を、例えばアッシングおよび熱酸化によって除去することができる。
注入物のアニールの後、厚さ約１μｍの例えば二酸化シリコンのフィールド酸化物（図示せず）を堆積させ、これをパターン形成して、デバイスの活性領域を露出させることができる。
図２Ｄを参照すると、ゲート酸化プロセスによってゲート絶縁層２６を形成することができ、ゲート酸化物の最終的な厚さは４００〜６００Åとすることができる。
ゲート絶縁層２６は、黒鉛キャップ層５０を除去した後、ドリフト層１６の露出した表面に成長させることができる。ゲート絶縁層２６は、乾燥Ｏ２中でのバルク酸化物の成長と、それに続く湿潤Ｏ２中でのバルク酸化物のアニールとを含む乾／湿式酸化プロセスによって成長させた酸化物層を含むことができ、この乾／湿式酸化プロセスは例えば、その開示の全体が参照によって本明細書に組み込まれる米国特許第５，９７２，８０１号（特許文献１）に記載されている。本明細書で使用されるとき、湿潤Ｏ２中での酸化物のアニールは、Ｏ２とＨ２Ｏ蒸気の両方を含む環境での酸化物のアニールを指す。乾式酸化物成長と湿式酸化物成長の間にアニールを実行することができる。乾式Ｏ２酸化物成長は、例えば、石英炉管内で、最高約１２００℃の温度の乾燥Ｏ２中で、少なくとも約２．５時間実行することができる。乾式酸化物成長は、バルク酸化物層を所望の厚さに成長させるために実行される。乾式酸化物成長の温度が酸化物の成長速度に影響を及ぼすことがある。例えば、処理温度が高いほど、酸化物の成長速度は高くなる。最高成長温度は、使用されるシステムによって異なる。乾燥Ｏ２成長に関しては、石英管の代わりに例えば炭化ケイ素炉を使用することによって、より高い温度を達成することができる。しかしながら、より高い温度は酸化物の質を向上させない可能性がある。
いくつかの実施形態では、この乾式Ｏ２酸化物成長を、乾燥Ｏ２中で、約１１７５℃の温度で、約３．５時間実行することができる。その結果生じた酸化物層を、不活性雰囲気で、最高約１２００℃の温度でアニールすることができる。具体的には、その結果生じた酸化物層を、Ａｒ中で、約１１７５℃の温度で、約１時間アニールすることができる。
湿式Ｏ２酸化物アニールは、約９５０℃以下の温度で、少なくとも約１時間実行することができる。追加の界面状態を導入する可能性があるＳｉＣ／ＳｉＯ２界面でのさらなる熱酸化物成長を防ぐため、湿式Ｏ２アニールの温度を制限することができる。具体的には、湿式Ｏ２アニールは、湿潤Ｏ２中で、約９５０℃の温度で、約３時間実行することができる。その結果生じるゲート絶縁層２６は約５００Åの厚さを有することができる。
いくつかの実施形態では、湿式Ｏ２アニール・プロセスにおいて使用される水蒸気を、発熱プロセス（ｐｙｒｏｇｅｎｉｃ ｐｒｏｃｅｓｓ）を使用して発生させることができ、その結果起こる湿式Ｏ２アニールを「発熱性酸化（ｐｙｒｏｇｅｎｉｃ ｏｘｉｄａｔｉｏｎ）」と呼ぶことができる。図３を参照すると、発熱性酸化では、約８００℃などの高温に加熱された、アニール室２２０とは別個の発熱室２１０内へ、酸素（Ｏ２）ガスおよび水素（Ｈ２）ガスが流される。水素および酸素ガスは発熱室２１０内で燃焼し、水蒸気（Ｈ２Ｏ）と酸素（Ｏ２）の混合物を形成し、これがアニール室２２０に供給される。
いくつかのケースでは、発熱室２１０内への水素および酸素の流量を、水素と酸素の分子比が２：１に近づくように、しかし２：１を超えないように調整することが望ましいことがある。すなわち、アニール室２２０に供給される混合物が、合理的な安全限界内において、できるだけ湿っていることが望ましい場合がある。いくつかのケースでは、水素／酸素比１．８：１または１．９：１を使用することができる。
図２Ｄを再び参照すると、ゲート絶縁層２６の形成後、ポリシリコン・ゲート２８を堆積させることができ、ポリシリコン・ゲート２８に例えばホウ素をドープすることができ、続いて、ゲート抵抗を低減させるためにメタライゼーション・プロセスを実施することができる。構造１０Ｄ上に、例えば二酸化シリコンの層間誘電体層３３が形成され、層間誘電体層３３は、ゲート２８および構造１０Ｄの露出部分を覆う。層間誘電体層３３にヴィアホールがあけられ、ｐ型エミッタ領域２２およびｎ型コネクタ領域２４に達するオーミック・コンタクトが形成される。ｐ型オーミック金属エミッタ・コンタクト３７として、Ａｌおよび／またはＡｌＳｉなどのＡｌベースの導電材料を堆積させることができ、ｎ型オーミック金属コンタクト３５として、Ｎｉおよび／またはＮｉ／ＳｉなどのＮｉベースの導電層を堆積させることができる。全てのコンタクトを急速熱アニール装置（ＲＴＡ）内で焼結させることができる。図１に示されているように、ｐ型エミッタ領域２２とｎ型コネクタ領域２４とを電気的に接続するために、層間誘電体層上に、厚いＴｉ／Ａｕ層などの金属オーバレイヤ３９を堆積させることができる。デバイス１０の裏面コンタクトとしてｎ型コレクタ・コンタクト３２が形成される。
アクティブエリアが０．４ｍｍ２の前述のプレーナＩＧＢＴを製造し、ゲートおよびコレクタに負電位を与えてオン状態およびブロッキング特性を評価した。最大ゲート・バイアスを約−２０Ｖとしたときの０．４ｍｍ２ＩＧＢＴの室温におけるオン状態特性が図４に示されている。ニー電圧は約−３Ｖであり、エミッタおよびコレクタ上の良好なオーム接触を示している。微分オン抵抗は８８ｍΩ×ｃｍ２であり、高電圧ＩＧＢＴに対して最も低い値である。このようなデバイスの電力損を３００Ｗ／ｃｍ２に設定すると、コレクタ電流密度は約５０Ａ／ｃｍ２である。この電流密度レベルで、コレクタの電圧降下は約−８．６５Ｖであり、これは、固有オン抵抗約１７３ｍΩ×ｃｍ２に対応する。
オン状態において、本発明の実施形態に基づくＩＧＢＴは正の温度係数を示すことができる。図５は、同じデバイスの２００℃におけるＩ−Ｖ特性を示す。ニー電圧は、−３Ｖのまま比較的に一定である。微分オン抵抗は、ゲート・バイアス−２０Ｖで約２５ｍΩ×ｃｍ２までさらに低下する。コレクタ電流密度５０Ａ／ｃｍ２において、コレクタの電圧降下は約−５．３０Ｖに低下し、これは、固有オン抵抗約１０６ｍΩ×ｃｍ２に対応する。高温におけるオン抵抗の低下は、現在使用されているＳｉＣ材料内のキャリア寿命が、ＩＧＢＴオン状態電流伝導能力に関する支配的因子であることを示している可能性がある。１０ｋＶクラスのＳｉＣ ＤＭＯＳＦＥＴと比較すると、本発明のいくつかの実施形態に基づくＩＧＢＴは、おそらくは不十分な抵抗率変調のため、室温においてより高い電圧降下を示す。しかし、高温では、電圧降下が、ＤＭＯＳＦＥＴの値よりも小さくなる。
図６は、同じデバイスの室温における電圧ブロッキング特性を示す。具体的には、ゲート電極をエミッタとともに接地し、空気中でのアーク放電を防ぐためＦｌｕｏｒｉｎｅｒｔに浸漬した前述のＩＧＢＴデバイスを試験した。図６に示されているように、ゲート・バイアス０Ｖで、９ｋＶのブロッキング電圧および約０．１ｍＡ／ｃｍ２未満の漏れ電流密度が達成された。デバイス端子周縁で破壊が起こり、このことは、より良好なエッジ端子設計によって、ドリフト層の厚さによって決定されるブロッキング電圧に近づく余地があることを示している可能性がある。
ＩＧＢＴとともに製造された水平４Ｈ−ＳｉＣ ｐ−ＭＯＳＦＥＴの正孔移動度およびＭＯＳしきい電圧の測定は、このＭＯＳＦＥＴデバイスが、室温で約６．５ｃｍ２／Ｖ−ｓのピーク・チャネル移動度および約−７．５Ｖのしきい電圧を有することを示す。このチャネル移動度は、１００℃で、最大値約８．２ｃｍ２／Ｖ−ｓに達し、しきい電圧は温度とともに低下する。
本発明の実施形態に基づくＩＧＢＴデバイスでスイッチング試験を実行した。このスイッチング試験には、図７に示されたクランプされた導スイッチング試験回路トポロジ（ｃｌａｍｐｅｄ Ｉｎｄｕｃｔｉｖｅ Ｓｗｉｔｃｈｉｎｇ Ｔｅｓｔ Ｃｉｒｃｕｉｔ ｔｏｐｏｌｏｇｙ）を使用した。高い伝導電流を達成するため、このスイッチング試験に使用したＩＧＢＴデバイス１０のアクティブエリアは４ｍｍ２としたが、試験デバイスのそのほかの設計は、前述の設計と同様である。この試験回路では、ＩＧＢＴ１０が、フリーホイーリング・ダイオードＤ１によってクランピングされた１．１ｍＨの誘導負荷Ｌ１に結合される。ダイオードＤ１は、ゼロ逆回復（ｚｅｒｏ ｒｅｖｅｒｓｅ ｒｅｃｏｖｅｒｙ）の２つの直列Ｃｒｅｅ ＣＳＤ１０１２０ ＳｉＣショットキー・ダイオードを含む。１つのＣＳＤ１０１２０ダイオードの定格は１２００Ｖおよび１０Ａであり、そのため、２つの直列のダイオードは、２４００Ｖのブロッキング能力を提供することができる。キャパシタＣ１は２μＦの静電容量を有し、４ｋＶまでの電圧を取り扱う能力を有する。ＩＧＢＴをオンにするために、電圧源Ｖｉｎからの０から−２０Ｖの負パルスを使用した。電源電圧Ｖｓｓは−５００Ｖである。
図８は、コレクタ電圧−５００Ｖでの２５℃におけるスイッチング波形を示す。図８では、水平軸が時間（５００ｎｓ／目盛）を示し、垂直軸が、ボルト（２００Ｖ／目盛）および電流（１Ａ／目盛）を示す。立下り時間ｔｆａｌｌは、ターンオフにおいて、コレクタ電流が、その２Ａであるピークの９０％から５％まで低下するのにかかる時間と定義される。立上り時間ｔｒｉｓｅは、ターンオンにおいて、コレクタ電流が、２Ａである電流ピークの５％から９０％まで上昇するのにかかる時間である。ターンオン遅延時間は、ゲート・バイアス−２０が印加されてから、コレクタ電流が２Ａピークへ上昇するまでの時間である。ターンオフ遅延時間は、ゲート・バイアスの除去から、コレクタ電流がゼロに向かって低下するまでの時間である。
表１は、さまざまな温度に対するスイッチング時間を示す。合計スイッチング時間は室温で約３５０ｎｓであり、２００℃では約４６０ｎｓに増大する。このＩＧＢＴは高速スイッチング能力を特徴とし、幅広い温度範囲にわたって高周波数で動作させることができる。合計スイッチング時間の支配的部分はターンオフ遅延時間である可能性があり、これは主に入力キャパシタによって決定される。
Figure 0005645404
本発明のいくつかの実施形態に基づくＳｉＣ ＩＧＢＴｓは、高電力および／または高温用途に適する可能性がある。本発明のいくつかの実施形態は、ｎ型４Ｈ−ＳｉＣ基板上の高電圧プレーナＩＧＢＴを提供する。いくつかの実施形態では、ゲート・バイアス約−２０Ｖにおいて、２５℃で約８８ｍΩ×ｃｍ２の微分オン抵抗が達成され、２００℃では約２４．８ｍΩ×ｃｍ２まで低下する。本発明の実施形態に基づくデバイスは、約９ｋＶのブロッキング電圧および約０．１ｍＡ／ｃｍ２以下の漏れ電流密度を示すことができる。室温で、正孔チャネル移動度約６．５ｃｍ２／Ｖ−ｓおよびしきい電圧−６．５Ｖが達成され、これらは伝導能力の向上につながる。誘導スイッチング試験は、本発明のいくつかの実施形態に基づくＩＧＢＴが、室温と高温の両方で高速スイッチング能力を示すことができることを示した。
本発明のいくつかの実施形態に基づくＩＧＢＴデバイスは低いオン状態抵抗を示すことができる。具体的には、埋込みチャネルの注入／再成長、熱酸化、注入物の高温活性化、および／または注入物活性化中の黒鉛カプセル封入のうちの１つまたは複数を使用することによって、高いチャネル移動度を達成することができる。本発明のいくつかの実施形態は、高いチャネル密度と低いＪＦＥＴ抵抗との間のより良好なトレードオフを有する最適化されたセル設計を提供することができる。さらに、本発明のいくつかの実施形態は、キャリア注入効率を向上させ、同時に所望のブロッキング能力を維持するように構成されたフィールド・ストッパ層を提供することができる。エピタキシャル・チャネル再成長によって、ならびに／または、高温アニールおよび／もしくは黒鉛カプセル封入を使用したしきい値調整／埋込みチャネル注入物の活性化によって、高いチャネル移動度を得ることができる。高い正孔キャリア濃度を得るために、Ｐ型エピタキシャル成長によって、Ｐ型エミッタからの高い多数キャリア注入を得ることができる。さらに、本発明のいくつかの実施形態は、ｎおよびｐ型材料上の低いオーム接触抵抗を提供することができる。
図面および明細書には、本発明の代表的な実施形態が開示されている。特定の用語が使用されるが、それらは、一般的かつ記述的な意味においてのみ使用されており、限定目的では使用されていない。本発明の範囲は以下の特許請求の範囲に記載されている。

Claims (5)

  1. 第１の導電型を有する基板と、
    前記第１の導電型とは反対の第２の導電型を有するドリフト層と、
    前記ドリフト層内にあって前記第１の導電型を有するウェル領域と、
    前記ドリフト層上にあって前記第２の導電型を有するエピタキシャル・チャネル調整層と、
    前記エピタキシャル・チャネル調整層から前記ウェル領域内へ延びるエミッタ領域であって、前記第２の導電型を有し、該エミッタ領域に隣接した前記ウェル領域内にチャネル領域を少なくとも部分的に画定するエミッタ領域と、
    前記チャネル領域上のゲート酸化物層と、
    前記ゲート酸化物層上のゲートと
    前記チャネル調整層から前記ウェル領域内へ延びる前記第１の導電型のコネクタ領域と、
    前記コネクタ領域上の第１のオーミック・コンタクトと、
    前記エミッタ領域上にあって、前記第１のオーミック・コンタクトとは異なる材料を含む第２のオーミック・コンタクトと、
    前記第１のオーミック・コンタクトと前記第２のオーミック・コンタクトとを電気的に接続した金属オーバレイヤと
    を含み、
    前記第１の導電型はｎ型であり、前記第２の導電型はｐ型であり、
    前記ドリフト層は前記ウェル領域に隣接したＪＦＥＴ領域を含み、及び、前記エミッタ領域は、前記ＪＦＥＴ領域から間隔を置いて配置され、かつ、該エミッタ領域と前記ＪＦＥＴ領域との間に前記チャネル領域を画定し、及び、前記ＪＦＥＴ領域は前記ドリフト層の残りの部分よりも高いドーパント濃度を有し、
    前記チャネル調整層は、０．１μｍから０．５μｍの厚さ、および１×１０ １６ ｃｍ −３ から５×１０ １８ ｃｍ −３ の正味ドーピング濃度を有する、
    絶縁ゲート・バイポーラ・トランジスタ。
  2. 前記第１のオーミック・コンタクトはニッケル・ベースの導電材料を含み、前記第２のオーミック・コンタクトはアルミニウム・ベースの導電材料を含む、請求項１に記載の絶縁ゲート・バイポーラ・トランジスタ。
  3. 前記エミッタ領域の底面から前記ウェル領域の底面までの距離は０．４５μｍ以上である、請求項１に記載の絶縁ゲート・バイポーラ・トランジスタ。
  4. 前記基板は炭化シリコン基板を含み、前記ドリフト層は、前記基板上の炭化シリコン・エピタキシャル層を含む、請求項１に記載の絶縁ゲート・バイポーラ・トランジスタ。
  5. ｎ型基板と、
    ｐ型ドリフト層と、
    前記ドリフト層内のｎ型ウェルと、
    前記ドリフト層上のｐ型チャネル調整層と、
    前記チャネル調整層から前記ｎ型ウェル内へ延びるｐ型エミッタ領域であって、該ｐ型エミッタ領域に隣接した前記ｎ型ウェル内にチャネル領域を少なくとも部分的に画定するｐ型エミッタ領域と、
    前記チャネル調整層から前記ｎ型ウェル内へ延びるｎ型コネクタ領域と、
    前記ｐ型エミッタ領域上の第１のオーミック・コンタクトと、
    前記ｎ型コネクタ領域上の第２のオーミック・コンタクトと、
    前記チャネル領域上のゲート酸化物層と、
    前記ゲート酸化物層上のゲートと、
    前記ゲート上にあって、前記第１のオーミック・コンタクトを露出させる第１の開口と、前記第２のオーミック・コンタクトを露出させる第２の開口とを含む層間誘電体層と、
    前記層間誘電体層上にあって、前記第１のオーミック・コンタクトと前記第２のオーミック・コンタクトとを電気的に接続する金属オーバレイヤと
    を含み、
    前記ドリフト層は前記ウェル領域に隣接したＪＦＥＴ領域を含み、及び、前記エミッタ領域は、前記ＪＦＥＴ領域から間隔を置いて配置され、かつ、該エミッタ領域と前記ＪＦＥＴ領域との間に前記チャネル領域を画定し、及び、前記ＪＦＥＴ領域は前記ドリフト層の残りの部分よりも高いドーパント濃度を有し、
    前記チャネル調整層は、０．１μｍから０．５μｍの厚さ、および１×１０ １６ ｃｍ −３ から５×１０ １８ ｃｍ −３ の正味ドーピング濃度を有する、
    トランジスタ。
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