CN1532943B - 碳化硅半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种碳化硅半导体器件及其制造方法，在使用碳化硅的半导体器件中，通过提高电极与层间绝缘膜之间的贴紧性来提高可靠性。在本发明的半导体器件中设置有：碳化硅衬底(1)、n型的高电阻层(2)、设置在高电阻层(2)的表面一层的阱区域(3)、设置在阱区域(3)内的p+接触区域(4)、设置在阱区域(3)中的p+接触区域(4)的两侧的源极区域(5)、设置在源极区域(5)上且由镍构成的第(1)源电极(8)、覆盖第(1)源电极(8)且由铝构成的第(2)源电极(9)、设置在被两个阱区域(3)夹着的高电阻层(2)上的栅极绝缘膜(6)、由铝构成的栅电极(10)、及覆盖第(2)源电极(9)和栅电极(10)上且由氧化硅膜构成的层间绝缘膜(11)。由于第(2)源电极(9)与层间绝缘膜(11)的贴紧性比第(1)源电极(8)好，因此层间绝缘膜(11)与源电极难以脱离。

Description

碳化硅半导体器件及其制造方法
技术领域
本发明涉及一种使用碳化硅半导体衬底的半导体器件，特别涉及被使用在大电流的碳化硅半导体功率器件。
背景技术
功率器件为流经大电流的半导体元件，在耐高压、且低损失方面引人注目。至今为止，以使用硅(Si)半导体的功率器件作为主流，近年来，使用碳化硅(SiC)半导体的功率器件倍受关注，有关它的研究正在进一步地发展。由于碳化硅半导体拥有比硅高一个数量级的绝缘破坏电场，因此即使使PN结和肖脱基结的耗尽层较薄，也能够维持逆向耐压。所以，为了能够使器件厚度较薄、掺杂质浓度较高，碳化硅作为导通电阻低、耐高压、低损失的功率器件的材料倍受瞩目。
图9为示出了以往的碳化硅半导体装置的例子的二重注入型MOSFET的结构剖面图。如图9所示，以往的碳化硅半导体装置，在由低电阻的碳化硅构成的衬底101上，将比衬底101的电阻高的高电阻层102进行外延生长。通过选择性地对高电阻层102的表面注入离子，形成p型阱区域103，通过对其内部注入离子，形成高浓度的n型源极区域105、及位于被源极区域105包围的区域的p型的p+接触区域104。
在被两个阱区域103夹着的高电阻层102上，及在该两个阱区域103内的源极区域105的端部上，形成由热氧化膜构成的栅极绝缘膜106。在栅极绝缘膜106上形成栅电极109。在p+接触区域104上及位于其两端的源极区域105的端部上，设置有与p+接触区域104欧姆接触的源电极108。并且，在衬底101背面的整个面上设置有与衬底101欧姆接触的漏电极107。
在高电阻层102、p型阱区域103、p+接触区域104及源极区域105之上沉积层间绝缘膜110。在层间绝缘膜110设置有到达源电极108及栅电极109的接触孔，在层间绝缘膜110上设置有由厚度2μm的铝构成，埋入接触孔的源电极上部布线111及栅电极上部布线112。以上这样的结构，例如在专利文献1中被明确指出。
通常使用镍和硅化镍或它们的混合物作为源电极108。这是因为镍和硅化镍具有与n型碳化硅较易欧姆接触的特性。作为该结构的例子，在非专利文献1中明确指出通过使用镍作为n型的碳化硅半导体的源电极或漏电极，在氩和氮等惰性气体环境中，进行900℃以上的热处理，来获得欧姆特性的方法。并且，通常使用厚度为1μm左右的氧化硅膜作为层间绝缘膜110。是因为氧化硅的绝缘破坏电压高，且能够容易地通过CVD等制膜。
但是，在前述结构的半导体装置中，在沉积层间绝缘膜110时，由于构成源电极108的镍与为层间绝缘膜110的氧化硅的贴紧性不好，产生源电极上的氧化硅脱落的不良现象。针对这种不良现象，例如在专利文献2，在进行为了给镍和氧化硅形成抗蚀掩模，且在层间绝缘膜形成接触孔的蚀刻工序中，进行过蚀刻，来形成其宽度比抗蚀掩模的开口宽度更大的接触孔。然后，通过使用同一个抗蚀掩模在接触孔埋入镍，来在接触孔的侧壁与镍膜之间设置缝隙。
并且，在专利文献3中明确指出通过在氧化硅与镍布线之间设置势垒金属，来防止镍布线脱落的方法。
《专利文献1》特开平11-297712号公报
《专利文献2》特开2002-093742号公报
《专利文献3》特开平10-125620号公报
《非专利文献1》大野俊之、〔SiC的元件形成工艺技术的现状〕、电子情报通信学会论文志、电子情报通信学会、1988年1月、第J81-C-Ⅱ卷、第1号、p.128-133
但是，使用在接触孔与源电极之间设置缝隙的方法会产生水分较易被该缝隙吸收、且降低机械强度的不良现象。而且，使用设置势垒金属的方法，为了在镍电极与衬底之间形成欧姆结，在形成层间绝缘膜后进行1000℃左右的热处理，使在接触孔内与层间绝缘膜接触的镍和层间绝缘膜产生反应，也会产生损坏可靠性的不良现象。
发明内容
本发明的目的在于：通过研究防止产生不良现象，提高电极与层间绝缘膜之间的贴紧性的方法，来提供一种可靠性高的半导体器件。
本发明的碳化硅半导体器件包括：由碳化硅构成的半导体层；设置在前述半导体层上的电极；设置在前述电极上的层间绝缘膜；及贯穿前述层间绝缘膜、且到达前述电极的布线。前述电极具备：与前述半导体层接触的第1电极部；及介于前述第1电极部与前述层间绝缘膜之间的第2电极部。这里，最好第2电极部由与层间绝缘膜的贴紧性比第1电极部好的材料构成。
这样一来，由于能够使第2电极部与层间绝缘膜接触，因此即使第1电极部和层间绝缘膜的贴紧性较差时，也能够使层间绝缘膜难以脱落，难以产生破损。并且，在该结构中，由于在电极与层间绝缘膜之间不产生缝隙，因此不会产生水分被该缝隙吸收、降低机械强度的不良现象。
这里，最好前述第2电极部覆盖着前述第1电极部的上面及侧面，此时，由于层间绝缘膜与第1电极部完全不接触，因此能够更进一步地提高贴紧性。
前述第1电极部也可以与前述半导体层欧姆接触。
前述第1电极部也可以包含Ni(镍)。在这些情况下，由于能够形成与由碳化硅构成的半导体层较好的欧姆接触，因此能够实现较低的接触电阻。
前述第2电极部最好包含Al(铝)、Ti(钛)及Cr(铬)中的至少一种，前述层间绝缘膜最好由氧化硅构成。此时，由于Al(铝)、Ti(钛)及Cr(铬)与氧化硅的贴紧性好，因此能够得到很好的效果。
也可以在前述半导体层的上方设置栅电极。
前述第2电极部也可以由与前述栅电极一样的材料构成，此时，不用增加制造工序，就能够得到本发明的结构。
本发明的碳化硅半导体器件也可以是二重注入型MOSFET。在此时的具体结构中，前述半导体层为含有第1导电型杂质的高电阻层，该碳化硅半导体器件还包括：设置在前述半导体层的下面，且第1导电型杂质浓度比前述半导体层高的半导体衬底；设置在前述高电阻层中的上部，含有第2导电型杂质的多个阱区域；设置在前述阱区域中的上部的第2导电型的接触区域；设置在前述多个阱区域上部中的前述接触区域的两侧的第1导电型的源极区域；设置在位于前述高电阻层中的前述多个阱区域之间的区域上方的栅极绝缘膜；及设置在前述半导体衬底下面的漏电极。前述电极为设置在前述接触区域上及前述源极区域的一部分上的源电极，前述栅电极设置在前述栅极绝缘膜上。
二重注入型MOSFET为累积型时，在前述高电阻层中的上部，还设置有累积沟道层，前述栅极绝缘膜设置在前述累积沟道层上。
并且，本发明的碳化硅半导体器件也可以是沟渠型MOSFET。在此时的具体结构中，前述半导体层为含有第2导电型杂质的底层，该碳化硅半导体器件还包括：设置在前述半导体层的下面、含有第1导电型杂质的漂移层；设置在前述漂移层下面的半导体衬底；贯穿前述底层到达前述漂移层的沟渠；设置在前述沟渠侧面的栅极绝缘膜；设置在前述底层中的上部的第2导电型的接触区域；设置在前述底层上部中的前述接触区域两侧的源极区域；及设置在前述半导体衬底下面的漏电极。前述电极为设置在前述接触区域上及前述源极区域的一部分上的源电极，前述栅电极设置在前述栅极绝缘膜上。
并且，本发明的碳化硅半导体器件也可以是横型MOSFET。在此时的具体结构中，前述半导体层为含有第2导电型杂质的底层，该碳化硅半导体器件还包括：设置在前述底层下面的半导体衬底；设置在前述底层的上部、相互分离的第1导电型的源极区域及漏极区域；及设置在位于前述底层中的前述源极区域与前述漏极区域之间的区域上的栅极绝缘膜。前述电极为设置在前述源极区域上的源电极、或者设置在前述漏极区域上的漏电极，前述栅电极设置在前述栅极绝缘膜上。
并且，本发明的碳化硅半导体器件也可以是MESFET。在此时的具体结构中，前述半导体层为含有第1导电型杂质的漂移层，该碳化硅半导体器件还包括：设置在前述漂移层下面的半导体衬底；设置在前述漂移层的上部相互分离的第1导电型的源极区域及漏极区域。前述电极为设置在前述源极区域上的源电极、或者设置在前述漏极区域上的漏电极，前述栅电极设置在位于前述漂移层中的前述源极区域及前述漏极区域之间的区域上。
并且，本发明的碳化硅半导体器件也可以是静电诱导型晶体管。在此时的具体结构中，前述半导体层为含有第1导电型杂质、且拥有台子的漂移层，该碳化硅半导体器件还包括：设置在前述漂移层下面的半导体衬底；及设置在前述漂移层中的前述台子的上部的第1导电型的源极区域。前述电极为设置在前述漂移层中的前述台子的上面、与前述源极区域相互接触的源电极，前述栅电极设置在前述漂移层中的前述台子的侧面上及位于前述台子的两侧的部分。
前述碳化硅半导体器件也可以是JFET。在此时的具体结构中，前述半导体层为含有第1导电型杂质的漂移层，该碳化硅半导体器件还包括：设置在前述漂移层下面的半导体衬底；设置在前述漂移层上部中的一部分上的第1导电型的源极区域；及设置在前述漂移层上部中的前述源极区域的两侧、与前述源极区域相互分离的第2导电型的栅极区域。前述电极为设置在前述源极区域上的源电极，前述栅电极设置在前述栅极区域上。
本发明的碳化硅半导体器件的制造方法为具备这样一种元件的碳化硅半导体器件的制造方法，该元件拥有由碳化硅构成的半导体层、及设置在前述半导体层上的电极，该制造方法包括：在前述半导体层上，形成成为前述电极的一部分的第1电极部的工序(a)；在前述工序(a)之后，形成至少覆盖前述第1电极部中的一部分、成为前述电极的一部分的第2电极部的工序(b)；在前述工序(b)之后，在前述半导体层上，形成覆盖前述电极的层间绝缘膜的工序(c)；在前述工序(c)之后，形成贯穿前述层间绝缘膜、到达前述电极的孔的工序(d)；及在前述工序(d)之后，通过用导电体埋入前述孔，形成布线的工序(e)。
这样一来，由于能够使第2电极部与层间绝缘膜相互接触，因此使用该制造方法获得的半导体器件，即使由第1电极部与层间绝缘膜的贴紧性不好的材料构成，层间绝缘膜也难以脱落，难以产生破损。并且，使用该制造方法获得的半导体器件，由于在电极与层间绝缘膜之间不产生缝隙，因此不会产生水分被该缝隙吸收，降低机械强度的不良现象。并且，为了使第1电极部与半导体层欧姆接触，有必要在形成第1电极部后，进行高温下的热处理。至今为止，有在形成层间绝缘膜后形成电极进行热处理的时候，此时，会产生在热处理时电极与层间绝缘膜反应的不良现象。但是，由于本发明能够在形成层间绝缘膜的工序(c)之前预先结束前述热处理，因此能够回避这种不良现象。
在前述工序(b)中，在形成至少覆盖前述第1电极部中的一部分、在前述半导体层的上方延伸的导体膜后，通过将前述导体膜进行图案化，能够同时形成前述第2电极部和栅电极。通过这样的方法形成第2电极部，与以往相比，能够不增加工序数，就获得本发明的半导体器件。
在前述工序(b)中，最好形成完全覆盖前述第1电极部的上面及侧面的前述第2电极部，此时，由于第1电极部与层间绝缘膜不接触，因此能够更进一步地提高贴紧性。并且，由于在层间绝缘膜形成孔时，第1电极部的上面被第2电极部覆盖，因此能够防止第1电极部被除去。
前述第1电极部也可以含有镍。在这些情况下，由于能够形成与由碳化硅构成的半导体层较好的欧姆接触，因此能够实现较低的接触电阻。
最好前述第2电极部至少包含Al(铝)、Ti(钛)及Cr(铬)中的一种，最好前述层间绝缘膜由氧化硅构成。此时，由于Al(铝)、Ti(钛)及Cr(铬)与氧化硅的贴紧性较好，因此能够获得较好的效果。
前述元件也可以是二重注入型MOSFET、沟渠型MOSFET、横型MOSFET、MESFET、静电诱导型晶体管、或JFET。
(发明的效果)
由于根据本发明，能够使碳化硅层与电极之间保持较低的接触电阻，同时，能够提高电极与层间绝缘膜之间的贴紧性，因此能够提供可靠性高的碳化硅半导体器件。
附图的简单说明
图1为示出了本发明的第1实施例所涉及的反转型的二重注入型MOSFET的结构的剖面图。
图2(a)～图2(i)为示出了在本发明的第1实施例中的半导体器件的制造工序的剖面图。
图3为示出了本发明的第2实施例所涉及的累积型的二重注入MOSFET的结构的剖面图。
图4为示出了本发明的第3实施例所涉及的沟渠MOSFET的结构的剖面图。
图5为示出了本发明的第4实施例所涉及的横型MOSFET的结构的剖面图。
图6为示出了本发明的第5实施例所涉及的MESFET的结构的剖面图。
图7为示出了本发明的第6实施例所涉及的静电诱导型晶体管的结构的剖面图。
图8为示出了本发明的第7实施例所涉及的JFET的结构的剖面图。
图9为示出了是以往的碳化硅半导体器件的例子的二重注入型MOSFET的结构的剖面图。
符号的说明
1-碳化硅衬底；2-高电阻层；3-阱区域；4-接触区域；
5-源极区域；6-栅极绝缘膜；7-漏电极；8-第1源电极；
9-第2源电极；10-栅电极；11-层间绝缘膜；12-接触孔；
13-源电极上部布线；14-栅电极上部布线；15-累积沟渠层；
15-累积型沟渠层；16-铝膜；17-抗蚀图案；21-衬底；
22-漂移层；23-底层；24-源极区域；25-接触区域；
26-栅极绝缘膜；27-栅电极；28-漏电极；29-第1电极；
30-第2电极；31-层间绝缘膜；32-上部布线；33-接触孔；
34-半导体层；35-沟渠；41-衬底；42-p型底层；43-漂移层；
44-源极区域；45-漏极区域；46-栅极绝缘膜；47-栅电极；
48-第1电极；49-第2电极；50-第1电极；51-第2电极；
52-层间绝缘膜；53-源电极垫片；54-漏电极垫片；
55-栅电极垫片；56a、56b、56c-接触孔；57-底电极；
61-衬底；62-漂移层；63-源极区域；64-漏极区域；
65、67-第1电极；66、68、70-第2电极；69-栅电极；
71-层间绝缘膜；72-源电极垫片；73-漏电极垫片；
74-栅电极垫片；75a-接触孔；78a-接触孔；79-栅电极垫片；
80-漏电极；81-衬底；82-漂移层；83-源极区域；
84-第1源电极；85-第2源电极；86-栅电极；87-台子；
88-层间绝缘膜；89-源电极垫片；90-漏电极；91-衬底；
92-漂移层；93-源极区域；94-栅区域；95-第1电极；
96-第2电极；97-栅电极；98-层间绝缘膜；
99a-源电极垫片；99b-栅电极垫片；100a-接触孔；
具体实施方式
(第1实施例)
以下，参照附图，对为本发明所涉及的碳化硅半导体器件的一例的二重注入型MOSFET进行详细说明。图1为示出了本发明的第1实施例所涉及的反转型的二重注入型MOSFET的结构的剖面图。
如图1所示，在本实施例的二重注入型MOSFET中，在n型掺杂质浓度为1×1018cm-3以上的低电阻的碳化硅衬底1上，层积n型掺杂质浓度为1×1015cm-3～1×1016cm-3的高电阻层2。在高电阻层2的表面一层设置有例如p型掺杂质浓度为1×1016cm-3到1×1017cm-3的阱区域3，在阱区域3的内部，设置有p型掺杂质浓度为1×1018cm-3以上的p+接触区域4、及n型掺杂质浓度为1×1019cm-3左右的源极区域5。
在p+接触区域4和位于p+接触区域4的两侧的源极区域5的一部分上，设置有与p+接触区域4及源极区域5欧姆接触、且由镍和硅化镍构成的第1源电极8。并且，层积由铝构成的第2源电极9，使其覆盖第1源电极8的侧面及上面。这里，第2源电极9也可以不完全地覆盖第1源电极8的上面。也就是说，只要介于第1源电极8和层间绝缘膜11之间，使其不直接接触就行。
与层间绝缘膜11的贴紧性较好的金属被选为第2源电极9的材料。当前述的层间绝缘膜11为氧化硅时，最好使用铝、钛或铬作为第2源电极9。即使是这以外的材料，如果与层间绝缘膜11的贴紧性比第1源电极8好的话，也能够获得本发明的效果。
在碳化硅衬底1背面的整个面上，设置有与碳化硅衬底1欧姆接触的由镍构成的漏电极7。
在被两个阱区域3夹着的高电阻层2上、及在该两个阱区域3中的源极区域5的端部上设置有栅极绝缘膜6。并且，在栅极绝缘膜6上设置有由铝构成的栅电极10。
在高电阻层2、阱区域3、源极区域5及p+接触区域4上沉积层间绝缘膜11。在层间绝缘膜11上设置有到达第2源电极9及栅电极10的接触孔12。并且，在层间绝缘膜11上设置有埋入接触孔12的、厚度为2μm的由铝构成的源电极上部布线13及栅电极上部布线14。
在图1所示的半导体器件中，电流从源电极上部布线13经过第2源电极9及第1源电极8流入源极区域5，通过在栅电极10下形成的沟渠，经过高电阻层2及碳化硅衬底1流入漏电极7。
其次，一边参照图2(a)～图2(i)，一边对图1所示的碳化硅半导体器件的制造方法加以说明。图2(a)～图2(i)为示出了在本发明的第1实施例中的半导体器件的制造工序的剖面图。
首先，在图2(a)所示的工序中，拥有从(0001)面向<11-20>方向倾斜8度的主面，备有n型掺杂质浓度为1×1018cm-3～5×1019cm-3的碳化硅衬底1，在该衬底上使n型高电阻层2只外延生长10μm以上的厚度。
其次，例如，通过用硅烷(SiH4)和丙烷(C3H8)作为原料气体，用氢(H2)作为载流子气体，用氮(N2)气作为杂质气体，进行热CVD，使掺杂质浓度比碳化硅衬底1低的高电阻层2外延生长。例如，如果制造600V耐压的MOSFET，则最好高电阻层2的掺杂质浓度为1×1015cm-3～1×1016cm-3，厚度为10μm以上。
其次，在图2(b)所示的工序，通过CVD法，在高电阻层2上，沉积厚度为3μm的由氧化硅膜构成的注入屏蔽(无图示)，且通过光刻及干刻，形成开口(无图示)。然后，为了降低注入的缺陷，通过将衬底保持在500℃以上的高温中，从注入屏蔽(无图示)上进行铝或硼的离子注入，在高电阻层2的上部形成p型的阱区域3。阱区域3的掺杂质浓度通常为从1×1015cm-3左右到1×1017cm-3的范围，其深度为不会使漏极侧的沟渠厚度变薄的1μm左右。然后，通过氟酸除去注入屏蔽。
接着，通过在衬底上形成拥有露出阱区域3的表面一层的一部分的开口的屏蔽(无图示)，注入p型离子，来形成厚度为300nm、掺杂质浓度为1×1018cm-3以上的p+接触区域4。通过使该p+接触区域4的杂质浓度比阱区域3的杂质浓度高，来使p+接触区域4与其后形成的电极较易欧姆接触。其次，在氩等惰性气体中，在1700℃左右的温度下，进行30分钟的活性化退火处理。
其次，在图2(c)所示的工序中，在衬底上，沉积厚度为1μm的、由氧化硅膜构成的注入屏蔽(无图示)，通过光刻及干刻，在位于阱区域3中的p+接触区域4周围的部分上形成开口(无图示)。并且，为了降低注入缺陷，通过在将衬底温度保持在500℃以上的高温的状态下，进行氮或磷的离子注入，来形成深度为300nm、掺杂质浓度为1×1019cm-3的源极区域5。然后，通过氟酸除去注入屏蔽，在氩等惰性环境中，在1700℃左右的温度下，进行30分钟的活性化退火处理。
其次，在图2(d)所示的工序中，将衬底保持在石英管内，且在将石英管内保持在1100℃温度的状态下，以2.5SLM(1/s)的流量导入气态的氧，进行3小时的热氧化。这样一来，使高电阻层2的表面上生长厚度为大约40nm的氧化硅膜作为栅极绝缘膜6。
其次，在图2(e)所示的工序中，在衬底的背面上蒸镀厚度为200nm的由镍构成的漏电极7。并且，通过利用光刻及氟酸蚀刻除去栅极绝缘膜6中的一部分，来使p+接触区域4及源极区域5的表面一部分露出。然后，形成与p+接触区域4及源极区域5的一部分的两边接触的、由镍构成的第1源电极8。
然后，为了获得第1源电极8及漏电极7的欧姆性，在氮等惰性气体环境中，在1000℃左右的温度下，进行2分钟的热处理。通过该热处理，镍与碳化硅产生反应，使镍的一部分或全部成为硅化镍。
其次，在图2(f)所示的工序中，在衬底上蒸镀覆盖栅极绝缘膜6及第1源电极8的厚度为200nm的铝膜16。然后，在铝膜16上，通过进行一般的光刻，形成覆盖栅极绝缘膜6及第1源电极8上的抗蚀图案17。
这里，若考虑形成第2源电极9的光刻的位置精度的话，最好第2源电极9在制作上至少比第1源电极8宽1μm以上。这样一来，即使位置偏了1μm，也能够用第2源电极9覆盖第1源电极8的上面及侧面。
其次，在图2(g)所示的工序中，通过使用氯系气体的RIE将铝膜16(图2(f)所示)图案化。这样一来，在栅极绝缘膜6上形成栅电极10，同时，形成完全地覆盖由与栅电极10具有相同材料的铝构成的第1源电极8的上面及侧面的第2源电极9。
其次，在图2(h)所示的工序中，在衬底上形成覆盖第2源电极9及栅电极10的、厚度为1μm的由氧化硅膜构成的层间绝缘膜11。然后，通过进行使用CF4和CHF3等氟化碳系气体的RIE，对层间绝缘膜11形成到达第2源电极9及栅电极10的接触孔12。此时，为第2源电极9及栅电极10的材料的铝起着蚀刻停止的作用。
其次，在图2(i)所示的工序中，通过进行溅射法等，在层间绝缘膜11上形成厚度为2μm的铝膜(无图示)。然后，通过进行通常的湿蚀刻，将铝膜图案化，形成埋入接触孔12的、在层间绝缘膜11上延伸的上部布线(源电极上部布线13及栅电极上部布线14)。源电极上部布线13连接在多个元件的源电极(无图示)，栅电极上部布线14连接在多个元件的栅电极(无图示)。
本实施例通过用镍形成第1源电极8，能够使其与源极区域5的接触电阻为1×10-5Ω·cm2以下。同时，通过使第2源电极9介于第1源电极8和层间绝缘膜11之间，能够使贴紧性差的第1源电极8的镍和层间绝缘膜11的氧化硅膜不接触。并且，由于构成第2源电极9的铝、钛或铬与氧化硅膜的贴紧性好，因此能够使其难以从层间绝缘膜11脱落，也能够使其难以产生破损。并且，由于该结构在第2源电极9和层间绝缘膜11之间不产生缝隙，因此不会产生水分被该缝隙吸收，降低机械强度的不良现象。
并且，为了使第1源电极8与源极区域5欧姆接触，有必要在形成第1源电极8后进行高温下的热处理。以往，有在形成层间绝缘膜后形成源电极进行热处理的时候，此时，在热处理时会产生源电极的镍与层间绝缘膜和栅极绝缘膜产生反应的不良现象。但是，由于本发明在形成层间绝缘膜11的工序之前预先结束前述的热处理，因此能够回避这种不良现象。
并且，由于能够在与栅电极10的同一个工序中形成第2源电极9，因此与以往相比不需增加工序数和制造成本。
并且，在将铝膜16图案化形成第2源电极9时，成为第2源电极9的区域上被抗蚀图案覆盖。因此，第2源电极9的表面不会因蚀刻剂被腐蚀污染。
并且，由于对层间绝缘膜11形成接触孔12时，第1源电极8的上面被第2源电极9覆盖，因此能够防止第1源电极8被除去。
另外，本实施例采用了铝作为栅电极10的材料，也可以在本发明中使用其它的金属材料。具体地说，最好是氟化碳系气体的RIE的蚀刻率小，且为与氧化硅膜的贴紧性较好的金属，例如也可以是铜。一般地说，由于铜难以进行RIE的蚀刻，因此例如可以使用以三氯化铁水溶液等作为蚀刻剂的湿蚀刻来形成栅电极10。
并且，本实施例示出了n沟道MOSFET的例子，本发明也能够适用于在p型碳化硅衬底上，使p型高电阻层外延生长形成n型阱区域的p沟道MOSFET。此时也能够获得同样的效果。
(第2实施例)
前述第1实施例以反转型二重注入MOSFET为例加以了说明，本实施例以累积型二重注入MOSFET为例进行说明。图3为示出了本发明的第2实施例所涉及的累积型二重注入MOSFET的结构的剖面图。
本实施例与第1实施例的不同之处在于：在栅极绝缘膜6和高电阻层2、及阱区域3之间设置累积沟道层15。由于碳残留在碳化硅半导体的热氧化膜上，因此在栅极绝缘膜6与由碳化硅构成的高电阻层2的界面上存在很多缺陷，沟道移动度较低。但是，在为累积型MOSFET时，由于在距界面的距离比反转型MOSFET远的区域使电流流过，因此提高了沟道移动度。以下进行详细说明。
如图3所示，在本实施例的二重注入型MOSFET中，在n型掺杂质浓度为1×1018cm-3以上的低电阻的碳化硅衬底1上，层积n型掺杂质浓度为1×1015cm-3～1×1016cm-3的高电阻层2。在高电阻层2的表面一层设置有n型掺杂质浓度为1×1016cm-3～5×1017cm-3、深度为0.2μm左右的累积沟道层15。这种累积沟道层15使用与高电阻层2相同的热CVD等方法，形成在含有阱区域3的高电阻层2的表面一层的整个面上。
并且，在高电阻层2的表面一层的一部分上设置有例如p型掺杂质浓度为1×1016cm-3～1×1018cm-3的阱区域3，在阱区域3的内部设置有p型掺杂质浓度为1×1018cm-3以上的源极区域5、及位于被源极区域5包围的区域且p型掺杂质浓度为1×1019cm-3左右的p+接触区域4。
在p+接触区域4和位于p+接触区域4的两侧的源极区域5的一部分上，设置有与p+接触区域4及源极区域5欧姆接触、且由镍或硅化镍构成的第1源电极8。并且，层积由铝构成的第2源电极9，使其覆盖第1源电极8的侧面及上面。这里，第2源电极9也可以不完全地覆盖第1源电极8的上面。也就是说，只要介于第1源电极8和层间绝缘膜11之间，使其不直接接触就行。
与层间绝缘膜11的贴紧性较好的金属被选为第2源电极9的材料。当前述层间绝缘膜11为氧化硅时，最好使用铝、钛或铬作为第2源电极9。即使是这以外的材料，如果与层间绝缘膜11的贴紧性比第1源电极8好的话，也能够获得本发明的效果。
在碳化硅衬底1背面的整个面上，设置有与碳化硅衬底1欧姆接触的由镍构成的漏电极7。
在被两个阱区域3夹着的累积沟道层15上、及在该两个阱区域3的一部分上设置有栅极绝缘膜6。并且，在栅极绝缘膜6上设置有由铝构成的栅电极10。
在累积型沟道层15及阱区域3上沉积层间绝缘膜11。在层间绝缘膜11设置有到达第2源电极9及栅电极10的接触孔12。并且，在层间绝缘膜11上设置有埋入接触孔12的、厚度为2μm的由铝构成的源电极上部布线13以及栅电极上部布线14。源电极上部布线13连接在多个元件的源电极(无图示)，栅电极上部布线14连接在多个元件的栅电极(无图示)。
在图3所示的半导体器件中，电流从源电极上部布线13通过第2源电极9及第1源电极8流入源极区域5，经过栅电极10下的累积型沟道层15，通过高电阻层2及碳化硅衬底1流入漏电极7。
由于本实施例加上与第1实施例所获得的相同的效果，能够更进一步地提高沟道移动度，因此能够更进一步地降低导通电阻。
另外，在前述说明中，以均匀地分布n型的杂质的方法作为累积沟道层15的例子加以了说明，本实施例也可以使用层积极薄且高浓度的掺杂质层和不掺杂质层的方法来代替它。其具体结构如下，具备：厚度为10nm且掺杂质浓度为5×1017cm-3～5×1018cm-3的掺杂质层、及厚度为40nm左右且不刻意进行掺杂质的不掺杂质层。若使用这种层积作为沟道层，由于由掺杂质层提供的载流子经过结晶性较高的不掺杂质层，因此在提高移动度方面更具有效果。
并且，虽然本实施例示出了n沟道MOSFET的例子，但本发明也能够适用于在p型碳化硅衬底上使p型高电阻层外延生长、形成n型阱区域的p沟道MOSFET，此时也能够获得同样的效果。
(第3实施例)
本实施例对沟渠型MOSFET加以说明。图4为示出了本发明的第3实施例所涉及的沟渠型MOSFET的结构的剖面图。
如图4所示，本实施例的沟渠型MOSFET拥有从(0001)面倾斜8度的主面，设置有半导体层34，该半导体层34具备：在由低电阻的n型4H-SiC构成的衬底21上有由n型SiC构成的漂移层22、及由p型SiC构成的底层23。例如，在600V耐压的MOSFET的情况下，使漂移层22的载流子浓度为1×1015cm-3～1×1016cm-3、厚度为6μm～20μm。并且，使底层23的载流子浓度为5×1015cm-3～1×1016cm-3、厚度为2μm～5μm。
在半导体层34的一部分上设置有贯穿底层23、且到达漂移层22的沟渠35，在沟渠35的底面及侧壁上，形成由热氧化膜构成的厚度为40nm左右的栅极绝缘膜26。并且，形成埋入在沟渠35的表面所形成的栅极绝缘膜26的内部、由低电阻的多晶硅和金属构成的栅极电极27。
并且，在位于两个沟渠35之间的各个底层23的中央部，设置有含有浓度为1×1019cm-3以上的p型杂质、且深度为0.3μm的接触区域25。并且，在接触区域25的两侧设置有与沟渠35内的栅极绝缘膜26接触、含有浓度为1×1018cm-3～1×1020cm-3的N型杂质、深度为0.3μm的源区域24。
在接触区域25上及位于其两侧的源极区域24上设置有厚度为100nm的由镍构成的第1电极29。这里，通过在沉积第1电极29后，在1000℃左右的温度下进行RTA，能够使第1电极29与源极区域24欧姆接触。并且，通过增加接触区域25中含有的p型杂质的浓度，能够使第1电极29的镍与接触区域25欧姆接触。
并且，在从第1电极29上的端部到侧面上设置有厚度为150nm的由铝构成的第2电极30。这里，最好第2电极30介于第1电极29与层间绝缘膜31之间，使第1电极29和位于其上方的层间绝缘膜31不直接接触。当然，如第1及第2实施例所述，即使在本实施例的半导体器件中，第2电极30也可以覆盖第1电极29的整个上面。
与层间绝缘膜31的贴紧性较好的金属被选为第2电极30的材料。当前述层间绝缘膜31为氧化硅时，最好使用铝、钛或铬作为第2电极30。即使是这以外的材料，若是与层间绝缘膜31的贴紧性比与第1电极29好的材料，也能够获得本发明的效果。
并且，在半导体层34上设置有覆盖第2电极30和栅电极27的、由CVD氧化膜构成的厚度为1.5μm的层间绝缘膜31。在层间绝缘膜31设置有到达第2电极30上的接触孔33，并且，在层间绝缘膜31上设置有埋入接触孔33、厚度为3μm的由铝构成的上部布线32。
并且，虽然在图4所示的剖面上没有表示，在层间绝缘膜31也设置有到达栅电极27的接触孔(无图示)，该接触孔通过上部布线32与设在层间绝缘膜31上的栅电极垫片(无图示)电性地连接。
在衬底21的背面上形成厚度为200nm的由镍构成的漏电极28。这里，通过在设置漏电极28后，在1000℃的温度下进行RTA，能够使衬底21与漏电极28欧姆接触。
本实施例通过用镍形成第1电极29，能够使其与源极区域24的接触电阻为1×10-5Ω·cm2以下。同时，通过使第2电极30介于第1电极29和层间绝缘膜31之间，能够使贴紧性不好的第1电极29的镍和层间绝缘膜31的氧化硅膜不接触。并且，由于构成第2电极30的铝、钛或铬与氧化硅膜的贴紧性好，因此能够使氧化硅膜难以从层间绝缘膜31脱落，能够使层间绝缘膜31难以产生破损。并且，该结构由于在第2电极30与层间绝缘膜31之间不产生缝隙，因此不会产生水分被该缝隙吸收，降低机械强度的不良现象。
(第4实施例)
本实施例对横型MOSFET加以说明。图5为示出了本发明的第4实施例所涉及的横型MOSFET的结构的剖面图。
如图5所示，本实施例的横型MOSFET拥有从(0001)面倾斜8度的主面，在由低电阻的n型4H-SiC构成的衬底41上层积载流子浓度为1×1015cm-3～1×1016cm-3、厚度为5μm的p型底层42。
在衬底41的背面上设置有厚度为200nm的由铝构成的底电极57。这里，通过在设置底电极57后，在1000℃左右的温度下进行RTA，能够使衬底41与底电极57欧姆接触。
在p型底层42的表面一层设置有相互分离的n型杂质浓度为1×1018cm-3以上、深度为0.3μm的源极区域44及漏极区域45。并且，在位于源极区域44及漏极区域45之间的p型底层42上设置有与漏极区域45邻接的漂移层43。漂移层43具有1×1014cm-3～1×1016cm-3的n型杂质浓度，其深度与漏极区域45相同。由于通过设置漂移层43能够缓和漏极区域45附近的高电场，因此能够提高耐压性。
在位于p型底层42中的源极区域44和漏极区域45之间的区域上、及源极区域44的一部分和漏极区域45的一部分上，设置有厚度为40nm的由热氧化膜构成的栅极绝缘膜46。在栅极绝缘膜46上设置有由低电阻的多晶硅、金属或金属化合物构成的栅电极47。
在源极区域44上设置有厚度为100nm的由镍构成的第1电极48，在漏极区域45上也同样地设置有厚度为100nm的由镍构成的第1电极50。这里，通过在形成第1电极48、50后，进行1000℃左右的RTA，能够使第1电极48、50与源极区域44及漏极区域45欧姆接触。
并且，在第1电极48的上面及侧面上设置有覆盖第1电极48的厚度为150nm的第2电极49，在第1电极50的上面及侧面上也同样地设置有厚度为150nm的第2电极51。这里，第2电极49、51也可以不完全地覆盖第1电极48、50。也就是说，只要是介于它们之间使第1电极48、50与层间绝缘膜52不直接接触就行。
与层间绝缘膜52的贴紧性较好的金属被选为第2电极49、51的材料。当前述层间绝缘膜52为氧化硅时，最好使用铝、钛或铬作为第2电极49、51的材料。即使是这以外的材料，若是与层间绝缘膜52的贴紧性比第1电极48、50好，也能够获得本发明的效果。
在p型底层42上设置有覆盖第2电极49、51及栅电极47的、厚度为1.5μm的由氧化硅构成的层间绝缘膜52。
在层间绝缘膜52设置有到达第2电极49、51及栅电极47的接触孔56a、56b、56c，在层间绝缘膜52上设置有埋入各个接触孔56a、56b、56c，厚度为3μm的由铝构成的源电极垫片53、栅电极垫片55及漏电极垫片54。
本实施例通过用镍形成第1电极48、50，能够实现与源极区域44及漏极区域45的接触电阻为1×10-5Ω·cm2以下的低接触电阻。同时，通过使第2电极49、51介于第1电极48、50和层间绝缘膜52之间，能够使贴紧性不好的第1电极48、50的镍和层间绝缘膜52的氧化硅膜不接触。并且，由于构成第2电极49、51的铝、钛或铬与氧化硅膜的贴紧性好，因此能够使氧化硅膜难以从层间绝缘膜52脱落，能够使其难以产生破损。并且，该结构由于在第2电极49、50与层间绝缘膜52之间不产生缝隙，因此不会产生水分被该缝隙吸收，降低机械强度的不良现象。
(第5实施例)
本实施例对MESFET加以说明。图6为示出了本发明的第5实施例所涉及的MESFET的结构的剖面图。
如图6所示，本实施例的MESFET拥有从(0001)面倾斜8度的主面，在由低电阻的n型4H-SiC构成的衬底61上设置有载流子浓度为1×1015cm-3～1×1016cm-3、厚度为5μm～10μm的n型漂移层62。
在漂移层62的表面一层设置有相互分离的n型杂质浓度为1×1017cm-3、深度为0.3μm的源极区域63及漏极区域64。
在位于漂移层62中的源极区域63及漏极区域64之间的区域上形成与漂移层62肖脱基接触、由镍构成的厚度为200nm的栅电极69。也可以使用镍以外的钛作为栅电极69。若在碳化硅上形成镍膜后进行热处理，则碳化硅与镍膜欧姆接触。由于本实施例在进行其它电极等的热处理后形成栅电极69，在形成栅电极69后不进行热处理，因此能够一直保持肖脱基接触的状态。
并且，在源极区域63上设置有厚度为100nm的由镍构成的第1电极65，在漏极区域64上也同样地设置有厚度为100nm的由镍构成的第1电极67。这里，通过在形成第1电极65、67后，在1000℃左右的温度下进行RTA，能够使第1电极65、67与源极区域63及漏极区域64欧姆接触。
在第1电极65、67及栅电极69的上面及侧面上设置有第2电极66、68、70。这里，第2电极66、68、70也可以不完全地覆盖第1电极65、67及栅电极69的上面。也就是说，只要介于它们之间使第1电极65、67及栅电极69与层间绝缘膜71不直接接触就行。
与层间绝缘膜71的贴紧性较好的金属被选为第2电极66、68、70的材料。当前述层间绝缘膜71为氧化硅时，最好使用铝、钛或铬作为第2电极66、68、70的材料。即使是这以外的材料，若是与层间绝缘膜71的贴紧性比第1电极65、67及栅电极69好的材料，也能够获得本发明的效果。
在漂移层62上设置有覆盖第2电极66、68、70，厚度为1.5μm的由氧化硅构成的层间绝缘膜71。在层间绝缘膜71设置有到达第2电极66、68、70的接触孔75a、75b、75c，在层间绝缘膜71上设置有埋入各个接触孔75a、75b、75c，厚度为3μm的由铝构成的源电极垫片72、栅电极垫片74及漏电极垫片73。
本实施例通过用镍形成第1电极65、67，能够实现与源极区域63及漏极区域64的接触电阻为1×10-5Ω·cm2以下的低接触电阻。同时，通过使第2电极66、68、70介于第1电极65、67与层间绝缘膜71之间，能够使贴紧性不好的第1电极65、67的镍和层间绝缘膜71的氧化硅膜不接触。并且，由于构成第2电极66、68的铝、钛或铬与氧化硅膜的贴紧性好，因此能够使氧化硅膜难以从层间绝缘膜71脱落，能够使其难以产生破损。并且，由于该结构在第2电极66、68、70与层间绝缘膜71之间不产生缝隙，因此不会产生水分被该缝隙吸收，降低机械强度的不良现象。
并且，由于不必要使栅电极69与漂移层62欧姆接触，因此也可以不用与层间绝缘膜71的贴紧性差的镍等金属形成栅电极69。但是，在使用其它的材料形成时，若栅电极69由与层间绝缘膜71的贴紧性差的材料构成时，通过利用第2电极70覆盖在其上，也能够防止层间绝缘膜71的脱落。
(第6实施例)
本实施例对静电诱导型晶体管加以说明。图7为示出了本发明的第6实施例所涉及的静电诱导型晶体管的结构的剖面图。
如图7所示，本实施例的静电诱导型晶体管拥有从(0001)面倾斜8度的主面，在由低电阻的n型4H-SiC构成的衬底81上层积由n型SiC构成的漂移层82。例如，在600V耐压的静电诱导型晶体管的情况下，使漂移层82的载流子浓度为1×1015cm-3～1×1016cm-3。在漂移层82设置有通过用RIE等将其两侧蚀刻的台子87。在台子87中的漂移层82的厚度为6μm～20μm，在侧面的区域中刻入的深度为数μm。
在台子87中的漂移层82的表面一层设置有n型杂质浓度为1×1018cm-3、深度为0.3μm的源极区域83。在源极区域83的表面上设置有厚度为100nm的由镍构成的第1源电极84。通过在形成第1源电极84后，在1000℃的温度下进行RTA，能够使源极区域83与第1源电极84欧姆接触。在第1源电极84的上面及侧面设置有厚度为150nm的第2源电极85。这里，第2源电极85也可以不完全地覆盖第1源电极84的上面。也就是说，只要介于它们之间使第1源电极84与层间绝缘膜88不直接接触就行。
这里，与层间绝缘膜88的贴紧性较好的金属被选为第2源电极85的材料。当前述层间绝缘膜88为氧化硅时，最好使用铝和钛、铬作为第2源电极85的材料。即使是这以外的材料，若是与层间绝缘膜88的贴紧性比第1源电极84好的材料，也能够获得本发明的效果。
在位于成为漂移层82中的台子87的侧壁的部分上及台子87的侧面的平坦区域上，设置有厚度为200nm的由钛构成的栅电极86。栅电极86与漂移层82肖脱基接触。当使用钛作为栅电极86时，也能够使栅电极86与漂移层82较易肖脱基接触，且提高与由氧化硅构成的层间绝缘膜88的贴紧性。但是，本实施例也可以用镍代替钛作为栅电极86。
在漂移层82上设置有覆盖第2源电极85及栅电极86、厚度为1.5μm的由氧化硅构成的层间绝缘膜88。在层间绝缘膜88设置有到达第2源电极85及栅电极86的传导空穴78a、78b，在层间绝缘膜88上设置有埋入各个接触孔78a、78b的、厚度为3μm的由铝构成的源电极垫片89、栅电极垫片79。
在衬底81的背面上设置有厚度为200nm的由镍构成的漏电极80。这里，通过在形成漏电极80后，在1000℃左右的温度下进行RTA，能够使衬底81与漏电极80欧姆接触。
本实施例通过用镍形成第1源电极84，能够实现与源极区域83的接触电阻为1×10-5Ω·cm2以下的低接触电阻。同时，通过将第2源电极85介于第1源电极84和层间绝缘膜88之间，能够使贴紧性差的第1源电极84的镍与层间绝缘膜88的氧化硅膜不接触。并且，由于构成第2源电极85的铝、钛或铬与氧化硅膜贴紧性好，因此能够使氧化硅膜难以从层间绝缘膜88脱落，能够使其难以产生破损。并且，由于该结构在第2源电极85与层间绝缘膜88之间不产生缝隙，因此不会产生水分被该缝隙吸收，降低机械强度的不良现象。
(第7实施例)
本实施例对JFET加以说明。图8为示出了本发明的第7实施例所涉及的JFET的结构的剖面图。
如图8所示，本实施例的JFET拥有从(0001)面倾斜8度的主面，在由低电阻的n型4H-SiC构成的衬底91上设置有载流子浓度为1×1015cm-3～1×1016cm-3、厚度为6μm～20μm的漂移层92。
在漂移层92的表面一层的一部分上形成n型杂质浓度为1×1018cm-3以上、深度为0.1μm的源极区域93。
在位于漂移层92的表面一层中的源极区域93的两侧的区域上，设置有与源极区域93相互分离的、载流子浓度为1×1018cm-3～1×1019cm-3、深度为0.3μm的p型栅极区域94。
在源区域93上设置有厚度为100nm的由镍构成的第1电极95。这里，通过在形成第1电极95后，在1000℃左右的温度下进行热处理，能够使源极区域93与第1电极95欧姆接触。在第1电极95的上面及侧面上设置有厚度为150nm的由铝构成的第2电极96。这里，第2电极96也可以不完全地覆盖第1电极95的上面。也就是说，只要介于它们之间使第1电极95与层间绝缘膜98不直接接触就行。
与层间绝缘膜98的贴紧性较好的金属被选为第2电极96的材料。当前述层间绝缘膜98为氧化硅时，最好使用铝、钛或铬作为第2电极96。即使是这以外的材料，若是与层间绝缘膜98的贴紧性比第1电极95好的材料，也能够获得本发明的效果。
在栅极区域94上设置有厚度为100nm的由铝构成的栅电极97。当使用铝作为栅电极97的材料时，栅电极97与p型栅极区域94较易欧姆接触。并且，通过在形成栅电极97后，在1000℃左右的温度下进行RTA，能够使栅电极97与栅极区域94欧姆接触。
并且，在漂移层92上设置有覆盖第2电极96及栅电极97上的、厚度为1.5μm的由氧化硅构成的层间绝缘膜98。
在层间绝缘膜98设置有到达第2电极96及栅电极97的接触孔100a、100b，在层间绝缘膜98上设置有埋入各个接触孔100a、100b的、厚度为3μm的由铝构成的源电极垫片99a及栅电极垫片99b。栅电极垫片99b及源电极垫片99a和层间绝缘膜98的厚度最好设定为不因引线接合时的打击而损坏元件的值。
在衬底91的背面上设置有厚度为200nm的由镍构成的漏电极90。这里，通过在形成漏电极90后，在1000℃左右的温度下进行RTA，能够在漏电极90与衬底91之间形成欧姆结。
本实施例通过用镍形成第1电极95，能够实现与源极区域93的接触电阻为1×10-5Ω·cm2以下的低接触电阻。同时，通过将第2电极96介于第1电极95和层间绝缘膜98之间，能够使贴紧性差的第1电极95的镍与层间绝缘膜98的氧化硅膜不接触。并且，由于构成第2电极96的铝、钛或铬与氧化硅膜贴紧性好，因此能够使氧化硅膜难以从层间绝缘膜98脱落，能够使其难以产生破损。并且，由于该结构在第2电极96与层间绝缘膜98之间不产生缝隙，因此不会产生水分被该缝隙吸收，降低机械强度的不良现象。
(产业上的利用可能性)
本发明的碳化硅半导体器件及其制造方法在以下方面在产业上利用的可能性较高：能够使碳化硅层与电极之间保持较低的接触电阻，同时，能够提高电极与层间绝缘膜之间的贴紧性。

Claims (20)

1.一种碳化硅半导体器件，其包括：由碳化硅构成的半导体层、设置在前述半导体层上的电极、设置在前述电极上的层间绝缘膜、及贯穿前述层间绝缘膜且到达前述电极的布线，其特征在于：
前述电极具备与前述半导体层相连接的第1电极部、及介于前述第1电极部与前述层间绝缘膜之间的第2电极部，并且第2电极部由与层间绝缘膜的贴紧性比第1电极部与层间绝缘膜的贴紧性好的材料构成，
其中前述第1电极部和前述第2电极部为源电极，并且前述第2电极部覆盖前述第1电极部的上面及侧面。
2.根据权利要求第1项所述的碳化硅半导体器件，其特征在于：
前述第1电极部与前述半导体层欧姆接触。
3.根据权利要求第1项所述的碳化硅半导体器件，其特征在于：
前述第1电极部含有镍。
4.根据权利要求第1项所述的碳化硅半导体器件，其特征在于：
前述第2电极部至少含有铝、钛或铬中的一种。
5.根据权利要求第1项到第4项中的任意一项所述的碳化硅半导体器件，其特征在于：
前述层间绝缘膜由氧化硅构成。
6.根据权利要求第1项所述的碳化硅半导体器件，其特征在于：
在前述半导体层的上方设置有栅电极。
7.根据权利要求第6项所述的碳化硅半导体器件，其特征在于：
前述第2电极部由与前述栅电极相同的材料构成。
8.根据权利要求第6项所述的碳化硅半导体器件，其特征在于：
前述半导体层为含有第1导电型的杂质的高电阻层；
还包括：
设置在前述半导体层的下面且第1导电型的杂质浓度高于前述半导体层的半导体衬底、
设置在前述高电阻层中的上部且含有第2导电型的杂质的多个阱区域、
设置在前述阱区域中的上部的第2导电型的接触区域、
设置在位于前述多个阱区域的上部的前述接触区域的两侧的第1导电型的源极区域、
设置在位于前述高电阻层中的前述多个阱区域之间的区域上方的栅极绝缘膜、
及设置在前述半导体衬底的下面的漏电极；
前述电极为设置在前述接触区域上及前述源极区域的一部分上的源电极；
前述栅电极设置在前述栅极绝缘膜上。
9.根据权利要求第8项所述的碳化硅半导体器件，其特征在于：
在前述高电阻层中的上部还设置有累积沟道层；
前述栅极绝缘膜设置在前述累积沟道层上。
10.根据权利要求第6项所述的碳化硅半导体器件，其特征在于：
前述半导体层为含有第2导电型的杂质的底层；
还包括：
设置在前述半导体层的下面且含有第1导电型的杂质的漂移层、
设置在前述漂移层下面的半导体衬底、
贯穿前述底层到达前述漂移层的沟渠、
设置在前述沟渠的侧面的栅极绝缘膜、
设置在前述底层中的上部的第2导电型的接触区域、
设置在位于前述底层上部的前述接触区域的两侧的源极区域、
及设置在前述半导体衬底下面的漏电极；
前述电极为设置在前述接触区域上及前述源极区域的一部分上的源电极；
前述栅电极设置在前述栅极绝缘膜上。
11.根据权利要求第6项所述的碳化硅半导体器件，其特征在于：
前述半导体层为含有第1导电型的杂质且具有台子的漂移层；
还包括：
设置在前述漂移层下面的半导体衬底、
设置在前述漂移层中的前述台子上部的第1导电型的源极区域；
前述电极为设置在前述漂移层中的前述台子上面且与前述源极区域相接触的源电极；
前述栅电极设置在前述漂移层中位于前述台子的侧面及前述台子的两侧的部分。
12.根据权利要求第6项所述的碳化硅半导体器件，其特征在于：
前述半导体层为含有第1导电型的杂质的漂移层；
还包括：
设置在前述漂移层下面的半导体衬底、
设置在前述漂移层上部中的一部分上的第1导电型的源极区域、
及设置在前述漂移层上部中的前述源极区域的两侧且与前述源极区域相互分离的第2导电型的栅极区域；
前述电极为设置在前述源极区域上的源电极；
前述栅电极设置在前述栅极区域上。
13.一种碳化硅半导体器件，其包括：由碳化硅构成的半导体层、设置在前述半导体层上的电极、设置在前述电极上的层间绝缘膜、及贯穿前述层间绝缘膜且到达前述电极的布线，其特征在于：
前述电极具备与前述半导体层相连接的第1电极部、及介于前述第1电极部与前述层间绝缘膜之间的第2电极部，并且第2电极部由与层间绝缘膜的贴紧性比第1电极部与层间绝缘膜的贴紧性好的材料构成，
其中前述第2电极部覆盖前述第1电极部的上面及侧面，
在前述半导体层的上方设置有栅电极，
前述半导体层为含有第2导电型的杂质的底层；
还包括：
设置在前述底层下面的半导体衬底、
设置在前述底层上部相互分离的第1导电型的源极区域及漏极区域、
及设置在位于前述底层中的前述源极区域和前述漏极区域之间的区域上的栅极绝缘膜；
前述电极为设置在前述源极区域上的源电极或者设置在前述漏极区域上的漏电极；
前述栅极电极设置在前述栅极绝缘膜上。
14.一种碳化硅半导体器件，其包括：由碳化硅构成的半导体层、设置在前述半导体层上的电极、设置在前述电极上的层间绝缘膜、及贯穿前述层间绝缘膜且到达前述电极的布线，其特征在于：
前述电极具备与前述半导体层相连接的第1电极部、及介于前述第1电极部与前述层间绝缘膜之间的第2电极部，并且第2电极部由与层间绝缘膜的贴紧性比第1电极部与层间绝缘膜的贴紧性好的材料构成，
其中前述第2电极部覆盖前述第1电极部的上面及侧面，
在前述半导体层的上方设置有栅电极，
前述半导体层为含有第1导电型的杂质的漂移层；
还包括：
设置在前述漂移层下面的半导体衬底、
及设置在前述漂移层上部且相互分离的第1导电型的源极区域及漏极区域；
前述电极为设置在前述源极区域上的源电极或者设置在前述漏极区域上的漏电极；
前述栅电极设置在位于前述漂移层中的前述源极区域与前述漏极区域之间的区域上。
15.一种碳化硅半导体器件的制造方法，其包括一种元件，该元件具有由碳化硅构成的半导体层、及设在前述半导体层上的电极，其特征在于：
包括：在前述半导体层上形成成为前述电极的一部分的第1电极部的工序(a)、
在前述工序(a)后，形成至少覆盖前述第1电极部的一部分且成为前述电极的一部分的第2电极部的工序(b)，其中，第2电极部由与层间绝缘膜的贴紧性比第1电极部与层间绝缘膜的贴紧性好的材料构成、
在前述工序(b)后，在前述半导体层上形成覆盖前述电极的层间绝缘膜的工序(c)、
在前述工序(c)后，形成贯穿前述层间绝缘膜且到达前述电极的孔的工序(d)、
及前述工序(d)后，通过用导电体埋入前述孔形成布线的工序(e)，
其中前述第1电极部和前述第2电极部为源电极，并且前述第2电极部覆盖前述第1电极部的上面及侧面。
16.根据权利要求第15项所述的碳化硅半导体器件的制造方法，其特征在于：
在前述工序(b)中，在形成至少覆盖前述第1电极部中的一部分且在前述半导体层上方延伸的导体膜后，通过对前述导体膜进行图案化，形成前述第2电极部和栅电极。
17.根据权利要求第15项所述的碳化硅半导体器件的制造方法，其特征在于：
前述第1电极部含有镍。
18.根据权利要求第15项所述的碳化硅半导体器件的制造方法，其特征在于：
前述第2电极部至少含有铝、钛或铬中的一种。
19.根据权利要求第15项到第18项中的任意一项所述的碳化硅半导体器件的制造方法，其特征在于：
前述层间绝缘膜由氧化硅构成。
20.根据权利要求第15项所述的碳化硅半导体器件的制造方法，其特征在于：
前述元件为二重注入型MOSFET、沟渠型MOSFET、横型MOSFET、MESFET、静电诱导型晶体管或JFET。
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Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7381535B2 (en) * 2002-07-10 2008-06-03 The Board Of Trustees Of The Leland Stanford Junior Methods and compositions for detecting receptor-ligand interactions in single cells
KR100496524B1 (ko) * 2002-12-13 2005-06-22 주식회사 오리온 숙취해소용 조성물
US20060151868A1 (en) * 2005-01-10 2006-07-13 Zhu Tinggang Package for gallium nitride semiconductor devices
JP4802542B2 (ja) * 2005-04-19 2011-10-26 株式会社デンソー 炭化珪素半導体装置
JP2007096263A (ja) * 2005-08-31 2007-04-12 Denso Corp 炭化珪素半導体装置およびその製造方法。
KR100965968B1 (ko) * 2005-10-19 2010-06-24 미쓰비시덴키 가부시키가이샤 Ｍｏｓｆｅｔ 및 ｍｏｓｆｅｔ의 제조 방법
US8093598B2 (en) * 2006-03-22 2012-01-10 Mitsubishi Electric Corporation Power semiconductor device
US8432012B2 (en) 2006-08-01 2013-04-30 Cree, Inc. Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same
US7728402B2 (en) 2006-08-01 2010-06-01 Cree, Inc. Semiconductor devices including schottky diodes with controlled breakdown
EP2631951B1 (en) 2006-08-17 2017-10-11 Cree, Inc. High power insulated gate bipolar transistors
JP5098294B2 (ja) * 2006-10-30 2012-12-12 株式会社デンソー 炭化珪素半導体装置の製造方法
JP4965576B2 (ja) * 2007-02-14 2012-07-04 パナソニック株式会社 半導体装置及びその製造方法
US8835987B2 (en) 2007-02-27 2014-09-16 Cree, Inc. Insulated gate bipolar transistors including current suppressing layers
US7772098B2 (en) 2007-03-29 2010-08-10 Panasonic Corporation Method for manufacturing semiconductor device
JP4291875B2 (ja) * 2007-07-20 2009-07-08 パナソニック株式会社 炭化珪素半導体装置およびその製造方法
JP4640436B2 (ja) * 2008-04-14 2011-03-02 株式会社デンソー 炭化珪素半導体装置の製造方法
CA2721668A1 (en) * 2008-04-15 2009-10-22 Sumitomo Electric Industries, Ltd. Semiconductor device and method of manufacturing the same
US8232558B2 (en) 2008-05-21 2012-07-31 Cree, Inc. Junction barrier Schottky diodes with current surge capability
US8120072B2 (en) * 2008-07-24 2012-02-21 Micron Technology, Inc. JFET devices with increased barrier height and methods of making same
TW201015718A (en) * 2008-10-03 2010-04-16 Sanyo Electric Co Semiconductor device and method for manufacturing the same
CN103855223B (zh) * 2009-03-25 2016-09-28 罗姆股份有限公司 半导体装置
US8288220B2 (en) * 2009-03-27 2012-10-16 Cree, Inc. Methods of forming semiconductor devices including epitaxial layers and related structures
JP2010238738A (ja) 2009-03-30 2010-10-21 Toshiba Corp 半導体装置および半導体装置の製造方法
JP5452062B2 (ja) * 2009-04-08 2014-03-26 三菱電機株式会社 炭化珪素半導体装置の製造方法
DE112009004744B4 (de) * 2009-04-30 2014-11-13 Mitsubishi Electric Corp. Halbleiterbauelement und Verfahren zu dessen Herstellung
US8294507B2 (en) 2009-05-08 2012-10-23 Cree, Inc. Wide bandgap bipolar turn-off thyristor having non-negative temperature coefficient and related control circuits
US8629509B2 (en) 2009-06-02 2014-01-14 Cree, Inc. High voltage insulated gate bipolar transistors with minority carrier diverter
US8193848B2 (en) 2009-06-02 2012-06-05 Cree, Inc. Power switching devices having controllable surge current capabilities
DE112009005069B4 (de) * 2009-07-15 2016-09-01 Mitsubishi Electric Corporation Leistungshalbleitervorrichtung und verfahren zum herstellen einer leistungshalbleitervorrichtung
US8541787B2 (en) 2009-07-15 2013-09-24 Cree, Inc. High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability
JP5464579B2 (ja) * 2009-08-28 2014-04-09 独立行政法人産業技術総合研究所 リセスゲート型炭化珪素電界効果トランジスタおよびその製造方法
US8354690B2 (en) 2009-08-31 2013-01-15 Cree, Inc. Solid-state pinch off thyristor circuits
JP4985760B2 (ja) * 2009-12-28 2012-07-25 住友電気工業株式会社 半導体装置およびその製造方法
US9117739B2 (en) 2010-03-08 2015-08-25 Cree, Inc. Semiconductor devices with heterojunction barrier regions and methods of fabricating same
US8415671B2 (en) 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
US8436367B1 (en) 2010-08-02 2013-05-07 Microsemi Corporation SiC power vertical DMOS with increased safe operating area
US8674439B2 (en) 2010-08-02 2014-03-18 Microsemi Corporation Low loss SiC MOSFET
JP5777319B2 (ja) 2010-10-27 2015-09-09 三菱電機株式会社 半導体装置
US8742427B2 (en) * 2010-10-29 2014-06-03 Panasonic Corporation Semiconductor element
JP5728954B2 (ja) * 2011-01-13 2015-06-03 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP5558392B2 (ja) * 2011-03-10 2014-07-23 株式会社東芝 半導体装置とその製造方法
US9029945B2 (en) 2011-05-06 2015-05-12 Cree, Inc. Field effect transistor devices with low source resistance
US9142662B2 (en) 2011-05-06 2015-09-22 Cree, Inc. Field effect transistor devices with low source resistance
JP5704003B2 (ja) * 2011-07-15 2015-04-22 住友電気工業株式会社 半導体装置の製造方法
US8618582B2 (en) 2011-09-11 2013-12-31 Cree, Inc. Edge termination structure employing recesses for edge termination elements
US8664665B2 (en) 2011-09-11 2014-03-04 Cree, Inc. Schottky diode employing recesses for elements of junction barrier array
WO2013036370A1 (en) 2011-09-11 2013-03-14 Cree, Inc. High current density power module comprising transistors with improved layout
US9373617B2 (en) 2011-09-11 2016-06-21 Cree, Inc. High current, low switching loss SiC power module
US9640617B2 (en) 2011-09-11 2017-05-02 Cree, Inc. High performance power module
US8680587B2 (en) 2011-09-11 2014-03-25 Cree, Inc. Schottky diode
US8803225B2 (en) * 2012-01-12 2014-08-12 Tsinghua University Tunneling field effect transistor having a lightly doped buried layer
JP2014003253A (ja) 2012-06-21 2014-01-09 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
DE102012213077A1 (de) * 2012-07-25 2014-01-30 Robert Bosch Gmbh Verfahren zum Kontaktieren eines Halbleitermaterials mit einer Kontaktlage
US9184229B2 (en) * 2012-07-31 2015-11-10 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
JP6007770B2 (ja) 2012-12-14 2016-10-12 豊田合成株式会社 半導体装置
JP6297783B2 (ja) * 2013-03-08 2018-03-20 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6376788B2 (ja) * 2013-03-26 2018-08-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR102087444B1 (ko) * 2013-11-13 2020-03-11 매그나칩 반도체 유한회사 반도체 소자 및 그 제조방법
JP2015177055A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置及びその製造方法
TWI528565B (zh) * 2014-07-02 2016-04-01 Hestia Power Inc Silicon carbide semiconductor components
US10483389B2 (en) 2014-07-02 2019-11-19 Hestia Power Inc. Silicon carbide semiconductor device
US10418476B2 (en) 2014-07-02 2019-09-17 Hestia Power Inc. Silicon carbide semiconductor device
DE102016112016A1 (de) 2016-06-30 2018-01-04 Infineon Technologies Ag Leistungshalbleiter mit vollständig verarmten Kanalregionen
DE102016112017B4 (de) 2016-06-30 2020-03-12 Infineon Technologies Ag Leistungshalbleitervorrichtung mit vollständig verarmten Kanalregionen und Verfahren zum Betreiben einer Leistungshalbleitervorrichtung
JP2018113421A (ja) * 2017-01-13 2018-07-19 トヨタ自動車株式会社 半導体装置の製造方法
WO2018182605A1 (en) * 2017-03-30 2018-10-04 Intel Corporation Iii-n semiconductor devices with raised doped crystalline substrate taps
DE102017130092A1 (de) * 2017-12-15 2019-06-19 Infineon Technologies Dresden Gmbh IGBT mit vollständig verarmbaren n- und p-Kanalgebieten
JP7283053B2 (ja) * 2018-11-09 2023-05-30 富士電機株式会社 炭化珪素半導体装置、炭化珪素半導体組立体および炭化珪素半導体装置の製造方法
JP7143729B2 (ja) * 2018-11-09 2022-09-29 株式会社デンソー 半導体装置
US20210343847A1 (en) * 2020-04-30 2021-11-04 Cree, Inc. Diffusion and/or enhancement layers for electrical contact regions
KR102377399B1 (ko) * 2020-09-03 2022-03-22 현대모비스 주식회사 전력 반도체 소자 및 그 제조 방법
KR102377400B1 (ko) * 2020-09-03 2022-03-22 현대모비스 주식회사 전력 반도체 소자 및 그 제조 방법
CN115274912B (zh) * 2022-08-01 2024-01-30 中国电子科技集团公司第四十四研究所 高空间分辨率的x射线探测器单元、探测器及其制作方法
CN117253784A (zh) * 2023-11-15 2023-12-19 深圳天狼芯半导体有限公司 一种通过P离子注入钝化SiC MOS界面缺陷的方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5510281A (en) * 1995-03-20 1996-04-23 General Electric Company Method of fabricating a self-aligned DMOS transistor device using SiC and spacers
US5963807A (en) * 1995-07-20 1999-10-05 Fuji Electric Co., Ltd. Silicon carbide field effect transistor with increased avalanche withstand capability
US6025634A (en) * 1996-06-17 2000-02-15 Chartered Semiconductor Manufacturing, Ltd. Integrated circuit having formed therein low contact leakage and low contact resistance integrated circuit device electrode
US6060765A (en) * 1998-01-05 2000-05-09 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and a method of manufacturing the same
US6165822A (en) * 1998-01-05 2000-12-26 Denso Corporation Silicon carbide semiconductor device and method of manufacturing the same
WO2001086727A2 (en) * 2000-05-10 2001-11-15 Cree, Inc. Silicon carbide metal-semiconductor field effect transistors and methods of fabricating silicon carbide metal-semiconductor field effect transistors

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07114237B2 (ja) * 1987-08-26 1995-12-06 株式会社東芝 半導体装置
KR0153878B1 (ko) * 1994-06-07 1998-10-15 쿠미하시 요시유키 탄화규소반도체장치와 그 제조방법
JPH10125620A (ja) 1996-10-17 1998-05-15 Denso Corp 炭化珪素半導体装置
JPH11297712A (ja) 1998-04-10 1999-10-29 Sanyo Electric Co Ltd 化合物膜の形成方法及び半導体素子の製造方法
JP4003296B2 (ja) * 1998-06-22 2007-11-07 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP3428459B2 (ja) * 1998-09-01 2003-07-22 富士電機株式会社 炭化けい素ｎチャネルＭＯＳ半導体素子およびその製造方法
JP3833903B2 (ja) * 2000-07-11 2006-10-18 株式会社東芝 半導体装置の製造方法
JP4671314B2 (ja) 2000-09-18 2011-04-13 独立行政法人産業技術総合研究所 オーミック電極構造体の製造方法、接合型ｆｅｔ又は接合型ｓｉｔのオーミック電極構造体の製造方法、及び半導体装置の製造方法
CN1173411C (zh) * 2000-11-21 2004-10-27 松下电器产业株式会社 半导体器件及其制造方法
US7221010B2 (en) * 2002-12-20 2007-05-22 Cree, Inc. Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5510281A (en) * 1995-03-20 1996-04-23 General Electric Company Method of fabricating a self-aligned DMOS transistor device using SiC and spacers
US5963807A (en) * 1995-07-20 1999-10-05 Fuji Electric Co., Ltd. Silicon carbide field effect transistor with increased avalanche withstand capability
US6025634A (en) * 1996-06-17 2000-02-15 Chartered Semiconductor Manufacturing, Ltd. Integrated circuit having formed therein low contact leakage and low contact resistance integrated circuit device electrode
US6060765A (en) * 1998-01-05 2000-05-09 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and a method of manufacturing the same
US6165822A (en) * 1998-01-05 2000-12-26 Denso Corporation Silicon carbide semiconductor device and method of manufacturing the same
WO2001086727A2 (en) * 2000-05-10 2001-11-15 Cree, Inc. Silicon carbide metal-semiconductor field effect transistors and methods of fabricating silicon carbide metal-semiconductor field effect transistors

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
同上.

Also Published As

Publication number Publication date
EP1460681A3 (en) 2007-11-28
US7217954B2 (en) 2007-05-15
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EP1460681A2 (en) 2004-09-22

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