JPH10125620A - 炭化珪素半導体装置 - Google Patents
炭化珪素半導体装置Info
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- JPH10125620A JPH10125620A JP27512796A JP27512796A JPH10125620A JP H10125620 A JPH10125620 A JP H10125620A JP 27512796 A JP27512796 A JP 27512796A JP 27512796 A JP27512796 A JP 27512796A JP H10125620 A JPH10125620 A JP H10125620A
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/048—Making electrodes
- H01L21/0485—Ohmic electrodes
Abstract
(57)【要約】
【課題】 炭化珪素（ＳｉＣ）基板上の絶縁膜に形成さ
れたコンタクトホールを介してＮｉを用いたオーミック
電極を形成する場合の電極はがれを防止する。 【解決手段】 半導体素子が形成されたＳｉＣ基板２０
上に、ＳｉＯ2 からなる絶縁膜２１が形成されている。
この絶縁膜２１にはコンタクトホール２１ａが形成され
ており、このコンタクトホール２１ａ内に、ＳｉＣ基板
２０に形成された半導体素子とオーミックコンタクトす
るオーミック電極としてのＮｉ電極２２が形成されてい
る。この場合、Ｎｉ電極２２は、コンタクトホール２１
ａ内にのみ形成され、絶縁膜２１上には形成されていな
いので、Ｎｉ電極２２のはがれを防止することができ
る。
れたコンタクトホールを介してＮｉを用いたオーミック
電極を形成する場合の電極はがれを防止する。 【解決手段】 半導体素子が形成されたＳｉＣ基板２０
上に、ＳｉＯ2 からなる絶縁膜２１が形成されている。
この絶縁膜２１にはコンタクトホール２１ａが形成され
ており、このコンタクトホール２１ａ内に、ＳｉＣ基板
２０に形成された半導体素子とオーミックコンタクトす
るオーミック電極としてのＮｉ電極２２が形成されてい
る。この場合、Ｎｉ電極２２は、コンタクトホール２１
ａ内にのみ形成され、絶縁膜２１上には形成されていな
いので、Ｎｉ電極２２のはがれを防止することができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化珪素半導体装
置に関し、例えば、大電力用の縦型ＭＯＳＦＥＴとして
用いることができるものである。
置に関し、例えば、大電力用の縦型ＭＯＳＦＥＴとして
用いることができるものである。
【０００２】
【従来の技術】従来、炭化珪素（以下、ＳｉＣという）
を用いた縦型ＭＯＳＦＥＴとして、低オン抵抗、高耐圧
等の優れた特性を有するトレンチゲート型ＳｉＣパワー
ＭＯＳＦＥＴが提案されている（特開平７−３２６７５
５号公報、特開平８−７０１２４号公報）。このものの
構成について、図８の断面図に従って概略説明する。
を用いた縦型ＭＯＳＦＥＴとして、低オン抵抗、高耐圧
等の優れた特性を有するトレンチゲート型ＳｉＣパワー
ＭＯＳＦＥＴが提案されている（特開平７−３２６７５
５号公報、特開平８−７０１２４号公報）。このものの
構成について、図８の断面図に従って概略説明する。
【０００３】六方晶系ＳｉＣ（０００１−）カーボン面
を表面とした低抵抗層としてのｎ+型単結晶ＳｉＣ基板
１上に、高抵抗層としてのｎ- 型エピタキシャル層２と
半導体層としてのｐ型エピタキシャル層３が順次積層さ
れている。ｐ型エピタキシャル層３の表面４の所定領域
には、半導体領域としてのｎ+ ソース領域５が形成され
ている。また、ｐ型エピタキシャル層３の表面４の所定
位置にトレンチ（溝）６が形成されている。このトレン
チ６は、ｎ+ ソース領域５とｐ型エピタキシャル層３を
貫通してｎ- 型エピタキシャル層２内に達し、ｐ型エピ
タキシャル層３の表面に垂直な側面６ａおよびｐ型エピ
タキシャル層３の表面に平行な底面６ｂを有している。
を表面とした低抵抗層としてのｎ+型単結晶ＳｉＣ基板
１上に、高抵抗層としてのｎ- 型エピタキシャル層２と
半導体層としてのｐ型エピタキシャル層３が順次積層さ
れている。ｐ型エピタキシャル層３の表面４の所定領域
には、半導体領域としてのｎ+ ソース領域５が形成され
ている。また、ｐ型エピタキシャル層３の表面４の所定
位置にトレンチ（溝）６が形成されている。このトレン
チ６は、ｎ+ ソース領域５とｐ型エピタキシャル層３を
貫通してｎ- 型エピタキシャル層２内に達し、ｐ型エピ
タキシャル層３の表面に垂直な側面６ａおよびｐ型エピ
タキシャル層３の表面に平行な底面６ｂを有している。
【０００４】トレンチ６の内部には、ゲート熱酸化膜７
を介してゲート電極層８が配置されている。ゲート熱酸
化膜７は、トレンチ６の側面６ａに形成される薄いゲー
ト熱酸化膜７ａと、トレンチ６の底面６ｂおよびｎ+ ソ
ース領域５上に形成される厚いゲート熱酸化膜７ｂ、７
ｃからなる。また、ゲート電極層８は、リンがドープさ
れた第１のポリシリコン層８ａと第２のポリシリコン層
８ｂからなる。
を介してゲート電極層８が配置されている。ゲート熱酸
化膜７は、トレンチ６の側面６ａに形成される薄いゲー
ト熱酸化膜７ａと、トレンチ６の底面６ｂおよびｎ+ ソ
ース領域５上に形成される厚いゲート熱酸化膜７ｂ、７
ｃからなる。また、ゲート電極層８は、リンがドープさ
れた第１のポリシリコン層８ａと第２のポリシリコン層
８ｂからなる。
【０００５】ゲート電極層８上には、層間絶縁膜９が配
置されている。この層間絶縁膜９上を含めたｎ+ ソース
領域５の表面およびｐ型エピタキシャル層３の表面に
は、ソース電極層１０が配置され、このソース電極層１
０はｎ+ ソース領域５とｐ型エピタキシャル層３に共に
接している。また、ＳｉＣ基板１の裏面には、ＳｉＣ基
板１に接するドレイン電極層１１が設けられている。
置されている。この層間絶縁膜９上を含めたｎ+ ソース
領域５の表面およびｐ型エピタキシャル層３の表面に
は、ソース電極層１０が配置され、このソース電極層１
０はｎ+ ソース領域５とｐ型エピタキシャル層３に共に
接している。また、ＳｉＣ基板１の裏面には、ＳｉＣ基
板１に接するドレイン電極層１１が設けられている。
【０００６】そして、上記した構成において、トレンチ
６の側面６ａでのｐ型エピタキシャル層３の表面がチャ
ネルとなっており、ゲート電極８に正電圧が印加されて
チャネルが形成されると、ソース・ドレイン間に電流が
流れる。
６の側面６ａでのｐ型エピタキシャル層３の表面がチャ
ネルとなっており、ゲート電極８に正電圧が印加されて
チャネルが形成されると、ソース・ドレイン間に電流が
流れる。
【０００７】
【発明が解決しようとする課題】上記したトレンチゲー
ト型ＳｉＣパワーＭＯＳＦＥＴにおいて、ゲート熱酸化
膜７と層間絶縁層９にはコンタクトホールが形成されて
おり、このコンタクトホールを介して、ソース電極層１
０がｎ+ ソース領域５とｐ型エピタキシャル層３とオー
ミックコンタクトしている。
ト型ＳｉＣパワーＭＯＳＦＥＴにおいて、ゲート熱酸化
膜７と層間絶縁層９にはコンタクトホールが形成されて
おり、このコンタクトホールを介して、ソース電極層１
０がｎ+ ソース領域５とｐ型エピタキシャル層３とオー
ミックコンタクトしている。
【０００８】ここで、ｎ+ ソース領域５とｐ型エピタキ
シャル層３は、ＳｉＣで構成されているため、このＳｉ
Ｃとオーミックコンタクトをとるためのソース電極層１
０をＮｉにて形成することが考えられる。例えば、特開
平２−１６４０２８号公報には、ＳｉＣ基板上にＮｉ膜
を形成してオーミック電極を構成するものが開示されて
いる。
シャル層３は、ＳｉＣで構成されているため、このＳｉ
Ｃとオーミックコンタクトをとるためのソース電極層１
０をＮｉにて形成することが考えられる。例えば、特開
平２−１６４０２８号公報には、ＳｉＣ基板上にＮｉ膜
を形成してオーミック電極を構成するものが開示されて
いる。
【０００９】しかしながら、ゲート熱酸化膜７と層間絶
縁層９に形成されたコンタクトホールを介してソース電
極層１０を形成する場合、層間絶縁層９がＳｉＯ2 でそ
の上にＮｉ膜にてソース電極層１０を形成すると、Ｎｉ
がＳｉＯ2 と密着強度が弱いため、ＳｉＯ2 上のＮｉ膜
がはがれ、その結果、ＳｉＣ上のＮｉ膜もはがれるとい
う問題があることが判明した。
縁層９に形成されたコンタクトホールを介してソース電
極層１０を形成する場合、層間絶縁層９がＳｉＯ2 でそ
の上にＮｉ膜にてソース電極層１０を形成すると、Ｎｉ
がＳｉＯ2 と密着強度が弱いため、ＳｉＯ2 上のＮｉ膜
がはがれ、その結果、ＳｉＣ上のＮｉ膜もはがれるとい
う問題があることが判明した。
【００１０】本発明は上記問題に鑑みたもので、ＳｉＣ
基板上の絶縁膜に形成されたコンタクトホールを介して
Ｎｉを用いたオーミック電極を形成する場合の電極はが
れを防止することをを目的とする。
基板上の絶縁膜に形成されたコンタクトホールを介して
Ｎｉを用いたオーミック電極を形成する場合の電極はが
れを防止することをを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明においては、絶縁膜に形成さ
れたコンタクトホールを介して半導体素子とオーミック
コンタクトをとるオーミック電極において、このオーミ
ック電極はＮｉ電極であって、このＮｉ電極をコンタク
トホール内に形成して絶縁膜上に繋がって形成しないよ
うにしたことを特徴としている。
め、請求項１に記載の発明においては、絶縁膜に形成さ
れたコンタクトホールを介して半導体素子とオーミック
コンタクトをとるオーミック電極において、このオーミ
ック電極はＮｉ電極であって、このＮｉ電極をコンタク
トホール内に形成して絶縁膜上に繋がって形成しないよ
うにしたことを特徴としている。
【００１２】従って、絶縁膜上にＮｉ電極が繋がって形
成されていないため、Ｎｉ電極のはがれを防止すること
ができる。請求項２に記載の発明においては、オーミッ
ク電極を、コンタクトホール内に形成され絶縁膜上に形
成されていない第１のＮｉ膜と、この第１のＮｉ電極と
絶縁膜上に形成されたバリアメタルと、このバリアメタ
ル上に形成された第２のＮｉ膜から構成したことを特徴
としている。
成されていないため、Ｎｉ電極のはがれを防止すること
ができる。請求項２に記載の発明においては、オーミッ
ク電極を、コンタクトホール内に形成され絶縁膜上に形
成されていない第１のＮｉ膜と、この第１のＮｉ電極と
絶縁膜上に形成されたバリアメタルと、このバリアメタ
ル上に形成された第２のＮｉ膜から構成したことを特徴
としている。
【００１３】従って、絶縁膜上に第１のＮｉ膜が形成さ
れていないため、電極はがれを防止することができる。
また、第１のＮｉ膜をＳｉＣ基板上に形成することによ
りＮｉシリサイドが形成され、この状態では銀ろう付け
による実装を行うことができないが、第１のＮｉ膜上に
バリアメタルと第２のＮｉ膜を形成することにより、こ
の第２のＮｉ膜を用いて銀ろう付けによる実装を行うこ
とができる。
れていないため、電極はがれを防止することができる。
また、第１のＮｉ膜をＳｉＣ基板上に形成することによ
りＮｉシリサイドが形成され、この状態では銀ろう付け
による実装を行うことができないが、第１のＮｉ膜上に
バリアメタルと第２のＮｉ膜を形成することにより、こ
の第２のＮｉ膜を用いて銀ろう付けによる実装を行うこ
とができる。
【００１４】請求項３に記載の発明においては、絶縁膜
上のＮｉ電極と絶縁膜との間に、絶縁膜およびＮｉ電極
と密着する金属膜を介在させたことを特徴としている。
このように金属膜を絶縁膜とＮｉ電極の間に介在させる
ことにより、Ｎｉ電極が絶縁膜上からはがれるのを防止
できるため、Ｎｉ電極のはがれを防止することができ
る。
上のＮｉ電極と絶縁膜との間に、絶縁膜およびＮｉ電極
と密着する金属膜を介在させたことを特徴としている。
このように金属膜を絶縁膜とＮｉ電極の間に介在させる
ことにより、Ｎｉ電極が絶縁膜上からはがれるのを防止
できるため、Ｎｉ電極のはがれを防止することができ
る。
【００１５】なお、上記した絶縁膜としては、後述する
実施形態に示すように、ＳｉＯ2 あるいはＳｉ3 Ｎ4 の
絶縁膜とすることができ、また、上記した金属膜として
は、Ｃｒ、Ｍｏ、Ｔｉ、Ｗのいずれか１つを含むものと
することができる。
実施形態に示すように、ＳｉＯ2 あるいはＳｉ3 Ｎ4 の
絶縁膜とすることができ、また、上記した金属膜として
は、Ｃｒ、Ｍｏ、Ｔｉ、Ｗのいずれか１つを含むものと
することができる。
【００１６】
（第１実施形態）図１に、本発明の第１実施形態にかか
る半導体装置の概念構成を示す。半導体素子が形成され
たＳｉＣ基板２０上に、絶縁膜（例えば、ＳｉＯ2 ）２
１が形成されている。この絶縁膜２１にはコンタクトホ
ール２１ａが形成されており、このコンタクトホール２
１ａ内に、ＳｉＣ基板２０に形成された半導体素子とオ
ーミックコンタクトするオーミック電極としてのＮｉ電
極２２が形成されている。この場合、Ｎｉ電極２２は、
コンタクトホール２１ａ内にのみ形成され、絶縁膜２１
上には形成されていない。
る半導体装置の概念構成を示す。半導体素子が形成され
たＳｉＣ基板２０上に、絶縁膜（例えば、ＳｉＯ2 ）２
１が形成されている。この絶縁膜２１にはコンタクトホ
ール２１ａが形成されており、このコンタクトホール２
１ａ内に、ＳｉＣ基板２０に形成された半導体素子とオ
ーミックコンタクトするオーミック電極としてのＮｉ電
極２２が形成されている。この場合、Ｎｉ電極２２は、
コンタクトホール２１ａ内にのみ形成され、絶縁膜２１
上には形成されていない。
【００１７】このような構成にすれば、絶縁膜２１上に
Ｎｉ電極２２が形成されていないため、Ｎｉ電極２２の
はがれを防止することができる。上記した半導体装置
は、以下のようにして製造することができる。半導体素
子が形成されたＳｉＣ基板２０上に絶縁膜２１としてＳ
ｉＯ2 を形成し、この絶縁膜２１にコンタクトホール２
１ａを形成した後、全面にＮｉ膜を形成する。その後、
コンタクトホール２１ａが形成されている部分をマスク
し、絶縁膜２１上のＮｉ膜をエッチングにより除去す
る。そして、コンタクホール２１ａ内に残されたＮｉ膜
を、ＳｉＣ基板２０に形成された半導体素子とオーミッ
クコンタクトされたＮｉ電極２２とする。
Ｎｉ電極２２が形成されていないため、Ｎｉ電極２２の
はがれを防止することができる。上記した半導体装置
は、以下のようにして製造することができる。半導体素
子が形成されたＳｉＣ基板２０上に絶縁膜２１としてＳ
ｉＯ2 を形成し、この絶縁膜２１にコンタクトホール２
１ａを形成した後、全面にＮｉ膜を形成する。その後、
コンタクトホール２１ａが形成されている部分をマスク
し、絶縁膜２１上のＮｉ膜をエッチングにより除去す
る。そして、コンタクホール２１ａ内に残されたＮｉ膜
を、ＳｉＣ基板２０に形成された半導体素子とオーミッ
クコンタクトされたＮｉ電極２２とする。
【００１８】図２に、上記した構成を図８に示すトレン
チゲート型ＳｉＣパワーＭＯＳＦＥＴに適用した場合の
断面構成を示す。このものの製造方法の概要について説
明する。特開平７−３２６７５５号公報、あるいは特開
平８−７０１２４号公報に開示されているように、まず
表面の面方位が（０００１−）カーボン面である低抵抗
のｎ+ 型単結晶ＳｉＣ基板１を用意し、そのＳｉＣ基板
１の表面に、ｎ- 型エピタキシャル層２とｐ型エピタキ
シャル層３を順次積層する。続いて、ｐ型エピタキシャ
ル層３の所定領域にｎ+ ソース領域５を形成し、この
後、ｎ+ ソース領域５とｐ型エピタキシャル層３を貫通
してｎ- 型エピタキシャル層２内に達するトレンチ６を
形成する。そして、熱酸化法によりゲート熱酸化膜７を
形成し、第１及び第２ポリシリコン層８ａ、８ｂにより
トレンチ６内を順次埋め戻して、図３に示す構造を得
る。
チゲート型ＳｉＣパワーＭＯＳＦＥＴに適用した場合の
断面構成を示す。このものの製造方法の概要について説
明する。特開平７−３２６７５５号公報、あるいは特開
平８−７０１２４号公報に開示されているように、まず
表面の面方位が（０００１−）カーボン面である低抵抗
のｎ+ 型単結晶ＳｉＣ基板１を用意し、そのＳｉＣ基板
１の表面に、ｎ- 型エピタキシャル層２とｐ型エピタキ
シャル層３を順次積層する。続いて、ｐ型エピタキシャ
ル層３の所定領域にｎ+ ソース領域５を形成し、この
後、ｎ+ ソース領域５とｐ型エピタキシャル層３を貫通
してｎ- 型エピタキシャル層２内に達するトレンチ６を
形成する。そして、熱酸化法によりゲート熱酸化膜７を
形成し、第１及び第２ポリシリコン層８ａ、８ｂにより
トレンチ６内を順次埋め戻して、図３に示す構造を得
る。
【００１９】この後、全面にＬＰ−ＣＶＤ法により層間
絶縁層（ＳｉＯ2 ）９を形成し、ソースコンタクト予定
位置のｎ+ ソース領域５とｐ型エピタキシャル層３の表
面上にあるゲート熱酸化膜７と層間絶縁層９を除去して
コンタクトホール１２を形成し、図４の構造とする。全
面にＮｉ膜を形成し、コンタクトホール１２が形成され
ている部分をマスクし、層間絶縁層９上のＮｉ膜をエッ
チングにより除去して、図５の構造とする。そして、コ
ンタクホール１２内に残されたＮｉ膜をオーミック電極
としてのソース電極層１０とし、また、ＳｉＣ基板１の
裏面にドレイン電極層１１を形成して、図２に示すトレ
ンチゲート型ＳｉＣパワーＭＯＳＦＥＴを完成させる。 （第２実施形態）図１に示す第１実施形態のように、Ｓ
ｉＣ基板２０上にＮｉ電極２２を形成した場合、Ｎｉシ
リサイドが形成される。このため、Ｎｉ電極２２を銀ろ
う付けして実装する場合、Ｎｉシリサイドでは銀ろう付
けすることができない。
絶縁層（ＳｉＯ2 ）９を形成し、ソースコンタクト予定
位置のｎ+ ソース領域５とｐ型エピタキシャル層３の表
面上にあるゲート熱酸化膜７と層間絶縁層９を除去して
コンタクトホール１２を形成し、図４の構造とする。全
面にＮｉ膜を形成し、コンタクトホール１２が形成され
ている部分をマスクし、層間絶縁層９上のＮｉ膜をエッ
チングにより除去して、図５の構造とする。そして、コ
ンタクホール１２内に残されたＮｉ膜をオーミック電極
としてのソース電極層１０とし、また、ＳｉＣ基板１の
裏面にドレイン電極層１１を形成して、図２に示すトレ
ンチゲート型ＳｉＣパワーＭＯＳＦＥＴを完成させる。 （第２実施形態）図１に示す第１実施形態のように、Ｓ
ｉＣ基板２０上にＮｉ電極２２を形成した場合、Ｎｉシ
リサイドが形成される。このため、Ｎｉ電極２２を銀ろ
う付けして実装する場合、Ｎｉシリサイドでは銀ろう付
けすることができない。
【００２０】そこで、この第２実施形態では、図６に示
すように、コンタクトホール２１ａを介して半導体素子
とオーミックコンタクトするオーミック電極を、コンタ
クトホール２１ａ内にのみ形成された第１のＮｉ膜２３
（第１実施形態のＮｉ電極２２に相当）と、この第１の
Ｎｉ膜２３と絶縁膜２１上に形成されたバリアメタル２
４と、このバリアメタル２４上に形成された第２のＮｉ
膜２５からなるＮｉ／バリアメタル／Ｎｉ構造の電極と
する。このような構成にすれば、第２のＮｉ膜２５を用
いて銀ろう付けすることができる。
すように、コンタクトホール２１ａを介して半導体素子
とオーミックコンタクトするオーミック電極を、コンタ
クトホール２１ａ内にのみ形成された第１のＮｉ膜２３
（第１実施形態のＮｉ電極２２に相当）と、この第１の
Ｎｉ膜２３と絶縁膜２１上に形成されたバリアメタル２
４と、このバリアメタル２４上に形成された第２のＮｉ
膜２５からなるＮｉ／バリアメタル／Ｎｉ構造の電極と
する。このような構成にすれば、第２のＮｉ膜２５を用
いて銀ろう付けすることができる。
【００２１】なお、この第２実施形態のものでも、絶縁
膜２１上に第１のＮｉ膜２３が形成されていないため、
第１のＮｉ膜２３のはがれを防止することができる。 （第３実施形態）図７に本発明の第３実施形態に係る概
念構成を示す。この第３実施形態においては、Ｎｉ電極
２６は、コンタクホール２１ａ内および絶縁膜２１上に
繋がって形成されているが、Ｎｉ電極２６と絶縁膜２１
との間には、それらと密着性の良好な金属膜２７が形成
されている。このようにＮｉ電極２６および絶縁膜２１
と密着性の良好なＣｒ等の金属膜２７を介在させること
により、Ｎｉ電極２６のはがれを防止することができ
る。
膜２１上に第１のＮｉ膜２３が形成されていないため、
第１のＮｉ膜２３のはがれを防止することができる。 （第３実施形態）図７に本発明の第３実施形態に係る概
念構成を示す。この第３実施形態においては、Ｎｉ電極
２６は、コンタクホール２１ａ内および絶縁膜２１上に
繋がって形成されているが、Ｎｉ電極２６と絶縁膜２１
との間には、それらと密着性の良好な金属膜２７が形成
されている。このようにＮｉ電極２６および絶縁膜２１
と密着性の良好なＣｒ等の金属膜２７を介在させること
により、Ｎｉ電極２６のはがれを防止することができ
る。
【００２２】なお、Ｎｉ電極２６および絶縁膜２１と密
着性の良好な金属膜２７としては、Ｃｒ以外にＭｏ、Ｔ
ｉ、Ｗを用いることができる。また、上述した種々の実
施形態において、絶縁膜２１としてはＳｉＯ2 以外にＳ
ｉ3 Ｎ4 を用いることもできる。また、第１実施形態に
おいて、Ｎｉ電極２２をコンタクトホール２１ａ内にの
み形成するものを示したが、Ｎｉ電極２２が絶縁膜２１
上に繋がって形成されたときにはがれの問題が生じるた
め、仮に絶縁膜２１にＮｉ電極２２が形成されていて
も、コンタクトホール２１ａ内のＮｉ電極２２と分断さ
れていれば、はがれの問題は生じない。
着性の良好な金属膜２７としては、Ｃｒ以外にＭｏ、Ｔ
ｉ、Ｗを用いることができる。また、上述した種々の実
施形態において、絶縁膜２１としてはＳｉＯ2 以外にＳ
ｉ3 Ｎ4 を用いることもできる。また、第１実施形態に
おいて、Ｎｉ電極２２をコンタクトホール２１ａ内にの
み形成するものを示したが、Ｎｉ電極２２が絶縁膜２１
上に繋がって形成されたときにはがれの問題が生じるた
め、仮に絶縁膜２１にＮｉ電極２２が形成されていて
も、コンタクトホール２１ａ内のＮｉ電極２２と分断さ
れていれば、はがれの問題は生じない。
【００２３】なお、本明細書において、六方晶系の単結
晶炭化珪素の面方位を表す場合、本来ならば所要の数字
の上にバーを付した表現をとるべきであるが、表現手段
に制約があるため、所要の数字の上にバーを付す表現の
代わりに、所要数字の後ろに「−」を付して表現してい
る。
晶炭化珪素の面方位を表す場合、本来ならば所要の数字
の上にバーを付した表現をとるべきであるが、表現手段
に制約があるため、所要の数字の上にバーを付す表現の
代わりに、所要数字の後ろに「−」を付して表現してい
る。
【図１】本発明の第１実施形態を示す半導体装置の概念
構成図である。
構成図である。
【図２】本発明の第１実施形態をトレンチゲート型Ｓｉ
ＣパワーＭＯＳＦＥＴに適用した場合の断面図である。
ＣパワーＭＯＳＦＥＴに適用した場合の断面図である。
【図３】図２に示すトレンチゲート型ＳｉＣパワーＭＯ
ＳＦＥＴの製造工程を説明するための断面図である。
ＳＦＥＴの製造工程を説明するための断面図である。
【図４】図３に続く製造工程を説明するための断面図で
ある。
ある。
【図５】図４に続く製造工程を説明するための断面図で
ある。
ある。
【図６】本発明の第２実施形態を示す半導体装置の概念
構成図である。
構成図である。
【図７】本発明の第３実施形態を示す半導体装置の概念
構成図である。
構成図である。
【図８】従来のトレンチゲート型ＳｉＣパワーＭＯＳＦ
ＥＴの断面図である。
ＥＴの断面図である。
１…ｎ+ 型単結晶ＳｉＣ基板、２…ｎ- 型エピタキシャ
ル層、３…ｐ型エピタキシャル層、５…ｎ+ ソース領
域、６…トレンチ、７…ゲート熱酸化膜、８…ゲート電
極層、９…層間絶縁膜、１０…ソース電極層、１１…ド
レイン電極層、２０…ＳｉＣ基板、２１…絶縁膜、２１
ａ…コンタクトホール、２２…Ｎｉ電極、２３…第１の
Ｎｉ膜、２４…バリアメタル、２５…第２のＮｉ膜、２
６…Ｎｉ電極、２７…金属膜。
ル層、３…ｐ型エピタキシャル層、５…ｎ+ ソース領
域、６…トレンチ、７…ゲート熱酸化膜、８…ゲート電
極層、９…層間絶縁膜、１０…ソース電極層、１１…ド
レイン電極層、２０…ＳｉＣ基板、２１…絶縁膜、２１
ａ…コンタクトホール、２２…Ｎｉ電極、２３…第１の
Ｎｉ膜、２４…バリアメタル、２５…第２のＮｉ膜、２
６…Ｎｉ電極、２７…金属膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６５３Ｃ
Claims (3)
- 【請求項１】 半導体素子が形成された炭化珪素基板
（２０）と、 前記炭化珪素基板上に形成されコンタクトホール（２１
ａ）を有する絶縁膜（２１）と、 前記コンタクトホールを介して前記半導体素子とオーミ
ックコンタクトするオーミック電極とを備え、 前記オーミック電極はＮｉ電極（２２）であって、この
Ｎｉ電極は前記コンタクトホール内に形成され前記絶縁
膜上に繋がって形成されていないことを特徴とする炭化
珪素半導体装置。 - 【請求項２】 半導体素子が形成された炭化珪素基板
（２０）と、 前記炭化珪素基板上に形成されコンタクトホール（２１
ａ）を有する絶縁膜（２１）と、 前記コンタクトホールを介して前記半導体素子とオーミ
ックコンタクトするオーミック電極とを備え、 前記オーミック電極は、前記コンタクトホール内に形成
され前記絶縁膜上に形成されていない第１のＮｉ膜（２
３）と、この第１のＮｉ電極と前記絶縁膜上に形成され
たバリアメタル（２４）と、このバリアメタル上に形成
された第２のＮｉ膜（２５）から構成されていることを
特徴とする炭化珪素半導体装置。 - 【請求項３】 半導体素子が形成された炭化珪素基板
（２０）と、 前記炭化珪素基板上に形成されコンタクトホール（２１
ａ）を有する絶縁膜（２１）と、 前記コンタクトホールを介して前記半導体素子とオーミ
ックコンタクトするオーミック電極とを備え、 前記オーミック電極は、前記コンタクホール内および前
記絶縁膜上に繋がって形成されたＮｉ電極（２６）であ
って、前記絶縁膜上の前記Ｎｉ電極と前記絶縁膜との間
に、前記絶縁膜および前記Ｎｉ電極と密着する金属膜
（２７）が介在されていることを特徴とする炭化珪素半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27512796A JPH10125620A (ja) | 1996-10-17 | 1996-10-17 | 炭化珪素半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27512796A JPH10125620A (ja) | 1996-10-17 | 1996-10-17 | 炭化珪素半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10125620A true JPH10125620A (ja) | 1998-05-15 |
Family
ID=17551086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27512796A Pending JPH10125620A (ja) | 1996-10-17 | 1996-10-17 | 炭化珪素半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10125620A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002093742A (ja) * | 2000-09-18 | 2002-03-29 | National Institute Of Advanced Industrial & Technology | オーミック電極構造体、その製造方法、半導体装置及び半導体装置の製造方法 |
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| US7217954B2 (en) | 2003-03-18 | 2007-05-15 | Matsushita Electric Industrial Co., Ltd. | Silicon carbide semiconductor device and method for fabricating the same |
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| JP4745251B2 (ja) * | 2004-12-22 | 2011-08-10 | 三菱電機株式会社 | 半導体装置 |
| US9230807B2 (en) | 2012-12-18 | 2016-01-05 | General Electric Company | Systems and methods for ohmic contacts in silicon carbide devices |
-
1996
- 1996-10-17 JP JP27512796A patent/JPH10125620A/ja active Pending
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