JPS59186371A

JPS59186371A - 半導体装置

Info

Publication number: JPS59186371A
Application number: JP6122683A
Authority: JP
Inventors: Masami Takeuchi; 正己武内
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1983-04-07
Filing date: 1983-04-07
Publication date: 1984-10-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野〉本発明は、縦形のＭＯ８電界効果トランジスタ（ＭＯＳ
ＦＥＴ　）にかが９、特にノヤワー用のＭＯＳＦＥＴに
関する。

ＭＯＳＦＥＴは集積化が進むにつれて急速に伸びてきた
デバイスであるが、電力用として用いる場合には、電流
通路が平面的であることがら、立体的な電流通路をもつ
バイポーラデバイスに比べ根本的な不利はある。しかし
ながら、多数個のＭＯＳ　ＦＥＴ、”を使用し、実効的
なチャネル幅を増大さぜるととでＭＯＳＦＥＴの大電流
化は容易に達成できる。っまシ、小電力のＭＯＳＦＥＴ
が多数個並列に接続され、それらが、均一に動作すれば
大′醒力ＭＯ８ＦＥＴとなる。この場合、チャネル幅の
増大（ＭＯＳＦＥＴの集積個数の増大）に伴うチップ面
積の増大が太き左問題点であり、このため、単位面積あ
たりのチャネル幅ができるだけ大きくなるような構造を
とることが望ましく、さらに、また、これに対応して、
大電流を扱うための取出し用の電極構造の工夫が試みら
れている。

その１つとして、ドレイン電極のとシ出しが基板の裏面
からなされ、ソース電極とダート電極は多層構造とする
構造が考えられている。これにより、ソース電極も大き
くとることができ有効である。

〈従来技術〉また、高耐圧化をはかる為に、二重拡故法を用いるなど
の工夫もなされ、高電圧形の素子としての使用がいろい
ろな形で試みられており、その１つとして、パワー用と
して使用されている従来の縦形ＭＯ８ＦＥＴは、第１図
にその断面概要図、第２図に等価回路塗示すように、た
とえば、ドレインであるｎ形シリコン基板１と、この上
に形成されたｎ形シリコン成長層２と、このｎ形シリコ
ン成長層２内に形成されたｐ形ペース層３と、このｐ形
ペース層内に形成された層形のソース４と、前記ソース
４を貫通して前記ペース層３に到達する置形ノベースコ
ンタクト５と、これらの領域を′醒気的に接続するため
の電極および配線１曽とより構成されている。

この縦形ＭＯ８ＦＥＴは以下のようにして形成される。

まず、第３図に示すように、出発材料として層形シリコ
ン基板１を使用し、裏面をレジスト（図示せず）で被覆
し・エピタキシャル成艮法によって、表面にｎ形シリコ
ン層２を形成する。次いで、このｎ形シリコン層表面を
酸化し、フィールド酸化膜を形成した後、レジストを塗
布し、第１のフォトエツチングによって、トランジスタ
を形成すべき領域のフィールド酸化膜を除去する。

このようにして形成された領域の中に、ＭＯＳＦＥＴを
作υ込むわけである。第４図乃至第１１図は、この領域
の一部を拡大して示すものである。

上述の如くシて、フィールド酸化膜の除去されたトラン
ジスタ形成領域表面を、熱酸化することによって、第４
図に示す如く、デート酸化膜１１を形成する。

そして、化学蒸着法（ＣＶＤ法）によって、１５１Ｊシ
リコン膜１２を形成したのち、この上にレジスト膜１３
を塗布踵これにペース領域３形成用（７Ｄ　窓をあける
為の第２のフォトエツチング工程によって、ポリシリコ
ンからなる’ｌ’−）１２の・ぐターンを形成する。

次いで、第５図に示す如く、このレジスト膜１３を除去
することなく、前記ケ°−ト１２上に残し、これをマス
クとして、イオン注入を行なうことにより、ボロン（Ｂ
）１４を打ち込み、その後加熱することにょシ、ボロン
イオンを熱拡散させ、ペース領域３を形成する。

更に１この上にレジスト膜１５を塗布したのち、ソース
形成用の第３のフォトエツチング工程によって、レジス
ト・やターンを形成する。この・ぐターンをマスクとし
て第６図に示す如くリン（ｐ）イオン１６を注入し、層
形ソース領域を形成すると共に、チリシリコンヶゞ−ト
１２にリンイオンのドーピングを行ない、層形とし、ソ
ース領域４を形成する。

最後に、レジスト膜１７を塗布したのち、ベースコンタ
クト形成用の窓明けのだめの第４のフォトエツチング工
程によって、レジスト・ソターンを形成し、このパター
ンをマスクとして、’ｆ４７図に示すごとく、ベースコ
ンタクト５形成のだめのポロン（Ｂ）イオン１８の注入
を行なう。

このようにして、レジスト１７を除去すれば、第８図に
示す如く、ポリシリコンヶ”−１１２を有するＭＯＳＦ
ＥＴが形成される。

このようにしてできた基板に、第９図の如く層間絶縁膜
１９を形成する。

次いで、この層間絶縁膜に第５のフォトエツチング工程
によって、ペース及びソースコンタクト形成用のスルー
ホール２ｏを、第１０図の如く形成する。

さらに、アルミニウム配線層５１を付看し、第６のフォ
トエツチング工程によって配線ｉＲターンを形成する。

このようにしてできた菓子表面を保護（換５２で被檄し
、第１１図の叩く、ＭＯＳＦＥＴ　が構成する。

このような、従来の半導体装置においては、シリコン成
長）、９２ケ１０〜２０μｎ１　とノ９〈形成づせなけ
ればならず、この成長ｊ曽２の形成に要するコストが太
さいため、成長層の厚さが、原価低減への大きな障害と
なっていた。

また、かかる構造の場合、たとえば、２東拡散（ＤＳＡ
　）によってチャネル長を制御Ｉするため、高集積化に
は厳密な制御が必要であり、歩゛醒すの向上をはばむ原
因となっていた。

更には、成−侵ｔｉ　’（ＩＩｒ　ｎ形としたとき、月
？リシリコンケ゛−トは、高一度のＰ）序ポリシリコン
ゲートとするのが４貸しいが、ソース頃域の層形ドーピ
ングと同８イにｒ−トのドーピングを行なう前記工程に
おいては、不ｉ４能であり、層形ボリシリコンケ゛−ト
とするか、又は、デートのドーピングのみを別工程とし
なければならなかった。

製造工程においても、フォトエツチング工程は、前述の
如く、トランジスタ形成用領域の形成、ポリシリコンｒ
−）の形成、ソースへのイオン注入、ベースコンタクト
形成のためのイオン注入、スル−ホールの形成、アルミ
ニウム配線層の形成、そして、ボンディング・ぐラド（
図示せず）の形成、の計７回は最低限必要であシ、通常
はこれに高耐圧化のだめのガードリング（図示せず）形
成時の１回が加わり８回となる。従って作業工程が非常
に複雑であった。

〈発明の目的〉本発明は、前記実情に鑑みてなされたもので、埋込みチ
ャネルノーマリオフ形ＦＥＴを縦形ＭＯ８ＦＥＴとして
使用することによシ、エピタキシャル成長層の厚さの減
少に伴う、形成コストの低減をはかると共に、製造工程
を簡略化することを目的とする。

本発明の他の目的は高耐圧のノーマリ・オフ形ＭＯ８Ｆ
ＥＴを提供することにある。

〈発明の構成〉本発明は、半導体基板の表面にソースとゲートを有する
と共に、及面にドレイン領域する電界効果形半導体装置
において、ケ９−トとソースカーｔｎ　終状態にあると
さ、ケ゛−トより伸びた空乏層に接触するように、逆伝
導形の埋込み領域をソースと同電位となるように配設し
たものである。

さらに、また、本発明は、ドレイン・ケ９−ト間に耐圧
をこえた電圧が印加されたとき、隣接する埋込み層から
伸びる空乏層が接触するように構成されたものである。

埋込みチャネル形ＭＯ８ＦＥＴの基本構造は第１２図に
示すごとくであり、たとえば、ｎ＋形のソース領域Ｓと
ｎ　形のドレイン領域りの間に電流を担うべきチャネル
としてｎ形の不純物層が形成され、ソース及びドレイン
頭載が接続されるわけであるが、通常の表面チャネル形
ＭＯ８Ｆ’ＥＴとは異なり、埋込みチャネルを有してい
る点が特徴であり、制御機構としてケ゛−ト電極が絶縁
膜を介してチャネル上に形成される。

この埋込みチャネル形ＭＯ８ＦＥＴをノーマリ・オフと
するために必要な条件は、一般に９、Ｕられている（例
えば、ＩＥＥＥ　Ｔｒａ、ｎｓ、　Ｖｏｌ、　ＥＤ−２
７、Ｎｏ　８　、　ｐｐ１５１４−１５２０　（１９８
０）、電気学会貸料（電子デバイス研究会）　ＫＤＤ−
８０−５，１月２５日（１９８０））ように、以下のご
とくである。

ｈ　＝　ａ　−ｄ・・・（１）ｈ−実効チャネル深さａ：成長層の厚さｄ：基板からの空乏層の伸びｖＴＨニジきい値電圧ｖＦＢ：フラットバンド電圧ｔｏｘ　：ケ°−ト酸化膜の膜厚ｐ形基板上に形成された場合は、ｎ形テヤイ・ルと基板
との間の接合に生じる空乏層の伸びｄを考慮することが
厳密には必要であるが、基板の不純物濃度が十分に低い
として、基板からチャネルへの空乏層の伸びを省略する
とき　ｈ　＝　ａ　　となシ、前記（２）式から成長層
の厚さを求めることができる。

この条件に加えて、ダート電圧Ｖ　＝００ときに、空乏
層が基板まで伸びきっていてｖ８≧ＶＴ、＞Ｏにおいて
電流通路が形成されるにはｖＦＢは正である必要があシ
、従って、デート材料と半導体層との仕事関数差をでき
るだけ大きくする必要がある。

たとえば、しきい恒圧ｖＴｈ−〇、４ｖとし、ＶＦＢ　
＝　１．　ＯＶのとき、キャリア虚度Ｎ＝Ｉ　Ｘ　１０
１６．ｚ　−３ｔｏＸ−３５０Ｘのとき成長層の厚さは
２ｏｏｏＸ、才だ、Ｎ＝５　Ｘ　ｌ　Ｏｃｍ　　ｊｏＸ
＝３５０　ｇのとき、成長層の厚さは：３０００　Ｋに
設定すればよい。

く実施例〉次に、本発明実施例の・ぞワー用ＭＯ８ＦＥＴについて
図面を参照しつつ説明する。

第１３図に示すごとく、このＭＯＳＦＥＴは層形シリコ
ン基板からなるドレイン２１と、この基板上に成長させ
たエピタキシャル成長層２２内に形成された層形ソース
領域２３と、このソース領域２３をとシ囲むように、表
面にシリコン酸化膜（ケ゛−ト酸化膜）２４を介して配
設されたデート電極２６と、このダート電極２６と対向
して配設されたｐ形埋込み領域２５とより構成されたト
ランジスタが５０００個作シ込まれて々るものである。

このダート電極は、格子状をなし、個々のトランジスタ
のデート電位が同一となるように形成されると共に、と
のケ°−ト電極上には、層間絶縁膜を介してソース電極
２８が形成されておシ、基板裏面には一面に形成された
ドレイン電極（図示せず）が形成され−Ｃいる。さらに
、前記ｐ　形埋込み領域２５ば、表面で、前記ソース電
極２８と接続されている。

次に、本発明実施例の１ｖｌＯ８ＦＥＴの製造方法につ
いて、図面を参照しつつ説明する。

まず、第１４図に示すごとくｎ　形シリコン基板２１上
に、厚さ２５００ＸＯｎ形工ピタキシヤル成長層２２を
形成し、さらに、この表面を酸化することによυ、表面
酸化膜３１を形成する。

この上にレジスト膜３２を塗布し、第１のフォトエツチ
ング工程によって、レジスト−９ターンを形成し、これ
をマスクとして表面酸化膜３１を一部除去した後、第１
５図に示す如く、ボロン（Ｂ）イオン３３のイオン注入
を行なう。

そして、レジストパターン及び酸化膜を除去し、熱処理
を行なって第１６図に示すように砕形埋込み禎域２５を
形成する。

更に、この上にｎ形エピタキシャル成長層２２を形成し
た後、第１７図に示すように、表面を酸化して、ケ゛−
ト絶縁、’１都２４を形成する。次いで、この成長層に
リン（Ｐ）イオン３４の注入を行ない、しきい（直電圧
（ｖＴｈ）を制御する。

更に化学蒸着法（ＣＶＤ法）によって、不純物としてゾ
ロンを含有するポリシリコン層を形成し、これにレジス
トを塗布したのち、第２のフォトエツチング工程によっ
て、第１８図に示す如くデート電イタ２６を形成する。

次いで、この」二にレノストを塗布し、第３のフォトエ
ツチング工程によって、ソース形成のだめの第３のレジ
ストパターン３５を形成したのち、これをマスクとして
第１９図に示す如く、リン（Ｐ）イオン３６の注入を行
ない、熱処理を経て、ソース領域２３を形成する。

更ニ、レノストを塗布し、第４のフォトエツチング工程
によって埋込み領域形成用の窓を形成し、この第４のレ
ゾスト・ぐターフ３７をマスクとして第２０図に示す如
く、ボロンイオン３８の注入を行ない、砕形埋込み領域
２５にコンタクトするためのｐ　影領域２５を形成する
。

第２１図は熱処理後の状態を示すものである。

更に、層間絶縁膜２７を形成した後、第２２図に示す如
くスルーホール３９形成のだめの第５のフォトエラ−１
−７クヲ施し、この上にアルミニウム膜を形成する。そ
して、更に、紀６のフォトエツチングによってソース電
極（配線層）２８を形成し、表面に保穫膜２９を形成し
たのち、最後に第７のフォトエツチング工程によってボ
ンディング・やラドの悪明けを行なう。（図示せず）こ
のように、本発明実施例のＭＯＳＦＥＴによれば、エピ
タキシャル成長層の厚さが２５００Ｘ程度でよく、従来
の構造のＭＯＳＦＥＴで必要とされる１０〜２０μｍに
比べて大幅に節減される。

まだ、製造工程におけるフォトエツチングも、逆伝導形
埋込み領域の形成時、ポリシリコングー１形成時、ソー
ス領域形成時、埋込み領域へのコンタクト１狽域の形成
時、スルーホール形成時、ソース配線層の形成時、ボン
ディングパッド用窓の形成時の７回でよく、従来の８回
に比べて製造が簡単である。

加えて、ポリシリコンゲートのドーピングについても、
デート形成後、熱拡散工程がないことにより、オートド
ーピングの発生もなく、あらかじめ、不純物をドープし
たポリシリコフケ９−トの形成を行なうことが可能とな
シ、ケ゛−トの不純・吻の伝導形の選択が自由で、特性
の良好なＭＯ３ＦＦ、Ｔを形成することが可能である。

また、２重拡散工程もなく、高巣積化にあたり、歩留り
が大幅に向上する。

寸だ、７］？リシリコンデートのドーピングについても
、実施例においては、すでにドーピングしたポリシリコ
ン層足形成する方法をとったが、ソース゛＋ｉＥｔ域と
同じ伝導形をもつポリシリコンゲートを用いる場合は、
ソースのイオン注入と同時にケゞ−ト領域にもイオン注
入を行なうようにしてもよい。

この場合、酸化シリコン膜３３の形成は不要であり、直
接フォトレジストを塗布すればよい。

また、実施例においては、シリコン基板を用いたが、こ
の他、酸素イオンの注入により半絶縁層の形成の可能力
化合物半導体であるガリウムヒ素（ＧａＡｓ　）、イン
ジウムガリウムヒ素（ＩｎＧａＡｓ　）等についても適
用可能である。

さらには、本発明のＭＯＳＦＥＴをＩＣ回路中で単体と
して用いることも可能である。この場合は、ＩＣ部分を
、酸化膜上に被着したポリシリコン膜をレーザ処理等に
よって単結晶化し、この単結晶シリコン層内に他の機能
素子を集積してもよい。

さらには、隣接する層形埋込み領域から伸びる空乏層に
よシ、電流を制御することができ、簡耐圧化をはかるこ
とができる。

〈発明の効果〉以上、説明してきたように、本発明によれば、ンリコン
成長層の厚さを大幅に節減することができ、また、製造
工程が非常に簡略化され得るため、製造コストを大幅に
低下させることができる。また、同時に装置の高耐圧化
をはかることがでさるものである。

【図面の簡単な説明】

第１図は、従来の縦形ＭＯ８ＦＥＴの断面概要図、第２
図は、同等価回路図、第３図乃至第１１図は、同製造工
程図、第１２図は、埋込みチャネル形ＦＥＴの基本構造
図、第１３図は、本発明実施例のＭＯＳＦＥＴの断面概
決図、第１４図乃ヱ第２２図は同ＭＯ８ＦＥＴの製造エ
フ１−１８の１例を示す図である。１・・・１１”形シリコン基板、２・・・ｎ形シリコン
成長１１．３・・ｐ形ペース層、４・・・ソース、５・
・ベースコンタクト、１］・・・ｒ−トｍ１ｊＬ　１２
・・ポリシリコン＋ＦｊＧ、１３・・・レジスト膜、１
４・・・ボロンイオン、１５・・・レジスト１１４．１
６・・・リンイオン、１７・・・レジスト１ｌＬ１８・
・・ボロンイオン、１９・・層間＋ｅ　Ａ（’ｋ　膜、
２０・・・スル−ホール、２１・・シリコン基板、２２
・・・エピタキシャル成長ハｊ１２３・・ソース・領域
、２４・・・シリコン改化ｊ漠（ケ゛−ト酸化膜）、２
５−ｐ＋形埋込み・領域、２６・・・ケ゛−ト電極、２
７・・・層間絶縁膜、２８・・・ソース電極、３１・・
表面酸化膜、３２・・・レジスト膜、３３・・・ボロン
（Ｂ）イオン、３４・・リン（Ｐ）イオン、３５・・・
レジストパターン、３６・・・リンイオン、３７・・・
レジストパターン、３８・・・ボロンイオン、３９・・
・スルーホール、５１・・・アルミニウム配線ｔ＋Ｌ５
２・・・保護膜。第９図第１０図第１１図第１２図６第１３図ェ、４．．　　　　’ｉｒｇ　１７　ｆ：ｚＴ４第１５図　　　第１８図第１６図　　　　第１９図６第二スρ 第２第２２１圀９２７匹−加給４ゴ１

Claims

【特許請求の範囲】

（１）半導体基板の表面にソースとデートを有すると共
に、裏面にドレインを有する電界効果形半導体装置にお
いて、前記ｒ−）と前記ソースが短絡状態にあるとき前
記ダートより伸びた空乏層に接触するように、埋込み層
が配設されており、前記埋込み層は前記半導体基板とは
逆の伝導形を有すると共に、前記ソースと同電位となる
ように構成されていることを特徴とする半導体装置。
（２）半導体基板の表面にソースとケ゛−トを有すると
共に、裏面にドレインを有してなる少なくとも２つの電
界効果形半導体素子の集Ｈされた半導体装置において、
前記半導体菓子は、夫々、ダートとソースが類１１者状
態にあるときケ゛−トよシ伸びる空乏層に接触するよう
に埋込み層が配設されており、前記埋込み層は、前記半
導体基板とは逆の伝導形を有すると共に、前記ソースと
同電位となるように構成されていることを特徴とする半
導体装置。
（３）　　前記埋込み層は、ドレイン・ゲート間に耐圧
をこえた電圧が印加されたとき、隣接する埋込み層から
伸びる空乏層が接触するように配置されていることを特
徴とする特許請求の範囲第２項に記載の半導体装置。