JPH0355877A - 化合物半導体装置 - Google Patents
化合物半導体装置Info
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- JPH0355877A JPH0355877A JP1192101A JP19210189A JPH0355877A JP H0355877 A JPH0355877 A JP H0355877A JP 1192101 A JP1192101 A JP 1192101A JP 19210189 A JP19210189 A JP 19210189A JP H0355877 A JPH0355877 A JP H0355877A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
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- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 14
- 238000000034 method Methods 0.000 abstract description 6
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Landscapes
- Element Separation (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、化合物半導体装置に関する．さらに具体的に
いえば、ＧａＡｓ等の化合物半導体を用いたＩＡ積回路
を高集積化させるための技術に係るものである． ［背景技術］ 半絶縁性ＧａＡｓ基板上に電界効果トランジスタ（ＦＥ
Ｔ）等の各種素子を形戒した集積回路においては、各種
素子間の電気的分離を行う必要がある．例えば、半絶縁
性ＧａＡｓ基板上に形成された隣り合うＦＥＴ間には、
電界による相互干渉（バックゲート効果）が生じ、これ
が原因となって隣のＦＥＴの動作状態でビンチオフ電圧
（Ｖｐ）やしきい値電圧（Ｖｔ）が変動して誤動作を起
こす．そこで、従来にあっては、第３図（ａ）（ｂ）（
ｃ）（ｄ）に示すようにして化合物半導体装置を製造し
、アースラインによってＦＥＴ間の電気的分離を行って
いる。
いえば、ＧａＡｓ等の化合物半導体を用いたＩＡ積回路
を高集積化させるための技術に係るものである． ［背景技術］ 半絶縁性ＧａＡｓ基板上に電界効果トランジスタ（ＦＥ
Ｔ）等の各種素子を形戒した集積回路においては、各種
素子間の電気的分離を行う必要がある．例えば、半絶縁
性ＧａＡｓ基板上に形成された隣り合うＦＥＴ間には、
電界による相互干渉（バックゲート効果）が生じ、これ
が原因となって隣のＦＥＴの動作状態でビンチオフ電圧
（Ｖｐ）やしきい値電圧（Ｖｔ）が変動して誤動作を起
こす．そこで、従来にあっては、第３図（ａ）（ｂ）（
ｃ）（ｄ）に示すようにして化合物半導体装置を製造し
、アースラインによってＦＥＴ間の電気的分離を行って
いる。
この製造方法を第３図（ａ）〜（ｄ）に従って説明する
．まず、第３図（ａ）に示すように、半絶縁性ＧａＡｓ
基板１の上面の所定領域に選択イオン注入法によりＦＥ
Ｔ２３のチャネルとなる低キャリア濃度層２を形成する
．次に、第３図（ｂ）に示すように、低キャリア濃度層
２の両側のソース及びドレイン電極を設ける領域に選択
イオン注入法により高キャリア濃度層３を形成する．こ
の後、第３図（ｃ）に示すように、蒸着技術を用いて、
高キャリア濃度層３の上にソース電極及びドレイン電極
となるオーミック電極４を形成する．さらに、第３図（
ｄ）に示すように、チャネルとなる低キャリア濃度層２
の上にゲート電極５を形成して複数のＦＥ７２３を製作
すると共に、各ＦＥＴ２３間において、半絶縁性ＧａＡ
ｓ基板１の表面にアースライン６を形成している． しかして、従来にあっては、ＦＥＴ等の各素子間におい
て、半絶縁性ＧａＡｓ基板の表面に形戒されたアースラ
インによって各素子間の電気的分離を行い、ＦＥＴのバ
ックゲート効果等を防止している。
．まず、第３図（ａ）に示すように、半絶縁性ＧａＡｓ
基板１の上面の所定領域に選択イオン注入法によりＦＥ
Ｔ２３のチャネルとなる低キャリア濃度層２を形成する
．次に、第３図（ｂ）に示すように、低キャリア濃度層
２の両側のソース及びドレイン電極を設ける領域に選択
イオン注入法により高キャリア濃度層３を形成する．こ
の後、第３図（ｃ）に示すように、蒸着技術を用いて、
高キャリア濃度層３の上にソース電極及びドレイン電極
となるオーミック電極４を形成する．さらに、第３図（
ｄ）に示すように、チャネルとなる低キャリア濃度層２
の上にゲート電極５を形成して複数のＦＥ７２３を製作
すると共に、各ＦＥＴ２３間において、半絶縁性ＧａＡ
ｓ基板１の表面にアースライン６を形成している． しかして、従来にあっては、ＦＥＴ等の各素子間におい
て、半絶縁性ＧａＡｓ基板の表面に形戒されたアースラ
インによって各素子間の電気的分離を行い、ＦＥＴのバ
ックゲート効果等を防止している。
［発明が解決しようとする課題コ
従来にあっては、上記のように半絶縁性ＧａＡｓ基板の
表面に配置されたアースラインによって各素子間の電気
的分離を行い、ＦＥＴのバックゲート効果等を防止して
いる。
表面に配置されたアースラインによって各素子間の電気
的分離を行い、ＦＥＴのバックゲート効果等を防止して
いる。
しかしながら、このようなアースラインで隣り合うＦＥ
Ｔ間のバックゲート効果を防止するためには、１０〇一
以上の幅のアースラインを用いる必要がある。もし、ア
ースラインの幅が１ｏｏ一より極端に狭くなると、バッ
クゲート効果のため、隣りのＦＥＴの動作状態によって
ピンチオフ電圧（Ｖｐ）やしきい値電圧（Ｖｔ）等が変
動し、ＦＥＴが誤動作するおそれがある。
Ｔ間のバックゲート効果を防止するためには、１０〇一
以上の幅のアースラインを用いる必要がある。もし、ア
ースラインの幅が１ｏｏ一より極端に狭くなると、バッ
クゲート効果のため、隣りのＦＥＴの動作状態によって
ピンチオフ電圧（Ｖｐ）やしきい値電圧（Ｖｔ）等が変
動し、ＦＥＴが誤動作するおそれがある。
したがって、従来にあっては大きな幅のアースラインが
必要となるので、ＦＥＴ等の各種能動素子が占める面積
と比較すると、アースラインがかなり大きな面積を占め
ることになり、極端な場合ＧａＡｓ＠積回路全体の５０
％程度の面積を占有しており、ＧａＡｓ集積回路の高集
積化を図る上で妨げとなっていた。
必要となるので、ＦＥＴ等の各種能動素子が占める面積
と比較すると、アースラインがかなり大きな面積を占め
ることになり、極端な場合ＧａＡｓ＠積回路全体の５０
％程度の面積を占有しており、ＧａＡｓ集積回路の高集
積化を図る上で妨げとなっていた。
しかして、本発明は叙上の従来例の欠点に鑑みてなされ
たものであり、その目的とするところは小さな占有面積
のアースラインにより各種素子間の電気的分離を効果的
に行えるようにすることにある． ［課題を解決するための手段］ このため、本発明の化合物半導体装置は、半絶縁性基板
上に少なくとも２以上の素子を設けた化合物半導体装置
において、前記素子間にて半絶縁性基板の表面に溝を凹
設し、各素子間を電気的に分離させるためのアースライ
ンを前記溝内に埋め込むように配置したことを特徴とし
ている。
たものであり、その目的とするところは小さな占有面積
のアースラインにより各種素子間の電気的分離を効果的
に行えるようにすることにある． ［課題を解決するための手段］ このため、本発明の化合物半導体装置は、半絶縁性基板
上に少なくとも２以上の素子を設けた化合物半導体装置
において、前記素子間にて半絶縁性基板の表面に溝を凹
設し、各素子間を電気的に分離させるためのアースライ
ンを前記溝内に埋め込むように配置したことを特徴とし
ている。
［作用コ
本発明にあっては、素子間に設けた溝内に埋め込むよう
にしてアースラインを配置したので、半絶縁性基板の表
面だけでなく内部に入り込んだ部分においても素子間の
電界による結合を遮断すること，ができる。よって、従
来よりも幅の狭いアースラインを用いても、素子間の電
気的分離を効果的に行うことができる。
にしてアースラインを配置したので、半絶縁性基板の表
面だけでなく内部に入り込んだ部分においても素子間の
電界による結合を遮断すること，ができる。よって、従
来よりも幅の狭いアースラインを用いても、素子間の電
気的分離を効果的に行うことができる。
したがって、本発明によれば、幅の狭いアースラインを
用いて素子間の電気的分離を効果的に行うことができ、
集積回路の高集積化に寄与することができる。
用いて素子間の電気的分離を効果的に行うことができ、
集積回路の高集積化に寄与することができる。
［実施例コ
以下、本発明の実施例を添付図に基づいて詳述する．
第１図（ａ）〜（ｅ）には、半絶縁性ＧａＡｓ基板に設
けられたＦＥＴ間に溝を凹設し、この渭内に断面が略Ｖ
字状のアースラインを配線した化合物半導体装置を製造
工程順に示してある。この実施例を第１図（ａ）〜（ｅ
）に従って説明する．まず、第１図（ａ）に示すように
、半絶縁性ＧａＡｓ基板７の上面の所定領域に選択イオ
ン注入法によりＦＥＴ１３のチャネルとなる低キャリア
濃度層８を形成する．次に、第１図（ｂ）に示すように
、ソース・ドレイン電極下のシリーズ抵抗を小さくする
ため、低キャリア濃度層８の両側のソース・ドレイン電
極を設ける領域に選択イオン注入法により高キャリア濃
度層９を形成する。さらに、第１図（Ｃ）に示すように
、蒸着技術を用いて、高キャリア濃度層９の上にソース
及びドレイン電極となるオーミック電極１０を形成する
．この後、第ｌ図（ｄ）に示すように、各ＦＥＴ１３間
において、開口幅５〜２０ｕＩｎ、深さ１０〜２ｏ一の
溝１４を凹設する．このような渭１４は、ＲＩＥ（反応
性イオンエッチング）技術を用いれば簡単に形戒でき、
渭１４の構造は図示のように両側面が傾斜した略Ｖ溝状
となる。ついで、第１図（ｅ）に示すように、チャネル
となる低キャリア濃度層８の上に蒸着技術によりゲート
電極１１を形成して複数のＦＥ７１３を製作すると同時
に 溝１４内にアースライン１２を形成する。二のよう
にして形成されたアースライン１２は、溝１４の傾斜し
た両側面を含む全幅にわたって形成されており、しかも
高キャリア濃度層９とほぼ同じ深さまで埋め込まれてい
る． 上記のように、アースライン１２が半絶縁性ＧａＡｓ基
板７内に埋め込まれていると、半絶縁性ＧａＡｓ基板７
の表面でＦＥＴ１３間の電界結合を遮断することができ
るだけでなく、ＦＥＴの形成されている半絶縁性ＧａＡ
ｓ基板７の内部においてもＦＥＴ１３間の電界結合を遮
断することができ、ＦＥＴのバックゲート効果を効果的
に防止することができる。すなわち、同じ電気的分離の
効果を得るためには、狭い幅のアースラインを用いるこ
とができるようになり、集積回路においてアースライン
１２が占める面積を小さくでき、高集積化に寄与する。
けられたＦＥＴ間に溝を凹設し、この渭内に断面が略Ｖ
字状のアースラインを配線した化合物半導体装置を製造
工程順に示してある。この実施例を第１図（ａ）〜（ｅ
）に従って説明する．まず、第１図（ａ）に示すように
、半絶縁性ＧａＡｓ基板７の上面の所定領域に選択イオ
ン注入法によりＦＥＴ１３のチャネルとなる低キャリア
濃度層８を形成する．次に、第１図（ｂ）に示すように
、ソース・ドレイン電極下のシリーズ抵抗を小さくする
ため、低キャリア濃度層８の両側のソース・ドレイン電
極を設ける領域に選択イオン注入法により高キャリア濃
度層９を形成する。さらに、第１図（Ｃ）に示すように
、蒸着技術を用いて、高キャリア濃度層９の上にソース
及びドレイン電極となるオーミック電極１０を形成する
．この後、第ｌ図（ｄ）に示すように、各ＦＥＴ１３間
において、開口幅５〜２０ｕＩｎ、深さ１０〜２ｏ一の
溝１４を凹設する．このような渭１４は、ＲＩＥ（反応
性イオンエッチング）技術を用いれば簡単に形戒でき、
渭１４の構造は図示のように両側面が傾斜した略Ｖ溝状
となる。ついで、第１図（ｅ）に示すように、チャネル
となる低キャリア濃度層８の上に蒸着技術によりゲート
電極１１を形成して複数のＦＥ７１３を製作すると同時
に 溝１４内にアースライン１２を形成する。二のよう
にして形成されたアースライン１２は、溝１４の傾斜し
た両側面を含む全幅にわたって形成されており、しかも
高キャリア濃度層９とほぼ同じ深さまで埋め込まれてい
る． 上記のように、アースライン１２が半絶縁性ＧａＡｓ基
板７内に埋め込まれていると、半絶縁性ＧａＡｓ基板７
の表面でＦＥＴ１３間の電界結合を遮断することができ
るだけでなく、ＦＥＴの形成されている半絶縁性ＧａＡ
ｓ基板７の内部においてもＦＥＴ１３間の電界結合を遮
断することができ、ＦＥＴのバックゲート効果を効果的
に防止することができる。すなわち、同じ電気的分離の
効果を得るためには、狭い幅のアースラインを用いるこ
とができるようになり、集積回路においてアースライン
１２が占める面積を小さくでき、高集積化に寄与する。
第２図に示すものは、本発明の他の実施例である。この
実施例では、ＦＥＴ１３間に角型の溝１４を凹設し、こ
の溝１４内に充填させるようにしてアースライン１２を
ほぼ完全に埋設させている。しかして、この実施例によ
れば、第１図の実施例よりも、一層アースライン１２の
線幅を細くすることができた． 本発明を実施した結果、第３図に示したような従来例で
はアースラインの線幅が１００一前後必要であったのに
対し、本発明では５〜２０−にまでアースラインの幅を
細くすることが可能になった．しかも、ＦＥＴ間の電界
の影響を確実に遮断してバックゲート効果等を防止する
ことができた．したがって、アースラインの機能を維持
しつつ、ＧａＡｓ集積回路においてかなりの割合の面積
を占めていたアースラインの占有面積を約１７５〜１／
２０まで縮小することができ、集積回路の高集積化に大
きく寄与できる． ［発明の効果コ 本発明によれば、半絶縁性基板に埋め込まれたアースラ
インにより一層効果的に素子間の電界による結合を遮断
することができるようになった．このため、アースライ
ンの線幅を細くしても、例えばＦＥＴ間のバックゲート
効果を十分に防止することができる。
実施例では、ＦＥＴ１３間に角型の溝１４を凹設し、こ
の溝１４内に充填させるようにしてアースライン１２を
ほぼ完全に埋設させている。しかして、この実施例によ
れば、第１図の実施例よりも、一層アースライン１２の
線幅を細くすることができた． 本発明を実施した結果、第３図に示したような従来例で
はアースラインの線幅が１００一前後必要であったのに
対し、本発明では５〜２０−にまでアースラインの幅を
細くすることが可能になった．しかも、ＦＥＴ間の電界
の影響を確実に遮断してバックゲート効果等を防止する
ことができた．したがって、アースラインの機能を維持
しつつ、ＧａＡｓ集積回路においてかなりの割合の面積
を占めていたアースラインの占有面積を約１７５〜１／
２０まで縮小することができ、集積回路の高集積化に大
きく寄与できる． ［発明の効果コ 本発明によれば、半絶縁性基板に埋め込まれたアースラ
インにより一層効果的に素子間の電界による結合を遮断
することができるようになった．このため、アースライ
ンの線幅を細くしても、例えばＦＥＴ間のバックゲート
効果を十分に防止することができる。
したがって、各素子間の電気的分離を確実に行いながら
アースラインの幅を細くすることができ、従来かなりの
面積を占めていたアースラインの占有面積を大幅に削減
でき、集積回路の高集積化をより進めることが可能にな
る．
アースラインの幅を細くすることができ、従来かなりの
面積を占めていたアースラインの占有面積を大幅に削減
でき、集積回路の高集積化をより進めることが可能にな
る．
第１図（ａ）（ｂ）（ｃ）（ｄ）（ｅ）は本発明の一実
施例を製造工程順に示す断面図、第２図は本発明の他の
実施例を示す断面図、第３図（ａ）（ｂ）（ｃ）（ｄ＞
は従来例を製造工程順に示す断面図である． ７・・・半絶縁性ＧａＡｓ基板 ｌ２・・・アースライン １３・・・ＦＥＴ １４・・・溝 ト？−１ ？−１ ？−１ 派
施例を製造工程順に示す断面図、第２図は本発明の他の
実施例を示す断面図、第３図（ａ）（ｂ）（ｃ）（ｄ＞
は従来例を製造工程順に示す断面図である． ７・・・半絶縁性ＧａＡｓ基板 ｌ２・・・アースライン １３・・・ＦＥＴ １４・・・溝 ト？−１ ？−１ ？−１ 派
Claims (1)
- （１）半絶縁性基板上に少なくとも２以上の素子を設け
た化合物半導体装置において、 前記素子間にて半絶縁性基板の表面に溝を凹設し、各素
子間を電気的に分離させるためのアースラインを前記溝
内に埋め込むように配置したことを特徴とする化合物半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1192101A JPH0355877A (ja) | 1989-07-24 | 1989-07-24 | 化合物半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1192101A JPH0355877A (ja) | 1989-07-24 | 1989-07-24 | 化合物半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0355877A true JPH0355877A (ja) | 1991-03-11 |
Family
ID=16285671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1192101A Pending JPH0355877A (ja) | 1989-07-24 | 1989-07-24 | 化合物半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0355877A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5623231A (en) * | 1994-09-26 | 1997-04-22 | Endgate Corporation | Push-pull power amplifier |
| US5698469A (en) * | 1994-09-26 | 1997-12-16 | Endgate Corporation | Method of making a hybrid circuit with a chip having active devices with extra-chip interconnections |
| US6265937B1 (en) | 1994-09-26 | 2001-07-24 | Endgate Corporation | Push-pull amplifier with dual coplanar transmission line |
| JP2010133065A (ja) * | 2008-12-08 | 2010-06-17 | Toyota Industries Corp | パイル織機におけるパイル経糸張力調整装置 |
-
1989
- 1989-07-24 JP JP1192101A patent/JPH0355877A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5623231A (en) * | 1994-09-26 | 1997-04-22 | Endgate Corporation | Push-pull power amplifier |
| US5698469A (en) * | 1994-09-26 | 1997-12-16 | Endgate Corporation | Method of making a hybrid circuit with a chip having active devices with extra-chip interconnections |
| US5942804A (en) * | 1994-09-26 | 1999-08-24 | Endgate Corporation | Circuit structure having a matrix of active devices |
| US6265937B1 (en) | 1994-09-26 | 2001-07-24 | Endgate Corporation | Push-pull amplifier with dual coplanar transmission line |
| WO1997017721A2 (en) * | 1995-11-08 | 1997-05-15 | Endgate Corporation | Method for making a circuit structure having a flip-mounted matrix of devices |
| WO1997017720A2 (en) * | 1995-11-08 | 1997-05-15 | Endgate Corporation | Circuit structure having a flip-mounted matrix of devices |
| WO1997017720A3 (en) * | 1995-11-08 | 1997-06-05 | Endgate Technology Corp | Circuit structure having a flip-mounted matrix of devices |
| WO1997017721A3 (en) * | 1995-11-08 | 1997-06-19 | Endgate Technology Corp | Method for making a circuit structure having a flip-mounted matrix of devices |
| JP2010133065A (ja) * | 2008-12-08 | 2010-06-17 | Toyota Industries Corp | パイル織機におけるパイル経糸張力調整装置 |
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