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Die vorliegende Erfindung bezieht
sich auf IPG-Transistoren (IPG = In-Plane-Gate), bei denen die Gate-Elektrode
auf der gleichen Höhe
wie die Source- und die Drain-Elektrode ist, und insbesondere auf
einfach herstellbare und temperaturfeste IPG-Transistoren sowie
auf Verfahren zu ihrer Herstellung.
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In der Halbleiterindustrie ist die
Mikrochipfertigung, die einige hundert Einzelschritte umfaßt, grob gesagt
in zwei Teile untergegliedert, wobei der erste Teil die Herstellung
der aktiven Bereiche der Bauelemente, wie z.B. Transistoren und
Kondensatoren, umfaßt,
während
deren Anschluß und
Verdrahtung den zweiten Teil bildet. Der erste Teil wird allgemein als "front-end"-Teil bezeichnet,
während
der zweite Teil als "back-end"-Teil in der Technik
bekannt ist.
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Während
des Front-end-Teils des Herstellungsverfahrens werden die einzelnen
Transistoren in ca. 200 Einzelschritten hergestellt. Bei Feldeffekttransistoren,
bei denen die Gate-Elektrode durch einen Isolator von dem Kanal
getrennt ist, ist die Qualität
dieses Isolators, der als Gate-Oxid bezeichnet wird, falls der Isolator
ein Oxid ist, von entscheidender Bedeutung für die elektrischen Eigenschaften
der Schaltung. Viele Einzelprozeßschritte werden daher aufgewendet,
um das Gate-Oxid, welches auch zusammen mit der Gate-Elektrode als Gate-Komplex bezeichnet
wird, zu schützen
und zu reinigen. Jeder einzelne Arbeitsschritt ist kostenintensiv
und zeitaufwändig,
weshalb immer die Bestrebung besteht, möglichst einfache und möglichst
technologisch ausgereifte Schritte zu verwenden, um in dem wettbewerbsintensiven
Halbleitermarkt bestehen zu können.
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Jeder Hersteller von integrierten
Schaltungen hat sein eigenes Konzept, welches aus den Einzelschritten
und deren Abfolge besteht. Eine detaillierte Einführung darüber findet
sich beispielsweise in Widmann/Mader/Friedrich: Technologie hochintegrierter
Schaltungen, Kap. 8, Springer Verlag, 1996 (1988) .
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Sollen diese IC-Transistoren (IC
= Integrated Circuit = integrierte Schaltung) zusätzlich hochtemperaturfest
gemacht werden, so müssen
sie z.B. mittels einer vergrabenen Oxidschicht unter Verwendung
von SOI-Grundmaterial vom Substrat und voneinander gekapselt werden. 8 zeigt einen Querschnitt
durch einen Wafer, der solche bekannten Transistoren enthält. Ein
bekannter FET (Feldeffekttransistor) besteht aus einer Halbleiterschicht 102, die
mittels eines vergrabenen Oxids 104 von einem Halbleitersubstrat 106 getrennt
ist. Wie es bereits erwähnt
wurde, enthält
der Wafer, dessen Querschnitt in 8 gezeigt
ist, mehrere Transistoren, wobei der Feldeffekttransistor 100 durch
Gräben 108a und 108b in
der Halbleiterschicht 102 von seinen Nachbartransistoren
getrennt ist. Durch Diffusion in der Halbleiterschicht 102 ist
eine Source-Elektrode 112a gebildet. Eine ebenfalls in
der Halbleiterschicht 102 gebildete Drain-Elektrode 112b weist
die gleiche Dotierung wie die Source-Elektrode auf. In dem Bereich der Halbleiterschicht 102 zwischen
der Source-Elektrode 112a und der Drain-Elektrode 112 befindet
sich der Kanal des Feldeffekttransistors 100. Über dem Kanal
ist, wie es für
dem Fachmann bekannt ist, eine Gate-Elektrode 114 angeordnet, die
mittels eines Oxids 116 von dem Kanal isoliert ist.
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Wie es bereits erwähnt wurde,
ist das Oxid 116 zwischen der Gate-Elektrode und dem Kanal
des Feldeffekttransistors 100 für das elektrische Verhalten
desselben entscheidend. Das Oxid 116, das auch als Gate-Oxid
bezeichnet wird, stellt einen Teil eines Feld-Oxids 110 dar,
das zum einen die Gräben 108a und 108b füllt, und
das zusätzlich
die Source- und die Drain-Elektroden der einzelnen Transistoren
außer an
den Bereichen bedeckt, an denen eine Metallkontaktierung 120 der
Elektroden vorgesehen ist. Die Metallkontaktierung 120 für die Drain-
und die Source-Elektrode ist durch eine Isolatorschicht 122 voneinander
und von der Gate-Elektrode isoliert. Mittels einer Verdrahtungsmetallisierung 126,
welche durch eine weitere Isolatorschicht 124 elektrisch
isoliert wird, sind einzelne Transistoren untereinander verbunden.
Die Herstellung der weiteren Isolatorschicht 124 sowie
der Verdrahtungsmetallisierung 126 und auch der über der
Verdrahtungsmetallisierung 126 bzw. der weiteren Isolatorschicht 124 aufgebrachten Passivierungsschicht 128 gehören bereits
zum sogenannten "Back-end"-Teil der Mikrochipfertigung.
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Nachteile der bekannten in 8 gezeigten Feldeffekttransistorstruktur
bestehen darin, daß das Gate-Oxid 116 gewissermaßen an der
Oberfläche der
Schaltung liegt und durch Prozeßschritte,
die auf die Herstellung des Gate-Oxids folgen, beeinträchtigt werden
kann. In einer praktischen Herstellungsumgebung ist es ferner möglich, daß der Herstellung
der Gate-Elektrode 114 nachfolgende Plasmaprozesse die
Oxidqualität
zwischen der Gate-Elektrode 114 und dem Kanal des Feldeffekttransistors 100 beeinträchtigen
können.
Ferner ist es aufwändig,
die Transistorstruktur gemäß 8 vollständig zu planarisieren, da die
Gate-Elektrode nicht auf der gleichen Ebene wie die Drain- und die
Source-Elektrode angeordnet ist. Das Hochtemperaturverhalten des
in 8 gezeigten Feldeffekttransistors 100 ist
bereits dadurch verbessert worden, daß der Feldeffekttransistor 100 durch
die Gräben 108a und 108b und
das vergrabene Oxid 104 von dem Halbleitersubstrat 106 sowie
von seinen jeweiligen Nachbartransistoren getrennt ist. Eine Diffusion
bei einer hohen Temperatur kann jedoch bei der in 8 gezeigten Struktur dazu führen, daß eine Diffusion
zwischen den dotierten Bereichen der Drain- und der Source-Elektrode
in die Halbleiterschicht 102 hinein stattfinden kann, wodurch
sich die Charakteristika des Feldeffekttransistors 100 bei
hohen Temperaturen verschlechtern.
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Ein Transistor, bei dem die Gate-Elektrode
in der gleichen Ebene wie die Drain- und die Source-Elektrode angeordnet
ist, ist der IPG-Transistor, der beispielsweise in Markt & Technik, Nr.
17, 26. 4. 1996, S. 37 und 38, beschrieben ist. Ein IPG-Transistor
weist eine quasi-zweidimensionale leitende Schicht auf einem Substrat
auf. Diese Schicht wird durch Ionenstrahlätzen strukturiert, um eine
Drain-, eine Source- und
eine Gate-Elektrode sowie einen Kanal festzulegen. Die quasi-zweidimensionale
leitende Schicht kann durch Heterostrukturen auf Basis von Galliumarsenid
hergestellt werden. Die Strukturierung der quasi-zweidimensionalen
leitenden Schicht wird durch einen fokussierten Ionenstrahl (FIB;
FIB = Focused Ion Beam) erreicht. Insbesondere werden mittels des
FIB-Verfahrens Ionen in die leitende Schicht implantiert, um einzelne
leitfähige
Bereiche voneinander abzugrenzen. An den Rändern einer mittels des FIB-Verfahrens
erzeugten Linie bilden sich Raumladungszonen.
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Ein Nachteil bei der Herstellung
des bekannten IPG-Transistors besteht darin, daß derselbe mittels des FIB-Verfahrens
hergestellt wird. Dieses Verfahren ist nicht mit Standardprozessen
zur Herstellung von beispielsweise CMOS-Transistoren kompatibel,
welche im wesentlichen mit photolithographischen Prozessen arbeiten.
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Die
EP 464 834 A1 offenbart ein neuartiges unipolares
Transistorbauelement, bei dem von zweidimensionalen Elektronensystemen
in AlGaAS/GaAs-Heterostrukturen ausgegangen wird. Bei diesem Transistorelement
kann die Leitfähigkeit
im quasi-eindimensionalen Kanal über
angrenzende zweidimensionale Gates gesteuert werden, wobei Vakuum
oder Luft in geätzten
Gräben,
die die Elektroden trennen, als das Dielektrikum fungiert.
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In der Fachveröffentlichung C. Grell et al, "In-plane-gate transistors
on nonepitaxial silicon direct written by focused-ion-beam implantation", Appl. Phys. Lett.
68 (18), 29. April 1996, 2538 – 2540,
sind in In-Plane-Gate-Tran sistoren dargestellt, die mittels eines
fokussierten Ionenstrahls hergestellt sind und bei Zimmertemperatur
arbeiten. Dieselben sind auf SOI-Wafern realisiert und durch implantierten
Sauerstoff getrennt, wobei epitaxiale Wachstumsprozesse überflüssig sind.
Typische Kanalbreiten liegen hier im Sub-μm-Bereich.
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Das U.S. Patent Nr. 5,409,850 offenbart
ein Halbleiterbauelement vom MOS-Typ, das eine Source-Region, eine
Kanal-Region und eine Drain-Region aufweist, die alle in derselben
Ebene angeordnet sind, wobei eine Gate-Elektrode in der Nähe der Kanal-Region
ebenfalls in dieser Ebene angebracht ist. Ein weiterer Transistor
mit einer Source-Region, einer Kanal-Region und einer Drain-Region
kann ebenfalls in derselben Ebene angeordnet werden, wobei dieses
MOS-Bauelement dieselbe Gate-Elektrode wie das erste Bauelement
verwendet. Bei entsprechender Halbleiterdotierung entsteht somit
ein CMOS-Bauelement.
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Die Aufgabe der vorliegenden Erfindung
besteht darin, ein Verfahren zum Herstellen eines IPG-Transistors
sowie einen IPG-Transistor zu schaffen, welche kostengünstig und
zuverlässig
sind und die genannten Nachteile aus dem Stand der Technik beseitigen.
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Diese Aufgabe wird durch Verfahren
zum Herstellen eines IPG-Transistors gemäß Ansprüchen 1 und 2 sowie durch einen
IPG-Transistor gemäß Anspruch
17 gelöst.
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Erfindungsgemäß ergeben sich folgende Vorteile:
- – das
Gate-Oxid kann durch Nachfolgeprozesse nicht angeätzt werden;
- – das
Gate-Oxid kann nicht längere
Zeit frei an der Oberfläche
liegen und dadurch Verunreinigungen erhalten; und
- – der
Einfluß nachfolgender
Plasmaprozesse auf die Oxidqua- lität wird minimiert.
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Eine vollständige Planarisierung vor der
Metallisierung ist sehr einfach möglich, da lediglich das Feldoxid
planarisiert werden muß,
was beispielsweise durch Rückätzen oder
Rückschleifen
erreicht werden kann, wie es für
Fachleute bekannt ist.
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Ist die Isolationsschicht, die zwischen
der Halbleiterschicht und dem Halbleitersubstrat vorgesehen ist,
aus Oxid, so ist der Transistor automatisch gegen Diffusion der
in der Halbleiterschicht eingebrachten Dotierung zum Halbleitersubstrat
hin oder zu einem auf dem Wafer angeordneten Nachbartransistor geschützt.
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Aufgrund der Tatsache, daß alle drei
Elektroden des Feldeffekttransistors auf einer Ebene liegen, ist
es relativ einfach möglich,
einen Transistor mit zwei oder mehreren Gate-Elektroden, die alle entlang eines Kanals
angeordnet sind, zu versehen, wodurch mittels eines einzigen Transistors
verschiedene Logikschaltungen implementiert werden können. Dies
führt zu
einer höheren
Integrationsdichte und gleichzeitig zu einer kostengünstigeren
Produktion.
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Das Verfahren zum Herstellen eines IPG-Transistors
gemäß der vorliegenden
Erfindung ermöglicht
demnach die Herstellung eines IPG-Transistors in einer CMOS-kompatiblen
Fertigung, welche lediglich derzeit übliche Transistorherstellungsprozesse
und Fertigungsstandards erfordert. Zur Herstellung der Kontaktstrukturen
für die
Transistorelektroden können
beliebige bekannte Verfahren eingesetzt werden.
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Bevorzugte Ausführungsbeispiele der vorliegenden
Erfindung werden nachfolgend bezugnehmend auf die beiliegenden Zeichnungen
detaillierter erläutert.
Es zeigen:
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1 einen
Querschnitt durch einen fertigprozessierten Wafer, der einen IPG-Transistor
gemäß der vorlie genden
Erfindung aufweist;
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2a und 2b Draufsichten auf einen
Wafer, der mehrere IPG-Transistoren gemäß der vorliegenden Erfindung
aufweist;
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3 eine
Draufsicht auf einen Wafer, der IPG-Transistoren mit zwei Gate-Elektroden
enthält;
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4 eine
Draufsicht einer anderen Ausführungsform
des IPG-Transistors vor dem Herstellungsschritt des Metallisierens;
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5 eine
der 4 entsprechende
Draufsichtdarstellung nach dem Herstellungsschritt des Metallisierens;
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6 eine
Querschnittsdarstellung durch den Transistor nach der 5;
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7 eine
Querschnittsdarstellung eines weiteren Ausführungsbeispiels mit 2 miteinander
verbundenen IPG-Transistoren; und
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8 einen
Querschnitt durch einen fertigprozessierten Wafer, der eine bekannte
Feldeffekttransistorstruktur umfaßt.
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In 1 umfaßt der IPG-Feldeffekttransistor gemäß der vorliegenden
Erfindung ein Halbleitersubstrat 12, das mittels einer
Isolationsschicht 14 von einer Halbleiterschicht 16 elektrisch
isoliert ist. Die Anordnung aus dem Halbleitersubstrat 12,
der Isolationsschicht 14 und der unstrukturierten Halbleiterschicht 16 ist
kommerziell erhältlich
oder kann durch verschiedene in der Technik bekannte Verfahren hergestellt
werden. So kann die Isolationsschicht 14 beispielsweise
durch Ionenimplantation mit hoher Energie durch die Halbleiterschicht 16 hindurch
erzeugt werden, wonach die gesamte Struktur ausgeheilt wird, um
die in der Halbleiterschicht 16 durch die Oxidimplantation
zum Erzeugen der Isolationsschicht 14 erzeugten Kristallstörungen auszuheilen.
Weiterhin ist es möglich,
einen Halbleiter-Wafer, der aus dem Halbleitersubstrat 12 besteht,
zu oxidieren, wodurch die Isolationsschicht 14 gebildet
wird. Ein genauso behandelter zweiter Halbleiterwafer wird daraufhin
zu dem ersten oxidierten Halbleiterwafer derart positioniert, damit
die beiden Oxidschichten in Kontakt kommen. Durch Wafer-Bonden der
beiden oxidierten Halbleiterwafer und durch Dünnen des oberen Wafers kann
eine Struktur mit vergrabener Isolationsschicht erhalten werden.
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Mittels photolithographischer Techniken
wird die Halbleiterschicht 16 strukturiert, um sowohl einen Gate-Graben 18 als
auch Nachbargräben 20 in
der Halbleiterschicht 16 zu erzeugen. Die Nachbargräben 20 trennen
jeweils benachbart angeordnete Transistoren, während der Gate-Graben 18 die Gate-Elektrode (G) von
der Drain-Source-Region trennt, in der ein Kanal 22 des
IPG-Transistors 10 vorhanden ist. Nachdem der Gate-Graben 18,
die Nachbargräben 20 und
weitere Gräben 24 (in 2a und 2b gezeigt), die mit den Nachbargräben 20 zusammenfallen
können,
hergestellt sind, die die Gate-Elektrode von der Drain- (D-) und
der Source- (S-) Elektrode und von dem Kanal 22 trennen,
werden die einzelnen Gräben
und insbesondere der Gate-Graben oxidiert oder mit einem Oxid aufgefüllt.
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Das Aufbringen des Feld-Oxids, des
Oxids für
die Gräben 20, 24 und
des Oxids für
den Gate-Graben 18, kann durch Aufbringen eines CVD-Oxids
erreicht werden, bis die Gräben
geschlossen sind, oder das Feld-Oxid 26 wird im Ofen aufoxidiert.
Eine Alternative könnte
jedoch auch darin bestehen, das Feld- und das Gate-Oxid gleichzeitig zu
oxidieren.
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Falls die Halbleiterschicht 16 bereits
in dotierter Form vorlag, z.B. n-dotiert, so ist bereits ein selbstsperrender
Feldeffekttransistor realisiert.
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Falls die Halbleiterschicht 16 eine
intrinsische Halbleiter schicht mit relativ hohem spezifischen Widerstand
ist, so können
die Source- und Drain-Elektroden beispielsweise durch Implantation mit
Donator-Atomen n-dotiert werden. Unter der Annahme, daß die Gate-Elektrode
undotiert ist, liegt ein selbstleitender Transistor vor. Für selbstsperrende Transistoren,
bei denen die Source- und die Drain-Region beispielsweise n-dotiert
sind, könnte der
Kanal 22 zur Erzeugung einer Raumladungszone schwach p-dotiert
werden.
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Mittels einer photolithographischen
Technik, die im wesentlichen aus Aufbringen von Photolack, Belichten
des Photolacks und anschließendem Ätzen von
belichteten bzw. nichtbelichteten Bereichen, je nach Eigenschaft
des Photolacks, besteht, können die
Kontaktlöcher
für die
Gate-Kontaktierung 28 und die Source- bzw. Drain-Kontaktierung 30 hergestellt werden.
Eine Verdrahtungsmetallisierung 32 verschaltet die Transistoren
auf dem Wafer auf eine gewünschte
Art und Weise. Die Gate-Kontaktierung 28, die Source- bzw.
Drain-Kontaktierung 30 und
die Verdrahtungsmetallisierung 32 sind vorzugsweise aus Metall
gebildet, können
aber auch aus dotiertem Polysilizium bestehen. Die Gate-Kontaktierung 28 ist ferner
mittels einer ersten Isolationsschicht 34 von der Source-
bzw. Drain-Kontaktierung 30 elektrisch isoliert.
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Eine zweite Isolationsschicht 36 wiederum trennt
die Verdrahtungsmetallisierung 32 von der Source- bzw.
Drain-Kontaktierung außer
an den Stellen, an denen eine Verbindung der genannten Metallisierungen
erwünscht
ist. An dieser Stelle sei angemerkt, daß das Bilden der Gate-Kontaktierung 28 sowie
der Source- bzw. Drain-Kontaktierung 30 und den darüber angeordneten
Schichten bis zu einer Passivierungsschicht 38 durch herkömmliche
in der Technik bekannte Verfahren erreicht wird.
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Ein Gesamt-Prozeßschrittabfolge gemäß einem
Ausführungsbeispiel
des Verfahrens zum Herstellen eines IPG-Transistors sieht zusammengefaßt wie folgt
aus:
- (a) Bereitstellen eines Halbleitersubstrats 12 mit einer
Halbleiterschicht 16, die gegenüber dem Substrat 12 durch
eine Isolationsschicht 14 isoliert ist;
- (b) photolithographisches Herstellen von Kontaktlöchern für die Source-,
die Gate- und die Drain-Elektrode;
- (c) Aufbringen einer Hartmaske zum Festlegen der Struktur der
Source-, der Gate- und der Drain-Elektrode beispielsweise durch
Nitridation des Wafers;
- (d) Entfernen von Lack;
- (e) photolithographisches Strukturieren der Halbleiterschicht
zur Trennung der Gate-Elektrode, der Source-Elektrode und der Drain-Elektrode des
IPG-Transistors 10 durch einen Graben 18 in der
Halbleiterschicht 16, der sich durch die Halbleiterschicht 16 bis
zu der Isolationsschicht 14 erstreckt, wobei das photolithographische
Strukturieren das Ätzen
der einzelnen Gräben
und insbesondere des Gate-Grabens 18 umfaßt;
- (f) Entfernen von Lack und Reinigen des Wafers;
- (g) Oxidieren des Gate- und des Feld-Oxids;
- (h) Entfernen der Hartmaske;
- (i) Phototechnik zur Festlegung der mit Akzeptoratomen zu dotierenden
Bereiche;
- (j) p-Dotieren dieser Bereiche;
- (k) Reinigen des Wafers;
- (l) photolithographisches Festlegen der mit Donatoratomen zu
dotierenden Bereiche;
- (m) n-Dotierung dieser Bereiche;
- (n) Reinigen des Wafers;
- (o) Abscheiden eines Gate-Kontakts (z.B. Polysilizium);
- (p) Ätzen
des Polysiliziums; und
- (q) Weiterführen
des Halbleiterprozessierens wie bei der bekannten CMOS-Technologie.
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In Abweichung zu dem oben beschriebenen Verfahren
ist es zum Zweck der Verringerung der Gateoxiddicke gemäß einem
zweiten Verfahren nach der Erfindung möglich, nach dem Schritt des
Bereitstellens des Halbleitersubstrats 12 mit einer Halbleiterschicht 16,
die gegenüber
dem Substrat 12 durch eine Isolationsschicht 14 isoliert
ist, und nach dem Schritt des photolithographischen Strukturierens
der Halbleiterschicht 16 zur Festlegung der Source-Elektrode
S und der Drain-Elektrode D folgende Schritte auszuführen:
photolithographisches
Festlegen eines späteren Gatebereichs;
Herausätzen des
festgelegten späteren
Gatebereichs;
Abscheiden einer Gate-Isolationsschicht im herausgeätzten späteren Gatebereich;
und
Abscheiden der Gate-Elektrode G auf der Gate-Isolationsschicht;
bevor
ebenso wie bei dem obigen Verfahren der Schritt des Erzeugens von
Kontaktstrukturen 28, 30 für die Gate- Elektrode G, die
Source-Elektrode S und die Drain-Elektrode D ausgeführt wird.
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Vorzugsweise umfaßt der Schritt des Abscheidens
der Gate-Isolationsschicht
im herausgeätzten
späteren
Gatebereich eine CVD-Abscheidung eines Isolatormaterials.
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Vorzugsweise umfaßt der Schritt des Abscheidens
der Gate-Elektrode
G auf der Gate-Isolationsschicht das CVD-Abscheiden von Polysilizium.
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Die 2a, 2b und 3 zeigen eine Draufsicht auf einen Wafer
vor der Kontaktierung und den nachfolgenden Schritten der Transistorelektroden. 2a zeigt insbesondere zwei
nebeneinander angeordnete Transistoren, während 2b ebenfalls zwei nebeneinander angeordnete
Transistoren mit jeweils einer einzigen Gate-Elektrode in einer
anderen geometrischen Konfiguration zeigt.
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3 stellt
drei Möglichkeiten
von einzelnen IPG-Transistoren dar, von denen jeder eine erste Gate-Elektrode
G1 und eine zweite Gate-Elektrode G2 aufweist. Wenn bei dem in 3 ganz links gezeigten IPG-Transistor
gemäß der vorliegenden
Erfindung eine selbstleitende Form gewählt wird, d.h. ein niedriger
Widerstand zwischen Drain und Source bei einer Gate-Spannung von
im wesentlichen Null Volt, und wenn an den beiden Gate-Elektroden
G1 und G2 keine Spannung angelegt wird, dann stellt diese Struktur
eine Implementation eines NOR-Gatters mit zwei Eingängen dar,
da nur dann ein niedriger Widerstand zwischen der Drain- und der
Source-Elektrode vorhanden ist, wenn weder an der ersten Gate-Elektrode
G1 noch an der zweiten Gate-Elektrode G2 eine entsprechende Spannung anliegt.
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Durch die in der Mitte von 3 gezeichnete Struktur kann
bei Auswählen
geeigneter Spannungsverhältnisse
und durch Auswählen
einer selbstsperrenden Struktur ein ODER-Gatter implementiert werden,
da nur dann ein niedriger Widerstand zwischen der Drain- und der
Source-Elektrode vorhanden ist, wenn an beiden Gate-Elektroden G1
und G2 ausreichende Spannungen anliegen.
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Die in 3 ganz
rechts gezeigte Struktur umfaßt
zwei Kanäle 22,
weshalb sie unter der Voraussetzung einer selbstsperrenden Transistorstruktur
die Implementierung eines NAND-Gatters ermöglicht, da bereits ein niedriger
Widerstand zwischen der Drain- und der Source-Elektrode vorhanden
ist, wenn lediglich an einem der beiden Gate-Elektroden G1 und G2
eine bestimmte Spannung anliegt.
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Durch Austauschen der Attribute selbstleitend
und selbstsperrend für
die in 3 gezeigten Logikschaltungen
können
jeweils andere logische Funktionen als die beschriebenen implementiert
werden, wie es für
Fachleute offensichtlich ist. Ferner wird die einzelne Logikfunktion
eines IPG-Transistors, wie er z.B. in 3 gezeigt
ist, davon abhängen,
ob eine positive oder eine negative Logik verwendet wird, d.h. ob
eine logische "1" durch ein positives
oder negatives Spannungssignal repräsentiert wird. Bei der in 4 gezeigten Draufsichtdarstellung,
die ein weiteres Ausführungsbeispiel
des erfindungsgemäßen IPG-Transistors 40 vor
dem Herstellungsschritt des Metallisierens zeigt, erkennt man die Siliziumstrukturen
der Gate-Elektrode 41, der Source-Elektrode 42, der Drain-Elektrode 43 sowie
einen Oxidbereich 44 zur Einfassung der genannten Elektroden
und zur gegenseitigen Isolation derselben.
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Wie dies aus den 5 und 6 ersichtlich
ist, werden in diese Struktur Metallkontakte 45, 46, 47 versenkt.
Die insbesondere in 6 ersichtliche Z-Erstreckung
ihrer Metallkontakte 45, 46, 47 zur Kontaktierung
der Gate-, Source- und Drain-Elektroden 41, 42, 43 ermöglicht gegenüber üblichen
Transistorstrukturen eine Reduktion der für die Transistorstruktur benötigten Wafer-Oberfläche in x-y-Richtung,
da im Gegensatz zu planaren Strukturen die Oberfläche der
Kontakte durch die Vertikalerstreckung hochgehalten wird, so daß eine Reduktion
der benötigten
Wafer-Fläche
ohne unzulässige
Erhöhung
der Kontaktwiderstände
ermöglicht
wird.
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Die Ausführungsform zweier miteinander verbundener
Transistoren 71, 72 gemäß 7 zeigt in Querschnittsdarstellung jeweils
Gate-Elektroden 73, 74 mit zugehörigen Metallkontakten 75, 76 sowie jeweils
Source- oder Drain-Elektroden 77, 78. Die Transistoren
sind voneinander durch Oxidbereiche 79 isoliert und ergeben
sich aus einer Verdoppelung der in den 4 – 6 gezeigten Transistorstruktur
mit anschließendem
rückseitigen
Rückschleifen
und Rückätzen einer
Metallisierung in Form einer örtlichen
Verbindung (lokal-interconnect). Die sich so ergebende Doppel-IPG-Transistorstruktur
zeigt gegenüber
bekannten Transistorstrukturen einerseits den Vorteil der Verdoppelung
der für
die Kontaktierung und Metallisierung zur Verfügung stehenden Fläche und
andererseits die Verringerung des Übersprechens zwischen den Metallbahnen
durch die mögliche
vorder- und rückseitige
Auftrennung z. B. von Wort- und Bit-Leitungen.
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Ferner können einfache örtliche
Verbindungsstrukturen 80 erzeugt werden.
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Der erfindungsgemäße IPG-Transistor ermöglicht es,
zusammen mit den Isolationsgräben
den gesamten Gate-Anschluß herauszuätzen. Hierauf kann
das Gate-Dielektrikum einfach und in beliebiger Dicke, auch im nm-Bereich
aufgedampft werden. Auf die sich ergebende Struktur kann der gesamte Gate-Anschluß in einem
nachfolgenden Verfahrensschritt mit Polysilizium oder Metall aufgebracht
werden.