DE3006442A1 - Integrierter schaltkreis - Google Patents

Integrierter schaltkreis

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DE3006442A1 DE19803006442 DE3006442A DE3006442A1 DE 3006442 A1 DE3006442 A1 DE 3006442A1 DE 19803006442 DE19803006442 DE 19803006442 DE 3006442 A DE3006442 A DE 3006442A DE 3006442 A1 DE3006442 A1 DE 3006442A1
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Description

Die Erfindung betrifft einen integrierten Schaltkreis mit isolierendem Substrat und epitaxial darauf aufgewachsener Halbleiterschicht sowie mit in dieser gebildeter, einen ersten und einen zweiten, jeweils einen P- und einen N-Kanal-IGFET besitzenden Inverter enthaltender Speicherzelle, wobei die Source-Zonen der P-Kanal-IGFET's an eine positive Spannungszuleitung und diejenigen der N-Kanal-IGFET's an die niedrigste Spannungszuleitung anzuschließen sind. Unter einem P- oder N-Kanal IGFET ist dabei ein Isolierschicht-Feldeffekttransistor mit P* bzw. N-leitendem Kanal zu verstehen. Der integrierte Schaltkreis enthält vorzugsweise eine CMOS/SOS-Speicherzelle (CMOS/SOS = Komplementär-symmetrische MOS-Schaltung in SOS-Technik, MOS = Metall-Oxid-Halbleiter, SOS = Silizium-auf-Saphir)„
Integrierte CMOS-Schaltungen zeichnen sich durch geringe Leistungsaufnahme und niedrige Rauschempfindlichkeit aus. Zum Herstellen komplizierter Schaltungen wäre es sehr wünschenswert, die integrierten Schaltkreise mit möglichst kleiner Fläche auf dem jeweiligen Chip herstellen zu können.
Der Erfindung liegt die Aufgabe zugrunde, die Packungsdichte von integrierten CMOS-Schaltkreisen gegenüber der bisher möglichen Packungsdichte solcher Schaltungen wesentlich zu erhöhen. Bei dem integrierten Schaltkreis eingangs genannter Art besteht die erfindungsgemäße Lösung darin, daß eine erste P-leitende Querverbindung aus Polysilizium einerseits einen vergrabenen Kontakt der Drain-Zone des P-Kanal-IGFET's des zweiten Inverters und andererseits das Gate des P-Kanal-IGFET!s des ersten Inverters bildet; daß eine erste N-leitende Querverbindung aus Polysilizium einerseits einen vergrabenen Kontakt der Drain-Zone des N-Kanal-IGFET's des zweiten Inverters und andererseits
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das Gate des N-Kanal-IGFET's des ersten Inverters bildet; dai3 eine zweite P-leitende Querverbindung aus Polysilizium einerseits einen vergrabenen Kontakt der Anode einer zum ersten Inverter gehörenden ersten Diode und andererseits das Gate des P-Kanal-IGFET1s des zweiten Inverters bildet; daß eine zweite N-leitende Querverbindung aus Polysilizium einerseits einen vergrabenen Kontakt der Kathode der ersten Diode und andererseits das Gate des N-Kanal-IGFET1s des zweiten Inverters bildet; und daß der Übergang zwischen der ersten P-leitenden Querverbindung und der ersten N-leitenden Querverbindung eine zweite Diode bildet. Unter "Polysilizium" wird dabei polykristallines Silizium verstanden.
Durch die erfindungsgemäße Verwendung von P- oder N-dotiertem Polysilizium zum Herstellen von Querverbindungen wird es ermöglicht, integrierte CMOS-Schaltkreise mit wesentlich größerer Packungsdichte als bisher herzustellen. Durch den Einbau der Polysilizium-Querverbindungen werden zwar automatisch an den Stellen Dioden gebildet, an denen die vorzugsweise N - oder P -dotierten polykristallinen Querverbindungen aufeinander oder auf anderes jeweils entgegengesetzt dotiertes Material treffen, diese Dioden stören den Betrieb des Schaltkreises aber nicht merklich.
In der erfindungsgemäßen, Dioden enthaltenen CMOS/SOS-Speicherzelle mit vorzugsweise fünf Transistoren kann die erste Diode außer durch die vorgenannte Begrenzung insbesondere auch definiert werden durch einen Übergang, vorzugsweise P+/N+-Übergang, zwischen der Drain-Zone des P-Kanal IGFET's des ersten Inverters und der Drain-Zone des N-Kanal-IGFET's ebenfalls des ersten Inverters. Die erste Diode kann gegebenenfalls auch am Übergang zwischen der zweiten P-leitenden Querverbindung und der
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zweiten N—leitenden Querverbindung (jeweils im ersten Inverter) gebildet werden. Ferner kann die zweite P-leitende Querverbindung einen vergrabenen Kontakt mit der Drain-Zone des P-Kanal-IGFET's des ersten Inverters bilden, während sich die zweite N-leitende Querverbindung als vergrabener Kontakt an die Drain-Zone des N-Kanal-IGFET1 s des ersten Inverters heranführen läßt.
Anhand der schematischen Darstellung von Ausführungsbeispie— len werden weitere Einzelheiten der Erfindimg erläutert. Es zeigen:
Fig. 1A ein Schaltbild eines bevorzugten Ausführungsbeispiels des integrierten Schaltkreises;
Fig. 1B ein Schaltbild mit den Bauelementen gemäß Fig. 1A aber mit einer dem Aufbau nach Fig. 2 entsprechenden Anordnung der einzelnen Elemente;
Fig. 2 eine Draufsicht auf eine CMOS/SOS-Ausführung des Schaltkreises gemäß Fig. 1B, wobei die Einzelelemente generell wie in Fig. 1B angegeben liegen;
Fig. 5 einen Querschnitt durch die Speicherzelle längs der Linie 3-3 in Fig. 2; und
Fig. 4 einen Querschnitt durch die Speicherzelle längs der Linie 4-4 in Fig. 2.
Das Schaltbild einer erfindungsgemäßen Speicherzelle 10 ist in den Fig. 1A und 1B schematisch dargestellt. Zu diesem bevorzugten Ausführungsbeispiel der Speicherzelle 10 gehören ein P-Kanal-IGFET-Paar 12 und 14, drei N-Kanal-IGFET- 16, 18 und 20 und ein Diodenpaar 22 und 24. Die Dioden 22, 24 werden - wie weiter tonten erläutert wird -
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auf eine neue Art hergestellt und benutzt, wodurch sich Vorteile bei der Konstruktion der Speicherzelle 10 ergeben, ohne daß deren Leistung merklich beeinträchtigt würde.
Im wesentlichen umfaßt die Speicherzelle 10 ein Paar kreuzgeschalteter CMOS-Inverter, wobei der erste Inverter einen P-Kanal-IGFET 12, einen N-Kanal-IGFET -J 6 sowie eine erste Diode 22 und der zweite Inverter einen P-Kanal-IGFET 14, einen N-Kanal-IGFET 18 sowie eine zweite Diode 24 enthält, Ein weiterer, fünfter IGFET 20, wird zwischen eine Eingangs-Ausgangs-Klemme 28 und die Kathode der ersten Diode 22 geschaltet. Der fünfte IGFET 20 wird als Transmissions-Gate zum Eingeben von Signalen in die Speicherzelle 10 und zum Auslesen der der Ausgangsspannung des ersten Inverters entsprechenden Ausgangsspannung der Speicherzelle 10 verwendet. In einem bevorzugten Ausführungsbeispiel der Speicherzelle 10 ist der Transmissions-Gate-IGFET 20 ein N-Kanal-Bauelement. Es kann dafür aber auch ein P-Kanal-IGFET eingesetzt werden, der dann jedoch mit der Anode und nicht der Kathode der ersten Diode 22 zu verbinden ist.
Die Dioden 22 und 24 sind zwar in Standard-CMOS-InverterKreisen nicht vorgesehen, sie bedeuten aber auch keinen Nachteil für den Betrieb der Speicherzelle 10. Die Existenz diesor Dioden 22 und 24 ist durch die weiter unten erläuterte Art und Weise der Herstellung der Speicherzelle 10 begründet. An dieser Stelle genügt es zu sagen, daß die zweite Diode 24 am Übergang einer ersten P+-leitenden Querverbindung 53 aus Polysilizium zu einer ersten N leitenden Querverbindung 50 ebenfalls aus Polysilizium gebildet wird. Diese Polysilizium-Diode 24 ist in ihrer Tendenz leicht undicht. Der sich jeweils nach kurzer Zeit ergebende Spannungsabfall an der Diode 24 ist daher
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so min -,\al, daß der Ausgangs strom im wesentlichen denselben Betrag hat, wie wenn die Dioden 22 und 24 nicht vorhanden, d.h. kurzgeschlossen, wären.
Bei der weiter unten beschriebenen Ausführungsa.rt der Speicherzelle 10 ergibt sich kein das vollständige Abschalten sowohl der P-Kanal-IGFETs 12, 14 als auch des N-Kanal-IGFET 18 beeinträchtigender Diodenabfall. Alle IGFETs sind dabei Bauelemente des Anreicherungstyps.
In den Figuren 2 bis 4 werden eine Draufsicht und Querschnitte einer nach der SOS-Technik hergestellten Speicherzelle 10 gezeigt. Die Zelle 10 enthält ein aus Saphir bestehendes Substrat 11 mit darauf epitaxial aufgebrachter Siliziumschicht. In der epitaxialen Siliziumschicht werden die IGFETs 12, 14, 16, 18 und 20 gebildet. Die einzelnen Zonen und Bereiche haben die in Fig. 2 angegebene Bedeutung. Mit N+POLY oder P+POLY ist dabei N+- bzw. P+-dotiertes polykristallines Silizium (Polysilizium) gemeint. Die Kurzzeichen N+EPI bzw. P EPI bezeichnen entsprechend dotierte epitaxiale Bereiche. PMOS-Transistör bzw. NMOS-Transistör weist auf einen P- bzw. N-Kanal-IGFET hin«, Beispielsweise werden in Fig. 2 P -dotierte epitaxiale (EPI) Bereiche durch starke Tüpfelung gekennzeichnet, während N+-EPI-Zonen eine solche Tüpfelung nicht aufweisen. Bei der Darstellung in Fig. 2 sind alle Oxidschichten weggelassen worden aber in den Figuren 3 und 4 gezeichnet, um die Struktur des Bauelements 10 klarzustellen. Im besonderen wird die positive Spannungszuleitung VDD als mit der Source-Zone 30 des P-Kanal-IGFET's 12 und der Source-Zone 31 des P-Kanal-IGFET's 14 über Metallkontakte 27 bzw. 29 verbunden dargestellt. Die P+-Drain-Zone 32 des IGFET's 14 und die P+-Drain-Zone 34 des IGFET1S 12 werden von ihren zugehörigen Source-Zonen 31 und 30 durch N~-leitende Kanalzonen 36 bzw. 38 getrennt.
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In ähnlicher Weise sind N-Kanal-IGFETs 16, 18 mit N+- dotierten epitaxialen Source-Zonen 40, 41 darges-tellt worden. Die Source-Zonen 40, 41 werden von ihren zugehörigen Drain-Zonen 42, 44 durch entsprechende P~-leitende Kanal-Zonen 46, 48 getrennt. Die negative Spannungszuleitung VgS (es kann sich hierbei gemäß Fig. 1A und 1B um Erde handeln) wird mit den Source-Zonen 40, 41 der N-Kanal-IGFETs 16, 18 über Metallkontakte 47 "bzw. 49 verbunden. Die vorgenannte zweite Diode 24 wird durch den Übergang einer ersten N -leitenden Querverbindung 50 aus Polysilizium mit einer ersten P+-Querverbindung 53 aus Polysilizium gebildet. Die erste N+-leitende Polysilizium-Querverbindung 50 wirkt auch als oberhalb des Kanaloxids 57 (Fig. 4) liegendes Gate des N-Kanal-IGFET!s 16 und als vergrabener Kontakt 33 zur Drain-Zone 44 des N-Kanal-IGFET1S 18. In.ähnlicher Weise stellt die erste P+-leitende Polysilizium-Querverbindung 53 zugleich das oberhalb des Kanaloxids 59 (Fig. 4) liegende Gate des P-Kanal-IGFET·s 12 und den vergrabenen Kontakt 35 zur Drain-Zone 32 des P-Kanal-IGFET's dar.
Die vorgenannte erste Diode 22 wird durch den Übergang zwischen der P+-Drain-Zone 34 des IGFET's 12 und der N+- Drain-Zone 42 des IGFET's 16 gebildet. Im bevorzugten Ausführungsbeispiel der Erfindung wird die erste Diode 22 ganz innerhalb der epitaxialen Schicht gebildet. Die erste Diode 22 kann aber auch im Polysilizium hergestellt werden, wenn die weiter unten zu erläuternden Polysilizium-Querverbindungen 51 und 52 bis zur gegenseitigen Berührung ausgedehnt bzw. verlängert werden. In diesem Falle würde eine Polysilizium-Diode parallel zu der epitaxialen Diode 22 gebildet werden, wobei die Leckeigenschaften der Polysilizium-Diode überwiegen würdea.
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Eine der bereits erwähnten Polysilizium-Querverbindungen 51 und 52, nämlich eine zweite N+-leitende polykristalline Querverbindung 51 aus Silizium wirkt als auf dem Kanaloxid 61.(Fig. 3) liegendes Gate des N-Kanal-IGFET«s 18 und bildet einen vergrabenen Kontakt 70 zur N -leitenden epitaxialen Zone 42 (diese bildet gleichzeitig die Drain-Zone zum IGFET 16 und die sogenannte Drain-Source-Zone zum IGFET 20). In ähnlicher Weise stellt eine zweite P+- leitende Polysilizium-Querverbindung 52 zugleich das oberhalb des kanaloxids 63 (Fig. 3) angeordnete Gate des P-Kanal-IGFET's 14 als auch den vergrabenen Kontakt 64 der Drain-Zone 34 des P-Kanal-IGFET's 12 dar. Weitere in den Figo 3 und 4 dargestellte Oxidzonen, die insgesamt mit dem Bezugszeichen 65 bezeichnet werden, dienen Isolationszwecken.
Zur Speicherzelle 10 gehört ferner der N-Kanal-Transmissions-Gate-IGFET 20, der zum Setzen und Festlegen des jeweiligen Zustandes der Speicherzelle 10 vorgesehen ist. In dem bevorzugten Ausführungsbeispiel besteht der IGFET 20 aus zwei N -leitenden epitaxialen Zonen 42 und 54, die hier als sogenannte "Drain-Source-Zonen" des IGFET's 20 bezeichnet werden. Diese Bezeichnung ist dadurch begründet, dai3 der Transmissions-Gate-IGFET 20 in zwei Arten zu betreiben ist. In der einen Art bzw. in dem einen Modus bildet die Zone 42 die Drain-Zone und die Zone 54 die Source-Zone des Transistors, während in der anderen Art die Zone 54 die Drain-Zone und die Zone 42 die Source-Zone darstellen. In diesem Zusammenhang sei aber darauf hingewiesen, daß die Zone 42 in allen Fällen als Drain-Zone des N-Kanal-IGFET·s 16 und als Kathode der ersten Diode 22 wirkt. Zwischen den beiden Drain-Source-Zonen 42 und 54 des IGFET 20 liegt eine P~-leitende Kanalzone 56. Diese ist von einem nicht gezeichneten Kanaloxid bedeckt, auf welchem eine N -leitende Polysilizium-Leitung 58 angeordnet ist und
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als Gate des IGFETTs 20 wirkt. In der Drain-Source-Zone 54 befindet sich seitlich von der Kanalzone 56 und mit Abstand von den beiden Invertern eine Kontaktöffnung 66. An letztere ist gemäß Fig. 2 eine Eingangs/Ausgangs-Klemme 28 des IGFET's 20 angesetzt.
Beim Herstellen der Speicherzelle 10 wird zweckmäßig von einem isolierenden Substrat 11, Z0B. einem Saphir-Substrat, ausgegangen, auf dem eine Halbleiterschicht epitaxial aufzuwachsen ist. Saphir wird zwar als Material für das isolierende Substrat bevorzugt, es können aber auch andere Materialien, wie Spinell oder Berylliumoxid, verwendet werden. Auf dem Substrat wird ein Halbleitermaterial, wie Silizium, mit Hilfe der aus der SOS-Technik bekannten Methoden epitaxial aufgewachsen. Anschließend wird auf der epitaxialen Halbleiterschicht auf ebenfalls bekannte Weise eine Oxid-Schicht, z.B. in Fall von Silizium, durch thermische Oxydation gebildet. Auf die Oberfläche der Oxidschicht wird dann eine Photolackschicht aufgebracht und mit Hilfe von Standard-Photolithographie-Verfahren begrenzt. Es folgt ein Entwickeln der Photolackschicht derart, daß sich eine Maske ergibt, die alle für die IGFET's 12, 14, 16 und 18 vorgesehenen Bereiche der Epitaxie-Schicht abdeckt. Die verbleibenden Bereiche der Oxid- und epitaxialen Silizium-Schichten werden durch Ätzen abgetragen.
Nach dem Entfernen der unerwünschten Teile der epitaxialen Silizium-Schicht wird der Rest der Photolack- und Oxid-Schichten ebenfalls abgetragen. Das Substrat wird dann einer Ionen-Implantation von Donator-Ionen, z.B. Phosphor, ausgesetzt, um die epitaxiale Schicht N~-leitend zu machen; das geschieht zum Einstellen der Schwellenspannungen der P-Kanal-IGFETs, d.h. zum Bilden der Kanalzonen der P-Kanal-IGFETs 12, 14. Das Substrat wird dann wiederum
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mit einer Photolackschicht bedeckt. Diese wird unter Verwendung einer die Kanal-Zonen der N-Kanal-IGFETs 16, 18, 20 freilegenden Photomaske begrenzt und entwickelt. Das mit dem Photolack beschichtete Substrat wird einer Ionen-Implantation von Akzeptor-Ionen, z.B. Bor, ausgesetzt, um die Schwellenspannungen der N-Kanal-Transistoren einzustellen. Der verbleibende Photolack wird abgestreift und das Substrat in einen auf etwa 10000C erhitzten Ofen gesetzt, in dem ein Strom einer kleinen Menge von Dampf und HCl aufrechterhalten wird, um eine Oxid-Schicht 65 auf den verbleibenden Teilen der epitaxialen Schicht aufzuwachsen.
Das Substrat wird dann mit einer Photolack-Schicht bedeckt und mit einer Photomaske so begrenzt und schließlich entwickelt, daß die für die vergrabenen Kontakte vorgesehenen Bereiche freiliegen. Die Form der vergrabenen Kontakte 33» 35, 70 und 74 wird so gewählt, daß ein sicherer Kontakt zwischen dem dotierten Polysilizium und den darunterliegenden epitaxialen Zonen gewährleistet ist. Das im entwickelten Photolack freigelegte Oxid 65 wird durch Ätzen mit einer z.B. gepufferten Flußsäure enthaltenden Ätzlösung abgetragen. Der verbleibende Photolack wird wieder entfernt, und es wird eine Polysiliziumschicht auf passende Weise, z„B. durch pyrolythisches Zersetzen von Silan, auf das Substrat niedergeschlagen.
Es folgt das Aufbringen einer neuen Photolackschicht auf die Oberfläche der dotierten Polysiliziumschicht. Es wird dann eine Photomaske dazu benutzt, die die vergrabenen Kontakte und die Gates der IGFETs umfassenden Polysilizium-Q.uerverbindungen zu begrenzen. Die begrenzte Photoresistschicht wird entwickelt und die dabei freigelegten Teile der dotierten Polysilizium-Schicht werden durch Ätzen in einer Lösung aus Kaliumhydroxid (KOH), Äthanol und Wasser
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abgetragen. Es folgt das Abstreifen des Photolacks und das Aufbringen einer neuen Photolack-Schicht. Diese wird mit Hilfe einer Photomaske so begrenzt, daß sowohl in den Schichten aus Polysilizium als auch in den Schichten aus epitaxialem Silizium für P+-Leitung vorgesehene Zonen zur Behandlung durch Ionen-Implantation freigelegt werden. Das Substrat wird einer Ionen-Implantation von Akzeptor-Störstellen, ZoB. Bor, ausgesetzt, so daß eine Dosis von etwa 10 D Bor-Atomen/cm in das freigelegte epitaxiale und polykristalline Silizium-Material implantiert wird. Als nächstes wird dann die Photolack-Schicht abgestreift und durch eine neue Photolack-Schicht auf der Substratoberfläche ersetzt. Die neue Photolack-Schicht wird so begrenzt, daß für eine N+-Leitung vorgesehene Bereiche freigelegt sind. Das Substrat wird in ein Ionen-Implantations-Gerät gesetzt und die freigelegten Bereiche der epitaxialen und Polysilizium-Schichten werden einer Ionen-Implantation mit Donator-Störstellen, z.B0 Phosphor, ausgesetzt, der mit einer Dosis von etwa 2 χ 10 Atomen/cm implantiert werden soll.
Die verbleibenden Teile der Photolack-Schicht werden dann abgetragen und die epitaxiale Schicht wird in einen auf etwa 9000C erhitzten Ofen gebracht, in welchem ein Strom mit einer kleinen Menge Dampf und HCl aufrechterhalten wird, um ein Oxid bis zu einer Dicke von etwa 100 Nanometern (nm) aufzuwachsen. Das Substrat wird dann aus dem Ofen genommen und eine dicke (nicht gezeigte) Silizium-dioxid-Schicht auf die thermisch gewachsene Siliziumdioxid-Schicht nach irgendeinem geeigneten Verfahren, z.B. durch thermisches Zersetzen von Silan, niedergeschlagen, so daß sich eine Verbundschicht mit einer Dicke von etwa 600 nm ergibt.
In der dicken Oxidschicht werden dann Öffnungen für Metallkontakte gebildet. Dazu werden Standard-Photolitho-
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graphie-Verfahren mit Photolack-Schicht, Begrenzen derselben und anschließendem Ätzen in gepufferter Flußsäure (wie vorgeschrieben) angewendet.
Nach dem Bilden der Öffnungen für Metallkontakte wird eine (nicht gezeigte) Metallschicht, z.B. Aluminium, auf die Oberfläche der Oxid-Schicht aufgebracht. Mit Hilfe der beschriebenen Lithographie-Technik wird die Metall-Schicht begrenzt. Schließlich wird eine nicht gezeigte Schicht aus Schutzoxid auf geeignete Weise auf die Oberfläche der metallischen Verbindungsleitungen aufgebracht; beispielsweise kann es sich dabei um eine durch thermisches Zersetzen von Silan gebildete Oxid-Schicht mit einer Dicke von etwa 1000 nm auf den Metall-Verbindungen handeln.
Schließlich werden in dem Schutzoxid Öffnungen für Anschluß-Felder auf photolithographische Weise gebildet, wobei - wie vorbeschrieben - gepufferte Flußsäure zum Abtragen der Schutzoxide von den Anschlußfeldern benutzt werden kann. Daraufhin ist die Speicherzelle fertiggestellt.
Unter Anwendung der Erfindung ist es möglich, extrem dicht gepackte Speicherzellen herzustellen, in denen vergrabene Kontakte und Querverbindungen aus leitendem Polysilizium verwendet werden. Die in den aus Polysilizium bestehenden Querverbindungen und in der epitaxialen Schicht gebildeten Dioden haben sich für den Betrieb der Speicherzelle als unschädlich erwiesen.
Abschließend sei darauf hingewiesen, daß es dem Fachmann freisteht, den N-Kanal-Transmissions-Gate-IGFET 20 durch einen entsprechenden P-Kanal-Transistor zu ersetzen, wenn die P+-leitende epitaxiale Zone 34uad nicht die N+-IeI-tende epitaxiale Zone 42 nach oben ausgedehnt wird, wie sich durch Vergleich mit Fig. 2 ergibt.
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Durch das Einführen der im dotierten Polysilizium und im epitaxialen Silizium der Speicherzelle 10 gebildeten Dioden kann die von der Zelle eingenommene Fläche wesentlich verkleinert werden gegenüber dem Fall, daß auf die Dioden verzichtet wird. Ein Weglassen der Dioden würde eine Zelle mit wesentlich größerer Fläche erfordern, wie sich daraus ergibt, daß aus Polysilizium bestehende Querverbindungen unter Verwendung von vergrabenen Kontakten mit wesentlich kleinerer bzw. feinerer Geometrie als Querverbindungen aus Metall zu begrenzen sind.
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Claims (1)

  1. Dr.-lng. Reimar König · Dipl.-lng. Klaus Bergen Cecilienallee "76 A Düsseldorf 3O Telefon 452OOB Patentanwälte
    20. Februar 1980 33 350 B
    RCA Corporation, 30 Rockefeiler Plaza,
    New York. N0Y. 10020 (V.St.A0)
    "Integrierter Schaltkreis" Patentanspruch:
    Integrierter Schaltkreis mit isolierendem Substrat und darauf epitaxial aufgewachsener Halbleiterschicht sowie mit in dieser gebildeter, einen ersten und einen zweiten, jeweils einen P- und einen N-Kanal-IGFET besitzenden Inverter enthaltender Speicherzelle, wobei die Source-Zonen der- P-Kanal-IGFETs an eine positive Spannungszuleitung und diejenigen der N-Kanal-IGFETs an die niedrigste Spannungszuleitung anzuschließen sind, dadurch gekennzeichnet , daß eine erste P-leitende Querverbindung (53) aus Polysilizium einerseits einen vergrabenen Kontakt (35) der Drain-Zone (32) des P-Kanal-IGPET's (14) des zweiten Inverters und andererseits das Gate des P-Kanal-IGEETs (12) des ersten Inverters bildet; daß eine erste N-leitende Querverbindung (50) aus Polysilizium einerseits einen vergrabenen Kontakt (33) der Drain-Zone (44) des N-Kanal-IGFET's (18) des zweiten Inverters" und andererseits das Gate des N-Kanal-IGFET's (16) des ersten Inverters bildet; daß eine zweite P-leitende Querverbindung (52) aus Polysilizium einerseits einen vergrabenen Kontakt (74) der Anode einer zum ersten Inverter gehörenden ersten Diode (22) und andererseits das Gate des P-Kanal-IGFET«s (14) des zweiten Inverters
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    bildet; daß eine zweite N-leitende Querverbindung (51) aus Polysilizium einerseits einen vergrabenen Kontakt (70) der Kathode der ersten Diode (22) und andererseits das Gate des N-Kanal-IGFET's (18) des zweiten Inverters bildet; und daß der Übergang zwischen der ersten P-leitenden Querverbindung (53) und der ersten N-leitenden Querverbindung (50) eine zweite Diode (24) bildet.
    03Ü036/07/8
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IT (1) IT1141377B (de)
SE (1) SE444484B (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4805148A (en) * 1985-11-22 1989-02-14 Diehl Nagle Sherra E High impendance-coupled CMOS SRAM for improved single event immunity

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5678157A (en) * 1979-11-29 1981-06-26 Toshiba Corp Semiconductor device
DE3147951A1 (de) * 1981-12-03 1983-06-16 Siemens AG, 1000 Berlin und 8000 München Statische speicherzelle
JPS59130459A (ja) * 1983-01-17 1984-07-27 Hitachi Ltd 半導体メモリ集積回路装置
JPH065714B2 (ja) * 1983-07-26 1994-01-19 日本電気株式会社 半導体メモリセル
EP0192093B1 (de) * 1985-01-30 1990-06-13 Kabushiki Kaisha Toshiba Halbleitervorrichtung und Methode zu deren Herstellung
US5239503A (en) * 1992-06-17 1993-08-24 Aptix Corporation High voltage random-access memory cell incorporating level shifter

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1481380A (en) * 1974-10-09 1977-07-27 Rockwell International Corp High speed memory cell

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1481380A (en) * 1974-10-09 1977-07-27 Rockwell International Corp High speed memory cell

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
IBM TDB, Vol. 18, Nr. 12, Mai 1976, S. 3947,3948 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4805148A (en) * 1985-11-22 1989-02-14 Diehl Nagle Sherra E High impendance-coupled CMOS SRAM for improved single event immunity

Also Published As

Publication number Publication date
JPH0117264B2 (de) 1989-03-29
JPS55117266A (en) 1980-09-09
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IT1141377B (it) 1986-10-01
DE3006442C2 (de) 1990-06-07
FR2449973B1 (de) 1984-10-19
SE444484B (sv) 1986-04-14
FR2449973A1 (fr) 1980-09-19
SE8001225L (sv) 1980-08-27

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