DE2932928A1 - Verfahren zur herstellung von vlsi-schaltungen - Google Patents
Verfahren zur herstellung von vlsi-schaltungenInfo
- Publication number
- DE2932928A1 DE2932928A1 DE19792932928 DE2932928A DE2932928A1 DE 2932928 A1 DE2932928 A1 DE 2932928A1 DE 19792932928 DE19792932928 DE 19792932928 DE 2932928 A DE2932928 A DE 2932928A DE 2932928 A1 DE2932928 A1 DE 2932928A1
- Authority
- DE
- Germany
- Prior art keywords
- layer
- wafer
- silicon
- gate
- zone
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8236—Combination of enhancement and depletion transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Description
14. August 1979 79-T-3653(78E32)
ROCKWELL INTERNATIONAL CORPORATION, El Segundo, Kalifornien 90245, V.St.A.
Die Erfindung bezieht sich auf die Herstellung von VLSI-Schaltungen, und zwar insbesondere solchen, die
nichtflüchtige Speicherelemente mit N-Kanal-Silicium-Gate
enthalten.
Insbesondere bezieht sich die Erfindung auf VLSI-Schaltungen mit sowohl nichtflüchtigen Speicherelementen
mit geschütztem Drain-Source-variablem Schwellen-N-Kanal-Silicium-Gate
als auch festen Schwellenvorrichtungen.
Während der letzten Jahre wurden beträchtliche Fortschritte bei der Entwicklung der EAROM-Technologie erzielt.
Sämtliche bekannten Vorrichtungen verwenden jedoch die Aluminium-Gate-P-Kanal-Technologie, was die
Lesezugriffszeit zum Speicher auf eine Mikrosekunde begrenzt und ferner die Bit-Dichte auf zwischen 4 und
8 Kilobit pro Chip begrenzt. Die Leistungserfordernisse für viele Systeme bedeuten das Erreichen einer Lesezugriff
szeit von weniger als 3/100 Nanosekunden; zudem müssen die Bit-Dichten um mindestens einen Faktor von
4 (d.h. 16 Kilobit-32 Kilobit pro Chip) verbessert werden.
&30009/0839
-X-
Bei bekannten MNOS-Speichervorrichtungen enthält der
variable Schwellentransistor eine dünne Gate-Oxid-Lage aus
ο Siliciumdioxid (typischerweise 25 A dick), bedeckt durch
eine Siliciumnitridlage {typischerweise 350 A dick) und sodann durch eine Aluminium- oder Polysilicium-Elektrode.
Derartige Speichervorrichtungen sind in der folgenden Literaturstelle diskutiert: "Threshold-Alterable Si-Gate MOS
Devices" von Peter C. Y. Chen, veröffentlicht in Vol. ED-24,
Nr. 5, Mai 1977 der IEEE Transactions on Electron Devices (Seiten 584-586). Die dünne Siliciumdioxid-Gate-Isolatorlage
ist notwendig, um die Speicherfunktion mit nichtflüchtiger Speicherung in der Siliciumnitridlage zu erreichen.
Ein Problem entsteht jedoch insoferne, als die dünne Siliciumdioxid/Siliciumnitrid-Lage
eine sehr niedrige Durchbruchsspannung BVss (beispielsweise weniger als 20 Volt) besitzt.
Unglücklicherweise macht die Vorrichtung ein Minimum von 25 Volt erforderlich, um in effektiver Weise die in der
Siliciumnitridlage gespeicherte Ladung einzuschreiben oder zu löschen. Die Lösung für dieses Problem war die Herstellung
einer geschützten Drain-Source-Vorrichtung (PDS = protected drain - source). Wie in den Figuren 21a und 21b
gezeigt, ist eine PDS-Vorrichtung äquivalent zu einer Vorrichtung mit variabler Schwelle mit einer dünnen Siliciumdioxidlage,
umgeben von einem Paar von peripheren Transistoren Q2 und Q3, die viel dickere Siliciumdioxid-Gate-Isolatorlagen
besitzen. Durch diese Maßnahmen kann eine Speichervorrichtung hergestellt werden, die eine BV DSS
in der Größenordnung von 30 Volt besitzt. US-PS 3 719 866 beschreibt
und beansprucht eine solche Vorrichtung mit einer P-Kanal-Zone.
Die PDS-Vorrichtungs-Herstellverfahren haben eine Reihe
ernster Nachteile. Wegen der verwendeten Herstellungstechniken werden alle innerhalb eines LSI-Chips mit PDS-Vorrichtungen
enthaltenen Transistoren mit einer Silciumdioxid/Siliciumnitrid-Dual-Gate-Isolatorlage
hergestellt.
030009/0839
Obwohl diese Dual-Isolatorlage für das variable Schwellenspeicherelement
ausreicht, ruft sie unglücklicherweise eine Änderung im Schwellenwert der Vorrichtung hervor. Diese
Schwellenänderung verändert sich in der Tat mit der Zeit, was zur Folge hat, daß eine einen solchen Dual-Lagen-Isolator
aufweisende feste Schwellenvorrichtung unstabil ist.
Ein weiteres Problem bei der Herstellung von den bekannten Vorrichtungen besteht darin, daß darauffolgend auf die Herstellung
der PDS-Speichervorrichtungen zusätzliche Verarbeitungsschritte erforderlich sind, die erhöhte Verarbeitungstemperaturen, beispielsweise oberhalb 9OO° C, erforderlich
machen. Diese zusätzlichen Hochtemperaturverarbeitungsschritte bewirken die Verschlechterung hinsichtlich der
Ladungsrückhaltfähigkeit der Siliciumnltridlage der PDS-Vorrichtung (beispielsweise kann die PDS-Vorrichtung eine Ladung
nur für einige Monate und nicht, wie beabsichtigt, für einige Jahre speichern).
Zusammenfassung der Erfindung. Die Erfindung sieht ein Verfahren
zur Herstellung eines VLSI-Schaltungs-Chips vor, und zwar einschließlich von Vorrichtungen mit festen Schwellen
mit Gate-Isolatoren bestehend aus nur einer einzigen Siliciumdioxidlage, und wobei ferner PDS-geschützte Drain-Source-Speichervorrichtungen
vorgesehen sind, die Dual-Lagen-Gate-Isolatoren
aufweisen, und zwar bestehend aus Siliciumdioxid und Siliciumnitrid. Der Speichertransistorteil
der PDS-Vorrichtungen wird hergestellt mit Silicium-
dioxid-Gate-Isolator-Lagen mit einer Dicke in der Größeno
Ordnung von 25 A, während der verbleibende Teil der PDS-Struktur Gate-Isolatorlagen aufweist, die aus Siliciumdioxid
mit einer Dicke in der Größenordnung von 700 A und Siliciumnitrid mit einer Dicke in der Größenordnung von 350 A bestehen.
Die gemäß der Erfindung hergestellte integrierte Schaltung kann sowohl Raumladungs- als auch Anreicherungs-Betriebsartisolierte
Gate-Vorrichtungen aufweisen.
030009/0839
-Jf-
Das erfindungsgemäße Herstellungsverfahren weist keine Verarbeitungsschritte
darauffolgend auf die Ausbildung der PDS-Speichervorrichtungen auf, die eine Temperatur oberhalb
9000C erforderlich machen würden. Dadurch wird jedwede Verschlechterung
in der Siliciumnitridlage der PDS-Speichervorrichtungen vermieden.
Weitere Vorteile, Ziele und Einzelheiten der Erfindung ergeben sich insbesondere aus den Ansprüchen sowie aus der Beschreibung
von Ausführungsbeispielen anhand der Zeichnung; in der Zeichnung zeigt:
Fig. 1-4, 6, 7 und 8-20 Querschnitte eines Halbleiterwafers, hergestellt gemäß dem bevorzugten Ausführungsbeispiel
der Erfindung;
Fig. 5 eine Draufsicht auf den Halbleiterwafer gemäß Fig. 4; Fig. 8 eine Draufsicht auf den Halbleiterwafer gemäß Fig. 7;
Fig. 21a und 21b einen Querschnitt eines PDS-Speicherelements bzw. die elektrische Äquivalenzschaltung.
Beschreibung des bevorzugten Ausführungsbeispiels. Fig. 1 zeigt ein Siliciumwafer 10 nachdem dies einigen der vorbereitenden
Verarbeitungsschritten gemäß der Erfindung unterworfen wurde. Das Wafer 10 wird dadurch gebildet, daß man
von einem N-Type-Silicium{100)-Material 101 ausgeht.
Eine P-Type(100)-Epitaxialsiliciumlage 102 wird sodann auf
das N-Type-Massen-Siliciummaterial 101 aufgewachsen. Typischerweise
besitzt die Epitaxiallage 102 einen Widerstandswert im Bereich von 1 und 3 0hm cm und wird auf eine Dicke
im Bereich von 10 bis 13 Mikron aufgewachsen.
Sodann wird das Wafer einem thermischen Oxydationsverfahren ausgesetzt, um so eine Siliciumdioxidlage 103 oben auf die
030009/0839
Epitaxiallage 102 aufzuwachsen. Typischerweise wird eine
Siliciumdioxidlage in der Größenordnung von 600 A aufgewachsen.
Sodann wird eine Siliciumnitridlage 104 auf der Oberseite der Siliciumdioxidlage 103 abgeschieden. Diese Nitridlage
kann typischerweise eine Dicke in der Größenordnung von 575 A besitzen.
Eine Lage aus nichtdotiertem Silox mit einer Dicke in der
Größenordnung von 3000 A kann wahlweise auf der Siliciumnitridlage
104 abgeschieden und sodann thermisch verdichtet werden. Der Zweck dieser wahlweisen Siloxlage besteht darin,
die Siliciumnitridlage 104 gegenüber einer möglichen Verschlechterung während des darauffolgenden Phosphorabscheidungsverfahrens
zu schützen. Die Notwendigkeit für diese wahlweise Siloxlage hängt von der Qualität der Siliciumnitridlage
104 ab. Wenn ein Siliciumnitridmaterial mit hoher Qualität abgeschieden wird, so ruft der darauffolgende Phosphorabscheidprozess
keine Verschlechterung der Siliciumnitridlage 104 bis zu einem Punkt hervor, wo sie nicht mehr brauchbar
ist. Aus Gründen der Klarheit ist diese wahlweise Siloxlage in der Zeichnung nicht dargestellt.
Sodann wird eine Photoresistlage 105 auf der Oberfläche der Nitridlage 104 aufgebracht. Diese Photoresistlage 105 besteht
aus einem Material, dessen Löslichkeit sich in einem vorbestimmten "Entwickler"-Lösungsmittel dann ändert, wenn
die Belichtung mit aktinischer Strahlung erfolgte. Dem Fachmann ist bekannt, daß zahlreiche Photoresistmaterialien
mit solchen Eigenschaften im Handel verfügbar sind. Durch Belichtung der Photoresistlage 105 mit aktinischer Strahlung
durch eine Maske, welche für die aktinische Strahlung undurchsichtige sowie auch durchsichtige Gebiete aufweist,
und durch Entwicklung der auf diese Weise belichteten Photoresistlage 105 durch Anordnung des Wafers 100 in einem Bad
aus dem vorbestimmten "Entwickler"-Lösungsmittel kann man selektiv vorbestimmte Teile der Photoresistlage 105 entfernen.
030009/0839
Fig, 2 zeigt das Wafer, nachdem die Photoresistlage 105
mit aktinischer Strahlung durch eine Isolationsmaske
(I) bestrahlt und sodann in dem richtigen "Entwickler"-Lösungsmittel
entwickelt wurde. Die Isolationsmaske (I) enthält undurchsichtige und transparente Teile, um so vorbestinunte
Teile der Siliciumnitridlage 104 unter der Photoresistlage 105 zu belichten. Schließlich wird das Wafer in
einer solchen Weise verarbeitet, daß die Isolationsmaske
(I) eine Vielzahl umschlossener Zonen auf dem Wafer 100 abgegrenzt oder deliniiert hat. Jede dieser Zonen ist elektrisch
von den anderen Zonen getrennt oder isoliert.
Sodann wird das Wafer 100 einem Nitridätzverfahren (beispielsweise
einem gepufferten HF-Plasmaätzverfahren) ausgesetzt, um diejenigen Teile der Nitridlage 104 zu entfernen,
die nicht durch die Photoresistlage 105 geschützt sind. Das Nitridätzverfahren wird derart ausgewählt, daß
die freiliegende Siliciumnitridlage 104 entfernt wird, ohne daß die Photoresistlage 105 oder die Siliciumdioxidlage
wesentlich beeinflußt wird. Dieses Verfahren entfernt auch die freigelegten Teile der wahlweisen Siloxlage, wenn diese
vorhanden ist.
Der Wafer 100 wird sodann einem Oxidätzverfahren (beispielsweise einer Säureätzung) ausgesetzt, um diejenigen Teile
der Siliciumdioxidlage 103 zu entfernen, die durch den vorausgehenden Nitridätzprozess freigelegt wurden. Der
Oxidätzprozess wird derart gewählt, daß die freigelegten Teile der Siliciumdioxidlage 103 leicht entfernt werden,
ohne in wesentlicher Weise die Photoresistlage 105, die Siliciumnitridlage 104 oder die Epitaxiallage 102 zu beeinflussen.
Sodann wird die Photoresistlage 105 vom Wafer 100 unter Verwendung üblicher Abziehverfahren herabgestreift, welche
die Photoresistlage 105 ohne wesentliche Beeinflussung der
verbleibenden Lagen auf dem Wafer 100 entfernen. Fig. 3 zeigt
0 3 0 0 0 9/0839
den Wafer 100, nachdem dieser dem Photoresistabstreif-
oder -abziehverfahren unterworfen wurde.
Eine Lage aus Phosphor wird auf der Oberfläche des Wafers 1OO abgeschieden und das Wafer 100 wird sodann einem Phosphordrive-Verfahren
unterworfen. Der Zweck der Phosphorabscheide- und Drive-Verfahren besteht darin, N+-Zonen 106 in der P-Type-Epitaxiallage
102 und sich in das N-Type-Substrat-Gebiet 101 erstreckend zu schaffen. Wie in Fig. 5 gezeigt, die einer
Draufsicht des in Fig. 4 gezeigten Wafers 100 entspricht, besteht die Zone 107 aus einem P-Type-Epitaxiallage 102-Teil,
vollkommen umgeben von einem N+-Type-"Graben" 106. Somit ist die Zone 107 vollständig vom Rest des Siliciumwafers 100 isoliert.
Typischerweise hat die abgeschiedene Phosphorlage einen Widerstandswert im Bereich von 1,5 und 2,5 0hm pro
Quadrat und das Phosphordriveverfahren wird typischerweise derart gewählt, daß die Tiefe der N+-Zone 106 in der Größenordnung
von 14 Mikron liegt, um so eine Eindringung in die N-Type-Lage 101 sicherzustellen. Das Gebiet 108 zeigt, wie
in Fig. 4 dargestellt, daß die Siliciumdioxidlage 103 dicker ist als der Rest der Siliciumdioxidlage. Dies liegt an dem
Oxydationswachstum, welches während des Phosphordriveprozesses auftritt. Dies ist wenig beachtlich, da während des (unten
beschriebenen) Feldoxydationsprozesses die Zone 1O8 beträchtlich mehr Oxydationswachstum erfahren wird.
Wenn die wahlweise Siloxlage vorgesehen wurde, so wird das Wafer 100 sodann einem Säureätzverfahren ausgesetzt, um die
verbleibenden Teile der wahlweisen Siloxlage, zuvor geschützt durch die Photoresistlage 105, zu entfernen.
ßer Wafer kann sodann einem Dampfverfahren ausgesetzt werden, um eine dünne Lage aus Siliciumoxynitrid auf der
Oberfläche der freigelegten Siliciumnitridlage 104 auszubilden. Der Zweck der Oxynitridlage besteht darin, die Stabilität
der geschützten Gateoxidgebiete der zu bildenden Speichervorrichtungen aufrechtzuerhalten. Ebenso wie die wahlweise
Π 30009/0839
-X-
Siloxlage wurde diese Oxynitridlage aus Gründen der Klarheit
in der Zeichnung weggelassen.
Sodann wird eine Lage aus Photoresist 109 auf die Oberfläche
des Wafers 100 aufgebracht und sodarm durch eine N-Maske mit aktinischer Strahlung belichtet, Der Zweck der N-Maske
besteht darin, Zonen 110 innerhalb der Zone 107 abzugrenzen.
Diese zusätzlichen Zonen 110 sind elektrisch voneinander isoliert.
Die freiliegende Photoresistlage 109 wird sodann einem Entwicklungs-Lösungsbad in der gleichen Weise wie oben bezüglich
Photoresistlage 105 beschrieben ausgesetzt. Fig. 6 zeigt den Wafer 100( nachdem die Photoresistlage 109 dem Entwicklungsschritt ausgesetzt war.
Die freiliegenden Zonen der Siliciumnitridlage 104 werden
sodann unter Verwendung eines Nitridätzverfahrens (beispielsweise eines PlasmaätzVerfahrens) entfernt, um selektiv die freigelegten Teile der Siliciumnitridlage 104 zu
entfernen, und zwar ohne die anderen das Wafer 100 bildenden Materialien wesentlich zu beeinflussen.
Sodann wird das Wafer einem Oxidätzverfahren ausgesetzt, um selektiv diejenigen Teile der Siliciumdioxidlage 103 zu entfernen, die durch die vorherige Nitridätzlage freigelegt
wurden. Das Oxidätzverfahren wird wiederum derart gewählt, daß leicht die freigelegten Teile der Siliciumdioxidlage
103 entfernt werden, ohne daß dabei die verbleibenden den Wafer 100 bildenden Materialien wesentlich beeinflußt werden.
Daraufhin wird der Wafer einem Feldimplantationsverfahren unterworfen (um die freiliegenden Zonen der Epitaxiallage
102 mit Bor-Ionen zu dotieren). Das Feldimplantationsverfahren wird derart ausgewählt, daß die Bor-Ionen in die
freigelegten Zonen der Epitaxiallage 102 implantiert werden, dennoch aber durch die Photoresistlage 109 vom Rest
des Wafers 100 abgeschirmt sind.
030009/0839
293Γ928
Die verbleibenden Teile der Photoresistlage werden sodann unter Verwendung eines Abzieh- oder HerabstreifVerfahrens
ähnlich dem hinsichtlich Photoresistlage 105 verwendeten herabgestreift. Sodann wird das Wafer einem thermischen Feldoxydationsschritt
ausgesetzt, der die freiliegenden Teile der Epitaxiallage 102 in Siliciumdioxid umwandelt. Fig. 7 und
stellen einen Querschnitt bzw. eine Draufsicht des Wafers nach dem Feldoxydationsprozess dar. Fig. 7 ist nicht maßstabsgerecht
insoferne, als die Feldoxidzonen 111 und 112
typischerweise in der Größenordnung von 18000 A dick sind, was natürlich eine Größenordnung dicker ist als die Siliciumdioxidlage
103 oder die Siliciumnitridlage 104. Wie in Fig. gezeigt, enthält die durch die N+-Zone 106 und auch die SiIiciumdioxid-Feldoxidzone
112 begrenzte Zone 107 mehr als eine Zone 110 begrenzt durch die Siliciumdioxid-Feldoxidzone
111. Obwohl nur zwei Zonen 110 innerhalb der Zone 107 dargestellt sind, können viele gesonderte Zonen 110 innerhalb
Zone 107 umschlossen sein.
Eine Lage aus Photoresist 113 wird sodann auf die Oberfläche des Wafers 100 aufgebracht und mit aktinischer Strahlung
durch eine Körperkontaktmaske BC belichtet. Die Photoresistlage 113 wird daraufhin in ähnlicher Weise wie die Photoresistlagen
105 und 109 entwickelt. Der Zweck der BC-Körperkontaktmaske besteht darin, Zonen zu begrenzen, die verwendet
werden, um Kontaktinterfaces oder Gebiete zwischen den
Zonen der Epitaxiallage 102 und darauffolgend aufgebrachter Metallkontakte vorzusehen. Fig. 9 zeigt den Wafer 100 nach
der Entwicklung der Photoresistlage 113.
Das Wafer 1OO wird sodann einem Nitridätzverfahren ausgesetzt,
um selektiv die freiliegenden Teile der Siliciumnitridlage 104 zu entfernen, ohne den Rest des Wafers 100
materiell zu beeinflussen.
Sodann wird der Wafer 100 einem Oxidätzverfahren unterwor-
030009/0839
fen, um selektiv die Teile der Siliciumdioxidlage 103,
freigelegt durch das vorherige Nitridätzverfahren, zu entfernen. Fig. 10 zeigt den Wafer 100 nach dem Oxidätzverfahren.
Daraufhin wird der Wafer 100 einem Borimplantationsprozess ausgesetzt, um Bor-Ionen in diejenigen Teile der Epitaxiallage
102 zu implantieren, die nicht durch die Photoresistlage 113 geschützt sind. Das starke Borimplantationsverfahren
erzeugt eine P+-Zone 114 innerhalb der P-Type-Epitaxialzone 102. Die verbleibenden Teile der Photoresistlage
113 werden sodann entfernt und ein Querschnitt des
Wafers 100 hat das Aussehen gemäß Fig. 11.
Danach wird der Wafer einem Oxydationsverfahren unterworfen, welches die freiliegenden Teile der Epitaxiallage
102 zur Bildung von Siliciumdioxid oxydiert. Fig. 12 zeigt einen Querschnitt des Wafers nach dem Oxydationsverfahren.
Eine Zone aus Siliciumdioxid 115 wird über der P+-Zone 114
erzeugt.
Daraufhin wird eine Lage aus Photoresist 116 auf den Wafer
100 aufgebracht und mit aktinischer Strahlung durch die
Source/Drain-Maske SD belichtet, worauf dann die belichtete Photoresistlage 116 dem üblichen Entwicklungsverfahren
ausgesetzt wird. Der Zweck der SD-Maske besteht darin, diejenigen Zone abzugrenzen, die schließlich die Source-
und Drain-Zonen der Feldeffektvorrichtungen auf dem Wafer 100 werden. Fig. 13 zeigt einen Querschnitt des Wafers 100,
nachdem die Photoresistlage 116 entwickelt wurde.
Sodann wird der Wafer einem Nitridätzverfahren ausgesetzt, welches selektiv die freiliegenden Teile der Nitridlage
104 entfernt, ohne den Rest des Wafers 100 wesentlich zu beeinflussen.
030009/0839
ORfGINAL INSPECTED
ahren unter-
Der Wafer 100 wird daraufhin einem Oxidätzverfär worfen, um selektiv diejenigen Teile der Siliciumdioxidlage
103 zu entfernen, die durch den vorausgehenden Nitridätzprozess freigelegt wurden.
Die verbleibenden Teile der Photoresistlage 116 werden daraufhin unter Verwendung üblicher Abstreifverfahren abgezogen.
Sodann wird eine Lage aus Phosphor auf der Oberfläche des Wafers 100 abgeschieden und der Wafer wird einem Phosphordrive- oder Treiberprozess (beispielsweise einem Oxydationsprozess) unterworfen, der die Phosphor-Ionen in die freigelegten
Teile der Epitaxiallage 102 treibt. Fig. 14 zeigt eine Querschnittsansicht des Wafers nach dem Phosphorabscheidungsverfahren.
Es sei bemerkt, daß die N+-dotierten Zonen 117 innerhalb der Epitaxiallage 102 ausgebildet wurden.
Es sei ebenfalls darauf hingewiesen, daß die Siliciumdioxidzonen 118 durch den Phosphortreiberprozess ausgebildet
wurden.
Daraufhin wird der Wafer einer schnellen Tauchätzung ausgesetzt, die die Siliciumoxynitridlage entfernt, die während
des vorhergehenden VerarbeitungsSchrittes auf der Siliciumnitridlage 104 in unbeabsichtigter Weise ausgebildet
wurde. Diese dünne Oxynitridlage ist in der Zeichnung nicht dargestellt.
Das Wafer wird daraufhin einem Nitridätzverfahren (beispielsweise heißer Phosphorsäure) ausgesetzt, welches
die gesamte auf dem Wafer 100 verbliebene Siliciumnitridlage 104 entfernt.
Daraufhin wird das Wafer einem Oxidätzverfahren unterworfen,
welches die ganze unter der Siliciumnitridlage 104 verbliebene Siliciumdioxidlage 103 entfernt. Die Feldoxid-
030009/0839
2932923
zonen 111 und 112 werden wegen ihrer großen Dicke verglichen
mit der Siliciumdioxidlage 103 nicht vollständig durch die erwähnten Oxidätzverfahren entfernt.
Der Wafer 100 wird daraufhin einem Oxydationsverfahren
(beispielsweise einer thermischen Oxydation) ausgesetzt, um eine Siliciumdioxidlage von gleichförmiger Dicke über
der gesamten Oberfläche auf den Wafer 100 aufzuwachsen.
Diese Siliciumdioxidlage 120 wird typischerweise auf eine Dicke von 700 Ä aufgewachsen.
Daraufhin wird eine Lage aus Photoresist 122 auf die Oberfläche der Siliciumdioxidlage 120 aufgebracht und mit aktinischer Strahlung durch eine Speichermaske MM (memory mask)
belichtet. Die Photoresistlage 122 wird sodann unter Verwendung üblicher Entwickler-Entfernungsbäder entfernt.
Die MM-Maske wird zur Abgrenzung derjenigen Gebiete des Wafers 100 verwendet, welche die PDS-Speichertransistorvorrichtungen enthalten.
Der Wafer 100 wird sodann einem Oxidätzverfahren unterworfen, um selektiv diejenigen Teile der Siliciumdioxidlage
120 zu entfernen, die nicht durch die Photoresistlage
geschützt sind. Fig. 15 zeigt einen Querschnitt des Wafers 100 nach dem Oxidätzverfahren.
Das Wafer kann sodann einem wahlweisen Speicher(memory)-Implantationsverfahren ausgesetzt werden, um eine spezielle
Dotier-Störstellenkonzentration in dem PDS-Teil der Epitaxiallage 102 vorzusehen. Die Dotiermittel-Störstellenkonzentration nach dem vorhergehenden Oxidätzverfahren kann akzeptabel sein, wodurch das Speicherimplantationsverfahren unnötig
gemacht wird. Es sei bemerkt, daß die Photoresistlage den Rest des Wafers von den Dotier-Ionen, implantiert durch
das wahlweise Speicherimplantationsverfahren, abschirmt.
030009/0839
Der verbleibende Teile der Photoresistlage 122 wird sodann vom Wafer 100 unter Verwendung üblicher Abzieh- oder
Abstreif-Verfahren herabgezogen.
Daraufhin wird der Wafer einem Oxydationsverfahren (beispielsweise
thermischer Oxydation) ausgesetzt, um eine dünne
ο Siliciumdioxidlage (beispielsweise 25 A dick) über der Oberfläche der Epitaxiallage 102 in denjenigen Zonen aufzuwachsen,
wo die PDS-Speichertransistoren ausgebildet werden sollen. Diese dünne Siliciumdioxidlage dient schließlich
als das Gateoxid des Speichertransistorteils jeder der PDS-Vorrichtungen.
Der Wafer 100 wird sodann einem Nitridabscheidungsverfahren ausgesetzt, um eine Lage aus Siliciumnitrid 123 auf der Oberfläche
des Wafers 100 abzuscheiden. Typischerweise wird diese Nitridlage 123 auf eine Dicke von 350 A abgeschieden.
Die Nitridlage 123 wird schließlich dazu verwendet, um einen Teil des Gate-Isolators für die PDS-Speichervorrichtungen
zu bilden.
Eine Photoresistlage 124 wird sodann auf der Oberseite der Oberfläche der Siliciumnitridlage 123 aufgebracht und sodann
durch eine Speicher-Gate-Maske G2 mit aktinischer Strahlung
belichtet. Daraufhin wird die Photoresistlage 124 unter Verwendung üblicher Entwicklerbäder entwickelt. Fig. 16 zeigt
einen Querschnitt des Wafers, nachdem der Photoresistentwicklungsprozess erfolgte. Der Zweck der G2~Speicher-Gate-Maske
besteht darin, die Siliciumnitridlage 123 in denjenigen Zonen zu schützen, wo die PDS-Speichervorrichtungen angeordnet
werden sollen.
Der SiliciumwaferiOO wird daraufhin einem Nitridätzverfahren
ausgesetzt, um die ganze Siliciumnitridlage 123,mit
Ausnahme des Bereichs benachbart unterhalb der verbleibenden Teile der Photoresistlage 124, zu entfernen.
^30009/0839
-yf-
Der Wafer wird sodann einem Oxidätzverfahren unterworfen, um selektiv diejenigen Teile der Siliciumdioxidlage 120
zu entfernen, die durch das vorausgehende Nitridätzverfahren freigelegt wurden. Es sei bemerkt, daß die Siliciumdioxidzonen
111 und 112 wegen ihrer großen Dicke im Vergleich mit
der Siliciumdioxidlage 12O nicht in signifikanter Weise durch
das Oxidätzverfahren entfernt werden.
Die verbleibenden Teile der Photoresistlage 124 werden sodann unter Verwendung üblicher Abziehverfahren entfernt.
Fig. 17 zeigt einen Querschnitt eines Wafers 100 nach dem Photoresistabziehverfahren.
Der Wafer wird darauffolgend einem Oxydationsverfahren
(beispielsweise thermischer Oxydation) unterworfen, um eine Siliciumdioxidlage mit gleichförmiger Dicke über die gesamte
Oberfläche des Wafers hinweg aufzuwachsen, und zwar mit Ausnahme derjenigen Zonen des Wafers, die durch die
verbleibenden Teile der Siliciumnitridlage 123 (d.h. die Lage der PDS-Speichervorrichtungen) geschützt sind. Typischerweise
wird diese Oxidlage 130 bis auf eine Dicke in
der Größenordnung von 1000 A aufgewachsen. Teile dieser Oxidlage 130 werden darauffolgend dazu verwendet, um Gateoxidzonen
der peripher festliegenden Schwellentransistoren, angeordnet auf dem Siliciumwafer 100, auszubilden.
Der Wafer 100 kann sodann einem wahlweisen Vm -Ionenimplan-
LEj
tationsverfahren ausgesetzt werden, um Dotiermittel-Ionen
in den Wafer zu implantieren, um die Schwelle der auf der Oberfläche auszubildenden Anreicherungsvorrichtungen zu
steuern.
Sodann wird eine Photoresistlage 131 auf die Oberfläche
des Wafers 100 aufgebracht und mit aktinischer Strahlung durch eine Verarmungs- oder Depletions-Maske D belichtet.
Daraufhin wird die Photoresistlage 113 unter Verwendung üblicher "Entwickler"-Bäder entwickelt. Die Depletions-Maske D
ο η η 9 / η
ist derart angeordnet, daß die verbleibenden Teile der Photoresistlage 131 die Oberfläche des Siliciumwafers 100
mit Ausnahme derjenigen Zonen schützt, welche schließlich die Kanalgebiete der Raumladungs- oder Depletions-Vorrichtungen
auf der Oberfläche des Wafers 1OO werden.
Der Wafer 100 wird darauf einem Implantationsverfahren ausgesetzt,
um Phosphor- oder andere Dotiermittel-Ionen in
diese ungeschützten Teile des Wafers 1OO zu implantieren, die die Kanalgebiete der Verarmungsvorrichtungen darinnen
werden.
Die verbleibenden Teile der Photoresistlage 131 werden daraufhin vom Wafer 100 unter Verwendung üblicher Abziehverfahren
herabgezogen.
Der Wafer wird sodann einem Polysiliciumabscheidungsprozess ausgesetzt, um eine dicke (beispielsweise 50OO Ά) Lage
aus N+-dotiertem Polysilicium aufzubringen. Dieses PoIysilicium
wird schließlich abgegrenzt, um die Polysilicium-Gate-Elektroden
für alle auf dem Wafer 1OO angeordneten Transistoren zu definieren. Zudem können auch entfernt angeordnete
Gate-Kontakte unter Verwendung der gleichen PoIysiliciumlage 132 abgegrenzt werden.
Eine Lage aus Photoresist 133 wird sodann auf der Oberfläche der Polysiliciumlage 132 aufgebracht und mit aktinischer
Strahlung durch eine Gate-Maske G- belichtet. Die Photoresistlage 133 wird sodann unter Verwendung üblicher
"Entwickler"-Bäder entwickelt. Wie oben erwähnt, ist die Gate-Maske G1 derart angeordnet, daß die verbleibenden Teile
der Photoresistlage 133 die Polysillcium-Gate-Elektroden
für sämtliche Transistoren auf dem Wafer 100 abgrenzen. Der Fachmann erkennt, daß auch andere Leiter (beispielsweise
Metalle) für das Polysilicium eingesetzt werden können.
30009/0839
Daraufhin wird der Wafer einem Ätzverfahren (beispielsweise
Plasmaätzverfahren) ausgesetzt, wodurch selektiv die ganze nicht durch die Photoresistiage 133 geschützte PoIysiliciumlage
132 entfernt wird.
Daraufhin wird 'der Wafer einem Nitridätzverfahren unterworfen,
um selektiv jedwede verbleibenden Teile der Nitridlage 123, freigelegt durch das vorausgehende Polysiliciumätzverfahren,
zu entfernen. Im Hinblick auf die Tatsache, daß die einzig verbleibende Siliciuinnitridlage 123 in denjenigen
Zonen angeordnet ist,die die PDS-Speichervorrichtungen enthalten werden, entfernt dieses Nitridätzverfahren
nur so viel von der Nitridlage 123, wie es nicht direkt mit dem über den Speichervorrichtungszonen zurückbehaltenen
Polysilicium ausgerichtet ist. Wenn somit die G1- und G2-Gate-Masken
genau miteinander ausgerichtet wären, so würde das Nitridätzverfahren nicht notwendig sein. Die G.,-Maskier-Verfahrensschritte
bilden somit in der Tat einen selbstausrichtenden Vorrichtungsherstellungsprozess. Dieser Schritt
kann dann nicht notwendig sein, wenn die korrekte Implantationsenergie für den darauffolgenden Implantationsprozess
derart gewählt wird, daß die Implantations-Ionen durch die
Siliciuinnitridlage 123 eindringen können.
Die verbleibende Photoresistiage 133 wird von der Oberfläche des Wafers 100 durch übliche Abziehverfahren entfernt.
Der Wafer 100 wird sodann einem Phosphorimplantationsverfahren
ausgesetzt, um Phosphor-Ionen zur Vervollständigung der Source- und Drain-Zonen der peripheren Transistoren
zu implantieren, und um auf diese Weise die Definition der Kanalzonen dieser peripheren Transistoren zu vollenden.
Fig. 18 zeigt einen Querschnitt des Wafers, der dem Phosphorimplantationsschritt
ausgesetzt ist.
030009/0839
Eine Lage aus phosphor-dotiertem Silox 135 wird sodann auf
die Oberfläche des Wafers 100 aufgebracht. Typischerweise wird die 7 bis 8 % Phosphor-Dotierung enthaltende Siloxlage
135 bis auf eine Dicke in der Größenordnung von 100OO A abgeschieden.
Der Zweck der dotierten Siloxlage 135 besteht darin, die aktiven Vorrichtungen des Wafers 100 zu passivieren.
Es wird an Stelle von nichtdotiertem Silox dotiertes Silox deshalb verwendet, weil die "FließeigenscUaften" des
dotierten Silox besser sind als die "Fließeigenschaften" des nichtdotierten Silox. Fig. 19 zeigt den Wafer 1OO nach
dem Siloxabscheidungsschritt.
Es wird sodann eine Lage aus Photoresist 140 auf die Oberfläche des Silox 135 aufgebracht und mit aktinischer Strahlung
durch eine Kontaktmaske C belichtet. Daraufhin wird die Photoresistlage den üblichen "Entwickler"-Bädern ausgesetzt.
Der Zweck der Kontaktmaske C besteht in der Abgrenzung von "Fenstern" durch die Siloxlage 135, um so
Kontakt zwischen den Vorrichtungen auf dem Wafer 100 und der darauffolgend aufgebrachten Metall-Lage zu ermöglichen.
Daraufhin wird der Wafer einem Siloxätzverfahren ausgesetzt,
welches diejenigen Teile der Siloxlage 135 entfernt, die nicht durch die Photoresistlage 140 geschützt sind.
Die verbleibenden Teile der Photoresistlage 140 werden sodann durch konventionelle Abstreifverfahren entfernt
und die verbleibende Siloxlage 135 kann wahlweise einem 11 Ruckströmungs" (reflow)-Verfahren ausgesetzt werden, um
die Oberfläche der Siloxlage 135 zur Erreichung einer besseren Stufenbedeckung zu glätten.
Der Wafer 100 wird daraufhin einem Tauchätzverfahren unterworfen, um jedwede dünne Oxidlagen zu entfernen, die die
Kontaktzonen bedecken können, die zuvor durch die Kontaktmaske C abgegrenzt wurden.
030009/0839
- Xf-
Der Wafer 100 wird daraufhin einem Metallabscheidungsverfahren ausgesetzt, um eine Metall-Lage (typischerweise
einer Aluminium/Silicium-Legierung) abzuscheiden, die abgegrenzt wird, um die Verbindungen zu den in dem Wafer
enthaltenen Elementen vorzusehen.
Eine Photoresistlage 155 wird sodann oben auf der Oberfläche der Metall-Lage 150 aufgebracht und mit aktinischer
Strahlung durch die Metallmaske M belichtet. Daraufhin wird die Photoresistlage 155 entwickelt, und zwar unter Verwendung
von üblichen "Entwickler"-Bädern. Wie oben erwähnt, grenzt die Metallmaske M die Metallkontakte auf dem Wafer
100 ab. Sodann wird der Wafer einem Metallätzverfahren ausgesetzt,
um selektiv diejenigen Teile der Metall-Lage 150 zu entfernen, die nicht durch die Photoresistlage 155 geschützt
sind.
Die verbleibenden Teile der Photoresistlage 155 werden sodann unter Verwendung üblicher Abstreifverfahren entfernt.
Der Wafer 100 kann ferner einem Polysiliciumätzverfahren unterworfen werden,wenn eine Aluminium/Silicium-Legierung
als Metall-Lage 150 verwendet wurde. Das vorhergehende Metallätzverfahren entfernt das Aluminium, aber läßt einen
Rest an Silicium auf dem Feld, welches durch das Polysiliciumätzverfahren entfernt wird.
Sodann kann der Wafer 100 einem Sinterverfahren unterworfen
werden, das die Metall-Lage 150 derart konditioniert, daß die Metall/Silicium-Interface- oder Zwischenfläche
verbessert wird.
Der Wafer wird daraufhin einem Oxidabstreifschritt unterworfen,
um das Oxid zu entfernen, welches auf der Rückseite des Wafers 100 ausgebildet wurde. Dies gestattet
den darauffolgenden mechanischen und elektrischen Kontakt zum Substrat.
030009/0839
Der Wafer wird daraufhin einem konventionellen Finish-Verfahren ausgesetzt, wie beispielsweise der Sandstrahlung,
der Reinigung und der zusätzlichen Passivierung, usw.
Zusammenfassend sieht die Erfindung somit ein Verfahren zur Herstellung von VLSI-Schaltuhgen vor, und zwar mit nichtflüchtigen N-Kanal-Silicium-Gate-Speicherelementen und zusätzlichen
peripheren Transistorelementen. Die nichtflüchtigen Speicherelemente werden als PDS-geschützte Drain-Source-Vorrichtungen
hergestellt, und zwar bestehend aus einer Speichervorrichtung mit variabler Schwelle, und zwar mit
einem dünnen Siliciumdioxid-Gate-Isolator in Verbindung mit
einem Paar von festen-Schwellen-Vorrichtungen mit einem dickeren Siliciumdioxid-Gate-Isolator, angeordnet mit einer
gemeinsamen Siliciumnitridlage und einer gemeinsamen Gate-Elektrode. Die zusätzlichen festen-Schwellen-Peripher-Transistoren
werden ohne eine Siliciumnitridlage hergestellt. Zudem weist das Verfahren keine Verarbeitungsschritte darauffolgend
auf die Herstellung der PDS-Vorrichtungen auf, die
die Anwendung von Temperaturen oberhalb 900°C erforderlich machen.
Π30009/0939
Claims (6)
- Patentansprüche1 J Verfahren zur Herstellung eines VLSI-Schaltungschips mit mindestens einem Silicium-Gate-geschützten nichtflüchtigen Drain-Source-Speicherelement mit einem Kanal einer ersten Leitfähigkeit und einem zweilagigen Siliciumdioxid/Siliciumnitrid-Gate-Isolator mit mindestens einem isolierten Gate-Transistor mit einem eine einzige Lage aufweisenden Siliciumdioxid-Gate-Isolator, g e k e η η zeichnet durch folgende Schritte:a) Erzeugung eines Siliciumwafers mit einer Epitaxiallage aus Silicium mit einer zweiten Leitfähigkeit entgegengesetzt zur ersten Leitfähigkeit,b) selektives Dotieren einer Vielzahl von Zonen der Epitaxiallage mit Dotiermitte1-Ionen zur Änderung der Leitfähigkeit der Vielzahl der Zonen auf die zweite Leitfähigkeit, wobei die Vielzahl der Zonen mindestens eine erste Zone bzw. eine zweite Zone entsprechend den Source- und Drain-Zonen von jedem des mindestens einen geschützten Drain-Source-nichtflüchtigen-Speicherelements aufweist, und mindestens eine dritte bzw. eine vierte Zone entsprechend den Source- und Drain-Zonen eines jeden des mindestens einen isolierten Gate-Transistors,c) selektives Aufbringen einer ersten dicken Lage aus Siliciumdioxid auf der Oberfläche der Epitaxiallage in einer Zone entsprechend der festen-Schwellen-Gate-Zone jeder der mindestens einen geschützten Drain-Source-nichtflüchtigen-Speicherelemente,d) selektives Aufbringen einer zweiten dünnen Lage aus Siliciumdioxid auf der Oberfläche der Epitaxiallage in einer Zone entsprechend der veränderbaren Schwellen-Gate-Zone jeder der mindestens einen geschützten Drain-Sourcenichtf lücht igen-Speicherelemente,e) selektives Aufbringen einer Lage aus Siliciumnitrid auf der Oberfläche der ersten und zweiten Siliciumdioxidlagen,Π30009/0839ORJGINAL INSPECTEDf) selektives Aufbringen einer dritten dicken Lage aus Siliciumdioxid auf der Oberfläche der Epitaxiallage in einer Zone entsprechend der Gate-Zone eines jeden des mindestens einen isolierten Gate-Transistors,g) selektives Aufbringen einer Lage aus entweder polykristallinem Silicium oder Metall auf mindestens der Oberfläche der dritten Siliciumdioxidlage und der Siliciumnitridlage,h) selektives Aufbringen einer isolierten Passivierungslage auf der Oberfläche des VLSI-Schaltungschips, wobei die Passivierungslage Fenster darinnen aufweist, wodurch die Zonen des Chips, die elektrisch verbunden werden sollen, freiliegend gelassen werden undi) selektives Aufbringen einer leitenden Lage auf die Oberfläche der Passivierungslage und die freiliegenden Zonen des Chips, wo die elektrischen Verbindungen zum Chip ausgebildet werden sollen.
- 2. Verfahren nach Anspruch 1, gekennzeichnet durch den folgenden darauffolgend auf Schritt a auszuführenden Schritt des Aufbringens von mindestens einer Feldoxidzone auf die Epitaxiallage, wodurch die Feldoxidzone einen geschlossenen Zonenteil der Epitaxiallage elektrisch isoliert gegenüber dem verbleibenden Teil der Epitaxiallage.
- 3. Verfahren nach Anspruch 1, gekennzeichnet durch den Schritt des selektiven Dotierens von mindestens einer Körperkontaktzone der Epitaxiallage mit Dotiermittel-Ionen zur Erhöhung der Leitfähigkeit der Körperkontaktzone und zur Erleichterung der elektrischen Verbindung durch die in Schritt i aufgebrachte leitende Lage.
- 4. Verfahren nach Anspruch 1, gekennzeichnet durch den Schritt des selektiven Implantierens von Dotiermittel-Ionen in die Gate-Zone des mindestens einen Silicium-Gate-geschützten, nichtflüchtigen Drain-Source-Speicherelements.030009/0839
- 5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Lage aus entweder polykristallinen! Silicium oder Metall abgegrenzt wird, um einen entfernten Gate-Kontakt zu bilden, und zwar mindestens zu dem mindestens einen Silicium-Gate-geschützten, nichtflüchtigen Drain-Source-Speicherelement und dem mindestens einen isolierten Gate-Transistor.
- 6. VLSI-Schaltungs-Chip, hergestellt nach dem Verfahren der Ansprüche 1 oder 2 oder 3 oder 4.30009/0839ORIGINAL INSPECTED
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/934,223 US4229755A (en) | 1978-08-15 | 1978-08-15 | Fabrication of very large scale integrated circuits containing N-channel silicon gate nonvolatile memory elements |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE2932928A1 true DE2932928A1 (de) | 1980-02-28 |
Family
ID=25465189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19792932928 Withdrawn DE2932928A1 (de) | 1978-08-15 | 1979-08-14 | Verfahren zur herstellung von vlsi-schaltungen |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4229755A (de) |
| JP (1) | JPS5527695A (de) |
| DE (1) | DE2932928A1 (de) |
| GB (1) | GB2027993B (de) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2923995C2 (de) * | 1979-06-13 | 1985-11-07 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum Herstellen von integrierten MOS-Schaltungen mit MOS-Transistoren und MNOS-Speichertransistoren in Silizium-Gate-Technologie |
| JPS5642377A (en) * | 1979-09-14 | 1981-04-20 | Fujitsu Ltd | Ultraviolet ray erasable type rewritable read-only memory |
| JPS56501509A (de) * | 1979-11-14 | 1981-10-15 | ||
| US4534104A (en) * | 1982-02-26 | 1985-08-13 | Ncr Corporation | Mixed dielectric process and nonvolatile memory device fabricated thereby |
| US4455742A (en) * | 1982-06-07 | 1984-06-26 | Westinghouse Electric Corp. | Method of making self-aligned memory MNOS-transistor |
| JPS5956771A (ja) * | 1982-09-27 | 1984-04-02 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US5057448A (en) * | 1988-02-26 | 1991-10-15 | Hitachi, Ltd. | Method of making a semiconductor device having DRAM cells and floating gate memory cells |
| JPH0766946B2 (ja) * | 1989-03-31 | 1995-07-19 | 株式会社東芝 | 半導体装置及びその製造方法 |
| GB9113795D0 (en) * | 1991-06-26 | 1991-08-14 | Philips Electronic Associated | Thin-film rom devices and their manufacture |
| US5391917A (en) * | 1993-05-10 | 1995-02-21 | International Business Machines Corporation | Multiprocessor module packaging |
| US5777361A (en) * | 1996-06-03 | 1998-07-07 | Motorola, Inc. | Single gate nonvolatile memory cell and method for accessing the same |
| KR100417461B1 (ko) * | 2002-07-12 | 2004-02-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3475234A (en) * | 1967-03-27 | 1969-10-28 | Bell Telephone Labor Inc | Method for making mis structures |
| US3728784A (en) * | 1971-04-15 | 1973-04-24 | Monsanto Co | Fabrication of semiconductor devices |
| US4203126A (en) * | 1975-11-13 | 1980-05-13 | Siliconix, Inc. | CMOS structure and method utilizing retarded electric field for minimum latch-up |
| US4075045A (en) * | 1976-02-09 | 1978-02-21 | International Business Machines Corporation | Method for fabricating FET one-device memory cells with two layers of polycrystalline silicon and fabrication of integrated circuits containing arrays of the memory cells charge storage capacitors utilizing five basic pattern deliberating steps |
-
1978
- 1978-08-15 US US05/934,223 patent/US4229755A/en not_active Expired - Lifetime
-
1979
- 1979-08-03 JP JP9980779A patent/JPS5527695A/ja active Pending
- 1979-08-14 GB GB7928239A patent/GB2027993B/en not_active Expired
- 1979-08-14 DE DE19792932928 patent/DE2932928A1/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5527695A (en) | 1980-02-27 |
| GB2027993B (en) | 1983-04-27 |
| US4229755A (en) | 1980-10-21 |
| GB2027993A (en) | 1980-02-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE4233236C2 (de) | Halbleitereinrichtung mit einem Wannenbereich für einen MOS-Transistor und Herstellungsverfahren dafür | |
| DE3150222C2 (de) | Verfahren zum Herstellen einer Halbleitervorrichtung | |
| DE3816358C2 (de) | ||
| DE3033333A1 (de) | Elektrisch programmierbare halbleiterspeichervorrichtung | |
| DE3222805A1 (de) | Verfahren zur herstellung einer mos-schaltung in integrierter schaltungstechnik auf einem siliziumsubstrat | |
| DE4447266C2 (de) | Verfahren zum Herstellen einer DRAM-Zelle | |
| DE2933849A1 (de) | Verfahren zur herstellung von halbleiteranordnungen | |
| DE3110477A1 (de) | Verfahren zur herstellung von cmos-bauelementen | |
| DE2911132A1 (de) | Verfahren zur bildung einer kontaktzone zwischen schichten aus polysilizium | |
| DE3106202A1 (de) | Integrierte halbleiterschaltungsanordnung und verfahren zu ihrer herstellung | |
| DE2809233A1 (de) | Halbleitervorrichtung und verfahren zu ihrer herstellung | |
| DE2756855A1 (de) | Verfahren zum herstellen einer matrix aus speicherzellen mit hoher speicherkapazitaet | |
| DE3029125A1 (de) | Halbleiterspeicher | |
| DE3603470A1 (de) | Verfahren zur herstellung von feldeffektbauelementen auf einem siliziumsubstrat | |
| DE2716691A1 (de) | Feldeffekttransistor und verfahren zu dessen herstellung | |
| DE19520958C2 (de) | Halbleitervorrichtung mit Wannenbereichen und Verfahren zur Herstellung der Halbleitervorrichtung | |
| DE3530773A1 (de) | Halbleitervorrichtung und verfahren zu ihrer herstellung | |
| DE3930016C2 (de) | Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung | |
| DE2922014A1 (de) | Verfahren zur herstellung von vlsi-schaltungen | |
| DE2922015A1 (de) | Verfahren zur herstellung einer vlsi-schaltung | |
| DE2500047A1 (de) | Verfahren zur herstellung von metalloxid-halbleitereinrichtungen | |
| DE19501557A1 (de) | Halbleitervorrichtung und Verfahren zu deren Herstellung | |
| DE3030385A1 (de) | Mos-halbleitervorrichtung und verfahren zur herstellung derselben | |
| DE3540422C2 (de) | Verfahren zum Herstellen integrierter Strukturen mit nicht-flüchtigen Speicherzellen, die selbst-ausgerichtete Siliciumschichten und dazugehörige Transistoren aufweisen | |
| DE3224287C2 (de) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8141 | Disposal/no request for examination |