DE3930016C2

DE3930016C2 - Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung

Info

Publication number: DE3930016C2
Application number: DE3930016A
Authority: DE
Inventors: Takahisa Eimori; Shinichi Satoh; Wataru Wakamiya; Hiroji Ozaki; Yoshinori Tanaka
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-09-29
Filing date: 1989-09-08
Publication date: 1996-04-25
Anticipated expiration: 2009-09-09
Also published as: JPH0294455A; JP2507557B2; US5067000A; US5930614A; DE3930016A1

Description

Die vorliegende Erfindung bezieht sich auf Halbleitervor richtungen nach dem Oberbegriff des Patentanspruchs 1 oder 2 oder 3 und auf ein Verfahren zur Herstellung einer Halbleitereinrichtung.

Bis jetzt wird bei einem Verfahren zum Trennen von Halbleiter vorrichtungen im allgemeinen ein LOCOS-Prozeß (Local Oxidation of Silicon) angewendet, der z.B. in der japanischen Veröffent lichung JP 62-1 90 869/1987 (A) offenbart ist.

Fig. 10 ist eine Schnittansicht, die eine Struktur zum Trennen zeigt, bei der der LOCOS-Prozeß angewendet worden ist.

Gemäß Fig. 10 sind Trennoxidfilme 52a und 52b mit vorbestimm tem Abstand so gebildet, daß ein aktives Gebiet auf einer Hauptoberfläche eines p-Typ-Halbleitersubstrats 51 bestimmt ist. Störstellengebiete 54a und 54b vom n⁺-Typ sind mit vorbestimmtem Abstand in dem aktiven Gebiet gebildet. Eine Gate-Elektrode 55 ist über der zwischen den Störstellengebieten 54a und 54b als ein Kanalgebiet dienenden Hauptoberfläche des Halbleitersubstrats 51 auf einem Isolierfilm gebildet. Ein Zwischenschichtisolierfilm 56 ist auf der gesamten Haupt oberfläche des Halbleitersubstrats 51 gebildet, um die Gate-Elektrode 55 zu bedecken. Eine Verbindungsschicht 57 ist auf dem Zwischenschichtisolierfilm 56 gebildet. Die Gate- Elektrode 55 und die Störstellengebiete 54a und 54b bilden einen Feldeffekttransistor Tr.

Somit sind die Trennoxidfilme 52a und 52b gebildet, um ein Gebiet, in dem dieser Transistor gebildet ist, von einem anderen aktiven Gebiet elektrisch zu trennen. Jedoch sind an jeweiligen Enden der Trennoxidfilme Vogelschnäbel (bird′s beaks) 53a und 53b gebildet, die für den LOCOS-Prozeß typisch sind. Jeder der Trennoxidfilme erstreckt sich aufgrund der Vogelschnäbel 53a und 53b mit einer Länge c in das aktive Gebiet hinein. Das bringt den Schmalkanaleffekt mit sich, durch den ein Schwellenwert eines Feldeffekttransistors größer wird, da die Kanallänge desselben verringert wird, wenn Trennoxid filme in einer Richtung der Kanalbreite des Transistors gebil det werden. Aufgrund der oben beschriebenen Länge c findet die Anwendung des LOCOS-Verfahrens ihre Grenzen an der feinen Trennung bei hoher Integrationsdichte.

Fig. 11 ist eine Schnittansicht, die eine Struktur zeigt, die durch Feldabschirmtrennung erzeugt worden ist, welche als eine Trennung verwendet wird, die einer Verkleinerung von Einrichtungen entsprechen kann.

Die in Fig. 11 gezeigte Struktur ist in der japanischen Veröffentlichung JP 60-47 437 (A) offenbart. Gemäß Fig. 11 sind n⁺-Typ- Störstellengebiete 104a und 104b mit vorbestimmtem Abstand auf einer Hauptoberfläche eines p-Typ-Halb leitersubstrats 101 gebildet. Eine Gate-Elektrode 106 ist über einem Kanalgebiet des Halbleitersubstrats 101 zwischen den Störstellenge bieten 104a und 104b auf einem Isolierfilm 102 gebildet. Die Gate- Elektrode 106 und die Störstellengebiete 104a und 104b bilden einen Feldeffekttransistor Tr. Feldabschirmelektroden 109a und 109b sind durch einen Isolierfilm 102 in Gebieten außerhalb der Störstellenge biete 104a und 104b gebildet, das heißt, über Abschnitten, die den Gebieten entsprechen, in denen in Fig. 10 die Trennoxidfilme gebil det sind. Da die Feldabschirmelektroden 109a und 109b jeweils mit Massestromversorgungen 113a und 113b über variable Stromversorgungen 112a und 112b verbunden sind, ist jede der Feldabschirmelektroden 109a und 109b auf einem negativen Potential gehalten. Ein Zwischenschicht isolierfilm 110 ist über der gesamten Oberfläche gebildet, um die Gate-Elektrode 106 und die Feldabschirmelektroden 109a und 109b zu bedecken.

Die Trennung zwischen Einrichtungen wird dadurch erreicht, daß die Feldabschirmelektroden 109a und 109b wie oben beschrieben auf einem negativen Potential derart gehalten werden, daß der Leitfähigkeits typ eines Gebiets auf einer Hauptoberfläche des Halbleitersubstrats 101 unter den Feldabschirmelektroden nicht verkehrt wird.

Die Fig. 12A bis 12F sind Schnittansichten, die die Schritte eines Verfahrens zum Herstellen der in Fig. 11 gezeigten Halbleiterein richtung darstellen.

Nun wird anhand der Fig. 12A bis 12F das Herstellungsverfahren dafür beschrieben.

Ein Oxidfilm 102 und eine Polysiliziumschicht 103 einer vorbestimmten Dicke werden nacheinander auf einer Hauptoberfläche eines p-Typ-Halbleitersubstrats 101 gebildet, wie dies in Fig. 12A gezeigt ist.

Die Polysiliconschicht 103 und der Oxidfilm 102 werden unter Verwen dung von fotolithografischen Techniken strukturiert, um Polysilizium strukturen 103a, 103b und 106 mit vorbestimmtem Abstand zu bilden. Innerhalb des durch die Strukturierung gebildeten vorgeschriebenen Abstands werden Störstellen vom n-Typ in das Halbleitersubstrat 101, das durch die Strukturierung freigelegt ist, implantiert, um n⁺-Typ- Störstellengebiete 104a und 104b zu bilden, wie dies in Fig. 12B ge zeigt ist.

Dann werden die Polysiliziumstrukturen 103a und 103b durch einen Ätzprozeß unter Verwendung einer Maske aus einer Resist-Struktur, die die Struktur 106 (siehe Fig. 12C) bedeckt, entfernt, und ein Oxidfilm 107 wird auf der gesamten Oberfläche des Halbleitersubstrats 101 ge bildet, um die verbleibende Polysiliziumstruktur 106 zu bedecken, wie dies in Fig. 12D gezeigt ist.

Dann wird eine Polysiliconschicht 108 auf einer gesamten Oberfläche des Oxidfilms 107 durch einen CVD-Prozeß gebildet, wie dies in Fig. 12E gezeigt ist, und die Polysiliziumschicht 108 wird in einer vorbe stimmten Position unter Verwendung von fotolithografischen Techniken strukturiert, um Polysiliconstrukturen 109a und 109b zu bilden, die jeweils als Feldabschirmelektrode dienen, wie dies in Fig. 12F ge zeigt ist.

Die Halbleitereinrichtung mit dem in Fig. 11 gezeigten Aufbau wird durch die anschließenden Schritte der Bildung eines Zwischenschicht isolierfilms und einer Verbindungsschicht vervollständigt.

Bei dem oben beschriebenen Herstellungsverfahren werden die Feld abschirmelektroden 109a und 109b strukturiert, nachdem die als ein Source-Drain-Gebiet dienenden Störstellengebiete 104a und 104b ge bildet sind. Deshalb ist eine hochgenaue Maskenausrichtung erfor derlich, um Feldabschirmelektroden zu bilden. Damit ist das Her stellungsverfahren nicht unbedingt zur Verkleinerung von Einrich tungen geeignet. Da außerdem die Oxidfilme 102 und 107 unter den Feldabschirmelektroden 109a und 109b in zwei Schritten gebildet werden (Fig. 12C und 12D), ist die Zuverlässigkeit als Feldeffektransistor verringert, wenn eine Feldabschirmelektrode als eine Gate-Elektrode eines Transistors zum Trennen betrachtet wird.

Als eine teilweise Lösung dieses Problems ist z.B. in der japanischen Veröffentlichung Japanese Patent Laying-Open Gazette No. 162353/1987 ein Verfahren zum Herstellen einer Halbleitereinrichtung offenbart, bei dem Störstellengebiete, die als ein Source-Drain-Gebiet dienen, durch Selbstausrichtung und Verwendung einer Feldabschirmelektrode als einer Maske gebildet werden.

Die Fig. 13A bis 13G sind Schnittansichten, die die Schritte des in der oben genannten Veröffentlichung offenbarten Herstellungsverfah rens zeigen.

Nun wird unter Bezug auf die Fig. 13A bis 13G das Herstellungsverfah ren beschrieben.

Ein Oxidfilm 202 einer vorbestimmten Dicke wird auf einer Hauptober fläche eines p-Typ-Halbleitersubstrats 201 gebildet, wie dies in Fig. 13A gezeigt ist, und dann wird eine Polysiliziumschicht 203 einer vor bestimmten Dicke darauf gebildet, wie dies in Fig. 13B gezeigt ist.

Die Polysiliziumschicht 203 wird unter Verwendung fotolithografischer Techniken strukturiert, um Polysiliziumstrukturen 204a, 204b und 204c mit vorbestimmtem Abstand zu bilden, wie dies in Fig. 13C gezeigt ist.

Dann wird der freigelegte Oxidfilm 202 durch einen Ätzprozeß unter Verwendung der Strukturen 204a, 204b und 204c als Masken entfernt, und dann wird ein Oxidfilm 205 auf der Hauptoberfläche des Halbleitersub strats 201 gebildet, und ein Oxidfilm 206 wird auf den oberen Ober flächen und der seitlichen Oberfläche der Polysiliziumfilmstrukturen 204a, 204b und 204c durch thermische Oxidation gebildet, wie dies in Fig. 13D gezeigt ist.

Eine Polysiliziumschicht wird auf einer gesamten Oberfläche der Oxid filme 205 und 206 gebildet und unter Verwendung von fotolithografi schen Techniken strukturiert, so daß Polysiliziumfilmstrukturen 207a und 207b auf dem Oxidfilm 205 gebildet werden, und eine Polysilizium filmstruktur 208 wird auf dem Oxidfilm 206 gebildet, wie dies in Fig. 13E gezeigt ist.

Dann werden Störstellen von n-Typ durch den freigelegten Oxidfilm 205 in die Hauptoberfläche des Hauptleitersubstrats 201 implantiert und diffundiert, um Störstellengebiete 209a, 209b, 209c und 209d zu bil den, wie dies in Fig. 13F gezeigt ist.

Außerdem wird ein Zwischenschichtisolierfilm 210 auf einer gesamten Oberfläche gebildet, um die Polysiliziumfilmstrukturen 207a, 207b und 208 zu bedecken, und ein Kontaktloch 211 wird derart gebildet, daß ein Teil der Polysiliziumfilmstruktur 204a freigelegt ist. Eine Metall schicht wird auf dem Zwischenschichtisolierfilm 210 einschließlich des Inneren des Kontaktloches 211 gebildet und derart strukturiert, daß eine Metallverbindung 212 gebildet wird, wie dies in Fig. 13G ge zeigt ist.

Wie vorstehend beschrieben ist, werden in dem oben beschriebenen Ver fahren die Störstellengebiete durch Selbstausrichtung gebildet, da eine Feldabschirmelektrode bereits gebildet ist, bevor Störstellen gebiete, die als ein Source-Drain-Gebiet dienen, gebildet werden, so daß eine hochgenaue Maskenausrichtung nicht erforderlich ist. Damit ist das oben beschriebene Verfahren für eine hohe Integrationsdichte von Einrichtungen geeignet.

Ein ähnliches Verfahren wird in der US-PS 4, 561, 170 beschrieben.

Fig. 14 ist eine Schnittansicht, die eine Struktur um eine Feldab schirmelektrode in einer Halbleitereinrichtung im oben beschriebenen Herstellungsverfahren, wie sie in den Fig. 13A bis 13G gezeigt ist, und eine vergrößerte Ansicht von Abschnitten, die in Fig. 13G gezeigt sind, darstellt.

Gemäß Fig. 14 bilden eine als eine Gate-Elektrode dienende Polysiliziumfilmstruktur 207a und als ein Source-Drain-Gebiet dienende Stör stellengebiete 209a und 209b einen Feldeffekttransistor Tr.1. Andererseits bilden eine als eine Gate-Elektrode dienende Polysili confilmstruktur 207b und als ein Source-Drain-Gebiet dienende Stör stellengebiete 209c und 209d einen Feldeffekttransistor Tr.2. Gleich zeitig bilden das Störstellengebiet 209b im Transistor Tr.1, das Stör stellengebiet 209c im Transistor Tr.2 und eine als eine Feldabschirm elektrode dienende Polysiliziumfilmstruktur 204b einen Feldtransistor FTr. Somit werden ein aktives Gebiet, in dem der Transistor Tr.1 ge bildet ist, und ein aktives Gebiet, in dem der Transistor Tr.2 gebil det ist, dadurch getrennt, daß die Feldabschirmelektrode 204b derart auf einem vorbestimmten Potential gehalten wird, daß der Transistor FTr immer gesperrt ist. Wie in Fig. 14 gezeigt ist, ist jedoch in vielen Fällen ein als eine Verbindungsschicht dienender Leiter 208 auf einem Isolierfilm 206 über der Feldabschirmelektrode 204b ge bildet. Daher gibt es kein Problem, wenn die Feldabschirmelektrode 204b durch Verbinden mit der Stromversorgung immer auf einem nega tiven Potential gehalten wird, wie dies in Fig. 11 gezeigt ist, während jedoch ein Problem auftritt, wenn deren Potential elek trisch frei schwebt. Genauer gesagt bildet sich, wenn die Feldab schirmelektrode 204b elektrisch frei schwebt, eine Kapazität zwischen der Feldabschirmelektrode 204b und dem Leiter 208 durch ein an den Leiter 208 angelegtes Potential, so daß sich das Potential der Feld abschirmelektrode 204b ändert. Nachdem gemäß Fig. 14 der Feldtransi stor FTr. ein N-Kanal-Transistor ist, wird die Feldabschirmelektrode 204b auf ein vorbestimmtes Potential oder höher angehoben. Damit wird dieser Transistor leitend, wenn ein Potential des Störstellengebietes 209c den Wert V_D annimmt, und ein Potential des Störstellengebietes 209b ist ein Massepotential. Da insbesondere dieser Transistor FTr. ein Transistor vom Überlappungstyp ist, ist dessen Schwellenwert gering, so daß das oben beschriebene Problem von besonderer Bedeutung ist. Bei dem in Fig. 13F gezeigten Zustand ist der Oxidfilm 206 auf den Seitenwänden der Feldabschirmelektrode 204b dünn, da er durch thermische Oxidation gebildet ist. Störstellen werden unter Verwendung der Feldabschirmelektrode 204b und des Oxidfilms 206 als Masken implantiert. Daher erstrecken sich die Störstellengebiete 209b und 209c, die durch thermische Diffusion der Störstellen gebildet sind, in ein Gebiet unter der Feldabschirmelektrode 204b, d.h., sie überlappen sich mit der Feldabschirmelektrode 204b in senkrechter Richtung zur Hauptoberfläche des Hauptleitersubstrats 201 (siehe die gekennzeichnete Länge a des Überlappungsabschnitts). Die Dicke des SiO₂ auf dem Polysilizium 204b, das durch Oxidation von Polysilizium gebildet ist, ist größer als die der SiO₂-Schicht 205. Die Dicke hängt typisch von der Störstellenkonzentration ab und beträgt ein paar Schichtdicken. Da die Schicht 205 den Gate-Isola tor eines Feldeffektransistors bildet, muß sie in der Dicke begrenzt sein, z. B. auf etwa 200 Å. Daher wird die Dicke des Oxidfilms 206, die auf gegenüberliegenden Seiten der Elektrode 204b gebildet ist, auf etwa 1000 Å begrenzt. Dieser seitliche Abstand ist unzureichend, um eine Diffusion implantierter Störstellen in ein Gebiet unter der Feldabschirmelektrode während des erforderlichen anschließenden Temperns zu verhindern. Da der Transistor FTr. den gleichen Aufbau aufweist wie ein gewöhnlicher Feldeffekttransistor für Ein-Aus-Be trieb, ist dessen Schwellenspannung gering, so daß der Transistor FTr. dazu neigt, fälschlicherweise leitend gemacht zu werden. Als Ergebnis ist die Zuverlässigkeit der Trennung verringert.

Aufgabe der Erfindung ist es daher, die Zuverlässigkeit zum Trennen in einer Halbleitervorrichtung mit Feldabschirmtrennung zu verbessern.

Insbesondere soll in einer Halbleitervorrichtung mit Feldabschirmtren nung ein Wechsel des Leitfähigkeitstyps eines Halbleitersubstrats in einem Abschnitt, in dem eine Feldabschirmtrennung ausgebildet ist, erschwert werden.

Weiterhin soll in einem Verfahren zum Herstellen einer Halbleitervor richtung mit Feldabschirmtrennung angegeben werden.

Diese Aufgabe wird durch eine Halbleitervorrichtung nach Anspruch 1 oder nach Anspruch 2 oder nach Anspruch 3 oder durch ein Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 14 gelöst.

Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine Schnittansicht, die einen Aufbau mit einer Feldabschirm elektrode in einer ersten Ausführungsform darstellt;

Fig. 2 eine Schnittansicht zum Erläutern der elektrischen Eigenschaf ten eines in Fig. 1 gezeigten Feldtransistors;

Fig. 3 ein Diagramm, das das Spannungs-Stromverhalten des in Fig. 2 gezeigten Feldtransistors darstellt;

Fig. 4A bis 4E schematische Schnittansichten, die die Schritte eines Verfah rens zum Herstellen einer Halbleitereinrichtung von Fig. 1 darstellen;

Fig. 5 eine vergrößerte Ansicht des in Fig. 4D mit "X" bezeichneten Abschnitts;

Fig. 6A und 6B schematische Schnittansichten, daß die Schritte eines Verfah rens zum Herstellen einer Halbleitereinrichtung gemäß einer weiteren Ausführungsform darstellen;

Fig. 7 eine vergrößerte Ansicht des in Fig. 6A mit "Y" gekennzeich neten Teils;

Fig. 8 eine Draufsicht auf eine Speicherzelle gemäß der in den Fig. 6A und 6B gezeigten Ausführungsform;

Fig. 9A und 9B Schnittansichten der in Fig. 8 mit X-X′ und Y-Y′ gekennzeich neten Schnitte;

Fig. 10 eine Schnittansicht, die eine Struktur zum Trennen darstellt, die in LOCOS-Technik hergestellt worden ist;

Fig. 11 eine Schnittansicht, die eine Trennung durch eine bisher ver wendete Feldabschirmelektrode darstellt;

Fig. 12A bis 12F schematische Schnittansichten, die die Schritte eines Verfah rens zum Herstellen einer in Fig. 11 gezeigten Halbleiterein richtung darstellen;

Fig. 13A bis 13G Schnittansichten, die die Schritte eines Verfahrens zum Her stellen einer Halbleitereinrichtung mit einer Struktur zur Feldabschirmtrennung in einer weiteren bisher verwendeten Form darstellen; und

Fig. 14 eine Schnittansicht, die die elektrischen Eigenschaften um eine in Fig. 13G gezeigte Feldabschirmelektrode darstellen.

Gemäß Fig. 1 sind Störstellengebiete 8a, 8b, 8c und 8d vom n⁺-Typ mit vorbestimmtem Abstand auf einer Hauptoberfläche eines p-Typ-Halblei tersubstrats 1, das mit einem Massepotential verbunden ist, gebil det. Eine Gate-Elektrode 7a ist über einem Gebiet zwischen den Stör stellengebieten 8a und 8b auf einem Gate-Oxidfilm 6 gebildet. Die Gate-Elektrode 7a und die Störstellengebiete 8a und 8b bilden einen Feldeffektransistor Tr.1. Eine Gate-Elektrode 7b ist über einem Ge biet zwischen den Störstellengebieten 8c und 8d auf dem Gate-Oxid film 6 gebildet. Die Gate-Elektrode 7b und die Störstellengebiete 8c und 8d bilden einen Feldeffekttransistor Tr.2. Eine Feldabschirmelek trode 3 ist auf einem Isolierfilm 2 über einem Gebiet zwischen den Störstellengebieten 8b und 8c gebildet und in der Breite um einen Betrag b verringert. Die Feldabschirmelektrode 3 ist mit einem Zwischen schichtisolierfilm 4 einschließlich eines Seitenwandisolierfilms 5 bedeckt, und eine Verbindungsschicht 13 ist darauf gebildet. Ein Zwi schenschichtisolierfilm 9 ist auf einer gesamten Oberfläche zum Be decken der Gate-Elektroden 7a und 7b und der Verbindungsschicht 13 gebildet, und eine Verbindungsschicht 10 ist wiederum darauf gebil det. Die Feldabschirmelektrode 3 ist mit einer Minuspotentialver bindungsleitung 11 oder einer Masse-Potentialverbindungsleitung 12 verbunden.

Wie vorstehend beschrieben ist, gibt es keinen Überlappungsabschnitt, wie er dem Abschnitt a in Fig. 14 zwischen der Feldabschirmelektrode 3 und jedem der Störstellengebiete 8b und 8c entspricht, woraus ein ver setzter Zustand resultiert, bei dem die Feldabschirmelektrode von den Störstellengebieten 8b und 8c um die Länge b entfernt angeordnet ist. Genauer gesagt überlappt sich ein Abschnitt, in dem die Feldabschirm elektrode 3 auf die Hauptoberfläche des Hauptleitersubstrats 1 projiziert ist, nicht mit den Störstellengebieten 8b und 8c.

Fig. 2 ist eine vergrößerte Ansicht zum Erläutern einer Struktur um die in Fig. 1 gezeigte Feldabschirmelektrode herum.

Wie in Fig. 2 gezeigt ist, bilden eine Feldabschirmelektrode 3 und Störstellengebiete 8b und 8c einen Feldtransistor FTr. Um die elek trischen Eigenschaften des Feldtransistors FTr. zu beschreiben, wird angenommen, daß jeweils ein Potential V_G, ein Potential V_D und ein Massepotential mit der Feldabschirmelektrode 3, dem Störstellengebiet 8c bzw. dem Störstellengebiet 8b verbunden sind.

Fig. 3 ist ein Diagramm, das die elektrischen Eigenschaften des Feld transistors von Fig. 2 zeigt.

In Fig. 3 sind ein Potential V_G der Feldabschirmelektrode und ein Stromwert I des Feldtransistors entlang der Abszisse bzw. der Ordinate abzulesen. Dabei stellt die durchgezogene Linie ein Ausführungsbeispiel dar, und die Strich-Punkt-Linie stellt das in Fig. 14 gezeigte Beispiel dar. Wie in Fig. 3 gezeigt ist, wird ein eine Schwellenspannung definierender Stromwert als ein Konstantwert I₁ ge nommen und ein Schwellenwert des Feldtransistors gemäß der vorliegen den Ausführungsform wird V₁, während ein Schwellenwert des Feld transistors gemäß des bisher verwendeten Beispiels V₂ wird. Wie aus Fig. 3 hervorgeht, ist die Beziehung V₁<V₂ erfüllt. Damit wird, wenn eine Spannung V₃ (V₁<V₃<V₂) an die Feldabschirmelektrode 3 angelegt wird, der Feldtransistor gemäß des bisher verwendeten Bei spiels leitend gemacht, während der Feldtransistor gemäß der Ausführungsform nicht leitend gemacht wird.

Die Fig. 4A bis 4E sind Schnittansichten, die die Schritte eines Ver fahrens zum Herstellen einer Struktur zur Feldabschirmtrennung gemäß eines erfindungsgemäßen Ausführungsbeispiels darstellen.

Nun wird unter Bezug auf die Fig. 4A bis 4E das Herstellungsverfahren beschrieben.

Zuerst wird ein Oxidfilm 2 einer vorbestimmten Dicke auf einer Haupt oberfläche eines Halbleitersubstrats 1, das ein Siliconsubstrat vom p-Typ aufweist, gebildet. Ein Polysiliziumfilm 3 mit einer Dicke von etwa 1500 bis 2000 Å ist auf einer gesamten Oberfläche des Oxidfilms 2 nach einem LPCVD-Verfahren (low-pressure chemical vapor deposition) gebildet, und ein Oxidfilm 4 mit einer Dicke von 3000 Å ist wiederum darauf zum Beispiel nach einem CVD-Verfahren gebildet, wie dies in Fig. 4A gezeigt ist.

Dann werden der Oxidfilm 4 und der Polysiliconfilm 3 unter Verwen dung von fotolithografischen Techniken auf eine vorbestimmte Größe strukturiert, und ein Hochtemperaturoxidfilm 5 wird auf der gesamten Oberfläche des Oxidfilms 2 bis zu einer Dicke von etwa 3000 Å gebil det, um den Oxidfilm 4 und den Polysiliziumfilm 3 zu bedecken, wie dies in Fig. 4B gezeigt ist.

Dann wird der Oxidfilm 5 unter Verwendung eines RIE-Verfahrens (reactive ion etching) anisotrop geätzt, bis das Halbleitersubstrat 1 freigelegt ist. Dabei wird ein Seitenwandoxidfilm 5a auf Seitenwänden der Polysiliziumstruktur 3, die als eine Feldabschirmelektrode dient, und der Oxidfilmstruktur 4 gebildet, wie dies in Fig. 4C gezeigt ist.

In diesem Fall kann die Breite des Seitenwandoxidfilms 5a (in der Ab bildung in einer rechten und einer linken Richtung) in Abhängigkeit von der Dicke des Oxidfilms 5 und der für das RIE-Ätzen erforderlichen Zeit gesteuert werden. Außerdem kann die Dicke des Oxidfilms 4 auf der Feldabschirmelektrode 3 unabhängig vom Seitenwandoxidfilm 5a gesteuert werden, da sie von der Dicke des Oxidfilms 4 in Fig. 4A abhängt.

Anschließend werden nacheinander ein Oxidfilm und ein Polysiliziumfilm auf der freigelegten Hauptoberfläche des Halbleitersubstrats 1 und der gesamten Oberfläche des Oxidfilms 4 abgeschieden und unter Verwendung fotolithografischer Techniken derart strukturiert, daß eine Polysili ziumfilmstruktur 7a, die als eine Gate-Elektrode des Transistors Tr.1. dient, eine Polysiliziumfilmstruktur 7b, die als eine Gate-Elektrode des Transistors Tr.2. dient, und eine Polysiliziumfilmstruktur 13, die als eine Verbindungsschicht dient, auf einem Isolierfilm gebildet werden. Verunreinigungen von n⁺-Typ werden in die freigelegte Haupt oberfläche des Halbleitersubstrats 1 implantiert und diffundiert, so daß Störstellengebiete 8a und 8b, 8c und 8d gebildet werden. Dabei werden die Störstellengebiete 8b und 8c durch die Diffusion der Ver unreinigungen in einer rechten und einer linken Richtung diffundiert. Der auf den Seitenwänden der Feldabschirmelektrode 3 gebildete Sei tenwandoxidfilm 5a ist jedoch dick, so daß die Störstellengebiete 8b und 8c sich nicht mit der Feldabschirmelektrode 3 in zur Hauptober fläche des Halbleitersubstrats 1 senkrechter Richtung überlappen. Folglich sind die Projektion der Feldabschirmelektrode 3 auf dem Substrat 1 und jedes der beiden Störgebiete 8b und 8c in einem gegeneinander versetzten Zustand, bei dem sie voneinander um die Länge b entfernt angeordnet sind, wie dies in Fig. 4D gezeigt ist.

Hierzu stellt Fig. 5 eine vergrößerte Ansicht des in Fig. 4D mit "X" gekennzeichneten Teils dar, und es sind genaue Abmessungen jedes Abschnitteils angegeben. Diese Abmessungen stellen beispielhafte Werte dar und hängen von der Art der implantierten Ionen, der implan tierten Menge, den Bedingungen der nach dem Implantieren erfolgten thermischen Behandlung usw. ab. Bei diesem Ausführungsbeispiel beträgt die Abmessung b 1000 Å, und daher ist die Feldabschirmelektrode 3 vom Störstellengebiete 8c ohne Überlappung getrennt.

Abschließend wird ein BPSG-Film 9 (Borphosporsilikat-Glas) mit einer Dicke von etwa 8000 Å auf der gesamten Oberfläche abgeschieden, um die Gate-Elektroden 7a und 7b und die Verbindungsschicht 13 zu bedecken, und dann wird eine Metallverbindung 10 in einer gewünschten Position auf dem BPSG-Film 9 gebildet, so daß die in Fig. 1 gezeigte Halblei tereinrichtung vervollständigt ist.

Obwohl in dem oben beschriebenen Ausführungsbeispiel ein Transistor als eine von durch eine Feldabschirmelektrode zu trennende Einrich tungen einen Einfach-Drain-Aufbau aufweist, kann dieser Transistor auch einen LDD-Aufbau (lightly doped drain-source) aufweisen.

Die Fig. 6A und 6B sind Schnittansichten, die einen Teil der Schrit te eines Verfahrens zum Herstellen einer Halbleitereinrichtung gemäß eines weiteren Ausführungsbeispiels, das einen Transistor mit einem LDD-Aufbau zeigt, darstellen.

Das Herstellungsverfahren gemäß dieses Ausführungsbeispiels weist die in den Fig. 6A und 6B gezeigten Schritte im Anschluß an die gleichen Schritte wie die in den Fig. 4A bis 4D gezeigten des oben beschrie benen Ausführungsbeispiels auf.

Nachdem die in den Fig. 4A bis 4D gezeigten Schritte durchgeführt sind, wird ein Hochtemperatur-Oxidfilm auf einer gesamten Oberfläche gebildet, um die Gate-Elektroden 7a und 7b und eine Verbindungs schicht 13 zu bedecken, und wird anisotrop geätzt, bis ein Teil einer Hauptoberfläche eines Halbleitersubstrats 1 freigelegt ist. Ein Sei tenwandoxidfilm 14 verbleibt durch dieses Ätzen auf Seitenwänden der Gate-Elektroden 7a und 7b. Verunreinigungen vom n-Typ werden in die freigelegte Hauptoberfläche des Hauptleitersubstrats 1 implantiert. Die Störstellenkonzentration ist höher als jene der in Fig. 4D im plantierten Verunreinigungen. Als Ergebnis werden mit Verunreini gungen von n-Typ diffundierte Gebiete 15a, 15b, 15c, 15d hoher Kon zentration gebildet, die zusammen mit den zuvor diffundierten Stör stellengebieten 8a, 8b, 8c und 8d jeweils LDD-Strukturen bilden, wie sie in Fig. 5A gezeigt sind.

Hierzu zeigt Fig. 7 eine vergrößerte Ansicht des in Fig. 6A mit "Y" gekennzeichneten Teils, und genaue Abmessungen jedes Abschnitteils sind angegeben. Diese Abmessungen stellen beispielhafte Werte dar und hängen von der Art der implantierten Ionen, der implantierten Menge, der Bedingungen der nach der Implantierung erfolgten thermischen Be handlung usw. ab. Bei diesem Ausführungsbeispiel beträgt die Abmes sung b 900 Å, und daher ist die Feldabschirmelektrode 3 vom Stör stellengebiet 8c ohne Überlappung getrennt.

In entsprechender Weise wird ein BPSG-Film 9 mit vorbestimmter Dicke auf der gesamten Oberfläche abgeschieden, und eine Metallverbindung 10 wird wiederum darauf gebildet, um eine Halbleitereinrichtung mit einer Feldabschirmstruktur, durch die Transistoren mit jeweiliger LDD-Struk tur getrennt sind, zu vervollständigen, wie dies in Fig. 6B gezeigt ist.

Fig. 8 ist eine Draufsicht auf eine Speicherzelle entsprechend des in den Fig. 6A und 6B gezeigten Ausführungsbeispiels. Fig. 9A ist eine Darstellung, die den Schnitt X-X′ von Fig. 8 zeigt, und Fig. 9B ist eine Darstellung, die den Schnitt Y-Y′ von Fig. 8 zeigt. Anhand die ser Darstellungen wird nun der Aufbau beschrieben.

Störstellengebiete 15c bis 15e und 8c bis 8e, die eine LDD-Struktur darstellen, sind mit vorbestimmtem Abstand auf einer Hauptoberfläche eines Halbleitersubstrats gebildet. Eine Gate-Elektrode 7b (7c) ist durch einen Gate-Oxidfilm 6 über einem Gebiet zwischen den Störstel lengebieten 15c (15e) und 8c (8e) und den Störstellengebieten 15d und 8d gebildet. Diese Störstellengebiete und die Gate-Elektrode bilden einen Speichertransistor. Diese Transistoren sind in einem aktiven Gebiet des Halbleitersubstrats 1 gebildet. Feldabschirmelektroden 3 sind durch einen Isolierfilm 2 über Gebieten außerhalb des aktiven Ge bietes des Halbleitersubstrats 1 gebildet. Verbindungsschichten 13 sind auf einem Zwischenschichtisolierfilm 4 gebildet und mit einem Zwischenschichtisolierfilm 9 bedeckt. Die Gate-Elektrode 7b (7c) ist mit einem Zwischenschichtisolierfilm 9 bedeckt. Eine Leiterschicht 16a (16b), die eine untere Elektrode eines Kondensators darstellt, ist über dem Störstellengebiet 15c gebildet und erstreckt sich über den Zwischenschichtisolierfilm. Eine Leiterschicht 18a (18b), die eine obere Elektrode des Kondensators darstellt, ist auf einer dielek trischen Schicht 17a (17b) über der Leiterschicht 16a (16b) gebildet. Ein Zwischenschichtisolierfilm 19 ist auf der Leiterschicht 18a (18b) gebildet. Eine Öffnung ist in dem Zwischenschichtisolierfilm 9 auf dem Störstellengebiet 15d gebildet und stellt einen Kontakt 23 dar. Eine Leiterschicht 20 einer Bitleitung ist durch Strukturierung auf dem Zwischenschichtisolierfilm 19 gebildet und mit dem Störstellengebiet 15d durch den Kontakt 23 verbunden.

Da gemäß dieses Ausführungsbeispiels die aktiven Gebiete für die Speicherzellen in elektrischer Hinsicht mit der Feldabschirmelek trode sicher voneinander getrennt sind, kann die Zuverlässigkeit der Einrichtung verbessert werden.

Obwohl in dem oben beschriebenen Ausführungsbeispiel eine der durch eine Feldabschirmelektrode getrennten Einrichtungen ein Feldeffekt transistor ist, kann die vorliegende Erfindung auch auf eine andere Einrichtung, die ein Störstellengebiet aufweist, angewendet werden, vorausgesetzt, daß das Störstellengebiet zusammen mit einer Feldab schirmelektrode einen Feldtransistor bildet, um die gleiche Wirkung zu erzielen.

Außerdem kann die vorliegende Erfindung, obwohl im obigen Ausführungs beispiel ein bestimmter Leitfähigkeitstyp angegeben ist, auch auf einen zu diesem Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyp angewendet werden.

Ferner kann, obwohl die Feldabschirmelektrode im obigen Ausführungs beispiel aus Polysilizium gebildet ist, diese auch aus einem anderen Material für den Leiter gebildet sein, um die gleiche Wirkung zu er zielen.

Weiterhin kann, obwohl im obigen Ausführungsbeispiel eine Feldab schirmelektrode mit einem negativen Potential oder einem Massepoten tial verbunden ist, die Feldabschirmelektrode elektrisch frei schwe bend sein.

Ferner befinden sich im obigen Ausführungsbeispiel eine Feldabschirm elektrode und jedes der Störstellengebiete auf beiden Seiten eines Gebietes unter der Feldabschirmelektrode in einer versetzten Lage, bei der sie voneinander um eine Versetzungslänge b versetzt angeordnet sind. Die Versetzungslänge b kann auf ein Minimum von 0 gebracht wer den, in welchem Fall eine Verbesserung der Trennwirkung im Vergleich zur bisher verwendeten Ausführung erwartet werden kann. Ferner kann, obwohl im obigen Ausführungsbeispiel eine Feldabschirmelektrode und jedes der Störstellengebiete auf beiden Seiten eines Gebiets unter der Feldabschirmelektrode sich in einer versetzten Lage befinden, die Feldabschirmelektrode und eines der beiden Störstellengebiete in einer versetzten Lage angeordnet werden, um die gleiche Wirkung zu erzielen.

Wie im Vorstehenden beschrieben ist, ist in der erfindungsgemäßen Halbleitereinrichtung ein eine Feldabschirmelektrode aufweisender Feldtransistor ein Transistor vom Versetzungstyp, so daß die Trenn fähigkeit durch Feldabschirmtrennung weiter verbessert ist.

Weiterhin ist im Verfahren zum Herstellen der erfindungsgemäßen Halb leitereinrichtung ein dicker Isolierfilm auf Seitenwänden eines Lei ters gebildet, und Störstellen, in der vorliegenden Beschreibung auch als Verunreinigungen bezeichnet, sind unter Verwendung des Isolier films als einer Maske implantiert, wobei ein Störstellengebiet nicht mit einem Abschnitt überlappt, in dem ein Leiter auf ein Halblei tersubstrat projiziert ist.

Claims

1. Halbleitereinrichtung zur elektrischen Isolation eines ersten Halbleiterbauelementes von einem zweiten Halbleiterbauelelemt, die auf einem gemeinsamen Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps mit einer Hauptoberfläche gebildet sind, mit
einer Elektrode (3), die auf einem ersten Isolierfilm (2) gebildet ist und sich über ein Gebiet des Halbleitersubstrats (1) erstreckt,
einem ersten Dotiergebiet (8b) und einem zweiten Dotiergebiet (8c), deren zweiter Leitfähigkeitstyp dem ersten Leitfähigkeitstyp entgegengesetzt ist und die bezüglich der Elektrode (3) gegenüberliegenden Bereichen der Hauptoberfläche des Halbleitersubstrats (1) gebildet sind, wobei der Abstand (b) zwischen einer dem ersten Dotiergebiet (8b) zugewandten ersten Seitenfläche der Elektrode (3) und einem der ersten Seitenfläche zuugewandten Rand des ersten Dotiergebiets (8b) bzw. der Abstand (b) zwischen einer dem zweiten Dotiergebiet (8c) zugewandten zweiten Seitenfläche der Elektrode (3) und einem der zweiten Seitenfläche zugewandten Rand des zweiten Dotiergebiets (8c) von der Schichtdicke eines zweiten Isolierfilms (5a) auf der dem jeweiligen Dotiergebiet zugewandten Seitenfläche der Elektrode (3) abhängt und wobei das erste Dotiergebiet (8b) in dem ersten Halbleiterbauelement enthalten ist und das zweite Dotiergebiet (8c) in dem zweiten Halbleiterbauelement enthalten ist,
dadurch gekennzeichnet, daß das erste Dotiergebiet (8b) und das zweite Dotiergebiet (8c) in dem Halbleitersubstrat (1) jeweils bis zu vorbestimmten Tiefen ausgebildet sind, und daß die Schichtdicke des zweiten Isolierfilmes (5a) so vorbestimmt ist, daß die vorbestimmten Tiefen der Dotiergebiete (8b, 8c) nicht größer als die vorbestimmte Schichtdicke des zweiten Isolierfilmes (5a) sind.

2. Halbleitereinrichtung zur elektrischen Isolation eines ersten Halbleiterbauelementes von einem zweiten Halbleiterbauelelemt, die auf einem gemeinsamen Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps mit einer Hauptoberfläche gebildet sind, mit
einer Elektrode (3), die auf einem ersten Isolierfilm (2) gebildet ist und sich über ein Gebiet des Halbleitersubstrats (1) erstreckt,
einem ersten Dotiergebiet (8b) und einem zweiten Dotiergebiet (8c), deren zweiter Leitfähigkeitstyp dem ersten Leitfähigkeitstyp entgegengesetzt ist und die bezüglich der Elektrode (3) gegenüberliegenden Bereichen der Hauptoberfläche des Halbleitersubstrats (1) gebildet sind, wobei der Abstand (b) zwischen einer dem ersten Dotiergebiet (8b) zugewandten ersten Seitenfläche der Elektrode (3) und einem der ersten Seitenfläche zugewandten Rand des ersten Dotiergebiets (8b) bzw. der Abstand (b) zwischen einer dem zweiten Dotiergebiet (8c) zugewandten zweiten Seitenfläche der Elektrode (3) und einem der zweiten Seitenfläche zugewandten Rand des zweiten Dotiergebiets (8c) von der Schichtdicke eines zweiten Isolierfilms (5a) und eines dritten Isolierfilms (14) auf der dem jeweiligen Dotiergebiet zugewandten Seitenfläche der Elektrode (3) abhängt und wobei das erste Dotiergebiet (8b) in dem ersten Halbleiterbauelement enthalten ist und das zweite Dotiergebiet (8c) in dem zweiten Halbleiterbauelement enthalten ist, dadurch gekennzeichnet, daß
das erste Dotiergebiet (8b) und das zweite Dotiergebiet (8c) in dem Halbleitersubstrat jeweils bis zu vorbestimmten Tiefen ausgebildet sind, und daß die Schichtdicke des zweiten Isolierfilms (5a) und des dritten Isolierfilms (14) so vorbestimmt sind, daß die vorbestimmten Tiefen der Dotiergebiete (8b, 8c) nicht größer als die Summe vorbestimmte Schichtdicken des zweiten Isolierfilmes (5a) und des dritten Isolierfilmes (14) sind.

3. Halbleitereinrichtung zur elektrischen Isolation eines ersten Halbleiterbauelementes von einem zweiten Halbleiterbauelelemt, die auf einem gemeinsamen Halbleitersubstrat gebildet sind, mit einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps mit einer Hauptoberfläche
einer Elektrode (3), die auf einem ersten Isolierfilm (2) gebildet ist und sich über ein Gebiet des Halbleitersubstrats (1) erstreckt,
einem ersten Dotiergebiet (8b) und einem zweiten Dotiergebiet (8c), deren zweiter Leitfähigkeitstyp dem ersten Leitfähigkeitstyp entgegengesetzt ist und die bezüglich der Elektrode (3) gegenüberliegenden Bereichen der Hauptoberfläche des Halbleitersubstrats (1) gebildet sind, wobei der Abstand (b) zwischen einer dem ersten Dotiergebiet (8b) zugewandten ersten Seitenfläche der Elektrode (3) und einem der ersten Seitenfläche zugewandten Rand des ersten Dotiergebiets (8b) bzw. der Abstand (b) zwischen einer dem zweiten Dotiergebiet (8c) zugewandten zweiten Seitenfläche der Elektrode (3) und einem der zweiten Seitenfläche zugewandten Rand des zweiten Dotiergebiets (8c) von der Schichtdicke eines zweiten Isolierfilms (5a) auf der dem jeweiligen Dotiergebiet zugewandten Seitenfläche der Elektrode (3) abhängt und wobei das erste Dotiergebiet (8b) in dem ersten Halbleiterbauelement enthalten ist und das zweite Dotiergebiet (8c) in dem zweiten Halbleiterbauelement enthalten ist, dadurch gekennzeichnet, daß
der Abstand zwischen der ersten Seitenfläche und einem der ersten Seitenflächen zugewandten Rand eines dritten Dotiergebiets (15b) bzw. der Abstand zwischen der zweiten Seitenfläche und einem der zweiten Seitenfläche zugewandten Rand eines vierten Dotiergebiets (15c) durch die vorbestimmten Schichtdicken des zweiten Isolierfilms (5a) und des dritten Isolierfilms (14) auf der dem jeweiligen Dotiergebiet zugewandten Seitenfläche der Elektrode (3) vorgegeben ist, und daß das dritte Dotiergebiet (15b) und das vierte Dotiergebiet (15c) in dem Halbleitersubstrat (1) bis zu vorbestimmten Tiefen ausgebildet sind, die nicht größer als die Summe der vorbestimmten Schichtdicken der Isolierfilme (5a, 14) sind.

4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß auf der Elektrode (3) ein Zwischenschichtisolierfilm (4) ausgebildet ist.

5. Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Schichtdicke des Zwischenschichtisolierfilms (4) der vorbestimmten Schichtdicke des zweiten Isolierfilms (5a) entspricht.

6. Halbleitervorrichtung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß über der Elektrode (3) auf dem Zwischenschichtisolierfilm (4) eine Verbindungsschicht (13) gebildet ist.

7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das erste Halbleiterbauelement einen ersten Feldeffektransistor (Tr.1.) aufweist und daß das erste Dotiergebiet (8b) ein Source- oder Drain-Gebiet des ersten Feldeffektransistors (Tr.1.) ist und daß das zweite Halbleiterbauelement einen zweiten Feldeffektransistor (Tr.2.) aufweist und daß das zweite Dotiergebiet (8c) ein Source- oder ein Drain-Gebiet des zweiten Feldeffektransistors (Tr.2.) ist.

8. Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß der erste und der zweite Feldeffektransistor (Tr.1., Tr.2.) jeweils eine LDD-Struktur aufweisen.

9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß das Halbleitersubstrat (1) und die Elektrode (3) auf Massepotential gehalten sind.

10. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der erste Leitfähigkeitstyp ein P-Leitfähigkeitstyp ist, und daß das Halbleitersubstrat (1) auf Massepotential und die Elektrode (3) auf Massepotential oder einem negativen Potential gehalten sind.

11. Halbleitervorrichtung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß der zweite Isolierfilm (5a) ein Hochtemperaturoxidfilm ist.

12. Halbleitervorrichtung nach einem der Ansprüche 2 bis 11, dadurch gekennzeichnet, daß der dritte Isolierfilm (14) ein Hochtemperaturoxidfilm ist.

13. Halbleitervorrichtung nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß der Abstand (b) 90 nm-100 nm beträgt.

14. Verfahren zum Herstellen einer Halbleitervorrichtung zur elektrischen Isolation eines ersten Halbleiterbauelementes von einem zweiten Halbleiterbauelement, die auf einem gemeinsamen Halbleitersubstrat (1) gebildet sind, mit den Schritten:
Bilden einer Elektrode (3) mit einer vorbestimmten Form auf der Hauptoberfläche des Halbleitersubstrats (1) auf einem ersten Iso lierfilm (2) und Bilden eines zweiten Isolierfilms (4) auf der Elektrode (3),
Bilden eines dritten Isolierfilms (5) auf der Hauptoberfläche des Halbleitersubstrats (1) derart, daß die Elektrode (3) und der zweite Isolierfilm (4) bedeckt sind,
anisotropes Rückätzen des dritten Isolierfilms (5), um einen Seitenwandisolierfilm (5a) mit vorbestimmter Dicke auf Seitenwänden der Elektrode (3) zu bilden, wobei Bereiche der Hauptoberfläche des Halbleitersubstrats (1) freigelegt werden,
Implantieren von Dotieratomen eines zweiten Leitfähigkeitstyps, der zum ersten Leitfähigkeitstyp entgegengesetzt ist, in die freigelegten Bereiche der Hauptoberfläche des Halbleitersubstrats (1) unter Verwendung des zweiten Isolierfilms (4) und des Seitenwandisolierfilms (5a) als Masken und
Diffundieren der implantierten Dotieratome bis zu einer vorbestimmten Tiefe, um ein erstes Dotiergebiet (8b), das in dem ersten Halbleiterbauelement enthalten ist, und ein zweites Dotiergebiet (8c), das in dem zweiten Halbleiterbauelement enthalten ist, derart zu bilden, daß die vorbestimmte Tiefe des ersten Dotiergebiets (8b) bzw. des zweiten Dotiergebiets (8c) nicht größer als die vorbestimmte Dicke des Seitenwandisolierfilms (5a) ist.