DE19509846A1

DE19509846A1 - Verfahren zur Herstellung einer Halbleitervorrichtung

Info

Publication number: DE19509846A1
Application number: DE19509846A
Authority: DE
Inventors: Eui Kyu Ryou
Original assignee: Hyundai Electronics Industries Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1994-03-18
Filing date: 1995-03-17
Publication date: 1995-09-21
Also published as: JP2854815B2; KR0124393B1; KR950028198A; JPH0818016A; US5492851A

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Herstel lung einer Halbleitervorrichtung, und insbesondere ein Verfah ren zur Herstellung einer Halbleitervorrichtung mit einem er höhten Integrationsgrad.

Wenn Halbleiterspeichervorrichtungen, wie beispielsweise dyna mische Speicher mit wahlfreiem Zugriff (DRAMs) einen erhöhten Integrationsgrad aufweisen, so wird unvermeidlich ihre Zellen fläche verringert. Eine derartige Verringerung der Zellenflä che führt zu einer Begrenzung in bezug auf die Ladungsspei cherkapazität. Da die Einheitsfläche des Chips und der Zelle unvermeidlich verringert wird, wenn die hohe Integration der integrierten Halbleiterschaltung erzielt werden soll, ist es dringend erforderlich, die Verläßlichkeit der Halbleitervor richtung sicherzustellen, eine ausreichende Ladungsspeicher kapazität der Zelle zu erzielen, und eine fortgeschrittene Vorgehensweise zur Herstellung der Halbleitervorrichtung zu entwickeln.

Zur Erleichterung des Verständnisses der vorliegenden Erfin dung wird nachstehend ein konventionelles Verfahren zur Her stellung einer Ladungsspeicherelektrode kurz beschrieben.

Bei dem konventionellen Verfahren wird zuerst ein Feldoxidfilm über einem Halbleitersubstrat ausgebildet. Daraufhin erfolgt das Wachstum eines Gate-Oxidfilms. Dann wird über der sich er gebenden Anordnung ein Polysiliziumfilm abgelagert. Nach der Ablagerung des Polysiliziumfilms wird eine Implantierung mit einer Verunreinigung ausgeführt, um eine Gate-Elektrode und ein Wortleitungsmuster auszubilden. Daraufhin erfolgt die Erzeugung eines Metalloxid-Silizium-Feldeffekttransistors (MOSFET). Der MOSFET weist einen aktiven Bereich auf, der mit einer LDD-Struktur (leicht dotierter Drain) versehen ist, unter Verwendung eines Abstands-Oxidfilms, um dessen elektri sche Eigenschaften zu verbessern. Dann wird über der gesam ten, freiliegenden Oberfläche der sich ergebenden Anordnung ein isolierender Oxidfilm in einer vorbestimmten Dicke abge lagert. Der isolierende Oxidfilm wird selektiv geätzt, so daß ein Kontaktloch am aktiven Bereich des MOSFET ausgebildet wird. Daraufhin wird eine Schicht aus dotiertem Polysilizium für eine Ladungsspeicherelektrode in dem Kontaktloch abge lagert, so daß sie in Kontakt mit dem aktiven Bereich des MOSFET steht. Unter Verwendung einer Maske wird die Ausbil dung der Ladungsspeicherelektrode mit vorbestimmten Abmes sungen ausgeführt. Daraufhin läßt man einen dielektrischen Film über der Speicherelektrode aufwachsen. Der dielektrische Film weist eine Verbundstruktur auf, beispielsweise eine Ver bundstruktur aus Nitrid-Oxid (NO) oder aus Oxid-Nitrid-Oxid (ONO). Über der gesamten, freiliegenden Oberfläche der sich ergebenden Anordnung wird dann eine Schicht aus dotiertem Polysilizium ausgebildet. Die Polysiliziumschicht wird mit einem Muster versehen, um eine Plattenelektrode auszubilden. Auf diese Weise wird eine Speichervorrichtung hergestellt.

Wenn die vorhandenen Prozeßfähigkeiten berücksichtigt werden, so tritt bei dem voranstehend geschilderten, konventionellen Verfahren eine Begrenzung in bezug auf die Ladungsspeicher kapazität auf, hervorgerufen durch die Verringerung der Fläche des Chips und der Zelle beim Herstellen einer Halbleitervor richtung mit einem höheren Integrationsgrad, trotz der Ent wicklung äußerst fortgeschrittener Vorgehensweisen zur Her stellung einer Halbleitervorrichtung.

Daher besteht ein Vorteil der Erfindung in der Bereitstellung eines Verfahrens zur Herstellung einer Halbleitervorrichtung, welches die Herstellung vereinfachen kann, die effektive Ober fläche einer Ladungsspeicherelektrode auf einem begrenzten Bereich erhöhen kann, und hierdurch die Herstellung einer hochintegrierten Halbleitervorrichtung bewerkstelligen kann.

Gemäß der vorliegenden Erfindung kann dieser Vorteil dadurch erzielt werden, daß ein Verfahren zur Herstellung einer Halb leitervorrichtung mit folgenden Schritten zur Verfügung ge stellt wird: (a) Herstellung eines Metalloxid-Silizium-Feld effekttransistors, der eine erste Elementenisolierschicht aufweist, ein erstes Gate, eine erste Source und einen Drain, auf einem Halbleitersubstrat; (b) aufeinanderfolgende Aus bildung einer Isolierschicht, einer Einebnungsschicht, ei nes Kondensators und einer ersten Bitleitungselektroden schicht, die in Kontakt mit der ersten Source und dem Drain über den Transistor steht; (c) Ausbildung einer Einebnungs schicht über der gesamten freiliegenden Oberfläche der sich ergebenden Anordnung, die im Schritt (b) erhalten wird, und daraufhin einer Halbleiterschicht für ein Substrat eines auszubildenden- Dünnfilmtransistors; (d) Ausbildung eines Dünnfilm-MetalloxidSilizium-Feldeffekttransistors, der ein zweites Gate, eine zweite Source und eine Drain aufweist, auf der Halbleiterschicht; und (e) Ausbildung einer zweiten Bitleitungselektrodenschicht auf der sich ergebenden Anord nung, die im Schritt (d) erhalten wurde, auf solche Weise, daß die zweite Bitleitungselektrodenschicht in Kontakt mit der ersten Bitleitungselektrodenschicht und auch mit der zweiten Source und dem Drain steht.

Die Erfindung wird nachstehend anhand zeichnerisch dargestell ter Ausführungsbeispiele näher erläutert, aus welchen weitere Vorteile und Aspekte der Erfindung hervorgehen. Es zeigt:

Fig. 1 eine Aufsicht auf ein Layout von Masken, die zur Her stellung einer Halbleitervorrichtung gemäß der vor liegenden Erfindung verwendet werden;

Fig. 2A bis 2E Querschnittsansichten entlang der Linie A-A′ von Fig. 1, die jeweils Bearbeitungsschritte gemäß der vorliegenden Erfindung erläutern; und

Fig. 2F eine Querschnittsansicht entlang der Linie B-B′ von Fig. 1 , zur Erläuterung der Halbleitervorrichtung, die gemäß der vorliegenden Erfindung hergestellt wurde.

In Fig. 1 ist ein Layout von Masken gezeigt, die zur Herstel lung einer Halbleitervorrichtung gemäß der vorliegenden Erfin dung verwendet werden. In Fig. 1 bezeichnet das Bezugszeichen a eine Isolationsbereichsmaske, b eine Gate-Elektroden/Wort leitungsmaske, c eine Speicherelektroden-Kontaktlochmaske, d eine Speicherelektrodenmaske, e eine Plattenelektrodenmaske, f eine Bitleitungs-Kontaktlochmaske, g eine Bitleitungselek trodenmaske, h eine Dünnfilmsubstrat-Kontaktlochmaske, und i eine Dünnfilm-MOSFET-Substratmaske.

Die Fig. 2A bis 2F sind Querschnittsansichten, jeweils ent lang der Linie A-A′ von Fig. 1, und erläutern ein Verfahren zur Herstellung der Halbleitervorrichtung gemäß der vorlie genden Erfindung.

Bei dem dargestellten Verfahren läßt man zuerst einen Feld oxidfilm 2 auf einem Halbleitersubstrat 1 aufwachsen, welches mit einem P-Graben (oder einem N-Graben) versehen ist, unter Verwendung eines LOCOS-Verfahrens (lokale Oxidation von Sili zium), wie in Fig. 2A gezeigt ist. Ein erster Gate-Oxidfilm 3 und eine erste Polysiliziumschicht für eine Gate-Elektrode/ Wortleitung werden dann unverzüglich auf dem Halbleitersub strat 1 abgelagert. Daraufhin werden Verunreinigungsionen in der Polysiliziumschicht implantiert. Unter Verwendung der Gate-Elektroden/Wortleitungsmaske b wird die Polysilizium schicht teilweise geätzt, wodurch eine erste Gate-Elektrode 4 und ein Wortleitungsmuster 4′ ausgebildet werden. Dann werden Verunreinigungsionen des N-Typs (oder P-Typs) in niedriger Konzentration in freiliegenden Bereichen des Halbleitersub strats 1 implantiert. Ein erster Abstandsoxidfilm 5 wird dann auf Seitenwänden der ersten Gate-Elektrode 4 und des Wortlei tungsmusters 4′ ausgebildet. Verunreinigungsionen des N-Typs (oder P-Typs) werden dann in hoher Konzentration in freilie genden Bereichen des Halbleitersubstrats 1 implantiert, wo durch ein MOSFET ausgebildet wird, der aktive Bereiche 6 und 6′ mit einem LDD-Aufbau aufweist.

Über der gesamten, freiliegenden Oberfläche der sich ergeben den Anordnung wird dann ein erster Isolierfilm 7 bis zu einer vorbestimmten Dicke abgelagert, wie in Fig. 2B gezeigt ist. Der erste Isolierfilm 7 wird dann selektiv geätzt, in seinem Abschnitt, der über dem aktiven Source-Bereich 6 des MOSFET liegt, unter Verwendung der Speicherelektroden-Kontaktloch maske c. Daraufhin wird eine zweite Polysiliziumschicht mit einer vorbestimmten Dicke über der gesamten, freiliegenden Oberfläche der sich ergebenden Anordnung abgelagert, so daß sie in Kontakt mit dem aktiven Source-Bereich 6 steht. Unter Verwendung der Speicherelektrodenmaske d wird dann die zwei te Polysiliziumschicht mit einem Muster versehen, um eine erste Speicherelektrode 8 auszubilden. Daraufhin wird ein erster dielektrischer Film 9 über der ersten Speicherelektro de 8 ausgebildet. Über der gesamten freiliegenden Oberfläche der sich ergebenden Anordnung wird dann eine dritte Polysili ziumschicht abgelagert. Unter Verwendung der Plattenelektro denmaske e wird daraufhin die dritte Polysiliziumschicht mit einem Muster versehen, um eine erste Plattenelektrode 10 aus zubilden.

Dann wird über der gesamten, freiliegenden Oberfläche der sich ergebenden Anordnung ein zweiter Isolierfilm 11 mit ei ner vorbestimmten Dicke abgelagert, wie in Fig. 2c darge stellt. Dann wird ein dritter Isolierfilm 12 in einer vorbe stimmten Dicke über dem zweiten Isolierfilm 11 abgelagert. Unter Verwendung der Bitleitungs-Kontaktlochmaske f werden der dritte Isolierfilm 12 und der zweite Isolierfilm 11 selek tiv geätzt. Dann wird über der gesamten, freiliegenden Ober fläche der sich ergebenden Anordnung eine Leitungsschicht so abgelagert, daß sie in Kontakt mit dem aktiven Drainbereich 6′ des MOSFET steht. Daraufhin wird die Leitungsschicht mit einem Muster versehen, unter Verwendung der Bitleitungselek trodenmaske g, wodurch eine erste Bitleitungselektrode 13 ausgebildet wird.

Über der gesamten, freiliegenden Oberfläche der sich ergeben den Anordnung wird daraufhin gemäß Fig. 2D ein vierter Iso lierfilm 12 mit vorbestimmter Dicke abgelagert. Dann wird der vierte Isolierfilm 14 eingeebnet. Daraufhin werden der vierte Isolierfilm 14, der dritte Isolierfilm 12, der zweite Isolierfilm 11 und der erste Isolierfilm 7 selektiv aufein anderfolgend geätzt, unter Verwendung der Dünnfilm-Substrat- Kontaktlochmaske h, wodurch ein Kontaktloch hergestellt wird. Über der gesamten, freiliegenden Oberfläche der sich ergeben den Anordnung wird dann eine vierte Polysiliziumschicht abge lagert, die als ein Substrat eines Dünnfilm-MOSFET dienen soll, so daß sie in Kontakt mit dem Halbleitersubstrat über das Kontaktloch steht. Mit der sich ergebenden Anordnung wird dann ein Rekristallisierungsvorgang oder ein Wärmebehandlungs vorgang durchgeführt. Unter Verwendung der Dünnfilm-MOSFET- Substratmaske 1 werden daraufhin Abschnitte des MOSFET abge sehen von einem Abschnitt entfernt, der als ein Substrat 15 verwendet werden soll. Dann werden ein zweiter Gate-Oxidfilm 16 und eine fünfte Polysiliziumschicht für eine Gate-Elektro de/Wortleitung unverzüglich auf der sich ergebenden Anordnung abgelagert. Daraufhin werden Verunreinigungsionen in der fünften Polysiliziumschicht implantiert. Unter Verwendung der Gate-Elektrode/Wortleitungsmaske b wird die fünfte Polysili ziumschicht teilweise geätzt, wodurch eine zweite Gate-Elek trode 17 und ein Wortleitungsmuster 17′ erzeugt werden. Dar aufhin werden Verunreinigungsionen des N-Typs (oder P-Typs) in niedriger Konzentration in freiliegende Bereiche des Sub strats 15 implantiert. Daraufhin wird ein zweiter Abstands oxidfilm 18 auf Seitenwänden der zweiten Gate-Elektrode 17 und des Wortleitungsmusters 17′ ausgebildet. Verunreinigungs ionen des N-Typs (oder P-Typs) werden dann in hoher Konzen tration in freiliegende Bereiche des Substrats 15 implantiert, wodurch ein Dünnfilm-MOSFET erzeugt wird, der aktive Bereiche 19 und 19′ mit LDD-Struktur aufweist. Über der gesamten, frei liegenden Oberfläche der sich ergebenden Anordnung wird dann ein fünfter Isolierfilm 20 in vorbestimmter Dicke abgelagert. Der fünfte Isolierfilm 20, der aktive Bereich 19′ des Dünn film-MOSFET, das Substrat 15 des Dünnfilm-MOSFET, und der vierte Isolierfilm 14 werden dann aufeinanderfolgend selektiv geätzt, unter Verwendung der Bitleitungs-Kontaktlochmaske f. Daraufhin wird eine Leitungsschicht über der gesamten, frei liegenden Oberfläche der sich ergebenden Anordnung auf solche Weise abgelagert, daß sie in Kontakt mit der ersten Bitlei tungselektrode 13 steht. Daraufhin wird die Leitungsschicht anisotrop geätzt, um eine zweite Abstands-Bitleitungselektro de 21 herzustellen. Die zweite Bitleitungselektrode 21 wird selektiv so geätzt, daß sie im Inneren des Kontaktlochs ange ordnet ist, während sie in Kontakt mit der ersten Bitleitungs elektrode 13 steht.

Daraufhin wird ein sechster Isolierfilm 22 mit einer vorbe stimmten Dicke über der gesamten, freiliegenden Oberfläche der sich ergebenden Anordnung abgelagert, wie in Fig. 2E ge zeigt. Abschnitte des sechsten Isolierfilms 22 und des fünf ten Isolierfilms 20, die über dem aktiven Source-Bereich 19 des Dünnfilm-MOSFET angeordnet sind, werden aufeinanderfol gend selektiv geätzt, unter Verwendung der Speicherelektro den-Kontaktlochmaske c. Unter Verwendung der Speicherelektro denmaske d wird dann ein Polysiliziumfilm bis zu einer vor bestimmten Dicke auf der gesamten frei liegenden Oberfläche der sich ergebenden Anordnung abgelagert. Der Polysilizium film wird mit einem Muster versehen, um eine zweite Ladungs speicherelektrode 23 auszubilden. Dann wird über der zweiten Ladungsspeicherelektrode 23 ein zweiter dielektrischer Film 24 hergestellt. Daraufhin wird über dem zweiten dielektrischen Film 24 ein Polysiliziumfilm abgelagert. Unter Verwendung der Plattenelektrodenmaske f wird dann der über dem zweiten di elektrischen Film 24 abgelagerte Polysiliziumfilm mit einem Muster versehen, um eine zweite Plattenelektrode 25 auszubil den. Die sich ergebende Anordnung ist in Fig. 2F gezeigt, welche eine Querschnittsansicht entlang der Linie B-B′ von Fig. 1 darstellt.

Wie aus der voranstehenden Beschreibung deutlich wird, stellt das Verfahren gemäß der vorliegenden Erfindung eine Halblei tervorrichtung mit einem solchen Aufbau zur Verfügung, bei welchem der Integrationsgrad doppelt so hoch ist wie bei bis lang vorhandenen Anordnungen in derselben Fläche, unter Ver wendung vorhandener Ausrüstungen und Herstellungsverfahren. Da das Dünnfilmsubstrat in Kontakt mit dem Halbleitersubstrat ge mäß der vorliegenden Erfindung steht, können die Eigenschaften des Dünnfilm-MOSFET eingestellt werden, unter Verwendung der Substratspannung, so daß sie denen eines Dickschicht-MOSFET gleichen. Dies bedeutet, daß die Anzahl an Einheits-Chips auf das Doppelte erhöht werden kann, verglichen mit konventionel len Fällen, in denen Wafer mit derselben Fläche verwendet werden. Daher ist es möglich, die Herstellungskosten zu ver ringern.

Zwar wurden die bevorzugten Ausführungsformen der Erfindung zu Erläuterungszwecken beschrieben, jedoch wird Fachleuten auf diesem Gebiet deutlich werden, daß verschiedene Modifikatio nen, Hinzufügungen und Ersetzungen möglich sind, ohne vom Um fang und Wesen der vorliegenden Erfindung abzuweichen, welche sich aus der Gesamtheit der vorliegenden Anmeldeunterlagen ergeben und von den beigefügten Patentansprüchen eingeschlos sen sein sollen.

Claims

1. Verfahren zur Herstellung einer Halbleitervorrichtung mit folgenden Schritten:

(a) Ausbildung eines Bulk-Metalloxid-Silizium-Feldeffekt transistors, der eine erste Elementisolierschicht auf weist, ein erstes Gate, eine erste Source, und einen Drain auf einem Halbleitersubstrat;
(b) aufeinanderfolgende Ausbildung einer Isolierschicht, einer Einebnungsschicht, eines Kondensators und einer ersten Bitleitungselektrodenschicht, die in Kontakt mit der ersten Source und dem Drain über den Bulk- Transistor steht;
(c) Ausbildung einer Einebnungsschicht über der gesamten, freiliegenden Oberfläche der sich ergebenden Anordnung, die im Schritt (b) erhalten wird, und nachfolgend ei ner Halbleiterschicht für ein Substrat eines auszubil denden Dünnfilmtransistors;
(d) Ausbildung eines Dünnfilm-Metalloxid-Silizium-Feld effekttransistors, der ein zweites Gate, eine zweite Source, und einen Drain aufweist, auf der Halbleiter schicht; und
(e) Ausbildung einer zweiten Bitleitungselektrodenschicht auf der sich ergebenden Anordnung, die im Schritt (d) erhalten wird, so daß die zweite Bitleitungselektro denschicht in Kontakt mit der ersten Bitleitungselek trodenschicht als auch mit der zweiten Source und dem Drain steht.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt (d) folgende Schritte umfaßt:
unverzügliche Ablagerung einer Gate-Isolierschicht und ei nes Polysiliziumfilms sowohl für ein Gate als auch für eine Wortleitung über der Halbleiterschicht, und nachfolgendes Ätzen des Polysiliziumfilms unter Verwendung einer Gate- Elektroden/Wortleitungsmaske, wodurch das zweite Gate und ein Wortleitungsmuster ausgebildet werden; und
Implantieren von Verunreinigungsionen in niedriger Konzen tration in freiliegenden Abschnitten der Halbleiterschicht, Ausbildung von Abstands-Isolierschichten auf Seitenwänden der Gate-Elektrode bzw. des Wortleitungsmusters, und Im plantieren von Verunreinigungsionen in hoher Konzentration in einen freiliegenden Abschnitt der Halbleiterschicht, wo durch ein Dünnfilm-Metalloxid-Silizium-Feldeffekttransis tor mit leicht dotiertem Aufbau ausgebildet wird.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß der Schritt (e) folgende Schritte umfaßt:
Ablagern eines Isolierfilms in einer vorbestimmten Dicke über der gesamten freiliegenden Oberfläche der sich im Schritt (d) ergebenden Anordnung;
selektives Ätzen eines Abschnitts des Isolierfilms, der über dem Source-Bereich des Dünnfilmtransistors angeordnet ist, unter Verwendung einer Speicherelektroden-Kontaktloch maske;
Ablagern einer zweiten Bitleitungselektrodenschicht, die aus einer Leitungsschicht besteht, die eine vorbestimmte Dicke aufweist, auf der sich ergebenden Anordnung, die nach dem selektiven Ätzen des Isolierfilms erhalten wird, so daß die zweite Bitleitungselektrodenschicht in Kontakt mit dem Source-Bereich steht.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die zweite Bitleitungselektrodenschicht unter Verwendung eines selektiven Wachstumsvorgangs ausgebildet wird, so daß sie nur innerhalb eines Kontaktloches angeordnet ist, welches nach einer selektiven Atzung des Isolierfilms ausgebildet wird.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die zweite Bitleitungselektrodenschicht in Form von Abstands stücken ausgebildet wird, die so in dem Kontaktloch ange ordnet sind, daß sie in Kontakt mit der ersten Bitleitungs elektrodenschicht steht.