KR100583972B1 - 씨모스 인버터의 노드 콘택 구조체를 갖는 반도체소자의제조방법들 - Google Patents

씨모스 인버터의 노드 콘택 구조체를 갖는 반도체소자의제조방법들 Download PDF

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Abstract

씨모스 인버터의 노드 콘택 구조체를 갖는 반도체소자의 제조방법들이 제공된다. 이 방법들은 반도체기판의 소정영역에 제1 도전형의 하부 불순물 영역을 형성하는 것을 구비한다. 상기 하부 불순물 영역을 갖는 기판 상에 하부 절연막을 형성하고, 상기 하부 절연막 내에 상기 하부 불순물 영역에 접촉하는 단결정 반도체 플러그를 형성한다. 상기 하부 절연막 상에 단결정 반도체 바디패턴을 형성한다. 상기 단결정 반도체 바디패턴은 상기 단결정 반도체 플러그를 덮도록 형성된다. 상기 단결정 반도체 플러그 상의 상기 단결정 반도체 바디패턴 내에 제2 도전형의 상부 불순물 영역을 형성한다. 상기 상부 불순물 영역을 갖는 기판 상에 상부 절연막을 형성한다. 상기 상부 절연막, 상기 상부 불순물 영역 및 상기 단결정 반도체 플러그를 식각하여 상기 하부 불순물 영역 상에 리세스된 단결정 반도체 플러그를 제공하는 상부 노드 콘택홀을 형성한다. 상기 리세스된 단결정 반도체 플러그를 선택적으로 도우핑시키어 상기 제1 도전형을 갖는 도우프트 반도체 플러그를 형성한다. 상기 최종 상부 노드 콘택홀 내에 상기 도우프트 반도체 플러그와 접촉하는 노드 금속 플러그를 형성한다.

Description

씨모스 인버터의 노드 콘택 구조체를 갖는 반도체소자의 제조방법들{Methods of fabricating a semiconductor device having a node contact structure of a CMOS inverter}
도 1은 한 쌍의 크로스 거플된 인버터들(a pair of cross-coupled inverters)을 채택하는 씨모스 에스램 셀(CMOS SRAM cell)의 전형적인(typical) 등가회로도이다.
도 2 내지 도 8은 본 발명의 실시예들에 따른 씨모스 에스램 소자의 제조방법들을 설명하기 위한 단면도들이다.
본 발명은 반도체소자의 제조방법들에 관한 것으로, 특히 씨모스 인버터의 노드 콘택 구조체를 채택하는 반도체소자의 제조방법들에 관한 것이다.
반도체 기억소자들 중에 에스램은 디램에 비하여 낮은 전력소모 및 빠른 동작속도를 보인다는 장점들을 갖는다. 따라서, 에스램은 컴퓨터의 캐쉬 메모리소자 또는 휴대용 전자제품(portable appliance)에 널리 사용되고 있다.
에스램의 단위 셀은 크게 두가지로 분류된다. 그 하나는 고저항을 부하소자 (load device)로 채택하는 고저항 에스램 셀(high load resistor SRAM cell)이고, 다른 하나는 PMOS 트랜지스터를 부하소자로 채택하는 씨모스 에스램 셀이다.
상기 씨모스 에스램 셀은 다시 두 가지로 분류된다. 그 하나는 반도체 기판 상에 적층된 박막 트랜지스터(thin film transistor; TFT)를 부하소자로 채택하는 박막 트랜지스터 에스램 셀이고, 다른 하나는 반도체기판에 형성된 벌크 트랜지스터(bulk transistor)를 부하소자로 채택하는 벌크 씨모스 에스램 셀(bulk CMOS SRAM cell)이다.
상기 벌크 씨모스 에스램 셀은 상기 박막 트랜지스터 에스램 셀 및 고저항 에스램 셀에 비하여 높은 셀 안정성(high cell stability)을 보인다. 다시 말해서, 상기 벌크 씨모스 에스램 셀은 우수한 저전압 특성(excellent low voltage characteristic) 및 낮은 대기전류(low stand-by current)를 보인다. 이는, 상기 박막 트랜지스터가 일반적으로 폴리실리콘막을 바디층으로 사용하여 제작되는 반면에, 상기 벌크 씨모스 에스램 셀을 구성하는 모든 트랜지스터들은 단결정 실리콘 기판에 형성되기 때문이다. 그러나, 상기 벌크 씨모스 에스램 셀은 박막 트랜지스터 에스램 셀에 비하여 낮은 집적도(low integration density)과 아울러서 약한 래치업 면역성(weak latch-up immunity)을 보인다. 따라서, 높은 신뢰성을 갖는 고집적 에스램을 구현하기 위해서는 상기 박막 트랜지스터 에스램 셀에 채택되는 부하 트랜지스터의 특성을 지속적으로 개선시키는 것이 요구된다.
이에 더하여, 상기 에스램 셀들의 각각은 한 쌍의 노드 콘택 구조체들을 구비한다. 특히, 상기 박막 트랜지스터 에스램 셀에 있어서, 상기 노드 콘택 구조체 들의 각각은 부하 트랜지스터의 P형 드레인 영역을 구동 트랜지스터(driver transistor)의 N형 드레인 영역에 전기적으로 연결시키는 콘택 구조체이다. 이 경우에, 상기 부하 트랜지스터의 P형 드레인 영역 및 상기 구동 트랜지스터의 N형 드레인 영역 사이에 저항성 접촉(ohmic contact)이 요구된다.
한편, 반도체기판 상에 적층된 박막 트랜지스터를 갖는 반도체소자들이 미국특허 제 6,022,766호에 "박막 트랜지스터들을 갖는 반도체 구조체 및 그 제조방법들(Semiconductor structure incorporating thin film transistors and methods for its manufacture)"라는 제목으로 첸 등(Chen et al.)에 의해 개시된 바 있다. 첸 등에 따르면, 단결정 실리콘 기판에 통상의 벌크 트랜지스터가 형성되고, 상기 벌크 트랜지스터의 상부에 박막 트랜지스터가 적층된다. 상기 벌크 트랜지스터의 소오스/드레인 영역들중의 하나는 텅스텐 플러그와 같은 금속 플러그를 통하여 상기 박막 트랜지스터의 소오스/드레인 영역들중의 하나와 전기적으로 접속된다. 따라서, 상기 벌크 트랜지스터 및 상기 박막 트랜지스터가 각각 NMOS 트랜지스터 및 PMOS 트랜지스터인 경우에, 상기 벌크 트랜지스터는 상기 금속 플러그를 통하여 상기 박막 트랜지스터와 저항성 접촉(ohmic contact)을 갖는다.
그러나, 상기 박막 트랜지스터의 바디층은 상기 금속 플러그를 갖는 반도체기판의 전면 상에 비정질 실리콘층을 형성하고 상기 비정질 실리콘층을 열처리 공정을 통하여 결정화시킴으로써 형성된다. 이 경우에, 상기 바디층은 큰 그레인들을 갖는 폴리실리콘층에 해당한다. 즉, 상기 바디층을 완전한 단결정 실리콘층으로 변환(transform)시키는 것이 어렵다. 결과적으로, 상기 박막 트랜지스터를 상기 벌크 트랜지스터에 상응하는 전기적인 특성을 갖도록 형성하기가 어렵다.
상기 바디층을 고상 에피택시얼 기술을 사용하여 단결정 반도체층으로 변환시키는 방법이 미국특허 제5,156,987호에 "고상 에피택시얼 재성장에 의한 고성능 박막 트랜지스터(High Performance Thin Film Transistor by Solid Phase Epitaxial Regrowth)"라는 제목으로 산두 등(Sandhu et al.)에 의해 개시된 바 있다. 산두 등에 따르면, 박막 트랜지스터의 채널 영역 및 소오스/드레인 영역들이 형성되는 상기 바디층이 반도체기판에 형성된 벌크 트랜지스터의 드레인 영역을 씨드로 사용하여 결정화된다. 즉, 상기 바디층은 상기 벌크 트랜지스터의 드레인 영역과 직접 접촉하도록 형성되고, 상기 바디층은 고상 에피택시얼 기술을 사용하여 결정화된다. 이 경우에, 상기 박막 트랜지스터가 P채널 트랜지스터이고 상기 벌크 트랜지스터가 N채널 트랜지스터이면, 상기 벌크 트랜지스터의 드레인 영역 및 상기 박막 트랜지스터 드레인 영역 사이의 콘택 저항 특성을 개선시키는 것이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 저항성 접촉(ohmic contact)과 함께 단결정 반도체 바디층을 형성할 수 있는 노드 콘택 구조체의 형성방법들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 노드 콘택 구조체를 채택하는 반도체소자의 제조방법들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 박막 트랜지스터를 부하 소자로 채택하는 씨모스 에스램 소자의 제조방법들을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 노드 콘택 구조체를 형성하는 방법들을 제공한다. 이 방법들은 반도체기판의 소정영역에 제1 도전형의 하부 불순물 영역을 형성하는 것을 포함한다. 상기 하부 불순물 영역을 갖는 기판 상에 하부 절연막을 형성한다. 상기 하부 절연막을 관통하는 단결정 반도체 플러그를 형성한다. 상기 단결정 반도체 플러그는 상기 하부 불순물 영역에 접촉하도록 형성된다. 상기 하부 절연막 상에 단결정 반도체 바디패턴을 형성한다. 상기 단결정 반도체 바디패턴은 상기 단결정 반도체 플러그를 덮도록 형성된다. 상기 단결정 반도체 플러그 상의 상기 단결정 반도체 바디패턴 내에 제2 도전형의 상부 불순물 영역을 형성한다. 상기 상부 불순물 영역을 갖는 기판 상에 상부 절연막을 형성한다. 상기 상부 절연막, 상기 상부 불순물 영역 및 상기 단결정 반도체 플러그를 식각하여 상기 하부 불순물 영역 상에 리세스된 단결정 반도체 플러그를 제공하는 상부 노드 콘택홀을 형성한다. 상기 리세스된 단결정 반도체 플러그를 선택적으로 도우핑시키어 상기 제1 도전형을 갖는 도우프트 반도체 플러그를 형성한다. 상기 최종 상부 노드 콘택홀 내에 상기 도우프트 반도체 플러그와 접촉하는 노드 금속 플러그를 형성한다.
본 발명의 몇몇 실시예들에서, 상기 반도체기판은 단결정 반도체기판일 수 있다.
다른 실시예들에서, 상기 제1 도전형은 N형이고 상기 제2 도전형은 P형일 수 있다.
또 다른 실시예들에서, 상기 하부 절연막은 하부 식각저지막 및 상기 하부 식각저지막에 대하여 식각 선택비를 갖는 하부 층간절연막을 차례로 적층시키어 형성할 수 있다.
또 다른 실시예들에서, 상기 단결정 반도체 플러그는 진성 단결정 반도체 플러그일 수 있다. 상기 진성 단결정 반도체 플러그는 상기 하부 절연막을 패터닝하여 상기 하부 불순물 영역을 노출시키는 하부 노드 콘택홀을 형성하고 상기 하부 불순물 영역을 씨드(seed)로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 상기 하부 노드 콘택홀 내에 진성 단결정 반도체층을 성장시킴으로써 형성될 수 있다.
또 다른 실시예들에서, 상기 단결정 반도체 바디패턴을 형성하는 것은 상기 단결정 반도체 플러그를 갖는 기판 상에 반도체 바디층을 형성하는 것과, 상기 반도체 바디층을 패터닝하여 상기 단결정 반도체 플러그를 덮는 반도체 바디패턴을 형성하는 것과, 상기 단결정 반도체 플러그를 씨드로 채택하는 고상 에피택시얼 기술을 사용하여 상기 반도체 바디패턴을 결정화시키는 것을 포함할 수 있다.
또 다른 실시예들에서, 상기 상부 절연막은 상부 식각저지막 및 상기 상부 식각저지막에 대하여 식각 선택비를 갖는 상부 층간절연막을 차례로 적층시키어 형성할 수 있다.
또 다른 실시예들에서, 상기 리세스된 단결정 반도체 플러그는 이온주입 기술을 사용하여 선택적으로 도우핑될 수 있다.
또 다른 실시예들에서, 상기 노드 금속 플러그는 상기 도우프트 반도체 플러그를 갖는 기판 상에 노드 금속막을 형성하고 상기 노드 금속막을 평탄화시킴으로 써 형성될 수 있다. 상기 노드 금속막은 상기 제1 도전형의 상기 도우프트 반도체 플러그 및 상기 제2 도전형의 상기 상부 불순물 영역 모두에 대하여 저항성 접촉(ohmic contact)을 갖는 금속막으로 형성할 수 있다.
본 발명의 다른 양태에 따르면, 노드 콘택 구조체를 갖는 반도체소자의 제조방법들을 제공한다. 이 방법들은 제1 및 제2 영역들을 갖는 단결정 반도체기판의 소정영역에 소자분리막을 형성하여 상기 제1 및 제2 영역들 내에 각각 제1 및 제2 활성영역들을 한정하는 것을 포함한다. 상기 제1 및 제2 활성영역들에 각각 제1 및 제2 하부 불순물 영역들을 형성한다. 상기 제1 하부 불순물 영역은 제1 도전형을 갖도록 형성되고, 상기 제2 하부 불순물 영역은 상기 제1 도전형 또는 상기 제1 도전형과 다른 제2 도전형을 갖도록 형성된다. 상기 하부 불순물 영역들을 갖는 기판 상에 하부 절연막을 형성한다. 상기 하부 절연막을 관통하는 진성 단결정 반도체 플러그를 형성한다. 상기 진성 단결정 반도체 플러그는 상기 제1 하부 불순물 영역에 접촉하도록 형성된다. 상기 제1 영역 내의 상기 하부 절연막 상에 단결정 반도체 바디패턴을 형성한다. 상기 단결정 반도체 바디패턴은 상기 진성 단결정 반도체 플러그를 덮도록 형성된다. 상기 진성 단결정 반도체 플러그 상의 상기 단결정 반도체 바디패턴 내에 상기 제2 도전형을 갖는 상부 불순물 영역을 형성한다. 상기 상부 불순물 영역을 갖는 기판 상에 상부 절연막을 형성한다. 상기 상부 절연막을 패터닝하여 상기 상부 불순물 영역을 노출시키는 예비 상부 노드 콘택홀 및 상기 제2 하부 불순물 영역 상의 상기 하부 절연막을 노출시키는 예비 금속 콘택홀을 형성한다. 상기 노출된 상부 불순물 영역 및 상기 진성 단결정 반도체 플러그를 연속 적으로 식각하여 상기 제1 하부 불순물 영역 상에 리세스된 진성 단결정 반도체 플러그를 제공하는 최종 상부 노드 콘택홀을 형성한다. 상기 리세스된 진성 단결정 반도체 플러그를 선택적으로 도우핑시키어 상기 제1 도전형을 갖는 도우프트 반도체 플러그를 형성한다. 상기 도우프트 반도체 플러그를 갖는 기판의 상기 제2 영역 내의 상기 노출된 하부 절연막을 식각하여 상기 제2 하부 불순물 영역을 노출시키는 최종 금속 콘택홀을 형성한다.
본 발명의 또 다른 양태에 따르면, 노드 콘택 구조체를 채택하는 씨모스 에스램 소자의 제조방법들이 제공된다. 이 방법들은 셀 어레이 영역 및 주변회로 영역을 갖는 단결정 반도체기판의 소정영역에 소자분리막을 형성하여 상기 셀 어레이 영역 및 상기 주변회로 영역 내에 각각 셀 활성영역 및 주변 활성영역을 한정하는 것을 포함한다. 상기 셀 활성영역에 구동 트랜지스터를 형성한다. 상기 구동 트랜지스터는 상기 셀 활성영역 내에 서로 이격된 N형의 접지 불순물 영역 및 N형의 노드 불순물 영역과 아울러서 상기 접지 불순물 영역 및 상기 노드 불순물 영역 사이의 채널 영역 상부를 가로지르는 구동 게이트 전극을 갖도록 형성된다. 상기 주변 활성영역에 주변 불순물 영역을 형성한다. 상기 주변 불순물 영역 및 상기 구동 트랜지스터를 갖는 기판 상에 하부 절연막을 형성한다. 상기 하부 절연막을 관통하는 단결정 반도체 플러그를 형성한다. 상기 단결정 반도체 플러그는 상기 노드 불순물 영역에 접촉하도록 형성된다. 상기 하부 절연막 상에 단결정 반도체 바디패턴을 형성한다. 상기 단결정 반도체 바디패턴은 상기 단결정 반도체 플러그를 덮도록 형성된다. 상기 단결정 반도체 바디패턴에 부하 트랜지스터를 형성한다. 상기 부하 트 랜지스터는 상기 단결정 반도체 바디패턴 내에 서로 이격된 P형의 소오스 영역 및 P형의 드레인 영역과 아울러서 상기 소오스 영역 및 상기 드레인 영역 사이의 채널 영역의 상부를 가로지르는 부하 게이트 전극을 갖도록 형성된다. 또한, 상기 드레인 영역은 상기 단결정 반도체 플러그 상에 형성된다. 상기 부하 트랜지스터를 갖는 기판 상에 상부 절연막을 형성한다. 상기 상부 절연막을 패터닝하여 상기 드레인 영역을 노출시키는 예비 상부 노드 콘택홀 및 상기 주변 불순물 영역 상의 상기 하부 절연막을 노출시키는 예비 금속 콘택홀을 형성한다. 상기 노출된 드레인 영역 및 상기 단결정 반도체 플러그를 연속적으로 식각하여 상기 노드 불순물 영역 상에 리세스된 단결정 반도체 플러그를 제공하는 최종 상부 노드 콘택홀을 형성한다. 상기 리세스된 단결정 반도체 플러그를 선택적으로 도우핑시키어 N형의 도우프트 반도체 플러그를 형성한다. 상기 N형의 도우프트 반도체 플러그를 갖는 기판의 상기 주변회로 영역 내의 상기 노출된 하부 절연막을 식각하여 상기 주변 불순물 영역을 노출시키는 최종 금속 콘택홀을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 박막 트랜지스터 에스램 셀 또는 벌크 씨모스 에스램 셀과 같은 씨모스 에스램 셀의 등가회로도이다.
도 1을 참조하면, 상기 씨모스 에스램 셀은 한 쌍의 구동 트랜지스터들(a pair of driver transistors; TD1, TD2), 한 쌍의 전송 트랜지스터들(a pair of transfer transistors; TT1, TT2) 및 한 쌍의 부하 트랜지스터들(a pair of load transistors; TL1, TL2)를 구비한다. 상기 한 쌍의 구동 트랜지스터들(TD1, TD2) 및 상기 한 쌍의 전송 트랜지스터들(TT1, TT2)은 모두 NMOS 트랜지스터들인 반면에, 상기 한 쌍의 부하 트랜지스터들(TL1, TL2)은 모두 PMOS 트랜지스터들이다.
상기 제1 구동 트랜지스터(TD1)와 제1 전송 트랜지스터(TT1)는 서로 직렬 연결된다. 상기 제1 구동 트랜지스터(TD1)의 소오스 영역은 접지선(ground line; Vss)에 전기적으로 연결되고, 상기 제1 전송 트랜지스터(TT1)의 드레인 영역은 제1 비트라인(BL1)에 전기적으로 연결된다. 이와 마찬가지로, 상기 제2 구동 트랜지스터(TD2)와 상기 제2 전송 트랜지스터(TT2)는 서로 직렬 연결된다. 상기 제2 구동 트랜지스터(TD2)의 소오스 영역은 상기 접지선(Vss)에 전기적으로 연결되고, 상기 제2 전송 트랜지스터(TT2)의 드레인 영역은 제2 비트라인(BL2)에 전기적으로 연결된다.
한편, 상기 제1 부하 트랜지스터(TL1)의 소오스 영역 및 드레인 영역은 각각 전원선(power supply line; Vcc) 및 상기 제1 구동 트랜지스터(TD1)의 드레인 영역에 전기적으로 연결된다. 이와 마찬가지로, 상기 제2 부하 트랜지스터(TL2)의 소오스 영역 및 드레인 영역은 각각 상기 전원선(Vcc) 및 상기 제2 구동 트랜지스터 (TD2)의 드레인 영역에 전기적으로 연결된다. 상기 제1 부하 트랜지스터(TL1)의 드레인 영역, 상기 제1 구동 트랜지스터(TD1)의 드레인 영역 및 상기 제1 전송 트랜지스터(TT1)의 소오스 영역은 제1 노드(N1)에 해당한다. 또한, 상기 제2 부하 트랜지스터(TL2)의 드레인 영역, 상기 제2 구동 트랜지스터(TD2)의 드레인 영역 및 상기 제2 전송 트랜지스터(TT2)의 소오스 영역은 제2 노드(N2)에 해당한다. 상기 제1 구동 트랜지스터(TD1)의 게이트 전극 및 상기 제1 부하 트랜지스터(TL1)의 게이트 전극은 상기 제2 노드(N2)에 전기적으로 연결되고, 상기 제2 구동 트랜지스터(TD2)의 게이트 전극 및 상기 제2 부하 트랜지스터(TL2)의 게이트 전극은 상기 제2 노드(N1)에 전기적으로 연결된다. 또한, 상기 제1 및 제2 전송 트랜지스터들(TT1, TT2)의 게이트 전극들은 워드라인(WL)에 전기적으로 접속된다.
상술한 씨모스 에스램 셀은 고저항 에스램 셀에 비하여 적은 대기 전류(small stand-by current)와 아울러서 큰 노이즈 마진(large noise margin)을 보인다. 따라서, 상기 씨모스 에스램 셀은 낮은 전원전압(low power voltage)이 요구되는 고성능 에스램에 널리 채택되고 있다. 특히, 상기 박막 트랜지스터 에스램 셀이 상기 벌크 씨모스 에스램 셀의 부하 트랜지스터들로 사용되는 P채널 벌크 트랜지스터들에 상응하는 향상된 전기적인 특성을 갖는 고성능 P채널 박막 트랜지스터들(high performance P-channel thin film transistors)을 구비한다면, 상기 박막 트랜지스터 에스램 셀은 상기 벌크 씨모스 에스램 셀에 비하여 집적도(integration density) 및 래치업 면역성(latch-up immunity) 등의 측면에서 우수한 장점들을 갖는다.
상기 고성능 P채널 박막 트랜지스터를 구현하기 위해서는, 상기 박막 트랜지스터가 단결정 반도체층으로 이루어진 바디 패턴에 형성되어야 한다. 또한, 도 1에 보여진 상기 제1 및 제2 노드들(N1, N2)에서 저항성 접촉(ohmic contact)이 형성되어야 한다.
도 1에 보여진 씨모스 에스램 셀은 제1 및 제2 하프 셀들을 포함한다. 상기 제1 하프 셀은 상기 제1 구동 트랜지스터(TD1), 제1 부하 트랜지스터(TL1) 및 제1 전송 트랜지스터(TT1)을 포함하고, 상기 제2 하프 셀은 상기 제2 구동 트랜지스터(TD2), 제2 부하 트랜지스터(TL2) 및 제2 전송 트랜지스터(TT2)을 포함한다.
도 2 내지 도 8은 도 1에 보여진 씨모스 에스램 셀을 채택하는 에스램 소자의 제조방법들을 설명하기 위한 단면도들이다. 도 2 내지 도 8의 각 도면에 있어서, 참조부호 "C"로 표시된 영역은 도 1의 씨모스 에스램 셀이 2차원적으로 배열되는 셀 어레이 영역의 일 부분을 나타내고, 참조부호 "P"로 표시된 영역은 상기 셀 어레이 영역(C)에 인접한 주변회로 영역의 일 부분을 나타낸다. 좀 더 구체적으로, 상기 셀 어레이 영역들(C)은 도 1에 보여진 씨모스 에스램 셀의 상기 제1 하프 셀을 도시한 단면도들이다. 상기 제2 하프 셀을 형성하는 방법은 상기 제1 하프 셀을 형성하는 방법과 동일할 수 있다. 따라서, 본 실시예들에서, 상기 제2 하프 셀을 형성하는 방법은 설명의 편의를 위하여 생략하기로 한다.
도 1 및 도 2를 참조하면, 상기 셀 어레이 영역(C) 및 상기 주변회로 영역(P)을 갖는 반도체기판(1)의 소정영역에 소자분리막(3)을 형성하여 상기 셀 어레이 영역(C) 및 상기 주변회로 영역(P) 내에 각각 셀 활성영역(3a) 및 주변 활성영역 (3p)을 한정한다. 상기 반도체기판(1)은 단결정 반도체기판인 것이 바람직하다. 예를 들면, 상기 반도체기판(1)은 단결정 실리콘 기판일 수 있다.
상기 셀 활성영역(3a)은 구동 트랜지스터 활성영역(3d) 및 상기 구동 트랜지스터 활성영역(3d)에 인접한 전송 트랜지스터 활성영역(3t)을 포함할 수 있다. 이에 더하여, 상기 셀 활성영역(3a)은 상기 구동 트랜지스터 활성영역(3d)에 인접한 접지 활성영역(3g)을 더 포함할 수 있다.
상기 구동 트랜지스터 활성영역(3d)에 통상의 방법을 사용하여 제1 구동 트랜지스터(도 1의 TD1)를 형성한다. 즉, 상기 제1 구동 트랜지스터(TD1)는 상기 구동 트랜지스터 활성영역(3d) 내에 서로 이격된 접지 불순물 영역(ground impurity region; 13s') 및 노드 불순물 영역(node impurity region; 13n')과 아울러서 상기 접지 불순물 영역(13s') 및 노드 불순물 영역(13n') 사이의 채널 영역의 상부를 가로지르는 구동 게이트 전극(7d')을 갖도록 형성될 수 있다. 상기 접지 불순물 영역(13s')은 접지 활성영역(3g)까지 연장될 수 있다. 상기 접지 불순물 영역(13s') 및 상기 노드 불순물 영역(13n')은 N형의 불순물들로 도우핑될 수 있다. 상기 노드 불순물 영역(13n') 및 상기 접지 불순물 영역(13s')은 각각 상기 제1 구동 트랜지스터(TD1)의 드레인 영역 및 소오스 영역의 역할을 한다.
이에 더하여, 상기 제1 구동 트랜지스터(TD1)가 형성되는 동안 상기 전송 트랜지스터 활성영역(3t)에 상기 노드 불순물 영역(13n')을 공유하는 제1 전송 트랜지스터(도 1의 TT1)가 추가로 형성될 수 있다. 즉, 상기 제1 전송 트랜지스터(TT1)는 상기 노드 불순물 영역(13n'), 상기 노드 불순물 영역(13n')으로부터 이격된 비 트라인 불순물 영역(13d')과 아울러서 상기 노드 불순물 영역(13n') 및 상기 비트라인 불순물 영역(13d') 사이의 채널 영역의 상부를 가로지르는 전송 게이트 전극(7t')을 갖도록 형성될 수 있다. 상기 비트라인 불순물 영역(13d')은 상기 노드 불순물 영역(13n') 및 상기 접지 불순물 영역(13s')과 동일한 도전형을 갖도록 형성된다. 상기 전송 게이트 전극(7t')은 연장되어 워드라인(도 1의 WL) 역할을 할 수 있다.
상기 구동 게이트 전극(7d') 및 상기 전송 게이트 전극(7t')은 게이트 절연막(5)에 의해 상기 셀 활성영역(3a)으로부터 절연된다. 더 나아가서, 상기 구동 게이트 전극(7d') 및 전송 게이트 전극(7t')의 측벽들 상에 게이트 스페이서들(11)이 형성될 수 있다. 이 경우에, 상기 게이트 스페이서들(11)의 하부에 상기 접지 불순물 영역(13s'), 상기 노드 불순물 영역(13n') 및 상기 비트라인 불순물 영역(13d')으로부터 연장된 엘디디 영역들(lightly doped drain regions; 9)이 형성될 수 있다. 상기 엘디디 영역들(9)은 상기 불순물 영역들(13s', 13n', 13d')과 동일한 도전형을 갖도록 형성될 수 있다. 상기 엘디디 영역들(9)은 상기 구동 게이트 전극(7d') 및 상기 전송 게이트 전극(7t')을 이온주입 마스크로 사용하여 상기 셀 활성영역(3a) 내로 불순물 이온들을 주입하여 형성될 수 있고, 상기 접지 불순물 영역(13s'), 상기 노드 불순물 영역(13n') 및 상기 비트라인 불순물 영역(13d')은 상기 구동 게이트 전극(7d'), 상기 전송 게이트 전극(7t') 및 상기 게이트 스페이서들(11)을 이온주입 마스크로 사용하여 상기 셀 활성영역(3a) 내로 불순물 이온들을 주입하여 형성될 수 있다.
한편, 상기 주변 활성영역(3p)에 주변 불순물 영역(peripheral impurity region; 13p)이 형성될 수 있다. 상기 주변 불순물 영역(13p)은 상기 접지 불순물 영역(13s'), 상기 노드 불순물 영역(13n') 및 상기 비트라인 불순물 영역(13d')과 동일한 도전형을 갖도록 형성될 수 있다. 이와는 달리, 상기 주변 불순물 영역(13p)은 상기 접지 불순물 영역(13s'), 상기 노드 불순물 영역(13n') 및 상기 비트라인 불순물 영역(13d')과 다른 도전형을 갖도록 형성될 수 있다. 예를 들면, 상기 주변 불순물 영역(13p)은 N형 불순물 영역 또는 P형 불순물 영역일 수 있다.
상기 제1 구동 트랜지스터(TD1), 상기 제1 전송 트랜지스터(TT1) 및 상기 주변 불순물 영역(13p)을 갖는 기판 상에 하부 절연막(18)을 형성한다. 상기 하부 절연막(18)은 하부 식각저지막(15) 및 하부 층간절연막(17)을 차례로 적층시키어 형성할 수 있다. 상기 하부 식각저지막(15)은 상기 하부 층간절연막(17)에 대하여 식각 선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 예를 들면, 상기 하부 층간절연막(17)이 실리콘 산화막으로 형성되는 경우에, 상기 하부 식각저지막(15)은 실리콘 질화막으로 형성할 수 있다. 또한, 상기 하부 층간절연막(17)은 상기 구동 게이트 전극(7d') 및 상기 전송 게이트 전극(7t') 상의 상기 하부 식각저지막(15)이 노출될 때까지 평탄화될 수 있다.
다른 실시예들에서, 상기 하부 절연막(18)은 상기 하부 층간절연막(17)만으로 형성할 수 있다. 즉, 상기 하부 식각저지막(15)을 형성하는 공정은 생략할 수 있다.
도 1 및 도 3을 참조하면, 하부 절연막(18)을 패터닝하여 상기 노드 불순물 영역(13n')을 노출시키는 하부 노드 콘택홀(19a)을 형성한다. 상기 하부 노드 콘택홀(19a) 내에 반도체 플러그(21a)를 형성한다. 상기 반도체 플러그(21a)는 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 기술을 사용하여 형성하는 것이 바람직하다. 이 경우에, 상기 반도체 플러그(21a)는 상기 노출된 노드 불순물 영역(13n')과 동일한 결정 상태를 갖도록 성장된다. 예를 들면, 상기 반도체기판(1)이 단결정 실리콘 기판이고 상기 선택적 에피택시얼 성장 기술이 실리콘 소스 가스를 사용하여 실시되는 경우에, 상기 반도체 플러그(21a)는 단결정 실리콘 구조를 갖도록 형성된다.
한편, 상기 선택적 에피택시얼 성장 기술을 인시투 도우핑 공정을 사용하여 실시하는 것이 어렵다. 따라서, 상기 단결정 반도체 플러그(21a)는 진성 반도체 플러그(intrinsic semiconductor plug)에 해당할 수 있다. 상기 단결정 반도체 플러그(21a)가 상기 하부 절연막(18)의 상부면보다 높은 표면을 갖도록 형성된 경우에, 상기 단결정 반도체 플러그(21a)는 화학기계적 연마 공정을 사용하여 평탄화될 수 있다.
상기 단결정 반도체 플러그(21a)를 갖는 반도체기판의 전면 상에 반도체 바디층을 형성한다. 상기 반도체 바디층은 비정질 반도체층 또는 다결정 반도체층으로 형성할 수 있다. 예를 들면, 상기 반도체 바디층은 비정질 실리콘층 또는 다결정 실리콘층으로 형성할 수 있다. 상기 반도체 바디층을 패터닝하여 상기 하부 절연막(18) 상에 반도체 바디패턴(23a)을 형성한다. 상기 반도체 바디패턴(23a)은 상 기 구동 게이트 전극(7d')의 상부를 가로지르면서 상기 단결정 반도체 플러그(21a)에 접촉하도록 형성될 수 있다.
도 1 및 도 4를 참조하면, 상기 반도체 바디패턴(23a)을 결정화시킨다. 상기 반도체 바디패턴(23a)의 결정화는 당업계에서 잘 알려진 고상 에피택시얼(solid phase epitaxial; SPE) 기술을 사용하여 실시할 수 있다. 예를 들면, 상기 고상 에피택시얼 기술은 상기 반도체 바디패턴(23a)을 약 500℃ 내지 800℃의 온도에서 진행되는 열처리 공정을 사용하여 실시될 수 있다.
상기 고상 에피택시얼 공정을 실시하는 동안, 상기 단결정 반도체 플러그(21a)는 씨드(seed) 역할을 한다. 즉, 상기 고상 에피택시얼 공정을 실시하는 동안 상기 반도체 바디패턴(23a)은 상기 단결정 반도체 플러그(21a)와 동일한 결정 구조를 갖는 상기 단결정 반도체 바디패턴(23a')으로 변화된다(converted). 예를 들면, 상기 단결정 반도체 플러그(21a)가 단결정 실리콘 플러그이고 상기 반도체 바디패턴(23a)이 비정질 실리콘 패턴 또는 다결정 실리콘 패턴인 경우에, 상기 비정질 실리콘 패턴 또는 상기 다결정 실리콘 패턴은 상기 고상 에피택시얼 기술에 의해 단결정 실리콘 패턴들로 변환된다.
상기 반도체 바디패턴(23a)의 결정화는 상기 반도체 바디층을 패터닝하기 전에 실시될 수도 있다. 그러나, 상기 반도체 바디층을 패터닝하기 전에 상기 결정화 공정을 실시하면, 후속공정에서 형성되는 부하 박막 트랜지스터들의 채널 영역들에 결정 입계들(grain boundaries)이 형성될 수 있다. 이 경우에, 상기 부하 박막 트랜지스터들의 전기적 특성이 현저히 저하되고, 상기 반도체기판(1)의 전체에 걸쳐 서 형성되는 모든 부하 박막 트랜지스터들이 불균일한 전기적 특성을 보일 수 있다. 따라서, 상기 결정화 공정은 상기 반도체 바디층을 패터닝한 후에 실시되는 것이 바람직하다.
한편, 상기 단결정 반도체 바디패턴(23a')은 여러 가지의 다른 방법들을 사용하여 형성될 수 있다. 예를 들면, 상기 단결정 반도체 바디패턴(23a')은 상기 고상 에피택시얼 기술 대신에 다마신 기술 및 선택적 에피택시얼 기술을 사용하여 형성될 수도 있다. 즉, 상기 단결정 반도체 바디패턴(23a')은 상기 하부 절연막(18) 상에 상기 단결정 반도체 플러그(21a)를 노출시키는 개구부를 갖는 몰딩막(도시하지 않음)을 형성하고, 상기 단결정 반도체 플러그(21a)를 씨드로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 개구부를 채우는 단결정 반도체층을 형성하고, 상기 단결정 반도체층을 화학기계적 연마 기술을 사용하여 평탄화시킴으로써 형성될 수 있다.
계속해서, 상기 단결정 반도체 바디패턴(23a')의 표면 상에 게이트 절연막(25)을 형성한다. 상기 게이트 절연막(25)을 갖는 반도체기판의 전면 상에 게이트 도전막을 형성한다. 상기 게이트 도전막은 다결정 실리콘막으로 형성할 수 있다. 상기 게이트 도전막을 패터닝하여 상기 단결정 반도체 바디패턴(23a')의 상부를 가로지르는 부하 게이트 전극(27a)을 형성한다. 상기 부하 게이트 전극(27a)을 형성하는 동안, 상기 단결정 반도체 플러그(21a) 상의 상기 단결정 반도체 바디패턴(23a')과 중첩하거나 인접하도록 제2 부하 게이트 전극(27b)이 형성될 수 있다. 상기 제2 부하 게이트 전극(27b)은 제2 부하 트랜지스터(도 1의 TL2)의 게이트 전극 에 해당한다.
상기 부하 게이트 전극들(27a, 27b)을 이온주입 마스크들로 사용하여 상기 단결정 반도체 바디패턴(23a') 내로 P형 불순물 이온들을 주입하여 P형 엘디디 영역들(29)을 형성한다. 이어서, 상기 부하 게이트 전극들(27a, 27b)의 측벽들 상에 게이트 스페이서들(31)을 형성한다. 상기 부하 게이트 전극들(27a, 27b) 및 상기 게이트 스페이서들(31)을 이온주입 마스크들로 사용하여 상기 단결정 반도체 바디패턴(23a') 내로 P형 불순물 이온들을 주입한다. 그 결과, 상기 부하 게이트 전극(27a)에 인접하고 상기 단결정 반도체 플러그(21a) 상의 상기 단결정 반도체 바디패턴(23a) 내에 드레인 영역(33d')이 형성되고, 상기 부하 게이트 전극(27a)에 인접하고 상기 드레인 영역(33d')의 반대편에 위치하는 상기 단결정 반도체 바디패턴(23a) 내에 소오스 영역(33s')이 형성된다. 결과적으로, 상기 단결정 반도체 바디패턴(23a')에 제1 부하 트랜지스터(도 1의 TL1)가 형성된다. 상기 부하 게이트 전극들(27a, 27b)은 P형 다결정 실리콘 패턴들일 수 있다.
상기 제1 부하 트랜지스터(TL1)를 갖는 기판의 전면 상에 상부 절연막(38)을 형성한다. 상기 상부 절연막(38)은 상부 식각저지막(35) 및 상기 상부 식각저지막(35)에 대하여 식각 선택비를 갖는 상부 층간절연막을 차례로 적층시키어 형성할 수 있다. 상기 상부 식각저지막(35)이 실리콘 질화막으로 형성되는 경우에, 상기 상부 층간절연막(37)은 실리콘 산화막으로 형성할 수 있다. 상기 상부 식각저지막(35)을 형성하는 공정은 생략될 수 있다. 이 경우에, 상기 상부 절연막(38)은 상기 상부 층간절연막(37) 만으로 형성된다.
상기 상부 절연막(38) 상에 마스크 패턴(MK)을 형성한다. 상기 마스크 패턴(MK)는 하드 마스크막 또는 포토레지스트막으로 형성할 수 있다. 상기 하드 마스크막은 실리콘 산질화막과 같은 절연막으로 형성할 수 있다. 상기 마스크 패턴(MK)은 상기 제1 부하 트랜지스터(TL1)의 상기 드레인 영역(33d') 상부에 위치하는 제1 개구부(M1) 및 상기 주변 불순물 영역(13p) 상부에 위치하는 제2 개구부(M2)를 갖도록 형성될 수 있다. 이에 더하여, 상기 마스크 패턴(MK)은 상기 접지 불순물 영역(13s')의 상부에 위치하는 제3 개구부(M3) 및 상기 비트라인 불순물 영역(13d')의 상부에 위치하는 제4 개구부(M4)를 갖도록 형성될 수 있다.
도 1 및 도 5를 참조하면, 상기 마스크 패턴(MK)을 식각 마스크로 사용하여 상기 상부 절연막(38)을 식각하여 상기 드레인 영역(33d') 및 상기 제2 부하 게이트 전극(27b)을 노출시키는 예비 상부 노드 콘택홀(39n')을 형성한다. 상기 예비 상부 노드 콘택홀(39n')을 형성하는 동안, 상기 주변 불순물 영역(13p) 상부에 상기 하부 절연막(18)을 노출시키는 예비 금속 콘택홀(39p')이 형성될 수 있다. 이에 더하여, 상기 예비 상부 노드 콘택홀(39n')을 형성하는 동안, 상기 접지 불순물 영역(13s') 및 상기 비트라인 불순물 영역(13d') 상부에 각각 상기 하부 절연막(18)을 노출시키는 예비 접지 콘택홀(39s') 및 예비 비트라인 콘택홀(39b')이 형성될 수 있다. 상기 상부 절연막(38)이 상기 상부 식각저지막(35)을 포함하도록 형성되는 경우에, 상기 예비 상부 노드 콘택홀(39n')을 형성하는 동안 금속 콘택홀(39p'), 상기 예비 접지 콘택홀(39s') 및 상기 예비 비트라인 콘택홀(39b')에 의해 노출되는 상기 하부 절연막(18)이 과도식각되는 것을 방지할 수 있다.
도 1 및 도 6을 참조하면, 상기 노출된 드레인 영역(33d') 및 상기 단결정 반도체 플러그(21a)를 연속적으로 식각하여 상기 노드 불순물 영역(13n') 상에 리세스된 단결정 반도체 플러그(21a')를 제공하는 최종 상부 노드 콘택홀(39n")을 형성한다. 상기 최종 상부 노드 콘택홀(39n")을 형성하는 동안 상기 주변 불순물 영역(13p), 상기 접지 불순물 영역(13s') 및 상기 비트라인 불순물 영역(13d')이 노출되는 것을 방지할 수 있다. 이는, 상기 하부 절연막(18)이 상기 드레인 영역(33d') 및 상기 단결정 반도체 플러그(21a)에 대하여 식각 선택비를 갖기 때문이다.
계속해서, 상기 리세스된 단결정 반도체 플러그(21a')를 선택적으로 도우핑시킨다. 상기 리세스된 단결정 반도체 플러그(21a')를 선택적으로 도우핑시키는 것은 이온주입 공정을 사용하여 실시할 수 있다. 이 경우에, 상기 최종 상부 노드 콘택홀(39n")을 통하여 상기 리세스된 단결정 반도체 플러그(21a') 내로 불순물 이온들(IMP)이 선택적으로 주입될 수 있다. 상기 불순물 이온들(IMP)은 상기 노드 불순물 영역(13n')과 동일한 도전형을 갖는 것이 바람직하다. 상기 불순물 이온들(IMP)이 상기 리세스된 단결정 반도체 플러그(21a') 내로 주입되는 동안, 상기 주변 불순물 영역(13p), 상기 접지 불순물 영역(13s') 및 상기 비트라인 불순물 영역(13d') 상의 상기 노출된 하부 절연막(18)은 이온주입 마스크의 역할을 한다.
도 1 및 도 7을 참조하면, 상기 리세스된 단결정 반도체 플러그(21a')를 도우핑시킨 후에, 상기 마스크 패턴(MK)을 식각 마스크로 사용하여 상기 하부 절연막(18)을 식각한다. 그 결과, 상기 주변 불순물 영역(13p), 상기 접지 불순물 영역 (13s') 및 상기 비트라인 불순물 영역(13d')을 각각 노출시키는 최종 금속 콘택홀(39p"), 최종 접지 콘택홀(39s") 및 최종 비트라인 콘택홀(39b")이 형성된다. 상기 최종 금속 콘택홀(39p"), 최종 접지 콘택홀(39s") 및 최종 비트라인 콘택홀(39b")이 형성되는 동안, 상기 도우프트 단결정 반도체 플러그(21a')가 식각되는 것을 방지할 수 있다. 이는, 상기 도우프트 단결정 반도체 플러그(21a')가 상기 하부 절연막(18)에 대하여 식각 선택비를 갖기 때문이다.
도 1 및 도 8을 참조하면, 상기 마스크 패턴(MK)이 포토레지스트 패턴인 경우에, 상기 마스크 패턴(MK)을 제거한 후에 상기 최종 금속 콘택홀(39p"), 최종 접지 콘택홀(39s") 및 최종 비트라인 콘택홀(39b")을 갖는 기판 상에 노드 금속막을 형성한다. 그러나, 상기 마스크 패턴(MK)이 실리콘 산질화막과 같은 절연막으로 형성된 하드 마스크 패턴인 경우에, 상기 노드 금속막은 상기 마스크 패턴(MK)의 제거 없이 상기 최종 금속 콘택홀(39p"), 최종 접지 콘택홀(39s") 및 최종 비트라인 콘택홀(39b")을 갖는 기판 상에 형성될 수 있다. 상기 노드 금속막은 N형의 도전체 및 P형의 도전체 모두에 대하여 저항성 접촉(ohmic contact)을 갖는 금속막으로 형성한다. 예를 들면, 상기 노드 금속막은 텅스텐막으로 형성할 수 있다. 이와는 달리, 상기 노드 금속막은 장벽 금속막 및 배선 금속막을 차례로 적층시키어 형성할 수 있다. 이 경우에, 상기 장벽 금속막은 타이타늄 질화막으로 형성할 수 있고, 상기 배선 금속막은 텅스텐막으로 형성할 수 있다.
상기 노드 금속막을 평탄화시키어 상기 최종 상부 노드 콘택홀(39n"), 상기 최종 금속 콘택홀(39p"), 상기 최종 접지 콘택홀(39s") 및 상기 최종 비트라인 콘 택홀(39b") 내에 각각 노드 금속 플러그(44n), 금속 콘택 플러그(44p), 접지 콘택 플러그(44s) 및 비트라인 콘택 플러그(44b)를 형성한다. 상기 노드 금속막이 상기 장벽 금속막 및 배선 금속막을 차례로 적층시키어 형성되는 경우에, 상기 노드 금속 플러그(44n), 금속 콘택 플러그(44p), 접지 콘택 플러그(44s) 및 비트라인 콘택 플러그(44b)의 각각은 장벽 금속막 패턴(41) 및 상기 장벽 금속막 패턴(41)에 의해 둘러싸여진 금속 플러그(43)를 갖도록 형성된다.
상술한 바와 같이 상기 마스크 패턴(MK)을 제거한 후에 상기 노드 금속막을 형성한 경우에, 상기 노드 금속막의 평탄화는 상기 상부 절연막(38)이 노출될 때까지 실시할 수 있다. 이에 반하여, 상기 마스크 패턴(MK)이 실리콘 산질화막으로 형성된 하드 마스크 패턴인 경우에, 상기 노드 금속막은 상기 마스크 패턴(MK)이 노출될 때까지 평탄화되어 예비 플러그들을 형성한다. 상기 노출된 마스크 패턴(MK)은 에치백 공정을 사용하여 제거될 수 있다. 이 경우에, 상기 예비 플러그들의 상부영역들이 상대적으로 돌출될 수 있다. 상기 예비 플러그들의 돌출부들(protrusions)은 화학기계적 연마 기술을 사용하여 제거될 수 있다. 그 결과, 도 8에 보여진 상기 노드 금속 플러그(44n), 금속 콘택 플러그(44p), 접지 콘택 플러그(44s) 및 비트라인 콘택 플러그(44b)가 형성된다.
본 발명은 상술한 실시예들에 한정되지 않고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수 있다. 예를 들면, 본 발명은 구동 트랜지스터, 상기 구동 트랜지스터 상에 적층된 부하 박막 트랜지스터 및 상기 부하 박막 트랜지스터 상에 적층된 전송 박막 트랜지스터를 갖는 3차원적인 에스램 셀을 채택하는 반도체 소자의 노드 콘택 구조체의 제조에도 적용될 수 있다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 노드 불순물 영역을 씨드로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 하부 절연막을 관통하는 진성 단결정 반도체 플러그를 형성하고, 상기 진성 단결정 반도체 플러그를 씨드로 사용하여 상기 하부 절연막 상에 단결정 반도체 바디패턴을 형성한다. 상기 단결정 반도체 바디패턴에 박막 트랜지스터를 형성하고, 상기 박막 트랜지스터의 드레인 영역 및 상기 단결정 반도체 플러그를 식각하여 상기 노드 불순물 영역 상에 리세스된 단결정 반도체 플러그를 형성한다. 이 경우에, 상기 노드 불순물 영역과 다른 도전형을 갖는 주변 불순물 영역 상에 상기 하부 절연막이 잔존한다. 따라서, 상기 리세스된 단결정 반도체 플러그를 상기 노드 불순물 영역과 동일한 도전형의 불순물들을 사용하여 도우핑시킬 때 상기 주변 불순물 영역이 카운터 도우핑되는 것을 방지할 수 있다. 결과적으로, 저항성 접촉을 갖는 노드 콘택 구조체와 아울러서 단결정 박막 트랜지스터를 요구하는 고성능 반도체소자를 형성할 수 있다.

Claims (33)

  1. 반도체기판의 소정영역에 제1 도전형의 하부 불순물 영역을 형성하는 것과,
    상기 하부 불순물 영역을 갖는 기판 상에 하부 절연막을 형성하는 것과,
    상기 하부 절연막을 관통하여 상기 하부 불순물 영역에 접촉하는 단결정 반도체 플러그를 형성하는 것과,
    상기 하부 절연막 상에 단결정 반도체 바디패턴을 형성하되, 상기 단결정 반도체 바디패턴은 상기 단결정 반도체 플러그를 덮도록 형성되고,
    상기 단결정 반도체 플러그 상의 상기 단결정 반도체 바디패턴 내에 제2 도전형의 상부 불순물 영역을 형성하는 것과,
    상기 상부 불순물 영역을 갖는 기판 상에 상부 절연막을 형성하는 것과,
    상기 상부 절연막, 상기 상부 불순물 영역 및 상기 단결정 반도체 플러그를 식각하여 상기 하부 불순물 영역 상에 리세스된 단결정 반도체 플러그를 제공하는 상부 노드 콘택홀을 형성하는 것과,
    상기 리세스된 단결정 반도체 플러그를 선택적으로 도우핑시키어 상기 제1 도전형을 갖는 도우프트 반도체 플러그를 형성하는 것과,
    상기 최종 상부 노드 콘택홀 내에 상기 도우프트 반도체 플러그와 접촉하는 노드 금속 플러그를 형성하는 것을 포함하는 노드 콘택 구조체 형성방법.
  2. 제 1 항에 있어서,
    상기 반도체기판은 단결정 반도체기판인 것을 특징으로 하는 노드 콘택 구조체 형성방법.
  3. 제 1 항에 있어서,
    상기 제1 도전형은 N형이고 상기 제2 도전형은 P형인 것을 특징으로 하는 노드 콘택 구조체 형성방법.
  4. 제 1 항에 있어서,
    상기 하부 절연막은 하부 식각저지막 및 상기 하부 식각저지막에 대하여 식각 선택비를 갖는 하부 층간절연막을 차례로 적층시키어 형성하는 것을 특징으로 하는 노드 콘택 구조체 형성방법.
  5. 제 1 항에 있어서,
    상기 단결정 반도체 플러그는 진성 단결정 반도체 플러그인 것을 특징으로 하는 노드 콘택 구조체 형성방법.
  6. 제 5 항에 있어서, 상기 진성 단결정 반도체 플러그를 형성하는 것은
    상기 하부 절연막을 패터닝하여 상기 하부 불순물 영역을 노출시키는 하부 노드 콘택홀을 형성하는 것과,
    상기 하부 불순물 영역을 씨드(seed)로 채택하는 선택적 에피택시얼 성장 기 술을 사용하여 상기 하부 노드 콘택홀 내에 진성 단결정 반도체층을 성장시키는 것을 포함하는 것을 특징으로 하는 노드 콘택 구조체 형성방법.
  7. 제 1 항에 있어서, 상기 단결정 반도체 바디패턴을 형성하는 것은
    상기 단결정 반도체 플러그를 갖는 기판 상에 반도체 바디층을 형성하는 것과,
    상기 반도체 바디층을 패터닝하여 상기 단결정 반도체 플러그를 덮는 반도체 바디패턴을 형성하는 것과,
    상기 단결정 반도체 플러그를 씨드로 채택하는 고상 에피택시얼 기술을 사용하여 상기 반도체 바디패턴을 결정화시키는 것을 포함하는 것을 특징으로 하는 노드 콘택 구조체 형성방법.
  8. 제 1 항에 있어서,
    상기 상부 절연막은 상부 식각저지막 및 상기 상부 식각저지막에 대하여 식각 선택비를 갖는 상부 층간절연막을 차례로 적층시키어 형성하는 것을 특징으로 하는 노드 콘택 구조체 형성방법.
  9. 제 1 항에 있어서, 상기 리세스된 단결정 반도체 플러그를 선택적으로 도우핑시키는 것은 이온주입 기술을 사용하여 실시하는 것을 특징으로 하는 노드 콘택 구조체 형성방법.
  10. 제 1 항에 있어서, 상기 노드 금속 플러그를 형성하는 것은
    상기 도우프트 반도체 플러그를 갖는 기판 상에 노드 금속막을 형성하는 것과,
    상기 노드 금속막을 평탄화시키는 것을 포함하는 것을 특징으로 하는 노드 콘택 구조체 형성방법.
  11. 제 10 항에 있어서,
    상기 노드 금속막은 상기 제1 도전형의 상기 도우프트 반도체 플러그 및 상기 제2 도전형의 상기 상부 불순물 영역 모두에 대하여 저항성 접촉(ohmic contact)을 갖는 금속막으로 형성하는 것을 특징으로 하는 노드 콘택 구조체 형성방법.
  12. 제1 및 제2 영역들을 갖는 단결정 반도체기판의 소정영역에 소자분리막을 형성하여 상기 제1 및 제2 영역들 내에 각각 제1 및 제2 활성영역들을 한정하는 것과,
    상기 제1 및 제2 활성영역들에 각각 제1 및 제2 하부 불순물 영역들을 형성하되, 상기 제1 하부 불순물 영역은 제1 도전형을 갖고 상기 제2 하부 불순물 영역은 상기 제1 도전형 또는 상기 제1 도전형과 다른 제2 도전형을 갖고,
    상기 하부 불순물 영역들을 갖는 기판 상에 하부 절연막을 형성하는 것과,
    상기 하부 절연막을 관통하여 상기 제1 하부 불순물 영역에 접촉하는 진성 단결정 반도체 플러그를 형성하는 것과,
    상기 제1 영역 내의 상기 하부 절연막 상에 단결정 반도체 바디패턴을 형성하되, 상기 단결정 반도체 바디패턴은 상기 진성 단결정 반도체 플러그를 덮도록 형성되고,
    상기 진성 단결정 반도체 플러그 상의 상기 단결정 반도체 바디패턴 내에 상기 제2 도전형을 갖는 상부 불순물 영역을 형성하는 것과,
    상기 상부 불순물 영역을 갖는 기판 상에 상부 절연막을 형성하는 것과,
    상기 상부 절연막을 패터닝하여 상기 상부 불순물 영역을 노출시키는 예비 상부 노드 콘택홀 및 상기 제2 하부 불순물 영역 상의 상기 하부 절연막을 노출시키는 예비 금속 콘택홀을 형성하는 것과,
    상기 노출된 상부 불순물 영역 및 상기 진성 단결정 반도체 플러그를 연속적으로 식각하여 상기 제1 하부 불순물 영역 상에 리세스된 진성 단결정 반도체 플러그를 제공하는 최종 상부 노드 콘택홀을 형성하는 것과,
    상기 리세스된 진성 단결정 반도체 플러그를 선택적으로 도우핑시키어 상기 제1 도전형을 갖는 도우프트 반도체 플러그를 형성하는 것과,
    상기 도우프트 반도체 플러그를 갖는 기판의 상기 제2 영역 내의 상기 노출된 하부 절연막을 식각하여 상기 제2 하부 불순물 영역을 노출시키는 최종 금속 콘택홀을 형성하는 것을 포함하는 반도체소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 제1 도전형은 N형이고 상기 제2 도전형은 P형인 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 하부 절연막은 하부 식각저지막 및 상기 하부 식각저지막에 대하여 식각 선택비를 갖는 하부 층간절연막을 차례로 적층시키어 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  15. 제 12 항에 있어서, 상기 진성 단결정 반도체 플러그를 형성하는 것은
    상기 하부 절연막을 패터닝하여 상기 제1 하부 불순물 영역을 노출시키는 하부 노드 콘택홀을 형성하는 것과,
    상기 제1 하부 불순물 영역을 씨드(seed)로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 상기 하부 노드 콘택홀 내에 진성 단결정 반도체층을 성장시키는 것을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  16. 제 12 항에 있어서, 상기 단결정 반도체 바디패턴을 형성하는 것은
    상기 단결정 반도체 플러그를 갖는 기판 상에 반도체 바디층을 형성하는 것과,
    상기 반도체 바디층을 패터닝하여 상기 진성 단결정 반도체 플러그를 덮는 반도체 바디패턴을 형성하는 것과,
    상기 진성 단결정 반도체 플러그를 씨드로 채택하는 고상 에피택시얼 기술을 사용하여 상기 반도체 바디패턴을 결정화시키는 것을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  17. 제 12 항에 있어서,
    상기 제1 활성영역의 상부를 가로지르는 절연된 하부 게이트 전극을 형성하는 것과,
    상기 단결정 반도체 바디패턴의 상부를 가로지르는 절연된 상부 게이트 전극을 형성하는 것을 더 포함하되, 상기 제1 하부 불순물 영역은 상기 하부 게이트 전극을 이온주입 마스크로 사용하여 상기 제1 활성영역 내로 상기 제1 도전형의 불순물 이온들을 주입함으로써 형성되고 상기 상부 불순물 영역은 상기 상부 게이트 전극을 이온주입 마스크로 사용하여 상기 단결정 반도체 바디패턴 내로 상기 제2 도전형의 불순물 이온들을 주입함으로써 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  18. 제 12 항에 있어서,
    상기 상부 절연막은 상부 식각저지막 및 상기 상부 식각저지막에 대하여 식각 선택비를 갖는 상부 층간절연막을 차례로 적층시키어 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  19. 제 12 항에 있어서,
    상기 리세스된 진성 단결정 반도체 플러그를 선택적으로 도우핑시키는 것은 이온주입 기술을 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  20. 제 12 항에 있어서,
    상기 최종 금속 콘택홀을 갖는 기판 상에 노드 금속막을 형성하는 것과,
    상기 노드 금속막을 평탄화시키어 상기 최종 상부 노드 콘택홀 및 상기 최종 금속 콘택홀 내에 각각 노드 금속 플러그 및 금속 콘택 플러그를 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 노드 금속막은 상기 제1 도전형의 상기 도우프트 반도체 플러그 및 상기 제2 도전형의 상기 상부 불순물 영역 모두에 대하여 저항성 접촉(ohmic contact)을 갖는 금속막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  22. 셀 어레이 영역 및 주변회로 영역을 갖는 단결정 반도체기판의 소정영역에 소자분리막을 형성하여 상기 셀 어레이 영역 및 상기 주변회로 영역 내에 각각 셀 활성영역 및 주변 활성영역을 한정하는 것과,
    상기 셀 활성영역에 구동 트랜지스터를 형성하되, 상기 구동 트랜지스터는 상기 셀 활성영역 내에 서로 이격된 N형의 접지 불순물 영역 및 N형의 노드 불순물 영역과 아울러서 상기 접지 불순물 영역 및 상기 노드 불순물 영역 사이의 채널 영역 상부를 가로지르는 구동 게이트 전극을 갖도록 형성되고,
    상기 주변 활성영역에 주변 불순물 영역을 형성하는 것과,
    상기 주변 불순물 영역 및 상기 구동 트랜지스터를 갖는 기판 상에 하부 절연막을 형성하는 것과,
    상기 하부 절연막을 관통하여 상기 노드 불순물 영역에 접촉하는 단결정 반도체 플러그를 형성하는 것과,
    상기 하부 절연막 상에 단결정 반도체 바디패턴을 형성하되, 상기 단결정 반도체 바디패턴은 상기 단결정 반도체 플러그를 덮도록 형성되고,
    상기 단결정 반도체 바디패턴에 부하 트랜지스터를 형성하되, 상기 부하 트랜지스터는 상기 단결정 반도체 바디패턴 내에 서로 이격된 P형의 소오스 영역 및 P형의 드레인 영역과 아울러서 상기 소오스 영역 및 상기 드레인 영역 사이의 채널 영역의 상부를 가로지르는 부하 게이트 전극을 갖도록 형성되고, 상기 드레인 영역은 상기 단결정 반도체 플러그 상에 형성되고,
    상기 부하 트랜지스터를 갖는 기판 상에 상부 절연막을 형성하는 것과,
    상기 상부 절연막을 패터닝하여 상기 드레인 영역을 노출시키는 예비 상부 노드 콘택홀 및 상기 주변 불순물 영역 상의 상기 하부 절연막을 노출시키는 예비 금속 콘택홀을 형성하는 것과,
    상기 노출된 드레인 영역 및 상기 단결정 반도체 플러그를 연속적으로 식각 하여 상기 노드 불순물 영역 상에 리세스된 단결정 반도체 플러그를 제공하는 최종 상부 노드 콘택홀을 형성하는 것과,
    상기 리세스된 단결정 반도체 플러그를 선택적으로 도우핑시키어 N형의 도우프트 반도체 플러그를 형성하는 것과,
    상기 N형의 도우프트 반도체 플러그를 갖는 기판의 상기 주변회로 영역 내의 상기 노출된 하부 절연막을 식각하여 상기 주변 불순물 영역을 노출시키는 최종 금속 콘택홀을 형성하는 것을 포함하는 씨모스 에스램 소자의 제조방법.
  23. 제 22 항에 있어서,
    상기 주변 불순물 영역은 N형 불순물 영역 또는 P형 불순물 영역인 것을 특징으로 하는 씨모스 에스램 소자의 제조방법.
  24. 제 22 항에 있어서,
    상기 구동 트랜지스터를 형성하는 동안 상기 셀 활성영역에 상기 노드 불순물 영역을 공유하는 전송 트랜지스터를 형성하는 것을 더 포함하는 것을 특징으로 하는 씨모스 에스램 소자의 제조방법.
  25. 제 22 항에 있어서,
    상기 부하 트랜지스터를 형성하는 동안 상기 드레인 영역에 인접한 제2 부하 게이트 전극을 형성하는 것을 더 포함하되, 상기 예비 상부 노드 콘택홀은 상기 드 레인 영역과 아울러서 상기 제2 부하 게이트 전극을 노출시키도록 형성되는 것을 특징으로 하는 씨모스 에스램 소자의 제조방법.
  26. 제 22 항에 있어서,
    상기 하부 절연막은 하부 식각저지막 및 상기 하부 식각저지막에 대하여 식각 선택비를 갖는 하부 층간절연막을 차례로 적층시키어 형성하는 것을 특징으로 하는 씨모스 에스램 소자의 제조방법.
  27. 제 22 항에 있어서,
    상기 단결정 반도체 플러그는 진성 단결정 반도체 플러그인 것을 특징으로 하는 씨모스 에스램 소자의 제조방법.
  28. 제 27 항에 있어서, 상기 진성 단결정 반도체 플러그를 형성하는 것은
    상기 하부 절연막을 패터닝하여 상기 노드 불순물 영역을 노출시키는 하부 노드 콘택홀을 형성하는 것과,
    상기 노출된 노드 불순물 영역을 씨드(seed)로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 상기 하부 노드 콘택홀 내에 진성 단결정 반도체층을 성장시키는 것을 포함하는 것을 특징으로 하는 씨모스 에스램 소자의 제조방법.
  29. 제 22 항에 있어서, 상기 단결정 반도체 바디패턴을 형성하는 것은
    상기 단결정 반도체 플러그를 갖는 기판 상에 반도체 바디층을 형성하되, 상기 반도체 바디층은 비정질 반도체층 또는 다결정 반도체층으로 형성하고,
    상기 반도체 바디층을 패터닝하여 상기 단결정 반도체 플러그를 덮는 반도체 바디패턴을 형성하는 것과,
    상기 단결정 반도체 플러그를 씨드로 채택하는 고상 에피택시얼 기술을 사용하여 상기 반도체 바디패턴을 결정화시키는 것을 포함하는 것을 특징으로 하는 씨모스 에스램 소자의 제조방법.
  30. 제 22 항에 있어서,
    상기 상부 절연막은 상부 식각저지막 및 상기 상부 식각저지막에 대하여 식각 선택비를 갖는 상부 층간절연막을 차례로 적층시키어 형성하는 것을 특징으로 하는 씨모스 에스램 소자의 제조방법.
  31. 제 22 항에 있어서,
    상기 리세스된 단결정 반도체 플러그를 선택적으로 도우핑시키는 것은 이온주입 기술을 사용하여 실시하는 것을 특징으로 하는 씨모스 에스램 소자의 제조방법.
  32. 제 22 항에 있어서,
    상기 최종 금속 콘택홀을 갖는 기판 상에 노드 금속막을 형성하는 것과,
    상기 노드 금속막을 평탄화시키어 상기 최종 상부 노드 콘택홀 및 상기 최종 금속 콘택홀 내에 각각 노드 금속 플러그 및 금속 콘택 플러그를 형성하는 것을 더 포함하는 것을 특징으로 하는 씨모스 에스램 소자의 제조방법.
  33. 제 32 항에 있어서,
    상기 노드 금속막은 상기 N형의 도우프트 반도체 플러그 및 상기 P형의 드레인 영역 모두에 대하여 저항성 접촉(ohmic contact)을 갖는 금속막으로 형성하는 것을 특징으로 하는 씨모스 에스램 소자의 제조방법.
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