KR100663349B1 - 선택적 에피택시얼 성장 기술 및 부분 평탄화 기술을사용하여 박막 트랜지스터들을 갖는 반도체 집적회로를제조하는 방법들 및 그에 의해 제조된 반도체 집적회로들 - Google Patents

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Abstract

선택적 에피택시얼 성장 기술 및 부분 평탄화 기술을 사용하여 박막 트랜지스터들을 갖는 반도체 집적회로를 제조하는 방법들 및 그에 의해 제조된 반도체 집적회로들을 제공한다. 상기 방법들은 단결정 반도체 기판 상에 층간절연층을 형성하는 것을 구비한다. 상기 층간절연층을 관통하는 단결정 반도체 플러그를 형성하고, 상기 단결정 반도체 플러그와 접촉하면서 상기 층간절연층을 덮는 단결정 반도체 에피택시얼 패턴을 형성한다. 상기 단결정 반도체 에피택시얼 패턴을 부분 평탄화시키어(partially planarizing) 상기 층간절연층 상에 반도체 바디층을 형성하고, 상기 반도체 바디층을 패터닝하여 반도체 바디를 형성한다. 그 결과, 상기 반도체 바디는 적어도 상기 단결정 반도체 에피택시얼 패턴의 일 부분을 구비하도록 형성되어 우수한 단결정 구조(excellent single crystalline structure)를 갖는다.

Description

선택적 에피택시얼 성장 기술 및 부분 평탄화 기술을 사용하여 박막 트랜지스터들을 갖는 반도체 집적회로를 제조하는 방법들 및 그에 의해 제조된 반도체 집적회로들{Methods of fabricating a semiconductor integrated circuit with thin film transistors using a selective epitaxial growth technique and a partial planarization technique and semiconductor integrated circuits fabricated thereby}
도 1은 씨모스 에스램 셀(CMOS SRAM cell)의 전형적인(exemplary) 등가회로도이다.
도 2는 본 발명의 실시예들에 따라 제조된 박막 트랜지스터들을 채택하는 씨모스 에스램 셀들의 평면도이다.
도 3a 내지 도 8a는 본 발명의 실시예들에 따른 박막 트랜지스터들을 채택하는 씨모스 에스램 셀들의 제조방법들을 설명하기 위하여 도 2의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도 3b 내지 도 8b는 본 발명의 실시예들에 따른 박막 트랜지스터들을 채택하는 씨모스 에스램 셀들의 제조방법들을 설명하기 위하여 도 2의 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
도 9a 내지 도 11a는 본 발명의 다른 실시예들에 따른 박막 트랜지스터들을 채택하는 씨모스 에스램 셀들의 제조방법들을 설명하기 위하여 도 2의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도 9b 내지 도 11b는 본 발명의 다른 실시예들에 따른 박막 트랜지스터들을 채택하는 씨모스 에스램 셀들의 제조방법들을 설명하기 위하여 도 2의 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
도 12는 본 발명의 실시예들에 따른 박막 트랜지스터들을 채택하는 또 다른 씨모스 에스램 셀들의 하프 셀을 도시한 단면도이다.
본 발명은 반도체 집적회로의 제조방법들 및 그에 의해 제조된 반도체 집적회로들에 관한 것으로, 특히 선택적 에피택시얼 성장 기술 및 부분 평탄화 기술을 사용하여 박막 트랜지스터들을 갖는 반도체 집적회로를 제조하는 방법들 및 그에 의해 제조된 반도체 집적회로들에 관한 것이다.
반도체 집적회로들은 모스 트랜지스터들과 같은 개별소자들을 스위칭 소자들로 널리 채택하고 있다. 상기 모스 트랜지스터들의 대부분은 반도체 기판에 직접 형성된다. 즉, 상기 모스 트랜지스터들은 상기 반도체 기판 내에 채널 영역들 및 소오스/드레인 영역들을 갖도록 형성된다. 이 경우에, 상기 모스 트랜지스터들은 벌크 모스 트랜지스터들이라고 언급될 수 있다.
상기 반도체 집적회로들이 상기 벌크 모스 트랜지스터들을 채택하는 경우에, 상기 반도체 집적회로들의 집적도를 개선시키는 데 한계가 있다. 특히, 상기 반도체 집적회로들이 N채널 벌크 모스 트랜지스터들 및 P채널 벌크 모스 트랜지스터들로 구성되는 씨모스 회로들(complementary metal-oxide-semiconductor circuits; CMOS circuits)이라면, 상기 반도체 집적회로들의 집적도를 개선시키기가 더욱 어렵다. 이는, 상기 씨모스 회로에서 발생하는 래치업 현상(latch-up phenomenon)에 기인하기 때문이다.
최근에, 상기 반도체 집적회로들의 집적도는 물론 상기 래치업 현상을 해결하기 위하여 상기 반도체 기판 상에 적층되는 박막 트랜지스터들이 널리 채택되고 있다. 예를 들면, 상기 박막 트랜지스터들은 에스램의 단위 셀에 사용되고 있다. 상기 에스램은 디램에 비하여 낮은 전력소모 및 빠른 동작속도를 보인다는 장점들을 갖는다. 따라서, 상기 에스램은 컴퓨터의 캐쉬 메모리소자(cache memory device) 또는 휴대용 전자제품(portable appliance)으로서 널리 사용되고 있다.
상기 에스램 셀은 크게 두가지로 분류된다. 그 하나는 고저항을 부하소자(load device)로 채택하는 고저항 에스램 셀(high load resistor SRAM cell)이고, 다른 하나는 PMOS 트랜지스터를 부하소자로 채택하는 씨모스 에스램 셀이다. 상기 씨모스 에스램 셀은 다시 두 가지로 분류된다. 그 하나는 상기 박막 트랜지스터(thin film transistor; TFT)를 부하소자로 채택하는 박막 트랜지스터 에스램 셀이고, 다른 하나는 상기 벌크 모스 트랜지스터(bulk MOS transistor)를 부하소자로 채택하는 벌크 씨모스 에스램 셀(bulk CMOS SRAM cell)이다.
상기 벌크 씨모스 에스램 셀은 상기 박막 트랜지스터 에스램 셀 및 고저항 에스램 셀에 비하여 높은 셀 안정성(high cell stability)을 보인다. 다시 말해서, 상기 벌크 씨모스 에스램 셀은 우수한 저전압 특성(excellent low voltage characteristic) 및 낮은 대기전류(low stand-by current)를 보인다. 이는, 상기 박막 트랜지스터가 일반적으로 폴리실리콘층을 바디층으로 사용하여 제작되는 반면에, 상기 벌크 씨모스 에스램 셀을 구성하는 모든 트랜지스터들은 단결정 실리콘 기판에 형성되기 때문이다. 그러나, 상기 벌크 씨모스 에스램 셀은 상술한 바와 같이 상기 박막 트랜지스터 에스램 셀에 비하여 낮은 집적도(low integration density)와 아울러서 약한 래치업 면역성(weak latch-up immunity)을 보인다. 따라서, 높은 신뢰성을 갖는 고집적 에스램을 구현하기 위해서는 상기 박막 트랜지스터 에스램 셀에 채택되는 부하 트랜지스터의 특성을 지속적으로 개선시키는 것이 요구된다.
한편, 반도체기판 상에 적층된 박막 트랜지스터를 갖는 반도체소자들이 미국특허 제 6,022,766호에 "박막 트랜지스터들을 갖는 반도체 구조체 및 그 제조방법들(Semiconductor structure incorporating thin film transistors and methods for its manufacture)"라는 제목으로 첸 등(Chen et al.)에 의해 개시된 바 있다. 첸 등에 따르면, 단결정 실리콘 기판에 통상의 벌크 모스 트랜지스터가 형성되고, 상기 벌크 모스 트랜지스터의 상부에 박막 트랜지스터가 적층된다. 상기 벌크 모스 트랜지스터의 소오스/드레인 영역들중의 하나는 텅스텐 플러그와 같은 금속 플러그를 통하여 상기 박막 트랜지스터의 소오스/드레인 영역들중의 하나와 전기적으로 접속된다. 따라서, 상기 벌크 모스 트랜지스터 및 상기 박막 트랜지스터가 각각 NMOS 트랜지스터 및 PMOS 트랜지스터인 경우에, 상기 벌크 모스 트랜지스터는 상기 금속 플러그를 통하여 상기 박막 트랜지스터와 저항성 접촉(ohmic contact)을 갖는다.
이에 더하여, 상기 박막 트랜지스터의 바디층은 상기 금속 플러그를 갖는 반도체기판의 전면 상에 비정질 실리콘층을 형성하고 상기 비정질 실리콘층을 열처리 공정을 통하여 결정화시킴으로써 형성된다. 이 경우에, 상기 바디층은 큰 그레인들을 갖는 폴리실리콘층에 해당한다. 즉, 상기 바디층을 완전한 단결정 실리콘층으로 변환(transform)시키는 것이 어렵다. 결과적으로, 상기 박막 트랜지스터를 상기 벌크 모스 트랜지스터에 상응하는 전기적인 특성을 갖도록 형성하기가 어렵다. 따라서, 반도체기판의 상부에 적층되는 박막 트랜지스터의 특성을 향상시키기 위한 방법들이 지속적으로 요구된다.
본 발명이 이루고자 하는 기술적 과제는 반도체 기판 상에 균일한 단결정 반도체 바디를 형성할 수 있는 반도체 집적회로의 제조방법들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 신뢰성 및 집적도를 향상시킬 수 있는 박막 트랜지스터 에스램 셀의 제조방법들을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 균일한 단결정 반도체 바디를 형성하기에 적합한 반도체 집적회로들을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 신뢰성 및 집적도를 향상시키기에 적합한 박막 트랜지스터 에스램 셀들을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 선택적 에피택시얼 성장 기술 및 부분 평탄화 기술을 사용하여 반도체 집적회로를 제조하는 방법들을 제공한다. 상기 반도체 집적회로를 제조하는 방법들은 단결정 반도체 기판 상에 층간절연층을 형성하는 것을 포함한다. 상기 층간절연층을 관통하는 단결정 반도체 플러그 및 상기 층간절연층을 덮는 단결정 반도체 에피택시얼 패턴을 형성한다. 상기 단결정 반도체 에피택시얼 패턴은 상기 단결정 반도체 플러그와 접촉한다. 상기 단결정 반도체 에피택시얼 패턴을 부분 평탄화시키어(partially planarizing) 상기 층간절연층 상에 반도체 바디층을 형성한다. 상기 반도체 바디층을 패터닝하여 반도체 바디를 형성한다.
본 발명의 몇몇 실시예들에서, 상기 단결정 반도체 플러그 및 상기 단결정 반도체 에피택시얼 패턴은 인시투 공정을 사용하여 연속적으로 형성할 수 있다.
다른 실시예들에서, 상기 단결정 반도체 플러그 및 상기 단결정 반도체 에피택시얼 패턴을 형성하는 것은 상기 층간절연층을 패터닝하여 상기 단결정 반도체 기판을 노출시키는 콘택홀을 형성하는 것과, 상기 노출된 단결정 반도체 기판을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 상기 콘택홀을 채우는 도우핑된 단결정 반도체 에피택시얼층을 성장시키는 것과, 상기 도우핑된 단결정 반도체 에피택시얼층을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 상기 도우핑된 단결정 반도체 에피택시얼층 및 상기 층간절연층을 덮는 단결정 반도체 에피택시얼층을 형성하는 것을 포함할 수 있다. 상기 도우핑된 단결정 반도체 에피택시얼층은 평탄화될 수 있고, 상기 평탄화된 단결정 반도체 에피택시 얼층은 세정될 수 있다.
또 다른 실시예들에서, 상기 단결정 반도체 에피택시얼 패턴을 부분 평탄화시키는 것은 화학기계적 연마 기술을 사용하여 실시될 수 있다.
또 다른 실시예들에서, 상기 반도체 바디층을 형성하기 전에 상기 단결정 반도체 에피택시얼 패턴을 갖는 기판 상에 비단결정 반도체층(non-single crystalline semiconductor layer)을 형성할 수 있다. 상기 비단결정 반도체층은 상기 단결정 반도체 에피택시얼 패턴을 씨드층으로 채택하는 고상 에피택시얼 기술을 사용하여 결정화될 수 있다. 이 경우에, 상기 반도체 바디층은 상기 결정화된 반도체층 및 상기 단결정 반도체 에피택시얼 패턴을 연속적으로 부분 평탄화시킴으로써 형성될 수 있다. 상기 비단결정 반도체층은 비정질 반도체층 또는 다결정 반도체층으로 형성할 수 있다.
또 다른 실시예들에서, 상기 반도체 바디층을 형성하기 전에 상기 단결정 반도체 에피택시얼 패턴을 갖는 기판 상에 비단결정 반도체층(non-single crystalline semiconductor layer)을 형성할 수 있고, 상기 반도체 바디층을 패터닝하기 전에 상기 단결정 반도체 에피택시얼 패턴을 씨드층으로 사용하여 고상 에피택시얼 공정을 실시할 수 있다. 이 경우에, 상기 반도체 바디층은 상기 비단결정 반도체층 및 상기 단결정 반도체 에피택시얼 패턴을 연속적으로 부분 평탄화시킴으로써 형성될 수 있고, 상기 부분 평탄화된 비단결정 반도체층(partially planarized non-single crystalline semiconductor layer)은 상기 고상 에피택시얼 공정 동안 결정화될 수 있다.
또 다른 실시예들에서, 상기 반도체 바디에 박막 트랜지스터를 형성할 수 있다. 상기 박막 트랜지스터를 형성하는 것은 상기 반도체 바디의 상부를 가로지르면서 상기 반도체 바디의 양 측벽들을 덮는 게이트 전극을 형성하는 것과, 상기 게이트 전극을 이온주입 마스크로 사용하여 상기 반도체 바디 내에 불순물 이온들을 주입하여 소오스/드레인 영역들을 형성하는 것을 포함할 수 있다.
또 다른 실시예들에서, 상기 층간절연층을 형성하기 전에 상기 단결정 반도체기판의 소정영역에 소자분리층을 형성하여 활성영역을 한정할 수 있고, 상기 활성영역에 벌크 모스 트랜지스터를 형성할 수 있다. 상기 벌크 모스 트랜지스터는 상기 활성영역의 상부를 가로지르는 게이트 전극과 아울러서 상기 게이트 전극의 하부의 채널 영역의 양 옆에 각각 위치하는 소오스 영역 및 드레인 영역을 갖도록 형성될 수 있다. 상기 단결정 반도체 플러그는 상기 벌크 모스 트래지스터의 상기 소오스/드레인 영역들중 적어도 하나에 접촉하도록 형성될 수 있다.
본 발명의 다른 양태에 따르면, 선택적 에피택시얼 성장 기술 및 부분 평탄화 기술을 사용하여 박막 트랜지스터 에스램 셀을 제조하는 방법들을 제공한다. 상기 에스램 셀은 제1 및 제2 하프 셀들로 구성된다. 상기 제1 및 제2 하프 셀들중 어느 하나를 제조하는 방법들은 단결정 반도체기판의 소정영역에 소자분리층을 형성하여 활성영역을 한정하는 것을 포함한다. 상기 활성영역에 구동 트랜지스터를 형성한다. 상기 구동 트랜지스터는 상기 활성영역의 상부를 가로지르는 구동 게이트 전극과 아울러서 상기 구동 게이트 전극의 하부의 채널 영역의 양 옆에 각각 위치하는 소오스 영역 및 드레인 영역을 갖도록 형성된다. 상기 구동 트랜지스터를 갖는 기판 상에 층간절연층을 형성한다. 상기 층간절연층을 관통하는 단결정 반도체 플러그 및 상기 층간절연층을 덮는 단결정 반도체 에피택시얼 패턴을 형성한다. 상기 단결정 반도체 플러그는 상기 구동 트랜지스터의 상기 드레인 영역에 접촉하도록 형성되고, 상기 단결정 반도체 에피택시얼 패턴은 상기 단결정 반도체 플러그와 접촉하도록 형성된다. 상기 단결정 반도체 에피택시얼 패턴을 부분 평탄화시키어 상기 층간절연층 상에 반도체 바디층을 형성한다. 상기 반도체 바디층을 패터닝하여 반도체 바디를 형성한다.
본 발명의 또 다른 양태에 따르면, 균일한 단결정 반도체 바디를 갖는 집적회로들을 제공한다. 상기 집적회로들은 단결정 반도체기판 상에 적층된 층간절연층을 포함한다. 상기 층간절연층을 관통하는 단결정 반도체 플러그가 배치된다. 상기 층간절연층 상에 단결정 반도체 바디가 제공된다. 상기 단결정 반도체 바디는 상기 단결정 반도체 플러그를 씨드층으로 사용하여 성장된 단결정 반도체 에피택시얼 패턴 및 상기 단결정 반도체 에피택시얼 패턴을 씨드층으로 채택하는 고상 에피택시얼 기술을 사용하여 결정화된 반도체층을 갖는다.
본 발명의 몇몇 실시예들에서, 상기 단결정 반도체 플러그는 상기 단결정 반도체기판을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 형성된 에피택시얼층일 수 있다.
다른 실시예들에서, 상기 결정화된 반도체층은 비정질 반도체층 또는 다결정 반도체층을 결정화시키어 형성된 단결정 반도체층일 수 있다.
또 다른 실시예들에서, 상기 단결정 반도체 바디에 박막 트랜지스터가 제공 될 수 있다. 상기 박막 트랜지스터는 상기 단결정 반도체 바디 내에 형성된 소오스 영역 및 드레인 영역과 아울러서 상기 소오스/드레인 영역들 사이의 채널 영역의 상부를 가로지르면서 상기 단결정 반도체 바디의 양 측벽들을 덮는 게이트 전극을 구비할 수 있다.
또 다른 실시예들에서, 상기 단결정 반도체기판의 소정영역에 활성영역을 한정하는 소자분리층이 제공될 수 있고, 상기 활성영역에 벌크 모스 트랜지스터가 제공될 수 있다. 상기 벌크 모스 트랜지스터는 상기 활성영역 내에 형성된 소오스 영역 및 드레인 영역과 아울러서 상기 소오스/드레인 영역들 사이의 채널 영역의 상부를 가로지르는 게이트 전극을 구비할 수 있다. 상기 단결정 반도체 플러그는 상기 벌크 모스 트랜지스터의 상기 소오스/드레인 영역들중 어느 하나에 전기적으로 접속될 수 있다.
본 발명의 또 다른 양태에 따르면, 박막 트랜지스터 에스램 셀들이 제공된다. 상기 박막 트랜지스터 에스램 셀들의 각각은 제1 및 제2 하프 셀들로 구성된다. 상기 제1 및 제2 하프 셀들의 각각은 단결정 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리층을 포함한다. 상기 활성영역에 구동 트랜지스터가 제공된다. 상기 구동 트랜지스터는 상기 활성영역 내에 형성된 소오스 영역 및 드레인 영역과 아울러서 상기 소오스/드레인 영역들 사이의 채널 영역의 상부를 가로지르는 구동 게이트 전극을 갖는다. 상기 구동 트랜지스터를 갖는 기판 상에 층간절연층이 제공된다. 상기 구동 트랜지스터의 상기 드레인 영역은 상기 층간절연층을 관통하는 단결정 반도체 플러그와 접촉한다. 상기 층간절연층 상에 단결정 반 도체 바디가 제공된다. 상기 단결정 반도체 바디는 연장되어 상기 단결정 반도체 플러그와 접촉한다. 상기 단결정 반도체 바디는 상기 단결정 반도체 플러그를 씨드층으로 사용하여 성장된 단결정 반도체 에피택시얼 패턴 및 상기 단결정 반도체 에피택시얼 패턴을 씨드층으로 채택하는 고상 에피택시얼 기술을 사용하여 결정화된 반도체층을 구비한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 박막 트랜지스터 에스램 셀 또는 벌크 씨모스 에스램 셀과 같은 씨모스 에스램 셀의 등가회로도이다.
도 1을 참조하면, 상기 씨모스 에스램 셀은 한 쌍의 구동 트랜지스터들(a pair of driver transistors; TD1, TD2), 한 쌍의 전송 트랜지스터들(a pair of transfer transistors; TT1, TT2) 및 한 쌍의 부하 트랜지스터들(a pair of load transistors; TL1, TL2)를 구비한다. 상기 한 쌍의 구동 트랜지스터들(TD1, TD2) 및 상기 한 쌍의 전송 트랜지스터들(TT1, TT2)은 모두 NMOS 트랜지스터들인 반면에, 상기 한 쌍의 부하 트랜지스터들(TL1, TL2)은 모두 PMOS 트랜지스터들이다.
상기 제1 구동 트랜지스터(TD1)와 제1 전송 트랜지스터(TT1)는 서로 직렬 연결된다. 상기 제1 구동 트랜지스터(TD1)의 소오스 영역은 접지선(ground line; Vss)에 전기적으로 연결되고, 상기 제1 전송 트랜지스터(TT1)의 드레인 영역은 제1 비트라인(BL1)에 전기적으로 연결된다. 이와 마찬가지로, 상기 제2 구동 트랜지스터(TD2)와 상기 제2 전송 트랜지스터(TT2)는 서로 직렬 연결된다. 상기 제2 구동 트랜지스터(TD2)의 소오스 영역은 상기 접지선(Vss)에 전기적으로 연결되고, 상기 제2 전송 트랜지스터(TT2)의 드레인 영역은 제2 비트라인(BL2)에 전기적으로 연결된다.
한편, 상기 제1 부하 트랜지스터(TL1)의 소오스 영역 및 드레인 영역은 각각 전원선(power supply line; Vcc) 및 상기 제1 구동 트랜지스터(TD1)의 드레인 영역에 전기적으로 연결된다. 이와 마찬가지로, 상기 제2 부하 트랜지스터(TL2)의 소오스 영역 및 드레인 영역은 각각 상기 전원선(Vcc) 및 상기 제2 구동 트랜지스터(TD2)의 드레인 영역에 전기적으로 연결된다. 상기 제1 부하 트랜지스터(TL1)의 드레인 영역, 상기 제1 구동 트랜지스터(TD1)의 드레인 영역 및 상기 제1 전송 트랜지스터(TT1)의 소오스 영역은 제1 노드(N1)에 해당한다. 또한, 상기 제2 부하 트랜지스터(TL2)의 드레인 영역, 상기 제2 구동 트랜지스터(TD2)의 드레인 영역 및 상기 제2 전송 트랜지스터(TT2)의 소오스 영역은 제2 노드(N2)에 해당한다. 상기 제1 구동 트랜지스터(TD1)의 게이트 전극 및 상기 제1 부하 트랜지스터(TL1)의 게이트 전극은 상기 제2 노드(N2)에 전기적으로 연결되고, 상기 제2 구동 트랜지스터(TD2)의 게이트 전극 및 상기 제2 부하 트랜지스터(TL2)의 게이트 전극은 상기 제2 노드 (N1)에 전기적으로 연결된다. 또한, 상기 제1 및 제2 전송 트랜지스터들(TT1, TT2)의 게이트 전극들은 워드라인(WL)에 전기적으로 접속된다.
상술한 씨모스 에스램 셀은 고저항 에스램 셀에 비하여 적은 대기 전류(small stand-by current)와 아울러서 큰 노이즈 마진(large noise margin)을 보인다. 따라서, 상기 씨모스 에스램 셀은 낮은 전원전압(low power voltage)이 요구되는 고성능 에스램에 널리 채택되고 있다. 특히, 상기 박막 트랜지스터 에스램 셀이 상기 벌크 씨모스 에스램 셀의 부하 트랜지스터들로 사용되는 P채널 벌크 트랜지스터들에 상응하는 향상된 전기적인 특성을 갖는 고성능 P채널 박막 트랜지스터들(high performance P-channel thin film transistors)을 구비한다면, 상기 박막 트랜지스터 에스램 셀은 상기 벌크 씨모스 에스램 셀에 비하여 집적도(integration density) 및 래치업 면역성(latch-up immunity) 등의 측면에서 우수한 장점들을 갖는다.
상기 고성능 P채널 박막 트랜지스터를 구현하기 위해서는, 상기 박막 트랜지스터가 단결정 반도체층으로 이루어진 바디 패턴에 형성되어야 한다. 또한, 도 1에 보여진 상기 제1 및 제2 노드들(N1, N2)에서 저항성 접촉(ohmic contact)이 형성되어야 한다.
도 1에서, 상기 제1 구동 트랜지스터(TD1), 상기 제1 전송 트랜지스터(TT1) 및 상기 제1 부하 트랜지스터(TL1)은 제1 하프 셀(H1)을 구성하고, 상기 제2 구동 트랜지스터(TD2), 상기 제2 전송 트랜지스터(TT2) 및 상기 제2 부하 트랜지스터(TL2)은 제2 하프 셀(H2)을 구성한다.
도 2는 본 발명의 실시예들에 따른 한 쌍의 박막 트랜지스터 에스램 셀들을 도시한 평면도이다. 도 2에 보여진 상기 한 쌍의 박막 트랜지스터 에스램 셀들은 x축에 대하여 서로 대칭이다. 상기 한 쌍의 박막 트랜지스터 에스램 셀들은 x축 및 y축에 대하여 대칭이도록 반복적으로 배열되어 셀 어레이 영역을 구성한다. 도 2에 보여진 상기 한 쌍의 박막 트랜지스터 에스램 셀들의 각각은 도 1의 등가회로에 상응하는 씨모스 에스램 셀의 레이아웃도이다. 또한, 도 3a 내지 도 7a는 본 발명의 실시예들에 따른 박막 트랜지스터 에스램 셀들 및 그 제조방법들을 설명하기 위하여 도 2의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이고, 도 3b 내지 도 7b는 본 발명의 실시예들에 따른 박막 트랜지스터 에스램 셀들 및 그 제조방법들을 설명하기 위하여 도 2의 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다. 즉, 도 3a 내지 도 7a는 서로 인접한 제1 하프셀 영역(H1) 및 제2 하프셀 영역(H2)을 가로지르는 단면도들이고, 도 3b 내지 도 7b는 서로 인접한 한 쌍의 제2 하프셀 영역들(H2)을 가로지르는 단면도들이다.
도 1, 도 2, 도 3a 및 도 3b를 참조하면, 단결정 실리콘 기판과 같은 단결정 반도체기판(1)의 소정영역에 소자분리층(3)을 형성하여 상기 제1 및 제2 하프셀 영역들(H1, H2)에 각각 제1 및 제2 활성영역들(3a, 3b)을 한정한다. 상기 제1 및 제2 활성영역들(3a, 3b)의 각각은 전송 트랜지스터 활성영역(3t) 및 구동 트랜지스터 활성영역(3d)을 포함할 수 있다. 상기 활성영역들(3a, 3b) 상에 게이트 절연층(5)을 형성하고, 상기 게이트 절연층(5)을 갖는 기판 상에 게이트 도전층을 형성한다. 상기 게이트 도전층을 패터닝하여 상기 제1 활성영역(3a)의 상부를 가로지르는 제1 구동 게이트 전극(7d') 및 제1 전송 게이트 전극(7t')과 아울러서 상기 제2 활성영역(3b)의 상부를 가로지르는 제2 구동 게이트 전극(7d") 및 제2 전송 게이트 전극(7t")을 형성한다.
상기 제1 전송 게이트 전극(7t') 및 상기 제1 구동 게이트 전극(7d')은 각각 상기 제1 활성영역(3a)의 상기 전송 트랜지스터 활성영역(3t) 및 구동 트랜지스터 활성영역(3d)의 상부를 가로지르도록 형성되고, 상기 제2 전송 게이트 전극(7t") 및 상기 제2 구동 게이트 전극(7d")은 각각 상기 제2 활성영역(3b)의 상기 전송 트랜지스터 활성영역(3t) 및 구동 트랜지스터 활성영역(3d)의 상부를 가로지르도록 형성된다.
상기 전송 게이트 전극들(7t', 7t") 및 구동 게이트 전극들(7d', 7d")을 이온주입 마스크로 사용하여 상기 활성영역들(3a, 3b) 내에 제1 도전형의 불순물 이온들을 주입하여 엘디디 영역들(9)을 형성한다. 상기 제1 도전형의 불순물 이온들은 N형 불순물 이온들일 수 있다. 상기 전송 게이트 전극들(7t', 7t") 및 구동 게이트 전극들(7d', 7d")의 측벽들 상에 게이트 스페이서들(11)을 형성한다. 상기 게이트 전극들(7t', 7t", 7d', 7d") 및 게이트 스페이서들(11)을 이온주입 마스크로 사용하여 상기 활성영역들(3a, 3b) 내에 제1 도전형의 불순물 이온들을 주입한다. 그 결과, 상기 제1 구동 게이트 전극(7d') 및 제1 전송 게이트 전극(7t') 사이의 상기 제1 활성영역(3a) 내에 제1 노드 불순물 영역(도시하지 않음)이 형성되고, 상기 제1 전송 게이트 전극(7t')에 인접하고 상기 제1 노드 불순물 영역의 반대편에 위치한 상기 제1 활성영역(3a) 내에 제1 비트라인 불순물 영역(도시하지 않음)이 형성되고, 상기 제1 구동 게이트 전극(7d')에 인접하고 상기 제1 노드 불순물 영역의 반대편에 위치한 상기 제1 활성영역(3a) 내에 제1 접지 불순물 영역(도시하지 않음)이 형성된다. 이와 마찬가지로, 상기 제2 구동 게이트 전극(7d") 및 제2 전송 게이트 전극(7t") 사이의 상기 제2 활성영역(3b) 내에 제2 노드 불순물 영역(13n")이 형성되고, 상기 제2 전송 게이트 전극(7t")에 인접하고 상기 제2 노드 불순물 영역(13n")의 반대편에 위치한 상기 제2 활성영역(3b) 내에 제2 비트라인 불순물 영역(13d")이 형성되고, 상기 제2 구동 게이트 전극(7d")에 인접하고 상기 제2 노드 불순물 영역(13n")의 반대편에 위치한 상기 제2 활성영역(3b) 내에 제2 접지 불순물 영역(13s")이 형성된다. 이 경우에, 상기 엘디디 영역들(9)은 상기 게이트 스페이서들(11)의 하부에 잔존한다. 상기 불순물 영역들(13s", 13n", 13d")은 상기 엘디디 영역들(9)보다 높은 농도를 갖도록 형성된다. 즉, 상기 활성영역들(3a, 3b) 내에 엘디디형 소오스/드레인 영역들이 형성된다. 결과적으로, 상기 제1 활성영역(3a)에 직렬 연결된 제1 전송 트랜지스터(TT1) 및 제1 구동 트랜지스터(TD1)이 형성되고, 상기 제2 활성영역(3b)에 직렬 연결된 제2 전송 트랜지스터(TT2) 및 제2 구동 트랜지스터(TD2)가 형성된다.
상기 불순물 영역들(13s", 13n", 13d")을 갖는 반도체기판의 전면 상에 층간절연층(17)을 형성한다. 상기 층간절연층(17)은 실리콘 산화층으로 형성할 수 있다. 상기 층간절연층(17)을 형성하기 전에 콘포말한 식각저지층(15)을 형성할 수 있다. 상기 식각저지층(15)은 상기 층간절연층(17)에 대하여 식각 선택비를 갖는 절연층으로 형성하는 것이 바람직하다. 예를 들면, 상기 식각저지층(15)은 실리콘 질화층으로 형성할 수 있다.
도 1, 도 2, 도 4a 및 도 4b를 참조하면, 상기 층간절연층(17) 및 상기 식각저지층(15)을 패터닝하여 상기 제1 및 제2 노드 불순물 영역들을 각각 노출시키는 제1 및 제2 노드 콘택홀들(19a, 19b)을 형성한다. 상기 제1 및 제2 노드 콘택홀들(19a, 19b) 내에 각각 제1 노드 반도체 플러그(도시하지 않음) 및 제2 노드 반도체 플러그(21b)를 형성한다. 상기 노드 반도체 플러그들은 상기 노출된 노드 불순물 영역들(13n")을 씨드층으로 채택하는 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 기술을 사용하여 형성할 수 있다. 이 경우에, 상기 노드 반도체 플러그들은 상기 노출된 노드 불순물 영역들과 동일한 결정 상태를 갖도록 성장된다. 예를 들면, 상기 반도체기판(1)이 단결정 실리콘 기판이고 상기 선택적 에피택시얼 성장 기술이 실리콘 소스 가스를 사용하여 실시되는 경우에, 상기 노드 반도체 플러그들은 단결정 실리콘 구조를 갖도록 형성된다. 즉, 상기 노드 반도체 플러그들은 단결정 반도체 플러그들일 수 있다. 상기 노드 반도체 플러그들은 P형 또는 N형의 도전형을 갖도록 도우핑될 수 있다. 상기 도우핑된 노드 반도체 플러그들이 상기 층간절연층(17)의 상부면보다 높도록 과도하게 성장된 경우에, 상기 노드 반도체 플러그들은 화학기계적 연마 공정을 사용하여 평탄화되어 상기 층간절연층(17)과 동일한 높이를 가질 수 있다.
상기 평탄화된 노드 반도체 플러그들의 표면들은 세정될 수 있다. 상기 세정공정은 상기 평탄화된 노드 반도체 플러그들의 표면에 형성된 오염층을 제거하기 위하여 실시될 수 있다. 이 경우에, 상기 세정공정은 상기 노드 반도체 플러그들을 식각하는 습식 화학용액(wet chemical solution) 또는 건식 식각 가스를 사용하여 실시될 수 있다.
상기 세정된 노드 반도체 플러그들(21b)을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 단결정 반도체 에피택시얼 패턴들(23e')을 형성한다. 그 결과, 상기 단결정 반도체 에피택시얼 패턴들(23e')은 상부방향으로(upwardly) 그리고 횡방향으로(laterally) 성장하여 상기 층간절연층(17)을 덮는다. 상기 노드 반도체 플러그들(21b)이 단결정 실리콘 플러그들인 경우에, 상기 단결정 반도체 에피택시얼 패턴들(23e')은 실리콘 소스 가스를 사용하여 성장될 수 있다. 즉, 상기 단결정 반도체 에피택시얼 패턴들(23e')은 단결정 실리콘 패턴들일 수 있다.
상기 단결정 반도체 에피택시얼 패턴들(23e')이 성장되는 동안, 상기 층간절연층(17) 및 상기 단결정 반도체 에피택시얼 패턴들(23e') 사이의 계면에서의 제1 횡방향 성장률(a first lateral growth rate; A)은 상기 단결정 반도체 에피택시얼 패턴들(23e')의 벌크 영역에서의 제2 횡방향 성장률(B)보다 작을 수 있다. 이는, 상기 층간절연층(17)이 상기 단결정 반도체 에피택시얼 패턴들(23e')의 성장을 방해하기 때문이다. 그 결과, 상기 단결정 반도체 에피택시얼 패턴들(23e')의 가장자리 하부에 언더컷 영역들(U)이 형성될 수 있다.
도 4a 및 도 4b에 도시된 바와 같이, 상기 노드 반도체 플러그들이 서로 인접하도록 형성된 경우에, 상기 단결정 반도체 에피택시얼 패턴들(23e')은 지속적으로 성장되어 상기 제1 및 제2 하프셀 영역들(H1, H2) 사이의 경계 영역들에서 서로 접촉할 수 있다. 그 결과, 상기 층간절연층(17) 상에 단결정 반도체 에피택시얼층 들(23e)이 형성될 수 있다. 이 경우에, 상기 단결정 반도체 에피택시얼층들(23e)은 상기 하프셀 영역들(H1, H2) 사이의 경계 영역들(interface regions)에 형성된 그레인 경계면들(grain boundaries; 23g)과 아울러서 보이드들(voids; V)을 가질 수 있다. 상기 보이드들(V)은 전술한 바와 같이 상기 단결정 반도체 에피택시얼 패턴들(23e')의 상기 제1 및 제2 횡방향 성장률들(A, B)의 차이에 기인하여 형성될 수 있다.
본 발명의 다른 실시예들에서, 상기 노드 반도체 플러그들(21b) 및 상기 단결정 반도체 에피택시얼 패턴들(23e')은 상기 노출된 노드 불순물 영역들(13n")을 씨드층으로 채택하는 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 기술을 사용하여 연속적으로 형성될 수 있다. 즉, 상기 노드 반도체 플러그들(21b) 및 상기 단결정 반도체 에피택시얼 패턴들(23e')은 인시투 공정을 사용하여 형성될 수 있다. 이 경우에, 상기 노드 반도체 플러그들 및 상기 단결정 반도체 에피택시얼 패턴들은 진성 반도체(intrinsic semiconductor)일 수 있다.
도 1, 도 2, 도 5a 및 도 5b를 참조하면, 상기 단결정 반도체 에피택시얼층(23e)을 부분 평탄화시키어(partially planarize) 상기 층간절연층(17) 상에 균일한 두께를 갖는 단결정 반도체 바디층들(23f)을 형성한다. 상기 부분 평탄화 공정은 화학기계적 연마 기술을 사용하여 실시할 수 있다. 상기 단결정 반도체 바디층들(23f)을 형성한 후에도, 상기 보이드들(V)은 상기 하프셀 영역들(H1, H2) 사이의 경계 영역들에 여전히 잔존할 수 있다.
도 1, 도 2, 도 6a 및 도 6b를 참조하면, 상기 단결정 반도체 바디층들(23f) 을 패터닝하여 상기 제2 하프셀 영역(H2) 내에 단결정 반도체 바디(23b)를 형성한다. 상기 단결정 반도체 바디(23b)를 형성하는 동안 상기 제1 하프셀 영역(H1) 내에도 또 다른 단결정 반도체 바디(23a)가 형성될 수 있다. 상기 제1 하프셀 영역(H1) 내의 상기 단결정 반도체 바디(23a)는 상기 제1 노드 콘택홀(19a) 내의 상기 제1 노드 반도체 플러그를 덮도록 패터닝될 수 있고, 상기 제2 하프셀 영역(H2) 내의 상기 단결정 반도체 바디(23b)는 상기 제2 노드 콘택홀(19b) 내의 상기 제2 노드 반도체 플러그(21b)를 덮도록 패터닝될 수 있다.
도 1, 도 2, 도 7a 및 도 7b를 참조하면, 상기 단결정 반도체 바디들(23a, 23b)의 표면들에 게이트 절연층(25)을 형성한다. 상기 게이트 절연층(25)을 갖는 기판 상에 게이트 도전층을 형성하고, 상기 게이트 도전층을 패터닝하여 상기 단결정 반도체 바디들(23b)의 상부를 각각 가로지르는 게이트 전극들, 즉 부하 게이트 전극들(27b)을 형성한다. 상기 부하 게이트 전극들(27b)을 형성하는 동안 상기 제2 하프셀 영역들(H2)에 인접한 상기 제1 하프셀 영역들(H1)에 다른 부하 게이트 전극들(27a)이 형성될 수 있다. 상기 제1 하프셀 영역들(H1) 내의 상기 부하 게이트 전극들(27a)은 연장되어 상기 제2 하프셀 영역들(H2) 내의 상기 노드 반도체 플러그들(21b)에 인접할 수 있다. 이와 마찬가지로, 상기 제2 하프셀 영역들(H2) 내의 상기 부하 게이트 전극들(27b) 역시 연장되어 상기 제1 하프셀 영역들(H1) 내의 노드 반도체 플러그들에 인접할 수 있다.
상기 부하 게이트 전극들(27b)을 이온주입 마스크들로 사용하여 상기 단결정 반도체 바디들(23b) 내에 불순물 이온들을 주입하여 소오스 영역들(29s) 및 드레인 영역들(29d)을 형성한다. 상기 드레인 영역들(29d)은 상기 노드 반도체 플러그들(21b) 상의 상기 단결정 반도체 바디들(23b) 내에 형성되고, 상기 소오스 영역들(29s)은 상기 부하 게이트 전극들(27b) 사이의 상기 단결정 반도체 바디들(23b) 내에 형성된다. 그 결과, 상기 제2 하프셀 영역들(H2)에 한 쌍의 부하 박막 트랜지스터들(load thin film transistors; TL2)이 각각 형성될 수 있다. 상기 부하 박막 트랜지스터들(TL2)을 형성하는 동안, 상기 제1 하프셀 영역(H1) 내에도 다른 부하 박막 트랜지스터(TL1)가 형성될 수 있다.
상기 부하 박막 트랜지스터들(TL2)의 각각은 상기 부하 게이트 전극(27b)과 아울러서 상기 부하 게이트 전극(27b)의 양 옆에 각각 위치하는 상기 드레인 영역(29d) 및 상기 소오스 영역(29s)을 포함한다.
본 실시예들에서, 상기 부하 게이트 전극들(27b)은 도 7a에 도시된 바와 같이 상기 단결정 반도체 바디들(27b)의 측벽들(23s)을 덮도록 형성될 수 있다. 이에 따라, 상기 부하 게이트 전극들(27b)에 문턱 전압보다 높은 게이트 전압이 인가되면, 상기 단결정 반도체 바디들(27b)의 상부면들 뿐만 아니라 상기 측벽들(23s)에도 채널 영역들이 형성될 수 있다. 이와 마찬가지로, 상기 제1 하프셀 영역들(H1) 내에 형성되는 상기 부하 게이트 전극들(27a) 역시 상기 단결정 반도체 바디들(27a)의 측벽들을 덮도록 형성될 수 있다. 결과적으로, 본 실시예들에 따른 상기 부하 박막 트랜지스터들(TL1, TL2)은 핀형 전계효과 트랜지스터(fin-type FET)와 동일한 구조를 가질 수 있다. 상기 부하 박막 트랜지스터들(TL1, TL2)을 포함하는 기판 상에 제2 층간절연층(31)을 형성한다.
도 1, 도 2, 도 8a 및 도 8b를 참조하면, 상기 제2 층간절연층(31), 상기 부하 게이트 전극들(27a, 27b), 상기 층간절연층(17) 및 상기 식각저지층(15)을 연속적으로 식각하여 상기 부하 게이트 전극들(27a)을 관통하고 상기 제1 구동 게이트 전극들(7d')을 노출시키는 제1 게이트 콘택홀들(39a)과 아울러서 상기 부하 게이트 전극들(27b)을 관통하고 상기 제2 구동 게이트 전극들(7d")을 노출시키는 제2 게이트 콘택홀들(39b)을 형성한다. 상기 제1 및 제2 게이트 콘택홀들(39a, 39b) 내에 금속 게이트 플러그들(41b)을 형성한다. 상기 금속 게이트 플러그들(41b)은 상기 부하 게이트 전극들(27a, 27b) 및 상기 구동 게이트 전극들(7d', 7d") 모두에 대하여 저항성 접촉(ohmic contact)을 보이는 금속층, 예를 들면 텅스텐층으로 형성할 수 있다.
계속해서, 상기 제2 층간절연층(31), 상기 부하 게이트 전극들(27a, 27b), 상기 층간절연층(17) 및 상기 식각저지층(15)을 연속적으로 식각하여 상기 제1 하프셀 영역들(H1) 내의 부하 게이트 전극들(27b), 드레인 영역들(29d), 노드 반도체 플러그들 및 제1 노드 불순물 영역들을 노출시키는 제1 드레인 콘택홀들(43n')과 아울러서 상기 제2 하프셀 영역들(H2) 내의 부하 게이트 전극들(27a), 드레인 영역들(29d), 노드 반도체 플러그들(21b) 및 제2 노드 불순물 영역들(13n")을 노출시키는 제2 드레인 콘택홀들(43n")을 형성한다. 상기 드레인 콘택홀들(43n', 43n") 내에 금속 드레인 플러그들(45n")을 형성한다. 상기 금속 드레인 플러그들(45n")은 상기 부하 게이트 전극들(27a, 27b), 상기 드레인 영역들(29d), 상기 노드 반도체 플러그들(21b) 및 상기 노드 불순물 영역들(13n") 모두에 대하여 저항성 접촉 (ohmic contact)을 보이는 금속층, 예를 들면 텅스텐층으로 형성할 수 있다. 상기 금속 드레인 플러그들(45n")은 상기 금속 게이트 플러그들(41b)을 형성하기 전에 형성될 수도 있다.
도 9a 내지 도 11a는 본 발명의 다른 실시예들에 따른 박막 트랜지스터 에스램 셀들 및 그 제조방법들을 설명하기 위하여 도 2의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이고, 도 9b 내지 도 11b는 본 발명의 다른 실시예들에 따른 박막 트랜지스터 에스램 셀들 및 그 제조방법들을 설명하기 위하여 도 2의 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
도 2, 도 9a 및 도 9b를 참조하면, 도 3a 내지 도 5a와 아울러서 도 3b 내지 도 5b를 참조하여 설명된 실시예들과 동일한 방법들을 사용하여 반도체 기판(1)에 제1 및 제2 구동 트랜지스터들(TD1, TD2), 제1 및 제2 전송 트랜지스터들(TL1, TL2), 층간절연층(17), 노드 반도체 플러그들(21b) 및 단결정 반도체 에피택시얼 패턴들(23e')을 형성한다. 본 실시예에서, 상기 단결정 반도체 에피택시얼 패턴들(23e')은 서로 접촉하지 않도록 형성하는 것이 바람직하다. 이 경우에, 상기 이격된 단결정 반도체 에피택시얼 패턴들(the separated single crystalline semiconductor epitaxial patterns; 23e')의 가장자리들 하부에 전술한 바와 같이 언더컷 영역들이 형성될 수 있다.
상기 이격된 단결정 반도체 에피택시얼 패턴들(23e')을 갖는 기판 상에 비정질 반도체층 또는 다결정 반도체층과 같은 비단결정 반도체층(non-single crystalline semiconductor layer; 23p)을 형성한다. 상기 비단결정 반도체층(23p) 은 우수한 단차도포성(excellent step coverage)을 보이는 박막 증착기술(thin film deposition technique)을 사용하여 형성할 수 있다. 예를 들면, 상기 비단결정 반도체층(23p)은 화학기상증착 기술(chemical vapor deposition technique) 또는 원자층증착 기술(atomic layer deposition technique)을 사용하여 형성할 수 있다. 이에 따라, 상기 비단결정 반도체층(23p)은 상기 단결정 반도체 에피택시얼 패턴들(23e')의 가장자리들 하부의 상기 언더컷 영역들을 완전히 채우도록 형성될 수 있다. 상기 단결정 반도체 에피택시얼 패턴들(23e')이 단결정 실리콘 패턴들인 경우에, 상기 비단결정 반도체층(23p)은 비정질 실리콘층 또는 다결정 실리콘층으로 형성할 수 있다.
상기 비단결정 반도체층(23p)을 통상의 고상 에피택시얼 기술(solid phase epitaxial technique)을 사용하여 결정화시킨다. 상기 고상 에피택시얼 공정 동안 상기 단결정 반도체 에피택시얼 패턴들(23e')은 씨드층들의 역할을 한다. 그 결과, 상기 하프 셀 영역들(H1, H2) 사이의 경계 영역들에 도 9a 및 도 9b에 도시된 바와 같이 그레인 경계면들(23g')이 형성될 수 있다.
도 2, 도 10a 및 도 10b를 참조하면, 상기 결정화된 반도체층(즉, 단결정 반도체층) 및 상기 단결정 반도체 에피택시얼 패턴들(23e')을 부분 평탄화시키어 상기 상기 층간절연층(17) 및 상기 노드 반도체 플러그들(21b) 상에 균일한 두께를 갖는 단결정 반도체 바디층들(23f')을 형성한다. 그 결과, 상기 단결정 반도체 바디층들(23f')의 각각은 상기 부분 평탄화된 단결정 반도체 에피택시얼 패턴들(23e") 및 상기 부분 평탄화된 단결정 반도체층(23p')을 포함할 수 있다. 상기 부 분 평탄화 공정은 화학기계적 연마 공정을 사용하여 실시될 수 있다.
본 발명의 다른 실시예들에서, 상기 고상 에피택시얼 공정은 상기 부분 평탄화 공정 후에 실시될 수도 있다. 이 경우에, 상기 비단결정 반도체층 및 상기 단결정 반도체 에피택시얼 패턴을 연속적으로 부분 평탄화시키면, 상기 단결정 반도체 바디층들(23f') 대신에 비단결정 반도체 바디층들이 형성될 수 있다. 상기 비단결정 반도체 바디층들, 즉 상기 부분 평탄화된 비단결정 반도체층(partially planarized non-single crystalline semiconductor layer)은 상기 고상 에피택시얼 공정 동안 결정화될 수 있다.
도 2, 도 11a 및 도 11b를 참조하면, 상기 단결정 반도체 바디층들(23f')을 패터닝하여 상기 제2 하프셀 영역들(H2) 내에 단결정 반도체 바디들(23b')을 형성한다. 상기 단결정 반도체 바디층들(23f')이 패터닝되는 동안 상기 제1 하프셀 영역들(H1) 내에도 다른 단결정 반도체 바디들(23a')이 형성될 수 있다. 상기 단결정 반도체 바디들(23a', 23b')의 각각 또한 상기 부분 평탄화된 단결정 반도체층(23p') 및 상기 부분 평탄화된 단결정 반도체 에피택시얼 패턴(23e")을 포함할 수 있다. 상기 단결정 반도체 바디들(23a', 23b')은 상기 노드 반도체 플러그들을 덮으면서 상기 구동 게이트 전극들(7d', 7d")의 상부를 가로지르도록 형성될 수 있다.
상술한 실시예들에 따르면, 도 5a 및 도 5b에 보여진 보이드들(V)의 형성을 억제시킬 수 있다. 따라서, 상기 단결정 반도체 바디들(23a', 23b')의 신뢰성을 향상시킬 수 있다.
계속해서, 도면에 도시하지는 않았지만, 도 7a, 도 7b, 도 8a 및 도 8b를 참조하여 설명된 실시예들과 동일한 방법들을 사용하여 상기 단결정 반도체 바디들(23a', 23b')을 갖는 기판에 부하 박막 트랜지스터들(TL1, TL2), 금속 게이트 플러그들(41b) 및 금속 드레인 플러그들(45n")을 형성할 수 있다.
본 발명은 상술한 실시예들에 한정되지 않고 여러 가지의 다른 반도체 집적회로들에 적용할 수 있다. 예를 들면, 본 발명은 도 12에 도시된 바와 같이 2중 적층된 박막 트랜지스터들(double stacked thin film transistors)을 갖는 3층 구조의 씨모스 에스램 셀(three layered structural CMOS SRAM cell)에도 적용할 수 있다.
도 12는 한 쌍의 벌크 모스 트랜지스터들, 한 쌍의 부하 박막 트랜지스터들 및 한 쌍의 전송 박막 트랜지스터들을 구비하는 씨모스 에스램 셀의 제1 하프 셀을 도시한 단면도이다.
도 12를 참조하면, 반도체기판(61)의 소정영역에 소자분리층(63)이 제공되어 활성영역(63a)을 한정한다. 상기 활성영역(63a)에 제1 구동 트랜지스터(TD1')가 제공된다. 상기 제1 구동 트랜지스터(TD1')는 상기 활성영역(63a) 내에 형성된 소오스 영역(71s) 및 드레인 영역(71d)과 아울러서 상기 소오스/드레인 영역들(71s, 71d) 사이의 채널 영역의 상부를 가로지르는 제1 구동 게이트 전극(67a)을 갖도록 형성된다. 이에 더하여, 상기 제1 하프셀 영역에 인접한 제2 하프셀 영역 내에 제2 구동 트랜지스터(도시하지 않음)가 형성될 수 있다. 상기 제2 구동 트랜지스터의 제2 구동 게이트 전극(67b)은 상기 제1 하프셀 영역 내의 상기 드레인 영역(71d)에 인접한 소자분리층(63)을 덮도록 연장될 수 있다.
상기 제1 구동 게이트 전극(67a)은 상기 활성영역(63a)으로부터 게이트 절연층(65)에 의해 절연된다. 상기 제1 및 제2 구동 게이트 전극들(67a, 67b)의 측벽들은 스페이서들(69)에 의해 둘러싸여진다. 상기 구동 트랜지스터들을 갖는 기판 상에 식각 저지층(73)이 제공되고, 상기 식각 저지층(73) 상에 층간절연층(75)이 적층된다. 상기 드레인 영역(71d)은 상기 층간절연층(75) 및 식각 저지층(73)을 관통하는 단결정 구조의 노드 반도체 플러그(77)와 접촉한다.
상기 층간절연층(75) 상에 단결정 반도체 바디(81)가 제공된다. 상기 노드 반도체 플러그(77) 및 상기 단결정 반도체 바디(81)는 도 2, 도 4a 내지 도 6a, 및 도 4b 내지 도 6b를 참조하여 설명된 상기 노드 반도체 플러그(21b) 및 상기 단결정 단결정 반도체 바디들(23a, 23b)을 형성하는 방법들을 사용하여 제작될 수 있다. 이와는 달리, 상기 노드 반도체 플러그(77) 및 상기 단결정 반도체 바디(81)는 도2, 도 9a 내지 11a, 및 도 9b 내지 도 11b를 참조하여 설명된 상기 노드 반도체 플러그(21b) 및 상기 단결정 반도체 바디들(23a', 23b')을 형성하는 방법들을 사용하여 제작될 수도 있다.
상기 단결정 반도체 바디(81)에 제1 부하 박막 트랜지스터(TL1')가 제공된다. 상기 제1 부하 박막 트랜지스터(TL1')는 도 2, 도 7a 및 도 7b를 참조하여 설명된 상기 부하 박막 트랜지스터들(TL1, TL2)를 형성하는 방법들을 사용하여 제작될 수 있다. 즉, 상기 제1 부하 박막 트랜지스터(TL1')는 상기 단결정 반도체 바디(81)의 상부를 가로지르면서 상기 단결정 반도체 바디(81)의 양 측벽들(도시하지 않음)을 덮는 제1 부하 게이트 전극(85a), 상기 제1 부하 게이트 전극(85a)에 인접하고 상기 노드 반도체 플러그(77) 상에 위치하는 드레인 영역(87d), 및 상기 제1 부하 게이트 전극(85a)에 인접하고 상기 드레인 영역(87d)의 반대편에 위치하는 소오스 영역(87s)을 갖도록 형성된다. 또한, 상기 제1 부하 게이트 전극(85a)은 상기 단결정 반도체 바디(81)로부터 게이트 절연층(83)에 의해 절연된다.
이에 더하여, 상기 제1 하프셀 영역에 인접한 제2 하프셀 영역 내에 제2 부하 박막 트랜지스터(도시하지 않음)가 형성될 수 있다. 상기 제2 부하 박막 트랜지스터의 제2 부하 게이트 전극(85b)은 상기 제1 하프셀 영역 내의 상기 드레인 영역(87d)에 인접하도록 연장될 수 있다.
상기 제1 및 제2 부하 박막 트랜지스터들을 갖는 기판 상에 제2 층간절연층(89)이 제공된다. 상기 드레인 영역(87d)은 상기 제2 층간절연층(89)을 관통하는 제2 노드 반도체 플러그(91)와 접촉한다. 상기 제2 노드 반도체 플러그(91)는 도 4b의 상기 노드 반도체 플러그들(21b)을 형성하는 방법들을 사용하여 제작될 수 있다.
상기 제2 층간절연층(89) 상에 제2 단결정 반도체 바디(95)가 제공된다. 상기 제2 노드 반도체 플러그(91) 및 상기 제2 단결정 반도체 바디(95)는 도 2, 도 4a 내지 도 6a, 및 도 4b 내지 도 6b를 참조하여 설명된 상기 노드 반도체 플러그(21b) 및 상기 단결정 반도체 바디들(23a, 23b)을 형성하는 방법들을 사용하여 제작될 수 있다. 이와는 달리, 상기 제2 노드 반도체 플러그(91) 및 상기 제2 단결정 반도체 바디(95)는 도2, 도 9a 내지 11a, 및 도 9b 내지 도 11b를 참조하여 설명된 상기 노드 반도체 플러그(21b) 및 상기 단결정 반도체 바디들(23a', 23b')을 형성하는 방법들을 사용하여 제작될 수도 있다.
상기 제2 단결정 반도체 바디(95)에 제1 전송 박막 트랜지스터(TT1')가 제공된다. 상기 제1 전송 박막 트랜지스터(TT1')는 도 2, 도 7a 및 도 7b를 참조하여 설명된 상기 부하 박막 트랜지스터들(TL1, TL2)를 형성하는 방법들을 사용하여 제작될 수 있다. 즉, 상기 제1 전송 박막 트랜지스터(TT1')는 상기 제2 단결정 반도체 바디(95)의 상부를 가로지르면서 상기 제2 단결정 반도체 바디(95)의 양 측벽들(도시하지 않음)을 덮는 제1 전송 게이트 전극(99), 상기 제1 전송 게이트 전극(99)에 인접하고 상기 제2 노드 반도체 플러그(91) 상에 위치하는 소오스 영역(101s), 및 상기 제1 전송 게이트 전극(99)에 인접하고 상기 소오스 영역(101s)의 반대편에 위치하는 드레인 영역(101d)을 갖도록 형성된다. 또한, 상기 제1 전송 게이트 전극(99)은 상기 제2 단결정 반도체 바디(95)로부터 게이트 절연층(97)에 의해 절연된다. 이에 더하여, 상기 제2 하프셀 영역 내에 제2 전송 박막 트랜지스터(도시하지 않음)가 형성될 수 있다. 상기 워드라인(99)은 연장되어 상기 제2 전송 박막 트랜지스터의 게이트 전극의 역할을 한다.
상기 제1 및 제2 전송 박막 트랜지스터들을 갖는 기판 상에 제3 층간절연층(103)이 제공된다. 상기 드레인 영역들(71d, 87d), 상기 노드 반도체 플러그들(77, 91), 상기 소오스 영역(101s), 상기 제2 구동 게이트 전극(67b) 및 상기 제2 부하 게이트 전극(85b)은 상기 층간절연층들(75, 89, 103) 및 상기 식각저지층(73)을 관통하는 금속 노드 플러그(105)를 통하여 서로 전기적으로 접속될 수 있다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 층간절연층을 관통하는 단결정 반도체 플러그를 형성하고 상기 단결정 반도체 플러그를 씨드층으로 사용하여 상기 층간절연층 상에 단결정 반도체 에피택시얼 패턴을 성장시킨다. 상기 단결정 반도체 에피택시얼 패턴은 부분 평탄화되어 상기 층간절연층 상에 단결정 반도체 바디층을 형성하고, 상기 단결정 반도체 바디층은 패터닝되어 단결정 바디를 형성한다. 그 결과, 상기 단결정 바디는 균일한 두께(uniform thickness) 및 우수한 단결정 구조(excellent single crystalline structure)를 갖도록 형성될 수 있다. 따라서, 상기 단결정 반도체 바디에 박막 트랜지스터를 형성하는 경우에, 반도체 집적회로의 집적도(integration density), 신뢰성(reliability) 및 전기적 특성(electrical characteristic)을 현저히 개선시킬 수 있다.

Claims (50)

  1. 단결정 반도체 기판 상에 층간절연층을 형성하고,
    상기 층간절연층을 관통하는 단결정 반도체 플러그 및 상기 단결정 반도체 플러그와 접촉하면서 상기 층간절연층을 덮는 단결정 반도체 에피택시얼 패턴을 형성하되, 상기 단결정 반도체 플러그는 상기 단결정 반도체 기판을 씨드층으로 사용하여 형성되고 상기 단결정 반도체 에피택시얼 패턴은 상기 단결정 반도체 플러그를 씨드층으로 사용하여 형성되고,
    상기 단결정 반도체 에피택시얼 패턴을 부분 평탄화시키어(partially planarizing) 상기 층간절연층 상에 반도체 바디층을 형성하고,
    상기 반도체 바디층을 패터닝하여 반도체 바디를 형성하는 것을 포함하는 반도체 집적회로의 제조방법.
  2. 제 1 항에 있어서,
    상기 단결정 반도체 플러그 및 상기 단결정 반도체 에피택시얼 패턴은 인시투 공정을 사용하여 연속적으로 형성하는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  3. 제 1 항에 있어서, 상기 단결정 반도체 플러그 및 상기 단결정 반도체 에피택시얼 패턴을 형성하는 것은
    상기 층간절연층을 패터닝하여 상기 단결정 반도체 기판을 노출시키는 콘택홀을 형성하고,
    상기 노출된 단결정 반도체 기판을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 상기 콘택홀을 채우는 도우핑된 단결정 반도체 에피택시얼층을 성장시키고,
    상기 도우핑된 단결정 반도체 에피택시얼층을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 상기 도우핑된 단결정 반도체 에피택시얼층 및 상기 층간절연층을 덮는 단결정 반도체 에피택시얼층을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  4. 제 3 항에 있어서,
    상기 도우핑된 단결정 반도체 에피택시얼층을 평탄화시키고,
    상기 평탄화된 단결정 반도체 에피택시얼층의 표면을 세정하는 것을 더 포함하는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  5. 제 1 항에 있어서,
    상기 단결정 반도체 에피택시얼 패턴을 부분 평탄화시키는 것은 화학기계적 연마 기술을 사용하여 실시하는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  6. 제 1 항에 있어서,
    상기 반도체 바디층을 형성하기 전에 상기 단결정 반도체 에피택시얼 패턴을 갖는 기판 상에 비단결정 반도체층(non-single crystalline semiconductor layer) 을 형성하고,
    상기 단결정 반도체 에피택시얼 패턴을 씨드층으로 채택하는 고상 에피택시얼 기술을 사용하여 상기 비단결정 반도체층을 결정화시키는 것을 더 포함하되, 상기 반도체 바디층은 상기 결정화된 반도체층 및 상기 단결정 반도체 에피택시얼 패턴을 연속적으로 부분 평탄화시킴으로써 형성되는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  7. 제 6 항에 있어서,
    상기 비단결정 반도체층은 비정질 반도체층 또는 다결정 반도체층으로 형성하는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  8. 제 1 항에 있어서,
    상기 반도체 바디층을 형성하기 전에 상기 단결정 반도체 에피택시얼 패턴을 갖는 기판 상에 비단결정 반도체층(non-single crystalline semiconductor layer)을 형성하는 것과,
    상기 반도체 바디층을 패터닝하기 전에 상기 단결정 반도체 에피택시얼 패턴을 씨드층으로 사용하여 고상 에피택시얼 공정을 실시하는 것을 더 포함하되, 상기 반도체 바디층은 상기 비단결정 반도체층 및 상기 단결정 반도체 에피택시얼 패턴을 연속적으로 부분 평탄화시킴으로써 형성되고 상기 부분 평탄화된 비단결정 반도체층(partially planarized non-single crystalline semiconductor layer)은 상기 고상 에피택시얼 공정 동안 결정화되는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  9. 제 1 항에 있어서,
    상기 반도체 바디에 박막 트랜지스터를 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  10. 제 9 항에 있어서, 상기 박막 트랜지스터를 형성하는 것은
    상기 반도체 바디의 상부를 가로지르는 게이트 전극을 형성하되, 상기 게이트 전극은 상기 반도체 바디의 양 측벽들을 덮도록 형성되고,
    상기 게이트 전극을 이온주입 마스크로 사용하여 상기 반도체 바디 내에 불순물 이온들을 주입하여 소오스/드레인 영역들을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  11. 제 1 항에 있어서,
    상기 층간절연층을 형성하기 전에 상기 단결정 반도체기판의 소정영역에 소자분리층을 형성하여 활성영역을 한정하고,
    상기 활성영역에 벌크 모스 트랜지스터를 형성하는 것을 더 포함하되, 상기 벌크 모스 트랜지스터는 상기 활성영역의 상부를 가로지르는 게이트 전극과 아울러서 상기 게이트 전극의 하부의 채널 영역의 양 옆에 각각 위치하는 소오스 영역 및 드레인 영역을 갖도록 형성되는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  12. 제 11 항에 있어서,
    상기 단결정 반도체 플러그는 상기 벌크 모스 트래지스터의 상기 소오스/드레인 영역들중 적어도 하나에 접촉하도록 형성되는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  13. 제1 및 제2 하프 셀들로 구성되는 박막 트랜지스터 에스램 셀을 제조하는 방법에 있어서, 상기 제1 및 제2 하프 셀들중 어느 하나를 제조하는 방법은
    단결정 반도체기판의 소정영역에 소자분리층을 형성하여 활성영역을 한정하고,
    상기 활성영역에 구동 트랜지스터를 형성하되, 상기 구동 트랜지스터는 상기 활성영역의 상부를 가로지르는 구동 게이트 전극과 아울러서 상기 구동 게이트 전극의 하부의 채널 영역의 양 옆에 각각 위치하는 소오스 영역 및 드레인 영역을 갖도록 형성되고,
    상기 구동 트랜지스터를 갖는 기판 상에 층간절연층을 형성하고,
    상기 층간절연층을 관통하여 상기 구동 트랜지스터의 상기 드레인 영역에 접촉하는 단결정 반도체 플러그 및 상기 단결정 반도체 플러그와 접촉하면서 상기 층간절연층을 덮는 단결정 반도체 에피택시얼 패턴을 형성하되, 상기 단결정 반도체 플러그는 상기 단결정 반도체 기판을 씨드층으로 사용하여 형성되고 상기 단결정 반도체 에피택시얼 패턴은 상기 단결정 반도체 플러그를 씨드층으로 사용하여 형성되고,
    상기 단결정 반도체 에피택시얼 패턴을 부분 평탄화시키어 상기 층간절연층 상에 반도체 바디층을 형성하고,
    상기 반도체 바디층을 패터닝하여 반도체 바디를 형성하는 것을 포함하는 박막 트랜지스터 에스램 셀 제조방법.
  14. 제 13 항에 있어서, 상기 단결정 반도체 플러그 및 상기 단결정 반도체 에피택시얼 패턴를 형성하는 것은
    상기 층간절연층을 패터닝하여 상기 구동 트랜지스터의 상기 드레인 영역을 노출시키는 노드 콘택홀을 형성하고,
    상기 노출된 드레인 영역을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 상기 노드 콘택홀을 채우면서 상기 층간절연층을 덮는 단결정 반도체 에피택시얼층을 연속적으로 성장시키는 것을 포함하는 박막 트랜지스터 에스램 셀 제조방법.
  15. 제 13 항에 있어서, 상기 단결정 반도체 플러그 및 상기 단결정 반도체 에피택시얼 패턴을 형성하는 것은
    상기 층간절연층을 패터닝하여 상기 구동 트랜지스터의 상기 드레인 영역을 노출시키는 노드 콘택홀을 형성하고,
    상기 노출된 드레인 영역을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 상기 노드 콘택홀을 채우는 도우핑된 단결정 반도체 에피택시얼층을 성장시키고,
    상기 도우핑된 단결정 반도체 에피택시얼층을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 상기 도우핑된 단결정 반도체 에피택시얼층 및 상기 층간절연층을 덮는 단결정 반도체 에피택시얼층을 형성하는 것을 포함하는 것을 특징으로 하는 박막 트랜지스터 에스램 셀 제조방법.
  16. 제 15 항에 있어서,
    상기 도우핑된 단결정 반도체 에피택시얼층을 평탄화시키고,
    상기 평탄화된 단결정 반도체 에피택시얼층의 표면을 세정하는 것을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 에스램 셀 제조방법.
  17. 제 13 항에 있어서,
    상기 단결정 반도체 에피택시얼 패턴을 부분 평탄화시키는 것은 화학기계적 연마 기술을 사용하여 실시하는 것을 특징으로 하는 박막 트랜지스터 에스램 셀 제조방법.
  18. 제 13 항에 있어서,
    상기 반도체 바디층을 형성하기 전에 상기 단결정 반도체 에피택시얼 패턴을 갖는 기판 상에 비단결정 반도체층(non-single crystalline semiconductor layer)을 형성하고,
    상기 단결정 반도체 에피택시얼 패턴을 씨드층으로 채택하는 고상 에피택시 얼 기술을 사용하여 상기 비단결정 반도체층을 결정화시키는 것을 더 포함하되, 상기 반도체 바디층은 상기 결정화된 반도체층 및 상기 단결정 반도체 에피택시얼 패턴을 연속적으로 부분 평탄화시킴으로써 형성되는 것을 특징으로 하는 박막 트랜지스터 에스램 셀 제조방법.
  19. 제 18 항에 있어서,
    상기 비단결정 반도체층은 비정질 반도체층 또는 다결정 반도체층으로 형성하는 것을 특징으로 하는 박막 트랜지스터 에스램 셀 제조방법.
  20. 제 13 항에 있어서,
    상기 반도체 바디층을 형성하기 전에 상기 단결정 반도체 에피택시얼 패턴을 갖는 기판 상에 비단결정 반도체층(non-single crystalline semiconductor layer)을 형성하는 것과,
    상기 반도체 바디층을 패터닝하기 전에 상기 단결정 반도체 에피택시얼 패턴을 씨드층으로 사용하여 고상 에피택시얼 공정을 실시하는 것을 더 포함하되, 상기 반도체 바디층은 상기 비단결정 반도체층 및 상기 단결정 반도체 에피택시얼 패턴을 연속적으로 부분 평탄화시킴으로써 형성되고 상기 부분 평탄화된 비단결정 반도체층(partially planarized non-single crystalline semiconductor layer)은 상기 고상 에피택시얼 공정 동안 결정화되는 것을 특징으로 하는 박막 트랜지스터 에스램 셀 제조방법.
  21. 제 13 항에 있어서,
    상기 반도체 바디에 부하 트랜지스터의 역할을 하는 부하 박막 트랜지스터(load thin film transistor)를 형성하는 것을 더 포함하되, 상기 부하 박막 트랜지스터는 상기 반도체 바디의 상부를 가로지르면서 상기 반도체 바디의 양 측벽들을 덮는 부하 게이트 전극, 상기 부하 게이트 전극에 인접하고 상기 단결정 반도체 플러그 상에 위치하는 드레인 영역, 및 상기 부하 게이트 전극에 인접하고 상기 드레인 영역의 반대편에 위치하는 소오스 영역을 갖도록 형성되는 것을 특징으로 하는 박막 트랜지스터 에스램 셀 제조방법.
  22. 제 21 항에 있어서,
    상기 부하 박막 트랜지스터를 갖는 기판 상에 제2 층간절연층을 형성하고,
    상기 제2 층간절연층을 관통하여 상기 부하 박막 트랜지스터의 상기 드레인 영역에 접촉하는 제2 단결정 반도체 플러그 및 상기 제2 단결정 반도체 플러그와 접촉하면서 상기 제2 층간절연층을 덮는 제2 단결정 반도체 에피택시얼 패턴을 형성하고,
    상기 제2 단결정 반도체 에피택시얼 패턴을 부분 평탄화시키어 상기 제2 층간절연층 상에 제2 반도체 바디층을 형성하고,
    상기 제2 반도체 바디층을 패터닝하여 상기 제2 단결정 반도체 플러그와 접촉하는 제2 반도체 바디를 형성하는 것을 포함하는 것을 특징으로 하는 박막 트랜 지스터 에스램 셀 제조방법.
  23. 제 22 항에 있어서, 상기 제2 단결정 반도체 플러그 및 상기 제2 단결정 반도체 에피택시얼 패턴을 형성하는 것은
    상기 제2 층간절연층을 패터닝하여 상기 부하 박막 트랜지스터의 상기 드레인 영역을 노출시키는 제2 노드 콘택홀을 형성하고,
    상기 노출된 드레인 영역을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 상기 제2 노드 콘택홀을 채우면서 상기 제2 층간절연층을 덮는 단결정 반도체 에피택시얼층을 연속적으로 성장시키는 것을 포함하는 박막 트랜지스터 에스램 셀 제조방법.
  24. 제 22 항에 있어서, 상기 제2 단결정 반도체 플러그 및 상기 제2 단결정 반도체 에피택시얼 패턴을 형성하는 것은
    상기 제2 층간절연층을 패터닝하여 상기 부하 박막 트랜지스터의 상기 드레인 영역을 노출시키는 제2 노드 콘택홀을 형성하고,
    상기 노출된 드레인 영역을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 상기 제2 노드 콘택홀을 채우는 도우핑된 단결정 반도체 에피택시얼층을 성장시키고,
    상기 도우핑된 단결정 반도체 에피택시얼층을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 상기 도우핑된 단결정 반도체 에피택시얼층 및 상기 제2 층간절연층을 덮는 단결정 반도체 에피택시얼층을 형성하는 것을 포함하는 것을 특징으로 하는 박막 트랜지스터 에스램 셀 제조방법.
  25. 제 24 항에 있어서,
    상기 도우핑된 단결정 반도체 에피택시얼층을 평탄화시키고,
    상기 평탄화된 단결정 반도체 에피택시얼층의 표면을 세정하는 것을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 에스램 셀 제조방법.
  26. 제 22 항에 있어서,
    상기 제2 단결정 반도체 에피택시얼 패턴을 부분 평탄화시키는 것은 화학기계적 연마 기술을 사용하여 실시하는 것을 특징으로 하는 박막 트랜지스터 에스램 셀 제조방법.
  27. 제 22 항에 있어서,
    상기 제2 반도체 바디층을 형성하기 전에 상기 제2 단결정 반도체 에피택시얼 패턴을 갖는 기판 상에 제2 비단결정 반도체층(non-single crystalline semiconductor layer)을 형성하고,
    상기 제2 단결정 반도체 에피택시얼 패턴을 씨드층으로 채택하는 고상 에피택시얼 기술을 사용하여 상기 제2 비단결정 반도체층을 결정화시키는 것을 더 포함하되, 상기 제2 반도체 바디층은 상기 결정화된 반도체층 및 상기 제2 단결정 반도 체 에피택시얼 패턴을 연속적으로 부분 평탄화시킴으로써 형성되는 것을 특징으로 하는 박막 트랜지스터 에스램 셀 제조방법.
  28. 제 27 항에 있어서,
    상기 제2 비단결정 반도체층은 비정질 반도체층 또는 다결정 반도체층으로 형성하는 것을 특징으로 하는 박막 트랜지스터 에스램 셀 제조방법.
  29. 제 22 항에 있어서,
    상기 제2 반도체 바디층을 형성하기 전에 상기 제2 단결정 반도체 에피택시얼 패턴을 갖는 기판 상에 제2 비단결정 반도체층(non-single crystalline semiconductor layer)을 형성하는 것과,
    상기 제2 반도체 바디층을 패터닝하기 전에 상기 제2 단결정 반도체 에피택시얼 패턴을 씨드층으로 채택하는 고상 에피택시얼 공정을 실시하는 것을 더 포함하되, 상기 제2 반도체 바디층은 상기 제2 비단결정 반도체층 및 상기 제2 단결정 반도체 에피택시얼 패턴을 연속적으로 부분 평탄화시킴으로써 형성되고 상기 부분 평탄화된 비단결정 반도체층(partially planarized non-single crystalline semiconductor layer)은 상기 고상 에피택시얼 공정 동안 결정화되는 것을 특징으로 하는 박막 트랜지스터 에스램 셀 제조방법.
  30. 제 22 항에 있어서,
    상기 제2 반도체 바디에 전송 트랜지스터의 역할을 하는 전송 박막 트랜지스터(transfer thin film transistor)를 형성하는 것을 더 포함하되, 상기 전송 박막 트랜지스터는 상기 제2 반도체 바디의 상부를 가로지르면서 상기 제2 반도체 바다의 양 측벽들을 덮는 전송 게이트 전극, 상기 전송 게이트 전극에 인접하고 상기 제2 단결정 반도체 플러그 상에 위치하는 소오스 영역, 및 상기 전송 게이트 전극에 인접하고 상기 소오스 영역의 반대편에 위치하는 드레인 영역을 갖도록 형성되는 것을 특징으로 하는 박막 트랜지스터 에스램 셀 제조방법.
  31. 제 30 항에 있어서,
    상기 전송 박막 트랜지스터를 갖는 기판 상에 제3 층간절연층을 형성하고,
    상기 제1 내지 제3 층간절연층들을 관통하는 노드 금속 플러그를 형성하는 것을 더 포함하되, 상기 노드 금속 플러그는 상기 구동 트랜지스터의 상기 드레인 영역, 상기 단결정 반도체 플러그, 상기 부하 박막 트랜지스터의 상기 드레인 영역, 상기 제2 단결정 반도체 플러그 및 상기 전송 박막 트랜지스터의 상기 소오스 영역에 대하여 저항성 접촉(ohmic contact)을 갖는 금속층으로 형성하는 것을 특징으로 하는 박막 트랜지스터 에스램 셀 제조방법.
  32. 제 21 항에 있어서,
    상기 구동 트랜지스터를 형성하는 동안 상기 활성영역에 전송 트랜지스터를 형성하는 것을 더 포함하되, 상기 전송 트랜지스터는 상기 활성영역의 상부를 가로 지르는 전송 게이트 전극과 아울러서 상기 전송 게이트 전극의 하부의 채널 영역의 양 옆에 각각 위치하는 소오스 영역 및 드레인 영역을 갖도록 형성되고, 상기 전송 트랜지스터의 상기 소오스 영역은 상기 구동 트랜지스터의 상기 드레인 영역에 해당하는 것을 특징으로 하는 박막 트랜지스터 에스램 셀 제조방법.
  33. 제 32 항에 있어서,
    상기 부하 박막 트랜지스터를 갖는 기판 상에 제2 층간절연층을 형성하고,
    상기 제1 및 제2 층간절연층들을 관통하는 노드 금속 플러그를 형성하는 것을 더 포함하되, 상기 노드 금속 플러그는 상기 구동 트랜지스터의 상기 드레인 영역, 상기 단결정 반도체 플러그, 및 상기 부하 박막 트랜지스터의 상기 드레인 영역에 대하여 저항성 접촉(ohmic contact)을 갖는 금속층으로 형성하는 것을 특징으로 하는 박막 트랜지스터 에스램 셀 제조방법.
  34. 단결정 반도체기판 상에 적층된 층간절연층;
    상기 층간절연층을 관통하는 단결정 반도체 플러그; 및
    상기 층간절연층 상에 제공된 단결정 반도체 바디를 포함하되, 상기 단결정 반도체 바디는 상기 단결정 반도체 플러그를 씨드층으로 사용하여 성장된 단결정 반도체 에피택시얼 패턴 및 상기 단결정 반도체 에피택시얼 패턴을 씨드층으로 채택하는 고상 에피택시얼 기술을 사용하여 결정화된 반도체층을 갖는 반도체 집적회로.
  35. 제 34 항에 있어서,
    상기 단결정 반도체 플러그는 상기 단결정 반도체기판을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 형성된 에피택시얼층인 것을 특징으로 하는 반도체 집적회로.
  36. 제 34 항에 있어서,
    상기 결정화된 반도체층은 비정질 반도체층 또는 다결정 반도체층을 결정화시키어 형성된 단결정 반도체층인 것을 특징으로 하는 반도체 집적회로.
  37. 제 34 항에 있어서,
    상기 단결정 반도체 바디에 형성된 박막 트랜지스터를 더 포함하되, 상기 박막 트랜지스터는 상기 단결정 반도체 바디 내에 형성된 소오스 영역 및 드레인 영역과 아울러서 상기 소오스/드레인 영역들 사이의 채널 영역의 상부를 가로지르면서 상기 단결정 반도체 바디의 양 측벽들을 덮는 게이트 전극을 구비하는 것을 특징으로 하는 반도체 집적회로.
  38. 제 34 항에 있어서,
    상기 단결정 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리층; 및
    상기 활성영역에 형성된 벌크 모스 트랜지스터를 더 포함하되, 상기 벌크 모스 트랜지스터는 상기 활성영역 내에 형성된 소오스 영역 및 드레인 영역과 아울러서 상기 소오스/드레인 영역들 사이의 채널 영역의 상부를 가로지르는 게이트 전극을 구비하는 것을 특징으로 하는 반도체 집적회로.
  39. 제 38 항에 있어서,
    상기 단결정 반도체 플러그는 상기 벌크 모스 트랜지스터의 상기 소오스/드레인 영역들중 어느 하나에 전기적으로 접속되는 것을 특징으로 하는 반도체 집적회로.
  40. 제1 및 제2 하프 셀들로 구성되는 박막 트랜지스터 에스램 셀에 있어서, 상기 제1 및 제2 하프 셀들의 각각은
    단결정 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리층;
    상기 활성영역에 형성되되, 상기 활성영역 내에 형성된 소오스 영역 및 드레인 영역과 아울러서 상기 소오스/드레인 영역들 사이의 채널 영역의 상부를 가로지르는 구동 게이트 전극을 갖는 구동 트랜지스터;
    상기 구동 트랜지스터를 갖는 기판 상에 제공된 층간절연층;
    상기 층간절연층을 관통하여 상기 구동 트랜지스터의 상기 드레인 영역에 접촉하는 단결정 반도체 플러그; 및
    상기 층간절연층 상에 제공되고 상기 단결정 반도체 플러그와 접촉하도록 연 장된 단결정 반도체 바디를 포함하되, 상기 단결정 반도체 바디는 상기 단결정 반도체 플러그를 씨드층으로 사용하여 성장된 단결정 반도체 에피택시얼 패턴 및 상기 단결정 반도체 에피택시얼 패턴을 씨드층으로 채택하는 고상 에피택시얼 기술을 사용하여 결정화된 반도체층을 갖는 박막 트랜지스터 에스램 셀.
  41. 제 40 항에 있어서,
    상기 단결정 반도체 플러그는 상기 구동 트랜지스터의 상기 드레인 영역을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 형성된 에피택시얼층인 것을 특징으로 하는 박막 트랜지스터 에스램 셀.
  42. 제 40 항에 있어서,
    상기 결정화된 반도체층은 비정질 반도체층 또는 다결정 반도체층을 결정화시키어 형성된 단결정 반도체층인 것을 특징으로 하는 박막 트랜지스터 에스램 셀.
  43. 제 40 항에 있어서,
    상기 단결정 반도체 바디에 형성된 부하 박막 트랜지스터를 더 포함하되, 상기 부하 박막 트랜지스터는 상기 단결정 반도체 바디의 상부를 가로지르면서 상기 단결정 반도체 바디의 양 측벽들을 덮는 부하 게이트 전극, 상기 부하 게이트 전극에 인접하고 상기 단결정 반도체 플러그 상에 위치하는 드레인 영역, 및 상기 부하 게이트 전극에 인접하고 상기 드레인 영역의 반대편에 위치하는 소오스 영역을 갖 는 것을 특징으로 하는 박막 트랜지스터 에스램 셀.
  44. 제 43 항에 있어서,
    상기 부하 박막 트랜지스터를 갖는 기판 상에 형성된 제2 층간절연층;
    상기 제2 층간절연층을 관통하여 상기 부하 박막 트랜지스터의 상기 드레인 영역에 접촉하는 제2 단결정 반도체 플러그; 및
    상기 제2 층간절연층 상에 제공되고 상기 제2 단결정 반도체 플러그와 접촉하도록 연장된 제2 단결정 반도체 바디를 더 포함하되, 상기 제2 단결정 반도체 바디는 상기 제2 단결정 반도체 플러그를 씨드층으로 사용하여 성장된 단결정 반도체 에피택시얼 패턴 및 상기 단결정 반도체 에피택시얼 패턴을 씨드층으로 채택하는 고상 에피택시얼 기술을 사용하여 결정화된 반도체층으로 이루어진 박막 트랜지스터 에스램 셀.
  45. 제 44 항에 있어서,
    상기 제2 단결정 반도체 플러그는 상기 부하 박막 트랜지스터의 상기 드레인 영역을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 형성된 에피택시얼층인 것을 특징으로 하는 박막 트랜지스터 에스램 셀.
  46. 제 44 항에 있어서,
    상기 결정화된 반도체층은 비정질 반도체층 또는 다결정 반도체층을 결정화 시키어 형성된 단결정 반도체층인 것을 특징으로 하는 박막 트랜지스터 에스램 셀.
  47. 제 44 항에 있어서,
    상기 제2 단결정 반도체 바디에 형성된 전송 박막 트랜지스터를 더 포함하되, 상기 전송 박막 트랜지스터는 상기 제2 단결정 반도체 바디의 상부를 가로지르면서 상기 제2 단결정 반도체 바디의 양 측벽들을 덮는 전송 게이트 전극, 상기 전송 게이트 전극에 인접하고 상기 제2 단결정 반도체 플러그 상에 위치하는 소오스 영역, 및 상기 전송 게이트 전극에 인접하고 상기 소오스 영역의 반대편에 위치하는 드레인 영역을 갖는 것을 특징으로 하는 박막 트랜지스터 에스램 셀.
  48. 제 47 항에 있어서,
    상기 전송 박막 트랜지스터를 갖는 기판 상에 제공된 제3 층간절연층;
    상기 제1 내지 제3 층간절연층들을 관통하는 노드 금속 플러그를 더 포함하되, 상기 노드 금속 플러그는 상기 구동 트랜지스터의 상기 드레인 영역, 상기 단결정 반도체 플러그, 상기 부하 박막 트랜지스터의 상기 드레인 영역, 상기 제2 단결정 반도체 플러그 및 상기 전송 박막 트랜지스터의 상기 소오스 영역에 대하여 저항성 접촉(ohmic contact)을 갖는 금속층인 것을 특징으로 하는 박막 트랜지스터 에스램 셀.
  49. 제 47 항에 있어서,
    상기 활성영역에 형성되고 상기 구동 트랜지스터에 인접한 전송 트랜지스터를 더 포함하되, 상기 전송 트랜지스터는 상기 활성영역의 상부를 가로지르는 전송 게이트 전극과 아울러서 상기 전송 게이트 전극의 하부의 채널 영역의 양 옆에 각각 위치하는 소오스 영역 및 드레인 영역을 갖고, 상기 전송 트랜지스터의 상기 소오스 영역은 상기 구동 트랜지스터의 상기 드레인 영역에 해당하는 것을 특징으로 하는 박막 트랜지스터 에스램 셀.
  50. 제 49 항에 있어서,
    상기 부하 박막 트랜지스터 및 상기 전송 트랜지스터를 갖는 기판 상에 형성된 제2 층간절연층; 및
    상기 제1 및 제2 층간절연층들을 관통하는 노드 금속 플러그를 더 포함하되, 상기 노드 금속 플러그는 상기 구동 트랜지스터의 상기 드레인 영역, 상기 단결정 반도체 플러그, 및 상기 부하 박막 트랜지스터의 상기 드레인 영역에 대하여 저항성 접촉(ohmic contact)을 갖는 금속층인 것을 특징으로 하는 박막 트랜지스터 에스램 셀.
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