KR20080067126A - 콘택 구조체들을 갖는 에스램 셀의 제조 방법 - Google Patents

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Abstract

콘택 구조체들을 갖는 에스램 셀의 제조 방법이 제공된다. 상기 에스램 셀의 제조 방법은 반도체 기판에 제 1 벌크 트랜지스터를 형성하는 것을 구비한다. 상기 반도체 기판 상에 형성된 제 1 절연막을 관통하여 상기 제 1 벌크 트랜지스터의 소오스 영역에 접촉하는 하부 반도체 플러그를 형성한다. 상기 제 1 절연막 상에 제 1 하부 박막 트랜지스터를 형성한다. 상기 제 1 절연막 상에 형성된 제 2 절연막을 관통하여 상기 하부 반도체 플러그와 접촉하는 상부 반도체 플러그를 형성한다. 상기 제 2 절연막 상에 제 1 상부 박막 트랜지스터를 형성한다. 상기 제 2 절연막 상에 제 3 절연막을 형성한다. 상기 제 3 절연막들 및 상기 상, 하부 반도체 플러그를 차례로 패터닝하여 상기 제 1 벌크 트랜지스터의 제 1 불순물 영역을 노출시키는 하부 접지선 콘택홀을 형성함과 동시에 노드 콘택홀을 형성한다.
Figure P1020070004311
에스램, 노드 콘택, 접지선 콘택

Description

콘택 구조체들을 갖는 에스램 셀의 제조 방법{Method of manufacturing SRAM cell having a contact structures}
도 1 및 도 2는 종래의 씨모스 에스램 셀의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 일반적인 씨모스 에스램 셀의 등가회로도이다.
도 4는 씨모스 에스램 셀의 평면도이다.
도 5 내지 도 13은 본 발명의 일 실시예에 따른 에스램 셀의 제조 방법을 설명하기 위한 도 4의 I-I'선을 따라 절단한 단면도들이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 콘택 구조체들을 갖는 에스램 셀의 제조 방법에 관한 것이다.
반도체 기억소자들 중에 에스램은 디램에 비하여 낮은 전력소모 및 빠른 동작속도를 보인다는 장점들을 갖는다. 따라서, 에스램은 컴퓨터의 캐쉬(cache) 메모리소자 또는 휴대용 전자제품(portable appliance)에 널리 사용되고 있다.
에스램의 단위 셀은 크게 두가지로 분류된다. 그 하나는 고저항을 부하소 자(load device)로 채택하는 고저항 에스램 셀(high load resistor SRAM cell)이고, 다른 하나는 PMOS 트랜지스터를 부하소자로 채택하는 씨모스 에스램 셀이다.
상기 씨모스 에스램 셀은 다시 두 가지로 분류된다. 그 하나는 반도체 기판 상에 적층된 박막 트랜지스터(thin film transistor; TFT)를 부하소자로 채택하는 박막 트랜지스터 에스램 셀이고, 다른 하나는 반도체기판에 형성된 벌크 트랜지스터(bulk transistor)를 부하소자로 채택하는 벌크 씨모스 에스램 셀(bulk CMOS SRAM cell)이다. 상기 벌크 씨모스 에스램 셀은 박막 트랜지스터 에스램 셀에 비하여 낮은 집적도(low integration density)와 아울러서 약한 래치업 면역성(weak latch-up immunity)을 보인다.
상기 박막 트랜지스터 에스램 셀은 반도체 기판에 벌크 트랜지스터 및 상기 벌크 트랜지스터의 상부에 다층으로 적층된 박막 트랜지스터들을 구비할 수 있다. 상기 박막 트랜지스터 에스램 셀은 다수의 콘택 구조체들을 구비할 수 있다. 예를 들어, 상기 박막 트랜지스터 에스램 셀은 상기 벌크 트랜지스터의 소오스/드레인 영역들의 어느 하나와 상기 박막 트랜지스터들의 소오스/드레인 영역들을 전기적으로 연결시키는 노드 콘택 구조체를 구비한다. 아울러, 상기 박막 트랜지스터 에스램 셀은 상기 벌크 트랜지스터의 소오스/드레인 영역들의 다른 하나와 접지선을 전기적으로 연결시키는 접지선 콘택 구조체를 구비할 수 있다.
도 1 및 도 2는 종래의 씨모스 에스램 셀의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 단결정 실리콘 기판과 같은 반도체 기판(10)의 소정 영역 에 소자분리막(14)을 형성하여 활성영역(12a)을 한정한다. 이에 더하여, 상기 소자분리막(14)은 상기 활성영역(12a)의 일 단으로부터 연장된 접지 활성영역(12b)을 제공하도록 형성될 수 있다.
상기 활성영역(12a)의 반도체 기판(100)에 벌크 트랜지스터(TD)를 형성한다. 상기 벌크 트랜지스터(TD)는 예를 들어, 구동 트랜지스터일 수 있다. 상기 구동 트랜지스터(TD)는 상기 활성영역(12a)의 상부를 가로지르는 구동 게이트 패턴(15a), 상기 구동 게이트 패턴(15a)의 양 옆의 반도체 기판(100) 내에 위치되는 소오스 및 드레인영역들(16s, 16d)을 구비하도록 형성될 수 있다. 상기 소오스 및 드레인 영역(16s, 16d) 중에 상기 소오스 영역(16s)은 상기 접지 활성영역(12b) 내에도 형성될 수 있다. 상기 구동 트랜지스터(TD)를 갖는 반도체 기판(100)의 전면에 제 1 층간절연막(17)을 형성한다.
이어서, 상기 제 1 층간절연막(17)을 관통하여 상기 접지 활성영역(12b)의 소오스 영역(15s)과 접촉하는 하부 반도체 플러그(18)를 형성한다. 상기 하부 반도체 플러그(18)는 단결정 실리콘막으로 형성될 수 있다. 이어서, 상기 하부 반도체 플러그(18)와 이격되도록 상기 하부 바디층을 패터닝하여 하부 바디 패턴(20)을 형성한다.
상기 하부 바디 패턴(20)에 하부 박막 트랜지스터(TL)를 형성한다. 상기 하부 박막 트랜지스터(TL)는 예를 들어, 부하 트랜지스터일 수 있다. 상기 부하 트랜지스터(TL)는 상기 하부 바디 패턴(20)의 상부를 가로지르는 부하 게이트 패턴(22a), 상기 부하 게이트 패턴(22a)의 양 옆의 하부 바디 패턴(20) 내에 위치되 는 소오스 및 드레인 영역들(24s, 24d)을 구비하도록 형성될 수 있다. 상기 부하 트랜지스터(TL)를 갖는 반도체 기판(100)의 전면에 제 2 층간절연막(26)을 형성한다.
상기 제 2 층간절연막(26)을 관통하여 상기 하부 반도체 플러그(18)와 접촉하는 상부 반도체 플러그(28)를 형성한다. 상기 상부 반도체 플러그(28)는 상기 하부 반도체 플러그(18)와 동일한 막일 수 있다. 이어서, 상기 제 2 층간절연막(26) 상에 상부 바디 패턴(30)을 형성한다. 상기 상부 바디 패턴(30)은 상기 하부 바디 패턴(20)의 형성방법과 동일한 방법을 사용하여 제작될 수 있다.
상기 상부 바디 패턴(30)에 상부 박막 트랜지스터(TT)를 형성한다. 상기 상부 박막 트랜지스터(TT)는 예를 들어, 전송 트랜지스터일 수 있다. 상기 전송 트랜지스터(TT)는 상기 상부 바디 패턴(30)의 상부를 가로지르는 전송 게이트 패턴(32), 상기 전송 게이트 패턴(32)의 양 옆의 상부 바디 패턴(30) 내에 위치되는 드레인 및 소오스 영역들(34d, 34s)을 구비하도록 형성될 수 있다. 상기 전송 트랜지스터(TT)를 갖는 반도체 기판(100)의 전면에 제 3 층간절연막(36)을 형성한다.
상기 제 1 내지 제 3 층간절연막(17, 26, 36)을 관통하여 상기 구동 트랜지스터(TD)의 상기 드레인 영역(16d), 상기 부하 트랜지스터(TL)의 드레인 영역(24d) 및 상기 전송 트랜지스터(TT)의 소오스 영역(34s)을 전기적으로 연결시키는 노드 콘택 플러그(42)를 형성한다. 이어서, 상기 노드 콘택 플러그(42)를 갖는 반도체 기판(100) 전면에 제 4 층간절연막(44)을 형성한다.
도 2를 참조하면, 상기 제 4 층간절연막(44) 상에 상기 상부 반도체 플러 그(28)와 중첩되는 개구부를 갖는 마스크 패턴(미도시)을 형성할 수 있다. 상기 마스크 패턴을 식각 마스크로 사용하여 상기 제 3 및 제 4 층간절연막들(36, 44)과 아울러서 상기 상, 하부 반도체 플러그들(28, 18)을 차례로 식각하여 접지선 콘택홀(50)을 형성한다. 상기 식각 공정은 다층으로 적층된 층간절연막들 및 반도체 플러그들에 대하여 진행되므로 상기 접지선 콘택홀(50)은 큰 종횡비를 가지며 형성된다. 이와 같이, 식각될 깊이가 클수록 상기 식각 공정시 발생되는 폴리머(polymer)가 상기 접지선 콘택홀(50)의 측벽들에 흡착될 수 있다. 그 결과, 상기 접지선 콘택홀(50)의 측벽들은 하부로 갈수록 경사지게 형성된다. 심지어, 상기 접지선 콘택홀(50)의 바닥(B)에서 상기 접지 횔성영역(12b)의 소오스 영역(16s)이 노출되지 못하여 상기 에스램 셀의 동작 불량이 발생될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 접지 콘택홀의 오픈 불량을 방지할 수 있는 3차원 에스램 셀의 제조 방법을 제공함에 있다.
상기 기술적 과제를 이루기 위한 본 발명의 일 양태에 따르면, 에스램 셀의 제조 방법이 제공된다. 상기 에스램 셀의 제조 방법은 반도체 기판에 제 1 벌크 트랜지스터를 형성하는 것을 구비한다. 상기 제 1 벌크 트랜지스터를 갖는 기판 상에 제 1 절연막을 형성한다. 상기 제 1 절연막을 관통하여 상기 제 1 벌크 트랜지스터의 소오스 영역에 접촉하는 하부 반도체 플러그를 형성한다. 상기 제 1 절연막 상에 상기 하부 반도체 플러그로부터 이격된 제 1 하부 박막 트랜지스터를 형성한다. 상기 제 1 하부 박막 트랜지스터를 갖는 기판 상에 제 2 절연막을 형성한다. 상기 제 2 절연막을 관통하여 상기 하부 반도체 플러그와 접촉하는 상부 반도체 플러그를 형성한다. 상기 제 2 절연막 상에 상기 상부 반도체 플러그로부터 이격된 제 1 상부 박막 트랜지스터를 형성한다. 상기 제 1 상부 박막 트랜지스터를 갖는 기판 상에 제 3 절연막을 형성한다. 상기 제 1 내지 제 3 절연막들과 아울러서 상기 상/하부 반도체 플러그들을 패터닝하여 상기 제 1 벌크 트랜지스터의 상기 소오스 영역을 노출시키는 접지선 콘택홀을 형성함과 동시에 상기 벌크 트랜지스터 및 상기 제 1 하부 박막 트랜지스터의 드레인 영역들과 아울러서 상기 제 1 상부 박막 트랜지스터의 소오스 영역을 노출시키는 제 1 노드 콘택홀을 형성한다. 상기 접지선 콘택홀 및 상기 제 1 노드 콘택홀을 각각 채우는 접지선 플러그 및 제 1 노드 콘택 플러그를 형성한다.
본 발명의 몇몇 실시예에서, 상기 제 1 벌크 트랜지스터를 형성하는 동안에 상기 반도체 기판에 제 2 벌크 트랜지스터를 형성할 수 있다. 상기 제 2 벌크 트랜지스터는 상기 제 1 벌크 트랜지스터의 상기 드레인 영역에 인접하도록 연장되는 게이트 패턴을 갖도록 형성될 수 있다. 상기 제 1 하부 박막 트랜지스터를 형성하는 동안에 상기 제 1 절연막 상에 제 2 하부 박막 트랜지스터를 형성할 수 있다. 상기 제 2 하부 박막 트랜지스터는 상기 제 2 벌크 트랜지스터의 상기 게이트 패턴과 중첩되는 게이트 패턴을 갖도록 형성될 수 있다. 상기 제 1 상부 박막 트랜지스터를 형성하는 동안에 상기 제 2 절연막 상에 제 2 상부 박막 트랜지스터를 형성할 수 있다.
이때, 다른 실시예들에서, 상기 하부 접지선 콘택홀 및 상기 제 1 노드 콘택홀을 형성하는 것은 상기 제 3 절연막을 식각하여 상기 상부 반도체 플러그의 상부면을 노출시키는 상부 콘택홀과 아울러서 상기 제 2 절연막의 상부면 및 상기 제 1 상부 박막 트랜지스터의 상기 소오스 영역의 가장자리를 노출시키는 상부 노드 콘택홀을 형성할 수 있다. 상기 노출된 상부 반도체 플러그를 식각하여 상기 하부 반도체 플러그의 상부면을 노출시키는 중간 콘택홀을 형성함과 아울러서 상기 노출된 제 1 상부 박막 트랜지스터의 상기 소오스 영역을 식각할 수 있다. 상기 노출된 제 2 절연막을 식각하여 상기 제 1 절연막의 상부면, 상기 제 1 하부 박막 트랜지스터의 상기 드레인 영역의 가장자리 및 상기 드레인 영역에 인접한 상기 제 2 하부 박막 트랜지스터의 게이트 패턴의 가장자리를 노출시키는 중간 노드 콘택홀을 형성할 수 있다. 상기 노출된 하부 반도체 플러그를 식각하여 상기 제 1 벌크 트랜지스터의 상기 소오스 영역을 노출시키는 하부 콘택홀을 형성함과 아울러서 상기 노출된 제 1 하부 박막 트랜지스터의 상기 드레인 영역 및 상기 노출된 제 2 하부 박막 트랜지스터의 상기 게이트 패턴을 식각할 수 있다. 상기 노출된 제 1 절연막을 식각하여 상기 제 1 벌크 트랜지스터의 상기 드레인 영역 및 상기 제 2 벌크 트랜지스터의 상기 게이트 패턴의 가장자리를 노출시키는 하부 노드 콘택홀을 형성할 수 있다.
또 다른 실시예들에서, 상기 상/하부 반도체 플러그들은 상기 제 1 내지 제 3 절연막에 대하여 식각선택비를 갖는 물질막으로 형성될 수 있다. 상기 상/하부 반도체 플러그들은 실리콘막으로 형성되고, 상기 제 1 내지 3 절연막은 실리콘 산 화막으로 형성될 수 있다.
또 다른 실시예들에서, 상기 제 1 상부 및 제 1 하부 박막 트랜지스터들은 각각 제 2 및 제 1 절연막 상에 배치된 상부 및 하부 바디 패턴들에 형성될 수 있다. 상기 상/하부 바디 패턴들 및 상기 상/하부 반도체 플러그는 단결정 실리콘 구조를 갖도록 형성될 수 있다. 상기 바디 패턴을 형성하는 것은 상기 절연막 상에 상기 반도체 플러그를 덮는 바디층을 형성하는 것을 구비할 수 있다. 상기 바디층은 비정질 실리콘층 또는 다결정 실리콘층으로 형성될 수 있다. 상기 반도체 플러그를 씨드 패턴으로 사용하여 상기 바디층을 상기 고상 에픽택시어 기술에 의해 결정화할 수 있다. 상기 바디층을 패터닝하여 상기 반도체 플러그와 이격되는 바디 패턴을 형성할 수 있다.
또 다른 실시예들에서, 상기 제 1 상부 박막 트랜지스터는 상기 제 1 하부 박막 트랜지스터와 중첩되도록 형성되고, 상기 제 1 하부 박막 트랜지스터는 상기 제 1 벌크 트랜지스터와 중첩되도록 형성될 수 있다.
또 다른 실시예들에서, 상기 제 1 벌크 트랜지스터를 형성하기 전에, 상기 반도체 기판의 소정영역에 활성영역 및 접지 활성영역을 한정하는 소자분리막을 형성하는 것을 더 구비할 수 있다. 상기 접지 활성영역은 상기활성영역의 일 단으로부터 연장되도록 형성되고, 상기 제 1 벌크 트랜지스터의 상기 소오스 영역은 상기 활성영역의 일 단으로부터 상기 접지 활성영역까지 형성될 수 있다. 상기 하부 접지선 콘택홀은 상기 접지 활성영역 내의 상기 제 1 벌크 트랜지스터의 상기 소오스 영역을 노출시키도록 형성될 수 있다.
또 다른 실시예들에서, 상기 하부 접지선 플러그 및 상기 제 1 노드 콘택 플러그를 갖는 기판 상에 제 4 절연막을 형성할 수 있다. 상기 제 4 절연막을 관통하여 상기 하부 접지선 플러그를 노출시키는 상부 접지선 콘택홀을 형성할 수 있다. 상기 상부 접지선 콘택홀을 채우는 상부 접지선 플러그를 형성할 수 있다.
또 다른 실시예들에서, 상기 상부 접지선 콘택홀을 형성하는 동안에 상기 제 2 내지 제 4 절연막을 식각하여 상기 제 1 하부 박막 트랜지스터의 상기 소오스 영역을 노출시키는 전원선 콘택홀을 형성하는 것을 더 구비할 수 있다. 상기 상부 접지선 플러그를 형성하는 동안에 상기 전원선 콘택홀을 형성하는 전원선 플러그를 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 소자(element) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
도 3은 일반적인 씨모스 에스램 셀의 등가회로도이다.
도 3을 참조하면, 상기 씨모스 에스램(SRAM) 셀은 한 쌍의 구동 트랜지스터들(a pair of driver transistors; TD1, TD2), 한 쌍의 전송 트랜지스터들(a pair of transfer transistors; TT1, TT2) 및 한 쌍의 부하 트랜지스터들(a pair of load transistors; TL1, TL2)을 구비한다. 상기 한 쌍의 구동 트랜지스터들(TD1, TD2) 및 상기 한 쌍의 전송 트랜지스터들(TT1, TT2)은 모두 NMOS 트랜지스터들인 반면에, 상기 한 쌍의 부하 트랜지스터들(TL1, TL2)은 모두 PMOS 트랜지스터들이다.
상기 제 1 구동 트랜지스터(TD1)와 제 1 전송 트랜지스터(TT1)는 서로 직렬 연결된다. 상기 제 1 구동 트랜지스터(TD1)의 소오스 영역은 접지선(ground line; Vss)에 전기적으로 연결되고, 상기 제 1 전송 트랜지스터(TT1)의 드레인 영역은 제 1 비트라인(BL)에 전기적으로 연결된다. 이와 마찬가지로, 상기 제 2 구동 트랜지스터(TD2)와 상기 제 2 전송 트랜지스터(TT2)는 서로 직렬 연결된다. 상기 제 2 구동 트랜지스터(TD2)의 소오스 영역은 상기 접지선(Vss)에 전기적으로 연결되고, 상기 제 2 전송 트랜지스터(TT2)의 드레인 영역은 제 2 비트라인(BLB)에 전기적으로 연결된다.
한편, 상기 제 1 부하 트랜지스터(TL1)의 소오스 영역 및 드레인 영역은 각각 전원선(power supply line; Vcc) 및 상기 제 1 구동 트랜지스터(TD1)의 드레인 영역에 전기적으로 연결된다. 이와 마찬가지로, 상기 제 2 부하 트랜지스터(TL2)의 소오스 영역 및 드레인 영역은 각각 상기 전원선(Vcc) 및 상기 제 2 구동 트랜지스터(TD2)의 드레인 영역에 전기적으로 연결된다. 상기 제 1 부하 트랜지스터(TL1)의 드레인 영역, 상기 제 1 구동 트랜지스터(TD1)의 드레인 영역 및 상기 제 1 전송 트랜지스터(TT1)의 소오스 영역은 제 1 노드(N1)에 해당한다. 또한, 상기 제 2 부하 트랜지스터(TL2)의 드레인 영역, 상기 제 2 구동 트랜지스터(TD2)의 드레인 영역 및 상기 제 2 전송 트랜지스터(TT2)의 소오스 영역은 제 2 노드(N2)에 해당한다. 상기 제 1 구동 트랜지스터(TD1)의 게이트 전극 및 상기 제 1 부하 트랜지스터(TL1)의 게이트 전극은 상기 제 2 노드(N2)에 전기적으로 연결되고, 상기 제 2 구동 트랜지스터(TD2)의 게이트 전극 및 상기 제 2 부하 트랜지스터(TL2)의 게이트 전극은 상기 제 1 노드(N1)에 전기적으로 연결된다. 또한, 상기 제 1 및 제 2 전송 트랜지스터들(TT1, TT2)의 게이트 전극들은 워드라인(WL)에 전기적으로 접속된다.
도 3에서 상기 제 1ㅇ구동 트랜지스터(TD1), 상기 제 1 전송 트랜지스터(TT1) 및 상기 제 1 부하 트랜지스터(TL1)는 제 1 하프 셀(half cell; H1)을 구성하고, 상기 제 2 구동 트랜지스터(TD2), 상기 제 2 전송 트랜지스터(TT2) 및 상기 제 2 부하 트랜지스터(TL2)는 제 2 하프 셀(H2)을 구성한다.
도 4 내지 도 13을 참조하여 본 발명의 일 실시예에 따른 에스램 셀의 제조 방법에 대하여 상세하게 설명한다. 도 4는 씨모스 에스램 셀의 평면도이다. 도 4에서 도 1을 참조하여 설명한 상기 제 1 하프 셀(H1) 및 상기 제 2 하프 셀(H2)은 셀의 중심점에 대하여 서로 대칭되게 배치된다. 또한, 도 5 내지 도 13은 본 발명의 일 실시예에 따른 에스램 셀의 제조 방법을 설명하기 위한 도 4의 I-I'선을 따라 절단한 단면도들이다. 즉, 도 5 내지 도 13은 상기 제 1 하프 셀(H1)의 영역을 가로지르는 단면도들이다.
도 4 및 도 5를 참조하면, 단결정 실리콘 기판과 같은 반도체 기판(100)의 소정영역에 소자분리막(104)을 형성하여 활성영역(102a)을 한정한다. 상기 반도체 기판(100)은 P형 실리콘 기판일 수 있다. 상기 활성영역(102a)은 y축에 평행하도록 형성된다. 이에 더하여, 상기 소자분리막(104)은 상기 활성영역(102a)의 일 단으로부터 x축을 따라 연장된 접지 활성영역(102b)을 제공하도록 형성될 수 있다.
상기 활성영역들(102a, 102b) 상에 게이트 절연막(미도시)을 형성한다. 상기 게이트 절연막을 갖는 반도체 기판(100)의 전면 상에 게이트 도전막을 형성한다. 상기 게이트 도전막을 패터닝하여 상기 활성영역(102a)의 상부를 가로지르는 제 1 구동 게이트 패턴(106a)을 형성한다.
상기 제 1 구동 게이트 패턴(106a)을 이온주입 마스크로 사용하여 상기 활성영역들(102a, 102b) 내로 불순물 이온들을 주입한다. 그 결과, 상기 활성영역(102a) 내에 서로 이격된 소오스 및 드레인 영역들(108s, 108d)이 형성될 수 있다. 상기 소오스 및 드레인 영역들(108s, 108d)은 N형의 불순물 영역들일 수 있다. 또한, 상기 소오스 영역(108s)은 상기 접지 활성영역(102b) 내에도 형성될 수 있다.
결론적으로, 상기 제 1 구동 게이트 패턴(106a), 상기 소오스 영역(108s) 및 상기 드레인 영역(108d)은 제 1 벌크 트랜지스터 즉, 제 1 구동 트랜지스터(도 3의 TD1)를 구성한다. 상기 제 1 구동 트랜지스터(TD1)가 형성되는 동안 상기 제 1 하프 셀(H1)의 영역에 인접한 상기 제 2 하프 셀(H2)의 영역 내에 제 2 구동 트랜지스터(도 3의 TD2)가 형성될 수 있다. 상기 제 2 구동 트랜지스터(TD2)의 제 2 구동 게이트 패턴(106b)은 상기 제 1 하프 셀(H1) 내의 상기 드레인 영역(108d)에 인접하도록 상기 형성될 수 있다.
상기 제 1 및 제 2 구동 트랜지스터들(TD1, TD2)을 갖는 반도체 기판(100)의 전면 상에 제 1 절연막(110)을 형성한다. 상기 제 1 절연막(110)은 실리콘 산화막으로 형성될 수 있다.
상기 제 1 절연막(110)을 패터닝하여 상기 소오스 영역(108s)을 노출시키는 하부 반도체 콘택홀(112)을 형성할 수 있다. 구체적으로, 상기 하부 반도체 콘택홀(112)은 상기 접지 활성영역(102b) 내의 상기 소오스 영역(108s)을 노출시키도록 형성될 수 있다. 상기 하부 반도체 콘택홀(112) 내에 하부 반도체 플러그(114)를 형성한다. 상기 하부 반도체 플러그(114)는 상기 제 1 절연막(110)에 대하여 식각선택비를 갖는 물질막일 수 있다. 예를 들어, 상기 하부 반도체 플러그(114)는 단결정 실리콘막 또는 결정질 실리콘막으로 형성될 수 있다. 상기 하부 반도체 플러그(114)가 단결정 실리콘막으로 형성되는 경우에, 상기 하부 반도체 콘택홀(112) 내에 공지의 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 기술을 사용하여 하부 반도체 플러그(114)가 형성된다.
상기 하부 반도체 플러그(114)를 갖는 반도체 기판(100)의 전면 상에 하부 바디층을 형성한다. 상기 하부 반도체 플러그(114)가 단결정 실리콘 플러그인 경우에, 상기 하부 바디층은 비정질 실리콘층 또는 다결정 실리콘층으로 형성될 수 있다. 상기 하부 바디층은 공지의 고상 에피택시얼(solid phase epitaxial; SPE) 기술을 사용하여 결정화될 수 있다. 상기 고상 에피택시얼 공정을 실시하는 동안, 상 기 하부 반도체 플러그(114)는 씨드층(seed layer) 역할을 한다. 즉, 상기 하부 바디층은 상기 하부 반도체 플러그(114)와 동일한 단결정 실리콘 구조를 갖도록 변환될(converted) 수 있다. 다른 실시예에서, 상기 고상 에피택시어 기술의 사용을 생략하고, 상기 하부 바디 패턴들(130, 120)은 비정질 실리콘막 또는 결정질 실리콘막으로 형성될 수 있다.
이어서, 상기 하부 바디층을 패터닝하여 하부 바디 패턴(120)을 형성할 수 있다. 상기 하부 바디 패턴(120)은 상기 하부 반도체 플러그(114)와 이격되며 상기 활성영역(102a)과 중첩하도록 형성될 수 있다.
도 4 및 도 6을 참조하면, 상기 하부 바디 패턴(120)의 표면 상에 게이트 절연막(미도시)을 형성할 수 있다. 상기 하부 바디 패턴(120)의 상부를 각각 가로지르도록 상기 제 1 구동 게이트 패턴(106a)의 형성방법과 동일한 방법을 사용하여 제 1 절연된 부하 게이트 패턴(insulated load gate pattern; 122a)을 형성할 수 있다. 도 4에서와 같이, 상기 제 1 부하 게이트 패턴(122a)은 상기 제 1 구동 게이트 패턴(106a)과 중첩하도록 형성될 수 있다.
상기 제 1 부하 게이트 패턴(122a)을 이온주입 마스크로 사용하여 상기 하부 바디 패턴(120) 내로 불순물 이온들을 ,예를 들면, P형 불순물들을 주입한다. 그 결과, 상기 하부 바디 패턴(120) 내에 서로 이격된 소오스 및 드레인 영역들(124s, 124d)이 형성된다.
결론적으로, 상기 제 1 부하 게이트 패턴(122a), 상기 소오스 영역(124s) 및 상기 드레인 영역(124d)은 제 1 하부(lower) 박막 트랜지스터, 즉 제 1 부하 트랜 지스터(도 3의 TL1)를 구성한다. 상기 제 1 부하 트랜지스터(TL1)가 형성되는 동안 상기 제 1 하프 셀(H1)의 영역에 인접한 상기 제 2 하프 셀(H2)의 영역 내에 제 2 부하 트랜지스터(도 3의 TL2)가 형성될 수 있다. 상기 제 2 부하 트랜지스터(TL2)의 제 2 부하 게이트 패턴(122b)은 상기 제 1 하프 셀(H1) 내의 상기 제 1 부하 트랜지스터(TL1)의 상기 드레인 영역(124d)에 인접하도록 상기 형성될 수 있다.
상기 제 1 및 제 2 부하 트랜지스터들(TL1, TL2)을 갖는 반도체 기판(100)의 전면 상에 제 2 절연막(126)을 형성한다. 상기 제 2 절연막(126)은 상기 제 1 절연막(110)과 동일한 물질막으로 형성될 수 있다.
도 4 및 도 7을 참조하면, 상기 하부 반도체 플러그(114)와 접촉하며 상기 제 2 절연막(126)을 관통하는 상부 반도체 플러그(128)를 형성한다. 상기 상부 반도체 플러그(128)는 상기 하부 반도체 플러그(114)와 동일하게 실리콘막으로 형성될 수 있다. 상기 상부 반도체 플러그(128)가 단결정 실리콘막으로 형성되는 경우에 상기 선택적 에피택시얼 성장 기술이 사용될 수 있다. 이어서, 상기 제 2 절연막(126) 상에 상부 바디 패턴(130)을 형성할 수 있다. 상기 상부 바디 패턴(130)은 상기 상부 반도체 플러그(128)와 이격되게 형성되며 상기 하부 바디 패턴(120)과 중첩되도록 형성될 수 있다. 상기 상부 바디 패턴(130)은 상기 하부 바디 패턴(120)과 동일하게 실리콘막으로 형성될 수 있다. 상기 상부 바디 패턴(130)이 단결정 실리콘 구조를 갖는 경우에 상기 고상 에피택시얼 기술이 사용될 수 있다.
이어서, 상기 상부 바디 패턴들(130)의 상부를 가로지르도록 절연된 전송 게이트 패턴(132), 즉 워드 라인 패턴을 형성한다. 상기 워드 라인 패턴(132)을 이온 주입 마스크로 사용하여 상기 상부 바디 패턴(130) 내로 불순물 이온들, 예를 들면, N형 불순물들을 주입한다. 그 결과, 상기 상부 바디 패턴(130) 내에 서로 이격된 드레인 및 소오스 영역들(134d, 134s)이 형성될 수 있다.
결론적으로, 상기 워드 라인 패턴(132), 상기 소오스 영역(134s) 및 상기 드레인 영역(134d)은 제 1 상부 박막 트랜지스터, 즉 제 1 전송 트랜지스터(도 3의 TT1)를 구성한다. 상기 제 1 전송 트랜지스터(TT1)가 형성되는 동안 상기 제 1 하프 셀(H1)의 영역에 인접한 상기 제 2 하프 셀(H2)의 영역 내에 제 2 전송 트랜지스터(도 3의 TT2)가 형성될 수 있다. 도 4에서와 같이, 상기 워드 라인 패턴(132)은 연장되어 제 2 전송 트랜지스터(TT2)의 게이트 전극의 역할을 한다.
상기 제 1 및 제 2 전송 트랜지스터들(TT1, TT2)을 갖는 반도체 기판(100)의 전면 상에 제 3 절연막(136)을 형성한다. 상기 제 3 절연막(136)은 상기 제 1 절연막(110)과 동일한 물질막으로 형성될 수 있다.
도 4 및 도 8을 참조하면, 상기 제 3 절연막(136) 상에 상기 상부 반도체 플러그(128)와 중첩되는 제 1 개구부(M1) 및 상기 제 1 개구부(M1)와 이격된 제 2 개구부(M2)를 갖는 마스크 패턴(M)을 형성할 수 있다. 상기 제 2 개구부(M2)는 상기 제 1 부하 트랜지스터(TL1)의 상기 드레인 영역(124d)의 가장자리 및 이와 인접한 상기 제 2 부하 게이트 패턴(122b)의 가장자리와 아울러서 이들 사이에 개재된 상기 제 2 절연막(126)과 중첩되도록 형성될 수 있다. 상기 마스크 패턴(M)은 실리콘 질화막으로 형성될 수 있다.
상기 마스크 패턴(M)을 식각 마스크로 사용하여 상기 제 3 절연막(136)을 식 각한다. 그 결과, 상기 상부 반도체 플러그(128)의 상부면을 노출시키는 상부 콘택홀(142a) 및 상기 제 2 절연막(126)과 아울러서 상기 제 1 전송 트랜지스터(TT1)의 상기 소오스 영역(134s)의 가장자리를 노출시키는 상부 노드 콘택홀(144a)을 형성할 수 있다. 상기 제 3 절연막(136)이 실리콘 산화막으로 형성된 경우에 상기 제 3 절연막(136)은 탄소 및 불소 함유된 가스를 사용하여 건식 식각될 수 있다.
도 4 및 도 8을 참조하면, 상기 마스크 패턴(M)을 식각 마스크로 사용하여 상기 상부 콘택홀(142a)을 통해 노출된 상기 상부 반도체 플러그(128) 및 상기 상부 노드 콘택홀(144a)을 통해 노출된 소오스 영역(134s)을 식각한다. 그 결과, 상기 하부 반도체 플러그(114)의 상부면을 노출시키는 중간 콘택홀(142b)을 형성하고, 상기 상부 노드 콘택홀(144a)의 하부를 확장시킨다. 상기 노출된 상부 반도체 플러그(128) 및 소오스 영역(134s)은 염소 함유된 가스를 사용하여 건식 식각될 수 있다.
도 4 및 도 10을 참조하면, 상기 마스크 패턴(M)을 식각 마스크로 사용하여 상기 상부 노드 콘택홀(144a)을 통해 노출된 제 2 절연막(126)을 식각한다. 그 결과, 상기 제 1 부하 트랜지스터(TL1)의 상기 드레인 영역(124d)의 가장자리, 상기 드레인 영역(124d)에 인접한 상기 제 2 부하 게이트 패턴(122b)의 가장자리 및 이들 사이에 개재된 상기 제 1 절연막(110)의 상부면을 노출시키는 중간 노드 콘택홀(144b)을 형성한다. 상기 제 2 절연막(126)이 실리콘 산화막으로 형성된 경우에 상기 제 2 절연막(126)은 탄소 및 불소 함유된 가스를 사용하여 건식 식각될 수 있다.
이어서, 상기 마스크 패턴(M)을 식각 마스크로 사용하여 상기 중간 콘택홀(142b)을 통해 노출된 하부 반도체 플러그(114)를 식각하여 상기 제 1 구동 트랜지스터(TD1)의 상기 소오스 영역(108s)을 노출시키는 하부 콘택홀(142c)을 형성한다. 상기 하부 반도체 플러그(114)를 과식각하여 상기 제 1 구동 트랜지스터(TD1)의 상기 소오스 영역(108s)으로 리세스될 수 있다. 그 결과, 상기 상부, 중간 및 하부 콘택홀들(142a, 142b, 142c)로 구성된 하부 접지선 콘택홀(146)이 형성된다.
아울러, 상기 마스크 패턴(M)을 식각 마스크로 사용하여 상기 중간 노드 콘택홀(144b)을 통해 노출된 제 1 부하 트랜지스터(TL1)의 상기 드레인 영역(124d) 및 사기 제 2 부하 게이트 패턴(122b)을 식각하여 상기 중간 노드 콘택홀(144b)의 하부를 확장시킨다. 상기 하부 반도체 플러그(114), 상기 드레인 영역(124d) 및 상기 제 2 부하 게이트 패턴(122b)은 염소 함유된 가스를 사용하여 건식 식각될 수 있다.
도 4 및 도 11을 참조하면, 상기 마스크 패턴(M)을 식각 마스크로 사용하여 상기 중간 노드 콘택홀(144b)을 통해 노출된 상기 제 1 절연막(110)을 식각한다. 그 결과, 상기 제 1 구동 트랜지스터(TD1)의 제 1 드레인 영역(108d) 및 상기 제 2 구동 게이트 패턴(106b)의 가장자리를 노출시키는 하부 노드 콘택홀(144c)을 형성한다. 상기 제 1 절연막(110)이 실리콘 산화막으로 형성된 경우에 상기 제 1 절연막(110)은 탄소 및 불소 함유된 가스를 사용하여 건식 식각될 수 있다. 상기 하부 노드 콘택홀(144c)은 상기 제 1 구동 트랜지스터(TD1)의 상기 드레인 영역(108d)으로 리세스되지 않고 형성될 수 있다. 이로써, 상기 상부, 중간 및 하부 노드 콘 택홀들(144a, 144b, 144c)로 구성되는 제 1 노드 콘택홀(147)이 형성된다. 결론적으로, 상기 제 1 노드 콘택홀(147)은 상기 제 1 구동 트랜지스터(TD1)의 상기 드레인 영역(108d), 상기 제 2 구동 게이트 패턴(106b), 상기 제 1 부하 트랜지스터(TL1)의 상기 드레인 영역(124d), 상기 제 2 부하 게이트 패턴(122b)과 아울러서 상기 제 1 전송 트랜지스터(TT1)의 상기 소오스 영역(134s)을 노출시킨다.
이어서, 상기 마스크 패턴(M)을 제거하고, 상기 하부 접지선 콘택홀(146) 및 상기 제 1 노드 콘택홀(147)를 갖는 반도체 기판(100) 상에 도전막을 형성할 수 있다. 상기 도전막을 평탄화시키어 상기 제 3 절연막(136)을 노출시킨다. 그 결과, 상기 하부 접지선 콘택홀(146) 및 상기 제 1 노드 콘택홀(147) 내에 각각 하부 접지선 플러그(152a) 및 제 1 노드 콘택 플러그(154)를 형성한다. 상기 하부 접지선 플러그(152a) 및 상기 제 1 노드 콘택 플러그(154)는 P형 반도체 및 N형 반도체에 대하여 저항성 접촉(ohmic contact) 특성을 보이는 도전막으로 형성될 수 있다. 예를 들면, 상기 도전막은 텅스텐막과 같은 금속막으로 형성될 수 있다.
도 4 및 도 12를 참조하면, 상기 하부 접지선 플러그(152a) 및 상기 제 1 노드 콘택 플러그(154)를 갖는 반도체 기판(100) 상에 제 4 절연막(176)을 형성한다. 상기 제 4 절연막(176)은 상기 하부 접지선 플러그(152a)에 대하여 식각선택비를 갖는 물질막, 예를 들면, 실리콘 산화막으로 형성될 수 있다.
상기 제 4 절연막(176)을 패터닝하여 상기 하부 접지선 플러그(146)의 상부면을 노출시키는 상부 접지선 콘택홀(162)을 형성한다. 상기 상부 접지선 콘택홀(162)을 형성하는 동안 상기 제 2 내지 제 4 절연막(126, 136, 160)을 패터닝하 여 상기 제 1 부하 트랜지스터(TL1)의 상기 소오스 영역(124s)을 노출시키는 전원선 콘택홀(148)이 형성될 수 있다.
이어서, 상기 하부 접지선 플러그(152a)의 형성방법과 동일한 방법을 사용하여 상기 상부 접지선 콘택홀(162) 내에 상부 접지선 플러그(152b)를 형성한다. 그 결과, 상기 상, 하부 접지선 플러그들(152a, 152b)을 포함하는 접지선 플러그(164)가 형성된다. 아울러, 상기 상부 접지선 플러그(152b)를 형성하는 동안에 상기 전원선 콘택홀(148) 내에 전원선 플러그(156)를 형성할 수 있다. 상기 상부 접지선 플러그(152b) 및 상기 전원선 플러그(156)는 상기 하부 접지선 플러그(152a)와 동일하게 텅스텐막으로 형성될 수 있다.
상술한 본 발명에 따르는 경우에 상기 상/하부 접지선 플러그들(152b, 152a)을 차례로 형성시켜 상기 접지선 플러그(162)가 형성된다. 상기 상, 하부 접지선 플러그들(152b, 152a)을 형성시키기 위해 상기 상, 하부 접지선 콘택홀들(162, 146)이 별도로 형성된다. 종래에 상기 접지선 플러그(164)를 형성시키기 위한 접지선 콘택홀은 상기 상, 하부 접지선 콘택홀들(162, 146)의 깊이를 합친 깊이만큼 큰 종횡비를 갖음에 비해 상기 상, 하부 접지선 콘택홀들(162, 146)은 이보다 낮은 종횡비를 갖고 형성될 수 있다. 더욱이, 상기 하부 접지선 콘택홀(146)의 종횡비가 낮아 예를 들어, 상기 하부 접지선 콘택홀(146)의 하부에서 상기 제 1 구동 트랜지스터(TD1)의 상기 소오스 영역(108s)이 노출되지 않는 식각 불량을 방지할 수 있다. 즉, 식각 공정의 효율성이 향상될 수 있다.
도 4 및 도 13을 참조하면, 상기 접지선 플러그(164) 및 상기 전원선 플러 그(156)를 갖는 반도체 기판(100)의 전면 상에 제 5 절연막(176)을 형성할 수 있다. 상기 제 5 절연막(176) 내에 다마신 기술(damascene technique)을 사용하여 접지선(172) 및 전원선(174)을 형성할 수 있다. 상기 접지선(172)은 도 4 에서와 같이, 상기 접지선 플러그(164)를 덮도록 형성되며, 상기 x축에 평행하게 형성될 수 있다. 아울러, 상기 전원선(174)은 상기 전원선 플러그(156)를 덮도록 형성되며, y축을 따라 인접한 에스램 셀에 형성될 수 있다. 상기 접지선(172) 및 상기 전원선(174)을 갖는 반도체 기판(100)의 전면 상에 제 6 절연막(178)을 형성할 수 있다.
이어서, 상기 제 3 내지 제 6 절연막(136, 160, 176, 178)을 패터닝하여 상기 제 1 전송 트랜지스터(TT1)의 상기 드레인 영역(134d)을 노출시키는 제 1 비트라인 콘택홀(미도시)을 형성할 수 있다. 상기 제 1 비트라인 콘택홀 내에 제 1 비트라인 콘택 플러그(182)를 형성한다. 상기 제 6 절연막(178) 상에 상기 제 1 비트라인 콘택 플러그(182)를 덮는 제 1 비트라인(184a)을 형성한다. 이와 동시에, 상기 제 2 하프 셀(H2)의 영역 내에 제 2 부하 트랜지스터( TL2)의 드레인 영역과 전기적으로 연결되는 제 2 비트라인(184b)이 형성될 수 있다.
상술한 바와 같이 본 발명에 따르면, 상, 하부 접지선 플러그들을 별도로 형성한다. 즉, 상기 상, 하부 접지선 플러그들을 형성시키기 위해 상, 하부 접지선 콘택홀들을 별도로 형성시킨다. 따라서, 상기 상, 하부 접지선 콘택홀들은 종래의 접지선 콘택홀에 비해 낮은 종횡비를 갖는다. 그 결과, 상기 하부 접지선 콘택들의 하부에서 식각 불량을 방지하여 상기 식각 공정들의 효율이 향상될 수 있다.

Claims (12)

  1. 반도체 기판에 제 1 벌크 트랜지스터를 형성하고,
    상기 제 1 벌크 트랜지스터를 갖는 기판 상에 제 1 절연막을 형성하고,
    상기 제 1 절연막을 관통하여 상기 제 1 벌크 트랜지스터의 소오스 영역에 접촉하는 하부 반도체 플러그를 형성하고,
    상기 제 1 절연막 상에 상기 하부 반도체 플러그로부터 이격된 제 1 하부 박막 트랜지스터를 형성하고,
    상기 제 1 하부 박막 트랜지스터를 갖는 기판 상에 제 2 절연막을 형성하고,
    상기 제 2 절연막을 관통하여 상기 하부 반도체 플러그와 접촉하는 상부 반도체 플러그를 형성하고,
    상기 제 2 절연막 상에 상기 상부 반도체 플러그로부터 이격된 제 1 상부 박막 트랜지스터를 형성하고,
    상기 제 1 상부 박막 트랜지스터를 갖는 기판 상에 제 3 절연막을 형성하고,
    상기 제 1 내지 제 3 절연막들과 아울러서 상기 상/하부 반도체 플러그들을 패터닝하여 상기 제 1 벌크 트랜지스터의 상기 소오스 영역을 노출시키는 접지선 콘택홀을 형성함과 동시에 상기 벌크 트랜지스터 및 상기 제 1 하부 박막 트랜지스터의 드레인 영역들과 아울러서 상기 제 1 상부 박막 트랜지스터의 소오스 영역을 노출시키는 제 1 노드 콘택홀을 형성하고,
    상기 접지선 콘택홀 및 상기 제 1 노드 콘택홀을 각각 채우는 접지선 플러그 및 제 1 노드 콘택 플러그를 형성하는 것을 포함하는 에스램 셀의 제조 방법.
  2. 제 1 항에 있어서, 상기 제 1 벌크 트랜지스터를 형성하는 동안에 상기 반도체 기판에 제 2 벌크 트랜지스터를 형성하되, 상기 제 2 벌크 트랜지스터는 상기 제 1 벌크 트랜지스터의 상기 드레인 영역에 인접하도록 연장되는 게이트 패턴을 갖도록 형성되고,
    상기 제 1 하부 박막 트랜지스터를 형성하는 동안에 상기 제 1 절연막 상에 제 2 하부 박막 트랜지스터를 형성하되, 상기 제 2 하부 박막 트랜지스터는 상기 제 2 벌크 트랜지스터의 게이트 패턴과 중첩되는 게이트 패턴을 갖도록 형성되고,
    상기 제 1 상부 박막 트랜지스터를 형성하는 동안에 상기 제 2 절연막 상에 제 2 상부 박막 트랜지스터를 형성하는 것을 더 포함하는 에스램 셀의 제조 방법.
  3. 제 2 항에 있어서,
    상기 하부 접지선 콘택홀 및 상기 제 1 노드 콘택홀을 형성하는 것은
    상기 제 3 절연막을 식각하여 상기 상부 반도체 플러그의 상부면을 노출시키는 상부 콘택홀과 아울러서 상기 제 2 절연막의 상부면 및 상기 제 1 상부 박막 트랜지스터의 상기 소오스 영역의 가장자리를 노출시키는 상부 노드 콘택홀을 형성하고,
    상기 노출된 상부 반도체 플러그를 식각하여 상기 하부 반도체 플러그의 상부면을 노출시키는 중간 콘택홀을 형성함과 아울러서 상기 노출된 제 1 상부 박막 트랜지스터의 상기 소오스 영역을 식각하고,
    상기 노출된 제 2 절연막을 식각하여 상기 제 1 절연막의 상부면, 상기 제 1 하부 박막 트랜지스터의 상기 드레인 영역의 가장자리 및 상기 드레인 영역에 인접한 상기 제 2 하부 박막 트랜지스터의 상기 게이트 패턴의 가장자리를 노출시키는 중간 노드 콘택홀을 형성하고,
    상기 노출된 하부 반도체 플러그를 식각하여 상기 제 1 벌크 트랜지스터의 상기 소오스 영역을 노출시키는 하부 콘택홀을 형성함과 아울러서 상기 노출된 제 1 하부 박막 트랜지스터의 상기 드레인 영역 및 상기 노출된 제 2 하부 박막 트랜지스터의 상기 게이트 패턴을 식각하고,
    상기 노출된 제 1 절연막을 식각하여 상기 제 1 벌크 트랜지스터의 상기 드레인 영역 및 상기 제 2 벌크 트랜지스터의 상기 게이트 패턴의 가장자리를 노출시키는 하부 노드 콘택홀을 형성하는 것을 포함하는 에스램 셀의 제조 방법.
  4. 제 1 항에 있어서,
    상기 상/하부 반도체 플러그들은 상기 제 1 내지 제 3 절연막에 대하여 식각선택비를 갖는 물질막으로 형성되는 에스램 셀의 제조 방법.
  5. 제 4 항에 있어서,
    상기 상/하부 반도체 플러그들은 실리콘막으로 형성되고, 상기 제 1 내지 3 절연막은 실리콘 산화막으로 형성되는 에스램 셀의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 1 상부 및 제 1 하부 박막 트랜지스터들은 각각 상기 제 2 및 제 1 절연막 상에 배치된 상부 및 하부 바디 패턴들에 형성되되, 상기 상/하부 바디 패턴들 및 상기 상/하부 반도체 플러그는 단결정 실리콘 구조를 갖도록 형성되는 에스램 셀의 제조 방법.
  7. 제 6 항에 있어서, 상기 바디 패턴을 형성하는 것은
    상기 절연막 상에 상기 반도체 플러그를 덮는 바디층을 형성하되, 상기 바디층은 비정질 실리콘층 또는 다결정 실리콘층으로 형성되고,
    상기 반도체 플러그를 씨드 패턴으로 사용하여 상기 바디층을 상기 고상 에픽택시어 기술에 의해 결정화하고,
    상기 바디층을 패터닝하여 상기 반도체 플러그와 이격되는 바디 패턴을 형성하는 것을 포함하는 에스램 셀의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 1 상부 박막 트랜지스터는 상기 제 1 하부 박막 트랜지스터와 중첩되도록 형성되고, 상기 제 1 하부 박막 트랜지스터는 상기 제 1 벌크 트랜지스터와 중첩되도록 형성되는 에스램 셀의 제조 방법.
  9. 제 1 항에 있어서,
    상기 제 1 벌크 트랜지스터를 형성하기 전에,
    상기 반도체 기판의 소정영역에 활성영역 및 접지 활성영역을 한정하는 소자분리막을 형성하는 것을 더 포함하되, 상기 접지 활성영역은 상기 활성영역의 일 단으로부터 연장되도록 형성되고, 상기 제 1 벌크 트랜지스터의 상기 소오스 영역은 상기 활성영역의 일 단으로부터 상기 접지 활성영역까지 형성되는 에스램 셀의 제조 방법.
  10. 제 9 항에 있어서,
    상기 하부 접지선 콘택홀은 상기 접지 활성영역 내의 상기 제 1 벌크 트랜지스터의 상기 소오스 영역을 노출시키도록 형성되는 에스램 셀의 제조 방법.
  11. 제 1 항에 있어서,
    상기 하부 접지선 플러그 및 상기 제 1 노드 콘택 플러그를 갖는 기판 상에 제 4 절연막을 형성하고,
    상기 제 4 절연막을 관통하여 상기 하부 접지선 플러그를 노출시키는 상부 접지선 콘택홀을 형성하고,
    상기 상부 접지선 콘택홀을 채우는 상부 접지선 플러그를 형성하는 더 포함하는 에스램 셀의 제조 방법.
  12. 제 11 항에 있어서,
    상기 상부 접지선 콘택홀을 형성하는 동안에 상기 제 2 내지 제 4 절연막을 패터닝하여 상기 제 1 하부 박막 트랜지스터의 상기 소오스 영역을 노출시키는 전원선 콘택홀을 형성하고,
    상기 상부 접지선 플러그를 형성하는 동안에 상기 전원선 콘택홀을 채우는 전원선 플러그를 형성하는 것을 더 포함하는 에스램 셀의 제조 방법.
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