KR100190017B1 - 스태틱 랜덤 억세스 메모리 소자 및 그 제조방법 - Google Patents

스태틱 랜덤 억세스 메모리 소자 및 그 제조방법 Download PDF

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Abstract

스태틱 랜덤 억세스 메모리 소자 및 그 제조방법에 관하여 기재하고 있다. 이는, 제1 및 제2 도전형 웰의 경계부에 일정폭을 갖도록 형성된 트랜치의 일부가 절연물질로 채워져 형성된 소자분리층, 상기 소자분리층을 사이에 두고 그 양측의 반도체 기판 표면에 형성된 제1 및 제2 도전형의 불순물 영역, 상기 소자분리층 및 상기 제1 및 제2 도전형의 불순물 영역 상부에 형성되어 상기 제1 및 제2 도전형의 불순물 영역을 전기적으로 접속하는 도전층을 구비하는 것을 특징으로 한다. 따라서, 고집적화에 유리하고 구동트랜지스터의 드레인과 부하소자인 PMOS 트랜지스터의 드레인간의 접합이 간단한 구조로 연결될 수 있다.

Description

스태틱 랜덤 억세스 메모리 소자 및 그 제조방법
제1도는 저항소자로 PMOS 트랜지스터를 사용한 풀 CMOS SRAM 셀의 일반적인 회로도이다.
제2도는 볼 발명의 일 실시예에 따른 SRAM 셀의 N+및 P+황성영역 연결부위를 개략적으로 도시한 평면도이다.
제3도는 상기 제2도의 A-A'를 잘라본 단면도이다.
제4도 내지 제8도는 본 발명의 일 실시예에 따른 SRAM 셀 제조방법을 순서대로 도시한 단면도들이다.
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로서, 특히 부하소자로서 PMOS 트랜지스터를 사옹하는 스태틱 랜덤 억세스 메모리(Static Random Access Memory : 이하 SRAM) 장치에서 셀 크기가 감소되어 집적도를 향상시킬 수 있는 SRAM 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 메모리 장치로서 SRAM은 DRAM(Dynamic Random Access Memory)에 비하여 메모리 용량에서는 떨어지지만 고속이고 사용하기 쉽기 때문에 중·소용량 메모리 분야에서 널리 사용되고 있다. SRAM의 메모리 셀은 2개의 전송트랜지스터, 2개의 구동트랜지스터 및 2개의 부하소자로 이루어지는 3개의 플립플롭의 입,출력단자간의 전압차, 즉 실제로는 노드(Node)에 있어서의 부유용량에 축적된 전하로써 보존된다. 이 전하는 일정전원(Vcc)으로부터 부하소자를 통하여 항상 보충되고 있으므로, DRAM에서처럼 리플레쉬(refresh) 기능은 불필요하다.
한편, 신뢰성 및 전력소비 측면을 고려한 고집적 반도체 메모리 소자의 동작전압은 점차 감소되는 추세에 있으며, 최근에는 SRAM의 메모리 셀은 셀을 구성하는 부하소자로서, 박막트랜지스터(Thin Film Transistor, 이하, TFT라 한다)를 채용한 구조가 제안된 바 있다. 이는, 고저항의 다결정실리콘을 부하소자로 사용하는 경우보다 낮은 동작전압에서 셀의 특성을 안정하게 유지할 수 있기 때문이다.
그러나, TFT SRAM 셀은 TFT를 형성하기 위해 적어도 두층의 다결정실리콘층을 더 필요로 하고, 이에따라 제조공정이 복잡해지는 단점이 있다. 또한, 낮은 동작전압으로 구동되는 경우 TFT의 온-전류(on-current)가 셀 노드에 전류를 충전하기에 불충분하기 때문에 동작전압을 낮추는 것이 불가능하다.
따라서, 낮은 동작전압에서도 안정된 셀 특성을 확보할 수 있도록 6개의 트랜지스터로 구성된 풀(full) CMOS SRAM 셀이 채용되고 있다.
제1도는 SRAM 셀의 일반적인 회로도로서, 저항소자로 PMOS 트랜지스터를 사용한 풀 CMOS SRAM을 도시한다.
제1도를 참조하면, 일반적인 풀 CMOS SRAM 셀은 2개의 NMOS 전송트랜지스터(T1 및 T2), 2개의 NMOS 구동트랜지스터(T 및 T4) 및 2개의 PMOS 부하소자(T5 및 T6)로 이루어져 있다.
상기한 구조를 갖는 풀 CMOS SRAM은 낮은 동작 전압에서도 커패시터에 전하를 축적하기에 충분한 전류를 형성할 수 있기 때문에 낮은 동작 전압에서 매우 안정된 셀 특성을 나타낸다. 뿐만 아니라, 다결정실리콘 또는 TFT SRAM 셀과는 달리, 추가되는 층, 예를 들면 다결정실리콘층 등을 필요로하지 않기 때문에 제조공정을 단순화할 수 있다.
그러나, 이러한 풀 CMOS SRAM 셀은, 구동트랜지스터와 전송트랜지스터의(NMOS)의 N+ 접합과, 부하소자인 PMOS 트랜지스터의 P+ 접합 사이의 절연을 위한 영역, 즉 소자분리영역을 필요로 한다. 기존의 세폭스(SEPOX) 또는 로코스(LOCOS) 방법을 사용할 경우, 웰과 웰, 접합과 접합의 절연영역을 확보하기 위해서는 큰 절연영역이 요구되며 결과적으로, 셀 사이즈 증가가 불가피하게 된다.
또한, 고집적화에 따른 셀의 스케일-다운(scale down)으로 인해 SRAM 셀의 노드형성을 위한 NMOS 구동트랜지스터의 드레인과 부하소자인 PMOS 트랜지스터의 드레인간의 접합, 즉 N+/P+ 접합의 연결이 용이하지 않게 된다.
따라서, 본 발명의 목적은 PMOS 트랜지스터를 부하소자로 채용한 풀 CMOS SRAM에 있어서, 고집적화에 유리하고 구동트랜지스터의 드레인과 부하소자인 PMOS 트랜지스터의 드레인간의 접합이 간단한 구조로 연결된 SRAM 소자를 제공하는 것이다.
본 발명의 다른 목적은 상기한 SRAM 소자 제조에 적합한 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은, 제1 및 제2 도전형 웰의 경계부에 일정폭을 갖도록 형성된 트랜치의 일부가 절연물질로 채워져 형성된 소자분리층, 상기 소자분리층을 사이에 두고 그 양측의 반도체 기판 표면에 형성된 제1 및 제2 도전형의 불순물 영역, 상기 소자분리층 및 상기 제1 및 제2 도전형의 불순물 영역 상부에 형성되어 상기 제1 및 제2 도전형의 불순물 영역을 전기적으로 접속하는 도전층을 구비하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자를 제공한다.
여기에서, 제1 및 제2 도전형의 불순물 영역은, 고농도 불순물을 이온주입하여 형성된, 부하소자인 P형 트랜지스터의 드레인 및 N형 구동트랜지스터의 드레인이고, 상기 절인물질로 채우고 남은 트랜치의 깊이는 상기 제1 및 제2 도전형의 불순물 영역의 접합 깊이보다 작아야 한다.
상기 다른 목적을 달성하기 위하여 본 발명은, 반도체 기판에 형성된 제1 및 제2 도전형의 웰의 경계부위에 소정 깊이를 갖는 트랜치를 형성하는 단계, 트랜치가 형성된 결과물 상에 절연물을 증착한 다음 평탄화공정을 진행하여 상기 트랜치를 채우는 소자분리층을 형성하는 단계, 상기 소자분리층의 양측 기판 표면에 제1 및 제2 도전형의 활성영역을 형성하는 단계, 활성영역이 형성된 상기 결과물 상에 상기 소자분리층 및 활성영역의 일부를 노출시키는 층간절연층을 형성하고, 상기 소자분리층의 일부를 식각하여 콘택홀을 형성하는 단계 및 콘택홀이 형성된 상기 결과물 상에 도전물을 증착한 다음 패터닝하여 상기 제1 도전형 및 제2 도전형의 활성영역을 접속하는 도전층을 형성하는 단계를 구비하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자 제조방법을 제공한다.
여기에서, 상기 소자분리층 식각정도가 상기 제1 및 제2 도전형 활성영역의 접합깊이를 넘지 않도록 조절하고, 상기 도전층은 불순물이 도우프된 다결정실리콘, 다결정실리콘과 텅스텐실리사이드의 적층 구조 및 티타늄 실리사이드 중 어느 하나를 선택하여 사용하는 것이 바람직하다.
따라서, 고집적화에 유리하고 구동트랜지스터의 드레인과 부하소자인 PMOS 트랜지스터의 드레인간의 접합이 간단한 구조로 연결될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
제2도는 본 발명의 일 실시예에 따른 SRAM 셀의 N+및 P+활성영역 연결 부위를 개략적으로 도시한 평면도로서, 참조부호 100은 반도체 기판을, 102는 제1 도전형의 웰을, 104는 제2 도전형의 웰을, 116은 상기 제1 도전형의 웰과 제2 도전형의 웰의 경계부위에 형성된 소자분리층을, 118은 제2 도전형의 활성영역을, 120은 제1 도전형의 활성영역을, 124는 제1 및 제2 도전형의 활성영역을 연결하기 위한 도전층을 각각 나타낸다.
제3도는 상기 제2도의 A-A'를 잘라본 단면도로서, 참조부호 10은 반도체 기판을, 12 및 14는 상기 반도체 기판 내에 형성된 제1 및 제2 도전형의 웰을, 16은 상기 제1 및 제2 도전형의 웰의 경계부위에 형성된 트랜치형 소자분리층을, 18 및 20은 상기 제1 도전형 및 제2 도전형의 웰 표면에 형성되고, 상기 소자분리층과 접하여 형성된 제2 및 제1 도전형의 활성영역을, 22는 층간절연층을, 24는 상기 제2 및 제1 활성영역을 연결하는 도전층을 각각 나타낸다.
여기에서, 상기 제2 도전형의 활성영역(18)은 N형 구동트랜지스의 드레인을 상기 제1 도전형의 활성영역(20)은 부하소자인 PMOS 트랜지스터의 드레인을 가각 나타낸다.
상기한 구조에 따르면 트랜치 내에 소자분리층(16)이 형성되어 있으므로 고집적화에 유리하고, 트랜치 내부의 소자분리층 일부가 식각된 부위에 형성된 도전층(24)을 통해 제1 및 제2 도전형 활성영역 전기적 접속이 가능하므로 단순한 형태를 갖는다.
제4도 내지 제8도는 본 발명의 일 실시예에 따른 SRAM 셀 제조방법을 순서대로 도시한 단면도들이다.
제4도는 소자분리를 위한 트랜치(t)를 형성하는 단계를 도시한 단면도이다.
구체적으로, 제1 도전형, 예컨대 P형의 웰(12)이 형성된 반도체 기판(10) 내에 통상의 방법을 이용하여 제2 도전형, 예컨대 N형의 웰(14)을 형성하고, 상기 P형 및 N형의 웰(12 및 14)이 인접하는 영역의 소정부위를 식각하여 트랜치(t)를 형성한다. 여기서, 상기 트랜치는 P형 및 N형의 웰 내부에 형성될 N형 구동트랜지스터 및 부하소자인 PMOS 트랜지스터가 전기적으로 분리될 수 있도록 충분한 깊이로 형성하는 것이 바람직하다.
제5도는 상기 트랜치(t)를 매립하는 소자분리층(16)을 형성하는 단계를 도시한 단면도이다.
구체적으로, 트랜치(t)가 형성된 상기 결과물 상에 절연물, 예컨대 산화물 계열의 절연물을 증착하여 상기 트랜치(t)를 매립하도록 일정두께의 절연층을 형성하고, 이를 상기 P형 및 N형의 웰 표면이 노출될때까시 식각하여 상기 트랜치를 매립하는 소자분리층(16)을 형성한다.
여기에서, 상기 식각공정은 통상의 평탄화공정, 예를 들면, 에치-벡(etch-back) 공정이나 화학-기계적 연마(Chemical Mechenical Polishing) 공정을 이용하고, 상기 산화물 계열의 절연물로는 O3-TEOS USG(Undoped Silicate Glass)를 사용할 수 있다.
제6도는 활성영역(18 및 20)을 형성하는 단계를 도시한 단면도이다.
구체적으로, 소자분리층(16)이 형성된 상기 결과물 상에 통상의 방법을 이용하여 게이트 절연층 및 게이트 도전층(도시되지 않음)을 형성하고, 그 결과물 상에 이온주입 마스크를 형성한 다음 불순물을 이온주입함으로써, 그 일측이 상기 소자분리층(16)과 접하는 제2 도전형 및 제1 도전형, 예컨대 N+및 P+활성영역(18 및 20)을 형성한다.
제7도는 상기 활성영역(18 및 20)의 일측면을 노출시키는 단계를 도시한 단면도이다.
구체적으로, 활성영역(18 및 20)이 형성된 결과물 상에 절연층을 형성한 다음 패터닝하여, 상기 소자분리층(16) 및 활성영역(18 및 20)의 일부를 노출시킨다. 이때, 상기 활성영역(18 및 20)의 일측면을 노출시키도록 트랜치 내부의 상기 소자분리층(16)에 대한 식각공정을 함께 진행하여 N+및 P+활성영역의 접속을 위한 콘택홀(h)을 형성한다.
여기에서, 상기 소자분리층(16) 식각정도는 N+및 P+활성영역의 접합깊이를 넘지 않도록 그 양을 조정하는 것이 바람직하다. 한편, 상기 층간절연층(22)은 게이트 도전층과의 절연 및 이후 N+및 P+활성영역 연결을 위한 도전층 형성시 활성층의 식각을 방지할 목적으로 형성한다.
제8도는 N+및 P+활성영역(18 및 20) 연결을 위한 도전층(24)을 형성하는 단계를 도시한 단면도이다.
구체적으로, 콘택홀(h)이 형성된 상기 결과물 상에 도전물을 증착한 다음 패터닝하여 N+및 P+활성영역(18 및 20) 연결을 위한 도전층(24)을 형성한다.
여기에서 상기 도전층(24)은 불순물이 도우프된 다결정실리콘, 다결정실리콘과 텅스텐실리사이드의 적층 구조 또는 티나늄 실리사이드를 사용할 수 있다.
상술한 바와 같이 본 발명에 따르면, 트랜치형 소자분리층(16)을 형성하기 때문에, 기존의 소자분리방법, 예를 들면 세폭스 또는 로코스 방법에서 형성되는 버즈빅에 의한 활성영역 감소가 발생하지 않아 고집적화에 유리하다. 뿐만 아니라. 트랜치 내부의 소자분리층 일부를 식각하여 활성영역의 일측면을 노출시킨 다음 도전층(24)을 형성하기 때문에, 보다 단순화된 구조 및 용이한 방법을 통해 제1 및 제2 도전형의 활성영역을 전기적으로 접속할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.

Claims (4)

  1. 제1 및 제2 도전형 웰의 경계부에 일정폭을 갖도록 형성된 트랜치의 일부가 절연물질로 채워져 형성된 소자분리층, 상기 소자분리층을 사이에 두고 그 양측의 반도체 기판 표면에 형성된 제1 및 제2 도전형의 불순물 영역, 상기 소자분리층 및 상기 제1 및 제2 도전형의 불순물 영역 상부에 형성되어 상기 제1 및 제2 도전형의 불순물 영역을 전기적으로 접속하는 도전층을 구비하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.
  2. 제1항에 있어서, 제1 및 제2 도전형의 불순물 영역은 고농도 불순물을 이온주입하여 형성된, 부하소자인 P형 트랜지스터의 드레인 및 N형 구동트랜지스터의 드레인인 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자.
  3. 반도체 기판에 형성된 제1 및 제2 도전형의 웰의 경계부위에 소정 깊이롤 갖는 트랜치를 형성하는 단계, 트랜치가 형성된 결과물 상에 절연물을 증착한 다음 평탄화공정을 진행하여 상기 트랜치를 채우는 소자분리층을 형성하는 단계, 상기 소자분리층의 양측 기판 표면에 제1 및 제2 도전형의 활성영역을 형성하는 단계, 활성영역이 형성된 상기 결과물 상에 상기 소자분리층 및 활성영역의 일부를 노출시키는 층간절연층을 형성하고, 상기 소자분리층의 일부를 식각하여 콘택홀을 형성하는 단계 및 콘택홀이 형성된 상기 결과물 상에 도전물을 증착한 다음 패터닝하여 상기 제1 도전형 및 제2 도전형의 활성영역을 접속하는 도전층을 형성하는 단계를 구비하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자 제조방법.
  4. 제3항에 있어서, 상기 도전층은 불순물이 도우프된 다결정실리콘, 다결정실리콘과 텅스텐실리사이드의 적층 구조 및 티타늄 실리사이드 중 어느 하나를 선택하여 사용하는 것을 특징으로 하는 스태택 랜덤 억세스 메모리 소자 제조방법.
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