JPH05167040A - 集積回路メモリ装置およびその配置構造 - Google Patents
集積回路メモリ装置およびその配置構造Info
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- JPH05167040A JPH05167040A JP4129867A JP12986792A JPH05167040A JP H05167040 A JPH05167040 A JP H05167040A JP 4129867 A JP4129867 A JP 4129867A JP 12986792 A JP12986792 A JP 12986792A JP H05167040 A JPH05167040 A JP H05167040A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】 （修正有）
【目的】 在来のものと比較してセル領域が小さいメモ
リ装置を提供する。 【構成】 ６個のトランジスタを使ったＳＲＡＭは、負
荷トランジスタとして使用される二つの垂直薄膜トラン
ジスタ、二つのトランスファトランジスタ、二つのラッ
チトランジスタおよび二つのノードを有している。セル
のノードはそれぞれトレンチ６０によって定義される最
小限の領域を有している。それぞれのノードに関連する
５個の相互接続のなかの４個が対応するトレンチの内部
に設けられる。例としてノード１においては、ラッチト
ランジスタのドレイン、ラッチトランジスタのゲート、
負荷トランジスタのドレインおよびトランスファトラン
ジスタの電流電極はトレンチ６０の内部またはその下部
において電気的に結合している。
リ装置を提供する。 【構成】 ６個のトランジスタを使ったＳＲＡＭは、負
荷トランジスタとして使用される二つの垂直薄膜トラン
ジスタ、二つのトランスファトランジスタ、二つのラッ
チトランジスタおよび二つのノードを有している。セル
のノードはそれぞれトレンチ６０によって定義される最
小限の領域を有している。それぞれのノードに関連する
５個の相互接続のなかの４個が対応するトレンチの内部
に設けられる。例としてノード１においては、ラッチト
ランジスタのドレイン、ラッチトランジスタのゲート、
負荷トランジスタのドレインおよびトランスファトラン
ジスタの電流電極はトレンチ６０の内部またはその下部
において電気的に結合している。
Description
【０００１】
【産業上の利用分野】本発明は一般に集積回路に関し、
さらに詳細には集積回路メモリ装置およびメモリ装置の
配置（レイアウト）に関する。
さらに詳細には集積回路メモリ装置およびメモリ装置の
配置（レイアウト）に関する。
【０００２】
【従来の技術】集積回路（ＩＣ）メモリ装置は複数のメ
モリ装置によって構成されている。一般的には、一つの
基本メモリセルデザインが非常に多く複製されて複数の
セルを構成する。この基本セルデザインはセルによって
多少変わりうる。例えば、あるセルは隣のセルの逆像ま
たは補足物である場合がある。しかしながらメモリ装置
全体は基本セルデザインにしたがって説明することが可
能である。
モリ装置によって構成されている。一般的には、一つの
基本メモリセルデザインが非常に多く複製されて複数の
セルを構成する。この基本セルデザインはセルによって
多少変わりうる。例えば、あるセルは隣のセルの逆像ま
たは補足物である場合がある。しかしながらメモリ装置
全体は基本セルデザインにしたがって説明することが可
能である。
【０００３】ＳＲＡＭ（Static random access memor
y）装置の場合には、基本セルは２種類のデザイン、６
トランジスタ（６Ｔ）セルまたは４トランジスタ／２抵
抗（４Ｔ／２Ｒ）セルのうちのどちらかである。従来型
の多くのＳＲＡＭは単結晶シリコンのような半導体基板
の下地構造中に形成される６個のトランジスタを持つ６
Ｔ設計を採用している。この型のＳＲＡＭはしばしばＣ
ＭＯＳ（相補型金属酸化物半導体）技術を用いて製造さ
れる。この場合、４個のトランジスタはＮチャンネルの
デバイスであり、残りの２個のトランジスタはＰチャン
ネルのデバイスである。６Ｔ設計にはいくつかの利点が
ある。その一つは動作時の消費電力が少ないということ
である。その他の利点としては、基板内に形成されたト
ランジスタは、高移動度および低スレッショルド電圧を
含む良好な電気的特性を示すということである。さらに
６Ｔ ＳＲＡＭは偶発的に入射するα粒子によって引き
起こされるソフトエラー等のセルの不安定要因に対して
高い耐性を有し、非常に安定であると考えられている。
しかしながら基板内に形成されるトランジスタを利用す
る６Ｔ ＳＲＡＭセルは、トランジスタが基板内におい
て本質的に同じ平面にとなり合わせに形成されるので、
大きな領域を消費してしまう。したがって、６個の基板
内トランジスタを使用することによって、ある特定の世
代の技術においてはある最低限の大きさがセルサイズに
必要となり、不必要な大きさ制限が加えられてしまう。
製造コストの観点から見れば、デバイスサイズを増加さ
せることなしにメモリ容量を増加させるために最低限の
セルサイズを達成することが好適である。
y）装置の場合には、基本セルは２種類のデザイン、６
トランジスタ（６Ｔ）セルまたは４トランジスタ／２抵
抗（４Ｔ／２Ｒ）セルのうちのどちらかである。従来型
の多くのＳＲＡＭは単結晶シリコンのような半導体基板
の下地構造中に形成される６個のトランジスタを持つ６
Ｔ設計を採用している。この型のＳＲＡＭはしばしばＣ
ＭＯＳ（相補型金属酸化物半導体）技術を用いて製造さ
れる。この場合、４個のトランジスタはＮチャンネルの
デバイスであり、残りの２個のトランジスタはＰチャン
ネルのデバイスである。６Ｔ設計にはいくつかの利点が
ある。その一つは動作時の消費電力が少ないということ
である。その他の利点としては、基板内に形成されたト
ランジスタは、高移動度および低スレッショルド電圧を
含む良好な電気的特性を示すということである。さらに
６Ｔ ＳＲＡＭは偶発的に入射するα粒子によって引き
起こされるソフトエラー等のセルの不安定要因に対して
高い耐性を有し、非常に安定であると考えられている。
しかしながら基板内に形成されるトランジスタを利用す
る６Ｔ ＳＲＡＭセルは、トランジスタが基板内におい
て本質的に同じ平面にとなり合わせに形成されるので、
大きな領域を消費してしまう。したがって、６個の基板
内トランジスタを使用することによって、ある特定の世
代の技術においてはある最低限の大きさがセルサイズに
必要となり、不必要な大きさ制限が加えられてしまう。
製造コストの観点から見れば、デバイスサイズを増加さ
せることなしにメモリ容量を増加させるために最低限の
セルサイズを達成することが好適である。
【０００４】４Ｔ／２Ｒ設計を用いることによって、基
板内６Ｔセル領域に比較してセル領域を減少させること
ができる。４個のトランジスタのみが基板構造内にとな
り合わせに形成されるので、セル領域を減少させること
が可能になる。４個のトランジスタはほとんどの場合Ｎ
チャンネルデバイスであるが、ＳＲＡＭをＮＭＯＳまた
はＰＭＯＳ技術のどちらでも製造できるようにＰチャン
ネルデバイスで形成することもできる。負荷要素として
機能する２個の抵抗は前記４個の基板内トランジスタの
上部に形成される。したがって少なくとも一つの追加導
電層を必要とする。４Ｔ／２Ｒセルデザインを使った場
合の不利点の一つは、追加の導電層を設けるために基板
内６Ｔ ＳＲＡＭと比較して製造工程が複雑になるとい
うことである。前記追加的な導電層を設けるためには少
なくともさらに二つのマスク工程が必要となり、デバイ
ス上の回路配置がより難しくなる。回路配置が難しくな
るにしたがって、金属層、例えばビット線の金属、とセ
ル内の領域とをコンタクトさせるのがより難しくなる。
４Ｔ／２Ｒ ＳＲＡＭの２個の負荷抵抗は受動素子であ
るが、それに対して６Ｔ ＳＲＡＭの２個の負荷トラン
ジスタは能動素子である。セルのノード（結節点）に情
報を記憶し保持するために必要な電流の量に係わらずセ
ル内において抵抗がトランジスタに供給できる電流の量
が固定されているために、この負荷抵抗は受動的であ
る。もし抵抗から供給される電流が論理状態を保持して
おくのに足りない場合には、セルは不安定になり、情報
を失いやすくなるであろう。一方負荷トランジスタは、
ノードにに対して必要とされるだけの量を供給するよう
に電流を変化させることができる。これによって、通常
セル内のノードの論理状態になんらかの欠陥が生じない
ように保つことができる。４Ｔ／２Ｒ ＳＲＡＭデザイ
ンのその他の不利点は、抵抗が常に必要とされるよりも
多くの電流を引き込むので、セルが比較的大きな電力を
必要とすることである。
板内６Ｔセル領域に比較してセル領域を減少させること
ができる。４個のトランジスタのみが基板構造内にとな
り合わせに形成されるので、セル領域を減少させること
が可能になる。４個のトランジスタはほとんどの場合Ｎ
チャンネルデバイスであるが、ＳＲＡＭをＮＭＯＳまた
はＰＭＯＳ技術のどちらでも製造できるようにＰチャン
ネルデバイスで形成することもできる。負荷要素として
機能する２個の抵抗は前記４個の基板内トランジスタの
上部に形成される。したがって少なくとも一つの追加導
電層を必要とする。４Ｔ／２Ｒセルデザインを使った場
合の不利点の一つは、追加の導電層を設けるために基板
内６Ｔ ＳＲＡＭと比較して製造工程が複雑になるとい
うことである。前記追加的な導電層を設けるためには少
なくともさらに二つのマスク工程が必要となり、デバイ
ス上の回路配置がより難しくなる。回路配置が難しくな
るにしたがって、金属層、例えばビット線の金属、とセ
ル内の領域とをコンタクトさせるのがより難しくなる。
４Ｔ／２Ｒ ＳＲＡＭの２個の負荷抵抗は受動素子であ
るが、それに対して６Ｔ ＳＲＡＭの２個の負荷トラン
ジスタは能動素子である。セルのノード（結節点）に情
報を記憶し保持するために必要な電流の量に係わらずセ
ル内において抵抗がトランジスタに供給できる電流の量
が固定されているために、この負荷抵抗は受動的であ
る。もし抵抗から供給される電流が論理状態を保持して
おくのに足りない場合には、セルは不安定になり、情報
を失いやすくなるであろう。一方負荷トランジスタは、
ノードにに対して必要とされるだけの量を供給するよう
に電流を変化させることができる。これによって、通常
セル内のノードの論理状態になんらかの欠陥が生じない
ように保つことができる。４Ｔ／２Ｒ ＳＲＡＭデザイ
ンのその他の不利点は、抵抗が常に必要とされるよりも
多くの電流を引き込むので、セルが比較的大きな電力を
必要とすることである。
【０００５】
【解決すべき課題】基板内６Ｔセルおよび４Ｔ／２Ｒセ
ルの利点と不利点との間の妥協案は、６Ｔ／ＴＦＴ負荷
ＳＲＡＭセルの使用である。名前が示すように、この型
のセルはＴＦＴ（薄膜トランジスタ）を負荷トランジス
タとして利用する。しばしばポリシリコン（多結晶シリ
コン）トランジスタと呼ばれるＴＦＴは、両方の電流電
極および制御電極（すなわちソース、ドレインおよびゲ
ート）が基板材料以外の材料、例えばポリシリコンから
形成される。完全な６Ｔ／ＴＦＴ負荷ＳＲＡＭセルは通
常Ｎチャンネルデバイスの４個の基板内トランジスタ、
および通常Ｐチャンネルデバイスである２個のＴＦＴ負
荷トランジスタを含む。４Ｔ／２Ｒセルの２個の受動負
荷抵抗は６Ｔ／ＴＦＴ負荷セルにおいては２個のＴＦＴ
負荷トランジスタに置き換えられる。したがって、６Ｔ
／ＴＦＴ負荷ＳＲＡＭは能動負荷要素を持つことによる
すべての利点を有している。一般的にはＴＦＴは基板内
トランジスタほど良好な電気的特性を持たないが、多く
の場合、占有領域の節約はそのような電気的な不利点を
補ってあまりあると考えられている。６Ｔ／ＴＦＴ負荷
ＳＲＡＭセルの大きさは４Ｔ／２Ｒセルの大きさと同程
度であるが、２個の負荷トランジスタを用いることで抵
抗を使ったセルよりも非常に安定なセルを得ることがで
きる。６Ｔ／ＴＦＴ負荷ＳＲＡＭセルの消費電力は基板
内６Ｔデバイスよりも大きいが、４Ｔ／２Ｒデバイスよ
りは消費電力はかなり小さい。
ルの利点と不利点との間の妥協案は、６Ｔ／ＴＦＴ負荷
ＳＲＡＭセルの使用である。名前が示すように、この型
のセルはＴＦＴ（薄膜トランジスタ）を負荷トランジス
タとして利用する。しばしばポリシリコン（多結晶シリ
コン）トランジスタと呼ばれるＴＦＴは、両方の電流電
極および制御電極（すなわちソース、ドレインおよびゲ
ート）が基板材料以外の材料、例えばポリシリコンから
形成される。完全な６Ｔ／ＴＦＴ負荷ＳＲＡＭセルは通
常Ｎチャンネルデバイスの４個の基板内トランジスタ、
および通常Ｐチャンネルデバイスである２個のＴＦＴ負
荷トランジスタを含む。４Ｔ／２Ｒセルの２個の受動負
荷抵抗は６Ｔ／ＴＦＴ負荷セルにおいては２個のＴＦＴ
負荷トランジスタに置き換えられる。したがって、６Ｔ
／ＴＦＴ負荷ＳＲＡＭは能動負荷要素を持つことによる
すべての利点を有している。一般的にはＴＦＴは基板内
トランジスタほど良好な電気的特性を持たないが、多く
の場合、占有領域の節約はそのような電気的な不利点を
補ってあまりあると考えられている。６Ｔ／ＴＦＴ負荷
ＳＲＡＭセルの大きさは４Ｔ／２Ｒセルの大きさと同程
度であるが、２個の負荷トランジスタを用いることで抵
抗を使ったセルよりも非常に安定なセルを得ることがで
きる。６Ｔ／ＴＦＴ負荷ＳＲＡＭセルの消費電力は基板
内６Ｔデバイスよりも大きいが、４Ｔ／２Ｒデバイスよ
りは消費電力はかなり小さい。
【０００６】総合的には、６Ｔ／ＴＦＴ負荷ＳＲＡＭは
好適なセルサイズを保ちながら４Ｔ／２Ｒ ＳＲＡＭよ
りもよい電気的特性をもつと考えられている。しかしな
がらデバイスの大きさを増加させずにメモリ容量を増加
させるためにセルの大きさをさらに減らしたいという要
求は常に存在する。したがって、改良された集積回路メ
モリ装置、さらに詳細には現存のメモリセルよりも小さ
いセルを有する改良された集積回路メモリ装置およびそ
の配置構造に対する要求が存在する。
好適なセルサイズを保ちながら４Ｔ／２Ｒ ＳＲＡＭよ
りもよい電気的特性をもつと考えられている。しかしな
がらデバイスの大きさを増加させずにメモリ容量を増加
させるためにセルの大きさをさらに減らしたいという要
求は常に存在する。したがって、改良された集積回路メ
モリ装置、さらに詳細には現存のメモリセルよりも小さ
いセルを有する改良された集積回路メモリ装置およびそ
の配置構造に対する要求が存在する。
【０００７】
【課題を解決するための手段】本発明にしたがって上記
の課題は達成され、その他の利点が実現される。本発明
の目的にしたがった集積回路メモリ装置およびその配置
構造が提供される。ある形態においては、配置構造はメ
モリセルの配列である。前記配列の少なくとも一つのセ
ルは複数のトランジスタ、少なくとも一つのデータ記憶
ノード、最小限の領域およびこの最小限の領域の周囲に
よって定義される閉じた領域を有している。前記配置構
造の前記閉じた領域は第１トランジスタの電流電極とし
て機能する能動領域、前記能動領域の一部分に重なって
設けられる第１相互接続手段、を含んでいる。前記閉じ
た領域はさらに、第２トランジスタの制御電極を形成し
前記第１相互接続手段の一部分に重なって前記第２トラ
ンジスタの前記制御電極と前記能動領域とを結合する第
１導電材料、を含んでいる。第２相互接続手段は前記第
１導電材料の一部分に重なって設けられ、前記閉じた領
域を定義する第２相互接続手段。前記閉じた領域の第２
導電材料は前記第２相互接続手段に重なって設けられ、
前記第２導電材料と前記第１導電材料とを結合し、前記
第３トランジスタの電流電極として機能する。前記閉じ
た領域はさらに前記第３トランジスタの制御電極を形成
し前記第２相互接続手段の内部に含まれる第３導電材料
を含んでいる。
の課題は達成され、その他の利点が実現される。本発明
の目的にしたがった集積回路メモリ装置およびその配置
構造が提供される。ある形態においては、配置構造はメ
モリセルの配列である。前記配列の少なくとも一つのセ
ルは複数のトランジスタ、少なくとも一つのデータ記憶
ノード、最小限の領域およびこの最小限の領域の周囲に
よって定義される閉じた領域を有している。前記配置構
造の前記閉じた領域は第１トランジスタの電流電極とし
て機能する能動領域、前記能動領域の一部分に重なって
設けられる第１相互接続手段、を含んでいる。前記閉じ
た領域はさらに、第２トランジスタの制御電極を形成し
前記第１相互接続手段の一部分に重なって前記第２トラ
ンジスタの前記制御電極と前記能動領域とを結合する第
１導電材料、を含んでいる。第２相互接続手段は前記第
１導電材料の一部分に重なって設けられ、前記閉じた領
域を定義する第２相互接続手段。前記閉じた領域の第２
導電材料は前記第２相互接続手段に重なって設けられ、
前記第２導電材料と前記第１導電材料とを結合し、前記
第３トランジスタの電流電極として機能する。前記閉じ
た領域はさらに前記第３トランジスタの制御電極を形成
し前記第２相互接続手段の内部に含まれる第３導電材料
を含んでいる。
【０００８】
【実施例】本発明はメモリ装置のセル領域の実質的な減
少を実現させる。例えば、本発明にしたがった６Ｔ／Ｔ
ＦＴ負荷ＳＲＡＭセルおよびレイアウト（回路配置）は
従来の６Ｔ／ＴＦＴ負荷セルに比較して、0.5μｍＣＭ
ＯＳ技術を用いた場合、セルサイズで３０〜４０％の減
少を達成しており、４Ｔ／２Ｒ ＳＲＡＭセルと同程度
の大きさである。このセルサイズの減少は一般的に用い
られるプレーナトランジスタの代わりに垂直方向に形成
される負荷トランジスタを用いることによって達成され
る。トランジスタの相互接続大部分をリソグラフ技術に
依存して決まる最小限の大きさの領域でであるセル内の
小さな領域に収めることでさらにセル領域は減少する。
少を実現させる。例えば、本発明にしたがった６Ｔ／Ｔ
ＦＴ負荷ＳＲＡＭセルおよびレイアウト（回路配置）は
従来の６Ｔ／ＴＦＴ負荷セルに比較して、0.5μｍＣＭ
ＯＳ技術を用いた場合、セルサイズで３０〜４０％の減
少を達成しており、４Ｔ／２Ｒ ＳＲＡＭセルと同程度
の大きさである。このセルサイズの減少は一般的に用い
られるプレーナトランジスタの代わりに垂直方向に形成
される負荷トランジスタを用いることによって達成され
る。トランジスタの相互接続大部分をリソグラフ技術に
依存して決まる最小限の大きさの領域でであるセル内の
小さな領域に収めることでさらにセル領域は減少する。
【０００９】図１は在来型の６Ｔ ＳＲＡＭセルの回路
図である。セルの動作もまた在来のものであって、本発
明との関連性はない。このためここに図示されるＳＲＡ
Ｍセルの動作については説明しない。このＳＲＡＭセル
は６個のトランジスタ：２個のトランスファトランジス
タ１０，１２、２個のラッチトランジスタ１４，１６お
よび２個の負荷トランジスタ１８，２０；から構成され
る。この６個のトランジスタは二つのデータ記憶ノード
を構成するように結合されている。図中二つのノードは
ノード１およびノード２で示されている。ノード１はラ
ッチトランジスタ１４のドレイン、ラッチトランジスタ
１６のゲート、負荷トランジスタ２０のゲート、負荷ト
ランジスタ１８のドレインおよびトランスファトランジ
スタ１０の二つの電流電極のうちの一つ（セルに「ハ
イ」または「ロー」どちらのデータ状態が保存されてい
るかに応じてソースまたはドレインのいずれか）を電気
的に結合している。ノード２はノード１の対であり、ラ
ッチトランジスタ１６のドレイン、ラッチトランジスタ
１４のゲート、負荷トランジスタ１８のゲート、負荷ト
ランジスタ２０のドレインおよびトランスファトランジ
スタ１２の二つの電流電極（ソースまたはドレイン）の
一つを電気的に結合している。負荷トランジスタ１８，
２０のソース電極はそれぞれＶ CCで示された電源に結合
され、一方ラッチトランジスタ１４および１６のソース
電極はそれぞれＶSSで示された電源に結合されている。
この図において、ＶCCはＶSSよりも高い正電圧を持つ。
ＢＬで示されるビット線２２および２４はトランスファ
トランジスタ１０および１２の電流電極にそれぞれ結合
されている。
図である。セルの動作もまた在来のものであって、本発
明との関連性はない。このためここに図示されるＳＲＡ
Ｍセルの動作については説明しない。このＳＲＡＭセル
は６個のトランジスタ：２個のトランスファトランジス
タ１０，１２、２個のラッチトランジスタ１４，１６お
よび２個の負荷トランジスタ１８，２０；から構成され
る。この６個のトランジスタは二つのデータ記憶ノード
を構成するように結合されている。図中二つのノードは
ノード１およびノード２で示されている。ノード１はラ
ッチトランジスタ１４のドレイン、ラッチトランジスタ
１６のゲート、負荷トランジスタ２０のゲート、負荷ト
ランジスタ１８のドレインおよびトランスファトランジ
スタ１０の二つの電流電極のうちの一つ（セルに「ハ
イ」または「ロー」どちらのデータ状態が保存されてい
るかに応じてソースまたはドレインのいずれか）を電気
的に結合している。ノード２はノード１の対であり、ラ
ッチトランジスタ１６のドレイン、ラッチトランジスタ
１４のゲート、負荷トランジスタ１８のゲート、負荷ト
ランジスタ２０のドレインおよびトランスファトランジ
スタ１２の二つの電流電極（ソースまたはドレイン）の
一つを電気的に結合している。負荷トランジスタ１８，
２０のソース電極はそれぞれＶ CCで示された電源に結合
され、一方ラッチトランジスタ１４および１６のソース
電極はそれぞれＶSSで示された電源に結合されている。
この図において、ＶCCはＶSSよりも高い正電圧を持つ。
ＢＬで示されるビット線２２および２４はトランスファ
トランジスタ１０および１２の電流電極にそれぞれ結合
されている。
【００１０】図１に示されている在来型のＳＲＡＭ回路
は本発明にしたがった配置構造およびメモリセルを用い
て実現される。ラッチトランジスタ、トランスファトラ
ンジスタ、負荷トランジスタ、データ記憶ノード、前記
ＳＲＡＭセルについて説明するのに用いられたその他の
単語は以下の本発明の説明においても使用される。
は本発明にしたがった配置構造およびメモリセルを用い
て実現される。ラッチトランジスタ、トランスファトラ
ンジスタ、負荷トランジスタ、データ記憶ノード、前記
ＳＲＡＭセルについて説明するのに用いられたその他の
単語は以下の本発明の説明においても使用される。
【００１１】図２乃至図５は本発明に従った二つの垂直
ＴＦＴ負荷トランジスタを利用するメモリ装置の配置構
造（レイアウト）を図示したものである。それぞれの図
面をわかりやすくするために、レイアウトは完全な形で
なく複数の図面で順番に図示される。当業者は図２乃至
図５に図示されているレイアウトをこれらに対応する図
６および図７に図示されているセルの横断面図とともに
検査することによって本発明を完全に理解できるであろ
う。図６は図２乃至図５の６−６の線で切断した場合の
メモリセルの断面図である。図７は同じセルを７−７の
線で切断した場合の断面図である。これら本実施例の両
図面は単一メモリセルを図示しているが、当該技術分野
に通じた者であれば類似のセルを複数有するメモリ装置
に本発明を実施することが可能であることは理解されよ
う。
ＴＦＴ負荷トランジスタを利用するメモリ装置の配置構
造（レイアウト）を図示したものである。それぞれの図
面をわかりやすくするために、レイアウトは完全な形で
なく複数の図面で順番に図示される。当業者は図２乃至
図５に図示されているレイアウトをこれらに対応する図
６および図７に図示されているセルの横断面図とともに
検査することによって本発明を完全に理解できるであろ
う。図６は図２乃至図５の６−６の線で切断した場合の
メモリセルの断面図である。図７は同じセルを７−７の
線で切断した場合の断面図である。これら本実施例の両
図面は単一メモリセルを図示しているが、当該技術分野
に通じた者であれば類似のセルを複数有するメモリ装置
に本発明を実施することが可能であることは理解されよ
う。
【００１２】図２はメモリセルのレイアウトの三つの層
を図示している。このレイアウトは点線で囲まれた領
域、能動領域３０を定義している。この能動領域は半導
体基板内に形成される領域であり、通常トランジスタの
ソース、ドレインおよびチャンネル領域である。能動領
域３０以外のセル領域は通常フィールド酸化物によって
定義されるフィールド領域である。例として、図６、図
７においてはフィールド酸化物領域３２が基板３１に形
成されている。基板３１は通常単結晶シリコン基板であ
るが、そのかわりにその他の半導体材料、例えばＩＩＩ
−Ｖ族またはＩＩ−ＶＩ族化合物半導体によって構成し
てもよい。フィールド酸化物領域は、ＬＯＣＯＳ(Local
oxidation of Silicon)プロセス等の周知の方法によっ
て形成される。基板上のフィールド酸化物が形成されて
いない領域は能動領域、つまり能動デバイスが形成され
る領域と考えてよい。
を図示している。このレイアウトは点線で囲まれた領
域、能動領域３０を定義している。この能動領域は半導
体基板内に形成される領域であり、通常トランジスタの
ソース、ドレインおよびチャンネル領域である。能動領
域３０以外のセル領域は通常フィールド酸化物によって
定義されるフィールド領域である。例として、図６、図
７においてはフィールド酸化物領域３２が基板３１に形
成されている。基板３１は通常単結晶シリコン基板であ
るが、そのかわりにその他の半導体材料、例えばＩＩＩ
−Ｖ族またはＩＩ−ＶＩ族化合物半導体によって構成し
てもよい。フィールド酸化物領域は、ＬＯＣＯＳ(Local
oxidation of Silicon)プロセス等の周知の方法によっ
て形成される。基板上のフィールド酸化物が形成されて
いない領域は能動領域、つまり能動デバイスが形成され
る領域と考えてよい。
【００１３】さらに図２には埋め込みコンタクト３４を
定義する層が図示されている。図中、埋め込みコンタク
トは斜線の領域で示されている。埋め込みコンタクト３
４は基板内に形成される高濃度にドープされた領域であ
り、メモリセルの構成要素を電気的に相互接続するため
に用いられる。一般的にＳＲＡＭはＮチャンネルの基板
内トランジスタを使用する。したがって図６および図７
の埋め込みコンタクト３４はＮ＋領域である。もしある
種の応用例において許されるならば、代わりにＰ＋の埋
め込みコンタクトを使うこともできる。本発明における
埋め込みコンタクトを形成する代わりに多数あるローカ
ルインターコネクト構造のうちの一つを使用することも
できる。このローカルインターコネクト構造はストラッ
プと呼ばれ、当該技術分野において周知である。本発明
にしたがって使用可能なローカルインターコネクト構造
の例が、T. E. Tangらによって"VLSI Local Interconne
ctLevel Using Titanium Nitride"という題でIEDM Tech
nical Digest 1985の５９０ページから５９３ページに
解説されている。
定義する層が図示されている。図中、埋め込みコンタク
トは斜線の領域で示されている。埋め込みコンタクト３
４は基板内に形成される高濃度にドープされた領域であ
り、メモリセルの構成要素を電気的に相互接続するため
に用いられる。一般的にＳＲＡＭはＮチャンネルの基板
内トランジスタを使用する。したがって図６および図７
の埋め込みコンタクト３４はＮ＋領域である。もしある
種の応用例において許されるならば、代わりにＰ＋の埋
め込みコンタクトを使うこともできる。本発明における
埋め込みコンタクトを形成する代わりに多数あるローカ
ルインターコネクト構造のうちの一つを使用することも
できる。このローカルインターコネクト構造はストラッ
プと呼ばれ、当該技術分野において周知である。本発明
にしたがって使用可能なローカルインターコネクト構造
の例が、T. E. Tangらによって"VLSI Local Interconne
ctLevel Using Titanium Nitride"という題でIEDM Tech
nical Digest 1985の５９０ページから５９３ページに
解説されている。
【００１４】図２に図示されている第３層は第１導電領
域３６および第１導電領域３８を定義する第１導電層で
ある。図中、第１導電層は実線で示されている。第１導
電層はいかなる導電材料または半導体材料でも構成する
ことが可能であるが、好適な材料はポリシリコン（多結
晶シリコン）である。よってこれ以降第１導電領域３
６，３８を第１ポリシリコン領域３６，３８と呼ぶ。図
６および図７に図示されているように、第１ポリシリコ
ン領域３６はメモリセル内の二つのラッチトランジスタ
の制御電極またはゲートとして機能する。一方、第１ポ
リシリコン領域３８は二つのトランスファトランジスタ
の制御電極として機能する。最右翼のトランスファトラ
ンジスタはとなりのセル（図示せず）の一部である。ラ
ッチトランジスタおよびトランスファトランジスタは両
方とも周知の技術を用いてセル内に形成される基板内ト
ランジスタである。
域３６および第１導電領域３８を定義する第１導電層で
ある。図中、第１導電層は実線で示されている。第１導
電層はいかなる導電材料または半導体材料でも構成する
ことが可能であるが、好適な材料はポリシリコン（多結
晶シリコン）である。よってこれ以降第１導電領域３
６，３８を第１ポリシリコン領域３６，３８と呼ぶ。図
６および図７に図示されているように、第１ポリシリコ
ン領域３６はメモリセル内の二つのラッチトランジスタ
の制御電極またはゲートとして機能する。一方、第１ポ
リシリコン領域３８は二つのトランスファトランジスタ
の制御電極として機能する。最右翼のトランスファトラ
ンジスタはとなりのセル（図示せず）の一部である。ラ
ッチトランジスタおよびトランスファトランジスタは両
方とも周知の技術を用いてセル内に形成される基板内ト
ランジスタである。
【００１５】第１ポリシリコン領域３６，３８を形成し
た後、二つのラッチトランジスタおよび二つのトランス
ファトランジスタの電流電極が形成される。トランスフ
ァトランジスタの電流電極４０は図６に図示されてい
る。一方ラッチトランジスタの電流電極４２は図７に図
示されている。トランジスタのソース・ドレイン電極と
して知られている電流電極４０，４２は基板３１に形成
される高濃度にドープされた領域である。図６および図
７に、第１ポリシリコン領域３６，３８が基板３１の能
動領域から、従来の方法のゲート絶縁物３９によって絶
縁されているようすが図示されている。セル内において
第１ポリシリコン領域３６が埋め込みコンタクト３４の
上にかかる部分（重なる部分）についてはこのような絶
縁が例外的に行われていない。埋め込みコンタクト３４
は第１ポリシリコン領域３６（二つのラッチトランジス
タの制御電極）とセル内の基板内トランジスタの様々な
電流電極とを電気的に結合するためのインターコネクト
として機能する。ラッチトランジスタおよびトランスフ
ァトランジスタのどちらの電流電極が第１ポリシリコン
領域３６（つまりラッチトランジスタのゲート）に結合
しているのかをより簡単に知りたいときは図１の回路図
を参照するとよい。
た後、二つのラッチトランジスタおよび二つのトランス
ファトランジスタの電流電極が形成される。トランスフ
ァトランジスタの電流電極４０は図６に図示されてい
る。一方ラッチトランジスタの電流電極４２は図７に図
示されている。トランジスタのソース・ドレイン電極と
して知られている電流電極４０，４２は基板３１に形成
される高濃度にドープされた領域である。図６および図
７に、第１ポリシリコン領域３６，３８が基板３１の能
動領域から、従来の方法のゲート絶縁物３９によって絶
縁されているようすが図示されている。セル内において
第１ポリシリコン領域３６が埋め込みコンタクト３４の
上にかかる部分（重なる部分）についてはこのような絶
縁が例外的に行われていない。埋め込みコンタクト３４
は第１ポリシリコン領域３６（二つのラッチトランジス
タの制御電極）とセル内の基板内トランジスタの様々な
電流電極とを電気的に結合するためのインターコネクト
として機能する。ラッチトランジスタおよびトランスフ
ァトランジスタのどちらの電流電極が第１ポリシリコン
領域３６（つまりラッチトランジスタのゲート）に結合
しているのかをより簡単に知りたいときは図１の回路図
を参照するとよい。
【００１６】図３にはセルレイアウトの別の層が図示さ
れている。この図で第２導電層は点線で示され、二つの
導電ランディングパッド４４を定義している。繰り返し
になるが、ランディングパッド４４の好適材料はポリシ
リコンであるが、その他の導電材料および半導体材料も
使用可能である。ポリシリコンランディングパッド４４
は第３導電層（図３には図示せず、図４参照）と第１導
電層とのインターコネクトとして使われ、これによって
第１ポリシリコン層に電気的に結合される。ここで電気
的な結合は貫通孔４６を設けることで実現される。図６
および図７においては、貫通孔４６は絶縁層４５に形成
された開口部である。絶縁層４５は、貫通孔４６が形成
されている領域を除いて第１ポリシリコン層をセル内の
上部の導電層から絶縁するように働く。図３のレイアウ
トにおいては、貫通孔４６は本質的に正方形の構造とし
て図示されている。しかしながら、本発明では貫通孔４
６の形状は限定されていないことを認識することが重要
である。貫通孔４６のその他適切な形状には矩形および
円形が含まれる。ポリシリコンランディングパッド４４
が第１ポリシリコン領域３６に接触するように、第２導
電層が貫通孔４６の上部に設けられる。
れている。この図で第２導電層は点線で示され、二つの
導電ランディングパッド４４を定義している。繰り返し
になるが、ランディングパッド４４の好適材料はポリシ
リコンであるが、その他の導電材料および半導体材料も
使用可能である。ポリシリコンランディングパッド４４
は第３導電層（図３には図示せず、図４参照）と第１導
電層とのインターコネクトとして使われ、これによって
第１ポリシリコン層に電気的に結合される。ここで電気
的な結合は貫通孔４６を設けることで実現される。図６
および図７においては、貫通孔４６は絶縁層４５に形成
された開口部である。絶縁層４５は、貫通孔４６が形成
されている領域を除いて第１ポリシリコン層をセル内の
上部の導電層から絶縁するように働く。図３のレイアウ
トにおいては、貫通孔４６は本質的に正方形の構造とし
て図示されている。しかしながら、本発明では貫通孔４
６の形状は限定されていないことを認識することが重要
である。貫通孔４６のその他適切な形状には矩形および
円形が含まれる。ポリシリコンランディングパッド４４
が第１ポリシリコン領域３６に接触するように、第２導
電層が貫通孔４６の上部に設けられる。
【００１７】第３導電層もまたメモリセルおよびセルレ
イアウトに含まれている。しかしながらここで第３導電
層は完全には図示されていない。その代わりに図４では
第３導電層が存在しない部分を図示している。つまり、
この図は第３導電層のネガ像を示している。開口部４８
は第３導電層の中の開口部であり、第３導電材料が開口
部内の領域に存在しないことを示している。これまでに
説明した導電層と同様に、第３導電材料は好適にはポリ
シリコンであり、その他の材料も本発明にしたがって使
用可能である。第３ポリシリコン層には二つの用途があ
る。第３ポリシリコン層の用途の一つはＶCCバスとして
の機能である。したがってセル中に低い抵抗で均一なＶ
CC信号を供給するために第３ポリシリコン層がセルので
きるかぎり広い領域を覆うようにすることが望ましい。
しかしながら、ビット線コンタクト５０を下部に設けら
れているトランスファトランジスタに対して形成できる
ように、第３ポリシリコン層に開口部４８を設けること
は必要である。ビット線は通常、タングステンやアルミ
ニウムのような金属層から形成される。金属層はそれぞ
れのポリシリコン層の上に物理的に載っている。ビット
線を下部に設けられた基板内トランジスタに接続するた
めに、第３導電層、つまりＶCC層に開口部を設けなけれ
ばならない。図６および図７にはどちらにも開口部４８
およびＶCC層が図示されている。開口部４８もまた第４
導電層（図５には図示せず、図５を参照）とランディン
グパッド４４との相互接続を実現するために設けられ
る。これの用途については後で説明する。
イアウトに含まれている。しかしながらここで第３導電
層は完全には図示されていない。その代わりに図４では
第３導電層が存在しない部分を図示している。つまり、
この図は第３導電層のネガ像を示している。開口部４８
は第３導電層の中の開口部であり、第３導電材料が開口
部内の領域に存在しないことを示している。これまでに
説明した導電層と同様に、第３導電材料は好適にはポリ
シリコンであり、その他の材料も本発明にしたがって使
用可能である。第３ポリシリコン層には二つの用途があ
る。第３ポリシリコン層の用途の一つはＶCCバスとして
の機能である。したがってセル中に低い抵抗で均一なＶ
CC信号を供給するために第３ポリシリコン層がセルので
きるかぎり広い領域を覆うようにすることが望ましい。
しかしながら、ビット線コンタクト５０を下部に設けら
れているトランスファトランジスタに対して形成できる
ように、第３ポリシリコン層に開口部４８を設けること
は必要である。ビット線は通常、タングステンやアルミ
ニウムのような金属層から形成される。金属層はそれぞ
れのポリシリコン層の上に物理的に載っている。ビット
線を下部に設けられた基板内トランジスタに接続するた
めに、第３導電層、つまりＶCC層に開口部を設けなけれ
ばならない。図６および図７にはどちらにも開口部４８
およびＶCC層が図示されている。開口部４８もまた第４
導電層（図５には図示せず、図５を参照）とランディン
グパッド４４との相互接続を実現するために設けられ
る。これの用途については後で説明する。
【００１８】第３ポリシリコン層の第２の用途は二つの
垂直ＴＦＴ負荷トランジスタに第１，第２電流電極およ
びチャンネル領域を形成することである。この二つの垂
直負荷ＴＦＴは図６および図７に図示されている。図８
はこの負荷トランジスタを拡大して詳細に図示したもの
である。垂直負荷トランジスタはそれぞれ第３ポリシリ
コン層のデポジションに先立って形成されるトレンチ６
０の中に位置している。図面をわかりやすくするため
に、トレンチ６０は図４には図示していない。しかしな
がら図５および各々の横断面図にはトレンチが図示され
ている。トレンチ６０の形成の方法は以下でさらに詳し
く説明する。第３導電層は垂直負荷トランジスタのドレ
イン電極として働く第１電流電極５２を形成する。第２
電流電極５４はトランジスタのソース電極として働く。
第１電流電極５２および第２電流電極５４はどちらも第
３導電層から形成される。これらの材料は好適にはＶCC
バスの材料としても使われるポリシリコンである。第３
ポリシリコン領域はさらに前記第１、第２電流電極をつ
なげるチャンネル領域５６を形成する。Ｎチャンネルの
基板内トランジスタを用いるほとんどのメモリ装置で
は、セルの負荷トランジスタはＰチャンネルデバイスで
ある。しかし、もし４個の基板内トランジスタがＰチャ
ンネルデバイスである場合には、この負荷トランジスタ
はＮチャンネルトランジスタとして形成可能であること
は理解されるだろう。
垂直ＴＦＴ負荷トランジスタに第１，第２電流電極およ
びチャンネル領域を形成することである。この二つの垂
直負荷ＴＦＴは図６および図７に図示されている。図８
はこの負荷トランジスタを拡大して詳細に図示したもの
である。垂直負荷トランジスタはそれぞれ第３ポリシリ
コン層のデポジションに先立って形成されるトレンチ６
０の中に位置している。図面をわかりやすくするため
に、トレンチ６０は図４には図示していない。しかしな
がら図５および各々の横断面図にはトレンチが図示され
ている。トレンチ６０の形成の方法は以下でさらに詳し
く説明する。第３導電層は垂直負荷トランジスタのドレ
イン電極として働く第１電流電極５２を形成する。第２
電流電極５４はトランジスタのソース電極として働く。
第１電流電極５２および第２電流電極５４はどちらも第
３導電層から形成される。これらの材料は好適にはＶCC
バスの材料としても使われるポリシリコンである。第３
ポリシリコン領域はさらに前記第１、第２電流電極をつ
なげるチャンネル領域５６を形成する。Ｎチャンネルの
基板内トランジスタを用いるほとんどのメモリ装置で
は、セルの負荷トランジスタはＰチャンネルデバイスで
ある。しかし、もし４個の基板内トランジスタがＰチャ
ンネルデバイスである場合には、この負荷トランジスタ
はＮチャンネルトランジスタとして形成可能であること
は理解されるだろう。
【００１９】図８に示されているように、負荷トランジ
スタはそれぞれ絶縁層６２に形成されたトレンチ６０内
に位置している。絶縁層６２は第２ポリシリコン層の形
成に続いてデバイス上にデポジションによって形成され
る。ここで絶縁物として適切なものには、ＰＳＧ（ケイ
酸リンガラス）、ＬＴＯ（低温酸化物）、ＴＥＯＳ（テ
トラエチルオルトケイ酸塩）等が含まれる。絶縁物は周
知のデポジション技術を用いて堆積させる。絶縁層６２
の厚さはチャンネル領域５６の長さを決定する。したが
って、この層の堆積はそれに応じて制御する必要があ
る。トレンチを形成するために絶縁層のトレンチ以外の
部分をマスクした後、絶縁層６２を異方性エッチングす
る。エッチングによって絶縁層のみが侵食され、下部の
ポリシリコン層が影響を受けないように、使用するエッ
チング薬品を選択することが可能である。例えば、トレ
ンチの形成の際にランディングパッド４４をエッチング
停止材料として使用可能である。
スタはそれぞれ絶縁層６２に形成されたトレンチ６０内
に位置している。絶縁層６２は第２ポリシリコン層の形
成に続いてデバイス上にデポジションによって形成され
る。ここで絶縁物として適切なものには、ＰＳＧ（ケイ
酸リンガラス）、ＬＴＯ（低温酸化物）、ＴＥＯＳ（テ
トラエチルオルトケイ酸塩）等が含まれる。絶縁物は周
知のデポジション技術を用いて堆積させる。絶縁層６２
の厚さはチャンネル領域５６の長さを決定する。したが
って、この層の堆積はそれに応じて制御する必要があ
る。トレンチを形成するために絶縁層のトレンチ以外の
部分をマスクした後、絶縁層６２を異方性エッチングす
る。エッチングによって絶縁層のみが侵食され、下部の
ポリシリコン層が影響を受けないように、使用するエッ
チング薬品を選択することが可能である。例えば、トレ
ンチの形成の際にランディングパッド４４をエッチング
停止材料として使用可能である。
【００２０】図５に示されたレイアウトでは、トレンチ
６０は貫通孔４６を完全にその内部に含んでいる。しか
しながらこの構成が本発明において要求されるわけでは
ない。ここでこのトレンチはこれまで説明した層、すな
わち能動領域層、埋め込コンタクト層、第１ポリシリコ
ン層、第２ポリシリコン層、第１ポリシリコンと第２ポ
リシリコンとを相互接続する貫通孔層および第３ポリシ
リコン層の一部の上部に設けられ、または重なっている
ことに注目する必要がある。これらの層をそれぞれトレ
ンチ６０によって定義される領域の中に設けることによ
って、相互接続の構造をコンパクトにし、結果としてセ
ルサイズが非常に小さくなる。相互接続構造については
この後の本発明の説明においてより詳しく説明する。
６０は貫通孔４６を完全にその内部に含んでいる。しか
しながらこの構成が本発明において要求されるわけでは
ない。ここでこのトレンチはこれまで説明した層、すな
わち能動領域層、埋め込コンタクト層、第１ポリシリコ
ン層、第２ポリシリコン層、第１ポリシリコンと第２ポ
リシリコンとを相互接続する貫通孔層および第３ポリシ
リコン層の一部の上部に設けられ、または重なっている
ことに注目する必要がある。これらの層をそれぞれトレ
ンチ６０によって定義される領域の中に設けることによ
って、相互接続の構造をコンパクトにし、結果としてセ
ルサイズが非常に小さくなる。相互接続構造については
この後の本発明の説明においてより詳しく説明する。
【００２１】図５にはトレンチ６０に完全に重なってい
る第４導電層が一点鎖線で示されている（図面をわかり
やすくするために図５では第３導電層を図示していな
い）。図６および図７には第４導電層、または第４ポリ
シリコン層がそれぞれの垂直負荷トランジスタに対し制
御電極またはゲート６４を形成しているのが図示されて
いる。ここで注意すべきは第４ポリシリコン層はトレン
チ６０を完全に充填する必要はないということである。
第４導電層を部分的に被覆させることによってもトレン
チ６０および貫通孔４６にゲート６４を形成することが
可能である。図８にはゲート６４が第１、第２電流電極
５２，５４からそれぞれゲート絶縁物６６によって分離
されているのがより詳細に図示されている。図６および
図７にしめされているように、ゲートはトレンチ６０を
完全に被い、絶縁層６２の上を貫通孔６８まで伸びてい
る。貫通孔６８は絶縁層６２内に、第４ポリシリコン層
と第２ポリシリコン層との間、さらに詳細に言えば負荷
トランジスタのゲート６４とランディングパッド４４の
間の相互接続を設けるために形成される。第２ポリシリ
コン層と第４ポリシリコン層との間に相互接続をもたら
すために、第３ポリシリコン層またはＶｃｃバス層にも
開口部４８が形成されている。
る第４導電層が一点鎖線で示されている（図面をわかり
やすくするために図５では第３導電層を図示していな
い）。図６および図７には第４導電層、または第４ポリ
シリコン層がそれぞれの垂直負荷トランジスタに対し制
御電極またはゲート６４を形成しているのが図示されて
いる。ここで注意すべきは第４ポリシリコン層はトレン
チ６０を完全に充填する必要はないということである。
第４導電層を部分的に被覆させることによってもトレン
チ６０および貫通孔４６にゲート６４を形成することが
可能である。図８にはゲート６４が第１、第２電流電極
５２，５４からそれぞれゲート絶縁物６６によって分離
されているのがより詳細に図示されている。図６および
図７にしめされているように、ゲートはトレンチ６０を
完全に被い、絶縁層６２の上を貫通孔６８まで伸びてい
る。貫通孔６８は絶縁層６２内に、第４ポリシリコン層
と第２ポリシリコン層との間、さらに詳細に言えば負荷
トランジスタのゲート６４とランディングパッド４４の
間の相互接続を設けるために形成される。第２ポリシリ
コン層と第４ポリシリコン層との間に相互接続をもたら
すために、第３ポリシリコン層またはＶｃｃバス層にも
開口部４８が形成されている。
【００２２】図２乃至図８を参照して、本発明にしたが
ったメモリセルの構造およびレイアウトを説明してきた
が、本発明の特長を完全に理解するためには図１に示さ
れた回路図に各図面を関連付けるのが有効である。以前
説明したように、本発明の主要な特長は本発明は従来の
セル構造およびデザインに対して実質的に小さいメモリ
セル領域を実現するということである。このようなセル
領域の減少は主として二つの要因、垂直薄膜負荷トラン
ジスタの使用および様々な層とトランジスタの電極との
間の相互接続の高密度実装、によるものである。
ったメモリセルの構造およびレイアウトを説明してきた
が、本発明の特長を完全に理解するためには図１に示さ
れた回路図に各図面を関連付けるのが有効である。以前
説明したように、本発明の主要な特長は本発明は従来の
セル構造およびデザインに対して実質的に小さいメモリ
セル領域を実現するということである。このようなセル
領域の減少は主として二つの要因、垂直薄膜負荷トラン
ジスタの使用および様々な層とトランジスタの電極との
間の相互接続の高密度実装、によるものである。
【００２３】図１を参照すると、６個のトランジスタメ
モリセルは二つのノードを持ち、それぞれのノードは関
連した五つの相互接続を有している。ノード１の相互接
続にはラッチトランジスタ１４のドレイン、トランスフ
ァトランジスタ１０の一の電流電極、負荷トランジスタ
１８のドレイン、負荷トランジスタ２０のゲートおよび
ラッチトランジスタ１６のゲートが含まれる。ノード２
はノード１の対になるものであり、ラッチトランジスタ
１６のドレイン、ラッチトランジスタ１４のゲート、負
荷トランジスタ１８のゲート、負荷トランジスタ２０の
ドレインおよびトランスファトランジスタ１２の一の電
流電極の間の相互接続を含む。メモリセルの製造者が直
面している技術的課題の一つはこれらの相互接続１０個
（一つのノードにつき５個）をすべてできるかぎり小さ
い領域に収めることである。それぞれのノードに関連す
る相互接続のうち４個が最低限の大きさの領域に設けら
れているので、本発明はこの課題を達成することに成功
している。本発明の目的においては、この最低限の大き
さとはトレンチ６０のことであると解される。図６およ
び図１を参照すれば、ノード１に関連する４個の相互接
続がトレンチ６０の直下に設けられていることが明らか
である。基板から上方向に見ていくと、ノード１中の相
互接続の一つはトランスファトランジスタ１０の電流電
極である。この相互接続はトレンチ６０の直下に設けら
れた埋め込みコンタクト３４を介して、第１ポリシリコ
ン領域３８として示された制御電極またはゲートを持つ
ラッチトランジスタの電流電極４０に対して行われる。
トレンチ６０の下部に設けられる第２の相互接続は、図
６において第１ポリシリコン領域３６として示されてい
るラッチトランジスタ１６のゲートである。ノード１内
の第３の相互接続は垂直ＴＦＴ負荷トランジスタ１８の
ドレイン電極である。負荷トランジスタのドレインはト
レンチ６０内でランディングパッド４４と接触している
ドープされたポリシリコンの領域である。
モリセルは二つのノードを持ち、それぞれのノードは関
連した五つの相互接続を有している。ノード１の相互接
続にはラッチトランジスタ１４のドレイン、トランスフ
ァトランジスタ１０の一の電流電極、負荷トランジスタ
１８のドレイン、負荷トランジスタ２０のゲートおよび
ラッチトランジスタ１６のゲートが含まれる。ノード２
はノード１の対になるものであり、ラッチトランジスタ
１６のドレイン、ラッチトランジスタ１４のゲート、負
荷トランジスタ１８のゲート、負荷トランジスタ２０の
ドレインおよびトランスファトランジスタ１２の一の電
流電極の間の相互接続を含む。メモリセルの製造者が直
面している技術的課題の一つはこれらの相互接続１０個
（一つのノードにつき５個）をすべてできるかぎり小さ
い領域に収めることである。それぞれのノードに関連す
る相互接続のうち４個が最低限の大きさの領域に設けら
れているので、本発明はこの課題を達成することに成功
している。本発明の目的においては、この最低限の大き
さとはトレンチ６０のことであると解される。図６およ
び図１を参照すれば、ノード１に関連する４個の相互接
続がトレンチ６０の直下に設けられていることが明らか
である。基板から上方向に見ていくと、ノード１中の相
互接続の一つはトランスファトランジスタ１０の電流電
極である。この相互接続はトレンチ６０の直下に設けら
れた埋め込みコンタクト３４を介して、第１ポリシリコ
ン領域３８として示された制御電極またはゲートを持つ
ラッチトランジスタの電流電極４０に対して行われる。
トレンチ６０の下部に設けられる第２の相互接続は、図
６において第１ポリシリコン領域３６として示されてい
るラッチトランジスタ１６のゲートである。ノード１内
の第３の相互接続は垂直ＴＦＴ負荷トランジスタ１８の
ドレイン電極である。負荷トランジスタのドレインはト
レンチ６０内でランディングパッド４４と接触している
ドープされたポリシリコンの領域である。
【００２４】ノード１の第４の相互接続は図５に図示さ
れたメモリセルのレイアウトを参照することでより明確
に理解することができる。能動領域３０の一部がノード
１に位置するトレンチ６０の中に入り込んでいる。能動
領域は右方向に伸びて、最右翼の第１ポリシリコン領域
３６を横切る。最右翼の第１ポリシリコン層３６はラッ
チトランジスタ１４の制御電極である。トランジスタの
制御電極のそれぞれの側で電流電極が能動領域３０によ
って形成される。したがって、ノード１の第４相互接続
はラッチトランジスタ１４の電流電極、すなわちトラン
ジスタのドレインである。この相互接続は能動領域３０
を介して行われる。トレンチ６０内におけるノード１の
４個の相互接続はすべて図５のレイアウトに示されてい
る。セルの層はほとんどすべてはそれらの一部がトレン
チ６０内に含まれている。これによってほとんどの相互
接続はセルのこの領域に設けることが可能になる。トレ
ンチ領域内に設けられている層には、能動領域３０、埋
め込みコンタクト層３４、第１ポリシリコン層３６、第
２ポリシリコン層４４、第１ポリシリコン層と第２ポリ
シリコン層とを相互接続する貫通孔の層４６、第３ポリ
シリコン層（図４でネガ像で示されている部分）、第４
ポリシリコン層６４および第２ポリシリコン層と第４ポ
リシリコン層とを相互接続する貫通孔の層６８が含まれ
ている。
れたメモリセルのレイアウトを参照することでより明確
に理解することができる。能動領域３０の一部がノード
１に位置するトレンチ６０の中に入り込んでいる。能動
領域は右方向に伸びて、最右翼の第１ポリシリコン領域
３６を横切る。最右翼の第１ポリシリコン層３６はラッ
チトランジスタ１４の制御電極である。トランジスタの
制御電極のそれぞれの側で電流電極が能動領域３０によ
って形成される。したがって、ノード１の第４相互接続
はラッチトランジスタ１４の電流電極、すなわちトラン
ジスタのドレインである。この相互接続は能動領域３０
を介して行われる。トレンチ６０内におけるノード１の
４個の相互接続はすべて図５のレイアウトに示されてい
る。セルの層はほとんどすべてはそれらの一部がトレン
チ６０内に含まれている。これによってほとんどの相互
接続はセルのこの領域に設けることが可能になる。トレ
ンチ領域内に設けられている層には、能動領域３０、埋
め込みコンタクト層３４、第１ポリシリコン層３６、第
２ポリシリコン層４４、第１ポリシリコン層と第２ポリ
シリコン層とを相互接続する貫通孔の層４６、第３ポリ
シリコン層（図４でネガ像で示されている部分）、第４
ポリシリコン層６４および第２ポリシリコン層と第４ポ
リシリコン層とを相互接続する貫通孔の層６８が含まれ
ている。
【００２５】図７に示されているように、ノード２にお
いても４個の相互接続はトレンチの内部またはその下部
に収められている。ノード２は単にノード１の対になる
ものであり、ノード２の相互接続についての説明はノー
ド１の相互接続に関する説明と同様であるので、ここで
は省略する。
いても４個の相互接続はトレンチの内部またはその下部
に収められている。ノード２は単にノード１の対になる
ものであり、ノード２の相互接続についての説明はノー
ド１の相互接続に関する説明と同様であるので、ここで
は省略する。
【００２６】それぞれのノードに関する４個の相互接続
はリソグラフ技術に依存する最小限の大きさによって定
義される領域、すなわちトレンチ６０の一つの内部に限
定されているので、メモリセル内の１０個の相互接続は
すべて、両方のトレンチが組み合わさって囲まれた領域
内に含まれている。前述のように、ノード１の４個の相
互接続はそのノードに関連するトレンチの内部に含まれ
るか、またはその下部に設けられる。ノード１の第５の
相互接続はノード２に関連するトレンチの内部に含まれ
ている。同様に、ノード２の第５の相互接続はノード１
に関連するトレンチの内部に含まれている。図１にはこ
の相互接続はふれられていないが、それぞれのノードの
第５相互接続は垂直負荷トランジスタの制御電極または
ゲートに接続している。図６から理解されるように、垂
直負荷トランジスタ１８の制御電極６４はトレンチ６０
の内部に含まれている。しかしながら図１を参照する
と、トランジスタ１８の制御電極６４はノード１ではな
くノード２の相互接続として示されている。したがっ
て、制御電極６４をメモリセルのノード２に結合するた
めに、電極は絶縁層６２を横断して貫通孔６８を通りポ
リシリコンランディングパッド４４と接触している。図
５に示されているように、ランディングパッド４４はノ
ード２にまで伸びており、これによって負荷トランジス
タ１８のゲートをノード２に相互接続している。同様に
して、負荷トランジスタ２０のゲートは導電性のランデ
ィングパッド４４の一つを介してノード１に結合され
る。したがってノード１の第５相互接続はノード２に関
連するトレンチの内部に設けられたランディングパッド
４４を介して実現される。
はリソグラフ技術に依存する最小限の大きさによって定
義される領域、すなわちトレンチ６０の一つの内部に限
定されているので、メモリセル内の１０個の相互接続は
すべて、両方のトレンチが組み合わさって囲まれた領域
内に含まれている。前述のように、ノード１の４個の相
互接続はそのノードに関連するトレンチの内部に含まれ
るか、またはその下部に設けられる。ノード１の第５の
相互接続はノード２に関連するトレンチの内部に含まれ
ている。同様に、ノード２の第５の相互接続はノード１
に関連するトレンチの内部に含まれている。図１にはこ
の相互接続はふれられていないが、それぞれのノードの
第５相互接続は垂直負荷トランジスタの制御電極または
ゲートに接続している。図６から理解されるように、垂
直負荷トランジスタ１８の制御電極６４はトレンチ６０
の内部に含まれている。しかしながら図１を参照する
と、トランジスタ１８の制御電極６４はノード１ではな
くノード２の相互接続として示されている。したがっ
て、制御電極６４をメモリセルのノード２に結合するた
めに、電極は絶縁層６２を横断して貫通孔６８を通りポ
リシリコンランディングパッド４４と接触している。図
５に示されているように、ランディングパッド４４はノ
ード２にまで伸びており、これによって負荷トランジス
タ１８のゲートをノード２に相互接続している。同様に
して、負荷トランジスタ２０のゲートは導電性のランデ
ィングパッド４４の一つを介してノード１に結合され
る。したがってノード１の第５相互接続はノード２に関
連するトレンチの内部に設けられたランディングパッド
４４を介して実現される。
【００２７】これまで説明してきたように、本発明はメ
モリセル領域の実質的な減少につながる非常に密度の高
い構造を提供する。メモリセル内の二つのノードの一つ
に関連する４個の相互接続は最小限の大きさによって定
義される領域内に収められ、セルの１０個の相互接続は
すべてそのような二つの領域内部に含まれる。垂直薄膜
負荷トランジスタの使用も非常に小さなセル領域の実現
に寄与している。本発明にしたがったセルは同じように
薄膜トランジスタを利用する在来の６Ｔメモリセルより
も３０〜４０％小さくなる。
モリセル領域の実質的な減少につながる非常に密度の高
い構造を提供する。メモリセル内の二つのノードの一つ
に関連する４個の相互接続は最小限の大きさによって定
義される領域内に収められ、セルの１０個の相互接続は
すべてそのような二つの領域内部に含まれる。垂直薄膜
負荷トランジスタの使用も非常に小さなセル領域の実現
に寄与している。本発明にしたがったセルは同じように
薄膜トランジスタを利用する在来の６Ｔメモリセルより
も３０〜４０％小さくなる。
【００２８】したがって、ここに本発明にしたがった前
記本発明の特長を完全に実現する集積回路メモリ装置お
よびその配置構造が提供されたことは明らかである。本
明細書中において本発明は特定の実施例について説明、
図解されているが、本発明はそのような実施例に限定し
ようとするものではない。当該技術分野に通じたもので
あれば、本発明の要旨から外れることなしに変更や変形
をすることが可能であることを認識できるだろう。例え
ば、本発明にしたがってデバイスに使われる導電材料は
ポリシリコンに限定されるわけではなく、非晶質シリコ
ン、ゲルマニウム、ガリウム砒素、ダイヤモンド、また
は半導体技術分野で導体層または半導体層として使用さ
れてきたその他の材料であってもよい。また同様に、本
発明のメモリ装置はＳＲＡＭメモリ装置に限定されるも
のではない。本発明はどのようなメモリ装置またはトラ
ンジスタを用いたデジタル回路における使用可能であ
る。本発明の他の利用の形態としては垂直負荷トランジ
スタの代わりに垂直負荷抵抗を利用したメモリ装置にお
いてすでに知られている相互接続構造を取り入れること
である。さらに、本発明はバイポーラデバイスにおいて
も使用可能であり、ＣＭＯＳの応用用途にも限定されな
い。さらに注目すべきは本発明においては、本発明にし
たがったデバイスを形成するのに特定の材料、デポジシ
ョン技術、膜成長技術、エッチング技術にはまったく限
定されない、ということがある。したがって、そのよう
な変形、変更はすべて本明細書の特許請求の範囲に含ま
れるものとして解されるべきである。
記本発明の特長を完全に実現する集積回路メモリ装置お
よびその配置構造が提供されたことは明らかである。本
明細書中において本発明は特定の実施例について説明、
図解されているが、本発明はそのような実施例に限定し
ようとするものではない。当該技術分野に通じたもので
あれば、本発明の要旨から外れることなしに変更や変形
をすることが可能であることを認識できるだろう。例え
ば、本発明にしたがってデバイスに使われる導電材料は
ポリシリコンに限定されるわけではなく、非晶質シリコ
ン、ゲルマニウム、ガリウム砒素、ダイヤモンド、また
は半導体技術分野で導体層または半導体層として使用さ
れてきたその他の材料であってもよい。また同様に、本
発明のメモリ装置はＳＲＡＭメモリ装置に限定されるも
のではない。本発明はどのようなメモリ装置またはトラ
ンジスタを用いたデジタル回路における使用可能であ
る。本発明の他の利用の形態としては垂直負荷トランジ
スタの代わりに垂直負荷抵抗を利用したメモリ装置にお
いてすでに知られている相互接続構造を取り入れること
である。さらに、本発明はバイポーラデバイスにおいて
も使用可能であり、ＣＭＯＳの応用用途にも限定されな
い。さらに注目すべきは本発明においては、本発明にし
たがったデバイスを形成するのに特定の材料、デポジシ
ョン技術、膜成長技術、エッチング技術にはまったく限
定されない、ということがある。したがって、そのよう
な変形、変更はすべて本明細書の特許請求の範囲に含ま
れるものとして解されるべきである。
【図１】図１は従来の６Ｔ（６トランジスタ）ＳＲＡＭ
の回路図である。
の回路図である。
【図２】図２は本発明にしたがったメモリ装置の配置構
造を示したものである。
造を示したものである。
【図３】図３は本発明にしたがったメモリ装置の配置構
造を示したものである。
造を示したものである。
【図４】図４は本発明にしたがったメモリ装置の配置構
造を示したものである。
造を示したものである。
【図５】図５は本発明にしたがったメモリ装置の配置構
造を示したものである。
造を示したものである。
【図６】図６は本発明にしたがい図２乃至図５に図示さ
れた配置構造を用いて形成された集積回路メモリ装置を
横断面図で図示したものである。
れた配置構造を用いて形成された集積回路メモリ装置を
横断面図で図示したものである。
【図７】図７は本発明にしたがい図２乃至図５に図示さ
れた配置構造を用いて形成された集積回路メモリ装置を
横断面図で図示したものである。
れた配置構造を用いて形成された集積回路メモリ装置を
横断面図で図示したものである。
【図８】図８は図６および図７に図示された垂直負荷Ｔ
ＦＴを拡大横断面図で示したものである。
ＦＴを拡大横断面図で示したものである。
３０ 能動領域 ３４ 埋め込みコンタクト ４６ 貫通孔 ４８ 開口部 ５２ 電流電極 ５４ 電流電極 ６０ トレンチ ６４ ゲート、制御電極 ６８ 貫通孔
Claims (3)
- 【請求項１】 複数のセルを有する集積回路メモリ装置
であって、前記セルは：制御電極、第１電流電極および
第２電流電極をそれぞれ有する第１ラッチトランジスタ
および第２ラッチトランジスタ；制御電極、第１電流電
極および第２電流電極をそれぞれ有する第１トランスフ
ァトランジスタおよび第２トランスファトランジスタ；
第１垂直負荷トランジスタおよび第２垂直負荷トランジ
スタであって、前記負荷トランジスタはそれぞれ実質的
に垂直な壁を持つトレンチの輪郭を定義し、前記トレン
チの底面に設けられる第１電流電極、第２電流電極、前
記トレンチの前記実質的に垂直な壁に沿って設けられ前
記第１電流電極と前記第２電流電極とを結合するチャン
ネル領域および前記トレンチ内に設けられる制御電極を
含む第１垂直負荷トランジスタおよび第２垂直負荷トラ
ンジスタ；前記第１トランスファトランジスタの前記第
１電流電極、前記第１ラッチトランジスタの前記第１電
流電極、前記第２ラッチトランジスタの前記制御電極、
前記第２垂直負荷トランジスタの前記制御電極および前
記第１垂直負荷トランジスタの前記第１電流電極を電気
的に結合する第１データ記憶ノード；前記第２トランス
ファトランジスタの前記第１電流電極、前記第２ラッチ
トランジスタの前記第１電流電極、前記第１ラッチトラ
ンジスタの前記制御電極、前記第１垂直負荷トランジス
タの前記制御電極および前記第２垂直負荷トランジスタ
の前記第１電流電極を電気的に結合する第２データ記憶
ノード；および少なくともその一部分が前記第２ラッチ
トランジスタの前記制御電極の下部にかかるように設け
られ、前記第２ラッチトランジスタの前記制御電極と前
記第１トランスファトランジスタの前記第１電流電極と
を電気的に結合する第１相互接続手段；を含むことを特
徴とする集積回路メモリ装置。 - 【請求項２】 メモリセルの配列、複数のトランジスタ
を有する少なくとも一つのセル、少なくとも一つのデー
タ記憶ノード、最小限の領域および前記最小限の領域の
周囲によって輪郭が決定される閉じた領域を有する集積
回路メモリ装置の配列構造であって、前記配列構造の前
記閉じた領域が：第１トランジスタの電流電極として機
能する能動領域；前記能動領域の一部分に重なる第１相
互接続手段；第２トランジスタの制御電極を形成し、該
第２トランジスタの制御電極と前記能動領域とを電気的
に結合させるために前記相互接続手段の一部分に重なる
第１導電材料；前記第１導電材料に重なり、前記閉じた
領域を定義する第２相互接続手段；第２導電材料は前記
第２相互接続手段に重なって前記第２導電材料と前記第
１導電材料とを電気的に結合し、第３トランジスタの電
流電極として機能する第２導電材料；および前記第３ト
ランジスタの制御電極を形成し、前記第２相互接続手段
の内部に含まれる第３導電材料；を含むことを特徴とす
る配列構造。 - 【請求項３】 メモリセルの配列、複数のトランジスタ
と第１データ記憶ノードと第２データ記憶ノードとを有
する少なくとも一つのセルを有する集積回路メモリ装置
の配列構造であって、前記データ記憶ノードはそれぞれ
最小限の領域と該最小限の領域の周囲によって定義され
る閉じた領域とを有し、前記第１データ記憶ノードの前
記閉じた領域が：第１トランジスタの電流電極として機
能する能動領域；前記能動領域の一部分に重なって設け
られる第１相互接続手段；第２トランジスタの制御電極
を形成し、該第２トランジスタの制御電極と前記能動領
域とを電気的に結合させるために前記相互接続手段の一
部分に重なる第１導電材料；前記第２トランジスタの前
記制御電極の一部分に重なって設けられる第２相互接続
手段；第２導電材料は前記第２相互接続手段に重なって
前記第２導電材料と前記第２トランジスタの前記制御電
極とを電気的に結合する第２導電材料；前記第２導電材
料の一部に重なって設けられ、前記閉じた領域を定義す
る第３相互接続手段；前記第３相互接続手段に重なって
前記第３導電材料と前記第２導電材料とを電気的に結合
し、第３トランジスタの電流電極として機能する第３導
電材料；前記第３トランジスタの制御電極を形成し、前
記第３相互接続手段の内部に含まれる第４導電材料；お
よび前記第１データ記憶ノードの外部であって前記少な
くとも一つのセルの内部に設けられ、前記第３トランジ
スタの前記制御電極と前記第２データ記憶ノードとを結
合する第４相互接続手段；を含むことを特徴とする配列
構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US695053 | 1991-05-03 | ||
| US07/695,053 US5198683A (en) | 1991-05-03 | 1991-05-03 | Integrated circuit memory device and structural layout thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05167040A true JPH05167040A (ja) | 1993-07-02 |
Family
ID=24791369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4129867A Pending JPH05167040A (ja) | 1991-05-03 | 1992-04-24 | 集積回路メモリ装置およびその配置構造 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5198683A (ja) |
| JP (1) | JPH05167040A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003068883A (ja) * | 2001-08-24 | 2003-03-07 | Hitachi Ltd | 半導体記憶装置 |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0541378A (ja) * | 1991-03-15 | 1993-02-19 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3015186B2 (ja) * | 1991-03-28 | 2000-03-06 | 三菱電機株式会社 | 半導体記憶装置とそのデータの読み出しおよび書き込み方法 |
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| US5308777A (en) * | 1993-07-28 | 1994-05-03 | United Microelectronics Corporation | Mask ROM process |
| JP3244367B2 (ja) * | 1993-11-08 | 2002-01-07 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
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