JP2000183178A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】 （修正有）
【課題】 微細化に伴うＭＯＳＦＥＴの短チャンネル効
果を抑制し寄生抵抗と寄生容量を低減する。 【解決手段】 ソースおよびドレイン領域表面全域に設
けられた層間絶縁膜開口部に、TiN,Ti,W,WNから選択さ
れたコンタクト用導体層（金属プラグ）が埋め込まれそ
の金属プラグの主面はゲート電極主面より上部にある。
金属プラグがソースおよびドレイン領域上の従来の金属
シリサイド膜の役割を果たす為、金属シリサイドの形成
に付ずいしていた各種の問題が改善される。
果を抑制し寄生抵抗と寄生容量を低減する。 【解決手段】 ソースおよびドレイン領域表面全域に設
けられた層間絶縁膜開口部に、TiN,Ti,W,WNから選択さ
れたコンタクト用導体層（金属プラグ）が埋め込まれそ
の金属プラグの主面はゲート電極主面より上部にある。
金属プラグがソースおよびドレイン領域上の従来の金属
シリサイド膜の役割を果たす為、金属シリサイドの形成
に付ずいしていた各種の問題が改善される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体基板主面上に
形成した絶縁ゲート電界効果トランジスタに係り、特に
トランジスタ面積を縮小しつつ、良好なトランジスタ特
性を維持し、高集積化に好適な半導体集積回路装置に関
する。
形成した絶縁ゲート電界効果トランジスタに係り、特に
トランジスタ面積を縮小しつつ、良好なトランジスタ特
性を維持し、高集積化に好適な半導体集積回路装置に関
する。
【０００２】
【従来の技術】ＭＯＳ(Metal-Oxide-Semiconductor)型
電界効果トランジスタ（以下ＭＯＳＦＥＴと称する）で
代表される絶縁ゲート電界効果トランジスタの性能向上
は、微細加工プロセスを用いて、デバイスサイズを縮小
することで実現できる。一方、デバイスサイズの縮小に
よって寄生抵抗が顕在化してくる。
電界効果トランジスタ（以下ＭＯＳＦＥＴと称する）で
代表される絶縁ゲート電界効果トランジスタの性能向上
は、微細加工プロセスを用いて、デバイスサイズを縮小
することで実現できる。一方、デバイスサイズの縮小に
よって寄生抵抗が顕在化してくる。
【０００３】ＭＯＳＦＥＴに生じる寄生抵抗としては、
（１）ソース電極およびドレイン電極の抵抗、また多結
晶シリコンで代表されるゲート電極の抵抗、（２）金属
配線層の抵抗、（３）金属と半導体拡散層（半導体領
域）の接触抵抗、がある。特に、接触抵抗は、ＭＯＳＦ
ＥＴ（デバイス）の微細化にともなって問題となる。す
なわち、ＭＯＳＦＥＴの微細化を実現するため、コンタ
クトサイズを縮小することや、接合深さを浅くすること
が行われる。このため、金属と半導体領域との接触面積
が小さくなり、接触抵抗が増加する。
（１）ソース電極およびドレイン電極の抵抗、また多結
晶シリコンで代表されるゲート電極の抵抗、（２）金属
配線層の抵抗、（３）金属と半導体拡散層（半導体領
域）の接触抵抗、がある。特に、接触抵抗は、ＭＯＳＦ
ＥＴ（デバイス）の微細化にともなって問題となる。す
なわち、ＭＯＳＦＥＴの微細化を実現するため、コンタ
クトサイズを縮小することや、接合深さを浅くすること
が行われる。このため、金属と半導体領域との接触面積
が小さくなり、接触抵抗が増加する。
【０００４】従来、微細化されたデバイスに対する接触
抵抗の低減を図る技術として、ソースおよびドレイン拡
散層（領域）上に自己整合的に金属シリサイド膜(例え
ば、TiSi2膜)を形成するサリサイド技術が知られてい
る。例えば、その技術は、インタナショナル エレクト
ロン デバイス ミイーテング（International Electr
on DevicesMeeting） IEDM88(1988),P56-P59「A HIGH P
ERFORMANCE 0.25um CMOS TECHNOLOGY」に開示されてい
る。また、サリサイド技術については、例えば、Alperi
n等によるアイ、イー、イー トランザクション オン
エレクトロン デバイス ３２巻 １４１頁 １９８
５年(IEEE Transaction on Electron Devices, ED-32,
p.141, 1985)に論じられている。
抵抗の低減を図る技術として、ソースおよびドレイン拡
散層（領域）上に自己整合的に金属シリサイド膜(例え
ば、TiSi2膜)を形成するサリサイド技術が知られてい
る。例えば、その技術は、インタナショナル エレクト
ロン デバイス ミイーテング（International Electr
on DevicesMeeting） IEDM88(1988),P56-P59「A HIGH P
ERFORMANCE 0.25um CMOS TECHNOLOGY」に開示されてい
る。また、サリサイド技術については、例えば、Alperi
n等によるアイ、イー、イー トランザクション オン
エレクトロン デバイス ３２巻 １４１頁 １９８
５年(IEEE Transaction on Electron Devices, ED-32,
p.141, 1985)に論じられている。
【０００５】サリサイド構造では、抵抗を下げたい電極
層（ゲート、ソース、ドレイン）がシリコンであること
に着目し、電極形成後にシリコンと金属層を反応させる
ことで、低抵抗化を実現している。電極形成後に低抵抗
層を作るため、新たなパターニングを必要としない点が
特長である。また、シリサイド層の抵抗が半導体層に比
べはるかに小さいため、一種の配線層として用いること
ができるようになったところが特長となってきた。即
ち、半導体電極層の形に配線（シリサイド）層があるた
め、シリサイド層の一部にコンタクトを開孔し金属配線
と接触させても、シリサイド層を介して半導体層全体と
コンタクトをとることが可能となってきた。
層（ゲート、ソース、ドレイン）がシリコンであること
に着目し、電極形成後にシリコンと金属層を反応させる
ことで、低抵抗化を実現している。電極形成後に低抵抗
層を作るため、新たなパターニングを必要としない点が
特長である。また、シリサイド層の抵抗が半導体層に比
べはるかに小さいため、一種の配線層として用いること
ができるようになったところが特長となってきた。即
ち、半導体電極層の形に配線（シリサイド）層があるた
め、シリサイド層の一部にコンタクトを開孔し金属配線
と接触させても、シリサイド層を介して半導体層全体と
コンタクトをとることが可能となってきた。
【０００６】しかし、この方法では、シリコン基板と金
属層との反応が大きな問題となる。すなわち、デバイス
を比例縮小すると、拡散層厚さも薄くなるため、金属層
との反応を、この薄い拡散層内で正確に制御する必要が
でてくる。また、薄い拡散層内で反応を抑えるために
は、シリサイド層を薄くすることが必要となり、こうし
た層上での加工は大きな課題となってきている。さら
に、シリコンと反応させた金属層では、サイズ効果と呼
ばれる、パターンが小さくなると抵抗が上昇する現象も
知られており、薄く小さなシリサイド層を用いることは
困難である。
属層との反応が大きな問題となる。すなわち、デバイス
を比例縮小すると、拡散層厚さも薄くなるため、金属層
との反応を、この薄い拡散層内で正確に制御する必要が
でてくる。また、薄い拡散層内で反応を抑えるために
は、シリサイド層を薄くすることが必要となり、こうし
た層上での加工は大きな課題となってきている。さら
に、シリコンと反応させた金属層では、サイズ効果と呼
ばれる、パターンが小さくなると抵抗が上昇する現象も
知られており、薄く小さなシリサイド層を用いることは
困難である。
【０００７】一方、半導体集積回路装置においては、シ
ステムを構築するため様々な素子が形成されている。そ
のため、高速性を求める上記微細素子以外にも外部素子
との接続のため大きな耐圧を持つ素子等も必要となって
いる。これらの素子では大電流を流すため逆に大きなコ
ンタクトが必要であり、上記微細デバイス拡散層との両
立が課題となってきている。そのため、サリサイド構造
では、デバイスをスケーリングすることが困難になって
きている。
ステムを構築するため様々な素子が形成されている。そ
のため、高速性を求める上記微細素子以外にも外部素子
との接続のため大きな耐圧を持つ素子等も必要となって
いる。これらの素子では大電流を流すため逆に大きなコ
ンタクトが必要であり、上記微細デバイス拡散層との両
立が課題となってきている。そのため、サリサイド構造
では、デバイスをスケーリングすることが困難になって
きている。
【０００８】なお、上記文献に開示された電極形成技術
の他に、ＭＯＳＦＥＴで構成される半導体装置（または
半導体集積回路装置）の微細化と高集積化のために、以
下のような電極形成技術および配線形成技術が知られて
いる。
の他に、ＭＯＳＦＥＴで構成される半導体装置（または
半導体集積回路装置）の微細化と高集積化のために、以
下のような電極形成技術および配線形成技術が知られて
いる。
【０００９】特開昭60-85513号公報（１９８５年５月１
５日公開）には、絶縁膜の接続孔内に高融点金属膜を選
択形成する技術が開示されている。すなわち、接続孔内
への高融点金属膜の埋め込みにより、電極構造の平坦化
を実現している。このような構成により配線層の段切れ
を防止している。
５日公開）には、絶縁膜の接続孔内に高融点金属膜を選
択形成する技術が開示されている。すなわち、接続孔内
への高融点金属膜の埋め込みにより、電極構造の平坦化
を実現している。このような構成により配線層の段切れ
を防止している。
【００１０】特開平4-96336号公報（１９９２年３月２
７日公開）には、前記公報と同様に、第１の層間絶縁膜
の第１のコンタクト孔内に高融点金属膜を選択成長させ
る技術が開示されている。特に、この公報に開示された
実施例によれば、第１のコンタクト孔はゲート電極の延
在する方向に長く開口されている。したがって、高融点
金属膜は長く開口された第１のコンタクト孔内に埋め込
まれる。そして、素子間を接続するための配線は、前記
第１の層間絶縁膜を覆う第２の層間絶縁膜に形成された
第２のコンタクト孔を通して高融点金属膜に接続され
る。
７日公開）には、前記公報と同様に、第１の層間絶縁膜
の第１のコンタクト孔内に高融点金属膜を選択成長させ
る技術が開示されている。特に、この公報に開示された
実施例によれば、第１のコンタクト孔はゲート電極の延
在する方向に長く開口されている。したがって、高融点
金属膜は長く開口された第１のコンタクト孔内に埋め込
まれる。そして、素子間を接続するための配線は、前記
第１の層間絶縁膜を覆う第２の層間絶縁膜に形成された
第２のコンタクト孔を通して高融点金属膜に接続され
る。
【００１１】また、特開平5-136082号公報（１９９３年
６月１日公開）には、ソース/ドレイン領域上のコンタ
クトホール内に第２の導電層を選択的に堆積する技術が
開示されている。特に、この公報に開示された実施例に
よれば、第２の導電層がゲート電極である第１の導電層
とほぼ同程度の厚さに堆積される。また、ソース/ドレ
イン領域と第２の導電層との接触は、その領域全面で行
なわれる。
６月１日公開）には、ソース/ドレイン領域上のコンタ
クトホール内に第２の導電層を選択的に堆積する技術が
開示されている。特に、この公報に開示された実施例に
よれば、第２の導電層がゲート電極である第１の導電層
とほぼ同程度の厚さに堆積される。また、ソース/ドレ
イン領域と第２の導電層との接触は、その領域全面で行
なわれる。
【００１２】しかしながら、上記特開平5-136082号公報
にはゲート電極を覆う層間絶縁膜（絶縁層５）にソース
およびドレイン領域に接する埋め込み導体層（金属プラ
グ）を形成する技術思想はない。
にはゲート電極を覆う層間絶縁膜（絶縁層５）にソース
およびドレイン領域に接する埋め込み導体層（金属プラ
グ）を形成する技術思想はない。
【００１３】この公報に開示の技術によれば、層間絶縁
膜（絶縁層５）形成前に、ゲート電極（第１の導電層）
３とほぼ同程度の厚さの第２の導電層４を形成する。次
いで、第１の導電層３および第２の導電層４上に絶縁層
５を被覆する。次いで、その絶縁層５に第２の導電層４
よりも径の小さいコンタクトホール６を形成する。そし
て、そのコンタクトホール６に導電性物質８を埋め込
む。すなわち、ソースおよびドレイン電極はそれぞれ２
段金属プラグ（第２の導電層４、導電性物質８）で構成
されている。
膜（絶縁層５）形成前に、ゲート電極（第１の導電層）
３とほぼ同程度の厚さの第２の導電層４を形成する。次
いで、第１の導電層３および第２の導電層４上に絶縁層
５を被覆する。次いで、その絶縁層５に第２の導電層４
よりも径の小さいコンタクトホール６を形成する。そし
て、そのコンタクトホール６に導電性物質８を埋め込
む。すなわち、ソースおよびドレイン電極はそれぞれ２
段金属プラグ（第２の導電層４、導電性物質８）で構成
されている。
【００１４】このような構成は、下段の金属プラグによ
り低抵抗接触が可能になる。しかしながら、その下段の
金属プラグと上段の金属プラグとのコンタクト面積を小
さくしているために、両者との接触抵抗が大きくなる。
また、プロセスステップが増える。さらに、下段の金属
プラグは第１の導電層の側壁に形成されたサイドウオー
ルで取り囲まれることが前提にある。このため、ゲート
電極の配置に工夫が必要である。
り低抵抗接触が可能になる。しかしながら、その下段の
金属プラグと上段の金属プラグとのコンタクト面積を小
さくしているために、両者との接触抵抗が大きくなる。
また、プロセスステップが増える。さらに、下段の金属
プラグは第１の導電層の側壁に形成されたサイドウオー
ルで取り囲まれることが前提にある。このため、ゲート
電極の配置に工夫が必要である。
【００１５】上記公報に開示された技術では、配線の断
線等の信頼性低下を改善することができる。しかしなが
ら、高速化、高集積化を図ることは充分とはいえない。
線等の信頼性低下を改善することができる。しかしなが
ら、高速化、高集積化を図ることは充分とはいえない。
【００１６】
【発明が解決しようとする課題】発明者等はMPU(Microp
rocessor Unit)、マイコンなどの高速論理LSIを実現す
るために、そのLSIの電極を含む配線技術について検討
を行った。図６４は、本発明を成す過程において、発明
者等が検討したＭＯＳＦＥＴの断面図を示す。このＭＯ
ＳＦＥＴは、金属シリサイド膜およびプラグ電極（金属
プラグ）が適用されている。以下に、このＭＯＳＦＥＴ
の構造を簡単に説明する。
rocessor Unit)、マイコンなどの高速論理LSIを実現す
るために、そのLSIの電極を含む配線技術について検討
を行った。図６４は、本発明を成す過程において、発明
者等が検討したＭＯＳＦＥＴの断面図を示す。このＭＯ
ＳＦＥＴは、金属シリサイド膜およびプラグ電極（金属
プラグ）が適用されている。以下に、このＭＯＳＦＥＴ
の構造を簡単に説明する。
【００１７】図６４において、シリコン基板（ウエル領
域）５１の表面にゲート酸化膜５３を介してゲート多結
晶シリコンより成るゲート電極５４が形成されている。
シリコン基板５１内にはソースおよびドレイン拡散層５
５がゲート電極５４に対し自己整合形成されている。ゲ
ート電極５４の側壁には側壁スペーサ(Side Wall Space
r)５６が設けられている。そして、金属シリサイド膜５
８がソースおよびドレイン拡散層５５の表面に、また、
金属シリサイド膜５９がゲート電極５４表面にのみ自己
整合的に形成されている。金属シリサイド膜５８上の素
子平坦化のための酸化膜（層間絶縁膜）６０の一部に設
けられた開口部には、金属プラグ電極６１が埋め込まれ
ている。
域）５１の表面にゲート酸化膜５３を介してゲート多結
晶シリコンより成るゲート電極５４が形成されている。
シリコン基板５１内にはソースおよびドレイン拡散層５
５がゲート電極５４に対し自己整合形成されている。ゲ
ート電極５４の側壁には側壁スペーサ(Side Wall Space
r)５６が設けられている。そして、金属シリサイド膜５
８がソースおよびドレイン拡散層５５の表面に、また、
金属シリサイド膜５９がゲート電極５４表面にのみ自己
整合的に形成されている。金属シリサイド膜５８上の素
子平坦化のための酸化膜（層間絶縁膜）６０の一部に設
けられた開口部には、金属プラグ電極６１が埋め込まれ
ている。
【００１８】このようなＭＯＳＦＥＴは、ソースおよび
ドレイン拡散層５５とゲート電極５４の低抵抗化が図
れ、また金属シリサイド膜（ゲート電極）を配線の一部
として用いることにより、トランジスタの実装密度を上
げることができる。
ドレイン拡散層５５とゲート電極５４の低抵抗化が図
れ、また金属シリサイド膜（ゲート電極）を配線の一部
として用いることにより、トランジスタの実装密度を上
げることができる。
【００１９】しかしながら、上記ＭＯＳＦＥＴは、以下
の問題が生じることが発明者等によって明らかにされ
た。
の問題が生じることが発明者等によって明らかにされ
た。
【００２０】図６４に示されたＭＯＳＦＥＴは、金属シ
リサイド膜５８をソースおよびドレイン拡散層上に設け
る時に金属とシリコン基板が反応し、金属シリサイド膜
がソースおよびドレイン拡散層を突き破ってソース基板
間およびドレイン基板間のリーク電流を誘起する問題が
ある。このため、金属シリサイド膜下のソースおよびド
レイン拡散層（接合深さ）を浅くすることに限界があっ
た。
リサイド膜５８をソースおよびドレイン拡散層上に設け
る時に金属とシリコン基板が反応し、金属シリサイド膜
がソースおよびドレイン拡散層を突き破ってソース基板
間およびドレイン基板間のリーク電流を誘起する問題が
ある。このため、金属シリサイド膜下のソースおよびド
レイン拡散層（接合深さ）を浅くすることに限界があっ
た。
【００２１】また、微細化を進めてゲート側壁分離絶縁
膜５６を薄くした時に、短チャネル効果と呼ばれるゲー
ト長寸法の縮小に伴う、しきい値電圧(threshold volta
ge)の低下が顕著になる。ソースドレイン間のパンチス
ルーに基づく耐圧劣化が起こり易くなる。すなわち、小
さなソース・ドレイン間電圧でドレイン端の空乏層が延
びて、ソース端の空乏層に接触するようになる。
膜５６を薄くした時に、短チャネル効果と呼ばれるゲー
ト長寸法の縮小に伴う、しきい値電圧(threshold volta
ge)の低下が顕著になる。ソースドレイン間のパンチス
ルーに基づく耐圧劣化が起こり易くなる。すなわち、小
さなソース・ドレイン間電圧でドレイン端の空乏層が延
びて、ソース端の空乏層に接触するようになる。
【００２２】また、寄生接合容量が増加する。そしてさ
らに、微細化に伴い金属シリサイド膜５８と、ソースお
よびドレイン拡散層５５が接続する面積が減少すると、
その金属の種類によっては、金属シリサイド膜５８の抵
抗が増加する。
らに、微細化に伴い金属シリサイド膜５８と、ソースお
よびドレイン拡散層５５が接続する面積が減少すると、
その金属の種類によっては、金属シリサイド膜５８の抵
抗が増加する。
【００２３】本発明が解決しようとする課題は、微細
化、低抵抗化に伴ったＭＯＳＦＥＴが有する上記問題点
である。
化、低抵抗化に伴ったＭＯＳＦＥＴが有する上記問題点
である。
【００２４】すなわち、本発明の第１の目的は、微細化
され、高速動作が可能な絶縁ゲート電界効果トランジス
タを内蔵する新規な半導体集積回路装置を提供すること
にある。
され、高速動作が可能な絶縁ゲート電界効果トランジス
タを内蔵する新規な半導体集積回路装置を提供すること
にある。
【００２５】本発明の第２の目的は、高速化と高集積化
を可能にした新規な半導体集積回路装置を提供すること
にある。
を可能にした新規な半導体集積回路装置を提供すること
にある。
【００２６】本発明の第３の目的は、微細化され、高速
動作が可能な絶縁ゲート電界効果トランジスタを内蔵す
るＳＯＩ構造の新規な半導体装置を提供することにあ
る。
動作が可能な絶縁ゲート電界効果トランジスタを内蔵す
るＳＯＩ構造の新規な半導体装置を提供することにあ
る。
【００２７】本発明の第４の目的は、微細化され、高速
動作が可能なＣＭＯＳ論理回路を構成した新規な半導体
集積回路装置を提供することにある。
動作が可能なＣＭＯＳ論理回路を構成した新規な半導体
集積回路装置を提供することにある。
【００２８】本発明の第５の目的は、微細化されたＣＭ
ＯＳ・ＳＲＡＭセルを有する新規な半導体集積回路装置
を提供することにある。
ＯＳ・ＳＲＡＭセルを有する新規な半導体集積回路装置
を提供することにある。
【００２９】本発明の第６の目的は、微細化されたＤＲ
ＡＭセルを有する新規な半導体集積回路装置を提供する
ことにある本発明の第６の目的は、高速動作、かつ高密
度配線が可能な絶縁ゲート電界効果トランジスタを内蔵
する新規な半導体集積回路装置の製造方法を提供するこ
とにある。
ＡＭセルを有する新規な半導体集積回路装置を提供する
ことにある本発明の第６の目的は、高速動作、かつ高密
度配線が可能な絶縁ゲート電界効果トランジスタを内蔵
する新規な半導体集積回路装置の製造方法を提供するこ
とにある。
【００３０】
【課題を解決するための手段】上記それぞれの目的を達
成するための本発明の手段は、以下のとおりである。
成するための本発明の手段は、以下のとおりである。
【００３１】本発明の第１の手段（請求項１）は、 半
導体本体と、該半導体本体の主面に活性領域を区画する
ために選択的に設けられた素子分離用第１の絶縁膜と、
該活性領域に配置されたゲート電極、第１半導体領域お
よび第２半導体領域（ソースおよびドレイン領域）より
成る絶縁ゲート電界効果トランジスタと、該素子分離用
第１の絶縁膜および該活性領域を覆い、平坦化された主
面を有する第２の絶縁膜と、該ソースおよびドレイン領
域のそれぞれの主面上において該第２の絶縁膜に設けら
れた第１および第２コンタクト開口部と、該第１および
第２コンタクト開口部内に、該ソースおよびドレイン領
域に接するようにそれぞれ埋め込まれたコンタクト用導
体層とを有し、該それぞれのコンタクト用導体層主面
は、該ソースおよびドレイン領域主面を覆い、該活性領
域上に位置されたゲート電極主面よりも上部に位置して
成ることを特徴とする。
導体本体と、該半導体本体の主面に活性領域を区画する
ために選択的に設けられた素子分離用第１の絶縁膜と、
該活性領域に配置されたゲート電極、第１半導体領域お
よび第２半導体領域（ソースおよびドレイン領域）より
成る絶縁ゲート電界効果トランジスタと、該素子分離用
第１の絶縁膜および該活性領域を覆い、平坦化された主
面を有する第２の絶縁膜と、該ソースおよびドレイン領
域のそれぞれの主面上において該第２の絶縁膜に設けら
れた第１および第２コンタクト開口部と、該第１および
第２コンタクト開口部内に、該ソースおよびドレイン領
域に接するようにそれぞれ埋め込まれたコンタクト用導
体層とを有し、該それぞれのコンタクト用導体層主面
は、該ソースおよびドレイン領域主面を覆い、該活性領
域上に位置されたゲート電極主面よりも上部に位置して
成ることを特徴とする。
【００３２】上記第１の手段によれば、導体層（金属プ
ラグ）が従来のソースおよびドレイン領域上の金属シリ
サイド膜の役割を果たすため、金属シリサイド膜の形成
を必要としないから、リーク電流を誘起する問題が改善
され、ソースおよびドレイン領域の接合深さを浅く（例
えば、接合深さが0.1um以下に）できる。また、導体層
（金属プラグ）は金属シリサイド膜ではなく、金属層か
ら成り、従来の金属シリサイド膜よりも充分な高さが確
保され、かつ低抵抗を有するコンタクト電極が得られ
る。すなわち、従来の金属シリサイド膜を適用した場合
に、金属シリサイド膜とソースおよびドレイン領域とが
接続する面積が減少した時に生じる金属シリサイド抵抗
の増加の問題はない。すなわち、上記の手段によれば、
前記第１の目的が達成される。特に、金属プラグの一部
とゲート電極とをオバーラップさせた構造（請求項４
７）により、ゲート電極とソースおよびドレインコンタ
クトの配置ピッチを縮小させた高集積化に適した半導体
集積回路装置が得られる。
ラグ）が従来のソースおよびドレイン領域上の金属シリ
サイド膜の役割を果たすため、金属シリサイド膜の形成
を必要としないから、リーク電流を誘起する問題が改善
され、ソースおよびドレイン領域の接合深さを浅く（例
えば、接合深さが0.1um以下に）できる。また、導体層
（金属プラグ）は金属シリサイド膜ではなく、金属層か
ら成り、従来の金属シリサイド膜よりも充分な高さが確
保され、かつ低抵抗を有するコンタクト電極が得られ
る。すなわち、従来の金属シリサイド膜を適用した場合
に、金属シリサイド膜とソースおよびドレイン領域とが
接続する面積が減少した時に生じる金属シリサイド抵抗
の増加の問題はない。すなわち、上記の手段によれば、
前記第１の目的が達成される。特に、金属プラグの一部
とゲート電極とをオバーラップさせた構造（請求項４
７）により、ゲート電極とソースおよびドレインコンタ
クトの配置ピッチを縮小させた高集積化に適した半導体
集積回路装置が得られる。
【００３３】なお、ここで述べた「ゲート電極主面」
は、ゲート絶縁膜（酸化膜）表面上に位置したゲート電
極上面(upper surface)を言い、そのゲート電極上面に
形成された層間絶縁膜（キャップ層）は含まない。
は、ゲート絶縁膜（酸化膜）表面上に位置したゲート電
極上面(upper surface)を言い、そのゲート電極上面に
形成された層間絶縁膜（キャップ層）は含まない。
【００３４】本発明の第２の手段（請求項３）は、 半
導体本体と、該半導体本体の主面に活性領域を区画する
ために選択的に設けられた素子分離用第１の絶縁膜と、
該活性領域に配置されたゲート電極、ソースおよびドレ
イン領域より成る絶縁ゲート電界効果トランジスタと、
該素子分離用第１の絶縁膜および該活性領域を覆い、平
坦化された主面を有する第２の絶縁膜と、該ソースおよ
びドレイン領域のそれぞれの主面上において該第２の絶
縁膜に設けられたソースおよびドレインコンタクト開口
部と、該ソースおよびドレインコンタクト開口部内にそ
れぞれ埋め込まれたコンタクト用導体層とを有し、該そ
れぞれのコンタクト用導体層主面は、該ソースおよびド
レイン領域主面を覆い、該活性領域上に位置されたゲー
ト電極主面よりも上部に位置し、前記ゲート電極の側壁
には該平坦化された第２の絶縁膜とは異なる他の絶縁膜
が設けられていることを特徴とする。
導体本体と、該半導体本体の主面に活性領域を区画する
ために選択的に設けられた素子分離用第１の絶縁膜と、
該活性領域に配置されたゲート電極、ソースおよびドレ
イン領域より成る絶縁ゲート電界効果トランジスタと、
該素子分離用第１の絶縁膜および該活性領域を覆い、平
坦化された主面を有する第２の絶縁膜と、該ソースおよ
びドレイン領域のそれぞれの主面上において該第２の絶
縁膜に設けられたソースおよびドレインコンタクト開口
部と、該ソースおよびドレインコンタクト開口部内にそ
れぞれ埋め込まれたコンタクト用導体層とを有し、該そ
れぞれのコンタクト用導体層主面は、該ソースおよびド
レイン領域主面を覆い、該活性領域上に位置されたゲー
ト電極主面よりも上部に位置し、前記ゲート電極の側壁
には該平坦化された第２の絶縁膜とは異なる他の絶縁膜
が設けられていることを特徴とする。
【００３５】上記第２の手段によれば、導体層（金属プ
ラグ）が従来のソースおよびドレイン領域上の金属シリ
サイド膜の役割を果たすため、金属シリサイド膜の形成
を必要としないから、リーク電流を誘起する問題が改善
され、ソースおよびドレイン領域の接合深さを浅くでき
る。また、導体層は金属シリサイド膜ではなく、金属層
から成り、従来の金属シリサイド膜よりも充分な高さが
確保され、かつ低抵抗を有するコンタクト電極が得られ
る。特に、前記埋め込まれた導体層（金属プラグ）は、
前記ゲート電極の側壁に設けられた他の絶縁膜に整合さ
れ、浅く、かつ面積の小さなソースおよびドレイン領域
に対してコンタクトが確実に成される。
ラグ）が従来のソースおよびドレイン領域上の金属シリ
サイド膜の役割を果たすため、金属シリサイド膜の形成
を必要としないから、リーク電流を誘起する問題が改善
され、ソースおよびドレイン領域の接合深さを浅くでき
る。また、導体層は金属シリサイド膜ではなく、金属層
から成り、従来の金属シリサイド膜よりも充分な高さが
確保され、かつ低抵抗を有するコンタクト電極が得られ
る。特に、前記埋め込まれた導体層（金属プラグ）は、
前記ゲート電極の側壁に設けられた他の絶縁膜に整合さ
れ、浅く、かつ面積の小さなソースおよびドレイン領域
に対してコンタクトが確実に成される。
【００３６】本発明の第３の手段（請求項４）は、 半
導体本体と、該半導体本体の主面に第１導電型示す活性
領域を区画するように選択的に設けられた素子分離用第
１の絶縁膜と、該活性領域に配置されたゲート配線、該
ゲート配線の両側壁に設けられたサイドウオールスぺー
サそして該第１の絶縁膜と該サイドウオールスペーサと
で区画された第１導電型とは反対の第２導電型を示す第
１および第２区画領域より成る絶縁ゲート電界効果トラ
ンジスタと、該素子分離用第１の絶縁膜および該活性領
域上に設けられ、主面が平坦化され、該第１および第２
区画領域それぞれの全域を露出するための第１および第
２コンタクト開口部を有する第２の絶縁膜と、該第１お
よび第２区画領域に接するように該第１および第２コン
タクト開口部内においてそれぞれ埋め込まれた導体層と
を有し、該第１および第２コンタクト開口部のいずれか
もしくはその両方に該第1コンタクト開口部およびまた
は該第２コンタクト開口部に連続する配線用溝が該第１
の絶縁膜上に延びて該第２の絶縁膜に形成され、それぞ
れの該導体層は、該第１および第２区画領域主面を覆
い、該活性領域上に位置されたゲート電極主面よりも上
部に位置して成り、該配線用溝内に導体層が埋め込まれ
ていることを特徴とする。
導体本体と、該半導体本体の主面に第１導電型示す活性
領域を区画するように選択的に設けられた素子分離用第
１の絶縁膜と、該活性領域に配置されたゲート配線、該
ゲート配線の両側壁に設けられたサイドウオールスぺー
サそして該第１の絶縁膜と該サイドウオールスペーサと
で区画された第１導電型とは反対の第２導電型を示す第
１および第２区画領域より成る絶縁ゲート電界効果トラ
ンジスタと、該素子分離用第１の絶縁膜および該活性領
域上に設けられ、主面が平坦化され、該第１および第２
区画領域それぞれの全域を露出するための第１および第
２コンタクト開口部を有する第２の絶縁膜と、該第１お
よび第２区画領域に接するように該第１および第２コン
タクト開口部内においてそれぞれ埋め込まれた導体層と
を有し、該第１および第２コンタクト開口部のいずれか
もしくはその両方に該第1コンタクト開口部およびまた
は該第２コンタクト開口部に連続する配線用溝が該第１
の絶縁膜上に延びて該第２の絶縁膜に形成され、それぞ
れの該導体層は、該第１および第２区画領域主面を覆
い、該活性領域上に位置されたゲート電極主面よりも上
部に位置して成り、該配線用溝内に導体層が埋め込まれ
ていることを特徴とする。
【００３７】上記第３の手段によれば、厚い貴金属シリ
サイド膜の形成を必要としないから、リーク電流を誘起
する問題が改善され、第１および第２領域の接合深さを
浅くできる。また、導体層は金属シリサイド膜ではな
く、シリサイド化されていない金属層から成り、従来の
金属シリサイド膜よりも充分な高さが確保され、かつ低
抵抗を有するコンタクト電極が得られる。また、第２の
絶縁膜にはコンタクト開口部に連続する配線溝が設けら
れ、その配線溝内に上記金属プラグに連続した配線用導
体層が埋め込まれ、ローカル配線を構成している。この
ため、上記金属プラグおよびローカル配線を含む第２の
絶縁膜主面は、平坦化されているため、その第２の絶縁
膜主面上への微細多層配線構造の実現が可能となる。す
なわち、上記の手段によれば、前記第２の目的が達成さ
れる。
サイド膜の形成を必要としないから、リーク電流を誘起
する問題が改善され、第１および第２領域の接合深さを
浅くできる。また、導体層は金属シリサイド膜ではな
く、シリサイド化されていない金属層から成り、従来の
金属シリサイド膜よりも充分な高さが確保され、かつ低
抵抗を有するコンタクト電極が得られる。また、第２の
絶縁膜にはコンタクト開口部に連続する配線溝が設けら
れ、その配線溝内に上記金属プラグに連続した配線用導
体層が埋め込まれ、ローカル配線を構成している。この
ため、上記金属プラグおよびローカル配線を含む第２の
絶縁膜主面は、平坦化されているため、その第２の絶縁
膜主面上への微細多層配線構造の実現が可能となる。す
なわち、上記の手段によれば、前記第２の目的が達成さ
れる。
【００３８】本発明の第４の手段（請求項１３）は、絶
縁本体と、該絶縁本体の主面に設けられた半導体活性領
域と、該半導体活性領域に配置されたゲート電極、ソー
スおよびドレイン領域より成る絶縁ゲート電界効果トラ
ンジスタと、該半導体活性領域を覆い、主面が平坦化さ
れた第２の絶縁膜と、該ソースおよびドレイン領域のそ
れぞれの主面上において該第２の絶縁膜に設けられたソ
ースおよびドレインコンタクト開口部と、該ソースおよ
びドレインコンタクト開口部内にそれぞれ埋め込まれた
コンタクト用導体層とを有し、該それぞれのコンタクト
用導体層主面は、該ソースおよびドレイン領域主面を覆
い、該活性領域上に位置されたゲート電極主面よりも上
部に位置して成る。
縁本体と、該絶縁本体の主面に設けられた半導体活性領
域と、該半導体活性領域に配置されたゲート電極、ソー
スおよびドレイン領域より成る絶縁ゲート電界効果トラ
ンジスタと、該半導体活性領域を覆い、主面が平坦化さ
れた第２の絶縁膜と、該ソースおよびドレイン領域のそ
れぞれの主面上において該第２の絶縁膜に設けられたソ
ースおよびドレインコンタクト開口部と、該ソースおよ
びドレインコンタクト開口部内にそれぞれ埋め込まれた
コンタクト用導体層とを有し、該それぞれのコンタクト
用導体層主面は、該ソースおよびドレイン領域主面を覆
い、該活性領域上に位置されたゲート電極主面よりも上
部に位置して成る。
【００３９】上記第４の手段によれば、ＳＯＩ（silico
n on insulator）構造の半導体装置に埋め込み導体層
（金属プラグ）を採用しており、ソースおよびドレイン
の寄生抵抗および寄生容量を低減できる。このため、集
積回路の高速化と高集積化が可能となる。すなわち、上
記の手段によれば、前記第３の目的が達成される。
n on insulator）構造の半導体装置に埋め込み導体層
（金属プラグ）を採用しており、ソースおよびドレイン
の寄生抵抗および寄生容量を低減できる。このため、集
積回路の高速化と高集積化が可能となる。すなわち、上
記の手段によれば、前記第３の目的が達成される。
【００４０】本発明の第５の手段（請求項２１）は、半
導体本体と、該半導体本体主面に互いに素子分離領域に
よって区画され、近接した第１の活性領域および第２の
活性領域と、該第１の活性領域に配置されたゲート配
線、ソースおよびドレイン領域より成る第１の絶縁ゲー
ト電界効果トランジスタと、該第２の活性領域に配置さ
れたゲート配線、ソースおよびドレイン領域より成る第
２の絶縁ゲート電界効果トランジスタと、該第１および
第２の活性領域を覆い、その主面が平坦化された第２の
絶縁膜と、該第１の活性領域内の該ソースおよびドレイ
ン領域のうちの選択された一つの領域表面および該第２
の活性領域内の該ソースおよびドレイン領域のうちの選
択された一つの領域表面それぞれを露出し、該互いに選
択された領域を結ぶように該第２の絶縁膜に設けられた
配線用溝と、該配線用溝内に埋め込まれ、該互いに選択
された領域を接続する導体層とを有して成ることを特徴
とする。
導体本体と、該半導体本体主面に互いに素子分離領域に
よって区画され、近接した第１の活性領域および第２の
活性領域と、該第１の活性領域に配置されたゲート配
線、ソースおよびドレイン領域より成る第１の絶縁ゲー
ト電界効果トランジスタと、該第２の活性領域に配置さ
れたゲート配線、ソースおよびドレイン領域より成る第
２の絶縁ゲート電界効果トランジスタと、該第１および
第２の活性領域を覆い、その主面が平坦化された第２の
絶縁膜と、該第１の活性領域内の該ソースおよびドレイ
ン領域のうちの選択された一つの領域表面および該第２
の活性領域内の該ソースおよびドレイン領域のうちの選
択された一つの領域表面それぞれを露出し、該互いに選
択された領域を結ぶように該第２の絶縁膜に設けられた
配線用溝と、該配線用溝内に埋め込まれ、該互いに選択
された領域を接続する導体層とを有して成ることを特徴
とする。
【００４１】上記第５の手段によれば、近接する第１お
よび第２の絶縁ゲート電界効果トランジスタ間を接続す
るローカル配線は前記は緯線用溝内に埋め込まれた導体
層からなり、低抵抗化とともに微細配線を有する実装密
度を向上させた半導体集積回路装置が達成できる。した
がって、上記手段によれば、特に高速ＣＭＯＳ論理回路
を構成した半導体集積回路装置に有効であり、上記第４
の目的が達成される。
よび第２の絶縁ゲート電界効果トランジスタ間を接続す
るローカル配線は前記は緯線用溝内に埋め込まれた導体
層からなり、低抵抗化とともに微細配線を有する実装密
度を向上させた半導体集積回路装置が達成できる。した
がって、上記手段によれば、特に高速ＣＭＯＳ論理回路
を構成した半導体集積回路装置に有効であり、上記第４
の目的が達成される。
【００４２】本発明の第６の手段（請求項２３）は、
半導体本体主面に、一対のＰ型負荷ＭＯＳと、一対のＮ
型駆動ＭＯＳと、一対のＮ型転送ＭＯＳとで、フリップ
・フロップ回路を構成するメモリセルが形成された半導
体集積回路装置であって、該半導体本体主面に選択的に
形成されたＮ型ウエルおよびＰ型ウエルと、該Ｎ型ウエ
ル主面に素子分離領域で区画された第１および第２活性
領域と、該Ｐ型ウエル主面に素子分離領域で区画された
第３および第４活性領域と、該第１活性領域内に設けら
れた第１ゲート配線とソースおよびドレイン領域とから
成る第１Ｐ型負荷ＭＯＳと、該第２活性領域内に設けら
れた第２ゲート配線とソースおよびドレイン領域とから
成る第２Ｐ型負荷ＭＯＳと、該第３活性領域内に延びた
該第１ゲート配線とソースおよびドレイン領域とから成
る第１Ｎ型駆動ＭＯＳと、該第３活性領域内に設けられ
た第３ゲート配線とソースおよびドレイン領域とから成
り、該ソースおよびドレイン領域の一方と該第１Ｎ型駆
動ＭＯＳのソースおよびドレイン領域の一方とが共通領
域として配置された第２Ｐチャネル型転送ＭＯＳと、該
第４活性領域内に延びた該第２ゲート配線とソースおよ
びドレイン領域とから成る第２Ｎ型駆動ＭＯＳと、該第
３活性領域内に延びた第３ゲート配線とソースおよびド
レイン領域とから成り、該ソースおよびドレイン領域の
一方と該第１Ｎ型駆動ＭＯＳのソースおよびドレイン領
域の一方とが共通領域として配置された第２Ｎ型転送Ｍ
ＯＳと、該第１、第２、第３および第４活性領域上を覆
い、主面が平坦化された絶縁膜と、該第１および第２Ｐ
型負荷ＭＯＳのそれぞれのソースおよびドレイン領域主
面全域に位置して該絶縁膜に設けられたコンタクト用開
口と、該第１Ｎ型駆動ＭＯＳおよび該第１Ｎ型転送ＭＯ
Ｓの共通領域以外のソースまたはドレイン領域主面全域
に位置して該絶縁膜に設けられたコンタクト用開口と、
該第１Ｎ型駆動ＭＯＳおよび該第１Ｎ型転送ＭＯＳの
共通領域主面の一部に位置して該絶縁膜に設けられたコ
ンタクト用開口と、該第２Ｎ型駆動ＭＯＳおよび第２Ｎ
型転送ＭＯＳの共通領域以外のソースまたはドレイン領
域主面全域に位置して該絶縁膜に設けられたコンタクト
用開口と、該第２Ｎ型駆動ＭＯＳおよび第２Ｎ型転送Ｍ
ＯＳの共通領域主面の一部に位置して該絶縁膜に設けら
れたコンタクト用開口と、該それぞれのコンタクト用開
口に埋め込まれた金属プラグと、から成ることを特徴と
する。
半導体本体主面に、一対のＰ型負荷ＭＯＳと、一対のＮ
型駆動ＭＯＳと、一対のＮ型転送ＭＯＳとで、フリップ
・フロップ回路を構成するメモリセルが形成された半導
体集積回路装置であって、該半導体本体主面に選択的に
形成されたＮ型ウエルおよびＰ型ウエルと、該Ｎ型ウエ
ル主面に素子分離領域で区画された第１および第２活性
領域と、該Ｐ型ウエル主面に素子分離領域で区画された
第３および第４活性領域と、該第１活性領域内に設けら
れた第１ゲート配線とソースおよびドレイン領域とから
成る第１Ｐ型負荷ＭＯＳと、該第２活性領域内に設けら
れた第２ゲート配線とソースおよびドレイン領域とから
成る第２Ｐ型負荷ＭＯＳと、該第３活性領域内に延びた
該第１ゲート配線とソースおよびドレイン領域とから成
る第１Ｎ型駆動ＭＯＳと、該第３活性領域内に設けられ
た第３ゲート配線とソースおよびドレイン領域とから成
り、該ソースおよびドレイン領域の一方と該第１Ｎ型駆
動ＭＯＳのソースおよびドレイン領域の一方とが共通領
域として配置された第２Ｐチャネル型転送ＭＯＳと、該
第４活性領域内に延びた該第２ゲート配線とソースおよ
びドレイン領域とから成る第２Ｎ型駆動ＭＯＳと、該第
３活性領域内に延びた第３ゲート配線とソースおよびド
レイン領域とから成り、該ソースおよびドレイン領域の
一方と該第１Ｎ型駆動ＭＯＳのソースおよびドレイン領
域の一方とが共通領域として配置された第２Ｎ型転送Ｍ
ＯＳと、該第１、第２、第３および第４活性領域上を覆
い、主面が平坦化された絶縁膜と、該第１および第２Ｐ
型負荷ＭＯＳのそれぞれのソースおよびドレイン領域主
面全域に位置して該絶縁膜に設けられたコンタクト用開
口と、該第１Ｎ型駆動ＭＯＳおよび該第１Ｎ型転送ＭＯ
Ｓの共通領域以外のソースまたはドレイン領域主面全域
に位置して該絶縁膜に設けられたコンタクト用開口と、
該第１Ｎ型駆動ＭＯＳおよび該第１Ｎ型転送ＭＯＳの
共通領域主面の一部に位置して該絶縁膜に設けられたコ
ンタクト用開口と、該第２Ｎ型駆動ＭＯＳおよび第２Ｎ
型転送ＭＯＳの共通領域以外のソースまたはドレイン領
域主面全域に位置して該絶縁膜に設けられたコンタクト
用開口と、該第２Ｎ型駆動ＭＯＳおよび第２Ｎ型転送Ｍ
ＯＳの共通領域主面の一部に位置して該絶縁膜に設けら
れたコンタクト用開口と、該それぞれのコンタクト用開
口に埋め込まれた金属プラグと、から成ることを特徴と
する。
【００４３】上記第６の手段によれば、コンタクト部が
低抵抗化された単位ＳＲＡＭセルが実現でき、高速化、
高密度実装のＣＭＯＳ・ＳＲＡＭが実現できる。すなわ
ち、上記の手段によれば、上記第５の目的が達成され
る。
低抵抗化された単位ＳＲＡＭセルが実現でき、高速化、
高密度実装のＣＭＯＳ・ＳＲＡＭが実現できる。すなわ
ち、上記の手段によれば、上記第５の目的が達成され
る。
【００４４】本発明の第７の手段（請求項２６）は、半
導体本体と、該半導体本体の主面に第１導電型の活性領
域を区画するように選択的に設けられた素子分離用第１
の絶縁膜と、該活性領域に配置されたゲート電極、第１
導電型とは反対の第２導電型の第１および第２領域より
成る絶縁ゲート電界効果トランジスタと、該素子分離用
第１の絶縁膜および該活性領域を覆い、主面が平坦化さ
れた第２の絶縁膜と、該第１および第２領域のそれぞれ
の主面上において該第２の絶縁膜に設けられた第１およ
び第２コンタクト開口部と、該第１および第２コンタク
ト開口部内にそれぞれ埋め込まれた導体層とを有し、該
第１コンタクト開口部に連続する配線用溝が該第１の絶
縁膜上に延びて該第２の絶縁膜に形成され、該それぞれ
の導体層主面は、該第１および第２領域主面を覆い、該
活性領域上に位置されたゲート電極主面よりも上部に位
置して成り、該配線用溝内に該第１コンタクと開口部内
の導体層に接続されたビット線が埋め込まれて成り、そ
して該第２コンタクト開口部内の導体層に接続された蓄
積電極と、誘電体膜とプレート電極とから成る積層キャ
パシタが該第２コンタクト開口部内の導体層に接続され
ていることを特徴とする。
導体本体と、該半導体本体の主面に第１導電型の活性領
域を区画するように選択的に設けられた素子分離用第１
の絶縁膜と、該活性領域に配置されたゲート電極、第１
導電型とは反対の第２導電型の第１および第２領域より
成る絶縁ゲート電界効果トランジスタと、該素子分離用
第１の絶縁膜および該活性領域を覆い、主面が平坦化さ
れた第２の絶縁膜と、該第１および第２領域のそれぞれ
の主面上において該第２の絶縁膜に設けられた第１およ
び第２コンタクト開口部と、該第１および第２コンタク
ト開口部内にそれぞれ埋め込まれた導体層とを有し、該
第１コンタクト開口部に連続する配線用溝が該第１の絶
縁膜上に延びて該第２の絶縁膜に形成され、該それぞれ
の導体層主面は、該第１および第２領域主面を覆い、該
活性領域上に位置されたゲート電極主面よりも上部に位
置して成り、該配線用溝内に該第１コンタクと開口部内
の導体層に接続されたビット線が埋め込まれて成り、そ
して該第２コンタクト開口部内の導体層に接続された蓄
積電極と、誘電体膜とプレート電極とから成る積層キャ
パシタが該第２コンタクト開口部内の導体層に接続され
ていることを特徴とする。
【００４５】上記第７の手段によれば、コンタクト部が
低抵抗化され、ビット線は前記第２の絶縁膜に埋め込ま
れた配線（いわゆる埋め込み配線）で、平坦なビット配
線構造となる。したがって、一つの積層キャパシタと一
つの絶縁ゲート電界効果トランジスタと単位メモリセル
との集合で構成されるＤＲＡＭの高速化、高密度実装が
実現できる。特に、ビット線上に積層キャパシタが形成
されるＣＯＢ（Capacitor On Bit）構造のＤＲＡＭに有
効である。すなわち、ビット線上には平坦な層間絶縁膜
を介して一部がその積層キャパシタの蓄積電極をオーバ
ーラップできる。このオーバーラップした蓄積電極は、
ビット線の段差がほとんどないため、蓄積電極の形状に
ばらつきが生じない。それゆえ、セル間のキャパシタ
（容量値）のばらつき低減がはかれる。したがって、高
信頼度のＤＲＡＭが実現できる。
低抵抗化され、ビット線は前記第２の絶縁膜に埋め込ま
れた配線（いわゆる埋め込み配線）で、平坦なビット配
線構造となる。したがって、一つの積層キャパシタと一
つの絶縁ゲート電界効果トランジスタと単位メモリセル
との集合で構成されるＤＲＡＭの高速化、高密度実装が
実現できる。特に、ビット線上に積層キャパシタが形成
されるＣＯＢ（Capacitor On Bit）構造のＤＲＡＭに有
効である。すなわち、ビット線上には平坦な層間絶縁膜
を介して一部がその積層キャパシタの蓄積電極をオーバ
ーラップできる。このオーバーラップした蓄積電極は、
ビット線の段差がほとんどないため、蓄積電極の形状に
ばらつきが生じない。それゆえ、セル間のキャパシタ
（容量値）のばらつき低減がはかれる。したがって、高
信頼度のＤＲＡＭが実現できる。
【００４６】本発明の第８の手段（請求項３０）は、半
導体基板主面に絶縁ゲート電界効果トランジスタを有す
る半導体装置において、該基板主面に形成された素子分
離用第１の絶縁膜とゲート電極とを覆い、主面が平坦化
された第２の絶縁膜を有し、該第２の絶縁膜に設けられ
たソースおよびドレインコンタクト開口部に、コンタク
ト用導体層が埋め込まれ、ソースからドレイン方向のゲ
ートの長さよりも、活性領域のゲート電極方向の幅が広
く、コンタクト開口部のゲート電極方向の幅が、ゲート
幅と等しいかそれよりも広いことを特徴とする。
導体基板主面に絶縁ゲート電界効果トランジスタを有す
る半導体装置において、該基板主面に形成された素子分
離用第１の絶縁膜とゲート電極とを覆い、主面が平坦化
された第２の絶縁膜を有し、該第２の絶縁膜に設けられ
たソースおよびドレインコンタクト開口部に、コンタク
ト用導体層が埋め込まれ、ソースからドレイン方向のゲ
ートの長さよりも、活性領域のゲート電極方向の幅が広
く、コンタクト開口部のゲート電極方向の幅が、ゲート
幅と等しいかそれよりも広いことを特徴とする。
【００４７】上記第８の手段（請求項２２）は、前記素
子分離用第１の絶縁膜とゲート電極で区画されているそ
れぞれのソースおよびドレイン領域主面全体を敷き詰め
るように、前記ソースおよびドレインコンタクト開口部
内にコンタクト用導体層が埋め込まれている。したがっ
て、微細加工されたソースおよびドレイン領域（浅接合
領域）に対するコンタクト抵抗の増加や、従来の金属シ
リサイドで問題となった接合リークが解消される。すな
わち、ソースおよびドレイン面積の縮小が可能となる。
したがって、素子（ここでは絶縁ゲート電界効果トラン
ジスタ）の占有面積および寄生容量の低減が図れる。そ
れゆえ、ＭＰＵ、マイコンなどの高速論理ＬＳＩの高集
積化および高速化の実現が可能となる。さらに、上記の
手段によれば、メモリ回路（ＤＲＡＭまたはＳＲＡＭ）
と論理回路（ＮＯＲまたはＮＡＮＤまたはＡＮＤ回路で
構成された論理回路）とを一つの半導体基板（半導体ウ
エハ）に組み込んだメモリ混載論理ＬＳＩの高速化の実
現が容易となる。
子分離用第１の絶縁膜とゲート電極で区画されているそ
れぞれのソースおよびドレイン領域主面全体を敷き詰め
るように、前記ソースおよびドレインコンタクト開口部
内にコンタクト用導体層が埋め込まれている。したがっ
て、微細加工されたソースおよびドレイン領域（浅接合
領域）に対するコンタクト抵抗の増加や、従来の金属シ
リサイドで問題となった接合リークが解消される。すな
わち、ソースおよびドレイン面積の縮小が可能となる。
したがって、素子（ここでは絶縁ゲート電界効果トラン
ジスタ）の占有面積および寄生容量の低減が図れる。そ
れゆえ、ＭＰＵ、マイコンなどの高速論理ＬＳＩの高集
積化および高速化の実現が可能となる。さらに、上記の
手段によれば、メモリ回路（ＤＲＡＭまたはＳＲＡＭ）
と論理回路（ＮＯＲまたはＮＡＮＤまたはＡＮＤ回路で
構成された論理回路）とを一つの半導体基板（半導体ウ
エハ）に組み込んだメモリ混載論理ＬＳＩの高速化の実
現が容易となる。
【００４８】本発明の第９の手段（請求項３７）は、半
導体本体主面に素子分離領域により区画された活性領域
と、該活性領域内にゲ−ト電極、ソ−スおよびドレイン
領域を有する絶縁ゲ−ト型電界効果トランジスタとを含
む半導体集積回路装置において、該ゲート電極は該半導
体本体主面上にゲート絶縁膜を介して形成され、該ソー
スおよびドレイン領域は該半導体本体主面内に形成さ
れ、該ソースおよびドレイン領域表面のそれぞれに金属
層が接続され、該それぞれの金属層は、該ソースおよび
ドレイン領域それぞれの表面エリアが平行に上記ゲート
電極主面よりも高い位置にシフトした主面を有し、該シ
フトした主面のそれぞれの高さは一致して成ることを特
徴とする。
導体本体主面に素子分離領域により区画された活性領域
と、該活性領域内にゲ−ト電極、ソ−スおよびドレイン
領域を有する絶縁ゲ−ト型電界効果トランジスタとを含
む半導体集積回路装置において、該ゲート電極は該半導
体本体主面上にゲート絶縁膜を介して形成され、該ソー
スおよびドレイン領域は該半導体本体主面内に形成さ
れ、該ソースおよびドレイン領域表面のそれぞれに金属
層が接続され、該それぞれの金属層は、該ソースおよび
ドレイン領域それぞれの表面エリアが平行に上記ゲート
電極主面よりも高い位置にシフトした主面を有し、該シ
フトした主面のそれぞれの高さは一致して成ることを特
徴とする。
【００４９】上記第９の手段によれば、区画されたソー
スおよびドレイン領域それぞれの表面エリアに接続さ
れ、その表面エリアに対応した主面を有する複数の導体
層を、活性領域上のゲート電極主面よりも高い位置に配
置させ、それらの導体層の主面は同一レベルにある。以
下、この主面を有する導体層を「プラットホーム」と呼
ぶ。この平坦なプラットホームを有する基準半導体本体
(basic semiconductor body)を基礎にして、段差や膜厚
の差が小さい層間絶縁膜、金属プラグおよび素子間配線
が設けられているため、高密度実装の半導体集積回路装
置が得られる。
スおよびドレイン領域それぞれの表面エリアに接続さ
れ、その表面エリアに対応した主面を有する複数の導体
層を、活性領域上のゲート電極主面よりも高い位置に配
置させ、それらの導体層の主面は同一レベルにある。以
下、この主面を有する導体層を「プラットホーム」と呼
ぶ。この平坦なプラットホームを有する基準半導体本体
(basic semiconductor body)を基礎にして、段差や膜厚
の差が小さい層間絶縁膜、金属プラグおよび素子間配線
が設けられているため、高密度実装の半導体集積回路装
置が得られる。
【００５０】なお、高さはソースおよびドレイン領域が
形成されている活性領域主面を基準面としている。
形成されている活性領域主面を基準面としている。
【００５１】本発明の第１０の手段（請求項４２）は、
（１）半導体本体を準備する工程と、（２）該半導体本
体の主面に素子分離用第１の絶縁膜を選択的に形成し、
該主面に該第１の絶縁膜で区画された第１導電型示す活
性領域を配置する工程と、（３）該活性領域にゲート配
線をパターン加工する工程と、（４）該ゲート配線が形
成されていない該活性領域内に不純物を導入し、第１導
電型とは反対の導電型を示す第１および第２区画領域を
形成する工程と、（５）該ゲート配線、該第１および第
２区画領域を覆うように、該半導体本体の主面上に第２
の絶縁膜を堆積し、平坦化する工程と、（６）該第１お
よび第２区画領域それぞれの全域を露出するために、該
第２の絶縁膜に第１および第２コンタクト開口部と、該
第１および第２コンタクト開口部のいずれかもしくはそ
の両方に該第1コンタクト開口部およびまたは該第２コ
ンタクト開口部に連続する配線用溝とを形成する工程
と、（７）第１および第２のコンタクト開口部内と、該
配線用溝内とに導体層を埋め込むことを特徴とする。
（１）半導体本体を準備する工程と、（２）該半導体本
体の主面に素子分離用第１の絶縁膜を選択的に形成し、
該主面に該第１の絶縁膜で区画された第１導電型示す活
性領域を配置する工程と、（３）該活性領域にゲート配
線をパターン加工する工程と、（４）該ゲート配線が形
成されていない該活性領域内に不純物を導入し、第１導
電型とは反対の導電型を示す第１および第２区画領域を
形成する工程と、（５）該ゲート配線、該第１および第
２区画領域を覆うように、該半導体本体の主面上に第２
の絶縁膜を堆積し、平坦化する工程と、（６）該第１お
よび第２区画領域それぞれの全域を露出するために、該
第２の絶縁膜に第１および第２コンタクト開口部と、該
第１および第２コンタクト開口部のいずれかもしくはそ
の両方に該第1コンタクト開口部およびまたは該第２コ
ンタクト開口部に連続する配線用溝とを形成する工程
と、（７）第１および第２のコンタクト開口部内と、該
配線用溝内とに導体層を埋め込むことを特徴とする。
【００５２】上記第１０の手段によれば、ソースおよび
ドレイン領域の全域に導体層がコンタクトされ、コンタ
クト部の低抵抗化が実現できる。かつ埋め込み配線形成
により、段差低減がはかれる。すなわち、上記の手段に
よれば、上記第６の目的が達成される。
ドレイン領域の全域に導体層がコンタクトされ、コンタ
クト部の低抵抗化が実現できる。かつ埋め込み配線形成
により、段差低減がはかれる。すなわち、上記の手段に
よれば、上記第６の目的が達成される。
【００５３】以上、代表的な本発明の課題を解決するた
めの手段とその作用を簡単に述べた。さらに、本発明の
他の解決手段は以下に述べる発明の実施の形態で明らか
にする。
めの手段とその作用を簡単に述べた。さらに、本発明の
他の解決手段は以下に述べる発明の実施の形態で明らか
にする。
【００５４】
【発明の実施の形態】＜実施の形態１＞図１および図２
は、一つの半導体本体主面に複数のＭＯＳＦＥＴが形成
された本発明に係わる半導体集積回路装置の一部を示
す。図１は半導体集積回路装置の平面構造であり、図２
は図１のＡ-Ａ’切断部分の断面構造を示す。
は、一つの半導体本体主面に複数のＭＯＳＦＥＴが形成
された本発明に係わる半導体集積回路装置の一部を示
す。図１は半導体集積回路装置の平面構造であり、図２
は図１のＡ-Ａ’切断部分の断面構造を示す。
【００５５】図１および図２において、Ｐ型の不純物が
含まれたシリコンより成る半導体本体（半導体基板）１
の主面には、素子分離用の第１の絶縁膜（フィールド絶
縁膜）２が選択的に形成され、Ｐ型活性領域（ウエル領
域）２Ａを区画している。この素子分離用の第１の絶縁
膜２の具体的な構造は、図２に示すように、半導体基板
１に選択的に埋め込まれ、上記活性領域主面とほぼ同一
の主面を有し、微細配線パターン加工を容易にしてい
る。すなわち、上記素子分離用の大１の絶縁膜２は、平
坦性を有し、占有面積を小さくできる浅溝分離領（シャ
ロウ・トレンチ・アイソレーション：Shallow Trench I
solation)を構成する。
含まれたシリコンより成る半導体本体（半導体基板）１
の主面には、素子分離用の第１の絶縁膜（フィールド絶
縁膜）２が選択的に形成され、Ｐ型活性領域（ウエル領
域）２Ａを区画している。この素子分離用の第１の絶縁
膜２の具体的な構造は、図２に示すように、半導体基板
１に選択的に埋め込まれ、上記活性領域主面とほぼ同一
の主面を有し、微細配線パターン加工を容易にしてい
る。すなわち、上記素子分離用の大１の絶縁膜２は、平
坦性を有し、占有面積を小さくできる浅溝分離領（シャ
ロウ・トレンチ・アイソレーション：Shallow Trench I
solation)を構成する。
【００５６】活性領域２ＡにはＭＯＳＦＥＴで代表され
る絶縁ゲート電界効果トランジスタが複数形成されてい
る。以下、絶縁ゲート電界効果トランジスタをＭＯＳＦ
ＥＴと称する。
る絶縁ゲート電界効果トランジスタが複数形成されてい
る。以下、絶縁ゲート電界効果トランジスタをＭＯＳＦ
ＥＴと称する。
【００５７】Ｐ型活性領域に形成された複数のＮチャネ
ル型ＭＯＳＦＥＴ（Ｍ１，Ｍ２，Ｍ３）の構成を以下に
述べる。
ル型ＭＯＳＦＥＴ（Ｍ１，Ｍ２，Ｍ３）の構成を以下に
述べる。
【００５８】活性領域２Ａを横切るように複数のゲート
領域２２が配置されている。ゲート領域２２のそれぞれ
は、図２に示すように、ゲート絶縁膜３、ゲート絶縁膜
３上に形成された２層構造のゲート電極４（５）および
絶縁膜から成るキャップ層６で構成されている。ゲート
絶縁膜３は、具体的には活性領域２Ａの表面に熱酸化に
よって形成されたSiO2膜から成る。ゲート絶縁膜３上に
形成された２層構造のゲート電極４（５）は、多結晶シ
リコン膜４と高融点金属の金属ゲート膜５との積層ゲー
トで構成された、いわゆるポリメタルゲートと称される
ゲート構造で低抵抗化を図っている。
領域２２が配置されている。ゲート領域２２のそれぞれ
は、図２に示すように、ゲート絶縁膜３、ゲート絶縁膜
３上に形成された２層構造のゲート電極４（５）および
絶縁膜から成るキャップ層６で構成されている。ゲート
絶縁膜３は、具体的には活性領域２Ａの表面に熱酸化に
よって形成されたSiO2膜から成る。ゲート絶縁膜３上に
形成された２層構造のゲート電極４（５）は、多結晶シ
リコン膜４と高融点金属の金属ゲート膜５との積層ゲー
トで構成された、いわゆるポリメタルゲートと称される
ゲート構造で低抵抗化を図っている。
【００５９】金属ゲート膜５は、例えばTiN（窒化チタ
ン）膜から成るバリア層とそのバリア層上に形成された
W（タングステン）膜とで構成されている。上記バリア
層は多結晶シリコンとタングステンとの反応を防止する
ためである。積層ゲートはＭＯＳＦＥＴのゲート電極と
してではなく、活性領域上のみに配置されるだけではな
く、第１の絶縁膜２上に延びてＭＯＳＦＥＴ間を接続す
る配線として用いられる。
ン）膜から成るバリア層とそのバリア層上に形成された
W（タングステン）膜とで構成されている。上記バリア
層は多結晶シリコンとタングステンとの反応を防止する
ためである。積層ゲートはＭＯＳＦＥＴのゲート電極と
してではなく、活性領域上のみに配置されるだけではな
く、第１の絶縁膜２上に延びてＭＯＳＦＥＴ間を接続す
る配線として用いられる。
【００６０】金属ゲート膜５表面に形成されたキャップ
層６は、例えばSi3N4膜（シリコン窒化膜）からなる。
キャップ層６を設けた理由は、本発明に関わる半導体集
積回路装置の製造過程で述べる。
層６は、例えばSi3N4膜（シリコン窒化膜）からなる。
キャップ層６を設けた理由は、本発明に関わる半導体集
積回路装置の製造過程で述べる。
【００６１】Ｐ型活性領域２Ａ内にゲート電極４に整合
された、一対のＮ型区画領域（ソースおよびドレイン領
域）７が形成されている。なお、中央に位置したＭＯＳ
ＦＥＴ Ｍ１のソースおよびドレイン領域７は隣り合う
ＭＯＳＦＥＴ Ｍ１，Ｍ２のソース領域またはドレイン
領域と共用している。すなわち、ＭＯＳＦＥＴ Ｍ１，
Ｍ２，Ｍ３は縦続（カスケード）接続された回路を構成
している。
された、一対のＮ型区画領域（ソースおよびドレイン領
域）７が形成されている。なお、中央に位置したＭＯＳ
ＦＥＴ Ｍ１のソースおよびドレイン領域７は隣り合う
ＭＯＳＦＥＴ Ｍ１，Ｍ２のソース領域またはドレイン
領域と共用している。すなわち、ＭＯＳＦＥＴ Ｍ１，
Ｍ２，Ｍ３は縦続（カスケード）接続された回路を構成
している。
【００６２】フィールド絶縁膜２およびＰ型活性領域２
Ａ上には層間絶縁膜として第２の絶縁膜１０が形成され
ている。第２の絶縁膜１０には、図１に示すように、ソ
ースおよびドレインコンタクト開口部２３，２４が、ソ
ースおよびドレイン領域７主面のほぼ全域を露出するよ
うにそれぞれ設けられている。
Ａ上には層間絶縁膜として第２の絶縁膜１０が形成され
ている。第２の絶縁膜１０には、図１に示すように、ソ
ースおよびドレインコンタクト開口部２３，２４が、ソ
ースおよびドレイン領域７主面のほぼ全域を露出するよ
うにそれぞれ設けられている。
【００６３】そして、ソースおよびドレインコンタクト
開口部２３，２４内に、コンタクト用導体層１１が埋め
込まれている。このコンタクト用導体層１１は、ソース
およびドレイン領域７主面のほぼ全域に接し、その導体
層１１の主表面は積層ゲートよりも上部に位置して層間
絶縁膜（第２の絶縁膜１０）表面の高さに近づいた金属
プラグを構成している。
開口部２３，２４内に、コンタクト用導体層１１が埋め
込まれている。このコンタクト用導体層１１は、ソース
およびドレイン領域７主面のほぼ全域に接し、その導体
層１１の主表面は積層ゲートよりも上部に位置して層間
絶縁膜（第２の絶縁膜１０）表面の高さに近づいた金属
プラグを構成している。
【００６４】上記第２の絶縁膜１０は、配線間の寄生容
量を低減するために、比較的低誘電率の絶縁膜が選択さ
れる。具体的には、第２の絶縁膜はSiO2（誘電率：3.9)
よりも低誘電率の絶縁膜を主体としている。ただし、多
層配線の微細化を実現させるためには、平坦化が可能な
絶縁膜であることが要求される。したがって、特に、第
２の絶縁膜１０は、耐湿性および平坦性の向上が考慮さ
れた積層構造膜より成る。積層構造膜は、下層として４
００℃以下の低温生成が可能なプラズマCVD膜、中間層
として平坦化が容易な塗布膜、そして上層として下層と
同様のプラズマCVD膜で構成される。上層および下層の
プラズマCVD膜は、Tetra Ethyl Ortho Silicate (Si(OC
2H5)4ガスを用いたプラズマCVD膜よりなる。一方、中間
層の塗布膜は、高い平坦性を有する有機成分（Si-CH3結
合）を含む有機SOG(Spin On Glass）膜よりなる。
量を低減するために、比較的低誘電率の絶縁膜が選択さ
れる。具体的には、第２の絶縁膜はSiO2（誘電率：3.9)
よりも低誘電率の絶縁膜を主体としている。ただし、多
層配線の微細化を実現させるためには、平坦化が可能な
絶縁膜であることが要求される。したがって、特に、第
２の絶縁膜１０は、耐湿性および平坦性の向上が考慮さ
れた積層構造膜より成る。積層構造膜は、下層として４
００℃以下の低温生成が可能なプラズマCVD膜、中間層
として平坦化が容易な塗布膜、そして上層として下層と
同様のプラズマCVD膜で構成される。上層および下層の
プラズマCVD膜は、Tetra Ethyl Ortho Silicate (Si(OC
2H5)4ガスを用いたプラズマCVD膜よりなる。一方、中間
層の塗布膜は、高い平坦性を有する有機成分（Si-CH3結
合）を含む有機SOG(Spin On Glass）膜よりなる。
【００６５】本実施の形態は、上記コンタクト用導体層
１１の構成に特徴がある。すなわち、コンタクト用導体
層１１は、図１に示したソースおよびドレインコンタク
ト開口部２３，２４内に埋め込まれ、ソースおよびドレ
イン領域７主面のほぼ全域に接続され、コンタクト面積
の減少による高抵抗化を回避している。
１１の構成に特徴がある。すなわち、コンタクト用導体
層１１は、図１に示したソースおよびドレインコンタク
ト開口部２３，２４内に埋め込まれ、ソースおよびドレ
イン領域７主面のほぼ全域に接続され、コンタクト面積
の減少による高抵抗化を回避している。
【００６６】したがって、 ＭＯＳＦＥＴの微細化によ
るコンタクト抵抗の増加が防止できる。すなわち、高速
動作に適したＭＯＳＦＥＴが得られる。
るコンタクト抵抗の増加が防止できる。すなわち、高速
動作に適したＭＯＳＦＥＴが得られる。
【００６７】また、本実施の形態によれば、図１に示し
たように、コンタクト開口部２４は、配線用溝としてフ
ィールド絶縁膜２上に延びて形成されている。そして、
このコンタクト開口部（配線溝）２４内にコンタクト用
導体層１１に連続する配線層が埋め込まれ、他のＭＯＳ
ＦＥＴ（図示せず）のコンタクト用導体層に接続してい
る。これによって、ＭＯＳＦＥＴ間を接続する配線長を
短くし、かつ、埋め込み配線層により高集積化が可能な
配線構造を実現している。ここでは、埋め込み配線を第
１の配線層またはローカル配線と言う。
たように、コンタクト開口部２４は、配線用溝としてフ
ィールド絶縁膜２上に延びて形成されている。そして、
このコンタクト開口部（配線溝）２４内にコンタクト用
導体層１１に連続する配線層が埋め込まれ、他のＭＯＳ
ＦＥＴ（図示せず）のコンタクト用導体層に接続してい
る。これによって、ＭＯＳＦＥＴ間を接続する配線長を
短くし、かつ、埋め込み配線層により高集積化が可能な
配線構造を実現している。ここでは、埋め込み配線を第
１の配線層またはローカル配線と言う。
【００６８】コンタクト開口部２３，２４に埋め込まれ
たコンタクト用導体層（および埋め込み配線層）１１上
には、層間絶縁膜としての第３の絶縁膜（１２、１３：
図２参照）を介してゲート領域２２を直交するように低
抵抗材料から成る第２の配線層２６Ａ,２６Ｂが延びて
いる。第３の絶縁膜は、図２に示すように、互いにエッ
チングレートの異なる積層絶縁膜１２，１３から成る。
すなわち、下層絶縁膜１２はエッチストッパとして例え
ばSi3N4膜からなり、上層絶縁膜１３は、プラズマCVD膜
よりなる。エッチストッパとしての下層絶縁膜１３は、
スルーホール２５を形成する時のマスク合わせずれを許
容することができる。詳しくは、本発明に関わる半導体
集積回路装置の製造過程で述べる。上層絶縁膜１３は、
第２の絶縁膜１０が平坦加工されているため、塗布膜を
含む積層構造膜にする必要はない。
たコンタクト用導体層（および埋め込み配線層）１１上
には、層間絶縁膜としての第３の絶縁膜（１２、１３：
図２参照）を介してゲート領域２２を直交するように低
抵抗材料から成る第２の配線層２６Ａ,２６Ｂが延びて
いる。第３の絶縁膜は、図２に示すように、互いにエッ
チングレートの異なる積層絶縁膜１２，１３から成る。
すなわち、下層絶縁膜１２はエッチストッパとして例え
ばSi3N4膜からなり、上層絶縁膜１３は、プラズマCVD膜
よりなる。エッチストッパとしての下層絶縁膜１３は、
スルーホール２５を形成する時のマスク合わせずれを許
容することができる。詳しくは、本発明に関わる半導体
集積回路装置の製造過程で述べる。上層絶縁膜１３は、
第２の絶縁膜１０が平坦加工されているため、塗布膜を
含む積層構造膜にする必要はない。
【００６９】第２の配線層２６Ａは、第３の絶縁膜に設
けられたスルーホール２５を介してコンタクト用導体層
１１に接続されている。また、他の第２の配線層２６Ｂ
はスルーホール２５を介してコンタクト用導体層（埋め
込み配線層）１１に接続されている。複数のスルーホー
ル２５は最小加工寸法で同一パターン形成されている。
けられたスルーホール２５を介してコンタクト用導体層
１１に接続されている。また、他の第２の配線層２６Ｂ
はスルーホール２５を介してコンタクト用導体層（埋め
込み配線層）１１に接続されている。複数のスルーホー
ル２５は最小加工寸法で同一パターン形成されている。
【００７０】活性領域２Ａ内のＭＯＳＦＥＴ（Ｍ１，Ｍ
３）間を接続する他の第２の配線層２６Ｂは、配線長が
短いために配線抵抗は問題にならない。このため、他の
第２の配線層２６Ｂの配線幅は、第２の配線層２６Ａの
それ（配線幅）に比べて小さい。すなわち、他の第２の
配線層２６Ｂの配線幅は、ドックボーンレス(dog-bonel
ess)構造の最小加工寸法幅で加工されている。したがっ
て、他の第２の配線層２６Ｂとコンタクト用導体層（埋
め込み配線層）１１との接続のためのスルーホール２５
の数は、第２の配線層２６Ａとコンタクト用導体層１１
との接続のためのスルーホールの数に比べて少ない。
３）間を接続する他の第２の配線層２６Ｂは、配線長が
短いために配線抵抗は問題にならない。このため、他の
第２の配線層２６Ｂの配線幅は、第２の配線層２６Ａの
それ（配線幅）に比べて小さい。すなわち、他の第２の
配線層２６Ｂの配線幅は、ドックボーンレス(dog-bonel
ess)構造の最小加工寸法幅で加工されている。したがっ
て、他の第２の配線層２６Ｂとコンタクト用導体層（埋
め込み配線層）１１との接続のためのスルーホール２５
の数は、第２の配線層２６Ａとコンタクト用導体層１１
との接続のためのスルーホールの数に比べて少ない。
【００７１】なお、ドックボーンレスとは、マスク合わ
せずれを考慮してコンタクト部の配線幅を最小配線幅よ
りも広くする必要のない配線構造を言う。上記第２の配
線層２６Ｂをドックボーンレス構造を可能にした理由
は、以下のとおりである。
せずれを考慮してコンタクト部の配線幅を最小配線幅よ
りも広くする必要のない配線構造を言う。上記第２の配
線層２６Ｂをドックボーンレス構造を可能にした理由
は、以下のとおりである。
【００７２】図２に示すように、コンタクト用導体層１
１および第２の絶縁膜１０は平坦化処理が施され、コン
タクト用導体層１１の主面および第２の絶縁膜１０の主
面は、ほぼ同一レベルにある。このため、スルーホール
２５に対する第２の配線層パターン形成のマスク合わせ
精度が向上する。このような配線構造は、高密度配線が
可能となる。
１および第２の絶縁膜１０は平坦化処理が施され、コン
タクト用導体層１１の主面および第２の絶縁膜１０の主
面は、ほぼ同一レベルにある。このため、スルーホール
２５に対する第２の配線層パターン形成のマスク合わせ
精度が向上する。このような配線構造は、高密度配線が
可能となる。
【００７３】＜実施の形態２＞ロジックIC（論理集積回
路装置）に適用して有効なＭＯＳＦＥＴ単位の構造を、
図３および図４に示す。図３はＭＯＳＦＥＴの平面図で
あり、図４は図３のＢ-Ｂ’切断部分の断面構造を示
す。
路装置）に適用して有効なＭＯＳＦＥＴ単位の構造を、
図３および図４に示す。図３はＭＯＳＦＥＴの平面図で
あり、図４は図３のＢ-Ｂ’切断部分の断面構造を示
す。
【００７４】図３において、フィールド絶縁膜２が半導
体本体１に選択的に形成され、活性領域２Aを区画して
いる。活性領域２A内にはゲート領域３２がその活性領
域２Aを横切るように配置されている。そして、ソース
およびドレイン領域（図４、符号７参照）がゲート領域
３２を挟むように配置されている。ゲート領域３２、ソ
ースおよびドレイン領域が形成されている半導体本体１
主面上に層間絶縁膜として第２の絶縁膜（図４、符号１
０参照）が形成されている。そして、第２の絶縁膜１０
には、ソースおよびドレイン領域主面のほぼ全域を露出
するソースおよびドレイン開口部３３が形成されてい
る。すなわち、開口部３３は、ソースおよびドレイン領
域のパターンにそれぞれ対応した一つの矩形の開口パタ
ーンを構成している。
体本体１に選択的に形成され、活性領域２Aを区画して
いる。活性領域２A内にはゲート領域３２がその活性領
域２Aを横切るように配置されている。そして、ソース
およびドレイン領域（図４、符号７参照）がゲート領域
３２を挟むように配置されている。ゲート領域３２、ソ
ースおよびドレイン領域が形成されている半導体本体１
主面上に層間絶縁膜として第２の絶縁膜（図４、符号１
０参照）が形成されている。そして、第２の絶縁膜１０
には、ソースおよびドレイン領域主面のほぼ全域を露出
するソースおよびドレイン開口部３３が形成されてい
る。すなわち、開口部３３は、ソースおよびドレイン領
域のパターンにそれぞれ対応した一つの矩形の開口パタ
ーンを構成している。
【００７５】フィールド絶縁膜２上には、ゲート領域３
２のコンタクト部を露出するゲート開口部３４が形成さ
れている。
２のコンタクト部を露出するゲート開口部３４が形成さ
れている。
【００７６】ゲート開口部３４、ソースおよびドレイン
開口部３３内にそれぞれコンタクト用導体層１１ｓ、１
１ｄ、１１ｇ（図３に示した太い実線）が埋め込まれて
いる。これらコンタクト用導体層１１ｓ、１１ｄ、１１
ｇの表面は同一の高さに位置されたプラグ（金属プラ
グ）を構成している。
開口部３３内にそれぞれコンタクト用導体層１１ｓ、１
１ｄ、１１ｇ（図３に示した太い実線）が埋め込まれて
いる。これらコンタクト用導体層１１ｓ、１１ｄ、１１
ｇの表面は同一の高さに位置されたプラグ（金属プラ
グ）を構成している。
【００７７】埋め込まれたコンタクト用導体層（金属プ
ラグ）１１ｓ、１１ｄ、１１ｇおよび第２の絶縁膜１０
上に層間絶縁膜として第３の絶縁膜（図４符号１２，１
３参照）が覆われている。そしてソース及びドレイン領
域７に接続されたコンタクト用導体層１１には、それぞ
れ第２の絶縁膜に設けられた複数のスルーホール３５を
通して金属層１４が接続されている。金属層１４は、そ
れぞれソース及びドレイン領域のコンタクト面積よりも
大きな面積を有するようにパターン形成されている。同
様に、ゲート領域３２のコンタクト部に接続されたコン
タクト用導体層には、第２の絶縁膜に設けられたスルー
ホール３５を通して金属層１５が接続されている。
ラグ）１１ｓ、１１ｄ、１１ｇおよび第２の絶縁膜１０
上に層間絶縁膜として第３の絶縁膜（図４符号１２，１
３参照）が覆われている。そしてソース及びドレイン領
域７に接続されたコンタクト用導体層１１には、それぞ
れ第２の絶縁膜に設けられた複数のスルーホール３５を
通して金属層１４が接続されている。金属層１４は、そ
れぞれソース及びドレイン領域のコンタクト面積よりも
大きな面積を有するようにパターン形成されている。同
様に、ゲート領域３２のコンタクト部に接続されたコン
タクト用導体層には、第２の絶縁膜に設けられたスルー
ホール３５を通して金属層１５が接続されている。
【００７８】なお、図４に示すように、ゲート領域３２
は、前記実施の形態１と同様に、ゲート絶縁膜３、ゲー
ト絶縁膜３上に形成された２層構造のゲート電極４
（５）および絶縁膜から成るキャップ層６で構成されて
いる。また、第２および第３の絶縁膜（１０；１２，１
３）の具体的構成は、前記実施の形態１と同様である。
は、前記実施の形態１と同様に、ゲート絶縁膜３、ゲー
ト絶縁膜３上に形成された２層構造のゲート電極４
（５）および絶縁膜から成るキャップ層６で構成されて
いる。また、第２および第３の絶縁膜（１０；１２，１
３）の具体的構成は、前記実施の形態１と同様である。
【００７９】本実施の態様によれば、 一つＭＯＳＦＥ
Ｔの基本構造は、半導体領域（ソースおよびドレイン領
域）に接続され、その半導体領域の平面パターンに沿っ
た半導体領域用金属プラグ（１１ｓ、１１ｄ、)と、ゲ
ート領域（ゲート電極）に接続されたゲート電極用金属
プラグを有している。
Ｔの基本構造は、半導体領域（ソースおよびドレイン領
域）に接続され、その半導体領域の平面パターンに沿っ
た半導体領域用金属プラグ（１１ｓ、１１ｄ、)と、ゲ
ート領域（ゲート電極）に接続されたゲート電極用金属
プラグを有している。
【００８０】このような構成のＭＯＳＦＥＴを一単位と
して、半導体本体１の主面に複数のＭＯＳＦＥＴが配置
され、ロジック集積回路ための基部（base)を構成す
る。そして、この基部の主面に素子（ＭＯＳＦＥＴS）
間を接続する配線が、層間絶縁膜を介して多層に形成さ
れることによりロジック集積回路が構築される。
して、半導体本体１の主面に複数のＭＯＳＦＥＴが配置
され、ロジック集積回路ための基部（base)を構成す
る。そして、この基部の主面に素子（ＭＯＳＦＥＴS）
間を接続する配線が、層間絶縁膜を介して多層に形成さ
れることによりロジック集積回路が構築される。
【００８１】さらに本実施の形態によれば、半導体領域
（ソース及びドレイン領域）と金属プラグとは低抵抗の
コンタクトが実現されている。また、層間絶縁膜として
の第２、第３の絶縁膜は比較的低誘電率の絶縁膜が適用
されている。そして、金属層１４，１５は平坦化処理さ
れた層間絶縁膜（第３の絶縁膜）上に位置され、それら
主面の高さがほぼ同一レベルにある。このため、金属層
上への層間絶縁膜形成および配線接続が容易となる。し
たがって、高速で高集積なロジック集積回路装置を実現
できる。
（ソース及びドレイン領域）と金属プラグとは低抵抗の
コンタクトが実現されている。また、層間絶縁膜として
の第２、第３の絶縁膜は比較的低誘電率の絶縁膜が適用
されている。そして、金属層１４，１５は平坦化処理さ
れた層間絶縁膜（第３の絶縁膜）上に位置され、それら
主面の高さがほぼ同一レベルにある。このため、金属層
上への層間絶縁膜形成および配線接続が容易となる。し
たがって、高速で高集積なロジック集積回路装置を実現
できる。
【００８２】＜実施の形態３＞前記実施の形態１の半導
体集積回路装置の製造方法を図５〜図７を参照して説明
する。
体集積回路装置の製造方法を図５〜図７を参照して説明
する。
【００８３】（ＭＯＳＦＥＴ形成工程）まず、図５にお
いて、抵抗率１０Ω・ｃｍのＰ型シリコン単結晶本体
（半導体本体）１に素子分離用の絶縁膜（フィールド絶
縁膜）２を選択的に形成する。フィールド絶縁膜２は高
集積化に適した浅溝分離技術が採用される。例えば、半
導体本体１に分離領域となる溝をドライエッチング法に
より選択的に形成する。続いて、溝の表面を含む半導体
本体１の主面上にシリコン酸化膜をCVD法で堆積した
後、そのシリコン酸化膜を溝内のみに残るように化学的
機械研磨（ケミカル・メカニカル・ポリシング：Chemic
al Mechanical Polishing）法によって平坦化すること
により、フィールド絶縁膜２を形成する。このフィール
ド絶縁膜２により素子としての機能をもった領域、すな
わち活性領域（２A）が区画される。フィールド絶縁膜
２を通してイオン注入法によりｐ型不純物（ボロン）を
半導体本体１内に導入し、ウエル領域を形成する。な
お、このウエル領域は、半導体本体と同一導電型である
ために、図５に示していない。
いて、抵抗率１０Ω・ｃｍのＰ型シリコン単結晶本体
（半導体本体）１に素子分離用の絶縁膜（フィールド絶
縁膜）２を選択的に形成する。フィールド絶縁膜２は高
集積化に適した浅溝分離技術が採用される。例えば、半
導体本体１に分離領域となる溝をドライエッチング法に
より選択的に形成する。続いて、溝の表面を含む半導体
本体１の主面上にシリコン酸化膜をCVD法で堆積した
後、そのシリコン酸化膜を溝内のみに残るように化学的
機械研磨（ケミカル・メカニカル・ポリシング：Chemic
al Mechanical Polishing）法によって平坦化すること
により、フィールド絶縁膜２を形成する。このフィール
ド絶縁膜２により素子としての機能をもった領域、すな
わち活性領域（２A）が区画される。フィールド絶縁膜
２を通してイオン注入法によりｐ型不純物（ボロン）を
半導体本体１内に導入し、ウエル領域を形成する。な
お、このウエル領域は、半導体本体と同一導電型である
ために、図５に示していない。
【００８４】続いて、ウエル領域表面に熱酸化によりゲ
ート絶縁膜３を形成する。ゲート絶縁膜３上にゲート電
極を構成するために、多結晶シリコン層４および金属ゲ
ート膜（TiN,W)５が順次形成される。そして、金属ゲー
ト膜５を覆うようにSi3N4からなるキャップ層６が形成
される。
ート絶縁膜３を形成する。ゲート絶縁膜３上にゲート電
極を構成するために、多結晶シリコン層４および金属ゲ
ート膜（TiN,W)５が順次形成される。そして、金属ゲー
ト膜５を覆うようにSi3N4からなるキャップ層６が形成
される。
【００８５】続いて、ゲート電極を形成するために、キ
ャップ層６、金属ゲート膜５、多結晶シリコン層４を順
次ドライエッチング加工を施す。ゲート長は、２００nm
以下、より具体的にはおよそ１５０nmに加工される。ゲ
ート絶縁膜３は、続くソースおよびドレイン領域形成の
ためのイオン打ち込みによる表面ダメージを回避するた
めに、エッチングしないで残す。
ャップ層６、金属ゲート膜５、多結晶シリコン層４を順
次ドライエッチング加工を施す。ゲート長は、２００nm
以下、より具体的にはおよそ１５０nmに加工される。ゲ
ート絶縁膜３は、続くソースおよびドレイン領域形成の
ためのイオン打ち込みによる表面ダメージを回避するた
めに、エッチングしないで残す。
【００８６】続いて、ゲート電極（４，５）が形成され
ていない活性領域２Aに、N型不純物（リン）をイオン打
ち込みし、そしてアニール処理を施すことにより、ゲー
ト電極（４，５）に整合されたソースおよびドレイン領
域７（接合深さ：１０〜３０nm ）を形成する。続い
て、半導体本体１主面にプラズマSiN膜（厚さ：およそ
１００nm）を堆積する。
ていない活性領域２Aに、N型不純物（リン）をイオン打
ち込みし、そしてアニール処理を施すことにより、ゲー
ト電極（４，５）に整合されたソースおよびドレイン領
域７（接合深さ：１０〜３０nm ）を形成する。続い
て、半導体本体１主面にプラズマSiN膜（厚さ：およそ
１００nm）を堆積する。
【００８７】（第２の絶縁膜形成工程）図６において、
まず、第２の絶縁膜１０を形成するために、プラズマCV
D膜、有機SOG膜およびプラズマCVD膜を順次堆積する。
そして、上層のプラズマCVD膜をＣＭＰ加工し、表面が
平坦化された第２の絶縁膜１０を得る。続いて、ホトリ
ゾグラフィ技術によりコンタクト開口部（および配線
溝）２３，２４を形成する。本実施の形態では、開口パ
ターンがゲート領域上に位置されてもゲート電極が露出
しないように技術的工夫がされている。すなわち、ま
ず、第２の絶縁膜１０に対し、ホトレジストマスクを用
いてドライエッチングによりコンタクト開口部を形成す
る。このドライエッチングは、下層のプラズマSiN膜８
がエッチングされないようなエッチング条件で行われ
る。すなわち、プラズマSiN膜８は第２の絶縁膜１０に
対しエッチングレートが極めて小さい。したがって、第
２の絶縁膜１０のコンタクト開口部はプラズマSiN膜８
の表面で止まる。
まず、第２の絶縁膜１０を形成するために、プラズマCV
D膜、有機SOG膜およびプラズマCVD膜を順次堆積する。
そして、上層のプラズマCVD膜をＣＭＰ加工し、表面が
平坦化された第２の絶縁膜１０を得る。続いて、ホトリ
ゾグラフィ技術によりコンタクト開口部（および配線
溝）２３，２４を形成する。本実施の形態では、開口パ
ターンがゲート領域上に位置されてもゲート電極が露出
しないように技術的工夫がされている。すなわち、ま
ず、第２の絶縁膜１０に対し、ホトレジストマスクを用
いてドライエッチングによりコンタクト開口部を形成す
る。このドライエッチングは、下層のプラズマSiN膜８
がエッチングされないようなエッチング条件で行われ
る。すなわち、プラズマSiN膜８は第２の絶縁膜１０に
対しエッチングレートが極めて小さい。したがって、第
２の絶縁膜１０のコンタクト開口部はプラズマSiN膜８
の表面で止まる。
【００８８】続いて、上記コンタクト開口部内で露出し
たプラズマSiN膜８をドライエッチング（異方性エッチ
ング）することにより、ソースおよびドレイン領域７が
露出するコンタクト開口部２３，２４を形成する。この
異方性エッチングによりゲート電極の側壁部に被覆され
ているSiN膜８はサイドウオール層（Side-wall layer)
として残される。また、ゲート電極（４，５）表面はSi
Nより成るキャップ層６で覆われている。このため、た
とえ、開口パターンがゲート電極（４，５）上に位置さ
れていても、コンタクト開口部２３，２４時にはキャッ
プ層６表面はわずかエッチングされる程度であり、ゲー
ト電極表面を露出させることがない。すなわち、コンタ
クト用導体層の自己整合コンタクトが実現できる。この
自己整合コンタクトは、ＭＯＳＦＥＴの集積化を図るた
めに好適な技術手段である。
たプラズマSiN膜８をドライエッチング（異方性エッチ
ング）することにより、ソースおよびドレイン領域７が
露出するコンタクト開口部２３，２４を形成する。この
異方性エッチングによりゲート電極の側壁部に被覆され
ているSiN膜８はサイドウオール層（Side-wall layer)
として残される。また、ゲート電極（４，５）表面はSi
Nより成るキャップ層６で覆われている。このため、た
とえ、開口パターンがゲート電極（４，５）上に位置さ
れていても、コンタクト開口部２３，２４時にはキャッ
プ層６表面はわずかエッチングされる程度であり、ゲー
ト電極表面を露出させることがない。すなわち、コンタ
クト用導体層の自己整合コンタクトが実現できる。この
自己整合コンタクトは、ＭＯＳＦＥＴの集積化を図るた
めに好適な技術手段である。
【００８９】（コンタクト用導体層形成工程）ソースお
よびドレイン領域の接合深さが３０nm以下になるとサリ
サイド形成では、サイズ効果と呼ばれる、パターンが小
さくなると抵抗が上昇する問題が顕著になる。したがっ
て、本実施の形態では、サリサイド、すなわちソースお
よびドレイン領域表面にシリサイド反応を行うことなく
金属プラグが採用される。
よびドレイン領域の接合深さが３０nm以下になるとサリ
サイド形成では、サイズ効果と呼ばれる、パターンが小
さくなると抵抗が上昇する問題が顕著になる。したがっ
て、本実施の形態では、サリサイド、すなわちソースお
よびドレイン領域表面にシリサイド反応を行うことなく
金属プラグが採用される。
【００９０】図７において、コンタクト用導体層１１が
コンタクト開口部２３，２４内に埋め込まれる。埋め込
まれたコンタクト用導体層１１は、金属プラグとも言
う。コンタクト用導体層（および埋め込み配線層）１１
として、コンタクト開口部内の露出するソースおよびド
レイン領域全域表面にTiN層を介して高融点金属、例え
ばW（タングステン）が形成される。このタングステン
はコンタクト開口部内を埋める充分な厚さに形成され
る。そして、第２の絶縁膜１０上のタングステンをエッ
チング除去（エッチバック）することにより、第２の絶
縁膜１０の主面とほぼ同一レベル（高さ）の主面を有し
た金属プラグ（および埋め込み配線層）をコンタクト開
口部内に形成する。上記エッチバックは、配線間あるい
は金属プラグ間のショートを避けるために、図７に示す
ように、第２の絶縁膜１０の主面に残らないように金属
プラグ１１の主面が第２の絶縁膜１０の主面よりもわず
か低くなるまで行われる。
コンタクト開口部２３，２４内に埋め込まれる。埋め込
まれたコンタクト用導体層１１は、金属プラグとも言
う。コンタクト用導体層（および埋め込み配線層）１１
として、コンタクト開口部内の露出するソースおよびド
レイン領域全域表面にTiN層を介して高融点金属、例え
ばW（タングステン）が形成される。このタングステン
はコンタクト開口部内を埋める充分な厚さに形成され
る。そして、第２の絶縁膜１０上のタングステンをエッ
チング除去（エッチバック）することにより、第２の絶
縁膜１０の主面とほぼ同一レベル（高さ）の主面を有し
た金属プラグ（および埋め込み配線層）をコンタクト開
口部内に形成する。上記エッチバックは、配線間あるい
は金属プラグ間のショートを避けるために、図７に示す
ように、第２の絶縁膜１０の主面に残らないように金属
プラグ１１の主面が第２の絶縁膜１０の主面よりもわず
か低くなるまで行われる。
【００９１】なお、TiN層はソースおよびドレイン領域
（Ｎ型シリコン領域）とタングステンとの反応を防止す
るためのバリア層である。
（Ｎ型シリコン領域）とタングステンとの反応を防止す
るためのバリア層である。
【００９２】また、ソースおよびドレイン領域がＰチャ
ネルＭＯＳＦＥＴのためのＰ型シリコン領域である場
合、TiN層がそのＰ型シリコン領域に対しては抵抗が高
くなるので、TiSi(チタンシリサイド）層が形成され
る。TiSi層はＮ型シリコン領域に対し形成されてもよ
い。
ネルＭＯＳＦＥＴのためのＰ型シリコン領域である場
合、TiN層がそのＰ型シリコン領域に対しては抵抗が高
くなるので、TiSi(チタンシリサイド）層が形成され
る。TiSi層はＮ型シリコン領域に対し形成されてもよ
い。
【００９３】（配線層形成工程）この工程を先に説明し
た図２を参照し、以下に説明する。
た図２を参照し、以下に説明する。
【００９４】第２の絶縁膜１０上にエッチングストッパ
としてSiN膜１２を形成する。そして、層間絶縁膜とし
て、低誘電率のプラズマCVD膜１３を形成する。このプ
ラズマCVD膜の厚さは寄生容量を考慮して設定される。
続いて、第３の絶縁膜１３にスルーホール２５をスルー
ホール形成用マスクパターンを用いた周知のホトリゾグ
ラフィ技術により形成する。スルーホール２５形成の段
階では、プラズマCVD膜１３がエッチされ、SiN膜１２が
エッチングがほとんどされない条件で行われる。すなわ
ち、SiN膜１２はエッチストッパとしての役割をはた
す。そして、同一のスルーホール形成用マスクパターン
を用いたSiN膜１２のエッチングの段階では、SiN膜１２
がエッチされ、プラズマCVD膜１３がエッチングされな
い条件で行われる。このため、たとえ、スルーホール形
成用マスクパターンがマスク合わせずれにより第２の絶
縁膜１０上に位置されたとしても第２の絶縁膜（特に、
上層としてのプラズマCVD膜）１０へのオーバーエッチ
ングは避けられる。それゆえ、マスク合わせずれの余裕
度が増し、しかも第２の絶縁膜１０は層間絶縁膜として
の信頼性が確保できる。また、上記理由によりスルーホ
ール形成用マスクパターンは第２の絶縁膜上をオーバー
ラップするように金属プラグ１１（２３，２４）の幅
（図１でのA-A'方向の幅）よりも大きく形成してもよ
い。
としてSiN膜１２を形成する。そして、層間絶縁膜とし
て、低誘電率のプラズマCVD膜１３を形成する。このプ
ラズマCVD膜の厚さは寄生容量を考慮して設定される。
続いて、第３の絶縁膜１３にスルーホール２５をスルー
ホール形成用マスクパターンを用いた周知のホトリゾグ
ラフィ技術により形成する。スルーホール２５形成の段
階では、プラズマCVD膜１３がエッチされ、SiN膜１２が
エッチングがほとんどされない条件で行われる。すなわ
ち、SiN膜１２はエッチストッパとしての役割をはた
す。そして、同一のスルーホール形成用マスクパターン
を用いたSiN膜１２のエッチングの段階では、SiN膜１２
がエッチされ、プラズマCVD膜１３がエッチングされな
い条件で行われる。このため、たとえ、スルーホール形
成用マスクパターンがマスク合わせずれにより第２の絶
縁膜１０上に位置されたとしても第２の絶縁膜（特に、
上層としてのプラズマCVD膜）１０へのオーバーエッチ
ングは避けられる。それゆえ、マスク合わせずれの余裕
度が増し、しかも第２の絶縁膜１０は層間絶縁膜として
の信頼性が確保できる。また、上記理由によりスルーホ
ール形成用マスクパターンは第２の絶縁膜上をオーバー
ラップするように金属プラグ１１（２３，２４）の幅
（図１でのA-A'方向の幅）よりも大きく形成してもよ
い。
【００９５】続いて、第３の絶縁膜１３上にスルーホー
ル２５を通して金属プラグ１１に接続される第２の配線
層１４（２６A,２６B）を周知のホトリゾグラフィ技術
により形成する。第２の配線１４は金属プラグと同様の
低抵抗配線材料、たとえばTiN,Ti,W,WNが選択される。
なお、TiNは単層としては用いられず、W,WNそれぞれと
積層膜を構成される。また、第２の配線１４は、銅系の
材料が適用される。銅系配線の場合、アルミニュウム系
配線に比べて、比抵抗が小さく、エレクトロマイグレー
ション(electromigration）耐性が強く、そして微細パ
ターンでの許容電流密度も大きく採れる効果を奏する。
ル２５を通して金属プラグ１１に接続される第２の配線
層１４（２６A,２６B）を周知のホトリゾグラフィ技術
により形成する。第２の配線１４は金属プラグと同様の
低抵抗配線材料、たとえばTiN,Ti,W,WNが選択される。
なお、TiNは単層としては用いられず、W,WNそれぞれと
積層膜を構成される。また、第２の配線１４は、銅系の
材料が適用される。銅系配線の場合、アルミニュウム系
配線に比べて、比抵抗が小さく、エレクトロマイグレー
ション(electromigration）耐性が強く、そして微細パ
ターンでの許容電流密度も大きく採れる効果を奏する。
【００９６】＜実施の形態４＞本発明の他の実施の形態
を図８および図９を参照して説明する。図８はＬＤＤ型
ＭＯＳＦＥＴの平面図である。そして、図９は図８の示
したＭＯＳＦＥＴのＣ-Ｃ’切断断面図を示す。
を図８および図９を参照して説明する。図８はＬＤＤ型
ＭＯＳＦＥＴの平面図である。そして、図９は図８の示
したＭＯＳＦＥＴのＣ-Ｃ’切断断面図を示す。
【００９７】まず、図８を参照してＭＯＳＦＥＴの構造
を説明する。本実施の形態のＭＯＳＦＥＴは、Ｐ型シリ
コン基板（またはＰ型ウエル）８１、フィールド絶縁膜
（素子分離用第１の絶縁膜）８２、ゲート酸化膜８３、
多結晶シリコンゲート電極８４、金属シリサイドゲート
電極８５、シリコン窒化膜８６、ソースおよびドレイン
領域（Ｎ型領域）８７、窒化シリコン膜（サイドウオー
ル）８８、窒化シリコン膜８９、平坦化されたシリコン
酸化膜（第２の絶縁膜）９０、金属プラグ電極９１、配
線層９４よりなる。ソースおよびドレイン領域８７のそ
れぞれは、ゲート電極（８４，８５）およびフィールド
絶縁膜８２に整合(alignment)された、浅く、低濃度を
有する第１領域と、サイドウオール８８に整合された、
深く、高濃度を有する第２領域とから成る。すなわち、
それらの領域８７はショートチャネル効果を低減するＬ
ＤＤ構造が適用されている。金属プラグ９１は上記第２
領域に接続されている。
を説明する。本実施の形態のＭＯＳＦＥＴは、Ｐ型シリ
コン基板（またはＰ型ウエル）８１、フィールド絶縁膜
（素子分離用第１の絶縁膜）８２、ゲート酸化膜８３、
多結晶シリコンゲート電極８４、金属シリサイドゲート
電極８５、シリコン窒化膜８６、ソースおよびドレイン
領域（Ｎ型領域）８７、窒化シリコン膜（サイドウオー
ル）８８、窒化シリコン膜８９、平坦化されたシリコン
酸化膜（第２の絶縁膜）９０、金属プラグ電極９１、配
線層９４よりなる。ソースおよびドレイン領域８７のそ
れぞれは、ゲート電極（８４，８５）およびフィールド
絶縁膜８２に整合(alignment)された、浅く、低濃度を
有する第１領域と、サイドウオール８８に整合された、
深く、高濃度を有する第２領域とから成る。すなわち、
それらの領域８７はショートチャネル効果を低減するＬ
ＤＤ構造が適用されている。金属プラグ９１は上記第２
領域に接続されている。
【００９８】本実施の形態の特徴を以下に詳しく述べ
る。
る。
【００９９】前記実施の形態１（図１）の場合、コンタ
クト開口部の面積が半導体領域（ソースおよびドレイン
領域）７と金属プラグ１１とのコンタクト面積よりも広
い。一方、本実施例では、コンタクト開口部の面積がソ
ースおよびドレイン領域８７の面積（第１領域の表面
積）より狭い。すなわち、ソースおよびドレイン領域８
７の全域は金属プラグ電極９１により覆い尽くされてい
ない。しかしながら、図８に示したように、ゲート電極
方向のプラグ電極９１の幅Ｗｐを、図１に示した実施例
と同様に、ゲート電極方向の活性領域の幅（以下ゲート
幅）Ｗｇよりも広い。このため、プラグ電極１１の抵抗
を下げることができる。また、ゲート幅全体に均一なチ
ャネル電流がソース・ドレイン間に流れる。そして、Ｌ
ＤＤ構造によりＭＯＳＦＥＴのショートチャネル効果を
抑制できる。よって、ＭＯＳＦＥＴの高性能化を実現で
きる。
クト開口部の面積が半導体領域（ソースおよびドレイン
領域）７と金属プラグ１１とのコンタクト面積よりも広
い。一方、本実施例では、コンタクト開口部の面積がソ
ースおよびドレイン領域８７の面積（第１領域の表面
積）より狭い。すなわち、ソースおよびドレイン領域８
７の全域は金属プラグ電極９１により覆い尽くされてい
ない。しかしながら、図８に示したように、ゲート電極
方向のプラグ電極９１の幅Ｗｐを、図１に示した実施例
と同様に、ゲート電極方向の活性領域の幅（以下ゲート
幅）Ｗｇよりも広い。このため、プラグ電極１１の抵抗
を下げることができる。また、ゲート幅全体に均一なチ
ャネル電流がソース・ドレイン間に流れる。そして、Ｌ
ＤＤ構造によりＭＯＳＦＥＴのショートチャネル効果を
抑制できる。よって、ＭＯＳＦＥＴの高性能化を実現で
きる。
【０１００】＜実施の形態５＞図１０は本発明の他の実
施の形態、特にＳＯＩ（シリコン・オン・インシュレー
タ：Silicon On Insulator）基板にＭＯＳＦＥＴを形成
した電子装置を示す。
施の形態、特にＳＯＩ（シリコン・オン・インシュレー
タ：Silicon On Insulator）基板にＭＯＳＦＥＴを形成
した電子装置を示す。
【０１０１】本実施の形態のＭＯＳＦＥＴは、ＳＯＩ層
１８１、シリコン酸化膜基板１８２、ゲート酸化膜１８
３、金属ゲート電極１８５、窒化シリコン膜１８６、ソ
ースおよびドレイン領域１８７、窒化シリコン膜１８
８、平坦化されたシリコン酸化膜１９０、金属プラグ１
９１、配線層１９４よりなる。本実施例でも、ゲート電
極方向の金属プラグ１９１の幅は、前記実施の形態４と
同様に、ゲート幅よりも広くしてあり、コンタクト抵抗
の低減を図っている。さらに、本実施例は、ＳＯＩ構造
のＭＯＳＦＥＴであるので、ソースおよびドレイン寄生
容量の低減が図れる。したがって、本実施例によれば、
より一層の高集積化および高速化が図れる。ＳＯＩ基板
はＩＣカードのような電子装置として用いられる。
１８１、シリコン酸化膜基板１８２、ゲート酸化膜１８
３、金属ゲート電極１８５、窒化シリコン膜１８６、ソ
ースおよびドレイン領域１８７、窒化シリコン膜１８
８、平坦化されたシリコン酸化膜１９０、金属プラグ１
９１、配線層１９４よりなる。本実施例でも、ゲート電
極方向の金属プラグ１９１の幅は、前記実施の形態４と
同様に、ゲート幅よりも広くしてあり、コンタクト抵抗
の低減を図っている。さらに、本実施例は、ＳＯＩ構造
のＭＯＳＦＥＴであるので、ソースおよびドレイン寄生
容量の低減が図れる。したがって、本実施例によれば、
より一層の高集積化および高速化が図れる。ＳＯＩ基板
はＩＣカードのような電子装置として用いられる。
【０１０２】＜実施の形態６＞本発明の実施の形態６と
してスタティックメモリとCMOS論理回路が一つの半導体
基板に組み込まれた半導体集積回路装置を図１１乃至図
１３を参照して説明する。図１１はCMOS論理回路部の平
面パターンの一例を示す。そして、図１３はCMOSで構成
されたSRAMセル部の平面パターンを示す。実際の半導体
集積回路装置の中には図１１に示したCMOS論理回路およ
び図１３に示したSRAMセルをそれぞれ基本として複数存
在する。
してスタティックメモリとCMOS論理回路が一つの半導体
基板に組み込まれた半導体集積回路装置を図１１乃至図
１３を参照して説明する。図１１はCMOS論理回路部の平
面パターンの一例を示す。そして、図１３はCMOSで構成
されたSRAMセル部の平面パターンを示す。実際の半導体
集積回路装置の中には図１１に示したCMOS論理回路およ
び図１３に示したSRAMセルをそれぞれ基本として複数存
在する。
【０１０３】図１１に示したCMOS論理回路部は、図１２
に示した２入力NAND基本回路を構成する。
に示した２入力NAND基本回路を構成する。
【０１０４】図１１において、半導体基板主面に互いに
近接してＰ型活性領域（例えばＰウエル）１０１および
Ｎ型活性領域（例えばＮウエル）１０４が配置されてい
る。Ｐ型活性領域１０１を横切るようにゲート電極１０
２が並列配置されている。論理回路部の高速化を実現す
るために、コンタクト用開口部１０３がソースおよびド
レイン領域主面の全域を露出するように形成され、その
コンタクト用開口部（および配線溝）１０３に金属プラ
グが埋め込まれている。Ｎ型活性領域１０４を横切るよ
うにゲート電極１０５が並列配置されている。ゲート電
極１０５はゲート電極１０２と一体形成されている。コ
ンタクト用開口部１０６がソースおよびドレイン領域主
面のほぼ全域を露出するように形成され、そのコンタク
ト用開口部１０３に金属プラグが埋め込まれている。
近接してＰ型活性領域（例えばＰウエル）１０１および
Ｎ型活性領域（例えばＮウエル）１０４が配置されてい
る。Ｐ型活性領域１０１を横切るようにゲート電極１０
２が並列配置されている。論理回路部の高速化を実現す
るために、コンタクト用開口部１０３がソースおよびド
レイン領域主面の全域を露出するように形成され、その
コンタクト用開口部（および配線溝）１０３に金属プラ
グが埋め込まれている。Ｎ型活性領域１０４を横切るよ
うにゲート電極１０５が並列配置されている。ゲート電
極１０５はゲート電極１０２と一体形成されている。コ
ンタクト用開口部１０６がソースおよびドレイン領域主
面のほぼ全域を露出するように形成され、そのコンタク
ト用開口部１０３に金属プラグが埋め込まれている。
【０１０５】Ｐ型活性領域１０１内に位置したゲート電
極１０２間のコンタクト用開口部１０３とＮ型活性領域
１０４内に位置した一方のコンタクト用開口部１０６と
は、フィールド絶縁膜上に延びた配線溝１０３Aととも
に連続的に形成されている。そして、コンタクト用開口
部１０３、１０６および配線溝１０３A内に埋め込まれ
た金属プラグ（配線）によって近接する活性領域間のロ
ーカル配線を実現している。
極１０２間のコンタクト用開口部１０３とＮ型活性領域
１０４内に位置した一方のコンタクト用開口部１０６と
は、フィールド絶縁膜上に延びた配線溝１０３Aととも
に連続的に形成されている。そして、コンタクト用開口
部１０３、１０６および配線溝１０３A内に埋め込まれ
た金属プラグ（配線）によって近接する活性領域間のロ
ーカル配線を実現している。
【０１０６】本実施の形態では、ソースおよびドレイン
領域の接合深さが３０nm以下（具体的には１０nm〜３０
nmの接合深さ）である。になるとサリサイド形成では、
サイズ効果と呼ばれる、したがって、本実施の形態で
は、サリサイド、すなわちソースおよびドレイン領域表
面にシリサイド反応を行うことなく金属プラグがコンタ
クトされたＮＡＮＤ回路（ＣＭＯＳ論理集積回路）を構
成する。
領域の接合深さが３０nm以下（具体的には１０nm〜３０
nmの接合深さ）である。になるとサリサイド形成では、
サイズ効果と呼ばれる、したがって、本実施の形態で
は、サリサイド、すなわちソースおよびドレイン領域表
面にシリサイド反応を行うことなく金属プラグがコンタ
クトされたＮＡＮＤ回路（ＣＭＯＳ論理集積回路）を構
成する。
【０１０７】次に、図１３に示したSRAMセルレイアウト
について説明する。SRAMセルは、図３６に示したよう
に、負荷ＰＭＯＳQr1,Qr2、駆動ＮＭＯＳQd1,Qd2および
転送ＮＭＯＳQt1,Qt2によりフリップフロップ回路を基
本構成とした６ＭＯＳ型セルである。
について説明する。SRAMセルは、図３６に示したよう
に、負荷ＰＭＯＳQr1,Qr2、駆動ＮＭＯＳQd1,Qd2および
転送ＮＭＯＳQt1,Qt2によりフリップフロップ回路を基
本構成とした６ＭＯＳ型セルである。
【０１０８】図１３において、半導体本体１主面には選
択的にＮ型ウエルNWおよびＰ型ウエルPWが選択的に形成
されている。Ｎ型ウエルNW主面には素子分離領域（フィ
ールド絶縁膜）により第１および第２活性領域107-1,10
7-2が区画されている。また、Ｐ型ウエルPW主面には素
子分離領域により第３および第４活性領域107-3,107-4
が区画されている。第１活性領域107-1内に第１ゲート
配線１０８とソースおよびドレイン領域とから成る第１
負荷ＰＭＯＳQr1が配置されている。第２活性領域107-2
内に第２ゲート配線１０８とソースおよびドレイン領域
とから成る第２負荷ＰＭＯＳQr2が配置されている。第
３活性領域107-3内に第１ゲート配線１０８とソースお
よびドレイン領域とから成る第１駆動ＮＭＯＳQd1が配
置されている。
択的にＮ型ウエルNWおよびＰ型ウエルPWが選択的に形成
されている。Ｎ型ウエルNW主面には素子分離領域（フィ
ールド絶縁膜）により第１および第２活性領域107-1,10
7-2が区画されている。また、Ｐ型ウエルPW主面には素
子分離領域により第３および第４活性領域107-3,107-4
が区画されている。第１活性領域107-1内に第１ゲート
配線１０８とソースおよびドレイン領域とから成る第１
負荷ＰＭＯＳQr1が配置されている。第２活性領域107-2
内に第２ゲート配線１０８とソースおよびドレイン領域
とから成る第２負荷ＰＭＯＳQr2が配置されている。第
３活性領域107-3内に第１ゲート配線１０８とソースお
よびドレイン領域とから成る第１駆動ＮＭＯＳQd1が配
置されている。
【０１０９】第３活性領域107-3内に第３ゲート配線１
０８とソースおよびドレイン領域とから成る第１転送Ｎ
ＭＯＳQt1が配置されている。図１１に示すように、Qt1
のソースおよびドレイン領域の一方はQd1のソースおよ
びドレイン領域の一方と互いに共通領域を成す。
０８とソースおよびドレイン領域とから成る第１転送Ｎ
ＭＯＳQt1が配置されている。図１１に示すように、Qt1
のソースおよびドレイン領域の一方はQd1のソースおよ
びドレイン領域の一方と互いに共通領域を成す。
【０１１０】また、第４活性領域107-4内に第２ゲート
配線１０８とソースおよびドレイン領域とから成る第２
駆動ＮＭＯＳQd2が配置されている。第４活性領域107-4
内に第３ゲート配線１０８とソースおよびドレイン領域
とから成る第２転送ＮＭＯＳQt2が配置されている。そ
して、図１３に示すように、Qt2のソースおよびドレイ
ン領域の一方はQd2のソースおよびドレイン領域の一方
と互いに共通領域を成す。
配線１０８とソースおよびドレイン領域とから成る第２
駆動ＮＭＯＳQd2が配置されている。第４活性領域107-4
内に第３ゲート配線１０８とソースおよびドレイン領域
とから成る第２転送ＮＭＯＳQt2が配置されている。そ
して、図１３に示すように、Qt2のソースおよびドレイ
ン領域の一方はQd2のソースおよびドレイン領域の一方
と互いに共通領域を成す。
【０１１１】図１３には示されていないが、上記のよう
にＭＯＳが形成された第１、第２、第３および第４活性
領域107-1,107-2,107-3,107-4上は、主面が平坦化され
た絶縁膜で覆われている。
にＭＯＳが形成された第１、第２、第３および第４活性
領域107-1,107-2,107-3,107-4上は、主面が平坦化され
た絶縁膜で覆われている。
【０１１２】そして、図１３に示すように、コンタクト
抵抗を充分低減させ、かつ電流密度を低減させるため
に、各ＭＯＳのソースおよびドレイン領域上には、上記
絶縁膜上にＭＯＳのゲート幅寸法よりも大きい辺を有す
るコンタクト用開口１０９が設けられている。すなわ
ち、Qr1 Qr2のそれぞれのソースおよびドレイン領域主
面全域に位置して上記絶縁膜にコンタクト用開口１０９
が設けられている。また、Qd1およびQt1の共通領域以外
のソースまたはドレイン領域主面全域に位置して上記絶
縁膜にコンタクト用開口１０９が設けられている。ま
た、Qd1およびQt1の共通領域主面に位置して上記絶縁膜
にコンタクト用開口１０９が設けられている。この共通
領域主面上のコンタクト用開口１０９は、図１３に示す
ように、フィールド絶縁膜上に延びるローカル配線用溝
（第１配線溝）とともにQr1の一方のコンタクト用開口
１０９と連続して形成されている。そして、上記ローカ
ル配線用溝内において、Qr2とQd2の共通ゲート電極の一
部がフィールド絶縁膜上で露出している。
抵抗を充分低減させ、かつ電流密度を低減させるため
に、各ＭＯＳのソースおよびドレイン領域上には、上記
絶縁膜上にＭＯＳのゲート幅寸法よりも大きい辺を有す
るコンタクト用開口１０９が設けられている。すなわ
ち、Qr1 Qr2のそれぞれのソースおよびドレイン領域主
面全域に位置して上記絶縁膜にコンタクト用開口１０９
が設けられている。また、Qd1およびQt1の共通領域以外
のソースまたはドレイン領域主面全域に位置して上記絶
縁膜にコンタクト用開口１０９が設けられている。ま
た、Qd1およびQt1の共通領域主面に位置して上記絶縁膜
にコンタクト用開口１０９が設けられている。この共通
領域主面上のコンタクト用開口１０９は、図１３に示す
ように、フィールド絶縁膜上に延びるローカル配線用溝
（第１配線溝）とともにQr1の一方のコンタクト用開口
１０９と連続して形成されている。そして、上記ローカ
ル配線用溝内において、Qr2とQd2の共通ゲート電極の一
部がフィールド絶縁膜上で露出している。
【０１１３】同様に、Qd2およびQt2の共通領域以外のソ
ースまたはドレイン領域主面全域に位置して上記絶縁膜
に設けられたコンタクト用開口１０９が設けられてい
る。また、Qd2およびQt2の共通領域主面に位置して上記
絶縁膜にコンタクト用開口１０９が設けられている。こ
の共通領域主面上のコンタクト用開口１０９は、フィー
ルド絶縁膜上に延びるローカル配線用溝（第２配線溝）
とともにQr2の一方のコンタクト用開口１０９と連続し
て形成されている。そして、上記ローカル配線用溝内に
おいて、Qr1とQd1の共通ゲート電極の一部がフィールド
絶縁膜上で露出している。
ースまたはドレイン領域主面全域に位置して上記絶縁膜
に設けられたコンタクト用開口１０９が設けられてい
る。また、Qd2およびQt2の共通領域主面に位置して上記
絶縁膜にコンタクト用開口１０９が設けられている。こ
の共通領域主面上のコンタクト用開口１０９は、フィー
ルド絶縁膜上に延びるローカル配線用溝（第２配線溝）
とともにQr2の一方のコンタクト用開口１０９と連続し
て形成されている。そして、上記ローカル配線用溝内に
おいて、Qr1とQd1の共通ゲート電極の一部がフィールド
絶縁膜上で露出している。
【０１１４】それぞれのコンタクト用開口１０９そして
互いに平行に配置されたローカル配線用溝（第１配線
溝、第２配線溝）内には、金属プラグが埋め込まれてい
る。特に、上記ローカル配線用溝（第１配線溝、第２配
線溝）内に埋め込まれた金属プラグは、ソースまたはド
レイン領域上のコンタクト用開口１０９に埋め込まれた
金属プラグと一体の埋め込み配線（第１配線、第２配
線）として、Qr1,Qt1（Qr2,Qt2）の領域間を電気的に接
続する。また、上記ローカル配線用溝（第１配線溝、第
２配線溝）内でそれぞれ露出した共通のゲート電極の一
部は、上記第１配線、第２配線により電気的接続され
る。
互いに平行に配置されたローカル配線用溝（第１配線
溝、第２配線溝）内には、金属プラグが埋め込まれてい
る。特に、上記ローカル配線用溝（第１配線溝、第２配
線溝）内に埋め込まれた金属プラグは、ソースまたはド
レイン領域上のコンタクト用開口１０９に埋め込まれた
金属プラグと一体の埋め込み配線（第１配線、第２配
線）として、Qr1,Qt1（Qr2,Qt2）の領域間を電気的に接
続する。また、上記ローカル配線用溝（第１配線溝、第
２配線溝）内でそれぞれ露出した共通のゲート電極の一
部は、上記第１配線、第２配線により電気的接続され
る。
【０１１５】そしてさらに、図には示されていないが、
層間絶縁膜として第３の絶縁膜を介して、複数の上層配
線（一対のビット線、Ｖss線、Ｖcc線）が形成されてい
る。この上層配線は第３の絶縁膜の所定箇所に開口され
たスルーホールを介して金属プラグに接続されている。
層間絶縁膜として第３の絶縁膜を介して、複数の上層配
線（一対のビット線、Ｖss線、Ｖcc線）が形成されてい
る。この上層配線は第３の絶縁膜の所定箇所に開口され
たスルーホールを介して金属プラグに接続されている。
【０１１６】本実施の形態によれば、図１１に示したＣ
ＭＯＳで構成された２入力NAND回路を単位ブロックと
し、この単位ブロックが一つの半導体本体主面に複数配
置され、 ＣＭＯＳ論理集積回路を構成する。また、図
１３に示したSRAMセルを単位セルとし、この単位セルが
上記一つの半導体本体主面に複数配置され、メモリアレ
イ(memory array)を構成する。したがって、高集積で、
高速動作可能なスタティックメモリおよび論理演算回路
が内蔵された半導体集積回路装置が達成できる。
ＭＯＳで構成された２入力NAND回路を単位ブロックと
し、この単位ブロックが一つの半導体本体主面に複数配
置され、 ＣＭＯＳ論理集積回路を構成する。また、図
１３に示したSRAMセルを単位セルとし、この単位セルが
上記一つの半導体本体主面に複数配置され、メモリアレ
イ(memory array)を構成する。したがって、高集積で、
高速動作可能なスタティックメモリおよび論理演算回路
が内蔵された半導体集積回路装置が達成できる。
【０１１７】＜実施の形態７＞ダイナミックメモリ回路
とＣＭＯＳ論理回路とが一つの半導体本体に内蔵する半
導体集積回路装置を図１４を参照して説明する。 メモ
リセルの周辺回路であるＣＭＯＳ論理回路は、例えば、
前記実施の形態１で説明したＭＯＳＦＥＴ、または前記
実施の形態５で説明した２入力NAND回路で構成される。
したがって、本実施例では ＣＭＯＳ論理回路の構成に
ついての説明は省略する。図１４はダイナミックメモリ
のセルの断面構造を示す。ダイナミックメモリの代表的
なセルは、一つのスイッチ用ＮＭＯＳと情報蓄積のため
の容量とが直列接続されている。図１４に示したセル
は、COB(Capacitor On Bit)構造で高密度そして蓄積容
量の増大を図っている。
とＣＭＯＳ論理回路とが一つの半導体本体に内蔵する半
導体集積回路装置を図１４を参照して説明する。 メモ
リセルの周辺回路であるＣＭＯＳ論理回路は、例えば、
前記実施の形態１で説明したＭＯＳＦＥＴ、または前記
実施の形態５で説明した２入力NAND回路で構成される。
したがって、本実施例では ＣＭＯＳ論理回路の構成に
ついての説明は省略する。図１４はダイナミックメモリ
のセルの断面構造を示す。ダイナミックメモリの代表的
なセルは、一つのスイッチ用ＮＭＯＳと情報蓄積のため
の容量とが直列接続されている。図１４に示したセル
は、COB(Capacitor On Bit)構造で高密度そして蓄積容
量の増大を図っている。
【０１１８】図１４において、シリコン半導体基板１２
１主面には、第１導電型の活性領域（Ｐウエル領域）を
区画するように素子分離用第１の絶縁膜（フィールド絶
縁膜）１２２が選択的に設けられている。活性領域には
スイッチ用ＮＭＯＳQs1,Qs2が形成されている。Qs1,Qs2
のゲート電極は、ゲート絶縁膜１２３を介してＰウエル
領域表面に形成された多結晶シリコン膜１２４と高融点
金属の金属ゲート膜１２５との積層ゲートで構成され、
低抵抗化を図っている。金属ゲート１２５は、例えばTi
N膜から成るバリア層とそのバリア層上に形成されたW膜
とで構成されている。金属ゲート１２５表面にはキャッ
プ層１２６が形成されている。
１主面には、第１導電型の活性領域（Ｐウエル領域）を
区画するように素子分離用第１の絶縁膜（フィールド絶
縁膜）１２２が選択的に設けられている。活性領域には
スイッチ用ＮＭＯＳQs1,Qs2が形成されている。Qs1,Qs2
のゲート電極は、ゲート絶縁膜１２３を介してＰウエル
領域表面に形成された多結晶シリコン膜１２４と高融点
金属の金属ゲート膜１２５との積層ゲートで構成され、
低抵抗化を図っている。金属ゲート１２５は、例えばTi
N膜から成るバリア層とそのバリア層上に形成されたW膜
とで構成されている。金属ゲート１２５表面にはキャッ
プ層１２６が形成されている。
【０１１９】Ｐウエル領域内には第１導電型とは反対の
第２導電型（Ｎ型）ソースおよびドレイン領域（第１お
よび第２領域）１２７がゲート電極に対し、自己整合形
成されている。
第２導電型（Ｎ型）ソースおよびドレイン領域（第１お
よび第２領域）１２７がゲート電極に対し、自己整合形
成されている。
【０１２０】素子分離用第１の絶縁膜および活性領域
は、自己整合コンタクト開口を有する窒化シリコン膜１
３０と平坦化された第２の絶縁膜１３０とから成る層間
絶縁膜で覆われている。第２の絶縁膜１３０の具体的な
膜材料は、実施の形態１で述べた第２の絶縁膜１０と同
様に主面が平坦化された積層構造膜から成る。
は、自己整合コンタクト開口を有する窒化シリコン膜１
３０と平坦化された第２の絶縁膜１３０とから成る層間
絶縁膜で覆われている。第２の絶縁膜１３０の具体的な
膜材料は、実施の形態１で述べた第２の絶縁膜１０と同
様に主面が平坦化された積層構造膜から成る。
【０１２１】中央に位置した第１領域１２７の主面上に
おいて層間絶縁膜に設けられたビット線コンタクト用開
口部（第１コンタクト開口部）が形成されている。ま
た、そのビット線コンタクト用開口部の両側には、一対
の第２領域１２７の主面上において層間絶縁膜に設けら
れた一対の蓄積電極コンタクト用開口部（第２コンタク
ト開口部）が形成されている。第１および第２コンタク
ト開口部内にはそれぞれ導体層（すなわち、金属プラ
グ）が埋め込まれている。以下、第１コンタクト開口部
内の金属プラグをビット線用金属プラグと呼ぶ。また、
第２コンタクト開口部内の金属プラグを蓄積電極用金属
プラグと呼ぶ。これらビット線用金属プラグおよび蓄積
電極用金属プラグの主面は活性領域上に位置されたゲー
ト電極主面よりも上部に位置して、第２の絶縁膜１３０
の主面とほぼ同一レベルにある。
おいて層間絶縁膜に設けられたビット線コンタクト用開
口部（第１コンタクト開口部）が形成されている。ま
た、そのビット線コンタクト用開口部の両側には、一対
の第２領域１２７の主面上において層間絶縁膜に設けら
れた一対の蓄積電極コンタクト用開口部（第２コンタク
ト開口部）が形成されている。第１および第２コンタク
ト開口部内にはそれぞれ導体層（すなわち、金属プラ
グ）が埋め込まれている。以下、第１コンタクト開口部
内の金属プラグをビット線用金属プラグと呼ぶ。また、
第２コンタクト開口部内の金属プラグを蓄積電極用金属
プラグと呼ぶ。これらビット線用金属プラグおよび蓄積
電極用金属プラグの主面は活性領域上に位置されたゲー
ト電極主面よりも上部に位置して、第２の絶縁膜１３０
の主面とほぼ同一レベルにある。
【０１２２】第２の絶縁膜１３０上には、実施の形態３
で述べたSiN層１２と同様に、層間絶縁膜として、ま
た、エッチングストッパとしての役目をはたすSiN層１
３２が形成されている。そして、SiN層１３２上にはス
ルーホールを通してビット線用金属プラグに接続されて
ビット線１３５が形成されている。ビット線１３５を覆
うように層間絶縁膜として第３の絶縁膜１３３が形成さ
れている。第３の絶縁膜１３３は、SiN層１３２とエッ
チングレートの異なる絶縁膜、例えば、プラズマSiO2膜
より成る。
で述べたSiN層１２と同様に、層間絶縁膜として、ま
た、エッチングストッパとしての役目をはたすSiN層１
３２が形成されている。そして、SiN層１３２上にはス
ルーホールを通してビット線用金属プラグに接続されて
ビット線１３５が形成されている。ビット線１３５を覆
うように層間絶縁膜として第３の絶縁膜１３３が形成さ
れている。第３の絶縁膜１３３は、SiN層１３２とエッ
チングレートの異なる絶縁膜、例えば、プラズマSiO2膜
より成る。
【０１２３】そしてさらに、第３の絶縁膜１３３上には
蓄積電極の側部を支持するための第４の絶縁膜１３６が
形成されている。すなわち、第４の絶縁膜１３６に開口
が設けられている。
蓄積電極の側部を支持するための第４の絶縁膜１３６が
形成されている。すなわち、第４の絶縁膜１３６に開口
が設けられている。
【０１２４】第３の絶縁膜１３３には蓄積電極用金属プ
ラグの主面を露出するスルーホールが設けられている。
そして、クラウン型の蓄積電極１３４は、第４の絶縁膜
１３６の開口内に沿って形成され、第３の絶縁膜１３３
およびSiN層（エッチストッパ）１３２スルーホールを
介して蓄積電極１３４が接続されている。蓄積電極１３
４は、表面が凹凸にされた多結晶シリコンが適用され
る。しかし、多結晶シリコンは固有抵抗が高い。また、
多結晶シリコンの表面は酸化されて誘電体層の実効誘電
率が低下し、また、実効膜厚が厚くなり蓄積容量の低下
を招く。したがって、望ましくは多結晶シリコンよりも
低い固有抵抗を有し、そして表面が酸化されても導電性
を有する金属材料、例えばルテニュウム（Ru)が選ばれ
る。蓄積電極１３４表面には誘電体膜１３６、例えばSi
O2よりも高誘電率のTa2O5が被覆されている。そして、
誘電体膜１３６の表面にはプレート電極１３８、例えば
TiNより成る導体層が形成されている。すなわち、蓄積
電極１３４、誘電体膜１３６およびプレート電極１３８
から成るクラウン型の積層キャパシタが第４の絶縁膜１
３６の開口内に形成されている。
ラグの主面を露出するスルーホールが設けられている。
そして、クラウン型の蓄積電極１３４は、第４の絶縁膜
１３６の開口内に沿って形成され、第３の絶縁膜１３３
およびSiN層（エッチストッパ）１３２スルーホールを
介して蓄積電極１３４が接続されている。蓄積電極１３
４は、表面が凹凸にされた多結晶シリコンが適用され
る。しかし、多結晶シリコンは固有抵抗が高い。また、
多結晶シリコンの表面は酸化されて誘電体層の実効誘電
率が低下し、また、実効膜厚が厚くなり蓄積容量の低下
を招く。したがって、望ましくは多結晶シリコンよりも
低い固有抵抗を有し、そして表面が酸化されても導電性
を有する金属材料、例えばルテニュウム（Ru)が選ばれ
る。蓄積電極１３４表面には誘電体膜１３６、例えばSi
O2よりも高誘電率のTa2O5が被覆されている。そして、
誘電体膜１３６の表面にはプレート電極１３８、例えば
TiNより成る導体層が形成されている。すなわち、蓄積
電極１３４、誘電体膜１３６およびプレート電極１３８
から成るクラウン型の積層キャパシタが第４の絶縁膜１
３６の開口内に形成されている。
【０１２５】本実施の形態によれば、ソースおよびドレ
イン領域のコンタクト部が低抵抗化されたメモリセル構
造が得られる。したがって、一つの積層キャパシタと一
つの絶縁ゲート電界効果トランジスタとから成る単位メ
モリセルの集合で構成されるＤＲＡＭの高速化、高密度
実装が実現できる。
イン領域のコンタクト部が低抵抗化されたメモリセル構
造が得られる。したがって、一つの積層キャパシタと一
つの絶縁ゲート電界効果トランジスタとから成る単位メ
モリセルの集合で構成されるＤＲＡＭの高速化、高密度
実装が実現できる。
【０１２６】本実施の形態のＤＲＡＭ（メモリセル
部）、論理回路部およびメモリセル周辺回路部が一つの
半導体本体に形成された半導体集積回路装置（ ＤＲＡ
Ｍ混裁ロジックIC)の場合、論理回路部およびメモリセ
ル周辺回路部を構成するＭＯＳＦＥＴのそれぞれは、ソ
ースおよびドレイン領域に対して接続された金属プラグ
を有する。この金属プラグは、メモリセル部の金属プラ
グと同様に、TiN,Ti,W,WNから選択された耐熱性を有す
る金属から成る。
部）、論理回路部およびメモリセル周辺回路部が一つの
半導体本体に形成された半導体集積回路装置（ ＤＲＡ
Ｍ混裁ロジックIC)の場合、論理回路部およびメモリセ
ル周辺回路部を構成するＭＯＳＦＥＴのそれぞれは、ソ
ースおよびドレイン領域に対して接続された金属プラグ
を有する。この金属プラグは、メモリセル部の金属プラ
グと同様に、TiN,Ti,W,WNから選択された耐熱性を有す
る金属から成る。
【０１２７】本実施の形態によれば、高速ＣＭＯＳ論理
回路と大容量ダイナミックメモリ回路が混載する ＤＲ
ＡＭ混裁ロジックIC が得られる。このICを応用し、動
画像を高速に処理する高速ＣＭＯＳ論理回路と、動画像
を取り込むために必要な大容量ダイナミックメモリ回路
の混載するマルチメディア向け高速画像処理用集積回路
が実現できる。
回路と大容量ダイナミックメモリ回路が混載する ＤＲ
ＡＭ混裁ロジックIC が得られる。このICを応用し、動
画像を高速に処理する高速ＣＭＯＳ論理回路と、動画像
を取り込むために必要な大容量ダイナミックメモリ回路
の混載するマルチメディア向け高速画像処理用集積回路
が実現できる。
【０１２８】また、本実施の形態によれば、メモリ周辺
回路部は図１に示したようなＭＯＳＦＥＴで構成された
高速ＣＭＯＳ回路により形成される。このことにより、
高速で、大容量のダイナミックメモリ集積回路を実現す
ることもできる。さらに、この集積回路を通信システム
に応用することにより、低消費電力メモリを搭載した通
信用高周波集積回路を実現することもできる。
回路部は図１に示したようなＭＯＳＦＥＴで構成された
高速ＣＭＯＳ回路により形成される。このことにより、
高速で、大容量のダイナミックメモリ集積回路を実現す
ることもできる。さらに、この集積回路を通信システム
に応用することにより、低消費電力メモリを搭載した通
信用高周波集積回路を実現することもできる。
【０１２９】なお、ビット線１３５は、埋め込み配線構
造とすることができる。すなわち、ビット線コンタクト
用開口部に連続して第２の絶縁膜１３０に配線溝を形成
し、この配線溝にビット線用金属プラグに連続した配線
が埋め込まれる。このような、ビット線構造は、第２の
絶縁膜１３０の主面とほぼ同一レベルの主面を有する平
坦なビット線構造となる。このようなビット線構造は、
特に、ビット線上に積層キャパシタが形成されるＣＯＢ
（Capacitor On Bit）構造のＤＲＡＭに有効である。す
なわち、ビット線上には平坦な層間絶縁膜を介して一部
がその積層キャパシタの蓄積電極をオーバーラップでき
る。このオーバーラップした蓄積電極は、ビット線の段
差がほとんどないため、蓄積電極の形状にばらつきが生
じない。それゆえ、セル間のキャパシタ（容量値）のば
らつき低減が図れる。したがって、高信頼度のＤＲＡＭ
が実現できる。
造とすることができる。すなわち、ビット線コンタクト
用開口部に連続して第２の絶縁膜１３０に配線溝を形成
し、この配線溝にビット線用金属プラグに連続した配線
が埋め込まれる。このような、ビット線構造は、第２の
絶縁膜１３０の主面とほぼ同一レベルの主面を有する平
坦なビット線構造となる。このようなビット線構造は、
特に、ビット線上に積層キャパシタが形成されるＣＯＢ
（Capacitor On Bit）構造のＤＲＡＭに有効である。す
なわち、ビット線上には平坦な層間絶縁膜を介して一部
がその積層キャパシタの蓄積電極をオーバーラップでき
る。このオーバーラップした蓄積電極は、ビット線の段
差がほとんどないため、蓄積電極の形状にばらつきが生
じない。それゆえ、セル間のキャパシタ（容量値）のば
らつき低減が図れる。したがって、高信頼度のＤＲＡＭ
が実現できる。
【０１３０】積層キャパシタの誘電体材料は、チタン酸
バリウム・ストロンチウム:（Ba,Sr)TiO3のような高誘
電体材料（比誘電率；２５０〜５００）や、ジルコン酸
チタン酸鉛：Pb(Zr,Ti)O3のような強誘電体材料（比誘
電率；８００〜３０００）を用いることも可能である。
本実施例のような金属プラグ（および埋め込みビット配
線）構造と上記誘電体材料の適用は、キャパシタの蓄積
電極を図１４に示したようにクラウン型にする必要もな
く、単純な積層キャパシタ構造とすることができる。
バリウム・ストロンチウム:（Ba,Sr)TiO3のような高誘
電体材料（比誘電率；２５０〜５００）や、ジルコン酸
チタン酸鉛：Pb(Zr,Ti)O3のような強誘電体材料（比誘
電率；８００〜３０００）を用いることも可能である。
本実施例のような金属プラグ（および埋め込みビット配
線）構造と上記誘電体材料の適用は、キャパシタの蓄積
電極を図１４に示したようにクラウン型にする必要もな
く、単純な積層キャパシタ構造とすることができる。
【０１３１】＜実施の形態８＞上述した第９の手段であ
る配線接続のためのプラットホームの構成を、図１５乃
至図１９を参照して説明する。
る配線接続のためのプラットホームの構成を、図１５乃
至図１９を参照して説明する。
【０１３２】図１５は標準的なＭＯＳＦＥＴのゲート
（電極）パターンと活性領域パターンを示す平面図であ
る。活性領域パターン１２０は素子分離領域により区画
されている。そして、ゲートパターン５００は活性領域
パターン１２０を横切るように配置されている。図中、
ハッチングで示してある部分はゲート電極と活性領域と
が重なったチャネル領域である。活性領域内には、この
チャネル領域を挟むようにソースおよびドレイン領域が
配置される。
（電極）パターンと活性領域パターンを示す平面図であ
る。活性領域パターン１２０は素子分離領域により区画
されている。そして、ゲートパターン５００は活性領域
パターン１２０を横切るように配置されている。図中、
ハッチングで示してある部分はゲート電極と活性領域と
が重なったチャネル領域である。活性領域内には、この
チャネル領域を挟むようにソースおよびドレイン領域が
配置される。
【０１３３】図１５に示したＭＯＳＦＥＴ上には図１６
に示したパターンの導体層（プラットホーム）２００，
２５０が同一のレベル（高さ）に配置されている。プラ
ットホームのレイアウト設計は、活性領域１２０パター
ンよりゲートパターン５００を除くことで２００を自動
的に派生させることができる。また、ゲート上２５０パ
ターンも、ゲートパターン５００を縮小することで微細
領域を消去した後、もとの大きさに拡大することで派生
させる。
に示したパターンの導体層（プラットホーム）２００，
２５０が同一のレベル（高さ）に配置されている。プラ
ットホームのレイアウト設計は、活性領域１２０パター
ンよりゲートパターン５００を除くことで２００を自動
的に派生させることができる。また、ゲート上２５０パ
ターンも、ゲートパターン５００を縮小することで微細
領域を消去した後、もとの大きさに拡大することで派生
させる。
【０１３４】コンタクト抵抗を低減するため、プラット
ホーム２００はソースおよびドレイン領域のほぼ全域に
対し接続されている。したがって、それぞれのプラット
ホーム２００の主面の面積は、ソースおよびドレイン領
域主面の面積とほぼ等しいか、または大きい。また、他
のプラットホーム２５０はゲート電極のコンタクト部５
００aに接続されている。同様に、他のプラットホーム
２５０の主面の面積は、ゲート電極のコンタクト部５０
０aの主面の面積とほぼ等しいか、または大きい。ここ
で、「ほぼ等しい」なる規定は面積比率で８０％以上を
言う。マスクレイアウトでは同一の加工寸法で設計され
る。
ホーム２００はソースおよびドレイン領域のほぼ全域に
対し接続されている。したがって、それぞれのプラット
ホーム２００の主面の面積は、ソースおよびドレイン領
域主面の面積とほぼ等しいか、または大きい。また、他
のプラットホーム２５０はゲート電極のコンタクト部５
００aに接続されている。同様に、他のプラットホーム
２５０の主面の面積は、ゲート電極のコンタクト部５０
０aの主面の面積とほぼ等しいか、または大きい。ここ
で、「ほぼ等しい」なる規定は面積比率で８０％以上を
言う。マスクレイアウトでは同一の加工寸法で設計され
る。
【０１３５】図１７は、図１５に示したＭＯＳＦＥＴと
図１６に示したプラットホームとの位置関係を模式的に
示した斜視図である。図１７に示したように、ゲート電
極（コンタクト部）、ソースおよびドレイン領域それぞ
れに対する配線のコンタクト面は、プラットホーム２０
０、２５０により同一レベルに位置される。
図１６に示したプラットホームとの位置関係を模式的に
示した斜視図である。図１７に示したように、ゲート電
極（コンタクト部）、ソースおよびドレイン領域それぞ
れに対する配線のコンタクト面は、プラットホーム２０
０、２５０により同一レベルに位置される。
【０１３６】図１８および図１９はコンタクト７００の
配置形状をそれぞれ示している。プラットホームは、図
１６に模式的に示したように拡散層、或いはゲート電極
と同型にパターニングされる。このため、プラットホー
ムと拡散層、或いは電極をつなぐコンタクトパターン７
００は、２００および２５０から自動的に派生させるこ
とができる。 拡散層形状が矩形の場合、抵抗は長辺方
向に生じることが多い。そのため、図１９に示したよう
に、短辺方向に加工寸法ｆで二列に分割することでコン
タクトパターン７００を派生させることもできる。すな
わち、加工寸法がｆのとき、幅ｆを持つコンタクトをプ
ラットホームパターン内に整列配置させる。例えば、プ
ラットホームパターンをｆで分割処理することで、実現
できる。このとき拡散層のコンタクトまでの距離は、最
大でもｆ程度、即ち最小加工寸法に抑えられるため、寄
生抵抗の問題を生じることがない。このようにプラット
ホームパターンは容易に自動生成することができるた
め、特にレイアウト等を行う必要はない。
配置形状をそれぞれ示している。プラットホームは、図
１６に模式的に示したように拡散層、或いはゲート電極
と同型にパターニングされる。このため、プラットホー
ムと拡散層、或いは電極をつなぐコンタクトパターン７
００は、２００および２５０から自動的に派生させるこ
とができる。 拡散層形状が矩形の場合、抵抗は長辺方
向に生じることが多い。そのため、図１９に示したよう
に、短辺方向に加工寸法ｆで二列に分割することでコン
タクトパターン７００を派生させることもできる。すな
わち、加工寸法がｆのとき、幅ｆを持つコンタクトをプ
ラットホームパターン内に整列配置させる。例えば、プ
ラットホームパターンをｆで分割処理することで、実現
できる。このとき拡散層のコンタクトまでの距離は、最
大でもｆ程度、即ち最小加工寸法に抑えられるため、寄
生抵抗の問題を生じることがない。このようにプラット
ホームパターンは容易に自動生成することができるた
め、特にレイアウト等を行う必要はない。
【０１３７】本実施の形態によれば、ソースおよびドレ
イン領域のコンタクト抵抗の低減を図ることができる。
すなわち、本実施の形態は、活性領域およびゲートと同
じ配置を持ったプラットホームを形成することで、電極
層を平坦な絶縁膜上に投射した形に置き直した構造にし
ている。そして、活性領域に対応したプラットホーム
は、基板面と平行な面上に、サリサイドと同様に低抵抗
配線層を与えることになる。また、本実施の形態によれ
ば、以下に述べる効果が得られる。 一般に、半導体基
板内部に形成されたソースおよびドレイン領域の表面
（ソース・ドレインコンタクト部）の高さと半導体基板
上部に形成されたゲート電極の表面（ゲートコンタクト
部）の高さは異なる。すなわち、ゲートコンタクト部の
高さはソース・ドレインコンタクト部の表面よりも高い
位置にある。今までは、それらの高さの差は問題にされ
なかった。しかしながら、素子の微細化および配線の微
細化に伴いその高低差は無視できない問題となった。具
体的には、その高低差により層間絶縁膜に段差が生じ
て、配線の段切れ、段差部でのエッチング残りによる配
線間ショートが起こる。
イン領域のコンタクト抵抗の低減を図ることができる。
すなわち、本実施の形態は、活性領域およびゲートと同
じ配置を持ったプラットホームを形成することで、電極
層を平坦な絶縁膜上に投射した形に置き直した構造にし
ている。そして、活性領域に対応したプラットホーム
は、基板面と平行な面上に、サリサイドと同様に低抵抗
配線層を与えることになる。また、本実施の形態によれ
ば、以下に述べる効果が得られる。 一般に、半導体基
板内部に形成されたソースおよびドレイン領域の表面
（ソース・ドレインコンタクト部）の高さと半導体基板
上部に形成されたゲート電極の表面（ゲートコンタクト
部）の高さは異なる。すなわち、ゲートコンタクト部の
高さはソース・ドレインコンタクト部の表面よりも高い
位置にある。今までは、それらの高さの差は問題にされ
なかった。しかしながら、素子の微細化および配線の微
細化に伴いその高低差は無視できない問題となった。具
体的には、その高低差により層間絶縁膜に段差が生じ
て、配線の段切れ、段差部でのエッチング残りによる配
線間ショートが起こる。
【０１３８】本実施の形態によれば、ソースおよびドレ
イン領域それぞれに対する配線のコンタクト面、ゲート
電極に対するコンタクト面は、プラットホーム２００、
２５０によりそれぞれ同一レベルに配置されている。す
なわち、半導体基板内部に形成されたソースおよびドレ
イン領域に対するプラットホーム（半導体領域用第１プ
ラットホーム）２００と半導体基板上部に形成されたゲ
ート電極に対するプラットホーム（ゲート電極用第２プ
ラットホーム）２５０とは、同一平面内に位置されてい
る。したがって、素子間を接続するローカル配線のコン
タクト配置等のレイアウト上の自由度は増す。また、配
線の段切れや配線間ショートの問題も解決される。そし
てさらに、多品種の整合性もよくなる。すなわち、プラ
ットホームを持つスタンダードセル（ＣＭＯＳをコアセ
ルとした２入力ＮＡＮＤゲートやＳＲＡＭセル等）を配
置させたＩＣウエハを用意し、プラットホーム上に配置
される配線層のみで多品種のＬＳＩを供給できる。した
がって、特定ユーザ向けのカスタムＬＳＩを短期間で供
給するのに有効である。
イン領域それぞれに対する配線のコンタクト面、ゲート
電極に対するコンタクト面は、プラットホーム２００、
２５０によりそれぞれ同一レベルに配置されている。す
なわち、半導体基板内部に形成されたソースおよびドレ
イン領域に対するプラットホーム（半導体領域用第１プ
ラットホーム）２００と半導体基板上部に形成されたゲ
ート電極に対するプラットホーム（ゲート電極用第２プ
ラットホーム）２５０とは、同一平面内に位置されてい
る。したがって、素子間を接続するローカル配線のコン
タクト配置等のレイアウト上の自由度は増す。また、配
線の段切れや配線間ショートの問題も解決される。そし
てさらに、多品種の整合性もよくなる。すなわち、プラ
ットホームを持つスタンダードセル（ＣＭＯＳをコアセ
ルとした２入力ＮＡＮＤゲートやＳＲＡＭセル等）を配
置させたＩＣウエハを用意し、プラットホーム上に配置
される配線層のみで多品種のＬＳＩを供給できる。した
がって、特定ユーザ向けのカスタムＬＳＩを短期間で供
給するのに有効である。
【０１３９】なお、特開平４-９６３３６号公報および
特開平５-１３６０８２号公報には、本発明のようなゲ
ート部を含めたプラットホームの技術概念について開示
されておらず、また示唆する記載はない。
特開平５-１３６０８２号公報には、本発明のようなゲ
ート部を含めたプラットホームの技術概念について開示
されておらず、また示唆する記載はない。
【０１４０】＜実施の形態９＞プラットホームを有する
半導体集積回路装置の製造方法をＮＭＯＳを例に、図２
０乃至図３３を参照して、以下に説明する。
半導体集積回路装置の製造方法をＮＭＯＳを例に、図２
０乃至図３３を参照して、以下に説明する。
【０１４１】（１）図２０に示すように、シリコン基板
100表面を熱酸化し、厚さ10nm酸化膜を形成後、CVD(che
mical vapor deposition)法により、シリコン窒化膜910
を200nm堆積する。
100表面を熱酸化し、厚さ10nm酸化膜を形成後、CVD(che
mical vapor deposition)法により、シリコン窒化膜910
を200nm堆積する。
【０１４２】（２）図２１に示すように、ホトレジスト
法を用いて、該シリコン窒化膜910およびその下層酸化
膜を加工パターニングし、さらにシリコン基板をエッチ
ングすることで、基板に300nmの深さの溝を形成する。
法を用いて、該シリコン窒化膜910およびその下層酸化
膜を加工パターニングし、さらにシリコン基板をエッチ
ングすることで、基板に300nmの深さの溝を形成する。
【０１４３】（３）図２２に示すように、露出したシリ
コン表面を洗浄した後、熱酸化により厚さ10nmの酸化膜
を形成し（図中省略）、さらに、CVD法により酸化膜900
を500nm堆積する。
コン表面を洗浄した後、熱酸化により厚さ10nmの酸化膜
を形成し（図中省略）、さらに、CVD法により酸化膜900
を500nm堆積する。
【０１４４】（４）図２３に示すように、該基板表面の
酸化膜900および窒化膜910をCMP(chemical mechanical
polishing)法により平坦に削ることで、活性領域120の
周囲に素子分離領域（浅溝分離領域）900を形成する。
酸化膜900および窒化膜910をCMP(chemical mechanical
polishing)法により平坦に削ることで、活性領域120の
周囲に素子分離領域（浅溝分離領域）900を形成する。
【０１４５】（５）図２４に示すように、窒化膜910を
除去した後、イオン打ち込み法を用い、ボロンを80keV
および180keVでドーピングすることで、シリコン基板表
面付近に不純物濃度を高めたウエル層を形成する。これ
により、素子分離領域での素子間リーク電流およびソー
スドレイン間のチャネルリーク電流を抑えることができ
る。
除去した後、イオン打ち込み法を用い、ボロンを80keV
および180keVでドーピングすることで、シリコン基板表
面付近に不純物濃度を高めたウエル層を形成する。これ
により、素子分離領域での素子間リーク電流およびソー
スドレイン間のチャネルリーク電流を抑えることができ
る。
【０１４６】なお、ここでは、NMOSのため、P型不純物
で形成したが、PMOSではN型、またCMOSでは、これらを
組み合わせてウエルを形成することができる。
で形成したが、PMOSではN型、またCMOSでは、これらを
組み合わせてウエルを形成することができる。
【０１４７】（６）図２５に示すように、活性領域の酸
化膜を除去した後、熱酸化により5nmのゲート絶縁膜950
を形成する。CVD法によりリンをドーピングした多結晶
シリコンを60nm堆積し、スパッタ法によりタングステン
シリサイドを100nm堆積し、さらにCVD法により酸化膜を
200nm堆積する。
化膜を除去した後、熱酸化により5nmのゲート絶縁膜950
を形成する。CVD法によりリンをドーピングした多結晶
シリコンを60nm堆積し、スパッタ法によりタングステン
シリサイドを100nm堆積し、さらにCVD法により酸化膜を
200nm堆積する。
【０１４８】（７）図２６に示すように、ホトレジスト
法により、該積層ゲート材を加工パターニングすること
で、ゲート電極500を形成する。
法により、該積層ゲート材を加工パターニングすること
で、ゲート電極500を形成する。
【０１４９】（８）図２７に示すように、CVD法により3
nmの酸化膜キャップ層（図中省略）を堆積後、該ゲート
パターンをマスクに、イオン打ち込み法により砒素を20
keV、2x1015 cm-2ドーピングし、既知のRTA(rapid ther
mal anneal)法により活性化することでソースおよびド
レイン拡散層を形成する。
nmの酸化膜キャップ層（図中省略）を堆積後、該ゲート
パターンをマスクに、イオン打ち込み法により砒素を20
keV、2x1015 cm-2ドーピングし、既知のRTA(rapid ther
mal anneal)法により活性化することでソースおよびド
レイン拡散層を形成する。
【０１５０】（９）図２８に示すように、CVD法により
シリコン窒化膜931を30nm堆積する。
シリコン窒化膜931を30nm堆積する。
【０１５１】（１０）図２９に示すように、CVD法によ
りシリコン酸化膜930を700nm堆積後、化学的機械研磨法
(CMP)によりゲート上の窒化膜931まで平坦に削り、さら
に窒化膜932を20nm堆積する。
りシリコン酸化膜930を700nm堆積後、化学的機械研磨法
(CMP)によりゲート上の窒化膜931まで平坦に削り、さら
に窒化膜932を20nm堆積する。
【０１５２】（１１）図３０に示すように、コンタクト
をパターニングし、932、930、931をエッチングする。
この加工において、前述したようにパターンを自動生成
することで全てのコンタクトパターンの穴径を揃えるこ
ともできる。そのため、加工の寸法依存性を考慮するこ
となく容易な加工条件を決めることができる。コンタク
ト開口後、CVD法によりタングステンを堆積し、プラッ
トホーム200パターンに加工する。
をパターニングし、932、930、931をエッチングする。
この加工において、前述したようにパターンを自動生成
することで全てのコンタクトパターンの穴径を揃えるこ
ともできる。そのため、加工の寸法依存性を考慮するこ
となく容易な加工条件を決めることができる。コンタク
ト開口後、CVD法によりタングステンを堆積し、プラッ
トホーム200パターンに加工する。
【０１５３】(１２）図３１に示すように、CVD法により
層間酸化膜935を堆積しCMP法により平坦化する。
層間酸化膜935を堆積しCMP法により平坦化する。
【０１５４】(１３）図３２に示すように、層間膜935に
プラットホーム200へのコンタクトを開口し、ローカル
配線として金属配線層６００をフォトリゾ技術を用いて
パターン形成する。４層以上の配線を必要とする場合
は、平坦化のために層間絶縁膜に埋め込むダマシン(dam
ascene)配線技術の適用が望ましい。
プラットホーム200へのコンタクトを開口し、ローカル
配線として金属配線層６００をフォトリゾ技術を用いて
パターン形成する。４層以上の配線を必要とする場合
は、平坦化のために層間絶縁膜に埋め込むダマシン(dam
ascene)配線技術の適用が望ましい。
【０１５５】図３３は、図３０の工程で得られたデバイ
ス（ＭＯＳＦＥＴ）構造を模式的に示した斜視図であ
り、層間絶縁膜等を省略することで相対的な位置関係を
示している。なお、ゲートのプラットホームは省略して
ある。図３３から明らかなように、プラットホーム200
は、半導体により形成されていた電極（半導体拡散層）
の表面を上方に移し、かつ、平坦面上に転写したものと
みることができる。これによって、デバイス形成と配線
形成を全く別に行うことができるようになったものと言
える。高さの異なるデバイスの電極からそれぞれ配線を
とるのに比べ、平坦な層におかれたプラットホームから
配線を行えばよく自由な配線を形成することができる。
ス（ＭＯＳＦＥＴ）構造を模式的に示した斜視図であ
り、層間絶縁膜等を省略することで相対的な位置関係を
示している。なお、ゲートのプラットホームは省略して
ある。図３３から明らかなように、プラットホーム200
は、半導体により形成されていた電極（半導体拡散層）
の表面を上方に移し、かつ、平坦面上に転写したものと
みることができる。これによって、デバイス形成と配線
形成を全く別に行うことができるようになったものと言
える。高さの異なるデバイスの電極からそれぞれ配線を
とるのに比べ、平坦な層におかれたプラットホームから
配線を行えばよく自由な配線を形成することができる。
【０１５６】＜実施の形態１０＞プラットホーム形成後
は、平坦面上での加工となる。このため、図３４に示す
ように、配線６００とのコンタクト形成工程で、層間膜
935エッチングは、下地絶縁膜932をエッチングストッパ
として加工すれば良い。そのため、プラットホームより
外れたコンタクトレイアウトを行うことができる。ま
た、図３４の中央に位置した配線600のように、複数の
プラットホームに股がるように開口を形成することがで
きる。図３５はゲート断面方向での第１プラットホーム
200および第２プラットホーム250の形状を示したもので
ある。
は、平坦面上での加工となる。このため、図３４に示す
ように、配線６００とのコンタクト形成工程で、層間膜
935エッチングは、下地絶縁膜932をエッチングストッパ
として加工すれば良い。そのため、プラットホームより
外れたコンタクトレイアウトを行うことができる。ま
た、図３４の中央に位置した配線600のように、複数の
プラットホームに股がるように開口を形成することがで
きる。図３５はゲート断面方向での第１プラットホーム
200および第２プラットホーム250の形状を示したもので
ある。
【０１５７】なお、本実施の形態では、半導体領域（す
なわち拡散層）表面およびゲートコンタクト部表面にそ
れぞれプラットホームが形成されている。しかしなが
ら、図３５から理解されるように、ゲート500上面は、
拡散層面に比べ高い位置にある。また、ゲートは接合深
さに比べ厚い膜厚を持つことができる。さらに、ゲート
は多結晶シリコン上に低抵抗材（ここではタングステン
シリサイド）を積層できる。したがって、浅溝分離領域
を有する半導体基板に形成された拡散層のみにプラット
ホームを形成しても良い。
なわち拡散層）表面およびゲートコンタクト部表面にそ
れぞれプラットホームが形成されている。しかしなが
ら、図３５から理解されるように、ゲート500上面は、
拡散層面に比べ高い位置にある。また、ゲートは接合深
さに比べ厚い膜厚を持つことができる。さらに、ゲート
は多結晶シリコン上に低抵抗材（ここではタングステン
シリサイド）を積層できる。したがって、浅溝分離領域
を有する半導体基板に形成された拡散層のみにプラット
ホームを形成しても良い。
【０１５８】＜実施の形態１１＞ＭＯＳＦＥＴを用いた
代表的な半導体集積回路装置であるメモリに、この方式
を用いた場合について説明する。
代表的な半導体集積回路装置であるメモリに、この方式
を用いた場合について説明する。
【０１５９】図３６は、6トランジスタ型セルとして知
られているCMOSーSRAMセルの等価回路図である。すなわ
ち、SRAMセルは、一対のＣＭＯＳインバータ（Qr1,Qd1;
Qr2,Qd2）が交差接続され、それぞれのインバータの出
力が転送ＭＯＳＦＥＴ（Qt1.Qt2）のソースおよびドレ
インを介してデータ線(ＢＬ,ＢＬ-）に接続され、該転
送ＭＯＳＦＥＴのゲートがワード線（ＷＬ）に接続され
ている。
られているCMOSーSRAMセルの等価回路図である。すなわ
ち、SRAMセルは、一対のＣＭＯＳインバータ（Qr1,Qd1;
Qr2,Qd2）が交差接続され、それぞれのインバータの出
力が転送ＭＯＳＦＥＴ（Qt1.Qt2）のソースおよびドレ
インを介してデータ線(ＢＬ,ＢＬ-）に接続され、該転
送ＭＯＳＦＥＴのゲートがワード線（ＷＬ）に接続され
ている。
【０１６０】このメモリセルを実現するための代表的な
平面レイアウトを図３７に示す。図３７において、トラ
ンジスタ配置を明らかにするため活性領域125、126（太
線）、ゲート（ゲート電極）515、516、活性領域および
セル内のゲート516へのコンタクト層のみを記した。ま
た、破線はメモリセルの境界を示している。ゲート515
は、ワード線(WL)である。活性領域125は、NMOS領域で
あり、メモリセルへアクセスするためのトランジスタお
よび、情報を保持するためのトランジスタの、２つのNM
OSが、ひとつの活性領域125内に形成されている。活性
領域126はPMOS領域である。このレイアウトより生成さ
れるプラットホーム配置を図３８に示す。斜線パターン
がプラットホーム200、250のパターンである。位置関係
を示すため、図３７のコンタクトおよびゲートレイアウ
トに重ね書きすることで示している。
平面レイアウトを図３７に示す。図３７において、トラ
ンジスタ配置を明らかにするため活性領域125、126（太
線）、ゲート（ゲート電極）515、516、活性領域および
セル内のゲート516へのコンタクト層のみを記した。ま
た、破線はメモリセルの境界を示している。ゲート515
は、ワード線(WL)である。活性領域125は、NMOS領域で
あり、メモリセルへアクセスするためのトランジスタお
よび、情報を保持するためのトランジスタの、２つのNM
OSが、ひとつの活性領域125内に形成されている。活性
領域126はPMOS領域である。このレイアウトより生成さ
れるプラットホーム配置を図３８に示す。斜線パターン
がプラットホーム200、250のパターンである。位置関係
を示すため、図３７のコンタクトおよびゲートレイアウ
トに重ね書きすることで示している。
【０１６１】＜実施の形態１２＞図３９は、プラットホ
ームレイアウトを変えた例を示す。半導体集積回路装置
において、メモリセルは、記憶容量を増やすため、最も
微細なレイアウトが取られることが多い。このとき、微
細な加工向きにプラットホームパターンを変化させるこ
とができる。図３９では、全てのプラットホームが矩形
のみでレイアウトされており、かつ、プラットホーム間
は、全て等しい距離でおかれている。よって、プラット
ホーム加工時には、等幅の溝をパターニングしエッチン
グすればよい。
ームレイアウトを変えた例を示す。半導体集積回路装置
において、メモリセルは、記憶容量を増やすため、最も
微細なレイアウトが取られることが多い。このとき、微
細な加工向きにプラットホームパターンを変化させるこ
とができる。図３９では、全てのプラットホームが矩形
のみでレイアウトされており、かつ、プラットホーム間
は、全て等しい距離でおかれている。よって、プラット
ホーム加工時には、等幅の溝をパターニングしエッチン
グすればよい。
【０１６２】＜実施の形態１３＞図４０に示すように、
プラットホームを配線層（ローカル配線）として用いる
ことができる。すなわち、セル中央のプラットホーム25
5は、NMOS、PMOSおよびゲートをつなぐ配線層（ローカ
ル配線）として用いている。
プラットホームを配線層（ローカル配線）として用いる
ことができる。すなわち、セル中央のプラットホーム25
5は、NMOS、PMOSおよびゲートをつなぐ配線層（ローカ
ル配線）として用いている。
【０１６３】＜実施の形態１４＞図４１はSRAMセルの異
なる配置例におけるプラットホームレイアウトを示した
ものである。網かけで示した領域がプラットホーム層で
ある。本図ではNMOSとPMOS位置をわかりやすくするた
め、NMOSの活性領域を太線で示す。
なる配置例におけるプラットホームレイアウトを示した
ものである。網かけで示した領域がプラットホーム層で
ある。本図ではNMOSとPMOS位置をわかりやすくするた
め、NMOSの活性領域を太線で示す。
【０１６４】ワード線を分割させてある。一対のワード
線ＷＬに挟まれて、そして駆動ＭＯＳＦＥＴと負荷ＭＯ
ＳＦＥＴとの共通ゲート（ポリメタルゲート）の一対が
そのワード線ＷＬと平行に配置されている。セル面積を
縮小化するのに有効なパターン配置となっている。プラ
ットホームは、実施の形態６で説明したように埋め込み
配線を採用しても良い。特に、平坦化されたセル構造と
なり、セルの微細化がより一層図れる。すなわち、本実
施の形態によれば、ワード線は分割された一対のワード
線を成し、該一対のワード線に挟まれて、駆動ＭＯＳＦ
ＥＴと負荷ＭＯＳＦＥＴの一対の共通ゲートが、該ワー
ド線と平行に配置され、該駆動ＭＯＳＦＥＴと負荷ＭＯ
ＳＦＥＴとの接続は層間絶縁膜に埋め込まれた金属プラ
グと一体の埋め込み配線を含むことを特徴としている。
線ＷＬに挟まれて、そして駆動ＭＯＳＦＥＴと負荷ＭＯ
ＳＦＥＴとの共通ゲート（ポリメタルゲート）の一対が
そのワード線ＷＬと平行に配置されている。セル面積を
縮小化するのに有効なパターン配置となっている。プラ
ットホームは、実施の形態６で説明したように埋め込み
配線を採用しても良い。特に、平坦化されたセル構造と
なり、セルの微細化がより一層図れる。すなわち、本実
施の形態によれば、ワード線は分割された一対のワード
線を成し、該一対のワード線に挟まれて、駆動ＭＯＳＦ
ＥＴと負荷ＭＯＳＦＥＴの一対の共通ゲートが、該ワー
ド線と平行に配置され、該駆動ＭＯＳＦＥＴと負荷ＭＯ
ＳＦＥＴとの接続は層間絶縁膜に埋め込まれた金属プラ
グと一体の埋め込み配線を含むことを特徴としている。
【０１６５】＜実施の形態１５＞図４２を基本セルとし
た場合、セル境界に対して対称に配置することでメモリ
マットを構成することができる。すなわち、各セルは左
右折り返しの対称配置され、また、上下折り返しの対称
配置されている。網かけで示した領域がプラットホーム
層である。
た場合、セル境界に対して対称に配置することでメモリ
マットを構成することができる。すなわち、各セルは左
右折り返しの対称配置され、また、上下折り返しの対称
配置されている。網かけで示した領域がプラットホーム
層である。
【０１６６】前記実施形態と同様に、 網かけで示した
領域がプラットホーム層である。また、NMOSとPMOS位置
をわかりやすくするため、NMOSの活性領域を太線で示
す。ワード線を分割させてある。これらワード線ＷＬに
挟まれて、そして駆動ＭＯＳＦＥＴと負荷ＭＯＳＦＥＴ
との共通ゲート（ポリメタルゲート）の一対がそのワー
ド線ＷＬと平行に配置されている。セル面積を縮小化す
るのに有効なパターン配置となっている。プラットホー
ムは、実施の形態６で説明したように埋め込み配線を採
用しても良い。特に、平坦化されたセル構造となり、セ
ルの微細化がより一層図れる。
領域がプラットホーム層である。また、NMOSとPMOS位置
をわかりやすくするため、NMOSの活性領域を太線で示
す。ワード線を分割させてある。これらワード線ＷＬに
挟まれて、そして駆動ＭＯＳＦＥＴと負荷ＭＯＳＦＥＴ
との共通ゲート（ポリメタルゲート）の一対がそのワー
ド線ＷＬと平行に配置されている。セル面積を縮小化す
るのに有効なパターン配置となっている。プラットホー
ムは、実施の形態６で説明したように埋め込み配線を採
用しても良い。特に、平坦化されたセル構造となり、セ
ルの微細化がより一層図れる。
【０１６７】＜実施の形態１６＞図４３に示したSRAMセ
ル配置は、対称に配置するのではなく、図４２に示した
基本パターンを用いてより集積性を高めた配置例を示し
ている。
ル配置は、対称に配置するのではなく、図４２に示した
基本パターンを用いてより集積性を高めた配置例を示し
ている。
【０１６８】図４３において、 NMOSとPMOS位置をわか
りやすくするため、NMOSの活性領域を太線で示す。ま
た、図３６に示した情報を保持するインバータ対（１セ
ル）の位置を示すため、太い淡い実線で、ゲートとノー
ド（図３６に示した記憶ノードＮ１，Ｎ２）との接続す
るコンタクト位置を示した。よって、太い淡い実線の形
状は、レイアウトされる図形を直接表すものではない。
また、下層となる活性領域等の配置が分かりにくくなる
ため、プラットホーム配置は省略してある。セル単位は
ハッチングで示した一本のワード線560を挟んで駆動Ｍ
ＯＳＦＥＴと負荷ＭＯＳＦＥＴとの共通ゲートの一対
（ハッチングで示した、記憶ノードとなるゲート570）
がそのワード線560と平行に配置されている。そして、
太い淡い実線で示したように接続される。太い淡い実線
で示した接続は、プラットホーム上に形成した金属配線
層で成される。
りやすくするため、NMOSの活性領域を太線で示す。ま
た、図３６に示した情報を保持するインバータ対（１セ
ル）の位置を示すため、太い淡い実線で、ゲートとノー
ド（図３６に示した記憶ノードＮ１，Ｎ２）との接続す
るコンタクト位置を示した。よって、太い淡い実線の形
状は、レイアウトされる図形を直接表すものではない。
また、下層となる活性領域等の配置が分かりにくくなる
ため、プラットホーム配置は省略してある。セル単位は
ハッチングで示した一本のワード線560を挟んで駆動Ｍ
ＯＳＦＥＴと負荷ＭＯＳＦＥＴとの共通ゲートの一対
（ハッチングで示した、記憶ノードとなるゲート570）
がそのワード線560と平行に配置されている。そして、
太い淡い実線で示したように接続される。太い淡い実線
で示した接続は、プラットホーム上に形成した金属配線
層で成される。
【０１６９】本実施の形態によれば、図４２に示した基
本パターンが、行方向において、同一方向に向いて配置
され、互いに隣合う行の間では反対方向に向いて配置さ
れている。そして、列方向において、隣合う行内のNMOS
の活性領域が1/3ピッチ重なるように配置されている。
本パターンが、行方向において、同一方向に向いて配置
され、互いに隣合う行の間では反対方向に向いて配置さ
れている。そして、列方向において、隣合う行内のNMOS
の活性領域が1/3ピッチ重なるように配置されている。
【０１７０】＜実施の形態１７＞図４４に示したSRAMセ
ル配置は、対称に配置するのではなく、図４２に示した
基本パターンを用いてより集積性を高めた他の配置例を
示している。
ル配置は、対称に配置するのではなく、図４２に示した
基本パターンを用いてより集積性を高めた他の配置例を
示している。
【０１７１】図４４において、 NMOSとPMOS位置をわか
りやすくするため、NMOSの活性領域を太線で示す。ま
た、図３６に示した情報を保持するインバータ対（１セ
ル）の位置を示すため、太い淡い実線で、ゲートとノー
ド（図３６に示した記憶ノードＮ１，Ｎ２）との接続す
るコンタクト位置を示した。よって、太い淡い実線の形
状は、レイアウトされる図形を直接表すものではない。
また、下層となる活性領域等の配置が分かりにくくなる
ため、プラットホーム配置は省略してある。セル単位は
ハッチングで示した一本のワード線560を挟んで駆動Ｍ
ＯＳＦＥＴと負荷ＭＯＳＦＥＴとの共通ゲートの一対
（ハッチングで示した、記憶ノードとなるゲート570）
がそのワード線560と平行に配置されている。そして、
太い淡い実線で示したように接続される。太い淡い実線
で示した接続は、プラットホーム上に形成した金属配線
層で成される。
りやすくするため、NMOSの活性領域を太線で示す。ま
た、図３６に示した情報を保持するインバータ対（１セ
ル）の位置を示すため、太い淡い実線で、ゲートとノー
ド（図３６に示した記憶ノードＮ１，Ｎ２）との接続す
るコンタクト位置を示した。よって、太い淡い実線の形
状は、レイアウトされる図形を直接表すものではない。
また、下層となる活性領域等の配置が分かりにくくなる
ため、プラットホーム配置は省略してある。セル単位は
ハッチングで示した一本のワード線560を挟んで駆動Ｍ
ＯＳＦＥＴと負荷ＭＯＳＦＥＴとの共通ゲートの一対
（ハッチングで示した、記憶ノードとなるゲート570）
がそのワード線560と平行に配置されている。そして、
太い淡い実線で示したように接続される。太い淡い実線
で示した接続は、プラットホーム上に形成した金属配線
層で成される。
【０１７２】本実施の形態によれば、図４２に示した基
本パターンが、行方向において、同一方向に向いて配置
され、互いに隣合う行の間では反対方向に向いて配置さ
れている。そして、列方向において、隣合う行内のNMOS
の活性領域が1/3ピッチ重なるように配置されている。
基本パターンの配列は前記実施の形態１６と同じであ
る。そして、ハッチングで示したように、行方向におい
て、ワード線560を挟んで互いに隣合う２セルのゲート5
70が互いに交差するように配置されている。ハッチング
で示したように行方向での互いに隣合う２セルのゲート
570が互いに交差するように配置されている。
本パターンが、行方向において、同一方向に向いて配置
され、互いに隣合う行の間では反対方向に向いて配置さ
れている。そして、列方向において、隣合う行内のNMOS
の活性領域が1/3ピッチ重なるように配置されている。
基本パターンの配列は前記実施の形態１６と同じであ
る。そして、ハッチングで示したように、行方向におい
て、ワード線560を挟んで互いに隣合う２セルのゲート5
70が互いに交差するように配置されている。ハッチング
で示したように行方向での互いに隣合う２セルのゲート
570が互いに交差するように配置されている。
【０１７３】本実施の形態は、基本パターンの配列を前
記実施の形態１６と同じくし、金属配線層により１セル
のパターン配置を変更できること示している。
記実施の形態１６と同じくし、金属配線層により１セル
のパターン配置を変更できること示している。
【０１７４】＜実施の形態１８＞図４５に示したSRAMセ
ル配置は、２セルを単位として示してある。細く淡い実
線で囲んだ矩形部分が単位メモリセルを示している。こ
のセルでは、ワード線トランジスタと記憶ノードとなる
トランジスタの駆動力比（チャネル幅）が１で設定され
ている。そのため、NMOSの活性領域は平行な直線上に配
置することができる。
ル配置は、２セルを単位として示してある。細く淡い実
線で囲んだ矩形部分が単位メモリセルを示している。こ
のセルでは、ワード線トランジスタと記憶ノードとなる
トランジスタの駆動力比（チャネル幅）が１で設定され
ている。そのため、NMOSの活性領域は平行な直線上に配
置することができる。
【０１７５】図４４においても、 NMOSとPMOS位置をわ
かりやすくするため、NMOSの活性領域を太線で示す。ま
た、図３６に示した情報を保持するインバータ対（１セ
ル）の位置を示すため、太い淡い実線で、ゲートとノー
ド（図３６に示した記憶ノードＮ１，Ｎ２）との接続す
るコンタクト位置を示した。よって、太い淡い実線の形
状は、レイアウトされる図形を直接表すものではない。
また、下層となる活性領域等の配置が分かりにくくなる
ため、プラットホーム配置は省略してある。
かりやすくするため、NMOSの活性領域を太線で示す。ま
た、図３６に示した情報を保持するインバータ対（１セ
ル）の位置を示すため、太い淡い実線で、ゲートとノー
ド（図３６に示した記憶ノードＮ１，Ｎ２）との接続す
るコンタクト位置を示した。よって、太い淡い実線の形
状は、レイアウトされる図形を直接表すものではない。
また、下層となる活性領域等の配置が分かりにくくなる
ため、プラットホーム配置は省略してある。
【０１７６】＜実施の形態１９＞図４６は、代表的メモ
リである１トランジスタ１情報蓄積容量素子からなるDR
AMメモリセル、特に折り返しデータ線（２交点）方式で
の配置例である。このDRAMメモリセルは、前記実施の形
態６で述べたスタティックメモリおよびCMOS論理回路と
ともに一つの半導体基板に組み込まれる構成を示すもの
である。
リである１トランジスタ１情報蓄積容量素子からなるDR
AMメモリセル、特に折り返しデータ線（２交点）方式で
の配置例である。このDRAMメモリセルは、前記実施の形
態６で述べたスタティックメモリおよびCMOS論理回路と
ともに一つの半導体基板に組み込まれる構成を示すもの
である。
【０１７７】図４６において、行方向に沿って細長い矩
形活性領域（太く淡い実線）を交差するように、列方向
に沿ってワード線560が配置されている。上記活性領域
は分離絶縁膜（素子分離領域）で取り囲まれている。プ
ラットホーム（埋め込み導体層）200が活性領域及び分
離絶縁膜にまたがって自己整合コンタクトされている。
ビット線650は行方向に延び、中央のプラットホーム200
に接続される。左右のプラットホーム200にはそれぞれ
情報蓄積容量素子（図示せず）が接続される。この情報
蓄積容量素子は、プラットホーム200に設けられた埋め
込み導体層（図示せず）を介してビット線650上に配置
される。
形活性領域（太く淡い実線）を交差するように、列方向
に沿ってワード線560が配置されている。上記活性領域
は分離絶縁膜（素子分離領域）で取り囲まれている。プ
ラットホーム（埋め込み導体層）200が活性領域及び分
離絶縁膜にまたがって自己整合コンタクトされている。
ビット線650は行方向に延び、中央のプラットホーム200
に接続される。左右のプラットホーム200にはそれぞれ
情報蓄積容量素子（図示せず）が接続される。この情報
蓄積容量素子は、プラットホーム200に設けられた埋め
込み導体層（図示せず）を介してビット線650上に配置
される。
【０１７８】＜実施の形態２０＞図４７は、折り返しデ
ータ線（２交点）方式でのDRAMセルの他の配置例であ
る。このDRAMメモリセルも、前記実施の形態６で述べた
スタティックメモリおよびCMOS論理回路とともに一つの
半導体基板に組み込まれる構成を示すものである。
ータ線（２交点）方式でのDRAMセルの他の配置例であ
る。このDRAMメモリセルも、前記実施の形態６で述べた
スタティックメモリおよびCMOS論理回路とともに一つの
半導体基板に組み込まれる構成を示すものである。
【０１７９】図４７において、行方向に沿って細長い矩
形活性領域（太く淡い実線）を交差するように、列方向
に沿ってワード線が配置されている。上記活性領域は分
離絶縁膜（素子分離領域）で取り囲まれている。ビット
線650は行方向に上記活性領域と重なるように延び、中
央のプラットホーム（埋め込み導体層）200を介して活
性領域に自己整合コンタクトされている。中央のプラッ
トホーム（埋め込み導体層）200はコンタクト抵抗低減
のために、活性領域上で接続されている。左右のプラッ
トホーム200にはそれぞれ情報蓄積容量素子（図示せ
ず）が接続される。この情報蓄積容量素子は、プラット
ホーム200に設けられた埋め込み導体層（図示せず）を
介してビット線650上に配置される。
形活性領域（太く淡い実線）を交差するように、列方向
に沿ってワード線が配置されている。上記活性領域は分
離絶縁膜（素子分離領域）で取り囲まれている。ビット
線650は行方向に上記活性領域と重なるように延び、中
央のプラットホーム（埋め込み導体層）200を介して活
性領域に自己整合コンタクトされている。中央のプラッ
トホーム（埋め込み導体層）200はコンタクト抵抗低減
のために、活性領域上で接続されている。左右のプラッ
トホーム200にはそれぞれ情報蓄積容量素子（図示せ
ず）が接続される。この情報蓄積容量素子は、プラット
ホーム200に設けられた埋め込み導体層（図示せず）を
介してビット線650上に配置される。
【０１８０】＜実施の形態２１＞図４８は、SOI(Silico
n On Insulator）基板上に形成したDRAMの断面構造を示
したものである。埋め込み酸化膜920上にシリコン層が
位置され、そのシリコン層にチャンネル層、ソースおよ
びドレイン拡散層が設けられている。それぞれの拡散層
表面には、プラットホームとしての埋め込み導体層200
が形成されている。中央の埋め込み導体層200にはビッ
ト線650が接続されている。そして、左右の埋め込み導
体層200にはそれぞれ、容量絶縁膜966を有する情報蓄積
容量素子が接続されている。
n On Insulator）基板上に形成したDRAMの断面構造を示
したものである。埋め込み酸化膜920上にシリコン層が
位置され、そのシリコン層にチャンネル層、ソースおよ
びドレイン拡散層が設けられている。それぞれの拡散層
表面には、プラットホームとしての埋め込み導体層200
が形成されている。中央の埋め込み導体層200にはビッ
ト線650が接続されている。そして、左右の埋め込み導
体層200にはそれぞれ、容量絶縁膜966を有する情報蓄積
容量素子が接続されている。
【０１８１】SOI基板を用いて前記実施の形態３で説明
した素子分離技術を適用する場合は、活性領域をパター
ニング後、埋め込み酸化膜920をエッチングして溝を形
成した後、その溝に分離絶縁膜900が埋め込まれる。
した素子分離技術を適用する場合は、活性領域をパター
ニング後、埋め込み酸化膜920をエッチングして溝を形
成した後、その溝に分離絶縁膜900が埋め込まれる。
【０１８２】このDRAMでは、チャネル領域が埋め込み酸
化膜920があるため、電気的に分離された状態となり、
基板フローティングと呼ばれる現象が生じることが考え
られる。この現象は、NMOSでは、チャネル部に正孔が蓄
積されることによってチャネル電位が上昇し、記憶ノー
ドからの電荷リークを引き起こし問題となるものであ
る。この正孔の発生は、チャネル電流による衝突電離に
よって生じるものが最も多い。DRAMのメモリセルトラン
ジスタ動作を考えると、DRAMの情報書込みは、ワード線
をオン状態にすることで、データ線に現れている電位を
容量素子に与えることで行われる。書き込んだ後、即
ち、容量素子の記憶ノード電位がデータ線と同電位にな
ると、チャネル電流は流れなくなり、正孔の発生量も極
めて小さなものとなる。そこで、ワード線の電位を下げ
た状態にした後、一度、データ線電位をチャネル電位に
近付けることで、書込動作時に蓄積された正孔を、デー
タ線に吸収させることができる。これにより、容量素子
からの電荷リークを大きく減らすことができる。
化膜920があるため、電気的に分離された状態となり、
基板フローティングと呼ばれる現象が生じることが考え
られる。この現象は、NMOSでは、チャネル部に正孔が蓄
積されることによってチャネル電位が上昇し、記憶ノー
ドからの電荷リークを引き起こし問題となるものであ
る。この正孔の発生は、チャネル電流による衝突電離に
よって生じるものが最も多い。DRAMのメモリセルトラン
ジスタ動作を考えると、DRAMの情報書込みは、ワード線
をオン状態にすることで、データ線に現れている電位を
容量素子に与えることで行われる。書き込んだ後、即
ち、容量素子の記憶ノード電位がデータ線と同電位にな
ると、チャネル電流は流れなくなり、正孔の発生量も極
めて小さなものとなる。そこで、ワード線の電位を下げ
た状態にした後、一度、データ線電位をチャネル電位に
近付けることで、書込動作時に蓄積された正孔を、デー
タ線に吸収させることができる。これにより、容量素子
からの電荷リークを大きく減らすことができる。
【０１８３】＜実施の形態２２＞図４９は、SOI(Silico
n On Insulator）基板上に形成したDRAMの他の実施の形
態を示したものである。埋め込み酸化膜920上にシリコ
ン層が位置され、そのシリコン層にチャンネル層、ソー
スおよびドレイン拡散層が設けられている。それぞれの
拡散層表面には、プラットホームとしての埋め込み導体
層200が形成されている。特に本実施の形態では、情報
蓄積容量素子が形成されるプラットホーム200を層間絶
縁膜上に広げることで、配線（容量素子）との接触を容
易にすることができることを示したものである。
n On Insulator）基板上に形成したDRAMの他の実施の形
態を示したものである。埋め込み酸化膜920上にシリコ
ン層が位置され、そのシリコン層にチャンネル層、ソー
スおよびドレイン拡散層が設けられている。それぞれの
拡散層表面には、プラットホームとしての埋め込み導体
層200が形成されている。特に本実施の形態では、情報
蓄積容量素子が形成されるプラットホーム200を層間絶
縁膜上に広げることで、配線（容量素子）との接触を容
易にすることができることを示したものである。
【０１８４】＜実施の形態２３＞図５０乃至図５２は、
図１５乃至図１６に示したトランジスタ配置に対応させ
たその他の実施の形態を示す。図１５に示した実施の形
態では、ゲートへのコンタクトを置く領域では、幅を広
げた”ドッグボーン”レイアウトをとっている。しか
し、広いゲート面積は寄生容量を生じる等の問題があ
る。プラットホームへのコンタクト領域500cは、図５０
に示すようにゲート500を広げることなく配置すること
ができる。このときのプラットホームのレイアウトを図
５１に示す。コンタクト領域500cには、基板との距離が
離れるため、大きなプラットホーム250を置くことがで
きる。
図１５乃至図１６に示したトランジスタ配置に対応させ
たその他の実施の形態を示す。図１５に示した実施の形
態では、ゲートへのコンタクトを置く領域では、幅を広
げた”ドッグボーン”レイアウトをとっている。しか
し、広いゲート面積は寄生容量を生じる等の問題があ
る。プラットホームへのコンタクト領域500cは、図５０
に示すようにゲート500を広げることなく配置すること
ができる。このときのプラットホームのレイアウトを図
５１に示す。コンタクト領域500cには、基板との距離が
離れるため、大きなプラットホーム250を置くことがで
きる。
【０１８５】図５２は、図５１のA-A断面である。ここ
で、ゲート電極500は、導電層２層の積層例を示してい
る。
で、ゲート電極500は、導電層２層の積層例を示してい
る。
【０１８６】＜実施の形態２４＞図５３乃至図５４は、
プラットホームを積層構造で構成した実施の形態を示し
ている。図５４は、図５３のA-A断面である。
プラットホームを積層構造で構成した実施の形態を示し
ている。図５４は、図５３のA-A断面である。
【０１８７】プラットホームへのコンタクト孔を開口
後、下層のプラットホーム（埋め込み導体層）200を形
成し、さらに、絶縁膜934を堆積後、必要な部分の934を
除去し、上層のプラットホーム20１および250を形成す
る。半導体領域300に接続されたプラットホーム201は、
図５３において、中央に位置している。
後、下層のプラットホーム（埋め込み導体層）200を形
成し、さらに、絶縁膜934を堆積後、必要な部分の934を
除去し、上層のプラットホーム20１および250を形成す
る。半導体領域300に接続されたプラットホーム201は、
図５３において、中央に位置している。
【０１８８】この場合、デバイスのレイアウトに依存せ
ず、整列配置されたプラットホームを得ることができ、
上層配線により回路を組む時の自由度を高くすることが
できる。この積層構造プラットホームでは、さらにプラ
ットホームへのコンタクトを縮小することができる。
ず、整列配置されたプラットホームを得ることができ、
上層配線により回路を組む時の自由度を高くすることが
できる。この積層構造プラットホームでは、さらにプラ
ットホームへのコンタクトを縮小することができる。
【０１８９】＜実施の形態２５＞図５５乃至図５９を参
照し、積層構造プラットホームを有する半導体集積回路
装置の製造方法を説明する。図５５乃至図５８は、一つ
のＭＯＳＦＥＴの製造過程を示す断面図である。また、
図４９に一つのＭＯＳＦＥＴの平面配置を示す。図５８
は図５９のA-A断面である。
照し、積層構造プラットホームを有する半導体集積回路
装置の製造方法を説明する。図５５乃至図５８は、一つ
のＭＯＳＦＥＴの製造過程を示す断面図である。また、
図４９に一つのＭＯＳＦＥＴの平面配置を示す。図５８
は図５９のA-A断面である。
【０１９０】（１）図５５に示すように、半導体基板主
面に形成されたゲート電極を囲むようにシリコン窒化膜
層931を形成する。続いて、半導体基板主面上に酸化膜9
30を堆積する。そして、ゲートパターン高さにそろえて
酸化膜930を平坦化する。
面に形成されたゲート電極を囲むようにシリコン窒化膜
層931を形成する。続いて、半導体基板主面上に酸化膜9
30を堆積する。そして、ゲートパターン高さにそろえて
酸化膜930を平坦化する。
【０１９１】（２）図５６に示すように、活性領域パタ
ーンを用いて酸化物エッチングすることで、コンタクト
を開口する。このとき、ゲートがあるため、ソースとド
レインでは、分離されたコンタクトが開口する（３）図
５７に示すように、コンタクト内に金属（TiN（下層）
とW(上層）との積層膜）を堆積し下層プラットホーム２
００を形成する。
ーンを用いて酸化物エッチングすることで、コンタクト
を開口する。このとき、ゲートがあるため、ソースとド
レインでは、分離されたコンタクトが開口する（３）図
５７に示すように、コンタクト内に金属（TiN（下層）
とW(上層）との積層膜）を堆積し下層プラットホーム２
００を形成する。
【０１９２】（４）図５８に示すように、層間絶縁膜93
4、上部プラットホーム201a（Cu)を形成する。上部プラ
ットホーム201aにCuが用いられる場合、下部プラットホ
ーム200(W)表面に反応防止用バリア層としてTiN膜が形
成されることが望ましい。上部プラットホーム201aは、
半導体領域300上に延びて幅広くパターン形成されてい
る。図５９において、上部プラットホーム201bは、図５
８で示された半導体領域300に接続され、プラットホー
ム201aと接続している半導体領域上に延びて幅広くパタ
ーン形成されている。活性領域パターン１２０と上部プ
ラットホームとのコンタクトは、活性領域パターン１２
０と同一パターンの下部プラットホーム200を介して成
される。
4、上部プラットホーム201a（Cu)を形成する。上部プラ
ットホーム201aにCuが用いられる場合、下部プラットホ
ーム200(W)表面に反応防止用バリア層としてTiN膜が形
成されることが望ましい。上部プラットホーム201aは、
半導体領域300上に延びて幅広くパターン形成されてい
る。図５９において、上部プラットホーム201bは、図５
８で示された半導体領域300に接続され、プラットホー
ム201aと接続している半導体領域上に延びて幅広くパタ
ーン形成されている。活性領域パターン１２０と上部プ
ラットホームとのコンタクトは、活性領域パターン１２
０と同一パターンの下部プラットホーム200を介して成
される。
【０１９３】本実施の形態によれば、拡散層面積を小さ
くし、寄生容量の低減を図ることができる。
くし、寄生容量の低減を図ることができる。
【０１９４】＜実施の形態２６＞図６０乃至図６１は、
プラットホームを積層構造で構成した他の実施の形態を
示している。図６０は図６１のA-A断面である。
プラットホームを積層構造で構成した他の実施の形態を
示している。図６０は図６１のA-A断面である。
【０１９５】本実施の形態によれば、図６０に示したよ
うに、上部プラットホーム251は、ゲート500のパタンに
沿って配置され、かつ接続されている。半導体領域（活
性領域120)は、ゲート500に直交する方向にある複数の
下部プラットホーム200(コンタクト孔700)が配置されて
いる。この構造では、ゲートの抵抗を極めて小さくする
ことができるため、高速、高周波領域で動作させるのに
好適である。
うに、上部プラットホーム251は、ゲート500のパタンに
沿って配置され、かつ接続されている。半導体領域（活
性領域120)は、ゲート500に直交する方向にある複数の
下部プラットホーム200(コンタクト孔700)が配置されて
いる。この構造では、ゲートの抵抗を極めて小さくする
ことができるため、高速、高周波領域で動作させるのに
好適である。
【０１９６】＜実施の形態２７＞図６２は、SOI基板を
用いて、ゲート電極と半導体領域（ソース・ドレイン拡
散層）に対するプラットホームを異なる側に形成した実
施の形態を示している。
用いて、ゲート電極と半導体領域（ソース・ドレイン拡
散層）に対するプラットホームを異なる側に形成した実
施の形態を示している。
【０１９７】図６２において、ゲート電極に対するプラ
ットホーム250はSOI基板1の上面に設けられている。そ
して、半導体領域（ソース・ドレイン拡散層）に対する
プラットホーム200がSOI基板1の下面に設けられてい
る。本実施形態のＭＯＳＦＥＴは、いままで述べた実施
形態の半導体集積回路装置と組み合わせて適用されるも
のである。
ットホーム250はSOI基板1の上面に設けられている。そ
して、半導体領域（ソース・ドレイン拡散層）に対する
プラットホーム200がSOI基板1の下面に設けられてい
る。本実施形態のＭＯＳＦＥＴは、いままで述べた実施
形態の半導体集積回路装置と組み合わせて適用されるも
のである。
【０１９８】＜実施の形態２８＞図６３は、SOI基板を
用いて、ゲート電極と半導体領域（ソース・ドレイン拡
散層）に対するプラットホームを異なる側に形成した他
の実施の形態を示している。
用いて、ゲート電極と半導体領域（ソース・ドレイン拡
散層）に対するプラットホームを異なる側に形成した他
の実施の形態を示している。
【０１９９】図６３において、ゲート電極に対するプラ
ットホーム250はSOI基板1の上面に設けられている。半
導体領域（ソース・ドレイン拡散層）に対するプラット
ホーム200がSOI基板1の下面に設けられている。前記実
施の形態と異なるのは、一方の半導体領域に対するプラ
ットホーム200がゲート電極のプラットホーム250と同じ
側に配置されている。本実施形態のＭＯＳＦＥＴもま
た、いままで述べた実施形態の半導体集積回路装置と組
み合わせて適用されるものである。
ットホーム250はSOI基板1の上面に設けられている。半
導体領域（ソース・ドレイン拡散層）に対するプラット
ホーム200がSOI基板1の下面に設けられている。前記実
施の形態と異なるのは、一方の半導体領域に対するプラ
ットホーム200がゲート電極のプラットホーム250と同じ
側に配置されている。本実施形態のＭＯＳＦＥＴもま
た、いままで述べた実施形態の半導体集積回路装置と組
み合わせて適用されるものである。
【０２００】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、以
下のとおりである。
的なものによって得られる効果を簡単に説明すれば、以
下のとおりである。
【０２０１】本発明によれば、ゲート長の短縮された微
細ＭＯＳＦＥＴの短チャネル効果を抑え、寄生抵抗と寄
生容量を低減できるため、このＭＯＳＦＥＴを用いた高
速で高集積な半導体集積回路を実現し、この半導体集積
回路を適用したシステムの高速化とメモリ容量の向上を
容易にする効果がある。
細ＭＯＳＦＥＴの短チャネル効果を抑え、寄生抵抗と寄
生容量を低減できるため、このＭＯＳＦＥＴを用いた高
速で高集積な半導体集積回路を実現し、この半導体集積
回路を適用したシステムの高速化とメモリ容量の向上を
容易にする効果がある。
【０２０２】本発明によれば、半導体領域と金属層との
反応を必要とすることなく、半導体領域との接触面積を
確保することができ、半導体領域（拡散層）の浅い接合
化に伴った接触抵抗の増大問題を抑えることができる。
反応を必要とすることなく、半導体領域との接触面積を
確保することができ、半導体領域（拡散層）の浅い接合
化に伴った接触抵抗の増大問題を抑えることができる。
【図１】本発明の実施の形態１である半導体集積回路装
置の要部を示す平面図である。
置の要部を示す平面図である。
【図２】図１に示した半導体集積回路装置のＡ−Ａ’切
断断面図である。
断断面図である。
【図３】本発明の実施の形態２である半導体集積回路装
置の要部を示す平面図である。
置の要部を示す平面図である。
【図４】図３に示した半導体集積回路装置のＢ−Ｂ’切
断断面図である。
断断面図である。
【図５】本発明の実施の形態３である半導体集積回路装
置の製造過程を示す断面図である。
置の製造過程を示す断面図である。
【図６】本発明の実施の形態３である半導体集積回路装
置の製造過程を示す断面図である。
置の製造過程を示す断面図である。
【図７】本発明の実施の形態３である半導体集積回路装
置の製造過程を示す断面図である。
置の製造過程を示す断面図である。
【図８】本発明の実施の形態４である半導体集積回路装
置の要部を示す平面図である。
置の要部を示す平面図である。
【図９】図８に示した半導体集積回路装置のＣ−Ｃ’切
断断面図である。
断断面図である。
【図１０】本発明の実施の形態５である半導体集積回路
装置の要部を示す断面図である。
装置の要部を示す断面図である。
【図１１】本発明の実施の形態６である半導体集積回路
装置の要部を示す平面図である。
装置の要部を示す平面図である。
【図１２】図１１に示した半導体集積回路装置が構成す
る２入力ＮＡＮＤ回路を示す回路図である。
る２入力ＮＡＮＤ回路を示す回路図である。
【図１３】本発明の実施の形態６である半導体集積回路
装置（ＳＲＡＭセル）の要部を示す平面図である。
装置（ＳＲＡＭセル）の要部を示す平面図である。
【図１４】本発明の実施の形態７である半導体集積回路
装置の要部を示す断面図である。
装置の要部を示す断面図である。
【図１５】本発明の実施の形態８である半導体集積回路
装置の製造過程を示す平面図である。
装置の製造過程を示す平面図である。
【図１６】本発明の実施の形態８である半導体集積回路
装置の製造過程を示す平面図である。
装置の製造過程を示す平面図である。
【図１７】本発明の実施の形態８である半導体集積回路
装置を模式的に示した斜視図である。
装置を模式的に示した斜視図である。
【図１８】本発明の実施の形態８である半導体集積回路
装置の製造過程を示す平面図である。
装置の製造過程を示す平面図である。
【図１９】本発明の実施の形態８である半導体集積回路
装置の変形例を示す平面図である。
装置の変形例を示す平面図である。
【図２０】本発明の実施の形態９である半導体集積回路
装置の製造過程を示す平面図である。
装置の製造過程を示す平面図である。
【図２１】本発明の実施の形態９である半導体集積回路
装置の製造過程を示す平面図である。
装置の製造過程を示す平面図である。
【図２２】本発明の実施の形態９である半導体集積回路
装置の製造過程を示す平面図である。
装置の製造過程を示す平面図である。
【図２３】本発明の実施の形態９である半導体集積回路
装置の製造過程を示す平面図である。
装置の製造過程を示す平面図である。
【図２４】本発明の実施の形態９である半導体集積回路
装置の製造過程を示す平面図である。
装置の製造過程を示す平面図である。
【図２５】本発明の実施の形態９である半導体集積回路
装置の製造過程を示す平面図である。
装置の製造過程を示す平面図である。
【図２６】本発明の実施の形態９である半導体集積回路
装置の製造過程を示す平面図である。
装置の製造過程を示す平面図である。
【図２７】本発明の実施の形態９である半導体集積回路
装置の製造過程を示す平面図である。
装置の製造過程を示す平面図である。
【図２８】本発明の実施の形態９である半導体集積回路
装置の製造過程を示す平面図である。
装置の製造過程を示す平面図である。
【図２９】本発明の実施の形態９である半導体集積回路
装置の製造過程を示す平面図である。
装置の製造過程を示す平面図である。
【図３０】本発明の実施の形態９である半導体集積回路
装置の製造過程を示す平面図である。
装置の製造過程を示す平面図である。
【図３１】本発明の実施の形態９である半導体集積回路
装置の製造過程を示す平面図である。
装置の製造過程を示す平面図である。
【図３２】本発明の実施の形態９である半導体集積回路
装置の製造過程を示す平面図である。
装置の製造過程を示す平面図である。
【図３３】本発明の実施の形態９である半導体集積回路
装置を模式的に示した斜視図である。
装置を模式的に示した斜視図である。
【図３４】本発明の実施の形態１０である半導体集積回
路装置の要部を示す断面図である。
路装置の要部を示す断面図である。
【図３５】本発明の実施の形態１０である半導体集積回
路装置の要部を示す他の断面図である。
路装置の要部を示す他の断面図である。
【図３６】本発明の実施の形態１１であるＳＲＡＭセル
の回路図である。
の回路図である。
【図３７】本発明の実施の形態１１である半導体集積回
路装置（ＳＲＡＭセル）の製造過程を示す平面図であ
る。
路装置（ＳＲＡＭセル）の製造過程を示す平面図であ
る。
【図３８】本発明の実施の形態１１である半導体集積回
路装置（ＳＲＡＭセル）の製造過程を示す平面図であ
る。
路装置（ＳＲＡＭセル）の製造過程を示す平面図であ
る。
【図３９】本発明の実施の形態１２である半導体集積回
路装置（ＳＲＡＭセル）を示す平面図である。
路装置（ＳＲＡＭセル）を示す平面図である。
【図４０】本発明の実施の形態１３である半導体集積回
路装置（ＳＲＡＭセル）を示す平面図である。
路装置（ＳＲＡＭセル）を示す平面図である。
【図４１】本発明の実施の形態１４である半導体集積回
路装置（ＳＲＡＭセル）を示す平面図である。
路装置（ＳＲＡＭセル）を示す平面図である。
【図４２】本発明の実施の形態１５である半導体集積回
路装置（ＳＲＡＭセル）を示す平面図である。
路装置（ＳＲＡＭセル）を示す平面図である。
【図４３】本発明の実施の形態１６である半導体集積回
路装置（ＳＲＡＭセル）を示す平面図である。
路装置（ＳＲＡＭセル）を示す平面図である。
【図４４】本発明の実施の形態１７である半導体集積回
路装置（ＳＲＡＭセル）を示す平面図である。
路装置（ＳＲＡＭセル）を示す平面図である。
【図４５】本発明の実施の形態１８である半導体集積回
路装置（ＳＲＡＭセル）を示す平面図である。
路装置（ＳＲＡＭセル）を示す平面図である。
【図４６】本発明の実施の形態１9である半導体集積回
路装置（ＤＲＡＭセル）を示す平面図である。
路装置（ＤＲＡＭセル）を示す平面図である。
【図４７】本発明の実施の形態２０である半導体集積回
路装置（ＤＲＡＭセル）を示す平面図である。
路装置（ＤＲＡＭセル）を示す平面図である。
【図４８】本発明の実施の形態２１である半導体集積回
路装置（ＤＲＡＭセル）を示す平面図である。
路装置（ＤＲＡＭセル）を示す平面図である。
【図４９】本発明の実施の形態２２である半導体集積回
路装置（ＤＲＡＭセル）を示す平面図である。
路装置（ＤＲＡＭセル）を示す平面図である。
【図５０】本発明の実施の形態２３である半導体集積回
路装置の製造過程を示す平面図である。
路装置の製造過程を示す平面図である。
【図５１】本発明の実施の形態２３である半導体集積回
路装置の製造過程を示す平面図である。
路装置の製造過程を示す平面図である。
【図５２】図５１に示した半導体集積回路装置のＡ−Ａ
切断断面である。
切断断面である。
【図５３】本発明の実施の形態２４である半導体集積回
路装置を示す平面図である。
路装置を示す平面図である。
【図５４】図５３に示した半導体集積回路装置のＡ−Ａ
切断断面である。
切断断面である。
【図５５】本発明の実施の形態２５である半導体集積回
路装置の製造過程を示す断面図である。
路装置の製造過程を示す断面図である。
【図５６】本発明の実施の形態２５である半導体集積回
路装置の製造過程を示す平面図である。
路装置の製造過程を示す平面図である。
【図５７】本発明の実施の形態２５である半導体集積回
路装置の製造過程を示す断面図である。
路装置の製造過程を示す断面図である。
【図５８】本発明の実施の形態２５である半導体集積回
路装置の製造過程を示す断面図である。
路装置の製造過程を示す断面図である。
【図５９】本発明の実施の形態２５である半導体集積回
路装置の製造過程を示す平面図である。
路装置の製造過程を示す平面図である。
【図６０】本発明の実施の形態２６である半導体集積回
路装置を示す平面図である。
路装置を示す平面図である。
【図６１】図６０に示す半導体集積回路装置のＡ−Ａ切
断断面図である。
断断面図である。
【図６２】本発明の実施の形態２７である半導体装置を
示す平面図である。
示す平面図である。
【図６３】本発明の実施の形態２８である半導体装置を
示す平面図である。
示す平面図である。
【図６４】発明者等が検討したＭＯＳＦＥＴを示す断面
図である。
図である。
１…シリコン基板、２…素子分離シリコン酸化膜、３…
ゲート酸化膜、４…ゲート多結晶シリコン膜、５…金属
ゲート電極、６…絶縁膜、７…ソースおよびドレイン拡
散層、８…絶縁膜、１０…素子段差平坦化絶縁膜、１１
…金属プラグ電極、１２…絶縁膜、１３…絶縁膜、１４
…配線層、２１…トランジスタ活性領域、２２…ゲート
電極領域、２３、２４…ソースおよびドレイン拡散層上
開口部領域、２５…プラグ電極と配線層接続のための開
口部、２６…配線層、３１…トランジスタ活性領域、３
２…ゲート電極領域、３３…ソースおよびドレイン拡散
層上開口部領域、３４…ゲート電極上開口部領域、３５
…プラグ電極と配線層接続のための開口部、３６…配線
層、５１…シリコン基板、５２…素子分離シリコン酸化
膜、５３…ゲート酸化膜、５４…ゲート多結晶シリコン
膜、５５…ソースおよびドレイン拡散層、５６…側壁絶
縁膜、５８、５９…金属シリサイド膜、６０…素子段差
平坦化シリコン酸化膜、６１…金属プラグ電極、８１…
シリコン基板、８２…素子分離シリコン酸化膜、８３…
ゲート酸化膜、８４…ゲート多結晶シリコン膜、８５…
金属シリサイドゲート電極、８６…シリコン窒化膜、８
７…ソースおよびドレイン拡散層、８８…側壁シリコン
窒化膜、８９…シリコン窒化膜、９０…素子段差平坦化
シリコン酸化膜、９１…金属プラグ電極、９３…シリコ
ン酸化膜、９４…配線層、１０１…トランジスタ活性領
域、１０２…ゲート電極領域、１０３…ソースおよびド
レイン拡散層上開口部領域、１０４…トランジスタ活性
領域、１０５…ゲート電極領域、１０６…ソースおよび
ドレイン拡散層上開口部領域、１０７…トランジスタ活
性領域、１０８…ゲート電極領域、１０９…ソースおよ
びドレイン拡散層上開口部領域、１２１…シリコン基
板、１２２…素子分離シリコン酸化膜、１２３…ゲート
酸化膜、１２４…ゲート多結晶シリコン膜、１２５…金
属ゲート電極、１２６…絶縁膜、１２７…ソースおよび
ドレイン拡散層、１２８…絶縁膜、１３０…素子段差平
坦化絶縁膜、１３１…金属プラグ電極、１３２…絶縁
膜、１３３…絶縁膜、１３４…多結晶シリコンキャパシ
タ、１３５…配線層、１８１…ＳＯＩ層、１８２…シリ
コン酸化膜基板、１８３…ゲート酸化膜、１８５…金属
ゲート電極、１８６…シリコン窒化膜、１８７…ソース
およびドレイン拡散層、１８８…シリコン窒化膜、１９
０…素子段差平坦化シリコン酸化膜、１９１…金属プラ
グ電極、１９２…シリコン窒化膜、１９３…シリコン酸
化膜、１９４…配線層、１００…SOI活性領域、１１０
…シリコン酸化膜層、１２０、１２５、１２６…活性領
域、２００、２０１、２５０、２５１、２５５…プラッ
トホーム、２１０…シリサイド層、３００…高濃度不純
物拡散層、５００、５１５、５１６、５６０、５７０…
ゲ−ト、６００…金属配線、７００：下部プラットホー
ム、９００、９１０、９２０、９３０、９３１、９３
２、９３４、９３５、９５０、９５５…絶縁膜。
ゲート酸化膜、４…ゲート多結晶シリコン膜、５…金属
ゲート電極、６…絶縁膜、７…ソースおよびドレイン拡
散層、８…絶縁膜、１０…素子段差平坦化絶縁膜、１１
…金属プラグ電極、１２…絶縁膜、１３…絶縁膜、１４
…配線層、２１…トランジスタ活性領域、２２…ゲート
電極領域、２３、２４…ソースおよびドレイン拡散層上
開口部領域、２５…プラグ電極と配線層接続のための開
口部、２６…配線層、３１…トランジスタ活性領域、３
２…ゲート電極領域、３３…ソースおよびドレイン拡散
層上開口部領域、３４…ゲート電極上開口部領域、３５
…プラグ電極と配線層接続のための開口部、３６…配線
層、５１…シリコン基板、５２…素子分離シリコン酸化
膜、５３…ゲート酸化膜、５４…ゲート多結晶シリコン
膜、５５…ソースおよびドレイン拡散層、５６…側壁絶
縁膜、５８、５９…金属シリサイド膜、６０…素子段差
平坦化シリコン酸化膜、６１…金属プラグ電極、８１…
シリコン基板、８２…素子分離シリコン酸化膜、８３…
ゲート酸化膜、８４…ゲート多結晶シリコン膜、８５…
金属シリサイドゲート電極、８６…シリコン窒化膜、８
７…ソースおよびドレイン拡散層、８８…側壁シリコン
窒化膜、８９…シリコン窒化膜、９０…素子段差平坦化
シリコン酸化膜、９１…金属プラグ電極、９３…シリコ
ン酸化膜、９４…配線層、１０１…トランジスタ活性領
域、１０２…ゲート電極領域、１０３…ソースおよびド
レイン拡散層上開口部領域、１０４…トランジスタ活性
領域、１０５…ゲート電極領域、１０６…ソースおよび
ドレイン拡散層上開口部領域、１０７…トランジスタ活
性領域、１０８…ゲート電極領域、１０９…ソースおよ
びドレイン拡散層上開口部領域、１２１…シリコン基
板、１２２…素子分離シリコン酸化膜、１２３…ゲート
酸化膜、１２４…ゲート多結晶シリコン膜、１２５…金
属ゲート電極、１２６…絶縁膜、１２７…ソースおよび
ドレイン拡散層、１２８…絶縁膜、１３０…素子段差平
坦化絶縁膜、１３１…金属プラグ電極、１３２…絶縁
膜、１３３…絶縁膜、１３４…多結晶シリコンキャパシ
タ、１３５…配線層、１８１…ＳＯＩ層、１８２…シリ
コン酸化膜基板、１８３…ゲート酸化膜、１８５…金属
ゲート電極、１８６…シリコン窒化膜、１８７…ソース
およびドレイン拡散層、１８８…シリコン窒化膜、１９
０…素子段差平坦化シリコン酸化膜、１９１…金属プラ
グ電極、１９２…シリコン窒化膜、１９３…シリコン酸
化膜、１９４…配線層、１００…SOI活性領域、１１０
…シリコン酸化膜層、１２０、１２５、１２６…活性領
域、２００、２０１、２５０、２５１、２５５…プラッ
トホーム、２１０…シリサイド層、３００…高濃度不純
物拡散層、５００、５１５、５１６、５６０、５７０…
ゲ−ト、６００…金属配線、７００：下部プラットホー
ム、９００、９１０、９２０、９３０、９３１、９３
２、９３４、９３５、９５０、９５５…絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/11 Ｈ０１Ｌ 29/78 ３０１Ｘ 27/108 21/8242 29/78 (72)発明者 大西 和博 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 内野 俊 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 梅田 一徳 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 4M104 AA01 BB14 BB18 BB30 BB33 CC01 CC05 DD08 DD17 DD20 DD37 DD43 EE17 FF11 FF22 GG09 GG10 GG14 GG16 HH15 5F033 HH11 HH18 HH19 JJ19 JJ27 JJ33 KK01 NN07 QQ10 RR04 RR06 SS04 SS15 SS21 TT02 VV16 XX09 XX28 5F040 DA10 DB03 DC01 EA08 EA09 EB12 EC02 EC07 EF03 EH05 EK05 FB04 5F048 AA01 AB01 AB03 BF07 5F083 AD21 AD48 AD49 BS01 BS13 BS27 GA02 GA09 JA14 JA15 JA35 JA39 JA40 JA45 JA58 MA05 MA06 MA17 MA20 PR12 PR21 PR34 PR40 ZA12
Claims (49)
- 【請求項１】半導体本体と、該半導体本体の主面に活性
領域を区画するために選択的に設けられた素子分離用第
１の絶縁膜と、該活性領域に配置されたゲート電極、第
１半導体領域および第２半導体領域より成る絶縁ゲート
電界効果トランジスタと、該素子分離用第１の絶縁膜お
よび該活性領域を覆い、主面を有する第２の絶縁膜と、
該第１および第２半導体領域のそれぞれの主面上におい
て該第２の絶縁膜に設けられた第１および第２コンタク
ト開口部と、該第１および第２コンタクト開口部内に、
該第１および第２半導体領域主面に接するようにそれぞ
れ埋め込まれたコンタクト用導体層とを有し、該それぞ
れのコンタクト用導体層主面は、該第１および第２半導
体領域主面を覆い、該活性領域上に位置されたゲート電
極主面よりも上部に位置して成ることを特徴とする半導
体集積回路装置。 - 【請求項２】請求項１において、前記コンタクト用導体
層は、TiN,Ti,W,WNから選択された金属プラグからなる
ことを特徴とする半導体集積回路装置。 - 【請求項３】半導体本体と、該半導体本体の主面に活性
領域を区画するために選択的に設けられた素子分離用第
１の絶縁膜と、該活性領域に配置されたゲート電極、ソ
ースおよびドレイン領域より成る絶縁ゲート電界効果ト
ランジスタと、該素子分離用第１の絶縁膜および該活性
領域を覆い、平坦化された主面を有する第２の絶縁膜
と、該ソースおよびドレイン領域のそれぞれの主面上に
おいて該第２の絶縁膜に設けられたソースおよびドレイ
ンコンタクト開口部と、該ソースおよびドレインコンタ
クト開口部内にそれぞれ埋め込まれたコンタクト用導体
層とを有し、該それぞれのコンタクト用導体層主面は、
該ソースおよびドレイン領域主面を覆い、該活性領域上
に位置されたゲート電極主面よりも上部に位置し、前記
ゲート電極の側壁には該平坦化された第２の絶縁膜とは
異なる絶縁膜が設けられていることを特徴とする半導体
集積回路装置。 - 【請求項４】半導体本体と、該半導体本体の主面に第１
導電型の活性領域を区画するように選択的に設けられた
素子分離用第１の絶縁膜と、該活性領域に配置されたゲ
ート電極、第１導電型とは反対の第２導電型の第１およ
び第２領域より成る絶縁ゲート電界効果トランジスタ
と、該素子分離用第１の絶縁膜および該活性領域を覆
い、平坦化された主面を有する第２の絶縁膜と、該第１
および第２領域のそれぞれの主面上において該第２の絶
縁膜に設けられた第１および第２コンタクト開口部と、
該第１および第２コンタクト開口部内にそれぞれ埋め込
まれた導体層とを有し、該第１および第２コンタクト開
口部のいずれかもしくはその両方に該第1コンタクト開
口部およびまたは該第２コンタクト開口部に連続する配
線用溝が該第１の絶縁膜上に延びて該第２の絶縁膜に形
成され、該それぞれの導体層主面は、該第１および第２
領域主面を覆い、該活性領域上に位置されたゲート電極
主面よりも上部に位置して成り、該配線用溝内に導体層
が埋め込まれていることを特徴とする半導体集積回路装
置。 - 【請求項５】請求項４において、前記導体層は、TiN,T
i,W,WNから選択された金属からなることを特徴とする請
求項４に記載の半導体集積回路装置。 - 【請求項６】半導体本体と、該半導体本体の主面に第１
導電型示す活性領域を区画するように選択的に設けられ
た素子分離用第１の絶縁膜と、該活性領域に配置された
ゲート配線、該ゲート配線と該第１の絶縁膜とで区画さ
れた第１導電型とは反対の第２導電型を示す第１および
第２区画領域より成る絶縁ゲート電界効果トランジスタ
と、該素子分離用第１の絶縁膜および該活性領域上に設
けられ、主面が平坦化され、該第１および第２区画領域
それぞれの全域を露出するための第１および第２コンタ
クト開口部を有する第２の絶縁膜と、該第１および第２
区画領域に接するように該第１および第２コンタクト開
口部内においてそれぞれ埋め込まれた導体層とを有し、
該第１および第２コンタクト開口部のいずれかもしくは
その両方に該第1コンタクト開口部およびまたは該第２
コンタクト開口部に連続する配線用溝が該第１の絶縁膜
上に延びて該第２の絶縁膜に形成され、該それぞれの導
体層は、該該第１および第２区画領域主面を覆い、該活
性領域上に位置されたゲート電極主面よりも上部に位置
して成り、該配線用溝内に導体層が埋め込まれているこ
とを特徴とする半導体集積回路装置。 - 【請求項７】請求項６において、前記第１の絶縁膜は前
記半導体本体形成された溝と該溝に埋め込まれた絶縁膜
とで構成されて成る半導体集積回路装置。 - 【請求項８】請求項６または請求項７において、前記第
２の絶縁膜および前記導体層上に第３の絶縁膜が被覆さ
れ、該第３の絶縁膜上に複数の第２の配線層が前記導体
層および前記ゲート配線を横切るように延びていること
を特徴とする半導体集積回路装置。 - 【請求項９】請求項８において、前記複数の第２の配線
層のいずれか一つと前記導体層のいずれか一つとが前記
第３の絶縁膜に設けられた開口を介して接続されている
ことを特徴とする半導体集積回路装置。 - 【請求項１０】請求項６において、 前記第２の絶縁膜
は、SiO2よりも低誘電率の絶縁膜よりなることを特徴と
する半導体集積回路装置。 - 【請求項１１】請求項１０において、前記低誘電率の絶
縁膜は、有機ＳＯＧを主体とした絶縁膜よりなることを
特徴とする半導体集積回路装置。 - 【請求項１２】請求項１０において、前記低誘電率の絶
縁膜は、プラズマSiO2膜と有機ＳＯＧ膜とプラズマSiO2
膜が順次形成された積層膜よりなることを特徴とする半
導体集積回路装置。 - 【請求項１３】絶縁本体と、該絶縁本体の主面に設けら
れた半導体活性領域と、該半導体活性領域に配置された
ゲート電極（配線）、ソースおよびドレイン領域より成
る絶縁ゲート電界効果トランジスタと、該半導体活性領
域を覆い、主面が平坦化された第２の絶縁膜と、該ソー
スおよびドレイン領域のそれぞれの主面上において該第
２の絶縁膜に設けられたソースおよびドレインコンタク
ト開口部と、該ソースおよびドレインコンタクト開口部
内にそれぞれ埋め込まれたコンタクト用導体層とを有
し、該それぞれのコンタクト用導体層主面は、該ソース
およびドレイン領域主面を覆い、該活性領域上に位置さ
れたゲート電極主面よりも上部に位置して成ることを特
徴とする電子装置。 - 【請求項１４】請求項１３において、前記コンタクト用
導体層は、TiN,Ti,W,WNから選択された材料の金属プラ
グからなることを特徴とする電子装置。 - 【請求項１５】請求項１３において、前記コンタクト用
導体層は、ソースおよびドレイン領域の主面にそれぞれ
形成されたTiシリサイド、TiNおよびWから成る積層構造
であることを特徴とする電子装置。 - 【請求項１６】請求項１３において、 前記第２の絶縁
膜は、SiO2よりも低誘電率の絶縁膜よりなることを特徴
とする電子装置。 - 【請求項１７】請求項１６において、前記低誘電率の絶
縁膜は、有機ＳＯＧを主体とした絶縁膜よりなることを
特徴とする電子装置。 - 【請求項１８】請求項１６において、前記低誘電率の絶
縁膜は、プラズマSiO2膜と有機ＳＯＧ膜とプラズマSiO2
膜が順次形成された積層膜よりなることを特徴とする電
子装置。 - 【請求項１９】請求項１３において、前記第２の絶縁膜
および前記導体層上に第３の絶縁膜が被覆され、該第３
の絶縁膜上に複数の第２の配線層が形成されていること
を特徴とする電子装置。 - 【請求項２０】請求項１９において、前記第２の配線層
は銅を主体とする配線層であることを特徴とする電子装
置。 - 【請求項２１】半導体本体と、 該半導体本体主面に互いに素子分離領域によって区画さ
れ、近接した第１の活性領域および第２の活性領域と、 該第１の活性領域に配置されたゲート配線、ソースおよ
びドレイン領域より成る第１の絶縁ゲート電界効果トラ
ンジスタと、 該第２の活性領域に配置されたゲート配線、ソースおよ
びドレイン領域より成る第２の絶縁ゲート電界効果トラ
ンジスタと、 該第１および第２の活性領域を覆い、その主面が平坦化
された第２の絶縁膜と、 該第１の活性領域内の該ソー
スおよびドレイン領域のうちの選択された一つの領域表
面および該第２の活性領域内の該ソースおよびドレイン
領域のうちの選択された一つの領域表面それぞれを露出
し、該互いに選択された領域を結ぶように該第２の絶縁
膜に設けられた配線用溝と、 該配線用溝内に埋め込まれ、該互いに選択された領域を
接続する導体層とを有して成ることを特徴とする半導体
集積回路装置。 - 【請求項２２】請求項２１において、前記第１の絶縁ゲ
ート電界効果トランジスタはＮ型ＭＯＳから成り、前記
第２の絶縁ゲート電界効果トランジスタは、Ｐ型ＭＯＳ
から成り、該Ｎ型ＭＯＳおよびＰ型ＭＯＳで構成された
一つのＣＭＯＳ回路を単位ブロックとし、該単位ブロッ
クが前記半導体本体主面に複数配置され、ＣＭＯＳ論理
集積回路を構成して成ることを特徴とする半導体集積回
路装置。 - 【請求項２３】半導体本体主面に、一対のＰ型負荷ＭＯ
Ｓと、一対のＮ型駆動ＭＯＳと、一対のＮ型転送ＭＯＳ
とで、フリップ・フロップ回路を構成するメモリセルが
形成された半導体集積回路装置であって、 該半導体本体主面に選択的に形成されたＮ型ウエルおよ
びＰ型ウエルと、 該Ｎ型ウエル主面に素子分離領域で区画された第１およ
び第２活性領域と、 該Ｐ型ウエル主面に素子分離領域で区画された第３およ
び第４活性領域と、 該第１活性領域内に設けられた第１ゲート配線とソース
およびドレイン領域とから成る第１Ｐ型負荷ＭＯＳと、 該第２活性領域内に設けられた第２ゲート配線とソース
およびドレイン領域とから成る第２Ｐ型負荷ＭＯＳと、 該第３活性領域内に延びた該第１ゲート配線とソースお
よびドレイン領域とから成る第１Ｎ型駆動ＭＯＳと、 該第３活性領域内に設けられた第３ゲート配線とソース
およびドレイン領域とから成り、該ソースおよびドレイ
ン領域の一方と該第１Ｎ型駆動ＭＯＳのソースおよびド
レイン領域の一方とが共通領域として配置された第２Ｐ
チャネル型転送ＭＯＳと、 該第４活性領域内に延びた該第２ゲート配線とソースお
よびドレイン領域とから成る第２Ｎ型駆動ＭＯＳと、 該第３活性領域内に延びた第３ゲート配線とソースおよ
びドレイン領域とから成り、該ソースおよびドレイン領
域の一方と該第１Ｎ型駆動ＭＯＳのソースおよびドレイ
ン領域の一方とが共通領域として配置された第２Ｎ型転
送ＭＯＳと、 該第１、第２、第３および第４活性領域上を覆い、主面
が平坦化された絶縁膜と、 該第１および第２Ｐ型負荷ＭＯＳのそれぞれのソースお
よびドレイン領域主面全域に位置して該絶縁膜に設けら
れたコンタクト用開口と、 該第１Ｎ型駆動ＭＯＳおよび該第１Ｎ型転送ＭＯＳの共
通領域以外のソースまたはドレイン領域主面全域に位置
して該絶縁膜に設けられたコンタクト用開口と、 該第
１Ｎ型駆動ＭＯＳおよび該第１Ｎ型転送ＭＯＳの共通領
域主面の一部に位置して該絶縁膜に設けられたコンタク
ト用開口と、 該第２Ｎ型駆動ＭＯＳおよび第２Ｎ型転送ＭＯＳの共通
領域以外のソースまたはドレイン領域主面全域に位置し
て該絶縁膜に設けられたコンタクト用開口と、 該第２Ｎ型駆動ＭＯＳおよび第２Ｎ型転送ＭＯＳの共通
領域主面の一部に位置して該絶縁膜に設けられたコンタ
クト用開口と、 該それぞれのコンタクト用開口に埋め込まれた金属プラ
グと、から成ることを特徴とする半導体集積回路装置。 - 【請求項２４】請求項２３において、前記第１Ｎ型駆動
ＭＯＳおよび第１Ｎ型転送ＭＯＳの共通領域主面の一部
に位置して該絶縁膜に設けられたコンタクト用開口は、
前記第１Ｎ型駆動ＭＯＳのゲート幅寸法よりも大きい辺
を有し、前記第２Ｎ型駆動ＭＯＳおよび第２Ｎ型転送Ｍ
ＯＳの共通領域主面の一部に位置して該絶縁膜に設けら
れたコンタクト用開口は、前記第２Ｎ型駆動ＭＯＳのゲ
ート幅寸法よりも大きい辺を有していることを特徴とす
る半導体集積回路装置。 - 【請求項２５】請求項２３において、前記第１Ｐ型負荷
ＭＯＳのソースまたはドレイン領域主面上に設けられた
コンタクト用開口と、前記第１Ｎ型駆動ＭＯＳおよび第
１Ｎ型転送ＭＯＳの共通領域主面上に設けられたコンタ
クト開口とに連続して、前記絶縁膜に設けられた第１配
線溝と、 前記第２Ｐ型負荷ＭＯＳのソースまたはドレイン領域主
面上に設けられたコンタクト用開口と、前記第２Ｎ型駆
動ＭＯＳおよび第２Ｎ型転送ＭＯＳの共通領域主面上に
設けられたコンタクト開口とに連続して、前記絶縁膜に
設けられ、前記第１配線溝に対し平行に設けられた第２
配線溝と、 前記第１配線溝内に埋め込まれ、前記コンタクト開口内
の金属プラグと一体の第１配線と、 前記第２配線溝内に埋め込まれ、前記コンタクト開口内
の金属プラグと一体の第２配線と、から成ることを特徴
とする半導体集積回路装置。 - 【請求項２６】半導体本体と、該半導体本体の主面に第
１導電型の活性領域を区画するように選択的に設けられ
た素子分離用第１の絶縁膜と、該活性領域に配置された
ゲート電極、第１導電型とは反対の第２導電型の第１お
よび第２領域より成る絶縁ゲート電界効果トランジスタ
と、該素子分離用第１の絶縁膜および該活性領域を覆
い、主面が平坦化された第２の絶縁膜と、該第１および
第２領域のそれぞれの主面上において該第２の絶縁膜に
設けられた第１および第２コンタクト開口部と、該第１
および第２コンタクト開口部内にそれぞれ埋め込まれた
導体層とを有し、該第１コンタクト開口部に連続する配
線用溝が該第１の絶縁膜上に延びて該第２の絶縁膜に形
成され、該それぞれの導体層主面は、該第１および第２
領域主面を覆い、該活性領域上に位置されたゲート電極
主面よりも上部に位置して成り、該配線用溝内に該第１
コンタクト開口部内の導体層に接続されたビット線が埋
め込まれて成り、そして該第２コンタクト開口部内の導
体層に接続された蓄積電極と、誘電体膜とプレート電極
とから成る積層キャパシタが該第２コンタクト開口部内
の導体層に接続されていることを特徴とする半導体集積
回路装置。 - 【請求項２７】請求項２６において、前記導体層および
ビット線は、TiN,Ti,W,WNから選択された金属からなる
ことを特徴とする半導体集積回路装置。 - 【請求項２８】請求項２６において、前記ビット線は、
CuもしくはCu合金からなることを特徴とする半導体集積
回路装置。 - 【請求項２９】請求項２６において、前記素子分離用第
１の絶縁膜は前記半導体本体形成された溝と該溝に埋め
込まれた絶縁膜とで構成されて成ること特徴とする半導
体集積回路装置。 - 【請求項３０】半導体基板主面に絶縁ゲート電界効果ト
ランジスタを有する半導体装置において、該基板主面に
形成された素子分離用第１の絶縁膜とゲート電極とを覆
い、主面が平坦化された第２の絶縁膜を有し、該第２の
絶縁膜に設けられたソースおよびドレインコンタクト開
口部に、コンタクト用導体層が埋め込まれ、ソースから
ドレイン方向のゲートの長さよりも、活性領域のゲート
電極方向の幅が広く、コンタクト開口部のゲート電極方
向の幅が、ゲート幅と等しいかそれよりも広いことを特
徴とする半導体集積回路装置。 - 【請求項３１】請求項３０において、該コンタクト開口
部が少なくとも素子分離用第１の絶縁膜またはゲート電
極側壁の第３の絶縁膜により整合されていることを特徴
とする半導体集積回路装置。 - 【請求項３２】該請求項３０において、コンタクト用導
体層上面は、該ゲート電極上面よりも上部に位置し、該
コンタクト用導体層上面と、開口部を有する第２の絶縁
膜上面とがほぼ連続した平坦面を成していることを特徴
とする半導体集積回路装置。 - 【請求項３３】請求項３０において、該コンタクト用導
体層が、少なくとも金属膜または金属とシリコンより成
るシリサイド膜であることを特徴とする半導体集積回路
装置。 - 【請求項３４】請求項３０において、該基板主面に形成
された素子分離用第１の絶縁膜とゲート電極とを覆う第
２の絶縁膜を有し、該第２の絶縁膜に設けられたソース
およびドレインコンタクト開口部に、コンタクト用導体
層が埋め込まれ、ソースからドレイン方向のゲートの長
さよりも、活性領域のゲート電極方向の幅が広く、コン
タクト開口部のゲート電極方向の幅が、ゲート幅と等し
いかそれよりも広く設けられ、該ソースおよびドレイン
コンタクト開口部のいずれかに連続して配線用溝が該第
２の絶縁膜に形成され、該配線溝内に該コンタクト用導
体層に連続する配線用導体層が埋め込まれ、該配線用導
体層により該複数の電界効果トランジスタが電気的に接
続されて成ることを特徴とする半導体集積回路装置。 - 【請求項３５】請求項３０において、他の配線用導体層
が該コンタクト用導体層上に、第４の絶縁膜を介して交
差していることを特徴とする半導体集積回路装置。 - 【請求項３６】請求項３１において、該絶縁ゲート電界
効果トランジスタが該シリコン基板主面上に複数形成さ
れてメモリ回路と論理演算回路を構成し、該メモリ回路
が少なくともダイナミックメモリまたはスタティックメ
モリを含み、該論理演算回路が少なくともＮＯＲ回路ま
たはＮＡＮＤ回路またはＡＮＤ回路を含むことを特徴と
する半導体集積回路装置。 - 【請求項３７】半導体本体主面に素子分離領域により区
画された活性領域と、該活性領域内にゲ−ト電極、ソ−
スおよびドレイン領域を有する絶縁ゲ−ト型電界効果ト
ランジスタとを含む半導体集積回路装置において、該ゲ
ート電極は該半導体本体主面上にゲート絶縁膜を介して
形成され、該ソースおよびドレイン領域は該半導体本体
主面内に形成され、該ソースおよびドレイン領域表面の
それぞれに金属層が接続され、該それぞれの金属層は、
該ソースおよびドレイン領域それぞれの表面エリアが平
行に上記ゲート電極主面よりも高い位置にシフトした主
面を有し、該シフトした主面のそれぞれの高さは一致し
て成ることを特徴とする半導体集積回路装置。 - 【請求項３８】請求項３７において、前記それぞれの金
属層の主面は前記ソ−スおよびドレイン領域の表面エリ
アとほぼ等しいことを特徴とする半導体集積回路装置。 - 【請求項３９】請求項３７において、前記金属層上に絶
縁膜を介して複数の第１の配線層が形成され、前記第１
の配線層と前記金属層とが前記絶縁膜に設けられたコン
タクト開口を介して接続されていることを特徴とする半
導体集積回路装置。 - 【請求項４０】請求項３７において、前記ゲート電極に
接続され、前記金属層の主面高さと一致させた他の金属
層を有することを特徴とする半導体集積回路装置。 - 【請求項４１】単結晶半導体本体主面に素子分離領域に
より区画された活性領域と、該活性領域内にゲ−ト電
極、ソ−スおよびドレイン領域を有する絶縁ゲ−ト型電
界効果トランジスタとを含む半導体集積回路装置におい
て、該ゲート電極は該半導体本体主面上にゲート絶縁膜
を介して形成され、該ソースおよびドレイン領域は該半
導体本体主面内に形成され、該ゲート電極、該ソースお
よびドレイン領域上に第２の絶縁膜が堆積され、該ソー
スおよびドレイン領域表面のそれぞれに金属層が接続さ
れ、該それぞれの金属層は、該ソースおよびドレイン領
域それぞれの表面エリアが平行に上記ゲート電極主面よ
りも高い位置にシフトした主面を有し、該シフトした主
面は該第２の絶縁膜の主面と一致して成ることを特徴と
する半導体集積回路装置。 - 【請求項４２】（１）半導体本体を準備する工程と、 （２）該半導体本体の主面に素子分離用第１の絶縁膜を
選択的に形成し、該主面に該第１の絶縁膜で区画された
第１導電型を示す活性領域を配置する工程と、 （３）該活性領域にゲート配線をパターン加工する工程
と、 （４）該ゲート配線が形成されていない該活性領域内に
不純物を導入し、第１導電型とは反対の導電型を示す第
１および第２区画領域を形成する工程と、 （５）該ゲート配線、該第１および第２区画領域を覆う
ように、該半導体本体の主面上に第２の絶縁膜を堆積す
る工程と、 （６）該第１および第２区画領域それぞれの全域を露出
するために、該第２の絶縁膜に第１および第２コンタク
ト開口部と、該第１および第２コンタクト開口部のいず
れかもしくはその両方に連続する配線用溝とを形成する
工程と、 （７）第１および第２のコンタクト開口部内と、該配線
用溝内とに導体層を埋め込むことを特徴とする半導体集
積回路装置の製造方法。 - 【請求項４３】請求項４２において、工程（２）におけ
る該第１の絶縁膜形成は、前記半導体本体に溝を形成す
る段階と該溝に絶縁膜を埋め込む段階とから成ることを
特徴とする半導体集積回路装置の製造方法。 - 【請求項４４】請求項４２において、工程（７）に続い
て、 （８）前記第２の絶縁膜および前記導体層上に第４の絶
縁膜を被覆する工程と、 （９）該第３の絶縁膜上に前
記導体層および前記ゲート配線を横切るように複数の第
２の配線層を形成することを特徴とする半導体集積回路
装置の製造方法。 - 【請求項４５】請求項４２において、工程（５）におけ
る前記第２の絶縁膜形成は、 プラズマ処理による酸化
膜形成の第１段階と、塗布回転による有機ＳＯＧ形成の
第２段階と、プラズマ処理による酸化膜形成の第３段階
よりなることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項４６】請求項４２において、工程（６）におけ
る前記第１および第２のコンタクト開口部形成は、ホト
レジストパターンをマスクとした異方性エッチングによ
り形成することを特徴とする半導体集積回路装置の製造
方法。 - 【請求項４７】半導体本体と、該半導体本体の主面に活
性領域を区画するために選択的に設けられた素子分離用
第１の絶縁膜と、該活性領域に配置されたゲート電極、
ソースおよびドレイン領域より成る絶縁ゲート電界効果
トランジスタと、該素子分離用第１の絶縁膜および該活
性領域を覆い、平坦化された主面を有する第２の絶縁膜
と、該ソースおよびドレイン領域のそれぞれの主面上に
おいて該第２の絶縁膜に設けられたソースおよびドレイ
ンコンタクト開口部と、該ソースおよびドレインコンタ
クト開口部内に、該ソースおよびドレイン領域主面に接
するようにそれぞれ埋め込まれた金属プラグとを有し、
該それぞれの金属プラグは、該ソースおよびドレイン領
域主面を覆い、該金属プラグの一部は該活性領域上に位
置されたゲート電極主面をオバーラップして成ることを
特徴とする半導体集積回路装置。 - 【請求項４８】ＣＭＯＳで構成された論理集積回路装置
において、ウエル領域内に形成されたＣＭＯＳを構成す
る絶縁ゲート電界効果型トランジスタのソースおよびド
レイン領域の接合深さが３０nm以下であり、それら領域
表面にシリサイド反応を行うことなく金属プラグがコン
タクトされていることを特徴とする論理集積回路装置。 - 【請求項４９】半導体基板に一対のＣＭＯＳインバータ
が交差接続され、それぞれのインバータの出力が転送Ｍ
ＯＳＦＥＴのソースおよびドレインを介してデータ線に
接続され、該ＭＯＳＦＥＴのゲートがワード線に接続さ
れたメモリセルを備えた半導体集積回路装置であって、 上記ワード線は分割された一対のワード線を成し、該一
対のワード線に挟まれて、駆動ＭＯＳＦＥＴと負荷ＭＯ
ＳＦＥＴの一対の共通ゲートが、該ワード線と平行に配
置され、該駆動ＭＯＳＦＥＴと負荷ＭＯＳＦＥＴとの接
続は層間絶縁膜に埋め込まれた金属プラグと一体の埋め
込み配線を含むことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10357249A JP2000183178A (ja) | 1998-12-16 | 1998-12-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10357249A JP2000183178A (ja) | 1998-12-16 | 1998-12-16 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000183178A true JP2000183178A (ja) | 2000-06-30 |
Family
ID=18453158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10357249A Pending JP2000183178A (ja) | 1998-12-16 | 1998-12-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000183178A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1998
- 1998-12-16 JP JP10357249A patent/JP2000183178A/ja active Pending
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