JP2004342790A - 半導体メモリ装置及びその製造方法 - Google Patents
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Abstract
【課題】チップ面積及びセル面積を増大させることなく、しかもセルパターンを変更することなくノード容量を増大させることによってソフトエラー耐性を向上させたSRAMなどの半導体メモリ装置及びその製造方法を提供する。
【解決手段】シリコン窒化膜などからなり、ゲート側壁に施された側壁絶縁膜5、5bを、例えば、20nm以下に薄くし、且つ、この側壁絶縁膜に隣接するように、もしくは半ば以上を覆うようにノードあるいはコンタクトを含むノード配線6、6bを形成する。セル容量あるいはノード容量を増大させることができる。電源電圧が低くなっても、セル容量あるいはノード容量を増大させることによってソフトエラー耐性を向上させる。
【選択図】 図2
【解決手段】シリコン窒化膜などからなり、ゲート側壁に施された側壁絶縁膜5、5bを、例えば、20nm以下に薄くし、且つ、この側壁絶縁膜に隣接するように、もしくは半ば以上を覆うようにノードあるいはコンタクトを含むノード配線6、6bを形成する。セル容量あるいはノード容量を増大させることができる。電源電圧が低くなっても、セル容量あるいはノード容量を増大させることによってソフトエラー耐性を向上させる。
【選択図】 図2
Description
【0001】
【発明の属する技術分野】
本発明は、シリコン窒化膜(SiN)などの側壁絶縁膜を有するゲートを備え、ゲートと電荷を蓄えるノードが平行に配置されたメモリセルパターンを有する半導体メモリ装置に関するものである。
【0002】
【従来の技術】
現在、1ウェーハからできる限り多くのチップを形成し、コストダウンを図るために微細化によってチップ面積及びセル面積の縮小が盛んに行われている。しかし、半導体製造技術においては、チップあるいはセル面積の縮小を進める方向にさらに向かおうとしており、その結果ソフトエラー耐性の低下を引き起こしている。
図6及び図7は、図4に示されるSRAMのメモリセルの回路図を構成するMOSトランジスタと配線の一部が形成された半導体基板の断面図、図5は、図4に示されるSRAMの1メモリセル領域(A)内の主要な構成、ゲート、ノードを含む配線及びソース・ドレイン領域が構成された不純物拡散領域を示す半導体基板の概略平面図である。例えば、シリコンなどの半導体基板101にはシリコン窒化膜(SiN)などからなる側壁絶縁膜105a、105が形成されたポリシリコンなどからなるゲート104a、104がゲート絶縁膜(図示しない)を介して形成されている。
【0003】
これらゲートを被覆するように、半導体基板101上にはCVD法等によりシリコン酸化膜などからなる層間絶縁膜103が形成されている。層間絶縁膜103の表面は、CMP法などにより平坦化され、その表面には、ノードを含む配線106a(N1)、106が埋め込み形成されている。配線は、タングステンなどから形成されている。配線106、106aは、所定の箇所でコンタクト107a、107が形成され、半導体基板101のソース/ドレイン領域などの拡散領域102a、102と接続されている。Aセル内では電荷を蓄積することができる第1のノード106a(N1)がトランジスタを構成する拡散領域102aにコンタクト107aを介して接続されている。ノード106a(N1)は、コンタクトを介して第1のnMOSトランジスタの拡散領域102aと第2の負荷pMOSトランジスタのゲートと電気的に接続されている。また、ノード106a(N1)は、コンタクトを介して第2のnMOSトランジスタの拡散領域102aと第2の負荷pMOSトランジスタのゲートと電気的に接続されている(図4、図5参照)。図6及び図7は、それぞれ図5のA−A′線及びB−B′線に沿う部分の断面図を表し、これらの部分にAセル領域が示されている。
【0004】
以上のように、従来のメモリセルは、図6及び図7に示すように、配線の底面は、コンタクト以外半導体基板101に届いてはおらず、ゲートと配線間の距離(d)が大きく、大きな容量を持ってはいなかった。また、シリコン窒化膜などから形成されたゲート側壁絶縁膜は、シリコン窒化膜をゲート上に堆積させ、その後RIE法などにより異方性エッチングを行ってゲート側壁のみ側壁絶縁膜として残す方法により形成される。このような方法で形成した側壁絶縁膜の底辺の膜厚は厚く80nmに達するものであった。ノード容量を形成する従来技術としては、例えば、特許文献1、2がある。
【0005】
【特許文献1】
特開平9−36252号公報(図3及び9頁)
【特許文献2】
特開2003−7978号公報(図35及び11頁)
【0006】
【発明が解決しようとする課題】
メモリセルが、例えば、SRAMの場合、現在の電源電圧は、3.3Vであるが、微細化が進んで電源電圧が1.8V(0.15μm)となると保持容量が小さくなり、“0”、“1”の書き込みを行った場合に不用意に反転し易くなる。また、チップ面積及びセル面積を増大させればソフトエラー耐性は向上するが、微細化を進める一方でこのような面積の増大を図ることは流れに逆行することであって実際には不可能である。また、ソフトエラー耐性を向上させる有効な手段としては、ノード容量を増大させることが考えられているが、図6にも示されているように、ゲート/配線(ノード)間の距離は大きく、ノード容量を大きくすることは困難であった。
本発明は、このような事情によりなされたものであり、チップ面積及びセル面積を増大させることなく、しかもセルパターンを変更することなくノード容量を増大させることによってソフトエラー耐性を向上させた半導体メモリ装置及びその製造方法を提供する。
【0007】
【課題を解決するための手段】
本発明は、以上のような課題を解決するために、シリコン窒化膜などから形成されたゲート側壁に施された側壁絶縁膜を、例えば、20nm以下に薄くし、且つ、この側壁絶縁膜に隣接するように、もしくは半ば以上を覆うようにノードあるいはコンタクトを含むノードを形成することによって、セル容量あるいはノード容量を増大させることを特徴とする。電源電圧が低くなっても、セル容量あるいはノード容量を増大させることによってソフトエラー耐性を向上させることができる。
【0008】
即ち、本発明の半導体メモリ装置は、半導体基板と、前記半導体基板に形成され、複数のMOSトランジスタ及び前記MOSトランジスタ間を電気的に接続する配線を有するメモリセルとを具備し、前記配線は、待機時には電荷を蓄え、動作時には電流が流れる配線部を備え、前記配線部は、隣接するMOSトランジスタのゲートとこのゲートの側壁絶縁膜を介して対向していることを特徴としている。前記配線部は、前記側壁絶縁膜と容量を形成しているようにしても良い。前記配線部は、前記半導体基板と接合され電気的に接続されているようにしても良い。前記配線部は、前記ゲートにゲート長方向とは直角な方向に沿って配置されているようにしても良い。前記ゲートの側壁絶縁膜の膜厚は、20nm以下であるようにしても良い。
【0009】
また、本発明の半導体メモリ装置は、半導体基板と、前記半導体基板に形成され、複数のMOSトランジスタ及び前記MOSトランジスタ間を電気的に接続する配線を有するメモリセルとを具備し、前記配線は、待機時には電荷を蓄え、動作時には電流が流れる配線部を有し、前記配線部は、隣接するMOSトランジスタのゲートとこのゲートの側壁絶縁膜を介して対向しており、前記配線部は、第1の層間絶縁膜に埋め込まれ、互いに隣接するMOSトランジスタのゲートの前記側壁絶縁膜間に配置された第1の導電層と前記第1の層間絶縁膜上に積層された第2の層間絶縁膜に埋め込まれ、前記第1の導電層に電気的に接続された第2の導電層とから構成されていることを特徴としている。
【0010】
また、本発明の半導体メモリ装置は、前記半導体メモリ装置において、第1及び第2のnMOSトランジスタと、第1及び第2の駆動用nMOSトランジスタと、第1及び第2の負荷pMOSトランジスタとを備え、前記第1の駆動用nMOSトランジスタのソース・ドレイン領域の一方と第1の負荷nMOSトランジスタのソース・ドレイン領域の一方とが電気的に接続され、前記第1の駆動用nMOSトランジスタのゲートと第1の負荷nMOSトランジスタのゲートとが電気的に接続され、前記第1のnMOSトランジスタのソース・ドレイン領域の一方と前記第1の駆動用nMOSトランジスタのソース・ドレイン領域の一方とが電気的に接続され、前記第1のnMOSトランジスタのソース・ドレイン領域の他方と第1のビット線とが電気的に接続され、前記第1のnMOSトランジスタのゲートとワード線とが電気的に接続され、前記第2の駆動用nMOSトランジスタのソース・ドレイン領域の一方と第2の負荷nMOSトランジスタのソース・ドレイン領域の一方とが電気的に接続され、前記第2の駆動用nMOSトランジスタのゲートと第2の負荷nMOSトランジスタのゲートとが電気的に接続され、前記第2のnMOSトランジスタのソース・ドレイン領域の一方と前記第2の駆動用nMOSトランジスタのソース・ドレイン領域の一方とが電気的に接続され、前記第2のnMOSトランジスタのソース・ドレイン領域の他方と第2のビット線とが電気的に接続され、前記第2のnMOSトランジスタのゲートとワード線とが電気的に接続され、前記第1及び第2の駆動用nMOSトランジスタのソース・ドレイン領域の他方が接地され、前記配線部は、前記第1の駆動用nMOSトランジスタのソース・ドレイン領域の一方もしくは前記第1の負荷nMOSトランジスタのソース・ドレイン領域の一方と前記第2の駆動用nMOSトランジスタのゲートもしくは前記第2の負荷nMOSトランジスタのゲートとを電気的に接続する第1の配線部及び前記第2の駆動用nMOSトランジスタのソース・ドレイン領域の一方もしくは前記第2の負荷nMOSトランジスタのソース・ドレイン領域の一方と前記第1の駆動用nMOSトランジスタのゲートもしくは前記第1の負荷nMOSトランジスタのゲートとを電気的に接続する第2の配線部を有していることを特徴としている。前記配線部の幅は、前記配線の幅より広いようにしても良い。
【0011】
本発明の半導体メモリ装置の製造方法は、半導体基板に複数のMOSトランジスタ及び前記複数のMOSトランジスタ間を電気的に接続する配線を有するメモリセルを形成する工程を具備し、前記配線は、待機時には電荷を蓄え、動作時には電流が流れる配線部を有し、前記配線部は、隣接するMOSトランジスタのゲートとこのゲートの側壁絶縁膜を介して対向しており、且つ前記配線部は、第1の層間絶縁膜に埋め込まれ、互いに隣接するMOSトランジスタのゲートの前記側壁絶縁膜間に配置された第1の導電層と、前記第1の層間絶縁膜上に積層された第2の層間絶縁膜に埋め込まれ、前記第1の導電層に電気的に接続された第2の導電層とから構成されていることを特徴としている。前記配線部は、前記側壁絶縁膜と容量を形成しているようにしても良い。前記配線部は、前記半導体基板表面と電気的に接続されているようにしても良い。前記配線部は、前記ゲートに対してゲート長方向とは直角な方向に沿って配置されているようにしても良い。前記配線部の幅は、前記配線の幅より広いようにしても良い。
【0012】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図1、図2及び図4を参照して第1の実施例を説明する。
図1は、図4に示されるSRAMの1メモリセル領域(B)内の主要な構成、ゲート、ノードを含む配線及びソース/ドレイン領域が構成された不純物拡散領域を示す半導体基板の概略平面図、図2は、図4に示されるSRAMのメモリセルの回路図を構成するMOSトランジスタと配線の一部が形成された半導体基板の断面図、図4は、SRAMのメモリセルの回路図である。
この実施例では、例えば、完全CMOSタイプのSRAMを参照してメモリセルを説明する。図4に示すSRAMメモリセルの回路構成は、次のようなものである。
【0013】
第1の駆動用nMOSトランジスタ(D1)のソース・ドレイン領域の一方と第1の負荷nMOSトランジスタ(L1)のソース・ドレイン領域の一方とは、電気的に接続されている。また、第1の駆動用nMOSトランジスタ(D1)のゲートと第1の負荷nMOSトランジスタ(D2)のゲートとは電気的に接続されている。また、第1のnMOSトランジスタ(Tr1)のソース・ドレイン領域の一方と前記第1の駆動用nMOSトランジスタ(D1)のソース・ドレイン領域の一方とが電気的に接続され、第1のnMOSトランジスタ(Tr1)のソース・ドレイン領域の他方と第1のビット線(B1)とが電気的に接続されている。第1のnMOSトランジスタ(Tr1)のゲートは、ワード線と電気的に接続されている。
【0014】
第2の駆動用nMOSトランジスタ(D2)のソース・ドレイン領域の一方は、第2の負荷nMOSトランジスタ(L2)のソース・ドレイン領域の一方と電気的に接続され、第2の駆動用nMOSトランジスタ(D2)のゲートは、第2の負荷nMOSトランジスタ(L2)のゲートと電気的に接続されている。また、第2のnMOSトランジスタ(Tr2)のソース・ドレイン領域の一方は、第2の駆動用nMOSトランジスタ(D2)のソース・ドレイン領域の一方と電気的に接続され、第2のnMOSトランジスタ(Tr2)のソース・ドレイン領域の他方は、第2のビット線(B1)と電気的に接続されている。また、第2のnMOSトランジスタ(Tr2)のゲートは、ワード線と電気的に接続されている。また、第1及び第2の駆動用nMOSトランジスタ(D1、D2)のソース・ドレイン領域の他方は、接地されている。
【0015】
スタンバイ時に電荷を蓄え、動作時には電流が流れる配線部(以下、ノードという)(N1)は、第1の駆動用nMOSトランジスタ(D1)のソース・ドレイン領域の一方もしくは第1の負荷nMOSトランジスタ(L1)のソース・ドレイン領域の一方と第2の駆動用nMOSトランジスタ(D2)のゲートもしくは第2の負荷nMOSトランジスタ(L2)のゲートとを電気的に接続する第1のロード及び第2の駆動用nMOSトランジスタ(D2)のソース・ドレイン領域の一方もしくは第2の負荷nMOSトランジスタ(L2)のソース・ドレイン領域の一方と第1の駆動用nMOSトランジスタ(D1)のゲートもしくは第1の負荷nMOSトランジスタ(L1)のゲートとを電気的に接続する第2のノードを有している。
図1は、図4に示されるSRAMの1メモリセル領域(B)内の主要な構成、すなわち、ゲート、ノードを含む配線及びソース/ドレイン領域を含む不純物拡散領域を示しており、この図1と図1のA−A′線に沿う部分を含む部分断面図である図2を用いてこの実施例を説明する。
【0016】
半導体基板1は、例えば、シリコンからなり、半導体基板1には、シリコン窒化膜(SiN)などからなる側壁絶縁膜5b、5が形成された、例えば、ポリシリコンなどからなるゲート4b、4がゲート絶縁膜(図示しない)を介して形成されている。これらゲート4b、4を被覆するように、半導体基板1上にはCVD法などによりシリコン酸化膜などからなる層間絶縁膜3が形成されている。層間絶縁膜3の表面は、CMP法などにより平坦化され、その表面には、ノード6b(N1)、6が埋め込み形成されている。配線7、ノード6b、6は、例えば、タングステンなどから形成されている。図1には、1セル領域(Bセル)が形成されており、その内に形成されたゲート、ノードは、ゲート4b、ノード6bと表し、Bセル外のゲート4、ノード6とは区別している。
【0017】
また、本発明のノード6b、6の幅(W)は、それ以外の配線7の幅(w)よりは幅広になっている(W>w)。ノード6b、6の幅は、他の配線の幅より10〜20%程度広くなっている。例えば、ゲート長が0.07μmの時、ノード幅(W)は、0.12μmとすることができる。このノード6bは、層間絶縁膜3の表面から半導体基板1の表面に達していることに特徴がある。つまり、ノード底面が半導体基板1表面に接しており、図示はしないが、ソース・ドレイン領域である拡散領域と電気的に接続する。そして、ノード6bは、ゲート4bとは長手方向に沿って重なるように、ゲート長方向とは直角な方向に沿って配置されている。図2によって、この部分の断面をみると、ノード6b(N1)は、ゲート側壁絶縁膜5bの片側を覆い、ゲート上部の大部分を被覆している。このような形状により、側壁絶縁膜5bの厚さも20nm以下と薄いので大きなノード容量が増大している。
なお、本発明においては、側壁絶縁膜が20nm以下のものに限らない。例えば、側壁構造であるTEOS/SiN/TEOS=20/20/45nmである従来構造のものにも適用することが出来るのは勿論である。
【0018】
以上のように、従来のメモリセルは、配線の底面がコンタクト以外半導体基板に届いてはおらず、ゲートと配線間の距離が大きく、大きな容量を持ってはいないのに対して、この実施例では、ノードがゲート上面を越えて半導体基板表面にまで延在していて薄い側壁絶縁膜と近接しているのでノード容量が大きく、電源電圧が低くなっても、セル容量あるいはノード容量を増大させることによってソフトエラー耐性を向上させることができる。また、シリコン窒化膜などから形成されたゲート側壁絶縁膜は、従来はその底辺の膜厚が厚く80nmに達するものであったのに20nm程度に薄いので、従来より微細化されている。
【0019】
次に、図3を参照して第2の実施例を説明する。
図3は、SRAMのメモリセルの回路図を構成するMOSトランジスタと配線が形成された半導体基板の断面図である。この実施例では、待機時には電荷を蓄え、動作時には電流が流れるノードは、ゲート間に配置された第1の導電層とこの第1の導電層上に形成され、層間絶縁膜表面に露出する第2の送電層とから構成されていることに特徴がある。
図に示すように、シリコンなどの半導体基板21には複数のMOSトランジスタが形成されている。半導体基板21表面領域にはソース・ドレイン領域を構成する拡散領域22が形成されており、拡散領域22間の上にはゲート絶縁膜(図示しない)を介してポリシリコンなどのゲート24が形成されている。ゲート24は、20nm程度の薄いシリコン窒化膜などからなる側壁絶縁膜25に被覆されている。ゲート24は、シリコン酸化膜などの層間絶縁膜23に埋め込まれている。層間絶縁膜23にはノードとなるWなどの第1の導電層27も埋め込まれており、第1の導電層27は、隣接するゲート24間に側壁絶縁膜25に接して配置されている。
【0020】
層間絶縁膜23上にはCVDなどにより形成されたシリコン酸化膜などからなる層間絶縁膜30が形成されている。この層間絶縁膜30には第1の導電層27のうえに形成され、これと電気的に接続された第2の導電層28が形成される。第1の導電層27及び第2の導電層は、ノード29を構成している。第2の導電層28は、とくにゲートに沿う必要がないので、自由な配線幅を有することができる。したがって、他の配線(図示しない)同じ幅にすることが出来る。
以上のように、従来のメモリセルは、配線の底面がコンタクト以外半導体基板に届いてはおらず、ゲートと配線間の距離が大きく、大きな容量を持ってはいないのに対して、この実施例では、ノードがゲート側壁に挟まれて薄い側壁絶縁膜と接しているのでノード容量が大きく、電源電圧が低くなっても、セル容量あるいはノード容量を増大させることによってソフトエラー耐性を向上させることができる。また、ゲート側壁絶縁膜は、20nm程度と従来より薄いので、一層微細化される。
【0021】
【発明の効果】
以上のように、本発明によれば、チップ面積及びセル面積を増大させることなく、しかもセルパターンを変更することなくノード容量を増大させることによってソフトエラー耐性を向上させることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施例に係る図4に示すSRAMの1メモリセル領域(B)内の主要な構成、ゲート、ノードを含む配線及びソース・ドレイン領域が構成された不純物拡散領域を示す半導体基板の概略平面図。
【図2】本発明の第1の実施例に係る図4に示されるSRAMのメモリセルの回路図を構成するMOSトランジスタと配線の一部が形成された半導体基板の断面図。
【図3】本発明の第2の実施例に係る図4に示されるSRAMのメモリセルの回路図を構成するMOSトランジスタと配線の一部が形成された半導体基板の断面図。
【図4】本発明及び従来のSRAMのメモリセルの回路図。
【図5】従来の図4に示すSRAMの1メモリセル領域(A)内の主要な構成、ゲート、ノードを含む配線及びソース・ドレイン領域が構成された不純物拡散領域を示す半導体基板の概略平面図。
【図6】従来の図4に示されるSRAMのメモリセルの回路図を構成するMOSトランジスタと配線の一部が形成された半導体基板の断面図。
【図7】従来の図4に示されるSRAMのメモリセルの回路図を構成するMOSトランジスタと配線の一部が形成された半導体基板の断面図。
【符号の説明】
1、21・・・半導体基板
2、22・・・拡散領域
3、23、30・・・層間絶縁膜
4、4b、24・・・ゲート
5、5b、25・・・側壁絶縁膜
6、6b、29・・・ノード
7・・・ノード以外の配線
27・・・第1の導電層
28・・・第2の導電層
【発明の属する技術分野】
本発明は、シリコン窒化膜(SiN)などの側壁絶縁膜を有するゲートを備え、ゲートと電荷を蓄えるノードが平行に配置されたメモリセルパターンを有する半導体メモリ装置に関するものである。
【0002】
【従来の技術】
現在、1ウェーハからできる限り多くのチップを形成し、コストダウンを図るために微細化によってチップ面積及びセル面積の縮小が盛んに行われている。しかし、半導体製造技術においては、チップあるいはセル面積の縮小を進める方向にさらに向かおうとしており、その結果ソフトエラー耐性の低下を引き起こしている。
図6及び図7は、図4に示されるSRAMのメモリセルの回路図を構成するMOSトランジスタと配線の一部が形成された半導体基板の断面図、図5は、図4に示されるSRAMの1メモリセル領域(A)内の主要な構成、ゲート、ノードを含む配線及びソース・ドレイン領域が構成された不純物拡散領域を示す半導体基板の概略平面図である。例えば、シリコンなどの半導体基板101にはシリコン窒化膜(SiN)などからなる側壁絶縁膜105a、105が形成されたポリシリコンなどからなるゲート104a、104がゲート絶縁膜(図示しない)を介して形成されている。
【0003】
これらゲートを被覆するように、半導体基板101上にはCVD法等によりシリコン酸化膜などからなる層間絶縁膜103が形成されている。層間絶縁膜103の表面は、CMP法などにより平坦化され、その表面には、ノードを含む配線106a(N1)、106が埋め込み形成されている。配線は、タングステンなどから形成されている。配線106、106aは、所定の箇所でコンタクト107a、107が形成され、半導体基板101のソース/ドレイン領域などの拡散領域102a、102と接続されている。Aセル内では電荷を蓄積することができる第1のノード106a(N1)がトランジスタを構成する拡散領域102aにコンタクト107aを介して接続されている。ノード106a(N1)は、コンタクトを介して第1のnMOSトランジスタの拡散領域102aと第2の負荷pMOSトランジスタのゲートと電気的に接続されている。また、ノード106a(N1)は、コンタクトを介して第2のnMOSトランジスタの拡散領域102aと第2の負荷pMOSトランジスタのゲートと電気的に接続されている(図4、図5参照)。図6及び図7は、それぞれ図5のA−A′線及びB−B′線に沿う部分の断面図を表し、これらの部分にAセル領域が示されている。
【0004】
以上のように、従来のメモリセルは、図6及び図7に示すように、配線の底面は、コンタクト以外半導体基板101に届いてはおらず、ゲートと配線間の距離(d)が大きく、大きな容量を持ってはいなかった。また、シリコン窒化膜などから形成されたゲート側壁絶縁膜は、シリコン窒化膜をゲート上に堆積させ、その後RIE法などにより異方性エッチングを行ってゲート側壁のみ側壁絶縁膜として残す方法により形成される。このような方法で形成した側壁絶縁膜の底辺の膜厚は厚く80nmに達するものであった。ノード容量を形成する従来技術としては、例えば、特許文献1、2がある。
【0005】
【特許文献1】
特開平9−36252号公報(図3及び9頁)
【特許文献2】
特開2003−7978号公報(図35及び11頁)
【0006】
【発明が解決しようとする課題】
メモリセルが、例えば、SRAMの場合、現在の電源電圧は、3.3Vであるが、微細化が進んで電源電圧が1.8V(0.15μm)となると保持容量が小さくなり、“0”、“1”の書き込みを行った場合に不用意に反転し易くなる。また、チップ面積及びセル面積を増大させればソフトエラー耐性は向上するが、微細化を進める一方でこのような面積の増大を図ることは流れに逆行することであって実際には不可能である。また、ソフトエラー耐性を向上させる有効な手段としては、ノード容量を増大させることが考えられているが、図6にも示されているように、ゲート/配線(ノード)間の距離は大きく、ノード容量を大きくすることは困難であった。
本発明は、このような事情によりなされたものであり、チップ面積及びセル面積を増大させることなく、しかもセルパターンを変更することなくノード容量を増大させることによってソフトエラー耐性を向上させた半導体メモリ装置及びその製造方法を提供する。
【0007】
【課題を解決するための手段】
本発明は、以上のような課題を解決するために、シリコン窒化膜などから形成されたゲート側壁に施された側壁絶縁膜を、例えば、20nm以下に薄くし、且つ、この側壁絶縁膜に隣接するように、もしくは半ば以上を覆うようにノードあるいはコンタクトを含むノードを形成することによって、セル容量あるいはノード容量を増大させることを特徴とする。電源電圧が低くなっても、セル容量あるいはノード容量を増大させることによってソフトエラー耐性を向上させることができる。
【0008】
即ち、本発明の半導体メモリ装置は、半導体基板と、前記半導体基板に形成され、複数のMOSトランジスタ及び前記MOSトランジスタ間を電気的に接続する配線を有するメモリセルとを具備し、前記配線は、待機時には電荷を蓄え、動作時には電流が流れる配線部を備え、前記配線部は、隣接するMOSトランジスタのゲートとこのゲートの側壁絶縁膜を介して対向していることを特徴としている。前記配線部は、前記側壁絶縁膜と容量を形成しているようにしても良い。前記配線部は、前記半導体基板と接合され電気的に接続されているようにしても良い。前記配線部は、前記ゲートにゲート長方向とは直角な方向に沿って配置されているようにしても良い。前記ゲートの側壁絶縁膜の膜厚は、20nm以下であるようにしても良い。
【0009】
また、本発明の半導体メモリ装置は、半導体基板と、前記半導体基板に形成され、複数のMOSトランジスタ及び前記MOSトランジスタ間を電気的に接続する配線を有するメモリセルとを具備し、前記配線は、待機時には電荷を蓄え、動作時には電流が流れる配線部を有し、前記配線部は、隣接するMOSトランジスタのゲートとこのゲートの側壁絶縁膜を介して対向しており、前記配線部は、第1の層間絶縁膜に埋め込まれ、互いに隣接するMOSトランジスタのゲートの前記側壁絶縁膜間に配置された第1の導電層と前記第1の層間絶縁膜上に積層された第2の層間絶縁膜に埋め込まれ、前記第1の導電層に電気的に接続された第2の導電層とから構成されていることを特徴としている。
【0010】
また、本発明の半導体メモリ装置は、前記半導体メモリ装置において、第1及び第2のnMOSトランジスタと、第1及び第2の駆動用nMOSトランジスタと、第1及び第2の負荷pMOSトランジスタとを備え、前記第1の駆動用nMOSトランジスタのソース・ドレイン領域の一方と第1の負荷nMOSトランジスタのソース・ドレイン領域の一方とが電気的に接続され、前記第1の駆動用nMOSトランジスタのゲートと第1の負荷nMOSトランジスタのゲートとが電気的に接続され、前記第1のnMOSトランジスタのソース・ドレイン領域の一方と前記第1の駆動用nMOSトランジスタのソース・ドレイン領域の一方とが電気的に接続され、前記第1のnMOSトランジスタのソース・ドレイン領域の他方と第1のビット線とが電気的に接続され、前記第1のnMOSトランジスタのゲートとワード線とが電気的に接続され、前記第2の駆動用nMOSトランジスタのソース・ドレイン領域の一方と第2の負荷nMOSトランジスタのソース・ドレイン領域の一方とが電気的に接続され、前記第2の駆動用nMOSトランジスタのゲートと第2の負荷nMOSトランジスタのゲートとが電気的に接続され、前記第2のnMOSトランジスタのソース・ドレイン領域の一方と前記第2の駆動用nMOSトランジスタのソース・ドレイン領域の一方とが電気的に接続され、前記第2のnMOSトランジスタのソース・ドレイン領域の他方と第2のビット線とが電気的に接続され、前記第2のnMOSトランジスタのゲートとワード線とが電気的に接続され、前記第1及び第2の駆動用nMOSトランジスタのソース・ドレイン領域の他方が接地され、前記配線部は、前記第1の駆動用nMOSトランジスタのソース・ドレイン領域の一方もしくは前記第1の負荷nMOSトランジスタのソース・ドレイン領域の一方と前記第2の駆動用nMOSトランジスタのゲートもしくは前記第2の負荷nMOSトランジスタのゲートとを電気的に接続する第1の配線部及び前記第2の駆動用nMOSトランジスタのソース・ドレイン領域の一方もしくは前記第2の負荷nMOSトランジスタのソース・ドレイン領域の一方と前記第1の駆動用nMOSトランジスタのゲートもしくは前記第1の負荷nMOSトランジスタのゲートとを電気的に接続する第2の配線部を有していることを特徴としている。前記配線部の幅は、前記配線の幅より広いようにしても良い。
【0011】
本発明の半導体メモリ装置の製造方法は、半導体基板に複数のMOSトランジスタ及び前記複数のMOSトランジスタ間を電気的に接続する配線を有するメモリセルを形成する工程を具備し、前記配線は、待機時には電荷を蓄え、動作時には電流が流れる配線部を有し、前記配線部は、隣接するMOSトランジスタのゲートとこのゲートの側壁絶縁膜を介して対向しており、且つ前記配線部は、第1の層間絶縁膜に埋め込まれ、互いに隣接するMOSトランジスタのゲートの前記側壁絶縁膜間に配置された第1の導電層と、前記第1の層間絶縁膜上に積層された第2の層間絶縁膜に埋め込まれ、前記第1の導電層に電気的に接続された第2の導電層とから構成されていることを特徴としている。前記配線部は、前記側壁絶縁膜と容量を形成しているようにしても良い。前記配線部は、前記半導体基板表面と電気的に接続されているようにしても良い。前記配線部は、前記ゲートに対してゲート長方向とは直角な方向に沿って配置されているようにしても良い。前記配線部の幅は、前記配線の幅より広いようにしても良い。
【0012】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図1、図2及び図4を参照して第1の実施例を説明する。
図1は、図4に示されるSRAMの1メモリセル領域(B)内の主要な構成、ゲート、ノードを含む配線及びソース/ドレイン領域が構成された不純物拡散領域を示す半導体基板の概略平面図、図2は、図4に示されるSRAMのメモリセルの回路図を構成するMOSトランジスタと配線の一部が形成された半導体基板の断面図、図4は、SRAMのメモリセルの回路図である。
この実施例では、例えば、完全CMOSタイプのSRAMを参照してメモリセルを説明する。図4に示すSRAMメモリセルの回路構成は、次のようなものである。
【0013】
第1の駆動用nMOSトランジスタ(D1)のソース・ドレイン領域の一方と第1の負荷nMOSトランジスタ(L1)のソース・ドレイン領域の一方とは、電気的に接続されている。また、第1の駆動用nMOSトランジスタ(D1)のゲートと第1の負荷nMOSトランジスタ(D2)のゲートとは電気的に接続されている。また、第1のnMOSトランジスタ(Tr1)のソース・ドレイン領域の一方と前記第1の駆動用nMOSトランジスタ(D1)のソース・ドレイン領域の一方とが電気的に接続され、第1のnMOSトランジスタ(Tr1)のソース・ドレイン領域の他方と第1のビット線(B1)とが電気的に接続されている。第1のnMOSトランジスタ(Tr1)のゲートは、ワード線と電気的に接続されている。
【0014】
第2の駆動用nMOSトランジスタ(D2)のソース・ドレイン領域の一方は、第2の負荷nMOSトランジスタ(L2)のソース・ドレイン領域の一方と電気的に接続され、第2の駆動用nMOSトランジスタ(D2)のゲートは、第2の負荷nMOSトランジスタ(L2)のゲートと電気的に接続されている。また、第2のnMOSトランジスタ(Tr2)のソース・ドレイン領域の一方は、第2の駆動用nMOSトランジスタ(D2)のソース・ドレイン領域の一方と電気的に接続され、第2のnMOSトランジスタ(Tr2)のソース・ドレイン領域の他方は、第2のビット線(B1)と電気的に接続されている。また、第2のnMOSトランジスタ(Tr2)のゲートは、ワード線と電気的に接続されている。また、第1及び第2の駆動用nMOSトランジスタ(D1、D2)のソース・ドレイン領域の他方は、接地されている。
【0015】
スタンバイ時に電荷を蓄え、動作時には電流が流れる配線部(以下、ノードという)(N1)は、第1の駆動用nMOSトランジスタ(D1)のソース・ドレイン領域の一方もしくは第1の負荷nMOSトランジスタ(L1)のソース・ドレイン領域の一方と第2の駆動用nMOSトランジスタ(D2)のゲートもしくは第2の負荷nMOSトランジスタ(L2)のゲートとを電気的に接続する第1のロード及び第2の駆動用nMOSトランジスタ(D2)のソース・ドレイン領域の一方もしくは第2の負荷nMOSトランジスタ(L2)のソース・ドレイン領域の一方と第1の駆動用nMOSトランジスタ(D1)のゲートもしくは第1の負荷nMOSトランジスタ(L1)のゲートとを電気的に接続する第2のノードを有している。
図1は、図4に示されるSRAMの1メモリセル領域(B)内の主要な構成、すなわち、ゲート、ノードを含む配線及びソース/ドレイン領域を含む不純物拡散領域を示しており、この図1と図1のA−A′線に沿う部分を含む部分断面図である図2を用いてこの実施例を説明する。
【0016】
半導体基板1は、例えば、シリコンからなり、半導体基板1には、シリコン窒化膜(SiN)などからなる側壁絶縁膜5b、5が形成された、例えば、ポリシリコンなどからなるゲート4b、4がゲート絶縁膜(図示しない)を介して形成されている。これらゲート4b、4を被覆するように、半導体基板1上にはCVD法などによりシリコン酸化膜などからなる層間絶縁膜3が形成されている。層間絶縁膜3の表面は、CMP法などにより平坦化され、その表面には、ノード6b(N1)、6が埋め込み形成されている。配線7、ノード6b、6は、例えば、タングステンなどから形成されている。図1には、1セル領域(Bセル)が形成されており、その内に形成されたゲート、ノードは、ゲート4b、ノード6bと表し、Bセル外のゲート4、ノード6とは区別している。
【0017】
また、本発明のノード6b、6の幅(W)は、それ以外の配線7の幅(w)よりは幅広になっている(W>w)。ノード6b、6の幅は、他の配線の幅より10〜20%程度広くなっている。例えば、ゲート長が0.07μmの時、ノード幅(W)は、0.12μmとすることができる。このノード6bは、層間絶縁膜3の表面から半導体基板1の表面に達していることに特徴がある。つまり、ノード底面が半導体基板1表面に接しており、図示はしないが、ソース・ドレイン領域である拡散領域と電気的に接続する。そして、ノード6bは、ゲート4bとは長手方向に沿って重なるように、ゲート長方向とは直角な方向に沿って配置されている。図2によって、この部分の断面をみると、ノード6b(N1)は、ゲート側壁絶縁膜5bの片側を覆い、ゲート上部の大部分を被覆している。このような形状により、側壁絶縁膜5bの厚さも20nm以下と薄いので大きなノード容量が増大している。
なお、本発明においては、側壁絶縁膜が20nm以下のものに限らない。例えば、側壁構造であるTEOS/SiN/TEOS=20/20/45nmである従来構造のものにも適用することが出来るのは勿論である。
【0018】
以上のように、従来のメモリセルは、配線の底面がコンタクト以外半導体基板に届いてはおらず、ゲートと配線間の距離が大きく、大きな容量を持ってはいないのに対して、この実施例では、ノードがゲート上面を越えて半導体基板表面にまで延在していて薄い側壁絶縁膜と近接しているのでノード容量が大きく、電源電圧が低くなっても、セル容量あるいはノード容量を増大させることによってソフトエラー耐性を向上させることができる。また、シリコン窒化膜などから形成されたゲート側壁絶縁膜は、従来はその底辺の膜厚が厚く80nmに達するものであったのに20nm程度に薄いので、従来より微細化されている。
【0019】
次に、図3を参照して第2の実施例を説明する。
図3は、SRAMのメモリセルの回路図を構成するMOSトランジスタと配線が形成された半導体基板の断面図である。この実施例では、待機時には電荷を蓄え、動作時には電流が流れるノードは、ゲート間に配置された第1の導電層とこの第1の導電層上に形成され、層間絶縁膜表面に露出する第2の送電層とから構成されていることに特徴がある。
図に示すように、シリコンなどの半導体基板21には複数のMOSトランジスタが形成されている。半導体基板21表面領域にはソース・ドレイン領域を構成する拡散領域22が形成されており、拡散領域22間の上にはゲート絶縁膜(図示しない)を介してポリシリコンなどのゲート24が形成されている。ゲート24は、20nm程度の薄いシリコン窒化膜などからなる側壁絶縁膜25に被覆されている。ゲート24は、シリコン酸化膜などの層間絶縁膜23に埋め込まれている。層間絶縁膜23にはノードとなるWなどの第1の導電層27も埋め込まれており、第1の導電層27は、隣接するゲート24間に側壁絶縁膜25に接して配置されている。
【0020】
層間絶縁膜23上にはCVDなどにより形成されたシリコン酸化膜などからなる層間絶縁膜30が形成されている。この層間絶縁膜30には第1の導電層27のうえに形成され、これと電気的に接続された第2の導電層28が形成される。第1の導電層27及び第2の導電層は、ノード29を構成している。第2の導電層28は、とくにゲートに沿う必要がないので、自由な配線幅を有することができる。したがって、他の配線(図示しない)同じ幅にすることが出来る。
以上のように、従来のメモリセルは、配線の底面がコンタクト以外半導体基板に届いてはおらず、ゲートと配線間の距離が大きく、大きな容量を持ってはいないのに対して、この実施例では、ノードがゲート側壁に挟まれて薄い側壁絶縁膜と接しているのでノード容量が大きく、電源電圧が低くなっても、セル容量あるいはノード容量を増大させることによってソフトエラー耐性を向上させることができる。また、ゲート側壁絶縁膜は、20nm程度と従来より薄いので、一層微細化される。
【0021】
【発明の効果】
以上のように、本発明によれば、チップ面積及びセル面積を増大させることなく、しかもセルパターンを変更することなくノード容量を増大させることによってソフトエラー耐性を向上させることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施例に係る図4に示すSRAMの1メモリセル領域(B)内の主要な構成、ゲート、ノードを含む配線及びソース・ドレイン領域が構成された不純物拡散領域を示す半導体基板の概略平面図。
【図2】本発明の第1の実施例に係る図4に示されるSRAMのメモリセルの回路図を構成するMOSトランジスタと配線の一部が形成された半導体基板の断面図。
【図3】本発明の第2の実施例に係る図4に示されるSRAMのメモリセルの回路図を構成するMOSトランジスタと配線の一部が形成された半導体基板の断面図。
【図4】本発明及び従来のSRAMのメモリセルの回路図。
【図5】従来の図4に示すSRAMの1メモリセル領域(A)内の主要な構成、ゲート、ノードを含む配線及びソース・ドレイン領域が構成された不純物拡散領域を示す半導体基板の概略平面図。
【図6】従来の図4に示されるSRAMのメモリセルの回路図を構成するMOSトランジスタと配線の一部が形成された半導体基板の断面図。
【図7】従来の図4に示されるSRAMのメモリセルの回路図を構成するMOSトランジスタと配線の一部が形成された半導体基板の断面図。
【符号の説明】
1、21・・・半導体基板
2、22・・・拡散領域
3、23、30・・・層間絶縁膜
4、4b、24・・・ゲート
5、5b、25・・・側壁絶縁膜
6、6b、29・・・ノード
7・・・ノード以外の配線
27・・・第1の導電層
28・・・第2の導電層
Claims (14)
- 半導体基板と、
前記半導体基板に形成され、複数のMOSトランジスタ及び前記MOSトランジスタ間を電気的に接続する配線を有するメモリセルとを具備し、
前記配線は、電荷を蓄える配線部を備え、前記配線部は、隣接するMOSトランジスタのゲートとこのゲートの側壁絶縁膜を介して対向していることを特徴とする半導体メモリ装置。 - 前記配線部は、待機時には電荷を蓄え、動作時には電流が流れることを特徴とする半導体メモリ装置。
- 前記配線部は、前記側壁絶縁膜と容量を形成していることを特徴とする請求項1又は請求項2に記載の半導体メモリ装置。
- 前記配線部は、前記半導体基板と接合され電気的に接続されていることを特徴とする請求項1乃至請求項2のいずれかに記載の半導体メモリ装置。
- 前記配線部は、前記ゲートにゲート長方向とは直角な方向に沿って配置されていることを特徴とする請求項1乃至請求項4のいずれかに記載の半導体メモリ装置。
- 前記ゲートの側壁絶縁膜の膜厚は、20nm以下であることを特徴とする請求項1乃至請求項5のいずれかに記載の半導体メモリ装置。
- 半導体基板と、
前記半導体基板に形成され、複数のMOSトランジスタ及び前記MOSトランジスタ間を電気的に接続する配線を有するメモリセルとを具備し、
前記配線は、待機時には電荷を蓄え、動作時には電流が流れる配線部を有し、前記配線部は、隣接するMOSトランジスタのゲートとこのゲートの側壁絶縁膜を介して対向しており、前記配線部は、第1の層間絶縁膜に埋め込まれ、互いに隣接するMOSトランジスタのゲートの前記側壁絶縁膜間に配置された第1の導電層と前記第1の層間絶縁膜上に積層された第2の層間絶縁膜に埋め込まれ、前記第1の導電層に電気的に接続された第2の導電層とから構成されていることを特徴とする半導体メモリ装置。 - 第1及び第2のnMOSトランジスタと、
第1及び第2の駆動用nMOSトランジスタと、
第1及び第2の負荷pMOSトランジスタとを備え、
前記第1の駆動用nMOSトランジスタのソース・ドレイン領域の一方と第1の負荷nMOSトランジスタのソース・ドレイン領域の一方とが電気的に接続され、前記第1の駆動用nMOSトランジスタのゲートと第1の負荷nMOSトランジスタのゲートとが電気的に接続され、前記第1のnMOSトランジスタのソース・ドレイン領域の一方と前記第1の駆動用nMOSトランジスタのソース・ドレイン領域の一方とが電気的に接続され、前記第1のnMOSトランジスタのソース・ドレイン領域の他方と第1のビット線とが電気的に接続され、前記第1のnMOSトランジスタのゲートとワード線とが電気的に接続され、前記第2の駆動用nMOSトランジスタのソース・ドレイン領域の一方と第2の負荷nMOSトランジスタのソース・ドレイン領域の一方とが電気的に接続され、前記第2の駆動用nMOSトランジスタのゲートと第2の負荷nMOSトランジスタのゲートとが電気的に接続され、前記第2のnMOSトランジスタのソース・ドレイン領域の一方と前記第2の駆動用nMOSトランジスタのソース・ドレイン領域の一方とが電気的に接続され、前記第2のnMOSトランジスタのソース・ドレイン領域の他方と第2のビット線とが電気的に接続され、前記第2のnMOSトランジスタのゲートとワード線とが電気的に接続され、前記第1及び第2の駆動用nMOSトランジスタのソース・ドレイン領域の他方が接地され、前記配線部は、前記第1の駆動用nMOSトランジスタのソース・ドレイン領域の一方もしくは前記第1の負荷nMOSトランジスタのソース・ドレイン領域の一方と前記第2の駆動用nMOSトランジスタのゲートもしくは前記第2の負荷nMOSトランジスタのゲートとを電気的に接続する第1の配線部及び前記第2の駆動用nMOSトランジスタのソース・ドレイン領域の一方もしくは前記第2の負荷nMOSトランジスタのソース・ドレイン領域の一方と前記第1の駆動用nMOSトランジスタのゲートもしくは前記第1の負荷nMOSトランジスタのゲートとを電気的に接続する第2の配線部を有していることを特徴とする請求項1乃至請求項6のいずれかに記載の半導体メモリ装置。 - 前記配線部の幅は、前記配線の幅より広いことを特徴とする請求項1乃至請求項8のいずれかに記載の半導体メモリ装置。
- 半導体基板に複数のMOSトランジスタ及び前記複数のMOSトランジスタ間を電気的に接続する配線を有するメモリセルを形成する工程を具備し、
前記配線は、待機時には電荷を蓄え、動作時には電流が流れる配線部を有し、前記配線部は、隣接するMOSトランジスタのゲートとこのゲートの側壁絶縁膜を介して対向しており、且つ前記配線部は、第1の層間絶縁膜に埋め込まれ、互いに隣接するMOSトランジスタのゲートの前記側壁絶縁膜間に配置された第1の導電層と、前記第1の層間絶縁膜上に積層された第2の層間絶縁膜に埋め込まれ、前記第1の導電層に電気的に接続された第2の導電層とから構成されていることを特徴とする半導体メモリ装置の製造方法。 - 前記配線部は、前記側壁絶縁膜と容量を形成していることを特徴とする請求項10に記載の半導体メモリ装置の製造方法。
- 前記配線部は、前記半導体基板表面と電気的に接続されていることを特徴とする請求項10又は請求項11に記載の半導体メモリ装置の製造方法。
- 前記配線部は、前記ゲートに対してゲート長方向とは直角な方向に沿って配置されていることを特徴とする請求項10乃至請求項12のいずれかに記載の半導体メモリ装置の製造方法。
- 前記配線部の幅は、前記配線の幅より広いことを特徴とする請求項10乃至請求項13のいずれかに記載の半導体メモリ装置。
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