JPH10163440A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH10163440A JPH10163440A JP8315806A JP31580696A JPH10163440A JP H10163440 A JPH10163440 A JP H10163440A JP 8315806 A JP8315806 A JP 8315806A JP 31580696 A JP31580696 A JP 31580696A JP H10163440 A JPH10163440 A JP H10163440A
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- Semiconductor Integrated Circuits (AREA)
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 キャパシタを備えている多層配線層の平坦化
および微細加工化ができ、しかも電気的な特性が優れて
いる半導体集積回路装置およびその製造方法を提供す
る。 【解決手段】 複数のＣＭＯＳＦＥＴなどの半導体素子
が形成されている半導体基板１の上に絶縁膜１１を形成
した後、絶縁膜１１の選択的な領域にコンタクトホール
を形成する工程と、コンタクトホールに窒化チタン膜１
４とタングステン膜１５との積層膜または窒化チタン膜
１４からなるプラグを埋め込む工程と、プラグの上にキ
ャパシタの下部電極１６を形成した後、下部電極１６を
含む半導体基板１の上にキャパシタの誘電体膜となる絶
縁膜１７を堆積した後、キャパシタの上部電極１８を形
成する工程とを有するものである。
および微細加工化ができ、しかも電気的な特性が優れて
いる半導体集積回路装置およびその製造方法を提供す
る。 【解決手段】 複数のＣＭＯＳＦＥＴなどの半導体素子
が形成されている半導体基板１の上に絶縁膜１１を形成
した後、絶縁膜１１の選択的な領域にコンタクトホール
を形成する工程と、コンタクトホールに窒化チタン膜１
４とタングステン膜１５との積層膜または窒化チタン膜
１４からなるプラグを埋め込む工程と、プラグの上にキ
ャパシタの下部電極１６を形成した後、下部電極１６を
含む半導体基板１の上にキャパシタの誘電体膜となる絶
縁膜１７を堆積した後、キャパシタの上部電極１８を形
成する工程とを有するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、多層配線構造にキ
ャパシタを有する半導体集積回路装置に適用して有効な
半導体集積回路装置およびその製造方法に関するもので
ある。
置およびその製造方法に関し、特に、多層配線構造にキ
ャパシタを有する半導体集積回路装置に適用して有効な
半導体集積回路装置およびその製造方法に関するもので
ある。
【０００２】
【従来の技術】ところで、本発明者は、半導体集積回路
装置の製造方法について検討した。以下は、本発明者に
よって検討された技術であり、その概要は次のとおりで
ある。
装置の製造方法について検討した。以下は、本発明者に
よって検討された技術であり、その概要は次のとおりで
ある。
【０００３】すなわち、スタックド・キャパシタ(stack
ed capacitor；ＳＴＣ）型メモリセルを備えているＤＲ
ＡＭ(Dynamic Random Access Memory)またはＳＲＡＭ(S
tatic Random Access Memory) において、容量素子であ
るキャパシタを形成する製造工程とその前後の製造工程
は、キャパシタを形成する領域の下部の絶縁膜にコンタ
クトホール（スルーホール）を開口する工程と、キャパ
シタの下部電極を形成する工程と、キャパシタの絶縁膜
および上部電極を形成する工程と、キャパシタの上部電
極の上に絶縁膜を形成した後、その絶縁膜にコンタクト
ホールを開口した後配線層を形成する工程と、２層目以
上の多層の配線層などを形成する工程とを必要としてい
る。
ed capacitor；ＳＴＣ）型メモリセルを備えているＤＲ
ＡＭ(Dynamic Random Access Memory)またはＳＲＡＭ(S
tatic Random Access Memory) において、容量素子であ
るキャパシタを形成する製造工程とその前後の製造工程
は、キャパシタを形成する領域の下部の絶縁膜にコンタ
クトホール（スルーホール）を開口する工程と、キャパ
シタの下部電極を形成する工程と、キャパシタの絶縁膜
および上部電極を形成する工程と、キャパシタの上部電
極の上に絶縁膜を形成した後、その絶縁膜にコンタクト
ホールを開口した後配線層を形成する工程と、２層目以
上の多層の配線層などを形成する工程とを必要としてい
る。
【０００４】この場合、例えばＳＴＣ型メモリセルにお
けるキャパシタを有するＣＭＯＳ(Complementary Metal
Oxide Semiconductor）型半導体集積回路装置におい
て、キャパシタの下部電極および上部電極は、導電性の
多結晶シリコン膜を使用して形成されている。
けるキャパシタを有するＣＭＯＳ(Complementary Metal
Oxide Semiconductor）型半導体集積回路装置におい
て、キャパシタの下部電極および上部電極は、導電性の
多結晶シリコン膜を使用して形成されている。
【０００５】なお、ＤＲＡＭを有する半導体集積回路装
置について記載されている文献としては、例えば特開昭
５４−５２４号公報に記載されているものがある。
置について記載されている文献としては、例えば特開昭
５４−５２４号公報に記載されているものがある。
【０００６】
【発明が解決しようとする課題】ところが、前述したＳ
ＴＣ型メモリセルにおけるキャパシタを有するＣＭＯＳ
型半導体集積回路装置の製造方法には、以下に述べるよ
うな種々の問題点があることを本発明者は見い出した。
ＴＣ型メモリセルにおけるキャパシタを有するＣＭＯＳ
型半導体集積回路装置の製造方法には、以下に述べるよ
うな種々の問題点があることを本発明者は見い出した。
【０００７】（１）．キャパシタの下部電極は導電性の
多結晶シリコン膜を使用して形成されているので、その
下部電極とＮチャネルＭＯＳＦＥＴのドレインとなって
いる拡散層（半導体領域）およびＰチャネルＭＯＳＦＥ
Ｔのドレインとなっている拡散層（半導体領域）を電気
的に結線すると、その領域にｐｎ接合が形成される場合
が発生し、その領域の配線層としての導通性が悪化する
という問題点が発生している。
多結晶シリコン膜を使用して形成されているので、その
下部電極とＮチャネルＭＯＳＦＥＴのドレインとなって
いる拡散層（半導体領域）およびＰチャネルＭＯＳＦＥ
Ｔのドレインとなっている拡散層（半導体領域）を電気
的に結線すると、その領域にｐｎ接合が形成される場合
が発生し、その領域の配線層としての導通性が悪化する
という問題点が発生している。
【０００８】（２）．キャパシタを有する多層配線構造
において、その多層配線層の平坦性が不十分となって、
多層配線層の微細加工が困難となっている。すなわち、
多層配線層を形成する際に、その平坦化技術として層間
絶縁膜などの絶縁膜をＣＭＰ(Chemical Mechanical Pol
ishing、化学的機械研磨）法を使用して平坦化し、コン
タクトホールをタングステンで埋め込む技術が使用され
ている。しかしながら、コンタクトホールをタングステ
ンで埋め込んだ後、キャパシタにおける下部電極、絶縁
膜および上部電極を形成する際の例えば８００℃程度の
熱処理により、コンタクトホールに埋め込まれているタ
ングステンとキャパシタの下部電極とが反応すると共
に、コンタクトホールに埋め込まれているタングステン
とその下部のＭＯＳＦＥＴのドレインとなっている拡散
層（半導体領域）とが反応するので、キャパシタの耐圧
不良およびドレインとなっている拡散層とそれが形成さ
れている半導体基板との短絡不良などが発生するという
問題点がある。
において、その多層配線層の平坦性が不十分となって、
多層配線層の微細加工が困難となっている。すなわち、
多層配線層を形成する際に、その平坦化技術として層間
絶縁膜などの絶縁膜をＣＭＰ(Chemical Mechanical Pol
ishing、化学的機械研磨）法を使用して平坦化し、コン
タクトホールをタングステンで埋め込む技術が使用され
ている。しかしながら、コンタクトホールをタングステ
ンで埋め込んだ後、キャパシタにおける下部電極、絶縁
膜および上部電極を形成する際の例えば８００℃程度の
熱処理により、コンタクトホールに埋め込まれているタ
ングステンとキャパシタの下部電極とが反応すると共
に、コンタクトホールに埋め込まれているタングステン
とその下部のＭＯＳＦＥＴのドレインとなっている拡散
層（半導体領域）とが反応するので、キャパシタの耐圧
不良およびドレインとなっている拡散層とそれが形成さ
れている半導体基板との短絡不良などが発生するという
問題点がある。
【０００９】本発明の目的は、キャパシタを備えている
多層配線層の平坦化および微細加工化ができ、しかも電
気的な特性が優れている半導体集積回路装置およびその
製造方法を提供することにある。
多層配線層の平坦化および微細加工化ができ、しかも電
気的な特性が優れている半導体集積回路装置およびその
製造方法を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１２】すなわち、（１）．本発明の半導体集積回
路装置は、例えばＳＴＣ型メモリセルの構成要素などの
キャパシタの下部電極の下部に設けられているコンタク
トホールに埋め込まれているプラグとコンタクトホール
との接触部が窒化チタン膜となっているものであり、そ
のプラグは、窒化チタン膜とタングステン膜との積層膜
または窒化チタン膜となっているものである。
路装置は、例えばＳＴＣ型メモリセルの構成要素などの
キャパシタの下部電極の下部に設けられているコンタク
トホールに埋め込まれているプラグとコンタクトホール
との接触部が窒化チタン膜となっているものであり、そ
のプラグは、窒化チタン膜とタングステン膜との積層膜
または窒化チタン膜となっているものである。
【００１３】（２）．本発明の半導体集積回路装置の製
造方法は、複数のＣＭＯＳＦＥＴなどの半導体素子が形
成されている基板の上に絶縁膜を形成した後、絶縁膜の
選択的な領域にコンタクトホールを形成する工程と、コ
ンタクトホールに窒化チタン膜とタングステン膜との積
層膜または窒化チタン膜からなるプラグを埋め込む工程
と、プラグの上にキャパシタの下部電極を形成した後、
下部電極を含む基板の上にキャパシタの誘電体膜となる
絶縁膜を堆積した後、キャパシタの上部電極を形成する
工程とを有するものである。
造方法は、複数のＣＭＯＳＦＥＴなどの半導体素子が形
成されている基板の上に絶縁膜を形成した後、絶縁膜の
選択的な領域にコンタクトホールを形成する工程と、コ
ンタクトホールに窒化チタン膜とタングステン膜との積
層膜または窒化チタン膜からなるプラグを埋め込む工程
と、プラグの上にキャパシタの下部電極を形成した後、
下部電極を含む基板の上にキャパシタの誘電体膜となる
絶縁膜を堆積した後、キャパシタの上部電極を形成する
工程とを有するものである。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
【００１５】（実施の形態１）図１〜図８は、本発明の
一実施の形態である半導体集積回路装置の製造工程を示
す概略断面図である。本実施の形態の半導体集積回路装
置およびその製造方法は、容量素子であるキャパシタを
有するＣＭＯＳ型半導体集積回路装置およびその製造方
法である。同図を用いて、本実施の形態の半導体集積回
路装置およびその製造方法を説明する。
一実施の形態である半導体集積回路装置の製造工程を示
す概略断面図である。本実施の形態の半導体集積回路装
置およびその製造方法は、容量素子であるキャパシタを
有するＣＭＯＳ型半導体集積回路装置およびその製造方
法である。同図を用いて、本実施の形態の半導体集積回
路装置およびその製造方法を説明する。
【００１６】まず、図１に示すように、例えば単結晶シ
リコンからなるｐ型の半導体基板１にｎ型のウエル２と
ｐ型のウエル３を形成した後、半導体基板１の表面の選
択的な領域を熱酸化して素子分離用のフィールド絶縁膜
４を形成する。次に、ｎ型のウエル２およびｐ型のウエ
ル３が形成されている半導体基板１の表面に例えば酸化
シリコン膜などからなるゲート絶縁膜５を形成した後、
ゲート絶縁膜５の表面に導電性の多結晶シリコン膜など
からなるゲート電極６を形成する。
リコンからなるｐ型の半導体基板１にｎ型のウエル２と
ｐ型のウエル３を形成した後、半導体基板１の表面の選
択的な領域を熱酸化して素子分離用のフィールド絶縁膜
４を形成する。次に、ｎ型のウエル２およびｐ型のウエ
ル３が形成されている半導体基板１の表面に例えば酸化
シリコン膜などからなるゲート絶縁膜５を形成した後、
ゲート絶縁膜５の表面に導電性の多結晶シリコン膜など
からなるゲート電極６を形成する。
【００１７】次に、ゲート電極６の側面に例えば酸化シ
リコン膜などからなる側壁絶縁膜７を形成した後、ｎ型
のウエハ２の表面の選択的な領域にｐ型の不純物をイオ
ン注入し、拡散してＰチャネルＭＯＳＦＥＴのソースお
よびドレインとなるｐ型の半導体領域８を形成する。そ
の後、ｐ型のウエハ３の表面の選択的な領域にｎ型の不
純物をイオン注入し、拡散してＮチャネルＭＯＳＦＥＴ
のソースおよびドレインとなるｎ型の半導体領域９を形
成する。次に、半導体基板１の上にチタン（Ｔｉ）膜を
形成した後、熱処理を行ってチタン膜と半導体領域８、
半導体領域９およびゲート電極６との接触部にチタンシ
リサイド膜１０を形成する。その後、コンタクト抵抗を
低減するためのチタンシリサイド膜１０が形成されてい
る領域以外のチタン膜を取り除く作業を行う。
リコン膜などからなる側壁絶縁膜７を形成した後、ｎ型
のウエハ２の表面の選択的な領域にｐ型の不純物をイオ
ン注入し、拡散してＰチャネルＭＯＳＦＥＴのソースお
よびドレインとなるｐ型の半導体領域８を形成する。そ
の後、ｐ型のウエハ３の表面の選択的な領域にｎ型の不
純物をイオン注入し、拡散してＮチャネルＭＯＳＦＥＴ
のソースおよびドレインとなるｎ型の半導体領域９を形
成する。次に、半導体基板１の上にチタン（Ｔｉ）膜を
形成した後、熱処理を行ってチタン膜と半導体領域８、
半導体領域９およびゲート電極６との接触部にチタンシ
リサイド膜１０を形成する。その後、コンタクト抵抗を
低減するためのチタンシリサイド膜１０が形成されてい
る領域以外のチタン膜を取り除く作業を行う。
【００１８】次に、半導体基板１の上に絶縁膜１１を形
成した後、その絶縁膜１１の表面にレジスト膜１２を形
成し、フォトリソグラフィ技術と選択エッチング技術と
を使用して、絶縁膜１１の選択的な領域にコンタクトホ
ール１３を形成する（図２）。絶縁膜１１は、例えばＣ
ＶＤ(Chemical Vapor Deposition）法またはＴＥＯＳ
（テトラエトキシシラン）と酸素の反応によって酸化シ
リコン膜を形成し、ＣＭＰ法を使用してその酸化シリコ
ン膜の表面を平坦化している。なお、絶縁膜１１の他の
態様として、ＰＳＧ(Phospho Silicate Glass)膜、ＢＰ
ＳＧ(Boro Phospho Silicate Glass）膜またはＳＯＧ(S
pin On Glass）膜などを使用し、ＣＭＰ法などにより表
面研磨を行いその表面を平坦化処理することにより、平
坦化された絶縁膜１１を形成する態様とすることができ
る。
成した後、その絶縁膜１１の表面にレジスト膜１２を形
成し、フォトリソグラフィ技術と選択エッチング技術と
を使用して、絶縁膜１１の選択的な領域にコンタクトホ
ール１３を形成する（図２）。絶縁膜１１は、例えばＣ
ＶＤ(Chemical Vapor Deposition）法またはＴＥＯＳ
（テトラエトキシシラン）と酸素の反応によって酸化シ
リコン膜を形成し、ＣＭＰ法を使用してその酸化シリコ
ン膜の表面を平坦化している。なお、絶縁膜１１の他の
態様として、ＰＳＧ(Phospho Silicate Glass)膜、ＢＰ
ＳＧ(Boro Phospho Silicate Glass）膜またはＳＯＧ(S
pin On Glass）膜などを使用し、ＣＭＰ法などにより表
面研磨を行いその表面を平坦化処理することにより、平
坦化された絶縁膜１１を形成する態様とすることができ
る。
【００１９】その後、不要となったレジスト膜１２を取
り除いた後、コンタクトホール１３および絶縁膜１１の
表面に薄膜の窒化チタン（ＴｉＮ）膜１４をＣＶＤ法を
使用して形成した後、厚膜のタングステン（Ｗ）膜１５
をＣＶＤ法を使用して形成し、コンタクトホール１３を
窒化チタン膜１４とタングステン膜１５とによって埋め
込んだ状態とする（図３）。
り除いた後、コンタクトホール１３および絶縁膜１１の
表面に薄膜の窒化チタン（ＴｉＮ）膜１４をＣＶＤ法を
使用して形成した後、厚膜のタングステン（Ｗ）膜１５
をＣＶＤ法を使用して形成し、コンタクトホール１３を
窒化チタン膜１４とタングステン膜１５とによって埋め
込んだ状態とする（図３）。
【００２０】次に、ＣＭＰ法を使用して、タングステン
膜１５の表面から表面研磨を行い、コンタクトホール１
３に埋め込まれている窒化チタン膜１４およびタングス
テン膜１５以外の窒化チタン膜１４およびタングステン
膜１５を取り除くことによって、コンタクトホール１３
に窒化チタン膜１４とタングステン膜１５とからなるプ
ラグ（plug）を形成する（図４）。この場合、図示上の
コンタクトホール１３は容量素子であるキャパシタを形
成する領域に形成されているものであり、プラグは柱形
状のピラー（pillar）となっている。
膜１５の表面から表面研磨を行い、コンタクトホール１
３に埋め込まれている窒化チタン膜１４およびタングス
テン膜１５以外の窒化チタン膜１４およびタングステン
膜１５を取り除くことによって、コンタクトホール１３
に窒化チタン膜１４とタングステン膜１５とからなるプ
ラグ（plug）を形成する（図４）。この場合、図示上の
コンタクトホール１３は容量素子であるキャパシタを形
成する領域に形成されているものであり、プラグは柱形
状のピラー（pillar）となっている。
【００２１】次に、窒化チタン膜１４とタングステン膜
１５とからなるプラグの上にキャパシタにおける下部電
極１６を形成する（図５）。下部電極１６は、例えば窒
化チタン膜または窒化チタン膜と導電性の多結晶シリコ
ン膜との積層膜をＣＶＤ法を使用して形成した後、フォ
トリソグラフィ技術と選択エッチング技術とを使用して
パターン化したものである。
１５とからなるプラグの上にキャパシタにおける下部電
極１６を形成する（図５）。下部電極１６は、例えば窒
化チタン膜または窒化チタン膜と導電性の多結晶シリコ
ン膜との積層膜をＣＶＤ法を使用して形成した後、フォ
トリソグラフィ技術と選択エッチング技術とを使用して
パターン化したものである。
【００２２】その後、キャパシタの下部電極１６を含む
半導体基板１の上にキャパシタの誘電体膜となる絶縁膜
１７を堆積した後、キャパシタの上部電極１８を形成す
る（図６）。この場合、絶縁膜１７として、例えば四窒
化三ケイ素（Ｓｉ3 Ｎ4)膜または五酸化二タンタル（Ｔ
ａ2 Ｏ5)膜をＣＶＤ法を使用して形成した後、キャパシ
タの上部電極１８として、例えば窒化チタン膜または導
電性の多結晶シリコン膜をＣＶＤ法を使用して形成し、
その後、フォトリソグラフィ技術と選択エッチング技術
とを使用してパターン化された上部電極１８を形成す
る。
半導体基板１の上にキャパシタの誘電体膜となる絶縁膜
１７を堆積した後、キャパシタの上部電極１８を形成す
る（図６）。この場合、絶縁膜１７として、例えば四窒
化三ケイ素（Ｓｉ3 Ｎ4)膜または五酸化二タンタル（Ｔ
ａ2 Ｏ5)膜をＣＶＤ法を使用して形成した後、キャパシ
タの上部電極１８として、例えば窒化チタン膜または導
電性の多結晶シリコン膜をＣＶＤ法を使用して形成し、
その後、フォトリソグラフィ技術と選択エッチング技術
とを使用してパターン化された上部電極１８を形成す
る。
【００２３】次に、半導体基板１の上に層間絶縁膜１９
を形成する。層間絶縁膜１９は、例えば酸化シリコン膜
をＣＶＤ法により形成した後、ＣＭＰ法を使用して、そ
の表面を平坦化処理することにより、平坦化された層間
絶縁膜１９としている。その後、フォトリソグラフィ技
術と選択エッチング技術とを使用して、層間絶縁膜１９
の選択的な領域にコンタクトホールを形成した後、図３
および図４を用いて説明した前述の製造工程と同様な製
造工程によって、窒化チタン膜２０とタングステン膜２
１とからなるプラグをコンタクトホールに埋め込んだ状
態で形成する（図７）。
を形成する。層間絶縁膜１９は、例えば酸化シリコン膜
をＣＶＤ法により形成した後、ＣＭＰ法を使用して、そ
の表面を平坦化処理することにより、平坦化された層間
絶縁膜１９としている。その後、フォトリソグラフィ技
術と選択エッチング技術とを使用して、層間絶縁膜１９
の選択的な領域にコンタクトホールを形成した後、図３
および図４を用いて説明した前述の製造工程と同様な製
造工程によって、窒化チタン膜２０とタングステン膜２
１とからなるプラグをコンタクトホールに埋め込んだ状
態で形成する（図７）。
【００２４】その後、半導体基板１の上に配線層２２を
形成する。配線層２２の製造工程は、例えば窒化チタン
膜２３を形成した後、その上にアルミニウム膜２４を形
成し、その上に窒化チタン膜２５を形成した後、フォト
リソグラフィ技術と選択エッチング技術とを使用して、
それらの膜を選択的に取り除くことにより、パターン化
された配線層２２を形成する（図８）。
形成する。配線層２２の製造工程は、例えば窒化チタン
膜２３を形成した後、その上にアルミニウム膜２４を形
成し、その上に窒化チタン膜２５を形成した後、フォト
リソグラフィ技術と選択エッチング技術とを使用して、
それらの膜を選択的に取り除くことにより、パターン化
された配線層２２を形成する（図８）。
【００２５】次に、半導体基板１の上に必要に応じて多
層配線層を形成した後、その上にパッシベーション膜
（図示を省略）を形成することにより、半導体集積回路
装置の製造工程を終了する。
層配線層を形成した後、その上にパッシベーション膜
（図示を省略）を形成することにより、半導体集積回路
装置の製造工程を終了する。
【００２６】前述した本実施の形態の半導体集積回路装
置およびその製造方法によれば、平坦化された絶縁膜１
１にコンタクトホール１３を形成した後、そのコンタク
トホール１３の内面を被覆する状態でもって薄膜の窒化
チタン膜１４を形成し、その後、厚膜のタングステン膜
１５を形成した後、ＣＭＰ法を使用してコンタクトホー
ル１３に窒化チタン膜１４とタングステン膜１５とから
なるプラグを形成している。そして、そのプラグの上に
キャパシタにおける下部電極１６を形成した後、キャパ
シタにおける絶縁膜１７と上部電極１８を形成してい
る。
置およびその製造方法によれば、平坦化された絶縁膜１
１にコンタクトホール１３を形成した後、そのコンタク
トホール１３の内面を被覆する状態でもって薄膜の窒化
チタン膜１４を形成し、その後、厚膜のタングステン膜
１５を形成した後、ＣＭＰ法を使用してコンタクトホー
ル１３に窒化チタン膜１４とタングステン膜１５とから
なるプラグを形成している。そして、そのプラグの上に
キャパシタにおける下部電極１６を形成した後、キャパ
シタにおける絶縁膜１７と上部電極１８を形成してい
る。
【００２７】したがって、コンタクトホール１３の内面
を被覆する状態でもって窒化チタン膜１４を形成してい
ることによって、窒化チタン膜１４はヒ素（Ａｓ）また
はホウ素（Ｂ）などの不純物の拡散バリア（barrier 、
障壁）となると共にタングステン（Ｗ）またはケイ素
（Ｓｉ）などの導電物の拡散バリアとなるので、窒化チ
タン膜１４の上部のタングステン膜１５および下部電極
１６としての導電性の多結晶シリコン膜に含まれている
導電物および不純物が窒化チタン１４の下部に拡散する
ことが防止できると共に窒化チタン膜１４の下部のｐ型
の半導体領域８およびｎ型の半導体領域９に含まれてい
る不純物が窒化チタン１４の上部に拡散することが防止
できる。また、窒化チタン膜１４の上部のタングステン
膜１５および下部電極１６の材料となっている物質が窒
化チタン１４の下部に拡散することが防止できると共に
窒化チタン膜１４の下部のｐ型の半導体領域８およびｎ
型の半導体領域９の材料となっている物質が窒化チタン
１４の上部に拡散することが防止できるので、窒化チタ
ン膜１４の上部に存在する物質と窒化チタン膜１４の下
部に存在する物質とが反応するのを防止することができ
る。
を被覆する状態でもって窒化チタン膜１４を形成してい
ることによって、窒化チタン膜１４はヒ素（Ａｓ）また
はホウ素（Ｂ）などの不純物の拡散バリア（barrier 、
障壁）となると共にタングステン（Ｗ）またはケイ素
（Ｓｉ）などの導電物の拡散バリアとなるので、窒化チ
タン膜１４の上部のタングステン膜１５および下部電極
１６としての導電性の多結晶シリコン膜に含まれている
導電物および不純物が窒化チタン１４の下部に拡散する
ことが防止できると共に窒化チタン膜１４の下部のｐ型
の半導体領域８およびｎ型の半導体領域９に含まれてい
る不純物が窒化チタン１４の上部に拡散することが防止
できる。また、窒化チタン膜１４の上部のタングステン
膜１５および下部電極１６の材料となっている物質が窒
化チタン１４の下部に拡散することが防止できると共に
窒化チタン膜１４の下部のｐ型の半導体領域８およびｎ
型の半導体領域９の材料となっている物質が窒化チタン
１４の上部に拡散することが防止できるので、窒化チタ
ン膜１４の上部に存在する物質と窒化チタン膜１４の下
部に存在する物質とが反応するのを防止することができ
る。
【００２８】その結果、キャパシタにおける下部電極１
６、絶縁膜１７および上部電極１８を形成する際の例え
ば８００℃程度の高温熱処理を行っても、前述した不純
物および導電物の拡散が防止できると共に窒化チタン膜
１４の上部に存在する物質と窒化チタン膜１４の下部に
存在する物質とが反応するのを防止することができるこ
とによって、不要な領域にｐｎ接合が形成されるのを防
止でき、しかもｐ型の半導体領域８およびｎ型の半導体
領域９とその下部のｎ型のウエル２、ｐ型のウエル３ま
たは半導体基板１との不要な短絡部が形成されるのを防
止できる。
６、絶縁膜１７および上部電極１８を形成する際の例え
ば８００℃程度の高温熱処理を行っても、前述した不純
物および導電物の拡散が防止できると共に窒化チタン膜
１４の上部に存在する物質と窒化チタン膜１４の下部に
存在する物質とが反応するのを防止することができるこ
とによって、不要な領域にｐｎ接合が形成されるのを防
止でき、しかもｐ型の半導体領域８およびｎ型の半導体
領域９とその下部のｎ型のウエル２、ｐ型のウエル３ま
たは半導体基板１との不要な短絡部が形成されるのを防
止できる。
【００２９】したがって、高製造歩留りをもって、高信
頼度でしかも電気的な特性が優れているキャパシタを形
成することができる。また、平坦化された絶縁膜１１お
よび窒化チタン膜１４を有するプラグの上にキャパシタ
を形成できることによって、平坦化および微細加工化さ
れたキャパシタおよび多層配線層を容易に形成すること
ができる。
頼度でしかも電気的な特性が優れているキャパシタを形
成することができる。また、平坦化された絶縁膜１１お
よび窒化チタン膜１４を有するプラグの上にキャパシタ
を形成できることによって、平坦化および微細加工化さ
れたキャパシタおよび多層配線層を容易に形成すること
ができる。
【００３０】（実施の形態２）図９〜図１４は、本発明
の他の実施の形態である半導体集積回路装置の製造工程
を示す概略断面図である。本実施の形態の半導体集積回
路装置およびその製造方法は、前述した実施の形態１と
同様に、容量素子であるキャパシタを有するＣＭＯＳ型
半導体集積回路装置およびその製造方法である。同図を
用いて、本実施の形態の半導体集積回路装置およびその
製造方法を説明する。
の他の実施の形態である半導体集積回路装置の製造工程
を示す概略断面図である。本実施の形態の半導体集積回
路装置およびその製造方法は、前述した実施の形態１と
同様に、容量素子であるキャパシタを有するＣＭＯＳ型
半導体集積回路装置およびその製造方法である。同図を
用いて、本実施の形態の半導体集積回路装置およびその
製造方法を説明する。
【００３１】まず、図９に示すように、前述した実施の
形態１と同様に、例えば単結晶シリコンからなるｐ型の
半導体基板１にｎ型のウエル２とｐ型のウエル３を形成
した後、フィールド絶縁膜４、ゲート絶縁膜５、ゲート
電極６などを形成した後、絶縁膜１１の選択的な領域に
コンタクトホール１３を形成する。その後、コンタクト
ホール１３および絶縁膜１１の表面に厚膜の窒化チタン
膜１４をＣＶＤ法を使用して形成し、コンタクトホール
１３を窒化チタン膜１４によって埋め込んだ状態とす
る。
形態１と同様に、例えば単結晶シリコンからなるｐ型の
半導体基板１にｎ型のウエル２とｐ型のウエル３を形成
した後、フィールド絶縁膜４、ゲート絶縁膜５、ゲート
電極６などを形成した後、絶縁膜１１の選択的な領域に
コンタクトホール１３を形成する。その後、コンタクト
ホール１３および絶縁膜１１の表面に厚膜の窒化チタン
膜１４をＣＶＤ法を使用して形成し、コンタクトホール
１３を窒化チタン膜１４によって埋め込んだ状態とす
る。
【００３２】次に、ＣＭＰ法を使用して、窒化チタン膜
１４の表面から表面研磨を行い、コンタクトホール１３
に埋め込まれている窒化チタン膜１４以外の窒化チタン
膜１４を取り除くことによって、コンタクトホール１３
に窒化チタン膜１４からなるプラグを形成する（図１
０）。次に、窒化チタン膜１４からなるプラグの上にキ
ャパシタにおける下部電極１６を形成する（図１１）。
下部電極１６は、例えば窒化チタン膜または導電性の多
結晶シリコン膜をＣＶＤ法を使用して形成した後、フォ
トリソグラフィ技術と選択エッチング技術とを使用して
パターン化したものである。
１４の表面から表面研磨を行い、コンタクトホール１３
に埋め込まれている窒化チタン膜１４以外の窒化チタン
膜１４を取り除くことによって、コンタクトホール１３
に窒化チタン膜１４からなるプラグを形成する（図１
０）。次に、窒化チタン膜１４からなるプラグの上にキ
ャパシタにおける下部電極１６を形成する（図１１）。
下部電極１６は、例えば窒化チタン膜または導電性の多
結晶シリコン膜をＣＶＤ法を使用して形成した後、フォ
トリソグラフィ技術と選択エッチング技術とを使用して
パターン化したものである。
【００３３】その後、前述した実施の形態１と同様な製
造工程を用いて、キャパシタの下部電極１６を含む半導
体基板１の上にキャパシタの誘電体膜となる絶縁膜１７
を堆積した後、キャパシタの上部電極１８を形成する
（図１２）。次に、前述した実施の形態１と同様な製造
工程を用いて、半導体基板１の上に平坦化された層間絶
縁膜１９を形成した後、フォトリソグラフィ技術と選択
エッチング技術とを使用して、層間絶縁膜１９の選択的
な領域にコンタクトホールを形成し、その後、窒化チタ
ン膜２０とタングステン膜２１とからなるプラグをコン
タクトホールに埋め込んだ状態で形成する（図１３）。
造工程を用いて、キャパシタの下部電極１６を含む半導
体基板１の上にキャパシタの誘電体膜となる絶縁膜１７
を堆積した後、キャパシタの上部電極１８を形成する
（図１２）。次に、前述した実施の形態１と同様な製造
工程を用いて、半導体基板１の上に平坦化された層間絶
縁膜１９を形成した後、フォトリソグラフィ技術と選択
エッチング技術とを使用して、層間絶縁膜１９の選択的
な領域にコンタクトホールを形成し、その後、窒化チタ
ン膜２０とタングステン膜２１とからなるプラグをコン
タクトホールに埋め込んだ状態で形成する（図１３）。
【００３４】その後、前述した実施の形態１と同様な製
造工程を用いて、半導体基板１の上に配線層２２を形成
した後、半導体基板１の上に必要に応じて多層配線層を
形成した後、その上にパッシベーション膜（図示を省
略）を形成することにより、半導体集積回路装置の製造
工程を終了する（図１４）。
造工程を用いて、半導体基板１の上に配線層２２を形成
した後、半導体基板１の上に必要に応じて多層配線層を
形成した後、その上にパッシベーション膜（図示を省
略）を形成することにより、半導体集積回路装置の製造
工程を終了する（図１４）。
【００３５】前述した本実施の形態の半導体集積回路装
置およびその製造方法によれば、平坦化された絶縁膜１
１にコンタクトホール１３を形成した後、そのコンタク
トホール１３の内面を被覆する状態でもって厚膜の窒化
チタン膜１４を形成した後、ＣＭＰ法を使用してコンタ
クトホール１３に窒化チタン膜１４からなるプラグを形
成している。そして、そのプラグの上にキャパシタにお
ける下部電極１６を形成した後、キャパシタにおける絶
縁膜１７と上部電極１８を形成している。
置およびその製造方法によれば、平坦化された絶縁膜１
１にコンタクトホール１３を形成した後、そのコンタク
トホール１３の内面を被覆する状態でもって厚膜の窒化
チタン膜１４を形成した後、ＣＭＰ法を使用してコンタ
クトホール１３に窒化チタン膜１４からなるプラグを形
成している。そして、そのプラグの上にキャパシタにお
ける下部電極１６を形成した後、キャパシタにおける絶
縁膜１７と上部電極１８を形成している。
【００３６】したがって、コンタクトホール１３の内面
を被覆する状態でもって窒化チタン膜１４を形成してい
ることによって、前述した実施の形態１と同様な効果を
得ることができる。また、コンタクトホール１３に形成
するプラグは、窒化チタン膜１４のみで形成しているこ
とによって、前述した実施の形態１に比較して、簡単な
製造工程によって微細加工を寸法精度を向上して行うこ
とができる。
を被覆する状態でもって窒化チタン膜１４を形成してい
ることによって、前述した実施の形態１と同様な効果を
得ることができる。また、コンタクトホール１３に形成
するプラグは、窒化チタン膜１４のみで形成しているこ
とによって、前述した実施の形態１に比較して、簡単な
製造工程によって微細加工を寸法精度を向上して行うこ
とができる。
【００３７】（実施の形態３）本実施の形態は、ＳＲＡ
Ｍを有する半導体集積回路装置およびその製造方法であ
り、ＳＴＣ型メモリセルの構成要素のキャパシタの下部
電極の下部に設けられているコンタクトホールに埋め込
まれているプラグとコンタクトホールとの接触部が窒化
チタン膜となっているものであり、そのプラグは、窒化
チタン膜とタングステン膜との積層膜または窒化チタン
膜となっているものであり、キャパシタを備えている多
層配線層の平坦化および微細加工化ができ、しかも電気
的な特性が優れている半導体集積回路装置およびその製
造方法である。
Ｍを有する半導体集積回路装置およびその製造方法であ
り、ＳＴＣ型メモリセルの構成要素のキャパシタの下部
電極の下部に設けられているコンタクトホールに埋め込
まれているプラグとコンタクトホールとの接触部が窒化
チタン膜となっているものであり、そのプラグは、窒化
チタン膜とタングステン膜との積層膜または窒化チタン
膜となっているものであり、キャパシタを備えている多
層配線層の平坦化および微細加工化ができ、しかも電気
的な特性が優れている半導体集積回路装置およびその製
造方法である。
【００３８】図１５〜図２２は、本発明の他の実施の形
態であるＳＲＡＭを有する半導体集積回路装置の製造工
程を示す概略断面図であり、同図を用いて、本実施の形
態のＳＲＡＭを有する半導体集積回路装置およびその製
造方法を後述する。
態であるＳＲＡＭを有する半導体集積回路装置の製造工
程を示す概略断面図であり、同図を用いて、本実施の形
態のＳＲＡＭを有する半導体集積回路装置およびその製
造方法を後述する。
【００３９】また、図２３は、本実施の形態のＳＲＡＭ
を有する半導体集積回路装置におけるＳＲＡＭのＳＴＣ
型メモリセルを示す回路図である。同図に示すように、
本実施の形態のＳＲＡＭのＳＴＣ型メモリセルは、一対
の相補性データ線（データ線ＤＬ、データ線／（バー）
ＤＬ）とワード線ＷＬとの交差部に配置され、かつ一対
の駆動用ＭＯＳＦＥＴＱ2,Ｑ4 、一対の負荷用ＭＯＳＦ
ＥＴＱ1,Ｑ3 および一対の転送用ＭＯＳＦＥＴＱ5,Ｑ6
で構成されている。これらのＭＯＳＦＥＴのうち、駆動
用ＭＯＳＦＥＴＱ2,Ｑ4 および転送用ＭＯＳＦＥＴＱ5,
Ｑ6 はＮチャネルＭＯＳＦＥＴで構成され、負荷用ＭＯ
ＳＦＥＴＱ1,Ｑ3 はＰチャネルＭＯＳＦＥＴで構成され
ている。そして、４個のＮチャネルＭＯＳＦＥＴと２個
のＰチャネルＭＯＳＦＥＴはＣＭＯＳ型で構成されてい
る。
を有する半導体集積回路装置におけるＳＲＡＭのＳＴＣ
型メモリセルを示す回路図である。同図に示すように、
本実施の形態のＳＲＡＭのＳＴＣ型メモリセルは、一対
の相補性データ線（データ線ＤＬ、データ線／（バー）
ＤＬ）とワード線ＷＬとの交差部に配置され、かつ一対
の駆動用ＭＯＳＦＥＴＱ2,Ｑ4 、一対の負荷用ＭＯＳＦ
ＥＴＱ1,Ｑ3 および一対の転送用ＭＯＳＦＥＴＱ5,Ｑ6
で構成されている。これらのＭＯＳＦＥＴのうち、駆動
用ＭＯＳＦＥＴＱ2,Ｑ4 および転送用ＭＯＳＦＥＴＱ5,
Ｑ6 はＮチャネルＭＯＳＦＥＴで構成され、負荷用ＭＯ
ＳＦＥＴＱ1,Ｑ3 はＰチャネルＭＯＳＦＥＴで構成され
ている。そして、４個のＮチャネルＭＯＳＦＥＴと２個
のＰチャネルＭＯＳＦＥＴはＣＭＯＳ型で構成されてい
る。
【００４０】上記メモリセルを構成する６個のＭＯＳＦ
ＥＴのうち、一対の駆動用ＭＯＳＦＥＴＱ2,Ｑ4 と一対
の負荷用ＭＯＳＦＥＴＱ1,Ｑ3 は、１ビットの情報を記
憶する情報蓄積部としてのフリップフロップ回路を構成
している。このフリップフロップ回路の一方の入出力端
子（蓄積ノード）は転送用ＭＯＳＦＥＴＱ5 のソース、
ドレイン領域の一方に電気的に接続され、他方の入出力
端子（蓄積ノード）は転送用ＭＯＳＦＥＴＱ6 のソー
ス、ドレイン領域の一方に電気的に接続されている。
ＥＴのうち、一対の駆動用ＭＯＳＦＥＴＱ2,Ｑ4 と一対
の負荷用ＭＯＳＦＥＴＱ1,Ｑ3 は、１ビットの情報を記
憶する情報蓄積部としてのフリップフロップ回路を構成
している。このフリップフロップ回路の一方の入出力端
子（蓄積ノード）は転送用ＭＯＳＦＥＴＱ5 のソース、
ドレイン領域の一方に電気的に接続され、他方の入出力
端子（蓄積ノード）は転送用ＭＯＳＦＥＴＱ6 のソー
ス、ドレイン領域の一方に電気的に接続されている。
【００４１】転送用ＭＯＳＦＥＴＱ5 のソース、ドレイ
ン領域の他方にはデータ線ＤＬが電気的に接続され、転
送用ＭＯＳＦＥＴＱ6 のソース、ドレイン領域の他方に
はデータ線／ＤＬが電気的に接続されている。また、フ
リップフロップ回路の一端（負荷用ＭＯＳＦＥＴＱ1,Ｑ
3 の各ソース領域）は電源電圧（Ｖcc）に接続され、多
端（駆動用ＭＯＳＦＥＴＱ2,Ｑ4 の各ソース領域）は基
準電圧（Ｖss）に接続されている。電源電圧（Ｖcc）は
例えば３Ｖであり、基準電圧（Ｖss）は例えば０Ｖ（Ｇ
ＮＤ）である。
ン領域の他方にはデータ線ＤＬが電気的に接続され、転
送用ＭＯＳＦＥＴＱ6 のソース、ドレイン領域の他方に
はデータ線／ＤＬが電気的に接続されている。また、フ
リップフロップ回路の一端（負荷用ＭＯＳＦＥＴＱ1,Ｑ
3 の各ソース領域）は電源電圧（Ｖcc）に接続され、多
端（駆動用ＭＯＳＦＥＴＱ2,Ｑ4 の各ソース領域）は基
準電圧（Ｖss）に接続されている。電源電圧（Ｖcc）は
例えば３Ｖであり、基準電圧（Ｖss）は例えば０Ｖ（Ｇ
ＮＤ）である。
【００４２】また、上記フリップフロップ回路の入出力
端子間は、一対の局所配線Ｌ1,Ｌ2を介して交差結合し
ている。そして、本実施の形態の一対の局所配線Ｌ1,Ｌ
2 は、異なる配線層を用いて形成している。また、上層
の局所配線Ｌ2 と下層の局所配線Ｌ1 とそれらの間に介
在する薄い絶縁膜とでキャパシタ（容量素子）Ｃを構成
している。すなわち、上層の局所配線Ｌ2 はキャパシタ
Ｃの一方の電極を構成し、下層の局所配線Ｌ1 は他方の
電極を構成し、絶縁膜は誘電体膜を構成している。した
がって、上層の局所配線Ｌ2 と下層の局所配線Ｌ1 とを
上下に重なり合うように配置し、上層の局所配線Ｌ2 と
下層の局所配線Ｌ1 とそれらの間に介在する絶縁膜とで
キャパシタＣを構成していることによって、メモリセル
の蓄積ノード容量を増やすことができるので、メモリセ
ルサイズの微細化や動作電源電圧の低下に伴うα線ソフ
トエラー耐性の低下を防ぐことができる。なお、前述し
たＳＴＣ型メモリセルを有するＳＲＡＭを有する半導体
集積回路装置は、本発明者の先願（例えば、特願平８−
３５８７２号）の明細書に詳細に説明されている。
端子間は、一対の局所配線Ｌ1,Ｌ2を介して交差結合し
ている。そして、本実施の形態の一対の局所配線Ｌ1,Ｌ
2 は、異なる配線層を用いて形成している。また、上層
の局所配線Ｌ2 と下層の局所配線Ｌ1 とそれらの間に介
在する薄い絶縁膜とでキャパシタ（容量素子）Ｃを構成
している。すなわち、上層の局所配線Ｌ2 はキャパシタ
Ｃの一方の電極を構成し、下層の局所配線Ｌ1 は他方の
電極を構成し、絶縁膜は誘電体膜を構成している。した
がって、上層の局所配線Ｌ2 と下層の局所配線Ｌ1 とを
上下に重なり合うように配置し、上層の局所配線Ｌ2 と
下層の局所配線Ｌ1 とそれらの間に介在する絶縁膜とで
キャパシタＣを構成していることによって、メモリセル
の蓄積ノード容量を増やすことができるので、メモリセ
ルサイズの微細化や動作電源電圧の低下に伴うα線ソフ
トエラー耐性の低下を防ぐことができる。なお、前述し
たＳＴＣ型メモリセルを有するＳＲＡＭを有する半導体
集積回路装置は、本発明者の先願（例えば、特願平８−
３５８７２号）の明細書に詳細に説明されている。
【００４３】図１５〜図２２を用いて、本実施の形態の
ＳＲＡＭを有する半導体集積回路装置およびその製造方
法を説明する。なお、図２３に示すＳＲＡＭのＳＴＣ型
メモリセルの領域の製造工程を図面化する際には、複雑
な構造となるために、図１５〜図２２は、ＰチャネルＭ
ＯＳＦＥＴである負荷用ＭＯＳＦＥＴＱ1 とＮチャネル
ＭＯＳＦＥＴである駆動用ＭＯＳＦＥＴＱ4 とその間に
配置されているキャパシタＣとの領域を概略的に断面化
した図を使用している。
ＳＲＡＭを有する半導体集積回路装置およびその製造方
法を説明する。なお、図２３に示すＳＲＡＭのＳＴＣ型
メモリセルの領域の製造工程を図面化する際には、複雑
な構造となるために、図１５〜図２２は、ＰチャネルＭ
ＯＳＦＥＴである負荷用ＭＯＳＦＥＴＱ1 とＮチャネル
ＭＯＳＦＥＴである駆動用ＭＯＳＦＥＴＱ4 とその間に
配置されているキャパシタＣとの領域を概略的に断面化
した図を使用している。
【００４４】まず、前述した実施の形態１と同様に、例
えば単結晶シリコンからなるｐ型の半導体基板１を用意
し、図１に示したものと同様に、それにＰチャネルＭＯ
ＳＦＥＴである負荷用ＭＯＳＦＥＴＱ1 およびＮチャネ
ルＭＯＳＦＥＴである駆動用ＭＯＳＦＥＴＱ4 などを形
成する（図１５）。
えば単結晶シリコンからなるｐ型の半導体基板１を用意
し、図１に示したものと同様に、それにＰチャネルＭＯ
ＳＦＥＴである負荷用ＭＯＳＦＥＴＱ1 およびＮチャネ
ルＭＯＳＦＥＴである駆動用ＭＯＳＦＥＴＱ4 などを形
成する（図１５）。
【００４５】次に、半導体基板１の上に絶縁膜１１を形
成した後、その絶縁膜１１の表面にレジスト膜１２を形
成し、フォトリソグラフィ技術と選択エッチング技術と
を使用して、絶縁膜１１の選択的な領域にコンタクトホ
ール１３を形成する（図２）。この場合、コンタクトホ
ール１３は、ＰチャネルＭＯＳＦＥＴである負荷用ＭＯ
ＳＦＥＴＱ1 のソース／ドレインである半導体領域８お
よびＮチャネルＭＯＳＦＥＴである駆動用ＭＯＳＦＥＴ
Ｑ4 のソース／ドレインである半導体領域９のそれぞれ
の上に形成する（図１６）。なお、本実施の形態のこの
製造工程および以下に記載する製造工程は、前述した実
施の形態１の製造工程と同様な製造工程であるプロセス
があるので、そのプロセスの詳細な説明を簡略化する。
成した後、その絶縁膜１１の表面にレジスト膜１２を形
成し、フォトリソグラフィ技術と選択エッチング技術と
を使用して、絶縁膜１１の選択的な領域にコンタクトホ
ール１３を形成する（図２）。この場合、コンタクトホ
ール１３は、ＰチャネルＭＯＳＦＥＴである負荷用ＭＯ
ＳＦＥＴＱ1 のソース／ドレインである半導体領域８お
よびＮチャネルＭＯＳＦＥＴである駆動用ＭＯＳＦＥＴ
Ｑ4 のソース／ドレインである半導体領域９のそれぞれ
の上に形成する（図１６）。なお、本実施の形態のこの
製造工程および以下に記載する製造工程は、前述した実
施の形態１の製造工程と同様な製造工程であるプロセス
があるので、そのプロセスの詳細な説明を簡略化する。
【００４６】その後、コンタクトホール１３および絶縁
膜１１の表面に薄膜の窒化チタン膜１４をＣＶＤ法を使
用して形成した後、厚膜のタングステン膜１５をＣＶＤ
法を使用して形成し、コンタクトホール１３を窒化チタ
ン膜１４とタングステン膜１５とによって埋め込んだ状
態とする（図１７）。次に、ＣＭＰ法を使用して、タン
グステン膜１５の表面から表面研磨を行い、コンタクト
ホール１３に埋め込まれている窒化チタン膜１４および
タングステン膜１５以外の窒化チタン膜１４およびタン
グステン膜１５を取り除くことによって、コンタクトホ
ール１３に窒化チタン膜１４とタングステン膜１５とか
らなるプラグを形成する（図１８）。この場合、図示上
の右から２番目のコンタクトホール１３はメモリアレイ
の領域におけるＳＲＡＭの容量素子であるキャパシタを
形成する領域に形成されているものであり、そのプラグ
は他のプラグと同様に柱形状のピラーとなっている。
膜１１の表面に薄膜の窒化チタン膜１４をＣＶＤ法を使
用して形成した後、厚膜のタングステン膜１５をＣＶＤ
法を使用して形成し、コンタクトホール１３を窒化チタ
ン膜１４とタングステン膜１５とによって埋め込んだ状
態とする（図１７）。次に、ＣＭＰ法を使用して、タン
グステン膜１５の表面から表面研磨を行い、コンタクト
ホール１３に埋め込まれている窒化チタン膜１４および
タングステン膜１５以外の窒化チタン膜１４およびタン
グステン膜１５を取り除くことによって、コンタクトホ
ール１３に窒化チタン膜１４とタングステン膜１５とか
らなるプラグを形成する（図１８）。この場合、図示上
の右から２番目のコンタクトホール１３はメモリアレイ
の領域におけるＳＲＡＭの容量素子であるキャパシタを
形成する領域に形成されているものであり、そのプラグ
は他のプラグと同様に柱形状のピラーとなっている。
【００４７】次に、図示上の右から２番目の窒化チタン
膜１４とタングステン膜１５とからなるプラグの上にキ
ャパシタにおける下部電極１６を形成する（図１９）。
この場合、図示上の右から２番目の窒化チタン膜１４と
タングステン膜１５とからなるプラグとその上のキャパ
シタにおける下部電極１６は、図２３における局所配線
Ｌ1 に対応するものである。その後、キャパシタの下部
電極１６を含む半導体基板１の上にキャパシタの誘電体
膜となる絶縁膜１７を堆積した後、図示上の右から３番
目の窒化チタン膜１４とタングステン膜１５とからなる
プラグの上にコンタクトホールを形成した後、キャパシ
タの上部電極１８を形成することによって、上部電極１
８と図示上の右から３番目の窒化チタン膜１４とタング
ステン膜１５とからなるプラグとを電気的に接続する
（図２０）。この場合、キャパシタの上部電極１８と図
示上の右から３番目の窒化チタン膜１４とタングステン
膜１５とからなるプラグは、図２３における局所配線Ｌ
2 に対応するものである。
膜１４とタングステン膜１５とからなるプラグの上にキ
ャパシタにおける下部電極１６を形成する（図１９）。
この場合、図示上の右から２番目の窒化チタン膜１４と
タングステン膜１５とからなるプラグとその上のキャパ
シタにおける下部電極１６は、図２３における局所配線
Ｌ1 に対応するものである。その後、キャパシタの下部
電極１６を含む半導体基板１の上にキャパシタの誘電体
膜となる絶縁膜１７を堆積した後、図示上の右から３番
目の窒化チタン膜１４とタングステン膜１５とからなる
プラグの上にコンタクトホールを形成した後、キャパシ
タの上部電極１８を形成することによって、上部電極１
８と図示上の右から３番目の窒化チタン膜１４とタング
ステン膜１５とからなるプラグとを電気的に接続する
（図２０）。この場合、キャパシタの上部電極１８と図
示上の右から３番目の窒化チタン膜１４とタングステン
膜１５とからなるプラグは、図２３における局所配線Ｌ
2 に対応するものである。
【００４８】次に、半導体基板１の上に層間絶縁膜１９
を形成する。その後、フォトリソグラフィ技術と選択エ
ッチング技術とを使用して、層間絶縁膜１９の選択的な
領域にコンタクトホールを形成した後、図１７および図
１８を用いて説明した前述の製造工程と同様な製造工程
によって、窒化チタン膜２０とタングステン膜２１とか
らなるプラグをコンタクトホールに埋め込んだ状態で形
成する（図２１）。
を形成する。その後、フォトリソグラフィ技術と選択エ
ッチング技術とを使用して、層間絶縁膜１９の選択的な
領域にコンタクトホールを形成した後、図１７および図
１８を用いて説明した前述の製造工程と同様な製造工程
によって、窒化チタン膜２０とタングステン膜２１とか
らなるプラグをコンタクトホールに埋め込んだ状態で形
成する（図２１）。
【００４９】その後、半導体基板１の上に配線層２２を
形成する。配線層２２の製造工程は、例えば窒化チタン
膜２３を形成した後、その上にアルミニウム膜２４を形
成し、その上に窒化チタン膜２５を形成した後、フォト
リソグラフィ技術と選択エッチング技術とを使用して、
それらの膜を選択的に取り除くことにより、パターン化
された配線層２２を形成する（図２２）。
形成する。配線層２２の製造工程は、例えば窒化チタン
膜２３を形成した後、その上にアルミニウム膜２４を形
成し、その上に窒化チタン膜２５を形成した後、フォト
リソグラフィ技術と選択エッチング技術とを使用して、
それらの膜を選択的に取り除くことにより、パターン化
された配線層２２を形成する（図２２）。
【００５０】この場合、図示上の左の配線層２２とその
下部の窒化チタン膜２０とタングステン膜２１とからな
るプラグは、図２３における負荷用ＭＯＳＦＥＴＱ1 の
ソースである半導体領域８に接続されている電源配線つ
まり例えば３Ｖの電源電圧（Ｖcc）の配線に対応してい
る。また、図示上の右の配線層２２とその下部の窒化チ
タン膜２０とタングステン膜２１とからなるプラグは、
図２３における駆動用ＭＯＳＦＥＴＱ4 のソースである
半導体領域９に接続されているグランド（ＧＮＤ）配線
つまり例えば０Ｖの基準電圧（Ｖss）の配線に対応して
いる。
下部の窒化チタン膜２０とタングステン膜２１とからな
るプラグは、図２３における負荷用ＭＯＳＦＥＴＱ1 の
ソースである半導体領域８に接続されている電源配線つ
まり例えば３Ｖの電源電圧（Ｖcc）の配線に対応してい
る。また、図示上の右の配線層２２とその下部の窒化チ
タン膜２０とタングステン膜２１とからなるプラグは、
図２３における駆動用ＭＯＳＦＥＴＱ4 のソースである
半導体領域９に接続されているグランド（ＧＮＤ）配線
つまり例えば０Ｖの基準電圧（Ｖss）の配線に対応して
いる。
【００５１】次に、半導体基板１の上に必要に応じて多
層配線層を形成した後、その上にパッシベーション膜
（図示を省略）を形成することにより、半導体集積回路
装置の製造工程を終了する。
層配線層を形成した後、その上にパッシベーション膜
（図示を省略）を形成することにより、半導体集積回路
装置の製造工程を終了する。
【００５２】前述した本実施の形態のＳＲＡＭを有する
半導体集積回路装置およびその製造方法によれば、平坦
化された絶縁膜１１にコンタクトホール１３を形成した
後、そのコンタクトホール１３の内面を被覆する状態で
もって薄膜の窒化チタン膜１４を形成し、その後、厚膜
のタングステン膜１５を形成した後、ＣＭＰ法を使用し
てコンタクトホール１３に窒化チタン膜１４とタングス
テン膜１５とからなるプラグを形成している。そして、
図示上の右から２番目のプラグの上にキャパシタにおけ
る下部電極１６を形成した後、キャパシタにおける絶縁
膜１７と上部電極１８を形成している。
半導体集積回路装置およびその製造方法によれば、平坦
化された絶縁膜１１にコンタクトホール１３を形成した
後、そのコンタクトホール１３の内面を被覆する状態で
もって薄膜の窒化チタン膜１４を形成し、その後、厚膜
のタングステン膜１５を形成した後、ＣＭＰ法を使用し
てコンタクトホール１３に窒化チタン膜１４とタングス
テン膜１５とからなるプラグを形成している。そして、
図示上の右から２番目のプラグの上にキャパシタにおけ
る下部電極１６を形成した後、キャパシタにおける絶縁
膜１７と上部電極１８を形成している。
【００５３】したがって、前述した実施の形態１と同様
に、窒化チタン膜１４の上部に存在する物質と窒化チタ
ン膜１４の下部に存在する物質とが反応するのを防止す
ることができることによって、不要な領域にｐｎ接合が
形成されるのを防止でき、しかもｐ型の半導体領域８お
よびｎ型の半導体領域９とその下部のｎ型のウエル２、
ｐ型のウエル３または半導体基板１との不要な短絡部が
形成されるのを防止できるので、高製造歩留りをもっ
て、高信頼度でしかも電気的な特性が優れているキャパ
シタを形成することができる。また、平坦化された絶縁
膜１１および窒化チタン膜１４を有するプラグの上にキ
ャパシタを形成できることによって、平坦化および微細
加工化されたキャパシタおよび多層配線層を容易に形成
することができる。
に、窒化チタン膜１４の上部に存在する物質と窒化チタ
ン膜１４の下部に存在する物質とが反応するのを防止す
ることができることによって、不要な領域にｐｎ接合が
形成されるのを防止でき、しかもｐ型の半導体領域８お
よびｎ型の半導体領域９とその下部のｎ型のウエル２、
ｐ型のウエル３または半導体基板１との不要な短絡部が
形成されるのを防止できるので、高製造歩留りをもっ
て、高信頼度でしかも電気的な特性が優れているキャパ
シタを形成することができる。また、平坦化された絶縁
膜１１および窒化チタン膜１４を有するプラグの上にキ
ャパシタを形成できることによって、平坦化および微細
加工化されたキャパシタおよび多層配線層を容易に形成
することができる。
【００５４】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００５５】例えば、本発明は半導体基板に半導体素子
としてＣＭＯＳＦＥＴを形成した態様以外に、半導体基
板にＭＯＳＦＥＴ、バイポーラトランジスタなどの種々
の半導体素子を形成した態様を採用することができる。
また、半導体素子を形成する基板としては、半導体基板
とは別の基板であるＳＯＩ（Silicon on Insulator）構
造の絶縁性領域の上にシリコンの単結晶薄膜が形成され
ているＳＯＩ基板を用いることができる。
としてＣＭＯＳＦＥＴを形成した態様以外に、半導体基
板にＭＯＳＦＥＴ、バイポーラトランジスタなどの種々
の半導体素子を形成した態様を採用することができる。
また、半導体素子を形成する基板としては、半導体基板
とは別の基板であるＳＯＩ（Silicon on Insulator）構
造の絶縁性領域の上にシリコンの単結晶薄膜が形成され
ているＳＯＩ基板を用いることができる。
【００５６】また、本発明は、前述した実施の形態３の
ＳＲＡＭのＳＴＣ型メモリセルの構成要素としてのキャ
パシタを形成した態様以外に、種々の態様のＳＲＡＭの
ＳＴＣ型メモリセルまたはＤＲＡＭのＳＴＣ型メモリセ
ルの構成要素としてのキャパシタを形成した態様などキ
ャパシタを有する半導体集積回路装置に適用することが
できる。
ＳＲＡＭのＳＴＣ型メモリセルの構成要素としてのキャ
パシタを形成した態様以外に、種々の態様のＳＲＡＭの
ＳＴＣ型メモリセルまたはＤＲＡＭのＳＴＣ型メモリセ
ルの構成要素としてのキャパシタを形成した態様などキ
ャパシタを有する半導体集積回路装置に適用することが
できる。
【００５７】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５８】（１）．本発明の半導体集積回路装置およ
びその製造方法によれば、コンタクトホールの内面を被
覆する状態でもって窒化チタン膜を形成していることに
よって、窒化チタン膜はヒ素またはホウ素などの不純物
の拡散バリアとなると共にタングステンまたはケイ素な
どの導電物の拡散バリアとなるので、窒化チタン膜の上
部の例えばタングステン膜および下部電極としての導電
性の多結晶シリコン膜に含まれている導電物および不純
物が窒化チタン膜の下部に拡散することが防止できると
共に窒化チタン膜の下部の半導体領域に含まれている不
純物が窒化チタン膜の上部に拡散することが防止でき
る。また、窒化チタン膜の上部の例えばタングステン膜
および下部電極の材料となっている物質が窒化チタン膜
の下部に拡散することが防止できると共に窒化チタン膜
の下部の半導体領域の材料となっている物質が窒化チタ
ン膜の上部に拡散することが防止できるので、窒化チタ
ン膜の上部に存在する物質と窒化チタン膜の下部に存在
する物質とが反応するのを防止することができる。
びその製造方法によれば、コンタクトホールの内面を被
覆する状態でもって窒化チタン膜を形成していることに
よって、窒化チタン膜はヒ素またはホウ素などの不純物
の拡散バリアとなると共にタングステンまたはケイ素な
どの導電物の拡散バリアとなるので、窒化チタン膜の上
部の例えばタングステン膜および下部電極としての導電
性の多結晶シリコン膜に含まれている導電物および不純
物が窒化チタン膜の下部に拡散することが防止できると
共に窒化チタン膜の下部の半導体領域に含まれている不
純物が窒化チタン膜の上部に拡散することが防止でき
る。また、窒化チタン膜の上部の例えばタングステン膜
および下部電極の材料となっている物質が窒化チタン膜
の下部に拡散することが防止できると共に窒化チタン膜
の下部の半導体領域の材料となっている物質が窒化チタ
ン膜の上部に拡散することが防止できるので、窒化チタ
ン膜の上部に存在する物質と窒化チタン膜の下部に存在
する物質とが反応するのを防止することができる。
【００５９】（２）．本発明の半導体集積回路装置およ
びその製造方法によれば、キャパシタにおける下部電
極、絶縁膜および上部電極を形成する際の例えば８００
℃程度の高温熱処理を行っても、前述した不純物および
導電物の拡散が防止できると共に窒化チタン膜の上部に
存在する物質と窒化チタン膜の下部に存在する物質とが
反応するのを防止することができることによって、不要
な領域にｐｎ接合が形成されるのを防止でき、しかも半
導体領域とその下部の例えばウエルまたは半導体基板な
どの基板との不要な短絡部が形成されるのを防止でき
る。
びその製造方法によれば、キャパシタにおける下部電
極、絶縁膜および上部電極を形成する際の例えば８００
℃程度の高温熱処理を行っても、前述した不純物および
導電物の拡散が防止できると共に窒化チタン膜の上部に
存在する物質と窒化チタン膜の下部に存在する物質とが
反応するのを防止することができることによって、不要
な領域にｐｎ接合が形成されるのを防止でき、しかも半
導体領域とその下部の例えばウエルまたは半導体基板な
どの基板との不要な短絡部が形成されるのを防止でき
る。
【００６０】（３）．本発明の半導体集積回路装置およ
びその製造方法によれば、高製造歩留りをもって、高信
頼度でしかも電気的な特性が優れているキャパシタを形
成することができる。また、平坦化された絶縁膜および
窒化チタン膜を有するプラグの上にキャパシタを形成で
きることによって、平坦化および微細加工化されたキャ
パシタおよび多層配線層を容易に形成することができ
る。
びその製造方法によれば、高製造歩留りをもって、高信
頼度でしかも電気的な特性が優れているキャパシタを形
成することができる。また、平坦化された絶縁膜および
窒化チタン膜を有するプラグの上にキャパシタを形成で
きることによって、平坦化および微細加工化されたキャ
パシタおよび多層配線層を容易に形成することができ
る。
【図１】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図２】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図３】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図４】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図５】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図６】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図７】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図８】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図９】本発明の他の実施の形態である半導体集積回路
装置の製造工程を示す概略断面図である。
装置の製造工程を示す概略断面図である。
【図１０】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す概略断面図である。
路装置の製造工程を示す概略断面図である。
【図１１】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す概略断面図である。
路装置の製造工程を示す概略断面図である。
【図１２】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す概略断面図である。
路装置の製造工程を示す概略断面図である。
【図１３】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す概略断面図である。
路装置の製造工程を示す概略断面図である。
【図１４】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す概略断面図である。
路装置の製造工程を示す概略断面図である。
【図１５】本発明の他の実施の形態であるＳＲＡＭを有
する半導体集積回路装置の製造工程を示す概略断面図で
ある。
する半導体集積回路装置の製造工程を示す概略断面図で
ある。
【図１６】本発明の他の実施の形態であるＳＲＡＭを有
する半導体集積回路装置の製造工程を示す概略断面図で
ある。
する半導体集積回路装置の製造工程を示す概略断面図で
ある。
【図１７】本発明の他の実施の形態であるＳＲＡＭを有
する半導体集積回路装置の製造工程を示す概略断面図で
ある。
する半導体集積回路装置の製造工程を示す概略断面図で
ある。
【図１８】本発明の他の実施の形態であるＳＲＡＭを有
する半導体集積回路装置の製造工程を示す概略断面図で
ある。
する半導体集積回路装置の製造工程を示す概略断面図で
ある。
【図１９】本発明の他の実施の形態であるＳＲＡＭを有
する半導体集積回路装置の製造工程を示す概略断面図で
ある。
する半導体集積回路装置の製造工程を示す概略断面図で
ある。
【図２０】本発明の他の実施の形態であるＳＲＡＭを有
する半導体集積回路装置の製造工程を示す概略断面図で
ある。
する半導体集積回路装置の製造工程を示す概略断面図で
ある。
【図２１】本発明の他の実施の形態であるＳＲＡＭを有
する半導体集積回路装置の製造工程を示す概略断面図で
ある。
する半導体集積回路装置の製造工程を示す概略断面図で
ある。
【図２２】本発明の他の実施の形態であるＳＲＡＭを有
する半導体集積回路装置の製造工程を示す概略断面図で
ある。
する半導体集積回路装置の製造工程を示す概略断面図で
ある。
【図２３】本発明の他の実施の形態であるＳＲＡＭを有
する半導体集積回路装置におけるＳＲＡＭのＳＴＣ型メ
モリセルを示す回路図である。
する半導体集積回路装置におけるＳＲＡＭのＳＴＣ型メ
モリセルを示す回路図である。
１ 半導体基板 ２ ウエル ３ ウエル ４ フィールド絶縁膜 ５ ゲート絶縁膜 ６ ゲート電極 ７ 側壁絶縁膜 ８ 半導体領域 ９ 半導体領域 １０ チタンシリサイド膜 １１ 絶縁膜 １２ レジスト膜 １３ コンタクトホール １４ 窒化チタン膜 １５ タングステン膜 １６ 下部電極 １７ 絶縁膜 １８ 上部電極 １９ 層間絶縁膜 ２０ 窒化チタン膜 ２１ タングステン膜 ２２ 配線層 ２３ 窒化チタン膜 ２４ アルミニウム膜 ２５ 窒化チタン膜 Ｃ キャパシタ ＤＬ，／ＤＬ データ線 Ｌ1,Ｌ2 局所配線 Ｑ1,Ｑ3 負荷用ＭＯＳＦＥＴ（ＰチャネルＭＯＳＦＥ
Ｔ） Ｑ2,Ｑ4 駆動用ＭＯＳＦＥＴ（ＮチャネルＭＯＳＦＥ
Ｔ） Ｑ5,Ｑ6 転送用ＭＯＳＦＥＴ（ＮチャネルＭＯＳＦＥ
Ｔ） ＷＬ ワード線
Ｔ） Ｑ2,Ｑ4 駆動用ＭＯＳＦＥＴ（ＮチャネルＭＯＳＦＥ
Ｔ） Ｑ5,Ｑ6 転送用ＭＯＳＦＥＴ（ＮチャネルＭＯＳＦＥ
Ｔ） ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/092 21/8244 27/11 29/43
Claims (9)
- 【請求項１】 キャパシタの下部電極の下部に設けられ
ているコンタクトホールに埋め込まれているプラグと前
記コンタクトホールとの接触部が窒化チタン膜となって
いることを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記プラグは、窒化チタン膜であることを特徴と
する半導体集積回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置にお
いて、前記プラグは、窒化チタン膜とタングステン膜と
の積層膜であることを特徴とする半導体集積回路装置。 - 【請求項４】 請求項１〜３のいずれか１項に記載の半
導体集積回路装置において、前記キャパシタの前記下部
電極は、窒化チタン膜または導電性の多結晶シリコン膜
あるいは窒化チタン膜と導電性の多結晶シリコン膜との
積層膜であることを特徴とする半導体集積回路装置。 - 【請求項５】 請求項１〜４のいずれか１項に記載の半
導体集積回路装置において、前記キャパシタは、ＳＴＣ
型メモリセルの構成要素であることを特徴とする半導体
集積回路装置。 - 【請求項６】 複数の半導体素子が形成されている基板
の上に絶縁膜を形成した後、前記絶縁膜の選択的な領域
にコンタクトホールを形成する工程と、 前記コンタクトホールに窒化チタン膜とタングステン膜
とからなるプラグを埋め込む工程と、 前記プラグの上にキャパシタの下部電極を形成した後、
前記下部電極を含む前記基板の上にキャパシタの誘電体
膜となる絶縁膜を堆積した後、前記キャパシタの上部電
極を形成する工程とを有することを特徴とする半導体集
積回路装置の製造方法。 - 【請求項７】 複数の半導体素子が形成されている基板
の上に絶縁膜を形成した後、前記絶縁膜の選択的な領域
にコンタクトホールを形成する工程と、 前記コンタクトホールに窒化チタン膜からなるプラグを
埋め込む工程と、 前記プラグの上にキャパシタの下部電極を形成した後、
前記下部電極を含む前記基板の上にキャパシタの誘電体
膜となる絶縁膜を堆積した後、前記キャパシタの上部電
極を形成する工程とを有することを特徴とする半導体集
積回路装置の製造方法。 - 【請求項８】 請求項６または７記載の半導体集積回路
装置の製造方法において、前記コンタクトホールに窒化
チタン膜とタングステン膜との積層膜または窒化チタン
膜を埋め込んだ後、ＣＭＰ法を使用して前記窒化チタン
膜と前記タングステン膜との積層膜または前記窒化チタ
ン膜の平坦化を行うと共に前記コンタクトホール内部以
外の前記窒化チタン膜と前記タングステン膜との積層膜
または前記窒化チタン膜を取り除く工程を有することを
特徴とする半導体集積回路装置の製造方法。 - 【請求項９】 請求項６〜８のいずれか１項に記載の半
導体集積回路装置の製造方法において、前記基板に形成
されている複数の半導体素子には、ＣＭＯＳＦＥＴが含
まれており、しかもそれがＳＴＣ型メモリセルの構成要
素となっていることを特徴とする半導体集積回路装置の
製造方法。
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6900513B2 (en) * | 2001-01-22 | 2005-05-31 | Nec Electronics Corporation | Semiconductor memory device and manufacturing method thereof |
| US6906370B1 (en) * | 1998-04-09 | 2005-06-14 | Infineon Technologies Ag | Semiconductor component having a material reinforced contact area |
| JP2006157044A (ja) * | 2001-01-30 | 2006-06-15 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| US7067864B2 (en) | 2001-01-30 | 2006-06-27 | Renesas Technology Corp. | SRAM having an improved capacitor |
| JP2006245521A (ja) * | 2005-02-03 | 2006-09-14 | Nec Electronics Corp | 半導体集積回路装置 |
| US7411256B2 (en) | 2003-12-16 | 2008-08-12 | Nec Electronics Corporation | Semiconductor integrated circuit device capacitive node interconnect |
| KR100869620B1 (ko) * | 2001-06-18 | 2008-11-21 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로장치 및 그 제조방법 |
| KR100870361B1 (ko) * | 2000-10-17 | 2008-11-25 | 파나소닉 주식회사 | 강유전체 메모리 및 그 제조방법 |
| JP2009044183A (ja) * | 2008-10-24 | 2009-02-26 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
-
1996
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Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6906370B1 (en) * | 1998-04-09 | 2005-06-14 | Infineon Technologies Ag | Semiconductor component having a material reinforced contact area |
| KR100870361B1 (ko) * | 2000-10-17 | 2008-11-25 | 파나소닉 주식회사 | 강유전체 메모리 및 그 제조방법 |
| US6900513B2 (en) * | 2001-01-22 | 2005-05-31 | Nec Electronics Corporation | Semiconductor memory device and manufacturing method thereof |
| US7214572B2 (en) | 2001-01-22 | 2007-05-08 | Nec Electronics Corporation | Semiconductor memory device and manufacturing method thereof |
| US7893505B2 (en) | 2001-01-30 | 2011-02-22 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| JP2006157044A (ja) * | 2001-01-30 | 2006-06-15 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| US7067864B2 (en) | 2001-01-30 | 2006-06-27 | Renesas Technology Corp. | SRAM having an improved capacitor |
| CN100394605C (zh) * | 2001-01-30 | 2008-06-11 | 株式会社日立制作所 | 半导体集成电路器件及其制造方法 |
| US7488639B2 (en) | 2001-01-30 | 2009-02-10 | Renesas Technology Corp. | Method of manufacturing a semiconductor integrated circuit device |
| JP2009038396A (ja) * | 2001-01-30 | 2009-02-19 | Renesas Technology Corp | 半導体集積回路装置 |
| KR100869620B1 (ko) * | 2001-06-18 | 2008-11-21 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로장치 및 그 제조방법 |
| US7411256B2 (en) | 2003-12-16 | 2008-08-12 | Nec Electronics Corporation | Semiconductor integrated circuit device capacitive node interconnect |
| JP2006245521A (ja) * | 2005-02-03 | 2006-09-14 | Nec Electronics Corp | 半導体集積回路装置 |
| US7777263B2 (en) | 2005-02-03 | 2010-08-17 | Nec Electronics Corporation | Semiconductor integrated circuit device comprising SRAM and capacitors |
| JP4531615B2 (ja) * | 2005-02-03 | 2010-08-25 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP2009044183A (ja) * | 2008-10-24 | 2009-02-26 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
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