JPH11186515A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH11186515A JPH11186515A JP9365930A JP36593097A JPH11186515A JP H11186515 A JPH11186515 A JP H11186515A JP 9365930 A JP9365930 A JP 9365930A JP 36593097 A JP36593097 A JP 36593097A JP H11186515 A JPH11186515 A JP H11186515A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- conductive film
- electrode
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】メモリキャパシタ構造の倒れを防止するととも
に電気的特性を向上させた半導体装置を提供する。 【解決手段】選択トランジスタを覆う層間絶縁膜９上に
セルプレート電極１９となる多結晶シリコン膜１０を形
成した後、多結晶シリコン膜１０に開口部１２を形成す
る。そして、開口部１２からソース拡散層４に達するス
トレージノードコンタクトホール１６を開孔し、開口部
１２を埋め込むようにストレージノード電極１８を形成
する。ストレージノード電極１８の側面が誘電体膜１３
を介してセルプレート電極１９に完全に覆われるため、
キャパシタの倒れを抑止するとともに電気的特性を向上
させることができる。
に電気的特性を向上させた半導体装置を提供する。 【解決手段】選択トランジスタを覆う層間絶縁膜９上に
セルプレート電極１９となる多結晶シリコン膜１０を形
成した後、多結晶シリコン膜１０に開口部１２を形成す
る。そして、開口部１２からソース拡散層４に達するス
トレージノードコンタクトホール１６を開孔し、開口部
１２を埋め込むようにストレージノード電極１８を形成
する。ストレージノード電極１８の側面が誘電体膜１３
を介してセルプレート電極１９に完全に覆われるため、
キャパシタの倒れを抑止するとともに電気的特性を向上
させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリを有
する半導体装置に関し、特にメモリキャパシタを備えた
半導体装置に関するものである。
する半導体装置に関し、特にメモリキャパシタを備えた
半導体装置に関するものである。
【０００２】
【従来の技術】近時においては、ＤＲＡＭメモリキャパ
シタ等に代表される半導体メモリの重要性が益々高まっ
ている。そして、ＤＲＡＭメモリキャパシタにおいて
は、ビット数の増大に伴い、より一層の微細化が望まれ
ている。
シタ等に代表される半導体メモリの重要性が益々高まっ
ている。そして、ＤＲＡＭメモリキャパシタにおいて
は、ビット数の増大に伴い、より一層の微細化が望まれ
ている。
【０００３】メモリキャパシタの微細化を達成する構造
の１つとして、例えばＣＯＢ（Capacitor Over Bit) 構
造によるメモリキャパシタが知られている。この構造に
よれば、半導体基板上の選択トランジスタから離間させ
てビット線よりも上層にメモリキャパシタを形成するた
め、上層のスペースを有効に使用することができ、選択
トランジスタを近接させて微細化を達成することが可能
である。
の１つとして、例えばＣＯＢ（Capacitor Over Bit) 構
造によるメモリキャパシタが知られている。この構造に
よれば、半導体基板上の選択トランジスタから離間させ
てビット線よりも上層にメモリキャパシタを形成するた
め、上層のスペースを有効に使用することができ、選択
トランジスタを近接させて微細化を達成することが可能
である。
【０００４】このようなＣＯＢ構造によるメモリキャパ
シタは、例えば特開平７−１４９３２号公報に記載され
ている。以下、同公報によるメモリキャパシタの製造方
法を簡単に説明する。
シタは、例えば特開平７−１４９３２号公報に記載され
ている。以下、同公報によるメモリキャパシタの製造方
法を簡単に説明する。
【０００５】まず、半導体基板上に公知の方法によって
選択トランジスタを形成した後、半導体基板上の全面に
層間絶縁膜を形成する。そして、層間絶縁膜に、選択ト
ランジスタの不純物拡散層の一方を露出させるビットコ
ンタクト孔を形成した後、ビットコンタクトを充填し層
間絶縁膜上にパターン形成されたビット線の形成を行
う。
選択トランジスタを形成した後、半導体基板上の全面に
層間絶縁膜を形成する。そして、層間絶縁膜に、選択ト
ランジスタの不純物拡散層の一方を露出させるビットコ
ンタクト孔を形成した後、ビットコンタクトを充填し層
間絶縁膜上にパターン形成されたビット線の形成を行
う。
【０００６】次に、層間絶縁膜及びビット線上に、再び
層間絶縁膜を形成する。そして、これらの層間絶縁膜に
下層の不純物拡散層を露出させる開孔を形成する。
層間絶縁膜を形成する。そして、これらの層間絶縁膜に
下層の不純物拡散層を露出させる開孔を形成する。
【０００７】次に、この開孔を充填する多結晶シリコン
膜を積層した後、所定の形状に加工することにより開孔
上にキャパシタのストレージノード電極（下部電極）を
形成する。
膜を積層した後、所定の形状に加工することにより開孔
上にキャパシタのストレージノード電極（下部電極）を
形成する。
【０００８】その後、ストレージノード電極上に誘電体
膜、セルプレート電極（上部電極）を順に形成して、ス
トレージノード電極、誘電体膜及びセルプレート電極が
下層から上層に積層されたキャパシタ構造を完成させ
る。
膜、セルプレート電極（上部電極）を順に形成して、ス
トレージノード電極、誘電体膜及びセルプレート電極が
下層から上層に積層されたキャパシタ構造を完成させ
る。
【０００９】
【発明が解決しようとする課題】上述したような従来の
製造方法によるメモリキャパシタは、下層から上層に向
けて順に下部電極、誘電体膜、上部電極を形成するた
め、必然的に先に形成される下部電極が後工程での熱処
理等の悪条件下にさらされることになる。このため、悪
条件に耐えうる下部電極を形成する必要があり、下部電
極の材料の選択の幅が狭くなるという欠点があった。
製造方法によるメモリキャパシタは、下層から上層に向
けて順に下部電極、誘電体膜、上部電極を形成するた
め、必然的に先に形成される下部電極が後工程での熱処
理等の悪条件下にさらされることになる。このため、悪
条件に耐えうる下部電極を形成する必要があり、下部電
極の材料の選択の幅が狭くなるという欠点があった。
【００１０】また、このように下層から上層に向けて積
層する構造のため、メモリキャパシタが上方向に大きく
なるにつれ保持が困難になり、製造工程中あるいは工程
後にメモリキャパシタが安定性を失って倒れる等の問題
が発生していた。
層する構造のため、メモリキャパシタが上方向に大きく
なるにつれ保持が困難になり、製造工程中あるいは工程
後にメモリキャパシタが安定性を失って倒れる等の問題
が発生していた。
【００１１】さらに、安定性を確保した状態でキャパシ
タ容量を大きくしようとすると、必然的に横方向の誘電
体膜の面積が広くなるという欠点があり、結果としてメ
モリキャパシタの微細化の妨げとなっていた。同公報に
は誘電体膜の面積を大きくするため、煩雑な工程を経て
下部電極の表面に凹凸を形成しているが、上方向にメモ
リキャパシタを大きくすることができないため、メモリ
キャパシタの側面を有効に使うことができず効果的にキ
ャパシタ容量を大きくするには限界があった。
タ容量を大きくしようとすると、必然的に横方向の誘電
体膜の面積が広くなるという欠点があり、結果としてメ
モリキャパシタの微細化の妨げとなっていた。同公報に
は誘電体膜の面積を大きくするため、煩雑な工程を経て
下部電極の表面に凹凸を形成しているが、上方向にメモ
リキャパシタを大きくすることができないため、メモリ
キャパシタの側面を有効に使うことができず効果的にキ
ャパシタ容量を大きくするには限界があった。
【００１２】本発明は、このような問題を解決するため
に成されたものであり、メモリキャパシタを有する半導
体装置において、簡単な構造で容量を増大させるととも
に、メモリキャパシタの倒れ等の問題を防止して信頼性
を向上させた半導体装置と、その製造方法を提供するこ
とにある。
に成されたものであり、メモリキャパシタを有する半導
体装置において、簡単な構造で容量を増大させるととも
に、メモリキャパシタの倒れ等の問題を防止して信頼性
を向上させた半導体装置と、その製造方法を提供するこ
とにある。
【００１３】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に形成されたゲート電極及び一対の不純物
拡散層を有してなる選択トランジスタと、信号電荷を蓄
積するメモリキャパシタとを備えた半導体装置であっ
て、前記メモリキャパシタは、前記不純物拡散層の一方
と電気的に接続された第１の電極と、前記第１の電極の
側部を少なくとも覆う誘電体膜と、隣接する前記第１の
電極間を埋め込むように形成され、前記第１の電極と前
記誘電体膜を介して容量結合してなる第２の電極とを有
する。
半導体基板上に形成されたゲート電極及び一対の不純物
拡散層を有してなる選択トランジスタと、信号電荷を蓄
積するメモリキャパシタとを備えた半導体装置であっ
て、前記メモリキャパシタは、前記不純物拡散層の一方
と電気的に接続された第１の電極と、前記第１の電極の
側部を少なくとも覆う誘電体膜と、隣接する前記第１の
電極間を埋め込むように形成され、前記第１の電極と前
記誘電体膜を介して容量結合してなる第２の電極とを有
する。
【００１４】本発明の半導体装置の一態様例において
は、前記選択トランジスタ上に前記不純物拡散層に達す
る第１の開孔が形成された層間絶縁膜を有し、前記第２
の電極は前記層間絶縁膜上に形成されるとともに前記第
１の開孔上において第２の開孔を有しており、前記第１
の電極は前記第１及び前記第２の開孔を埋め込むように
形成され、前記第１の開孔を介して前記不純物拡散層と
接続されている。
は、前記選択トランジスタ上に前記不純物拡散層に達す
る第１の開孔が形成された層間絶縁膜を有し、前記第２
の電極は前記層間絶縁膜上に形成されるとともに前記第
１の開孔上において第２の開孔を有しており、前記第１
の電極は前記第１及び前記第２の開孔を埋め込むように
形成され、前記第１の開孔を介して前記不純物拡散層と
接続されている。
【００１５】本発明の半導体装置の一態様例において
は、前記第２の電極上には絶縁膜が形成され、前記絶縁
膜と前記第１の電極の表面が同一面に形成されている。
は、前記第２の電極上には絶縁膜が形成され、前記絶縁
膜と前記第１の電極の表面が同一面に形成されている。
【００１６】本発明の半導体装置の一態様例において、
前記絶縁膜はシリコン窒化膜からなる。
前記絶縁膜はシリコン窒化膜からなる。
【００１７】本発明における半導体装置の製造方法は、
ゲート及び一対の不純物拡散層を有してなる選択トラン
ジスタが形成された半導体基板上に、誘電体膜を介して
対向する２つの電極からなるメモリキャパシタを形成す
る半導体装置の製造方法であって、前記選択トランジス
タを覆うように層間絶縁膜を形成する第１の工程と、前
記層間絶縁膜上に第１の導電膜を形成する第２の工程
と、前記第１の導電膜上に第１の絶縁膜を形成する第３
の工程と、前記不純物拡散層の一方の上層において前記
第１の絶縁膜及び前記第１の導電膜を穿って、前記層間
絶縁膜を露出させる第１の開孔を形成する第４の工程
と、前記第１の開孔の内壁面に第２の絶縁膜を形成し
て、前記第１の開孔の側壁部位に露出した前記第１の導
電膜の表面を覆う第５の工程と、前記第１の開孔の下層
の前記第２の絶縁膜及び前記層間絶縁膜を穿って、前記
不純物拡散層の一方に達する第２の開孔を形成する第６
の工程と、前記半導体基板上の全面に第２の導電膜を形
成して、前記第１及び前記第２の開孔を充填する第７の
工程と、前記第１の絶縁膜上の前記第２の導電膜を前記
第１の絶縁膜が露出するまで除去して前記第２の導電膜
を島状に分断し、前記第１の導電膜が前記第２の絶縁膜
を介して前記第２の導電膜と対向してなる前記メモリキ
ャパシタを完成させる第８の工程とを有する。
ゲート及び一対の不純物拡散層を有してなる選択トラン
ジスタが形成された半導体基板上に、誘電体膜を介して
対向する２つの電極からなるメモリキャパシタを形成す
る半導体装置の製造方法であって、前記選択トランジス
タを覆うように層間絶縁膜を形成する第１の工程と、前
記層間絶縁膜上に第１の導電膜を形成する第２の工程
と、前記第１の導電膜上に第１の絶縁膜を形成する第３
の工程と、前記不純物拡散層の一方の上層において前記
第１の絶縁膜及び前記第１の導電膜を穿って、前記層間
絶縁膜を露出させる第１の開孔を形成する第４の工程
と、前記第１の開孔の内壁面に第２の絶縁膜を形成し
て、前記第１の開孔の側壁部位に露出した前記第１の導
電膜の表面を覆う第５の工程と、前記第１の開孔の下層
の前記第２の絶縁膜及び前記層間絶縁膜を穿って、前記
不純物拡散層の一方に達する第２の開孔を形成する第６
の工程と、前記半導体基板上の全面に第２の導電膜を形
成して、前記第１及び前記第２の開孔を充填する第７の
工程と、前記第１の絶縁膜上の前記第２の導電膜を前記
第１の絶縁膜が露出するまで除去して前記第２の導電膜
を島状に分断し、前記第１の導電膜が前記第２の絶縁膜
を介して前記第２の導電膜と対向してなる前記メモリキ
ャパシタを完成させる第８の工程とを有する。
【００１８】本発明における半導体装置の製造方法の一
態様例においては、前記第５の工程と前記第６の工程の
間に、全面に第３の導電膜を形成する第９の工程と、前
記第１の開孔の側壁のみに前記第３の導電膜が残るよう
に前記第３の導電膜を除去する第１０の工程とを更に有
し、前記第６の工程において、前記第１の開孔内に残さ
れた前記第３の導電膜及び前記第１の導電膜をマスクと
して前記第２の絶縁膜及び前記層間絶縁膜を穿って、前
記第２の開孔を形成し、前記第７の工程において、前記
第３の導電膜上に前記第２の導電膜を形成して前記第３
の導電膜と前記第２の導電膜を一体の導電膜とし、前記
第８の工程において、前記第２の導電膜と前記第３の導
電膜が一体となった導電膜が前記第２の絶縁膜を介して
前記第１の導電膜と対向してなる前記メモリキャパシタ
を完成させる。
態様例においては、前記第５の工程と前記第６の工程の
間に、全面に第３の導電膜を形成する第９の工程と、前
記第１の開孔の側壁のみに前記第３の導電膜が残るよう
に前記第３の導電膜を除去する第１０の工程とを更に有
し、前記第６の工程において、前記第１の開孔内に残さ
れた前記第３の導電膜及び前記第１の導電膜をマスクと
して前記第２の絶縁膜及び前記層間絶縁膜を穿って、前
記第２の開孔を形成し、前記第７の工程において、前記
第３の導電膜上に前記第２の導電膜を形成して前記第３
の導電膜と前記第２の導電膜を一体の導電膜とし、前記
第８の工程において、前記第２の導電膜と前記第３の導
電膜が一体となった導電膜が前記第２の絶縁膜を介して
前記第１の導電膜と対向してなる前記メモリキャパシタ
を完成させる。
【００１９】本発明における半導体装置の製造方法の一
態様例において、前記第１の絶縁膜はシリコン窒化膜か
らなる。
態様例において、前記第１の絶縁膜はシリコン窒化膜か
らなる。
【００２０】
【作用】本発明においては、ストレージノード電極（第
１の電極）の側方を埋め込むようにセルプレート電極
（第２の電極）が形成されているため、ストレージノー
ド電極の重心が高い場合でも側方から確実に保持するこ
とができる。また、ストレージノード電極の側面を広く
セルプレート電極と対向させることができ、キャパシタ
容量を増大させることができる。
１の電極）の側方を埋め込むようにセルプレート電極
（第２の電極）が形成されているため、ストレージノー
ド電極の重心が高い場合でも側方から確実に保持するこ
とができる。また、ストレージノード電極の側面を広く
セルプレート電極と対向させることができ、キャパシタ
容量を増大させることができる。
【００２１】また、ストレージノード電極の形成工程は
セルプレート電極、誘電体膜の形成工程よりも後工程に
なるため、ストレージノード電極に加わる熱処理等の悪
条件を減らすことができ、ストレージノード電極の電極
材料の選択の幅を大きくすることができる。
セルプレート電極、誘電体膜の形成工程よりも後工程に
なるため、ストレージノード電極に加わる熱処理等の悪
条件を減らすことができ、ストレージノード電極の電極
材料の選択の幅を大きくすることができる。
【００２２】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。図１〜図４は本発明の一実施形態
に係るＤＲＡＭメモリキャパシタの製造方法を工程順に
示した概略断面図である。
に基づいて説明する。図１〜図４は本発明の一実施形態
に係るＤＲＡＭメモリキャパシタの製造方法を工程順に
示した概略断面図である。
【００２３】先ず、図１（ａ）に示すように、ｐ型シリ
コン半導体基板１上に、いわゆるＬＯＣＯＳ法によりフ
ィールド酸化膜２を形成する。そして、フィールド酸化
膜２によって画定された素子活性領域上に熱酸化膜、多
結晶シリコン膜を順次形成した後、フォトリソグラフィ
ー及びこれに続くドライエッチングにより熱酸化膜及び
多結晶シリコン膜をパターニングしてゲート３を形成す
る。なおフィールド酸化膜２上には、他の素子活性領域
から延在するゲート配線（ワード線）が形成される。
コン半導体基板１上に、いわゆるＬＯＣＯＳ法によりフ
ィールド酸化膜２を形成する。そして、フィールド酸化
膜２によって画定された素子活性領域上に熱酸化膜、多
結晶シリコン膜を順次形成した後、フォトリソグラフィ
ー及びこれに続くドライエッチングにより熱酸化膜及び
多結晶シリコン膜をパターニングしてゲート３を形成す
る。なおフィールド酸化膜２上には、他の素子活性領域
から延在するゲート配線（ワード線）が形成される。
【００２４】次に、ゲート３をマスクとして、素子活性
領域のｐ型シリコン半導体基板１にｎ型の不純物をイオ
ン注入した後、アニールを施すことにより、ゲート３の
両側にソース拡散層４、ドレイン拡散層５を形成する。
この際、後にビット線が接続されるドレイン拡散層５を
２つのゲート３の間で共有するように形成する。これに
より、ｐ型シリコン半導体基板１上に、ゲート３、ソー
ス拡散層４及びドレイン拡散層５からなる２つの選択ト
ランジスタが完成する。
領域のｐ型シリコン半導体基板１にｎ型の不純物をイオ
ン注入した後、アニールを施すことにより、ゲート３の
両側にソース拡散層４、ドレイン拡散層５を形成する。
この際、後にビット線が接続されるドレイン拡散層５を
２つのゲート３の間で共有するように形成する。これに
より、ｐ型シリコン半導体基板１上に、ゲート３、ソー
ス拡散層４及びドレイン拡散層５からなる２つの選択ト
ランジスタが完成する。
【００２５】次に、図１（ｂ）に示すように、選択トラ
ンジスタを他の導電層から絶縁させるために、ＣＶＤ法
によりシリコン酸化膜を１００ｎｍ程度の膜厚で形成し
た後、ＢＰＳＧ膜を５００ｎｍ程度形成する。そして、
窒素雰囲気中で温度８００〜９００℃程度、時間３０分
程度の熱処理を加えて層間絶縁膜６を形成する。
ンジスタを他の導電層から絶縁させるために、ＣＶＤ法
によりシリコン酸化膜を１００ｎｍ程度の膜厚で形成し
た後、ＢＰＳＧ膜を５００ｎｍ程度形成する。そして、
窒素雰囲気中で温度８００〜９００℃程度、時間３０分
程度の熱処理を加えて層間絶縁膜６を形成する。
【００２６】次に、層間絶縁膜６にドレイン拡散層５に
達するビットコンタクトホール７を形成した後、不純物
がドープされた多結晶シリコン及びタングステンシリサ
イドの２層構造からなるポリサイド配線によりビット線
８を形成する。
達するビットコンタクトホール７を形成した後、不純物
がドープされた多結晶シリコン及びタングステンシリサ
イドの２層構造からなるポリサイド配線によりビット線
８を形成する。
【００２７】次に、図１（ｃ）に示すように、再び全面
を覆うように層間絶縁膜９を形成してビット線８を埋設
する。
を覆うように層間絶縁膜９を形成してビット線８を埋設
する。
【００２８】次に、図１（ｄ）に示すように、ＣＶＤ法
により燐（Ｐ）又は砒素（Ａｓ）を２〜６×１０20／ｃ
ｍ3 程度含有させた多結晶シリコン膜１０を５００〜１
０００ｎｍ程度の膜厚で形成する。そして、多結晶シリ
コン膜１０上にシリコン窒化膜１１を２０〜１００ｎｍ
程度の膜厚で形成する。
により燐（Ｐ）又は砒素（Ａｓ）を２〜６×１０20／ｃ
ｍ3 程度含有させた多結晶シリコン膜１０を５００〜１
０００ｎｍ程度の膜厚で形成する。そして、多結晶シリ
コン膜１０上にシリコン窒化膜１１を２０〜１００ｎｍ
程度の膜厚で形成する。
【００２９】次に、図２（ａ）に示すように、フォトリ
ソグラフィー及びこれに続くドライエッチングにより、
ソース拡散層４の上層に位置する多結晶シリコン膜１０
とシリコン窒化膜１１を除去して、層間絶縁膜９を露出
させる開口部１２を形成する。
ソグラフィー及びこれに続くドライエッチングにより、
ソース拡散層４の上層に位置する多結晶シリコン膜１０
とシリコン窒化膜１１を除去して、層間絶縁膜９を露出
させる開口部１２を形成する。
【００３０】次に、図２（ｂ）に示すように、ＣＶＤ法
によりシリコン窒化膜を３〜１０ｎｍ程度の膜厚で開口
部１２の内壁面に形成した後、酸素雰囲気中で温度９０
０℃程度、時間３０分程度の熱処理を加えることにより
ＯＮＯ膜からなる誘電体膜１３を開口部の内壁面に形成
する。
によりシリコン窒化膜を３〜１０ｎｍ程度の膜厚で開口
部１２の内壁面に形成した後、酸素雰囲気中で温度９０
０℃程度、時間３０分程度の熱処理を加えることにより
ＯＮＯ膜からなる誘電体膜１３を開口部の内壁面に形成
する。
【００３１】そして、ＣＶＤ法により燐（Ｐ）又は砒素
（Ａｓ）を２〜６×１０20／ｃｍ3程度含有させた多結
晶シリコン膜１４を１００〜２００ｎｍ程度の膜厚で全
面に形成する。これにより、開口部１２の内壁に形成さ
れた誘電体膜１３が多結晶シリコン膜１４によって覆わ
れ、多結晶シリコン膜１０と多結晶シリコン膜１４が誘
電体膜１３を介して開口部１２の側壁の全域で対向する
ことになる。
（Ａｓ）を２〜６×１０20／ｃｍ3程度含有させた多結
晶シリコン膜１４を１００〜２００ｎｍ程度の膜厚で全
面に形成する。これにより、開口部１２の内壁に形成さ
れた誘電体膜１３が多結晶シリコン膜１４によって覆わ
れ、多結晶シリコン膜１０と多結晶シリコン膜１４が誘
電体膜１３を介して開口部１２の側壁の全域で対向する
ことになる。
【００３２】次に、図２（ｃ）に示すように、異方性エ
ッチングにより多結晶シリコン膜１４を除去して、開口
部１２の側壁のみに多結晶シリコン膜１４を残存させ
る。これにより、多結晶シリコン膜１４からなるサイド
ウォール１５を開口部１２の側壁に形成する。
ッチングにより多結晶シリコン膜１４を除去して、開口
部１２の側壁のみに多結晶シリコン膜１４を残存させ
る。これにより、多結晶シリコン膜１４からなるサイド
ウォール１５を開口部１２の側壁に形成する。
【００３３】次に、図３（ａ）に示すように、サイドウ
ォール１５及びシリコン窒化膜１１をマスクとして誘電
体膜１３及び層間絶縁膜６，９をエッチングして、ソー
ス拡散層４に達するストレージノードコンタクトホール
１６を形成する。この際、サイドウォール１５をマスク
としているため、開口部１２よりも小径にストレージノ
ードコンタクトホール１６を形成することが可能であ
る。
ォール１５及びシリコン窒化膜１１をマスクとして誘電
体膜１３及び層間絶縁膜６，９をエッチングして、ソー
ス拡散層４に達するストレージノードコンタクトホール
１６を形成する。この際、サイドウォール１５をマスク
としているため、開口部１２よりも小径にストレージノ
ードコンタクトホール１６を形成することが可能であ
る。
【００３４】次に、図３（ｂ）に示すように、ＣＶＤ法
により燐（Ｐ）又は砒素（Ａｓ）を２〜６×１０20／ｃ
ｍ3 程度含有させた多結晶シリコン膜１７を２００〜４
００ｎｍ程度の膜厚で全面に形成する。これにより、ス
トレージノードコンタクトホール１６が埋め込まれて、
多結晶シリコン膜１７とソース拡散層が電気的に接続さ
れるとともに、開口部１２の側壁に形成されたサイドウ
ォール１５が多結晶シリコン膜１７と一体の導電膜とな
る。
により燐（Ｐ）又は砒素（Ａｓ）を２〜６×１０20／ｃ
ｍ3 程度含有させた多結晶シリコン膜１７を２００〜４
００ｎｍ程度の膜厚で全面に形成する。これにより、ス
トレージノードコンタクトホール１６が埋め込まれて、
多結晶シリコン膜１７とソース拡散層が電気的に接続さ
れるとともに、開口部１２の側壁に形成されたサイドウ
ォール１５が多結晶シリコン膜１７と一体の導電膜とな
る。
【００３５】次に、図３（ｃ）に示すように、シリコン
窒化膜１１よりも上層の多結晶シリコン膜１７をエッチ
ングして除去する。あるいは、エッチングの代わりに、
シリコン窒化膜１１をストッパーとして化学機械研磨
（ＣＭＰ）法によって多結晶シリコン膜１７を研磨して
もよい。ＣＭＰ法により研磨する場合は、図１（ｃ）に
示す工程でビット線８を覆うように形成した層間絶縁膜
９の表面を、ＣＭＰ法によりあらかじめ研磨しておく必
要がある。
窒化膜１１よりも上層の多結晶シリコン膜１７をエッチ
ングして除去する。あるいは、エッチングの代わりに、
シリコン窒化膜１１をストッパーとして化学機械研磨
（ＣＭＰ）法によって多結晶シリコン膜１７を研磨して
もよい。ＣＭＰ法により研磨する場合は、図１（ｃ）に
示す工程でビット線８を覆うように形成した層間絶縁膜
９の表面を、ＣＭＰ法によりあらかじめ研磨しておく必
要がある。
【００３６】これにより、シリコン窒化膜１１と多結晶
シリコン膜１７の表面がほぼ同一面となる。そして、多
結晶シリコン膜１７が開口部１２及びストレージノード
コンタクトホール１６を埋め込んだ状態で分断され、多
結晶シリコン膜１７とサイドウォール１５が一体となっ
た島状のストレージノード電極１８が形成される。
シリコン膜１７の表面がほぼ同一面となる。そして、多
結晶シリコン膜１７が開口部１２及びストレージノード
コンタクトホール１６を埋め込んだ状態で分断され、多
結晶シリコン膜１７とサイドウォール１５が一体となっ
た島状のストレージノード電極１８が形成される。
【００３７】また、誘電体膜１３を介してストレージノ
ード電極１８と対向する多結晶シリコン膜１０は、スト
レージノード電極１８の間を埋設した状態でセルプレー
ト電極１９として機能することになる。
ード電極１８と対向する多結晶シリコン膜１０は、スト
レージノード電極１８の間を埋設した状態でセルプレー
ト電極１９として機能することになる。
【００３８】このように、本発明においてはストレージ
ノード電極上に誘電体膜、セルプレート電極を積層する
構造をとらないため、ストレージノード電極１８を上層
まで高く形成しても、周囲に形成されたセルプレート電
極１９によってストレージノード電極の倒れを効果的に
防ぐことが可能である。
ノード電極上に誘電体膜、セルプレート電極を積層する
構造をとらないため、ストレージノード電極１８を上層
まで高く形成しても、周囲に形成されたセルプレート電
極１９によってストレージノード電極の倒れを効果的に
防ぐことが可能である。
【００３９】次に、図４に示すように、全面に層間絶縁
膜２０を形成した後、配線層２１を形成してＤＲＡＭメ
モリキャパシタを完成させる。
膜２０を形成した後、配線層２１を形成してＤＲＡＭメ
モリキャパシタを完成させる。
【００４０】以上示したように、本実施形態において
は、キャパシタを構成する電極のうち、最初にセルプレ
ート電極１９となる多結晶シリコン膜１０を形成し、そ
の後、多結晶シリコン膜１０に形成した開口部１２内に
誘電体膜１３を介してストレージノード電極１８を埋め
込む。
は、キャパシタを構成する電極のうち、最初にセルプレ
ート電極１９となる多結晶シリコン膜１０を形成し、そ
の後、多結晶シリコン膜１０に形成した開口部１２内に
誘電体膜１３を介してストレージノード電極１８を埋め
込む。
【００４１】従って、ストレージノード電極１８の材料
をより後の工程で形成することができるため、電極材料
に加わる温度等の条件を減らすことができる。これによ
り、ストレージノード電極１８の材料の選択の幅を拡げ
ることが可能である。
をより後の工程で形成することができるため、電極材料
に加わる温度等の条件を減らすことができる。これによ
り、ストレージノード電極１８の材料の選択の幅を拡げ
ることが可能である。
【００４２】また、セルプレート電極１９内にストレー
ジノード電極１８を埋設するため、セルプレート電極１
９によってストレージノード電極１８を側面から確実に
保持することができる。これにより、キャパシタ構造の
全体としての安定性を高めることができ、キャパシタ構
造の倒れ等の問題を抑止することができる。
ジノード電極１８を埋設するため、セルプレート電極１
９によってストレージノード電極１８を側面から確実に
保持することができる。これにより、キャパシタ構造の
全体としての安定性を高めることができ、キャパシタ構
造の倒れ等の問題を抑止することができる。
【００４３】さらに、ストレージノード電極１８の側面
のほぼ全域をセルプレート電極１９に対向させることが
できるため、側面を有効に活用してキャパシタ容量を増
大させることが可能である。
のほぼ全域をセルプレート電極１９に対向させることが
できるため、側面を有効に活用してキャパシタ容量を増
大させることが可能である。
【００４４】また、上述した実施形態においては、ＣＯ
Ｂ構造を有するＤＲＡＭメモリキャパシタに本発明を適
用した例を示したが、本発明はこれに限定されるもので
はない。キャパシタの上層にビット線が形成されるＣＵ
Ｂ（Capacitor Under Bit)構造のＤＲＡＭメモリキャパ
シタに適用してもよい。
Ｂ構造を有するＤＲＡＭメモリキャパシタに本発明を適
用した例を示したが、本発明はこれに限定されるもので
はない。キャパシタの上層にビット線が形成されるＣＵ
Ｂ（Capacitor Under Bit)構造のＤＲＡＭメモリキャパ
シタに適用してもよい。
【００４５】
【発明の効果】本発明によれば、メモリキャパシタを有
する半導体装置において、工程を煩雑化することなく容
量を増大させるとともにメモリキャパシタの安定性を高
めることが可能である。従って、電気的特性と信頼性を
向上させた半導体装置と、その製造方法を提供すること
ができる。
する半導体装置において、工程を煩雑化することなく容
量を増大させるとともにメモリキャパシタの安定性を高
めることが可能である。従って、電気的特性と信頼性を
向上させた半導体装置と、その製造方法を提供すること
ができる。
【図１】本発明の一実施形態に係るＤＲＡＭメモリキャ
パシタの製造方法を工程順に示す概略断面図である。
パシタの製造方法を工程順に示す概略断面図である。
【図２】本発明の一実施形態に係るＤＲＡＭメモリキャ
パシタの製造方法を工程順に示す概略断面図である。
パシタの製造方法を工程順に示す概略断面図である。
【図３】本発明の一実施形態に係るＤＲＡＭメモリキャ
パシタの製造方法を工程順に示す概略断面図である。
パシタの製造方法を工程順に示す概略断面図である。
【図４】本発明の一実施形態に係るＤＲＡＭメモリキャ
パシタの製造方法を工程順に示す概略断面図である。
パシタの製造方法を工程順に示す概略断面図である。
１ シリコン半導体基板 ２ フィールド酸化膜 ３ ゲート ４ ソース拡散層 ５ ドレイン拡散層 ６，９，２０ 層間絶縁膜 ７ ビットコンタクトホール ８ ビット線 １０，１４，１７ 多結晶シリコン膜 １１ シリコン窒化膜 １２ 開口部 １３ 誘電体膜 １５ サイドウォール １６ ストレージノードコンタクトホール １８ ストレージノード電極 １９ セルプレート電極 ２１ 上層配線
Claims (7)
- 【請求項１】 半導体基板上に形成されたゲート電極及
び一対の不純物拡散層を有してなる選択トランジスタ
と、 信号電荷を蓄積するメモリキャパシタとを備えた半導体
装置であって、 前記メモリキャパシタは、 前記不純物拡散層の一方と電気的に接続された第１の電
極と、 前記第１の電極の側部を少なくとも覆う誘電体膜と、 隣接する前記第１の電極間を埋め込むように形成され、
前記第１の電極と前記誘電体膜を介して容量結合してな
る第２の電極とを有することを特徴とする半導体装置。 - 【請求項２】 前記選択トランジスタ上に前記不純物拡
散層に達する第１の開孔が形成された層間絶縁膜を有
し、 前記第２の電極は前記層間絶縁膜上に形成されるととも
に前記第１の開孔上において第２の開孔を有しており、 前記第１の電極は前記第１及び前記第２の開孔を埋め込
むように形成され、前記第１の開孔を介して前記不純物
拡散層と接続されていることを特徴とする請求項１に記
載の半導体装置。 - 【請求項３】 前記第２の電極上には絶縁膜が形成さ
れ、前記絶縁膜と前記第１の電極の表面が同一面に形成
されていることを特徴とする請求項１又は２に記載の半
導体装置。 - 【請求項４】 前記絶縁膜はシリコン窒化膜からなるこ
とを特徴とする請求項３に記載の半導体装置。 - 【請求項５】 ゲート及び一対の不純物拡散層を有して
なる選択トランジスタが形成された半導体基板上に、誘
電体膜を介して対向する２つの電極からなるメモリキャ
パシタを形成する半導体装置の製造方法であって、 前記選択トランジスタを覆うように層間絶縁膜を形成す
る第１の工程と、 前記層間絶縁膜上に第１の導電膜を形成する第２の工程
と、 前記第１の導電膜上に第１の絶縁膜を形成する第３の工
程と、 前記不純物拡散層の一方の上層において前記第１の絶縁
膜及び前記第１の導電膜を穿って、前記層間絶縁膜を露
出させる第１の開孔を形成する第４の工程と、 前記第１の開孔の内壁面に第２の絶縁膜を形成して、前
記第１の開孔の側壁部位に露出した前記第１の導電膜の
表面を覆う第５の工程と、 前記第１の開孔の下層の前記第２の絶縁膜及び前記層間
絶縁膜を穿って、前記不純物拡散層の一方に達する第２
の開孔を形成する第６の工程と、 前記半導体基板上の全面に第２の導電膜を形成して、前
記第１及び前記第２の開孔を充填する第７の工程と、 前記第１の絶縁膜上の前記第２の導電膜を前記第１の絶
縁膜が露出するまで除去して前記第２の導電膜を島状に
分断し、前記第１の導電膜が前記第２の絶縁膜を介して
前記第２の導電膜と対向してなる前記メモリキャパシタ
を完成させる第８の工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項６】 前記第５の工程と前記第６の工程の間
に、全面に第３の導電膜を形成する第９の工程と、 前記第１の開孔の側壁のみに前記第３の導電膜が残るよ
うに前記第３の導電膜を除去する第１０の工程とを更に
有し、 前記第６の工程において、前記第１の開孔内に残された
前記第３の導電膜及び前記第１の絶縁膜をマスクとして
前記第２の絶縁膜及び前記層間絶縁膜を穿って、前記第
２の開孔を形成し、 前記第７の工程において、前記第３の導電膜上に前記第
２の導電膜を形成して前記第３の導電膜と前記第２の導
電膜を一体の導電膜とし、 前記第８の工程において、前記第２の導電膜と前記第３
の導電膜が一体となった導電膜が前記第２の絶縁膜を介
して前記第１の導電膜と対向してなる前記メモリキャパ
シタを完成させることを特徴とする請求項５に記載の半
導体装置の製造方法。 - 【請求項７】 前記第１の絶縁膜はシリコン窒化膜から
なることを特徴とする請求項５又は６に記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9365930A JPH11186515A (ja) | 1997-12-22 | 1997-12-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9365930A JPH11186515A (ja) | 1997-12-22 | 1997-12-22 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11186515A true JPH11186515A (ja) | 1999-07-09 |
Family
ID=18485485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9365930A Withdrawn JPH11186515A (ja) | 1997-12-22 | 1997-12-22 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11186515A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414730B1 (ko) * | 2000-06-30 | 2004-01-13 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| JP2007053396A (ja) * | 1999-09-02 | 2007-03-01 | Micron Technology Inc | キャパシタの形成方法、キャパシタオーバビットラインメモリ回路の形成方法 |
| KR100876880B1 (ko) * | 2002-12-21 | 2008-12-31 | 주식회사 하이닉스반도체 | 실린더형 캐패시터 형성방법 |
-
1997
- 1997-12-22 JP JP9365930A patent/JPH11186515A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007053396A (ja) * | 1999-09-02 | 2007-03-01 | Micron Technology Inc | キャパシタの形成方法、キャパシタオーバビットラインメモリ回路の形成方法 |
| KR100414730B1 (ko) * | 2000-06-30 | 2004-01-13 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| KR100876880B1 (ko) * | 2002-12-21 | 2008-12-31 | 주식회사 하이닉스반도체 | 실린더형 캐패시터 형성방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7307305B2 (en) | Semiconductor device | |
| US5563089A (en) | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells | |
| JP2826036B2 (ja) | 均一かつ反復可能な導電性コンテナ構造体またはｄｒａｍコンテナ記憶キャパシタを製造する方法 | |
| US6815752B2 (en) | Semiconductor memory device for increasing access speed thereof | |
| US7342275B2 (en) | Semiconductor device and method of manufacturing the same | |
| US5940702A (en) | Method for forming a cylindrical stacked capacitor in a semiconductor device | |
| US20020195639A1 (en) | Method and structure for reducing contact aspect ratios | |
| JP3579576B2 (ja) | 半導体装置の金属配線構造の製造方法 | |
| US6682975B2 (en) | Semiconductor memory device having self-aligned contact and fabricating method thereof | |
| JPH09191084A (ja) | 半導体装置及びその製造方法 | |
| JPH0982912A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH1154724A (ja) | 半導体装置の製造方法 | |
| US6333233B1 (en) | Semiconductor device with self-aligned contact and its manufacture | |
| US6303430B1 (en) | Method of manufacturing DRAM capacitor | |
| KR100273987B1 (ko) | 디램 장치 및 제조 방법 | |
| JP2865155B2 (ja) | 半導体装置およびその製造方法 | |
| JP3233051B2 (ja) | 半導体装置の製造方法 | |
| US7064029B2 (en) | Semiconductor memory device and method of producing the same | |
| JPH10163452A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH11186515A (ja) | 半導体装置及びその製造方法 | |
| JP2000260957A (ja) | 半導体装置の製造方法 | |
| KR100318684B1 (ko) | 반도체 메모리 장치의 캐패시터 제조 방법 | |
| JP3147163B2 (ja) | 半導体装置およびその製造方法 | |
| JPH11177052A (ja) | 半導体装置とその製造方法 | |
| JPH1098167A (ja) | 半導体記憶装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050301 |