JPH11186515A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11186515A JPH11186515A JP9365930A JP36593097A JPH11186515A JP H11186515 A JPH11186515 A JP H11186515A JP 9365930 A JP9365930 A JP 9365930A JP 36593097 A JP36593097 A JP 36593097A JP H11186515 A JPH11186515 A JP H11186515A
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Abstract
(57)【要約】
【課題】メモリキャパシタ構造の倒れを防止するととも
に電気的特性を向上させた半導体装置を提供する。 【解決手段】選択トランジスタを覆う層間絶縁膜9上に
セルプレート電極19となる多結晶シリコン膜10を形
成した後、多結晶シリコン膜10に開口部12を形成す
る。そして、開口部12からソース拡散層4に達するス
トレージノードコンタクトホール16を開孔し、開口部
12を埋め込むようにストレージノード電極18を形成
する。ストレージノード電極18の側面が誘電体膜13
を介してセルプレート電極19に完全に覆われるため、
キャパシタの倒れを抑止するとともに電気的特性を向上
させることができる。
に電気的特性を向上させた半導体装置を提供する。 【解決手段】選択トランジスタを覆う層間絶縁膜9上に
セルプレート電極19となる多結晶シリコン膜10を形
成した後、多結晶シリコン膜10に開口部12を形成す
る。そして、開口部12からソース拡散層4に達するス
トレージノードコンタクトホール16を開孔し、開口部
12を埋め込むようにストレージノード電極18を形成
する。ストレージノード電極18の側面が誘電体膜13
を介してセルプレート電極19に完全に覆われるため、
キャパシタの倒れを抑止するとともに電気的特性を向上
させることができる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体メモリを有
する半導体装置に関し、特にメモリキャパシタを備えた
半導体装置に関するものである。
する半導体装置に関し、特にメモリキャパシタを備えた
半導体装置に関するものである。
【0002】
【従来の技術】近時においては、DRAMメモリキャパ
シタ等に代表される半導体メモリの重要性が益々高まっ
ている。そして、DRAMメモリキャパシタにおいて
は、ビット数の増大に伴い、より一層の微細化が望まれ
ている。
シタ等に代表される半導体メモリの重要性が益々高まっ
ている。そして、DRAMメモリキャパシタにおいて
は、ビット数の増大に伴い、より一層の微細化が望まれ
ている。
【0003】メモリキャパシタの微細化を達成する構造
の1つとして、例えばCOB(Capacitor Over Bit) 構
造によるメモリキャパシタが知られている。この構造に
よれば、半導体基板上の選択トランジスタから離間させ
てビット線よりも上層にメモリキャパシタを形成するた
め、上層のスペースを有効に使用することができ、選択
トランジスタを近接させて微細化を達成することが可能
である。
の1つとして、例えばCOB(Capacitor Over Bit) 構
造によるメモリキャパシタが知られている。この構造に
よれば、半導体基板上の選択トランジスタから離間させ
てビット線よりも上層にメモリキャパシタを形成するた
め、上層のスペースを有効に使用することができ、選択
トランジスタを近接させて微細化を達成することが可能
である。
【0004】このようなCOB構造によるメモリキャパ
シタは、例えば特開平7−14932号公報に記載され
ている。以下、同公報によるメモリキャパシタの製造方
法を簡単に説明する。
シタは、例えば特開平7−14932号公報に記載され
ている。以下、同公報によるメモリキャパシタの製造方
法を簡単に説明する。
【0005】まず、半導体基板上に公知の方法によって
選択トランジスタを形成した後、半導体基板上の全面に
層間絶縁膜を形成する。そして、層間絶縁膜に、選択ト
ランジスタの不純物拡散層の一方を露出させるビットコ
ンタクト孔を形成した後、ビットコンタクトを充填し層
間絶縁膜上にパターン形成されたビット線の形成を行
う。
選択トランジスタを形成した後、半導体基板上の全面に
層間絶縁膜を形成する。そして、層間絶縁膜に、選択ト
ランジスタの不純物拡散層の一方を露出させるビットコ
ンタクト孔を形成した後、ビットコンタクトを充填し層
間絶縁膜上にパターン形成されたビット線の形成を行
う。
【0006】次に、層間絶縁膜及びビット線上に、再び
層間絶縁膜を形成する。そして、これらの層間絶縁膜に
下層の不純物拡散層を露出させる開孔を形成する。
層間絶縁膜を形成する。そして、これらの層間絶縁膜に
下層の不純物拡散層を露出させる開孔を形成する。
【0007】次に、この開孔を充填する多結晶シリコン
膜を積層した後、所定の形状に加工することにより開孔
上にキャパシタのストレージノード電極(下部電極)を
形成する。
膜を積層した後、所定の形状に加工することにより開孔
上にキャパシタのストレージノード電極(下部電極)を
形成する。
【0008】その後、ストレージノード電極上に誘電体
膜、セルプレート電極(上部電極)を順に形成して、ス
トレージノード電極、誘電体膜及びセルプレート電極が
下層から上層に積層されたキャパシタ構造を完成させ
る。
膜、セルプレート電極(上部電極)を順に形成して、ス
トレージノード電極、誘電体膜及びセルプレート電極が
下層から上層に積層されたキャパシタ構造を完成させ
る。
【0009】
【発明が解決しようとする課題】上述したような従来の
製造方法によるメモリキャパシタは、下層から上層に向
けて順に下部電極、誘電体膜、上部電極を形成するた
め、必然的に先に形成される下部電極が後工程での熱処
理等の悪条件下にさらされることになる。このため、悪
条件に耐えうる下部電極を形成する必要があり、下部電
極の材料の選択の幅が狭くなるという欠点があった。
製造方法によるメモリキャパシタは、下層から上層に向
けて順に下部電極、誘電体膜、上部電極を形成するた
め、必然的に先に形成される下部電極が後工程での熱処
理等の悪条件下にさらされることになる。このため、悪
条件に耐えうる下部電極を形成する必要があり、下部電
極の材料の選択の幅が狭くなるという欠点があった。
【0010】また、このように下層から上層に向けて積
層する構造のため、メモリキャパシタが上方向に大きく
なるにつれ保持が困難になり、製造工程中あるいは工程
後にメモリキャパシタが安定性を失って倒れる等の問題
が発生していた。
層する構造のため、メモリキャパシタが上方向に大きく
なるにつれ保持が困難になり、製造工程中あるいは工程
後にメモリキャパシタが安定性を失って倒れる等の問題
が発生していた。
【0011】さらに、安定性を確保した状態でキャパシ
タ容量を大きくしようとすると、必然的に横方向の誘電
体膜の面積が広くなるという欠点があり、結果としてメ
モリキャパシタの微細化の妨げとなっていた。同公報に
は誘電体膜の面積を大きくするため、煩雑な工程を経て
下部電極の表面に凹凸を形成しているが、上方向にメモ
リキャパシタを大きくすることができないため、メモリ
キャパシタの側面を有効に使うことができず効果的にキ
ャパシタ容量を大きくするには限界があった。
タ容量を大きくしようとすると、必然的に横方向の誘電
体膜の面積が広くなるという欠点があり、結果としてメ
モリキャパシタの微細化の妨げとなっていた。同公報に
は誘電体膜の面積を大きくするため、煩雑な工程を経て
下部電極の表面に凹凸を形成しているが、上方向にメモ
リキャパシタを大きくすることができないため、メモリ
キャパシタの側面を有効に使うことができず効果的にキ
ャパシタ容量を大きくするには限界があった。
【0012】本発明は、このような問題を解決するため
に成されたものであり、メモリキャパシタを有する半導
体装置において、簡単な構造で容量を増大させるととも
に、メモリキャパシタの倒れ等の問題を防止して信頼性
を向上させた半導体装置と、その製造方法を提供するこ
とにある。
に成されたものであり、メモリキャパシタを有する半導
体装置において、簡単な構造で容量を増大させるととも
に、メモリキャパシタの倒れ等の問題を防止して信頼性
を向上させた半導体装置と、その製造方法を提供するこ
とにある。
【0013】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に形成されたゲート電極及び一対の不純物
拡散層を有してなる選択トランジスタと、信号電荷を蓄
積するメモリキャパシタとを備えた半導体装置であっ
て、前記メモリキャパシタは、前記不純物拡散層の一方
と電気的に接続された第1の電極と、前記第1の電極の
側部を少なくとも覆う誘電体膜と、隣接する前記第1の
電極間を埋め込むように形成され、前記第1の電極と前
記誘電体膜を介して容量結合してなる第2の電極とを有
する。
半導体基板上に形成されたゲート電極及び一対の不純物
拡散層を有してなる選択トランジスタと、信号電荷を蓄
積するメモリキャパシタとを備えた半導体装置であっ
て、前記メモリキャパシタは、前記不純物拡散層の一方
と電気的に接続された第1の電極と、前記第1の電極の
側部を少なくとも覆う誘電体膜と、隣接する前記第1の
電極間を埋め込むように形成され、前記第1の電極と前
記誘電体膜を介して容量結合してなる第2の電極とを有
する。
【0014】本発明の半導体装置の一態様例において
は、前記選択トランジスタ上に前記不純物拡散層に達す
る第1の開孔が形成された層間絶縁膜を有し、前記第2
の電極は前記層間絶縁膜上に形成されるとともに前記第
1の開孔上において第2の開孔を有しており、前記第1
の電極は前記第1及び前記第2の開孔を埋め込むように
形成され、前記第1の開孔を介して前記不純物拡散層と
接続されている。
は、前記選択トランジスタ上に前記不純物拡散層に達す
る第1の開孔が形成された層間絶縁膜を有し、前記第2
の電極は前記層間絶縁膜上に形成されるとともに前記第
1の開孔上において第2の開孔を有しており、前記第1
の電極は前記第1及び前記第2の開孔を埋め込むように
形成され、前記第1の開孔を介して前記不純物拡散層と
接続されている。
【0015】本発明の半導体装置の一態様例において
は、前記第2の電極上には絶縁膜が形成され、前記絶縁
膜と前記第1の電極の表面が同一面に形成されている。
は、前記第2の電極上には絶縁膜が形成され、前記絶縁
膜と前記第1の電極の表面が同一面に形成されている。
【0016】本発明の半導体装置の一態様例において、
前記絶縁膜はシリコン窒化膜からなる。
前記絶縁膜はシリコン窒化膜からなる。
【0017】本発明における半導体装置の製造方法は、
ゲート及び一対の不純物拡散層を有してなる選択トラン
ジスタが形成された半導体基板上に、誘電体膜を介して
対向する2つの電極からなるメモリキャパシタを形成す
る半導体装置の製造方法であって、前記選択トランジス
タを覆うように層間絶縁膜を形成する第1の工程と、前
記層間絶縁膜上に第1の導電膜を形成する第2の工程
と、前記第1の導電膜上に第1の絶縁膜を形成する第3
の工程と、前記不純物拡散層の一方の上層において前記
第1の絶縁膜及び前記第1の導電膜を穿って、前記層間
絶縁膜を露出させる第1の開孔を形成する第4の工程
と、前記第1の開孔の内壁面に第2の絶縁膜を形成し
て、前記第1の開孔の側壁部位に露出した前記第1の導
電膜の表面を覆う第5の工程と、前記第1の開孔の下層
の前記第2の絶縁膜及び前記層間絶縁膜を穿って、前記
不純物拡散層の一方に達する第2の開孔を形成する第6
の工程と、前記半導体基板上の全面に第2の導電膜を形
成して、前記第1及び前記第2の開孔を充填する第7の
工程と、前記第1の絶縁膜上の前記第2の導電膜を前記
第1の絶縁膜が露出するまで除去して前記第2の導電膜
を島状に分断し、前記第1の導電膜が前記第2の絶縁膜
を介して前記第2の導電膜と対向してなる前記メモリキ
ャパシタを完成させる第8の工程とを有する。
ゲート及び一対の不純物拡散層を有してなる選択トラン
ジスタが形成された半導体基板上に、誘電体膜を介して
対向する2つの電極からなるメモリキャパシタを形成す
る半導体装置の製造方法であって、前記選択トランジス
タを覆うように層間絶縁膜を形成する第1の工程と、前
記層間絶縁膜上に第1の導電膜を形成する第2の工程
と、前記第1の導電膜上に第1の絶縁膜を形成する第3
の工程と、前記不純物拡散層の一方の上層において前記
第1の絶縁膜及び前記第1の導電膜を穿って、前記層間
絶縁膜を露出させる第1の開孔を形成する第4の工程
と、前記第1の開孔の内壁面に第2の絶縁膜を形成し
て、前記第1の開孔の側壁部位に露出した前記第1の導
電膜の表面を覆う第5の工程と、前記第1の開孔の下層
の前記第2の絶縁膜及び前記層間絶縁膜を穿って、前記
不純物拡散層の一方に達する第2の開孔を形成する第6
の工程と、前記半導体基板上の全面に第2の導電膜を形
成して、前記第1及び前記第2の開孔を充填する第7の
工程と、前記第1の絶縁膜上の前記第2の導電膜を前記
第1の絶縁膜が露出するまで除去して前記第2の導電膜
を島状に分断し、前記第1の導電膜が前記第2の絶縁膜
を介して前記第2の導電膜と対向してなる前記メモリキ
ャパシタを完成させる第8の工程とを有する。
【0018】本発明における半導体装置の製造方法の一
態様例においては、前記第5の工程と前記第6の工程の
間に、全面に第3の導電膜を形成する第9の工程と、前
記第1の開孔の側壁のみに前記第3の導電膜が残るよう
に前記第3の導電膜を除去する第10の工程とを更に有
し、前記第6の工程において、前記第1の開孔内に残さ
れた前記第3の導電膜及び前記第1の導電膜をマスクと
して前記第2の絶縁膜及び前記層間絶縁膜を穿って、前
記第2の開孔を形成し、前記第7の工程において、前記
第3の導電膜上に前記第2の導電膜を形成して前記第3
の導電膜と前記第2の導電膜を一体の導電膜とし、前記
第8の工程において、前記第2の導電膜と前記第3の導
電膜が一体となった導電膜が前記第2の絶縁膜を介して
前記第1の導電膜と対向してなる前記メモリキャパシタ
を完成させる。
態様例においては、前記第5の工程と前記第6の工程の
間に、全面に第3の導電膜を形成する第9の工程と、前
記第1の開孔の側壁のみに前記第3の導電膜が残るよう
に前記第3の導電膜を除去する第10の工程とを更に有
し、前記第6の工程において、前記第1の開孔内に残さ
れた前記第3の導電膜及び前記第1の導電膜をマスクと
して前記第2の絶縁膜及び前記層間絶縁膜を穿って、前
記第2の開孔を形成し、前記第7の工程において、前記
第3の導電膜上に前記第2の導電膜を形成して前記第3
の導電膜と前記第2の導電膜を一体の導電膜とし、前記
第8の工程において、前記第2の導電膜と前記第3の導
電膜が一体となった導電膜が前記第2の絶縁膜を介して
前記第1の導電膜と対向してなる前記メモリキャパシタ
を完成させる。
【0019】本発明における半導体装置の製造方法の一
態様例において、前記第1の絶縁膜はシリコン窒化膜か
らなる。
態様例において、前記第1の絶縁膜はシリコン窒化膜か
らなる。
【0020】
【作用】本発明においては、ストレージノード電極(第
1の電極)の側方を埋め込むようにセルプレート電極
(第2の電極)が形成されているため、ストレージノー
ド電極の重心が高い場合でも側方から確実に保持するこ
とができる。また、ストレージノード電極の側面を広く
セルプレート電極と対向させることができ、キャパシタ
容量を増大させることができる。
1の電極)の側方を埋め込むようにセルプレート電極
(第2の電極)が形成されているため、ストレージノー
ド電極の重心が高い場合でも側方から確実に保持するこ
とができる。また、ストレージノード電極の側面を広く
セルプレート電極と対向させることができ、キャパシタ
容量を増大させることができる。
【0021】また、ストレージノード電極の形成工程は
セルプレート電極、誘電体膜の形成工程よりも後工程に
なるため、ストレージノード電極に加わる熱処理等の悪
条件を減らすことができ、ストレージノード電極の電極
材料の選択の幅を大きくすることができる。
セルプレート電極、誘電体膜の形成工程よりも後工程に
なるため、ストレージノード電極に加わる熱処理等の悪
条件を減らすことができ、ストレージノード電極の電極
材料の選択の幅を大きくすることができる。
【0022】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。図1〜図4は本発明の一実施形態
に係るDRAMメモリキャパシタの製造方法を工程順に
示した概略断面図である。
に基づいて説明する。図1〜図4は本発明の一実施形態
に係るDRAMメモリキャパシタの製造方法を工程順に
示した概略断面図である。
【0023】先ず、図1(a)に示すように、p型シリ
コン半導体基板1上に、いわゆるLOCOS法によりフ
ィールド酸化膜2を形成する。そして、フィールド酸化
膜2によって画定された素子活性領域上に熱酸化膜、多
結晶シリコン膜を順次形成した後、フォトリソグラフィ
ー及びこれに続くドライエッチングにより熱酸化膜及び
多結晶シリコン膜をパターニングしてゲート3を形成す
る。なおフィールド酸化膜2上には、他の素子活性領域
から延在するゲート配線(ワード線)が形成される。
コン半導体基板1上に、いわゆるLOCOS法によりフ
ィールド酸化膜2を形成する。そして、フィールド酸化
膜2によって画定された素子活性領域上に熱酸化膜、多
結晶シリコン膜を順次形成した後、フォトリソグラフィ
ー及びこれに続くドライエッチングにより熱酸化膜及び
多結晶シリコン膜をパターニングしてゲート3を形成す
る。なおフィールド酸化膜2上には、他の素子活性領域
から延在するゲート配線(ワード線)が形成される。
【0024】次に、ゲート3をマスクとして、素子活性
領域のp型シリコン半導体基板1にn型の不純物をイオ
ン注入した後、アニールを施すことにより、ゲート3の
両側にソース拡散層4、ドレイン拡散層5を形成する。
この際、後にビット線が接続されるドレイン拡散層5を
2つのゲート3の間で共有するように形成する。これに
より、p型シリコン半導体基板1上に、ゲート3、ソー
ス拡散層4及びドレイン拡散層5からなる2つの選択ト
ランジスタが完成する。
領域のp型シリコン半導体基板1にn型の不純物をイオ
ン注入した後、アニールを施すことにより、ゲート3の
両側にソース拡散層4、ドレイン拡散層5を形成する。
この際、後にビット線が接続されるドレイン拡散層5を
2つのゲート3の間で共有するように形成する。これに
より、p型シリコン半導体基板1上に、ゲート3、ソー
ス拡散層4及びドレイン拡散層5からなる2つの選択ト
ランジスタが完成する。
【0025】次に、図1(b)に示すように、選択トラ
ンジスタを他の導電層から絶縁させるために、CVD法
によりシリコン酸化膜を100nm程度の膜厚で形成し
た後、BPSG膜を500nm程度形成する。そして、
窒素雰囲気中で温度800〜900℃程度、時間30分
程度の熱処理を加えて層間絶縁膜6を形成する。
ンジスタを他の導電層から絶縁させるために、CVD法
によりシリコン酸化膜を100nm程度の膜厚で形成し
た後、BPSG膜を500nm程度形成する。そして、
窒素雰囲気中で温度800〜900℃程度、時間30分
程度の熱処理を加えて層間絶縁膜6を形成する。
【0026】次に、層間絶縁膜6にドレイン拡散層5に
達するビットコンタクトホール7を形成した後、不純物
がドープされた多結晶シリコン及びタングステンシリサ
イドの2層構造からなるポリサイド配線によりビット線
8を形成する。
達するビットコンタクトホール7を形成した後、不純物
がドープされた多結晶シリコン及びタングステンシリサ
イドの2層構造からなるポリサイド配線によりビット線
8を形成する。
【0027】次に、図1(c)に示すように、再び全面
を覆うように層間絶縁膜9を形成してビット線8を埋設
する。
を覆うように層間絶縁膜9を形成してビット線8を埋設
する。
【0028】次に、図1(d)に示すように、CVD法
により燐(P)又は砒素(As)を2〜6×1020/c
m3 程度含有させた多結晶シリコン膜10を500〜1
000nm程度の膜厚で形成する。そして、多結晶シリ
コン膜10上にシリコン窒化膜11を20〜100nm
程度の膜厚で形成する。
により燐(P)又は砒素(As)を2〜6×1020/c
m3 程度含有させた多結晶シリコン膜10を500〜1
000nm程度の膜厚で形成する。そして、多結晶シリ
コン膜10上にシリコン窒化膜11を20〜100nm
程度の膜厚で形成する。
【0029】次に、図2(a)に示すように、フォトリ
ソグラフィー及びこれに続くドライエッチングにより、
ソース拡散層4の上層に位置する多結晶シリコン膜10
とシリコン窒化膜11を除去して、層間絶縁膜9を露出
させる開口部12を形成する。
ソグラフィー及びこれに続くドライエッチングにより、
ソース拡散層4の上層に位置する多結晶シリコン膜10
とシリコン窒化膜11を除去して、層間絶縁膜9を露出
させる開口部12を形成する。
【0030】次に、図2(b)に示すように、CVD法
によりシリコン窒化膜を3〜10nm程度の膜厚で開口
部12の内壁面に形成した後、酸素雰囲気中で温度90
0℃程度、時間30分程度の熱処理を加えることにより
ONO膜からなる誘電体膜13を開口部の内壁面に形成
する。
によりシリコン窒化膜を3〜10nm程度の膜厚で開口
部12の内壁面に形成した後、酸素雰囲気中で温度90
0℃程度、時間30分程度の熱処理を加えることにより
ONO膜からなる誘電体膜13を開口部の内壁面に形成
する。
【0031】そして、CVD法により燐(P)又は砒素
(As)を2〜6×1020/cm3程度含有させた多結
晶シリコン膜14を100〜200nm程度の膜厚で全
面に形成する。これにより、開口部12の内壁に形成さ
れた誘電体膜13が多結晶シリコン膜14によって覆わ
れ、多結晶シリコン膜10と多結晶シリコン膜14が誘
電体膜13を介して開口部12の側壁の全域で対向する
ことになる。
(As)を2〜6×1020/cm3程度含有させた多結
晶シリコン膜14を100〜200nm程度の膜厚で全
面に形成する。これにより、開口部12の内壁に形成さ
れた誘電体膜13が多結晶シリコン膜14によって覆わ
れ、多結晶シリコン膜10と多結晶シリコン膜14が誘
電体膜13を介して開口部12の側壁の全域で対向する
ことになる。
【0032】次に、図2(c)に示すように、異方性エ
ッチングにより多結晶シリコン膜14を除去して、開口
部12の側壁のみに多結晶シリコン膜14を残存させ
る。これにより、多結晶シリコン膜14からなるサイド
ウォール15を開口部12の側壁に形成する。
ッチングにより多結晶シリコン膜14を除去して、開口
部12の側壁のみに多結晶シリコン膜14を残存させ
る。これにより、多結晶シリコン膜14からなるサイド
ウォール15を開口部12の側壁に形成する。
【0033】次に、図3(a)に示すように、サイドウ
ォール15及びシリコン窒化膜11をマスクとして誘電
体膜13及び層間絶縁膜6,9をエッチングして、ソー
ス拡散層4に達するストレージノードコンタクトホール
16を形成する。この際、サイドウォール15をマスク
としているため、開口部12よりも小径にストレージノ
ードコンタクトホール16を形成することが可能であ
る。
ォール15及びシリコン窒化膜11をマスクとして誘電
体膜13及び層間絶縁膜6,9をエッチングして、ソー
ス拡散層4に達するストレージノードコンタクトホール
16を形成する。この際、サイドウォール15をマスク
としているため、開口部12よりも小径にストレージノ
ードコンタクトホール16を形成することが可能であ
る。
【0034】次に、図3(b)に示すように、CVD法
により燐(P)又は砒素(As)を2〜6×1020/c
m3 程度含有させた多結晶シリコン膜17を200〜4
00nm程度の膜厚で全面に形成する。これにより、ス
トレージノードコンタクトホール16が埋め込まれて、
多結晶シリコン膜17とソース拡散層が電気的に接続さ
れるとともに、開口部12の側壁に形成されたサイドウ
ォール15が多結晶シリコン膜17と一体の導電膜とな
る。
により燐(P)又は砒素(As)を2〜6×1020/c
m3 程度含有させた多結晶シリコン膜17を200〜4
00nm程度の膜厚で全面に形成する。これにより、ス
トレージノードコンタクトホール16が埋め込まれて、
多結晶シリコン膜17とソース拡散層が電気的に接続さ
れるとともに、開口部12の側壁に形成されたサイドウ
ォール15が多結晶シリコン膜17と一体の導電膜とな
る。
【0035】次に、図3(c)に示すように、シリコン
窒化膜11よりも上層の多結晶シリコン膜17をエッチ
ングして除去する。あるいは、エッチングの代わりに、
シリコン窒化膜11をストッパーとして化学機械研磨
(CMP)法によって多結晶シリコン膜17を研磨して
もよい。CMP法により研磨する場合は、図1(c)に
示す工程でビット線8を覆うように形成した層間絶縁膜
9の表面を、CMP法によりあらかじめ研磨しておく必
要がある。
窒化膜11よりも上層の多結晶シリコン膜17をエッチ
ングして除去する。あるいは、エッチングの代わりに、
シリコン窒化膜11をストッパーとして化学機械研磨
(CMP)法によって多結晶シリコン膜17を研磨して
もよい。CMP法により研磨する場合は、図1(c)に
示す工程でビット線8を覆うように形成した層間絶縁膜
9の表面を、CMP法によりあらかじめ研磨しておく必
要がある。
【0036】これにより、シリコン窒化膜11と多結晶
シリコン膜17の表面がほぼ同一面となる。そして、多
結晶シリコン膜17が開口部12及びストレージノード
コンタクトホール16を埋め込んだ状態で分断され、多
結晶シリコン膜17とサイドウォール15が一体となっ
た島状のストレージノード電極18が形成される。
シリコン膜17の表面がほぼ同一面となる。そして、多
結晶シリコン膜17が開口部12及びストレージノード
コンタクトホール16を埋め込んだ状態で分断され、多
結晶シリコン膜17とサイドウォール15が一体となっ
た島状のストレージノード電極18が形成される。
【0037】また、誘電体膜13を介してストレージノ
ード電極18と対向する多結晶シリコン膜10は、スト
レージノード電極18の間を埋設した状態でセルプレー
ト電極19として機能することになる。
ード電極18と対向する多結晶シリコン膜10は、スト
レージノード電極18の間を埋設した状態でセルプレー
ト電極19として機能することになる。
【0038】このように、本発明においてはストレージ
ノード電極上に誘電体膜、セルプレート電極を積層する
構造をとらないため、ストレージノード電極18を上層
まで高く形成しても、周囲に形成されたセルプレート電
極19によってストレージノード電極の倒れを効果的に
防ぐことが可能である。
ノード電極上に誘電体膜、セルプレート電極を積層する
構造をとらないため、ストレージノード電極18を上層
まで高く形成しても、周囲に形成されたセルプレート電
極19によってストレージノード電極の倒れを効果的に
防ぐことが可能である。
【0039】次に、図4に示すように、全面に層間絶縁
膜20を形成した後、配線層21を形成してDRAMメ
モリキャパシタを完成させる。
膜20を形成した後、配線層21を形成してDRAMメ
モリキャパシタを完成させる。
【0040】以上示したように、本実施形態において
は、キャパシタを構成する電極のうち、最初にセルプレ
ート電極19となる多結晶シリコン膜10を形成し、そ
の後、多結晶シリコン膜10に形成した開口部12内に
誘電体膜13を介してストレージノード電極18を埋め
込む。
は、キャパシタを構成する電極のうち、最初にセルプレ
ート電極19となる多結晶シリコン膜10を形成し、そ
の後、多結晶シリコン膜10に形成した開口部12内に
誘電体膜13を介してストレージノード電極18を埋め
込む。
【0041】従って、ストレージノード電極18の材料
をより後の工程で形成することができるため、電極材料
に加わる温度等の条件を減らすことができる。これによ
り、ストレージノード電極18の材料の選択の幅を拡げ
ることが可能である。
をより後の工程で形成することができるため、電極材料
に加わる温度等の条件を減らすことができる。これによ
り、ストレージノード電極18の材料の選択の幅を拡げ
ることが可能である。
【0042】また、セルプレート電極19内にストレー
ジノード電極18を埋設するため、セルプレート電極1
9によってストレージノード電極18を側面から確実に
保持することができる。これにより、キャパシタ構造の
全体としての安定性を高めることができ、キャパシタ構
造の倒れ等の問題を抑止することができる。
ジノード電極18を埋設するため、セルプレート電極1
9によってストレージノード電極18を側面から確実に
保持することができる。これにより、キャパシタ構造の
全体としての安定性を高めることができ、キャパシタ構
造の倒れ等の問題を抑止することができる。
【0043】さらに、ストレージノード電極18の側面
のほぼ全域をセルプレート電極19に対向させることが
できるため、側面を有効に活用してキャパシタ容量を増
大させることが可能である。
のほぼ全域をセルプレート電極19に対向させることが
できるため、側面を有効に活用してキャパシタ容量を増
大させることが可能である。
【0044】また、上述した実施形態においては、CO
B構造を有するDRAMメモリキャパシタに本発明を適
用した例を示したが、本発明はこれに限定されるもので
はない。キャパシタの上層にビット線が形成されるCU
B(Capacitor Under Bit)構造のDRAMメモリキャパ
シタに適用してもよい。
B構造を有するDRAMメモリキャパシタに本発明を適
用した例を示したが、本発明はこれに限定されるもので
はない。キャパシタの上層にビット線が形成されるCU
B(Capacitor Under Bit)構造のDRAMメモリキャパ
シタに適用してもよい。
【0045】
【発明の効果】本発明によれば、メモリキャパシタを有
する半導体装置において、工程を煩雑化することなく容
量を増大させるとともにメモリキャパシタの安定性を高
めることが可能である。従って、電気的特性と信頼性を
向上させた半導体装置と、その製造方法を提供すること
ができる。
する半導体装置において、工程を煩雑化することなく容
量を増大させるとともにメモリキャパシタの安定性を高
めることが可能である。従って、電気的特性と信頼性を
向上させた半導体装置と、その製造方法を提供すること
ができる。
【図1】本発明の一実施形態に係るDRAMメモリキャ
パシタの製造方法を工程順に示す概略断面図である。
パシタの製造方法を工程順に示す概略断面図である。
【図2】本発明の一実施形態に係るDRAMメモリキャ
パシタの製造方法を工程順に示す概略断面図である。
パシタの製造方法を工程順に示す概略断面図である。
【図3】本発明の一実施形態に係るDRAMメモリキャ
パシタの製造方法を工程順に示す概略断面図である。
パシタの製造方法を工程順に示す概略断面図である。
【図4】本発明の一実施形態に係るDRAMメモリキャ
パシタの製造方法を工程順に示す概略断面図である。
パシタの製造方法を工程順に示す概略断面図である。
1 シリコン半導体基板 2 フィールド酸化膜 3 ゲート 4 ソース拡散層 5 ドレイン拡散層 6,9,20 層間絶縁膜 7 ビットコンタクトホール 8 ビット線 10,14,17 多結晶シリコン膜 11 シリコン窒化膜 12 開口部 13 誘電体膜 15 サイドウォール 16 ストレージノードコンタクトホール 18 ストレージノード電極 19 セルプレート電極 21 上層配線
Claims (7)
- 【請求項1】 半導体基板上に形成されたゲート電極及
び一対の不純物拡散層を有してなる選択トランジスタ
と、 信号電荷を蓄積するメモリキャパシタとを備えた半導体
装置であって、 前記メモリキャパシタは、 前記不純物拡散層の一方と電気的に接続された第1の電
極と、 前記第1の電極の側部を少なくとも覆う誘電体膜と、 隣接する前記第1の電極間を埋め込むように形成され、
前記第1の電極と前記誘電体膜を介して容量結合してな
る第2の電極とを有することを特徴とする半導体装置。 - 【請求項2】 前記選択トランジスタ上に前記不純物拡
散層に達する第1の開孔が形成された層間絶縁膜を有
し、 前記第2の電極は前記層間絶縁膜上に形成されるととも
に前記第1の開孔上において第2の開孔を有しており、 前記第1の電極は前記第1及び前記第2の開孔を埋め込
むように形成され、前記第1の開孔を介して前記不純物
拡散層と接続されていることを特徴とする請求項1に記
載の半導体装置。 - 【請求項3】 前記第2の電極上には絶縁膜が形成さ
れ、前記絶縁膜と前記第1の電極の表面が同一面に形成
されていることを特徴とする請求項1又は2に記載の半
導体装置。 - 【請求項4】 前記絶縁膜はシリコン窒化膜からなるこ
とを特徴とする請求項3に記載の半導体装置。 - 【請求項5】 ゲート及び一対の不純物拡散層を有して
なる選択トランジスタが形成された半導体基板上に、誘
電体膜を介して対向する2つの電極からなるメモリキャ
パシタを形成する半導体装置の製造方法であって、 前記選択トランジスタを覆うように層間絶縁膜を形成す
る第1の工程と、 前記層間絶縁膜上に第1の導電膜を形成する第2の工程
と、 前記第1の導電膜上に第1の絶縁膜を形成する第3の工
程と、 前記不純物拡散層の一方の上層において前記第1の絶縁
膜及び前記第1の導電膜を穿って、前記層間絶縁膜を露
出させる第1の開孔を形成する第4の工程と、 前記第1の開孔の内壁面に第2の絶縁膜を形成して、前
記第1の開孔の側壁部位に露出した前記第1の導電膜の
表面を覆う第5の工程と、 前記第1の開孔の下層の前記第2の絶縁膜及び前記層間
絶縁膜を穿って、前記不純物拡散層の一方に達する第2
の開孔を形成する第6の工程と、 前記半導体基板上の全面に第2の導電膜を形成して、前
記第1及び前記第2の開孔を充填する第7の工程と、 前記第1の絶縁膜上の前記第2の導電膜を前記第1の絶
縁膜が露出するまで除去して前記第2の導電膜を島状に
分断し、前記第1の導電膜が前記第2の絶縁膜を介して
前記第2の導電膜と対向してなる前記メモリキャパシタ
を完成させる第8の工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項6】 前記第5の工程と前記第6の工程の間
に、全面に第3の導電膜を形成する第9の工程と、 前記第1の開孔の側壁のみに前記第3の導電膜が残るよ
うに前記第3の導電膜を除去する第10の工程とを更に
有し、 前記第6の工程において、前記第1の開孔内に残された
前記第3の導電膜及び前記第1の絶縁膜をマスクとして
前記第2の絶縁膜及び前記層間絶縁膜を穿って、前記第
2の開孔を形成し、 前記第7の工程において、前記第3の導電膜上に前記第
2の導電膜を形成して前記第3の導電膜と前記第2の導
電膜を一体の導電膜とし、 前記第8の工程において、前記第2の導電膜と前記第3
の導電膜が一体となった導電膜が前記第2の絶縁膜を介
して前記第1の導電膜と対向してなる前記メモリキャパ
シタを完成させることを特徴とする請求項5に記載の半
導体装置の製造方法。 - 【請求項7】 前記第1の絶縁膜はシリコン窒化膜から
なることを特徴とする請求項5又は6に記載の半導体装
置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9365930A JPH11186515A (ja) | 1997-12-22 | 1997-12-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9365930A JPH11186515A (ja) | 1997-12-22 | 1997-12-22 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11186515A true JPH11186515A (ja) | 1999-07-09 |
Family
ID=18485485
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9365930A Withdrawn JPH11186515A (ja) | 1997-12-22 | 1997-12-22 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11186515A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100414730B1 (ko) * | 2000-06-30 | 2004-01-13 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
JP2007053396A (ja) * | 1999-09-02 | 2007-03-01 | Micron Technology Inc | キャパシタの形成方法、キャパシタオーバビットラインメモリ回路の形成方法 |
KR100876880B1 (ko) * | 2002-12-21 | 2008-12-31 | 주식회사 하이닉스반도체 | 실린더형 캐패시터 형성방법 |
-
1997
- 1997-12-22 JP JP9365930A patent/JPH11186515A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007053396A (ja) * | 1999-09-02 | 2007-03-01 | Micron Technology Inc | キャパシタの形成方法、キャパシタオーバビットラインメモリ回路の形成方法 |
KR100414730B1 (ko) * | 2000-06-30 | 2004-01-13 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
KR100876880B1 (ko) * | 2002-12-21 | 2008-12-31 | 주식회사 하이닉스반도체 | 실린더형 캐패시터 형성방법 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050301 |