KR100318684B1 - 반도체 메모리 장치의 캐패시터 제조 방법 - Google Patents

반도체 메모리 장치의 캐패시터 제조 방법 Download PDF

Info

Publication number
KR100318684B1
KR100318684B1 KR1019990058993A KR19990058993A KR100318684B1 KR 100318684 B1 KR100318684 B1 KR 100318684B1 KR 1019990058993 A KR1019990058993 A KR 1019990058993A KR 19990058993 A KR19990058993 A KR 19990058993A KR 100318684 B1 KR100318684 B1 KR 100318684B1
Authority
KR
South Korea
Prior art keywords
forming
interlayer insulating
insulating film
capacitor
film
Prior art date
Application number
KR1019990058993A
Other languages
English (en)
Other versions
KR20010064721A (ko
Inventor
신철호
정우인
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019990058993A priority Critical patent/KR100318684B1/ko
Priority to JP2000382768A priority patent/JP2001203335A/ja
Priority to US09/738,296 priority patent/US6391714B2/en
Publication of KR20010064721A publication Critical patent/KR20010064721A/ko
Application granted granted Critical
Publication of KR100318684B1 publication Critical patent/KR100318684B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Abstract

본 발명은 반도체 메모리 장치의 캐패시터 제조 방법에 관한 것이다. 본 발명에 따르면, 리버스 스토리지 전극을 형성하기 위한 층간절연막 내부에 스페이서를 형성한 뒤, 후속의 식각공정을 통해 상기 스페이서를 제거함으로써 리버스 스토리지 전극을 형성하기 위한 상기 층간절연막을 제거함이 없이도 캐패시터의 용량을 확보한다. 또한, 상기 리버스 스토리지 전극을 형성하기 위한 층간절연막을 제거하지 않고 이를 직접 로직 영역의 게이트 콘택을 형성하기 위한 층간절연막으로 이용하므로 별도의 절연막 증착공정이 불필요하여 공정을 단순화시킬 수 있다.

Description

반도체 메모리 장치의 캐패시터 제조 방법{METHOD OF MANUFACTURING CAPACITOR IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 보다 상세하게는 캐패시터 용량을 보다 증가시킬 수 있는 반도체 메모리 장치의 캐패시터 제조 방법에 관한 것이다.
반도체 메모리 장치는 크게 데이터의 휘발 특성이 있는 램(RAM : Random Access Memory)제품들과 휘발 특성이 없는 롬(ROM ; Read Only Memory)제품들로 구분될 수 있다. 상기 램 제품들중에서 특히, 하나의 억세스 트랜지스터와 하나의 캐패시터로 구성되는 다이나믹 랜덤 억세스 메모리(이하 디램)등의 반도체 메모리 장치에서는 상기 캐패시터의 정전 용량, 즉 캐패시턴스에 의해 데이터 저장능력이 좌우된다. 따라서 상기 캐패시턴스가 부족할 경우에는 데이터를 저장한 후 다시 읽고자 할 때 잘못 읽어내는 오류가 발생하기도 하는데, 이러한 데이터 오류를 방지하기 위해 일정 시간 경과 후 데이터를 재저장하는 소위, 리프레쉬(refresh) 동작이 필수적으로 수반되어야 한다. 상기 리프레쉬 동작은 캐패시턴스에 의해 영항을 받으므로 캐패시턴스를 증가시키는 것은 리프레쉬 특성을 증가시킬 수 있는 주요 방법중의 하나라고 할 수 있다. 그러나 최근 반도체 메모리 장치의 집적 밀도가 증가함에 따라 칩당 단위 셀의 면적이 감소되고 있으며, 그로 인해 캐패시터를 형성할 수 있는 면적 또한 크게 감소되고 있는 실정이다.
일반적으로 캐패시턴스는, 하부 전극으로서 기능하는 스토리지 전극과 상부 전극으로서 기능하는 플레이트 전극이 서로 접촉하는 단면적에 비례하고, 상기 두 전극간의 거리에는 반비례하는 특성을 가진다. 따라서 제한된 같은 면적내에 보다 큰 표면적을 가지는 하부전극을 형성하기 위해서 본 분야에서는, 비트 라인 하부에 캐패시터를 형성하는 CUB(Capacitor Under Bit-line ; 이하 'CUB' 라 칭함) 구조에서 비트 라인 상부에 캐패시터를 형성하는 COB(Capacitor Over Bit-line ; 이하 'COB' 라 칭함) 공정을 이용하여 원통(cylinder)형, 박스(box)형, 핀(fin)형 등의 3차원적 구조의 스택형 캐패시터들을 제조하기에 이르렀다.
또한 상기한 하부전극의 구조를 개선하는 방향에서 벗어나 하부전극에 사용되는 도전물의 물리적 성질을 이용하여 캐패시턴스를 증가시키고자 하는 여러 가지 방법들이 제안되고 있다. 이러한 방법들 중에서 캐패시터의 하부전극 표면을 반구 또는 버섯 모양을 가지는 굴곡형 다결정 실리콘으로 형성하여 캐패시턴스를 증가시키는 결정종자법이 있다. 이러한 결정종자법을 실시하여 하부전극 표면에 반구형 실리콘을 형성할 경우, 하부전극의 표면이 약 2배 내지 3배로 증가되어 전하 축적 능력면에서 반구형 실리콘을 형성하지 않은 캐패시터에 비해 약 1.8배 이상 개선시킬 수 있는 우수한 효과가 있다. 이러한 반구형 실리콘(Hemi Spherical Grain ; 이하 'HSG' 라 칭함) 하부전극 제조 방법은 'Extened Abstracts of the International Conference on Solid State Device and Materials'의 제422쪽 내지424쪽 또는 미합중국 특허번호 제 5,385,863호등에 상세히 개시되어 있다.
한편, 최근에는 디램과 로직을 동시에 하나의 소자에 형성시키는 MDL(Merged DRAM with Logic) 소자에 대한 연구가 활발히 진행되고 있다. 이러한 MDL 소자는 디램과 로직이 하나의 소자에 형성되므로 집적도 측면에서 매우 유리한 장점을 가지고 있어 점차 고집적화되어가는 반도체 메모리 장치에 적합한 소자로서 각광받고 있다. 그러나, 이러한 MDL 소자에 있어서도 디자인-룰의 한계로 인하여 스택형의 캐패시터 제조시 보다 큰 용량의 캐패시터를 얻고자 캐패시터 하부전극용 도전막을 형성하기 위한 절연막의 증착두께를 증가시키게 된다. 그 결과, 주변영역과의 단차가 심해지고, 두꺼워진 도전막을 패터닝하기 위한 사진식각 공정시 해상도가 저하되는등의 문제점들이 유발된다.
따라서, 본 분야에서는 도전막을 전체적으로 증착한 뒤, 이를 패터닝하여 캐패시터 하부전극을 제조하는 기존의 방식에서 벗어나 절연막에 캐패시터 하부전극을 위한 개구를 형성한 뒤, 상기 개구에 도전막을 충진하여 캐패시터 하부전극을 제조하는 리버스(reverse) 패터닝 방법을 적용하고 있다.
도 1a 및 도 1d는 종래 기술에 따른 CUB 구조의 캐패시터 제조 방법을 나타내는 단면도들이다.
도 1a를 참조하면, 소자분리막(12)이 형성되어 있는 반도체 기판(10)의 활성 영역에 게이트 산화막(14)을 개재하여 다결정 실리콘막(16)을 형성하여 게이트 영역을 형성한다. 그리고 나서, 상기 다결정 실리콘막(16) 측벽에 절연막으로 스페이서(18)를 형성한 뒤, 상기 스페이서(18)가 형성되어 있는 게이트 영역을 자기정렬된 이온주입 마스크로 이용하여 소오스 및 드레인으로서 기능하는 불순물 확산영역 (20)을 형성하여 억세스 트랜지스터를 완성한다.
도 1b를 참조하면, 상기 개구(28)가 형성되어 있는 반도체 기판(10) 전면 상부에 캐패시터의 하부전극으로서 기능하는 도전막을 약 1000Å 두께로 형성한 뒤, 불순물을 이온 주입한다. 그리고 나서, 통상의 결정종자법을 실시하여 상기 도전막 표면에 반구형 실리콘을 성장시킴으로써 캐패시터의 하부전극(30)을 형성한 뒤, 상기 결과물의 상부에 산화막(32)을 형성한다.
도 1c를 참조하면, 상기 산화막(32)이 형성되어 있는 결과물에 에치백 또는 CMP등의 평탄화 공정을 실시한다. 이때, 상기 평탄화 공정은 상기 실리콘 나이트라이드막(26)이 노출될 때까지 실시하는 것이 바람직하며, 이어서 상기 산화막(32)을 습식식각 공정을 실시하여 완전히 제거한다.
도 1d를 참조하면, 상기 결과물의 상부에 고유전체막으로서 기능하는 오엔오막(옥사이드-나이트라이드-옥사이드)(34)을 형성한다. 예컨대, 상기 오엔오막(34)은 먼저 750℃의 온도하에서 약 30초간 산화공정을 실시하여 약 10Å 두께의 산화막을 형성한 뒤, 그 상부에 실리콘 나이트라이드막을 약 55Å 이하의 두께로 형성하고, 또 다시 약 750℃의 온도하에서 약 30초간 산화공정을 실시하여 약 10Å 두께의 산화막을 형성함으로써 형성한다.
계속해서, 상기 오엔오막(34) 상부에 다결정 실리콘을 증착한 뒤, 이를 패터닝하여 캐패시터 상부전극으로서 기능하는 플레이트 전극(36)을 형성한다.
상기한 종래의 방법에 의하면, 리버스 패터닝 방법을 이용하므로 캐패시터의 하부전극용 도전막의 두께로 인해 해상도가 저하되는 문제점은 해소되는 장점이 있으나, 캐패시터의 용량이 작아지는 단점이 있다. 한편, 캐패시터의 용량을 확보하고자 상기 층간절연막(24) 및 실리콘 나이트라이드막(26)을 제거하는 경우에는 로직 영역의 게이트에 콘택을 형성하기 위하여 다시한번 층간절연막을 증착하여야 하는 공정상의 번거로움이 있다.
따라서 본 발명의 목적은, 해상도에 구애받지 않고 캐패시터의 용량을 보다 증가시킬 수 있는 반도체 메모리 장치의 캐패시터 제조 방법을 제공함에 있다.
본 발명의 다른 목적은, 리버스 패터닝 방법을 적용하여 하부전극 형성시 층간절연막을 제거함이 없이도 캐패시터의 용량을 보다 증가시킬 수 있는 반도체 메모리 장치의 캐패시터 제조 방법을 제공함에 있다.
상기의 목적들을 달성하기 위하여 본 발명에서는, 하부전극과 상부전극 사이에 유전막을 가지는 반도체 메모리 장치의 캐패시터 제조 방법에 있어서: 반도체 기판에 억세스 트랜지스터를 형성한 뒤, 상기 반도체 기판의 표면을 평탄화하기 위한 제1층간절연막 및 캐패시터 하부전극 형성을 위한 제2층간절연막을 증착하는 단계와; 상기 제2층간절연막과 제1층간절연막의 일부를 식각하여 상기 억세스 트랜지스터의 일부 불순물 확산을 노출시키는 개구를 형성한 뒤, 상기 개구 내부에 스페이서를 형성하는 단계와; 상기 스페이서가 형성되어 있는 결과물의 전면 상부에 캐패시터 하부전극용 도전막을 증착한 뒤, 상기 스페이서의 일부 상부가 노출될때까지 평탄화공정을 실시하는 단계와; 상기 일부 상부가 노출되어 있는 스페이서를 제거한 뒤, 유전막 및 캐패시터 상부전극용 도전막을 형성하는 단계를 포함함을 특징으로 하는 반도체 메모리 장치의 캐패시터 제조 방법을 제공한다.
도 1a 및 도 1d는 종래 기술에 따른 CUB 구조의 캐패시터 제조 방법을 나타내는 단면도들이다.
도 2a 내지 도 2f는 본 발명의 제1실시예에 따른 CUB 구조의 캐패시터 제조 방법을 설명하기 위한 단면도들이다.
도 3a 및 도 3b는 본 발명의 제2실시예에 따른 COB 구조의 캐패시터 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 필드 산화막
104 : 게이트 산화막 106 : 도전막
108 : 측벽 스페이서 110 : 불순물 확산영역
112,113 : 랜딩 패드 114 : 제1층간절연막
116 : 식각 스토퍼막 118 : 제2층간절연막
120 : 개구 122 : 스페이서
124 : 다결정 실리콘막 126 : 반구형 실리콘 패턴
128 : 오엔오막 130 : 플레이트 전극
132 : 제3층간절연막 134 : 비트 라인
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
도 2a 내지 도 2f는 본 발명의 제1실시예에 따른 CUB 구조의 캐패시터 제조 방법을 설명하기 위한 단면도들이다.
먼저, 도 2a를 참조하면, 보론(boron)등의 3가 불순물이 도핑되어 있는 피형의 반도체 기판(100)에 통상의 소자분리 공정, 예컨대 실리콘 부분 산화(local oxidation of silicon; LOCOS) 또는 개량된 LOCOS 공정을 실시하여 필드 산화막(102)을 형성함으로써 상기 반도체 기판(100)을 활성 영역과 비활성 영역으로 구분한다. 이어서, 상기 반도체 기판(100)의 활성 영역 상부에 건식 산화 또는 습식 산화 공정을 실시하여 게이트 산화막(104)을 형성한 후, 그 위에 다결정 실리콘등의 도전막(106)을 형성하여 게이트 영역을 형성한다. 그리고 나서, 상기 다결정 실리콘막(106) 측벽에 절연막을 이용하여 측벽 스페이서(108)를 형성한 뒤, 상기 스페이서(108)가 형성되어 있는 게이트 영역을 자기정렬된 이온주입 마스크로 이용하여 인(Phosphorus)등의 5가 불순물을 이온주입하여 소오스/드레인으로서 기능하는 불순물 확산영역(110)을 형성함으로써, 억세스 트랜지스터를 완성한다. 여기서, 상기 게이트 영역은 다결정 실리콘막 이외에 도핑된 다결정 실리콘막과 금속 실리사이드막의 적층구상기 억세스 트랜지스터가 형성되어 있는 구조로 형성할 수도 있다.
계속해서, 결과물의 상부에 화학 기상 증착(chemical vapor deposition; CVD) 방법으로 PSG(Phosphorus Silicon Glass), BPSG(Boron Phosphorus Silicon Glass) 또는 USG(Undoped Silicon Glass)등을 증착하여 반도체 기판의 표면을 평탄화하기 위한 제1층간절연막(114)를 형성한다. 이후, 감광막 패턴(도시하지 않았음)을 이용하여 불순물확산영역(110)들을 노출시키는 개구(111)를 형성한다.상기 개구(111)가 형성된 결과물의 상부에 도전막을 전면 증착한 뒤, CMP 또는 에치백 공정 등의 평탄화 공정을 실시하여 게이트 영역 사이에 상기 불순물 확산영역(110)에 접촉하는 랜딩 패드(112,113)를 형성한다. 이어서, 상기 결과물의 상부에 후속의 식각공정으로 인해 상기 제1층간절연막(114)이 손상되는 것을 방지하기 위하여 실리콘 나이트라이드막을 증착하여 식각 스토퍼막(116)을 형성한다. 이때, 상기 식각 스토퍼막(116)은 약 500Å 이하의 두께로 형성하는 것이 바람직하다.
계속해서, 상기 식각 스토퍼막(116)이 형성되어 있는 결과물의 상부에 화학 기상 증착방법으로 PSG, BPSG 또는 USG등을 증착하여 리버스 스토리지 전극을 형성하기 위한 제2층간절연막(118)을 형성한다. 그리고 나서, 도시하지는 않았지만 감광막 패턴을 이용하여 상기 랜딩 패드, 보다 상세하게는 상기 불순물 확산영역 (110)중 소오스 영역에 접촉하는 있는 랜딩 패드(112)를 노출시키는 개구(120)를 형성한다. 이때, 상기 반도체 기판(100)이 5가의 불순물이 도핑되어 있는 엔형일 경우에는 상기 불순물 확산영역중 드레인 영역에 접촉하는 랜딩 패드를 노출시키는 개구를 형성한다. 이어서, 실리콘 나이트라이드막을 약 600Å 이상의 두께로 증착한 뒤, 이를 에치백하여 도시된 것과 같이, 상기 개구(120) 내부에 스페이서(122)를 형성한다.
도 2b를 참조하면, 상기 스페이서가 형성되어 있는 결과물의 전면 상부에 캐패시터 하부전극을 형성하기 위한 도전물, 예컨대 다결정 실리콘막(124)을 증착한다.
도 2c를 참조하면, 상기 다결정 실리콘막(124)이 증착되어 있는 결과물의 상부에 CMP(Chemical Metallical Polishing) 또는 에치백(etch-back)등의 평탄화공정을 실시한다. 이때, 상기 평탄화공정은 상기 스페이서(122)의 상부 일부가 노출될때까지 실시하는 것이 바람직하다.
도 2d를 참조하면, 통상의 습식식각 공정을 실시하여 상기 일부가 노출되어 있는 스페이서(122)를 제거한다. 이어서, 상기 다결정 실리콘막(124)에 결정 종자법을 적용하여 캐패시터의 하부전극으로서 기능하는 굴곡형의 리버스 스토리지 전극(126)을 형성한다. 즉, 상기 다결정 실리콘막(124)의 표면을 세정하고 희석된 불산을 이용하여 자연산화막을 제거한다. 이어서, 웨이퍼를 초고진공 화학 기상 증착(CVD) 장비의 챔버 내에 넣고 공지의 결정종자법과 열처리 공정을 실시하여 상기 다결정 실리콘막(124)의 표면에 반구형 결정입자들을 성장시켜 반구형 실리콘 패턴(126)을 형성한다. 구체적으로, CVD 장비의 챔버를 10-9Torr와 같은 초고진공으로 유지하고 기판을 500℃ 내지 620℃의 온도 범위에서 일정한 온도로 가열시킨 후, 사일렌(SiH4) 또는 다이사일렌(Si2H6)과 같은 소오스 가스의 공급에 의해 결정핵들을 발생시킨다. 이와 같이 결정핵들을 형성한 후 고진공하의 열처리를 실시하면, 상기 결정핵들의 각각이 반구형의 결정입자들로 성장되는 것이다.
도 2e를 참조하면, 상기 반구형 실리콘 패턴(126) 상부에 고유전율을 가지는 절연막, 예컨대 오엔오(Oxide-Nitride-Oxide;128)막 및 다결정 실리콘등의 도전막을 차례로 형성한다. 그리고 나서, 상기 도전막을 사진 및 식각공정으로 패터닝하여 캐패시터의 상부전극으로서 기능하는 플레이트 전극(130)을 형성함으로써, 캐패시터를 완성한다.
도 2f를 참조하면, 상기 캐패시터가 형성되어 있는 반도체 기판(100) 전면 상부에 화학 기상 증착방법으로 PSG, BPSG 또는 USG등을 증착하여 제3층간절연막 (132)을 형성한 뒤, 상기 억세스 트랜지스터의 확산영역중 드레인 영역에 접촉되는 랜딩 패드(113)를 노출시키는 개구를 형성한다. 그리고 나서, 도전막을 증착하여비트라인(134)을 형성한다. 예컨대 상기 비트라인(134)은 도핑된 다결정 실리콘, 금속, 폴리사이드, 또는 실리사이드를 이용하여 형성할 수 있다.
상기한 바와 같이, 본 발명의 제1실시예에 따르면, 상기 제2층간절연막(118)을 제거함이 없이 리버스 스토리지 전극(126)을 형성하므로 캐패시터의 용량을 확보함은 물론 로직 영역에 콘택을 형성하기 위한 별도의 절연막 증착공정이 불필요해지는 장점이 있다.
도 3a 및 도 3b는 본 발명의 제2실시예에 따른 COB 구조의 캐패시터 제조 방법을 설명하기 위한 단면도들이다.
먼저, 도 3a를 참조하면, 상기 CUB 구조의 반도체 메모리 장치의 캐패시터 제조 방법과 동일하게 반도체 기판(200)에 필드 산화막(202)을 형성하고, 게이트 산화막(204), 다결정 실리콘등의 도전막(206), 스페이서(208) 및 불순물 확산영역 (210)으로 구성되는 억세스 트랜지스터를 완성한다. 그리고 나서, 상기 결과물의 상부에 도전막을 전면 증착한 뒤, 사진 및 식각공정을 실시하여 게이트 영역 사이에 상기 불순물 확산영역(210)에 접촉하는 랜딩 패드(212,213)를 형성한다.
그리고 나서, 상기 억세스 트랜지스터가 형성되어 있는 결과물의 상부에 화학 기상 증착방법으로 PSG, BPSG 또는 USG등을 증착하여 제1층간절연막(214)을 형성한다. 이어서, 상기 제1층간절연막(214)의 소정 영역, 보다 상세하게는 상기 억세스 트랜지스터의 드레인 영역에 접촉하고 있는 랜딩 패드(213)를 노출시키는 개구(225)를 형성한 뒤, 도전막을 형성하여 비트라인(216)을 완성한다. 이어서, 상기 비트라인(216)이 형성되어 있는 결과물의 상부에 화학 기상 증착 방법으로 PSG, BPSG 또는 USG등을 증착하여 제2층간절연막(218)을 형성한다. 그리고 난후, 감광막 패턴을 이용하여 상기 랜딩 패드, 보다 상세하게는 상기 불순물 확산영역(110)중 소오스 영역에 접속하고 있는 랜딩 패드(212)를 노출시키는 개구(227)를 형성한 뒤, 도전물을 충진하여 캐패시터의 하부전극인 스토리지 전극과 연결될 콘택 플러그(228)를 상기 개구(227)의 내부에 형성한다.계속하여, 상기 결과물의 상부에 후속의 식각공정으로 인해 상기 제2층간절연막(218)이 손상되는 것을 방지하기 위하여 실리콘 나이트라이드막을 약 500Å 이하의 두께로 형성하여 식각 스토퍼막(220)을 형성한다. 이어서, 상기 식각 스토퍼막(220) 상부에 화학 기상 증착방법으로 PSG, BPSG 또는 USG등을 증착하여 리버스 스토리지 전극을 형성하기 위한 제3층간절연막(222)을 형성한 뒤, 사진 및 식각공정을 실시하여 개구(224)를 형성한다. 이어서, 상기 개구(224)가 형성되어 있는 결과물의 상부에 실리콘 나이트라이드막을 약 600Å 이상의 두께로 증착한 뒤, 이를 에치백하여 상기 개구(224) 내부에 스페이서(226)를 형성한다.
도 3b를 참조하면, 상기 콘택 플러그(228)가 형성되어 있는 결과물의 전면 상부에 다결정 실리콘막을 증착한 뒤, CMP 또는 에치백등의 평탄화공정을 실시하여 상기 스페이서(226)의 상부 일부를 노출시킨다. 그리고 나서, 통상의 습식식각 공정을 실시하여 상기 스페이서(226)를 제거한 뒤, 결정 종자법을 실시하여 상기 다결정 실리콘막을 캐패시터의 하부전극으로서 기능하는 굴곡형의 리버스 스토리지 전극(230)을 형성한다. 이어서, 상기 리버스 스토리지 전극(230) 상부에 고유전율을 가지는 오엔오등의 고유전막(232) 및 캐패시터의 상부전극으로서 기능하는 플레이트 전극(234)을 형성하여 캐패시터를 완성한다.
상기한 바와 같이, 본 발명의 제2실시예에 따르면, 상기 제1실시예에서와 마찬가지로 제3층간절연막(222)을 제거함이 없이 리버스 스토리지 전극(126)을 형성하므로 로직 영역에 콘택홀을 형성하므로 별도의 절연막 증착공정이 불필요하다는 장점이 있으며, 캐패시터 용량 또한 확보할 수 있는 잇점이 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에서는, 리버스 스토리지 전극을 형성하기 위한 층간절연막 내부에 스페이서를 형성한 뒤, 추후 상기 스페이서를 제거함으로써 리버스 스토리지 전극을 형성하기 위한 상기 층간절연막을 제거함이 없이도 캐패시터의 용량을 확보할 수 있다. 또한, 리버스 스토리지 전극을 형성하기 위한 층간절연막을 제거하지 않고 이를 직접 로직 영역의 게이트 콘택을 형성하기 위한 층간절연막으로 이용하므로 별도의 절연막 증착공정이 불필요하여 공정을 단순화시킬 수 있다.

Claims (12)

  1. 하부전극과 상부전극 사이에 유전막을 가지는 반도체 메모리 장치의 캐패시터 제조 방법에 있어서:
    반도체 기판에 트랜지스터를 형성한 뒤, 상기 반도체 기판의 표면을 평탄화하기 위한 제1층간절연막 및 캐패시터 하부전극 형성을 위한 제2층간절연막을 증착하는 단계와;
    상기 제2층간절연막과 상기 제1층간절연막의 일부를 식각하여 상기 트랜지스터의 일부 불순물 확산을 노출시키는 개구를 형성한 뒤, 상기 개구 내부에 스페이서를 형성하는 단계와;
    상기 스페이서가 형성되어 있는 결과물의 전면 상부에 캐패시터 하부전극용 도전막을 증착한 뒤, 상기 스페이서의 일부 상부가 노출될때까지 평탄화공정을 실시하는 단계와;
    상기 일부 상부가 노출되어 있는 스페이서를 제거한 뒤, 유전막 및 캐패시터 상부전극용 도전막을 형성하는 단계를 포함함을 특징으로 하는 반도체 메모리 장치의 캐패시터 제조 방법.
  2. 제 1항에 있어서, 상기 캐패시터 하부전극용 도전막 표면에 굴곡형의 다결정 실리콘층을 형성하는 단계를 포함함을 특징으로 하는 반도체 메모리 장치의 캐패시터 제조 방법.
  3. 제 1항에 있어서, 상기 스페이서는 실리콘 나이트라이드로 형성함을 특징으로 하는 반도체 메모리 장치의 캐패시터 제조 방법.
  4. 제 3항에 있어서, 상기 스페이서는 습식 식각공정으로 제거함을 특징으로 하는 반도체 메모리 장치의 캐패시터 제조 방법.
  5. 제 1항에 있어서, 상기 제1층간절연막과 제2층간절연막 사이에 상기 개구를 형성하기 위한 공정으로부터 상기 제1층간절연막의 손상을 방지하기 위한 식각 스토퍼막을 형성하는 단계를 포함함을 특징으로 하는 반도체 메모리 장치의 캐패시터 제조 방법.
  6. 제 5항에 있어서, 상기 식각 스토퍼막은 실리콘 나이트라이드로 형성함을 특징으로 하는 반도체 메모리 장치의 캐패시터 제조 방법.
  7. 제 1항에 있어서, 상기 개구는 캐패시터 상부전극을 형성한 후 또는 랜딩 패드 형성후 비트라인을 형성하는 단계를 포함함을 특징으로 하는 반도체 메모리 장치의 캐패시터 제조 방법.
  8. 제 1항에 있어서, 상기 개구는 상기 억세스 트랜지스터의 불순물 확산중 소오스 또는 드레인 영역을 노출시키는 개구임을 특징으로 하는 반도체 메모리 장치의 캐패시터 제조 방법.
  9. 제 1항에 있어서, 상기 제1층간절연막 및 제2층간절연막은 피에스지, 비피에스지 또는 유우에스지중의 어느 하나로 형성함을 특징으로 하는 반도체 메모리 장치의 캐패시터 제조 방법.
  10. 하부전극과 상부전극 사이에 유전막을 가지는 반도체 메모리 장치의 캐패시터 제조 방법에 있어서:
    반도체 기판에 불순물 확산영역을 포함하는 트랜지스터를 형성한 뒤, 상기 트랜지스터가 형성되어 있는 반도체 기판의 표면을 평탄화하기 위한 제1층간절연막을 형성하는 단계와,
    상기 트랜지스터의 불순물 확산영역의 상부에 개구를 형성하여 상기 트랜지스터의 불순물 확산영역에 접촉하는 랜딩 패드를 형성하는 단계와;
    상기 제1층간절연막과 상기 랜딩 패드의 상부에 캐패시터의 하부전극을 형성하기 위한 제2층간절연막을 증착한 뒤, 상기 트랜지스터의 일부 불순물 확산영역에 접촉되어 있는 랜딩 패드를 노출시키는 개구를 형성하는 단계와;
    상기 개구가 형성되어 있는 결과물에 절연막을 증착한 뒤, 이를 식각하여 상기 개구 내벽에 스페이서를 형성하는 단계와;
    상기 스페이서가 형성되어 있는 결과물의 전면 상부에 캐패시터 하부전극용 도전막을 증착한 뒤, 상기 스페이서의 일부 상부가 노출될때까지 평탄화공정을 실시하는 단계와;
    상기 일부 상부가 노출되어 있는 스페이서를 제거한 뒤, 유전막 및 캐패시터 상부전극용 도전막을 형성하는 단계를 포함함을 특징으로 하는 반도체 메모리 장치의 캐패티터 제조 방법.
  11. 하부전극과 상부전극 사이에 유전막을 가지는 반도체 메모리 장치의 캐패시터 제조 방법에 있어서:
    반도체 기판에 트랜지스터를 형성한 뒤, 상기 트랜지스터의 불순물 확산영역에 접촉하는 랜딩 패드를 형성하는 단계와;
    상기 랜딩 패드가 형성되어 있는 반도체 기판의 표면을 평탄화하기 위한 제1층간절연막을 증착하는 단계와;
    상기 제1층간절연막에 개구를 형성한 뒤, 도전물을 형성하여 상기 트랜지스터의 일부 불순물 확산영역에 연결되는 비트라인을 형성하는 단계와;
    상기 비트라인이 형성되어 있는 반도체 기판 상부에 제2층간절연막을 증착하는 단계와,
    상기 제2층간절연막과 제1층간절연막의 일부를 식각하여 상기 랜딩 패드의 일부 표면을 노출시키는 콘택홀을 형성하여 도전물질을 채우는 단계와,
    상기 결과물의 상부에 제3층간절연막을 형성하고, 상기 콘택홀에 채워진 도전물질의 상부가 노출되도록 상기 제3층간절연막의 소정영역에 개구를 형성한 뒤, 상기 개구 내부에 스페이서를 형성하는 단계와;
    상기 결과물의 상부에 캐패시터 하부전극용 도전막을 증착한 뒤, 상기 스페이서의 일부 상부가 노출될때까지 평탄화공정을 실시하는 단계와;
    상기 일부 상부가 노출되어 있는 스페이서를 제거한 뒤, 유전막 및 캐패시터 상부전극용 도전막을 형성하는 단계를 포함함을 특징으로 하는 반도체 메모리 장치의 캐패시터 제조 방법.
  12. 제10항에 있어서, 상기 트랜지스터의 일부 불순물 확산영역에 접촉되는 랜딩 패드들중 적어도 하나의 상부에 비트라인을 형성하는 단계를 포함함을 특징으로 하는 반도체 메모리 장치의 캐패시터 제조 방법.
KR1019990058993A 1999-12-18 1999-12-18 반도체 메모리 장치의 캐패시터 제조 방법 KR100318684B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019990058993A KR100318684B1 (ko) 1999-12-18 1999-12-18 반도체 메모리 장치의 캐패시터 제조 방법
JP2000382768A JP2001203335A (ja) 1999-12-18 2000-12-15 半導体メモリ装置のキャパシタの製造方法
US09/738,296 US6391714B2 (en) 1999-12-18 2000-12-18 Method for fabricating a capacitor in a semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990058993A KR100318684B1 (ko) 1999-12-18 1999-12-18 반도체 메모리 장치의 캐패시터 제조 방법

Publications (2)

Publication Number Publication Date
KR20010064721A KR20010064721A (ko) 2001-07-11
KR100318684B1 true KR100318684B1 (ko) 2001-12-28

Family

ID=19626946

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990058993A KR100318684B1 (ko) 1999-12-18 1999-12-18 반도체 메모리 장치의 캐패시터 제조 방법

Country Status (3)

Country Link
US (1) US6391714B2 (ko)
JP (1) JP2001203335A (ko)
KR (1) KR100318684B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6825081B2 (en) * 2001-07-24 2004-11-30 Micron Technology, Inc. Cell nitride nucleation on insulative layers and reduced corner leakage of container capacitors
US7323422B2 (en) * 2002-03-05 2008-01-29 Asm International N.V. Dielectric layers and methods of forming the same
JP2005535108A (ja) * 2002-05-23 2005-11-17 ショット アーゲー 高周波用途に適した導体構成を有する構成要素を製造する方法
KR100523169B1 (ko) * 2002-06-27 2005-10-20 동부아남반도체 주식회사 반도체 소자의 제조 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960003004B1 (ko) * 1992-10-07 1996-03-02 금성일렉트론주식회사 반도체 메모리셀의 캐패시터 전극 제조방법
US5552334A (en) * 1996-01-22 1996-09-03 Vanguard International Semiconductor Company Method for fabricating a Y-shaped capacitor in a DRAM cell

Also Published As

Publication number Publication date
US6391714B2 (en) 2002-05-21
KR20010064721A (ko) 2001-07-11
JP2001203335A (ja) 2001-07-27
US20010018787A1 (en) 2001-09-06

Similar Documents

Publication Publication Date Title
JP2826036B2 (ja) 均一かつ反復可能な導電性コンテナ構造体またはｄｒａｍコンテナ記憶キャパシタを製造する方法
US5780339A (en) Method for fabricating a semiconductor memory cell in a DRAM
US7126180B2 (en) Semiconductor device including a capacitor having improved structural stability and enhanced capacitance, and method of manufacturing the semiconductor device
US5851876A (en) Method of manufacturing dynamic random access memory
US6709919B2 (en) Method for making auto-self-aligned top electrodes for DRAM capacitors with improved capacitor-to-bit-line-contact overlay margin
US7282405B2 (en) Semiconductor memory device and method for manufacturing the same
US6642097B2 (en) Structure for capacitor-top-plate to bit-line-contact overlay margin
US5854105A (en) Method for making dynamic random access memory cells having double-crown stacked capacitors with center posts
US5994197A (en) Method for manufacturing dynamic random access memory capable of increasing the storage capacity of the capacitor
US6174767B1 (en) Method of fabrication of capacitor and bit-line at same level for 8F2 DRAM cell with minimum bit-line coupling noise
US6037220A (en) Method of increasing the surface area of a DRAM capacitor structure via the use of hemispherical grained polysilicon
US5989952A (en) Method for fabricating a crown-type capacitor of a DRAM cell
US5998260A (en) Method for manufacturing DRAM capacitor
US5723373A (en) Method of making porous-Si capacitors for high density drams cell
US6589837B1 (en) Buried contact structure in semiconductor device and method of making the same
KR100273987B1 (ko) 디램 장치 및 제조 방법
JP3605493B2 (ja) 半導体装置の製造方法
US6228711B1 (en) Method of fabricating dynamic random access memory
US5837582A (en) Method to increase capacitance of a DRAM cell
JP3752795B2 (ja) 半導体記憶装置の製造方法
US5789290A (en) Polysilicon CMP process for high-density DRAM cell structures
US6163047A (en) Method of fabricating a self aligned contact for a capacitor over bitline, (COB), memory cell
US6207498B1 (en) Method of fabricating a coronary-type capacitor in an integrated circuit
US5952039A (en) Method for manufacturing DRAM capacitor
KR100318684B1 (ko) 반도체 메모리 장치의 캐패시터 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081201

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee